DE2760462C2 - Halbleiterspeicheranordnung - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiterspeicheranordnung gemäß dem Oberbegriff des Patentanspruchs 1.

Eine solche Halbleiterspeicheranordnung ist aus der US-PS 39 40 747 bekannt. Bei einer solchen bekannten Speicheranordnung tritt ein Problem auf, wenn es darauf ankommt, ihre Zykluszeit, also die gesamte zum Lesen und Schreiben einer Information an einer ausgewählten Speicherzelle benötigte Zeitdauer, herabzusetzen. Einer die die mögliche Arbeitsgeschwindigkeit des Speichers herabsetzenden Faktoren ergibt sich aus der Zeitverzögerung, die zwischen der Stabilisierung der Leseverstärker und der Durchschaltung des jeweiligen Ausgangssignals zur Datenausgangsleitung vorhanden ist. Wenn nämlich das Durchschalten bereits vorgenommen wird, ehe der Leseverstärker seinen Einschwingvorgang beendet hat, also einen stabilisierten Zustand erreicht hat, können sich Lesefehler ergeben, da das durchgeschaltete Signal nicht unter allen Umständen den in der gelesenen Speicherzelle gespeicherten Datenwert repräsentiert. Es muß also unter allen Umständen vor dem Durchschalten abgewartet werden, bis der Leseverstärker seinen stabilen Zustand erreicht hat. Bei der aus DE-OS 23 24 769 bekannten Speicheranordnung werden die Eingangssignale sowohl auf einen Adressencodierer als auch auf dessen Nachbildungsschaltung geschaltet, dessen Ausgangssignal als Fertigsignal nachfolgende Funktionen steuert. Dieses Prinzip ist allerdings nicht bei Leseverstärkern anwendbar, da sich deren Eingangssignale hierfür nicht eignen.

Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiterspeicheranordnung der eingangs angegebenen Art zu schaffen, bei der die für das Stabilisieren der Leseverstärker abzuwartende Zeitverzögerung möglichst kurzgemacht werden kann, so daß eine hohe Arbeitsgeschwindigkeit des Speichers erreichtbar ist.

Mit den im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmalen wird diese Aufgabe bei einer Halbleiterspeicheranordnung der eingangs angegebenen Art gelöst. Bei der erfindungsgemäßen Anordnung werden nicht die Eingangssignale der Leseverstärker, sondern deren Ausgangssignale als Steuersignale der Zeitsteuerschaltung verwendet. Dies hat zur Folge, daß auch bei den Leseverstärkern eine möglichst kurze Signalweitergabezeit möglich ist.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Bei einem Ausführungsbeispiel der Erfindung wird nun unter Bezugnahme auf die Zeichnung näher erläutert. In der Zeichnung zeigen:

Fig. 1 ein Blockschaltbild einer Halbleiterspeicheranordnung nach der Erfindung,

Fig. 2 eine perspektivische Ansicht der Speicheranordnung von Fig. 1 in einem Gehäuse,

Fig. 3 ein Blockschaltbild der Anschlüsse an einen Differenz-Lesetaktverstärker, wie er in der Halbleiterspeicheranordnung von Fig. 1 angewendet wird,

Fig. 4 ein Schaltbild einer speziellen Ausführungsform des Differenz-Lesetaktverstärkers von Fig. 3 und

Fig. 5 ein Zeitdiagramm zur Veranschaulichung der an verschiedenen Schaltungspunkten in der Schaltung von Fig. 4 auftretenden Spannungen.

In Fig. 1 ist eine Halbleiterspeicheranordnung in MOS-Ausführung in einem Prinzipschaltbild dargestellt. Die Halbleiterspeicheranordnung kann zwar in unterschiedlichen Größen ausgeführt sein, doch ist die hier zu beschreibende Ausführung für die Anwendung bei einem Speicher mit sehr hoher Packungsdichte mit 16 384 Speicherzellen auf einem Silizium-Chip mit einer Fläche von 0,32 cm² bestimmt, der mittels des N-Kanal-Silizium- Gate-MOS-Verfahrens mit Selbstjustierung hergestellt ist. Die Halbleiterspeicheranordnung besteht aus einer Matrix 10 aus 16 384 Speicherzellen, die allgemein in 128 Zeilen und 128 Spalten aufgeteilt sind; jede Zelle ist eine sogenannte Eintransistorzelle, wie sie in der Zeitschrift "Electronics" vom 13. Mai 1976, Seiten 81 bis 86 beschrieben ist. Ein Zeilendecodierer 11 wählt eine der 128 Zeilenleitungen aus, die von einer Zeilen- oder X- Adresse bestimmt wird, die in einem 7-Bit-Zeilenadressenpuffer 12 enthalten ist; ein Spaltendecodierer 13 wählt eine von 128 Spaltenleitungen aus, die von einer Spalten- oder Y-Adresse in einem 7-Bit-Spaltenadressenpuffer 14 gebildet ist. Diese Adressen werden über sieben Adressenleitungen 15 an den Halbleiter-Chip im Zeitteilverfahren angelegt. Ein Zeilenadressenabtasteingangssignal am Eingang 16 gibt beim Wert 0V den Zeilenadressenpuffer 12 so frei, daß er eine Zeilenadresse annimmt, die Adressenbits A0 bis A6 enthält. In der gleichen Weise gibt ein Spaltenadressenabtasteingangssignal am Eingang 17 beim Wert OV den Spaltenadressenpuffer so frei, daß er eine Spaltenadresse (Bits A7 bis A13) von den Leitungen 15 annimmt.

Zur eindeutigen Definition eines Bits aus 16 384 Zellen (2¹⁴=16 384) sind vierzehn Adressenbits erforderlich. Eine Eingabe/Ausgabe-Steuerschaltung 18 ist über den Spaltendeco­ dierer 13 an die Matrix 10 angeschlossen; sie arbeitet so, daß von einem Dateneingabestift 20 Daten an die Spalten­ leitungen angelegt werden, oder daß Daten an den Spalten­ leitungen festgestellt und an einen Datenausgabestift 21 unter der Steuerung durch einen Lese/Schreib-Eingang 22 (RW) und unter der Steuerung durch verschiedene intern erzeugte Takt- und Logikspannungen angelegt werden. Die Baueinheit benötigt an Stiften 23 mehrere verschiedene Versorgungsspannungen; diese umfassen Versorgungsspannungen Vbb, Vcc und Vdd sowie Masse Vss. Manche Schaltungen sind natürlich auch so ausgelegt, daß sie mit einer oder mit zwei Versorgungsspannungen anstelle der drei genannten Versorgungsspannungen arbeiten. Typische Spannungswerte sind: Vdd = 12 V, Vbb = -5 V und Vcc = +5 V.

Wie in Fig. 2 zu erkennen ist, hat die Baueinheit von Fig. 1 die Form eines Silizium-Chips 24, der in einem Gehäuse 25 mit sechzehn Anschlußstiften 26 entsprechend den oben erwähnten sechzehn Eingangs- und Ausgangsleitungen untergebracht ist. Dünne Golddrähte verbinden Kontaktflächen auf dem Silizium-Chip 24 mit Innenanschlüssen der Stifte 26. Ein nicht dargestellter Deckel dichtet die Baueinheit ab. Das Gehäuse 25 ist 18 mm lang und 8 mm breit, so daß eine große Anzahl dieser Gehäuse auf einer gedruckten Schaltungsplatte mit Standardgröße untergebracht werden kann. Beispielsweise kann ein Kleinrechner auf einer kleinen Schaltungsplatte einen ganzen 32-K- oder 64-K-Wortspeicher (sechzehn Bits pro Wort) enthalten.

Der herkömmlich aufgebaute Decodierer 11 bewirkt die Auswahl einer der 64 Zeilenleitungen 29-1 auf der linken Seite oder einer der 64 Zeilenleitungen 29-2 auf der rechten Seite. Eine Zeilenleitung ist eine Metalleitung, die sich fast über die gesamte Breite des Chips erstreckt und die Gate-Elektroden von 128 MOS-Transistoren in den dieser Zeile zuge­ ordneten 128 Speicherzellen ansteuert. Die sieben Adressenbits A0 bis A6 im Zeilendecodierer 11 wählen eine Zeilenleitung 29 aus 128 Zeilenleitungen aus, so daß das Signal an dieser Leitung einen hohen Wert annimmt, während die Signale an den übrigen 127 Leitungen einen niedrigen Wert beibehalten. Die Zeilenadresse liegt an der ausgewählten Leitung 29 während der Dauer des -Signals an. Das Adressenbit A6 bewirkt die Auswahl der linken oder der rechten Seite, was bedeutet, daß es die Aktivierung der Leitungen 29-1 oder der Leitungen 29-2 ermöglicht. Die sechs Adressenbits A0 bis A7 wählen dann eine der 64 Leitungen in der ausgewählten Hälfte aus. Das Adressenbit A6 bestimmt auch die Aktivierung von Blindzellen in der nicht ausgewählten Seite über Blindzellen- Adressenleitungen 27 während der Dauer des Signals was herkömmlich ist.

Fig. 3 ist ein genaues Blockschaltbild, das die Wege der Daten- und Taktsignale in der Speicheranordnung von Fig. 1 zeigt, die bei einem Speicherlesevorgang benutzt werden. Ein Lesevorgang wird von außen mit Hilfe einer bestimmten Signalfolge an den und R/-Leitungen ausgelöst. Diese Signalfolge aktiviert den Taktgenerator 18, der bewirkt, daß die Taktsignale Φ4 und Φ14 einen Zustand annehmen, der einen Lesevorgang kennzeichnet. Die Taktsignale Φ4 und Φ14 werden von Leseverstärkern 16 und vom Differenz- Lesetaktgenerator 19 empfangen. Die Leseverstärker 16 reagieren auf die Taktsignale Φ4 und Φ14 derart, daß sie die in den Zellen der adressierten Zeile gespeicherte Information lesen und diese Information auf die Spalten­ leitungen Y0 bis Y127 legen. Der Lesetaktgenerator 19 löst abhängig von den Taktsignalen Φ4 und Φ14 einen Takt­ erzeugungsvorgang aus. Der Lesetaktgenerator 19 weist eine Ausgangsleitung 65 auf, die mit dem Spaltendecodierer 15 verbunden ist. Der Spaltendecodierer 15 tastet die Ausgangsspannung V65 an der Leitung 65 ab, und reagiert darauf in der Weise, daß er die Speicherzelleninformationen an der ausgewählten Spaltenleitung zur Signalleitung 26 durchschaltet. Das Signal an der Leitung 26 wird dann vom Eingabe/Ausgabe-Puffer 17 festgehalten und extern über die Leitung 27 gelesen.

Bei dem oben beschriebenen Lesevorgang ist die zeitliche Beziehung zwischen der Stabilisierung der Leseverstärker 16 und der Durchschaltung der ausgewählten Spaltenleitung auf die Signalleitung 26 kritisch. Wenn die ausgewählte Spalten­ leitung zur Signalleitung 26 durchgeschaltet wird, ehe sich die Leseverstärker 16 stabilisiert haben, treten Fehler auf. Dies ist deshalb der Fall, weil die Leitung 65 auf Grund ihrer Verbindung zu jedem Spaltenleitungs- Durchschalttransistor eine große Eigenkapazität hat, die zu einer Unsymmetrie der Leseverstärker führt und dadurch eine ungeeignete Stabilisierung verursacht. Wenn andererseits die ausgewählte Spaltenleitung zur Informationsleitung 26 erst durchgeschaltet wird, nachdem sich die Leseverstärker 16 schon lange stabilisiert haben, wird die Zugriffszeit der Halbleiterspeicheranordnung 10 unnötig erhöht. Es ist daher anzustreben, an der Leitung 65 ein Signal zu liefern, das den Stabilisierungszeitpunkt der Leseverstärker 16 anzeigt, und dieses Signal unmittelbar zum Durchschalten der ausgewählten Spaltenleitung zur Signalleitung 26 zu benutzen. Die Aufgabe des Generators 19 ist es, ein solches Signal zu liefern. In Fig. 4 ist das Schaltbild einer speziellen Ausführungsform des Differenz- Lesetaktgenerators 19 dargestellt. Der Generator 19 besteht grundsätzlich aus einem bistabilen Verstärker 50 und einem Differenzspannungsverstärker 60. Der Zweck des bistabilen Verstärkers 50 besteht darin, eine Schaltung mit zeitlichen Eigenschaften zu schaffen, die den zeitlichen Eigenschaften der Leseverstärker 16 sehr ähnlich sind, und der Zweck des Differenzspannungsverstärkers 60 ist es, ein Ausgangssignal V65 zu erzeugen, das anzeigt, wann der Verstärker 50 einen stabilen Zustand erreicht hat.

Der Verstärker 50 besteht primär aus einem Setztransistor 51, einem Rücksetztransistor 52, zwei Lasttransistoren 53 und 54, zwei Vorladetransistoren 55 und 56 und einem Entlade­ transistor 57. Der Setztransistor 51 und der Rücksetz­ transistor 52 sind kreuzweise gekoppelt, so daß ein Setzschaltungspunkt 58 und ein Rücksetzschaltungspunkt 59 entstehen. Die Schaltungspunkte 58 und 59 sind durch Auswahl der Bauelementverhältnisse (Kanallänge zu Kanalbreite) absichtlich unsymmetrisch; als Alternative kann der Setz­ schaltungspunkt 58 auch so ausgebildet sein, daß seine Kapazität geringfügig kleiner als die Kapazität des Rücksetzschaltungspunktes 59 ist. Es ist auch möglich, beide Möglichkeiten der Erzielung der Unsymmetrie anzuwenden.

Der Setzschaltungspunkt 58 ist mit dem Lasttransistor 53 und dem Vorladetransistor 55 verbunden. In gleicher Weise ist auch der Rücksetzschaltungspunkt 59 mit dem Last­ transistor 54 und dem Vorladetransistor 56 verbunden. Dieser Schaltungsaufbau ist dem Aufbau der Leseverstärker 16 ziemlich ähnlich; diese Ähnlichkeit macht es möglich, daß die zwei Schaltungen auch sehr ähnliche Eigenschaften in ihrem zeitlichen Verhalten aufweisen.

Der Differenzspannungsfühler 60 besteht primär aus einem Differenzspannungsfühlertransistor 61 und einem Vorlade­ transistor 62. Die Drain-Elektrode 63 des Transistors 61 ist mit dem Setzschaltungspunkt 58 verbunden, und seine Gate-Elektrode 64 ist mit dem Rücksetzschaltungspunkt 59 verbunden. Die Ausgangsleitung 65 ist mit der Source- Elektrode 66 des Transistors 61 und mit der Drain-Elektrode 67 des Vorladetransistors 62 verbunden.

Die Arbeitsweise des Lesetaktgenerators 19 wird von den Taktsignalen Φ4 und Φ14 gesteuert. Das Taktsignal Φ4 ist an die Gate-Elektroden der Lasttransistoren 55, 56 und 62 angelegt; seine Aufgabe ist es, einen Vorlade­ vorgang freizugeben oder zu verhindern. Das Taktsignal Φ14 ist an die Gate-Elektroden der Transistoren 53, 54 und 57 angelegt; seine Aufgabe ist es, den Lesetaktgenerator 19 zu aktivieren und dadurch das Ausgangstaktsignal V65 zu erzeugen.

Die Art und Weise, wie die Taktsignale Φ4 und Φ14 sowie die resultierenden Spannungen innerhalb des Lesetaktgenerators 19 ablaufen, ist in Fig. 5 genau dargestellt. Während eines anfänglichen Zeitintervalls 70 hat das Taktsignal Φ4 den Signalwert "1", und das Taktsignal Φ14 hat den Signalwert "0". Der Signalwert "1" des Taktsignals Φ14 schaltet den Transistor 56 ein, so daß die Spannung V59 am Schaltungspunkt 59 auf ein Potential ansteigt, das um eine Schwellenspannung (Vt) unter der Spannung des Taktsignals Φ4 liegt. In gleicher Weise werden die Spannung V58 am Schaltungspunkt 58 und die Spannung V65 an der Leitung 65 ebenfalls um eine Schwellenspannung unter den Spannungspegel des Taktsignals Φ4 angehoben.

Während eines zweiten Zeitintervalls 71 haben beide Taktsignale Φ4 und Φ14 den Signalwert "0". Die Transistoren 53, 54, 55, 56, 57, 61 und 62 werden daher gesperrt; die Vorladespannungen V58, V59 und V65 bleiben auf dem Wert, den sie während des Zeitintervalls 70 angenommen haben.

Während eines dritten Zeitintervalls 72 geht das Takt­ signal Φ14 auf den Signalwert "1" über, während das Taktsignal Φ4 den Signalwert "0" beibehält. Dadurch wird in den Leseverstärkern 16 ein Speicherzellenlesevorgang ausgelöst, da das Taktsignal Φ4 an die Lasttransistoren der Leseverstärker 16 gelangt; gleichzeitig löst das Taktsignal Φ4 im Lesetaktgenerator 19 die Taktsignalerzeugung aus.

Bei dieser Taktsignalerzeugung spielen sich folgende Vorgänge ab:

Der Signalwert "1" des Taktsignals Φ4 beiwrkt das Einschalten des Transistors 57, so daß für den Setzschaltungspunkt 58 und den Rücksetzschaltungspunkt 59 Entladewege geschaffen werden. Der Setzschaltungspunkt 58 entlädt sich über die Transistoren 57 und 51, während sich der Rücksetzschaltungspunkt 59 gleichzeitig über die Transistoren 57 und 52 entlädt. Wie zuvor erläutert wurde, hat der Schaltungspunkt 58 jedoch eine kleinere Kapazität als der Schaltungspunkt 59. Daher entlädt sich der Schaltungspunkt 58 schneller als der Schaltungspunkt 59. Wenn die Spannung am Schaltungspunkt 58 auf einen Pegel abgesunken ist, der um den Wert einer Schwellenspannung über dem Massepotential liegt, dann wird der Transistor 52 gesperrt, so daß der Entladevorgang des Schaltungspunkts 59 aufhört.

Während des Zeitintervalls 73 lädt sich der Schaltungspunkt 59 über den Lasttransistor 54 auf, und der Schaltungspunkt 58 entlädt sich weiter über die Transistoren 57 und 51. Die Differenz zwischen den Spannungen an den Schaltungspunkten 58 und 59 nimmt somit zu und erreicht bald die Größe einer Schwellenspannung.

Während des Zeitintervalls 74 ist die Spannungsdifferenz zwischen den Schaltungspunkten 58 und 59 größer als eine Schwellenspannung, so daß der Differenzspannungs-Fühler­ transistor 61 einschaltet. Die an der Leitung 65 vorhandene Vorladung entlädt sich daher über die Transistoren 61, 51 und 57, und die Spannung V65 fällt nahezu auf das Massepotential ab.

Der negative Übergang der Spannung V65 geschieht innerhalb weniger Nanosekunden derzeit, wenn die Leseverstärker 16 schalten. Diese enge Zeitkorrelation ist vorhanden, weil (1) das Taktsignal Φ14 gleichzeitig den Lesetaktgenerator 19 und die Leseverstärker 16 auslöst, (2) beide Schaltungen von einem bistabilen Verstärker mit ähnlichem Schaltungsaufbau und daher mit ähnlichen Zeitparametern Gebrauch machen, (3) der bistabile Verstärker 50 schaltet, wenn die Spannung V59 um eine Schwellenspannung Vt größer als die Spannung V58 ist, und (4) der Differenzspannungs- Fühlertransistor 61 schaltet, wenn der bistabile Verstärker 50 durchgeschaltet hat.

An der Leitung 65 bleibt ein niedriger Spannungswert bestehen, bis das Taktsignal Φ4 den Signalwert "1" annimmt und das Taktsignal Φ14 den Signalwert "0" annimmt. Wenn dies eintritt, beginnt ein Zeitintervall 75, in dessen Verlauf die Vorladespannungen des Zeitintervalls 70 wieder hergestellt werden.

Claims (3)

1. Halbleiterspeicheranordnung mit einer Matrix aus zeilen- und spaltenweise angeordneten Speicherzellen und mehreren Leseverstärkern, die mit den Speicherzellen so gekoppelt sind, daß sie unter der Steuerung durch Steuersignale aus­ gewählte Abschnitte der Matrix lesen, dadurch gekennzeichnet, daß ein Lese-Taktgenerator (19) vorgesehen ist, der Ausgangs­ signale (V65) erzeugt, die anzeigen, wann sich die Leseverstärker (16) während eines Lesevorgangs stabilisiert haben, und der eine Zeitsteuerschaltung (50, 60) enthält, die die Steuersignale (Φ4, Φ14) empfangende Eingänge aufweist und im wesentlichen einen ähnlichen Aufbau wie die Leseverstärker (16) hat, damit sie während eines Lesevorgangs den Ein­ schwingvorgang der Leseverstärker (16) simuliert und die die Stabilisierung der Leseverstärker (16) anzeigenden Ausgangs­ signale (V65) erzeugt.

2. Halbleiterspeicheranordnung nach Anspruch 1, dadurch ge­ kennzeichnet, daß die Zeitsteuerschaltung zum Simulieren des Einschwingvorgangs der Leseverstärker (16) eine bistabile Verstärkervorrichtung (50) mit dem dem Schaltungsaufbau der Leseverstärker (16) gleichenden Schaltungsaufbau sowie einen Differenzverstärker (60) enthält, der an die bistabile Ver­ stärkervorrichtung (50) zur Erzeugung der Ausgangssignale (V65) in Abängigkeit vom Erreichen des stabilen Zustandes der bistabilen Verstärkervorrichtung (50) angeschlossen ist.

3. Halbleiterspeicheranordnung nach Anspruch 2, dadurch ge­ kennzeichnet, daß die bistabile Verstärkervorrichtung (50) und der Differenzverstärker (60) im wesentlichen aus MOS-Transistoren bestehen, daß die bistabile Verstärkervor­ richtung (50) einen Setztransistor (51) sowie einen damit kreuzweise gekoppelten Rücksetztransistor (52) zur Bildung von Setz- und Rücksetzschaltungspunkten (58, 59) enthält, die hinsichtlich ihrer Kapazität unsymmetrisch und mit zwei un­ symmetrischen Lasttransistoren (54, 55) verbunden sind, und daß der Differenzverstärker (60) einen Transistor (61) enthält, dessen Gate-Elektrode mit dem Rücksetzschaltungspunkt (59) und dessen Drain-Elektrode mit dem Setzschaltungspunkt (58) verbunden ist.