DE4138102C2

DE4138102C2 - Halbleiterspeichereinrichtung und Verfahren zum Betreiben einer Halbleiterspeichereinrichtung

Info

Publication number: DE4138102C2
Application number: DE4138102A
Authority: DE
Inventors: Yoshio Fudeyasu
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-11-20
Filing date: 1991-11-19
Publication date: 1994-01-13
Anticipated expiration: 2011-11-20
Also published as: KR920010624A; US5327386A; DE4138102A1; ITMI913080A1; JP2604276B2; IT1252271B; ITMI913080A0; KR950006334B1; JPH04184785A

Description

Die Erfindung betrifft Halbleiterspeichereinrichtungen und insbeson dere eine Halbleiterspeichereinrichtung, wie z. B. einen Dual-Port- Speicher, die zwei Arten von Speicherfeldern zum Ausführen einer Datenübertragung/Datenannahme zwischen ihnen aufweist, sowie ein Verfahren zum Betreiben einer Halbleiterspeichereinrichtung.

Entsprechend der Vielfachfunktion und der hohen Leistungsfähigkeit von Videoeinrichtungen ist auch eine hohe Leistung der Halbleiter speichereinrichtungen zum Speichern von Videosignalen als digitale Daten notwendig, d. h. von Video-Halbleiterspeichereinrichtungen wie z. B. Video-RAM (Direktzugriffsspeicher). Ein Dual-Port-Speicher ist eine Halbleiterspeichereinrichtung, die die Funktion besitzt, eine Mehrzahl von Daten parallel und seriell zu lesen und zu schreiben, und die als Halbleiterspeichereinrichtung für Videozwecke benutzt wird.

Fig. 6 zeigt ein schematisches Blockdiagramm der Gesamtstruktur eines herkömmlichen Dual-Port-Speichers. Unter Bezugnahme auf die Fig. 6 wird im folgenden der Aufbau und der Betrieb des herkömmlichen Dual-Port-Speichers beschrieben. In der folgenden Beschreibung entsprechen der H- und L-Pegel dem Versorgungs- bzw. Massepotential.

Wie in Fig. 6 dargestellt ist, weist ein herkömmlicher Dual-Port- Speicher 1 ein Speicherfeld 2 mit einer Mehrzahl von Speicherzellen MC auf, die jeweils aus einem MOS-Transistor TR und einem Kondensator C gebildet und in einer Matrix aus Zeilen und Spalten angeordnet sind. Ferner umfaßt der Speicher 1 einen Leseverstärke rabschnitt 3, ein serielles Register 4, eine serielle Busleitung 5, einen seriellen Dekoder 6, einen Zähler 7, einen seriellen Datenaus gabeanschluß SDO und einen seriellen Dateneingabeanschluß SDI, die alle zum aufeinanderfolgenden Schreiben und Lesen einer Mehrzahl von Daten in oder aus dem Speicherfeld 2 gebildet sind. Der Speicher 1 weist außerdem einen Zeilenadreßpuffer 11, einen Spaltenadreßpuffer 12, einen Zeilendekoder 13, einen Spaltendekoder 14, eine Datenbus leitung 15, einen parallelen Datenausgabeanschluß PDO und einen parallelen Dateneingabeanschluß PDI auf, die alle zum parallelen Schreiben und Lesen einer Mehrzahl von Daten in oder aus dem Speicherfeld 2 gebildet sind.

Der Zeilenadreßpuffer 11 puffert Adreßdaten AX0-AX7 mit 8 Bit, die z. B. ein externes Zeilenadreßsignal AX bilden, um diese dem Zeilen dekoder 13 zuzuführen. In ähnlicher Weise puffert der Spaltenadreß puffer 12 Adreßdaten AY0-AY7 mit 8 Bit, die z. B. ein externes Spaltenadreßsignal AY bilden, um diese dem Spaltendekoder 14 zuzuführen. Der Zeilendekoder 13 ist mit allen Wortleitungen WL verbunden, die im Speicherfeld 2 vorhanden sind. Der Spaltendekoder 14 ist über die Datenbusleitung 15 mit allen Bitleitungen BL verbunden, die im Speicherfeld 2 gebildet sind. Im Speicherfeld 2 sind die Gates der jeweiligen Transistoren TR der Speicherzellen MC, die in einer Reihe angeordnet sind, mit derselben Wortleitung WL verbunden. Die Drains der jeweiligen Transistoren TR der Speicher zellen MC, die in derselben Spalte angeordnet sind, sind mit derselben Bitleitung BL verbunden.

Der Zeilendekoder 13 legt ein Potential mit H-Pegel nur an die Wort leitung WL unter allen Wortleitungen WL im Speicherfeld 2 an, die der von den Zeilenadreßsignalen AX0-AX7 vom Zeilenadreßpuffer 11 angegebenen Zeile entspricht (im weiteren als ausgewählte Wortleitung bezeichnet). Das bewirkt, daß der Transistor TR in der jeweiligen Speicherzelle MC der vom externen Zeilenadreßsignal AX ausgewählten Zeile leitet, wodurch der Kondensator C elektrisch mit der Bitleitung BL entsprechend der zugehörigen Speicherzelle MC verbunden wird. Der Spaltendekoder 14 verbindet eine Mehrzahl von Bitleitungen BL der Bitleitungen BL im Speicherfeld 2 entsprechend der Spalte, die von den Spaltenadreßsignalen AY0-AY7 vom Spaltenadreßpuffer 12 ausgewählt wird (im weiteren als ausgewählte Bitleitung bezeichnet), über die Datenbusleitung 15 mit dem parallelen Datenausgabeanschluß PDO und dem parallelen Dateneingabe anschluß PDI. Dem parallelen Dateneingabeanschluß PDI werden beim Datenschreiben parallele Daten einer vorbestimmten Bitlänge als Schreibdaten von einer externen Quelle zugeführt. Der parallele Datenausgabeanschluß PDO gibt beim Datenlesen die Ausgangssignale der Datenbusleitung 15 parallel an eine externe Quelle als Lesedaten ab.

Durch den oben beschriebenen Betrieb von Zeilendekoder 13 und Spaltendekoder 14 wird der Kondensator C der Speicherzelle MC, die mit der ausgewählten Wortleitung WL und der ausgewählten Bitleitung BL verbunden ist, entsprechend den Schreibdaten, die dem parallelen Dateneingabeanschluß PDI parallel zugeführt werden, aufgeladen oder entladen. Damit erreicht das Potential des Knotens zwischen dem Transistor TR und dem Kondensator C in der jeweiligen Speicherzelle MC, die mit der ausgewählten Wortleitung WL und der ausgewählten Bitleitung BL verbunden ist, entsprechend den Schreibdaten ein Potential mit H- oder L-Pegel. Das bedeutet, daß Daten gleichzeitig in alle Speicherzellen MC einer Zeile geschrieben werden, die mit der ausgewählten Wortleitung verbunden sind.

Beim Datenlesen ist das Potential des parallelen Datenausgabean schlusses PDO entsprechend dem Potential des Knotens zwischen dem Transistor TR und dem Kondensator C der jeweiligen Speicherzelle bestimmt, die mit der ausgewählten Wortleitung WL und der ausgewählten Bitleitung BL verbunden ist. Das bedeutet, daß die in den Speicherzellen MC, die mit der ausgewählten Bitleitung BL und der ausgewählten Wortleitung WL verbunden sind, gespeicherten Daten über die entsprechende Bitleitung BL und die Datenbusleitung 15 am parallelen Datenausgabeanschluß PDO erscheinen. Damit werden beim Datenlesen die gespeicherten Daten der Speicherzellen MC einer Zeile, die mit der ausgewählten Wortleitung WL verbunden sind, gleichzeitig vom parallelen Datenausgabeanschluß PDO abgegeben.

Die oben angeführte Beschreibung betrifft den Betrieb zum Schreiben und Lesen paralleler Daten im Dual-Port-Speicher. Im folgenden wird nun der Betrieb zum Lesen und Schreiben serieller Daten im Dual- Port-Speicher beschrieben.

Der Zeilenadreßpuffer 11 und der Zeilendekoder 13 arbeiten in einer ähnlichen Weise wie beim Schreiben und Lesen paralleler Daten. Entsprechend erreicht das Potential nur einer Wortleitung WL, die aus den Wortleitungen WL im Speicherfeld 2 ausgewählt worden ist, einen H-Pegel. Der Spaltenadreßpuffer 12 reagiert auf externe Spaltenadreßsignale AY0-AY7, um z. B. serielle Adreßsignale SA0-SA7 mit 8 Bit auszugeben und die jeweilige der Mehrzahl von Spalten anzugeben, die durch die Spaltenadreßsignale AY0-AY7 bestimmt sind. Dann reagiert der Zähler 7 auf die seriellen Adreßsignale SA0-SA7, um dem seriellen Dekoder 6 z. B. serielle Spaltenadreßsignale SY0-SY7 mit 8 Bit zuzuführen und sequentiell nacheinander die Spalten der Adresse anzugeben, die vom externen Spaltenadreßsignal AY bestimmt ist.

Beim Datenlesen verstärkt der Leseverstärkerabschnitt 3 die Potentialänderungen, die auf der jeweiligen Bitleitung BL im Spei cherfeld erzeugt worden sind, und führt sie gleichzeitig dem seriellen Register 4 zu. Das serielle Register speichert beim Datenlesen temporär das verstärkte Ausgangssignal des Leseverstärke rabschnitts 3. Der serielle Dekoder 6 steuert die elektrische Verbindung zwischen der seriellen Busleitung 5 und dem seriellen Register 4, so daß der seriellen Busleitung 5 nur dasjenige verstärkte Ausgangssignal aus den im seriellen Register 4 gespeicherten verstärkten Ausgangssignalen zugeführt wird, das der Potentialänderung der Bitleitung BL entsprechend den von den seriellen Spaltenadreßsignalen SY0-SY7 vom Zähler 7 ausgewählten Spalten entspricht. Die seriellen Spaltenadreßsignale SY0-SY7 vom Zähler 7 geben die zeitliche Folge der Spalten im Speicherfeld 2 an. Das bewirkt, daß beim Datenlesen das temporär im seriellen Register 4 gespeicherte verstärkte Ausgangssignal des Leseverstärkerbereichs 3 einzeln über die serielle Busleitung 5 zum seriellen Datenausgabe anschluß SDO übertragen wird. Beim Datenlesen wird eine Potentialän derung entsprechend dem Potential am Knoten zwischen dem Transistor TR und dem Kondensator C in der jeweiligen Speicherzelle MC, die mit der ausgewählten Wortleitung WL und der ausgewählten Bitleitung BL verbunden ist, auf der entsprechenden Bitleitung BL erzeugt. Entsprechend werden die in den Speicherzellen MC einer Zeile, die mit der ausgewählten Wortleitung WL verbunden ist, einzeln nacheinander vom seriellen Datenausgabeanschluß SDO an eine externe Quelle abgegeben.

Beim Datenschreiben wird eine Mehrzahl von Daten, die in die Speicherzellen MC eingeschrieben werden sollen, die mit einer Wortleitung WL im Speicherfeld 2 verbunden sind, seriell von einer externen Quelle als H- oder L-Spannungssignal dem seriellen Dateneingabeanschluß SDI zugeführt. Diese Mehrzahl von Daten werden einzeln in zeitlicher Folge der seriellen Datenbusleitung 5 zugeführt. Der serielle Dekoder 6 steuert beim Datenschreiben die elektrische Verbindung zwischen der seriellen Busleitung 5 und den jeweiligen Bitleitungen BL im Speicherfeld 2, so daß der jeweils der seriellen Busleitung 5 zugeführte Wert über das serielle Register 4 und den Leseverstärkerabschnitt 3 nur an eine Bitleitung BL übergeben wird, die von den seriellen Spaltenadreßsignalen SY0-SY7 vom Zähler 7 bestimmt wird. Die vom Zähler 7 ausgegebenen seriellen Spaltenadreßsignale SY0-SY7 geben einzeln in zeitlicher Folge die Spalten im Speicherfeld 2 an. Beim Datenschreiben wird eine Mehrzahl von Daten, die von einer externen Quelle an den seriellen Datenein gabeanschluß SDI angelegt wird, den Bitleitungen BL zugeführt, mit denen die Speicherzellen MC verbunden sind, die die Daten speichern sollen. Damit werden externe Daten in die Speicherzellen MC einer Zeile geschrieben, die mit der ausgewählten Wortleitung verbunden ist.

Zusätzlich zu den oben beschriebenen funktionalen Komponenten weist der Dual-Port-Speicher einen Taktsignal-Erzeugungsschaltkreis 16 auf. Der Taktsignal-Erzeugungsschaltkreis 16 erzeugt entsprechend den externen Steuersignalen RAS*, CAS*, SC, DT* (Signale mit * bezeichnen im weiteren invertierte Signale) verschiedene Taktsignale, die die Betriebstaktung der oben beschriebenen Komponenten steuern, so daß die oben beschriebenen Schaltkreisoperationen zum Lesen und Schreiben paralleler und serieller Daten korrekt implementiert werden.

Beispielsweise wird die Schaltkreisoperation zum Lesen und Schreiben serieller Daten durch ein internes serielles Taktsignal SC gesteuert, das vom Taktsignal-Erzeugungsschaltkreis 16 in Abhängigkeit von einem externen seriellen Taktsignal SC erzeugt wird.

Fig. 7 zeigt die Schaltkreiskonfiguration des Speicherfeldes 2, des Leseverstärkerabschnitts 3, des seriellen Registers 4 und der seriellen Busleitung 5.

Wie in Fig. 7 gezeigt ist, weist der Leseverstärkerbereich 3 Differenzverstärker 30 auf. Die Zahl der Leseverstärker 30 ist halb so groß wie die Zahl der Bitleitungen BL im Speicherfeld 2. Mit jedem Leseverstärker 30 sind zwei Bitleitungen BL des Speicherfeldes 2 verbunden. Im Speicherfeld 2 bilden die zwei Bitleitungen BL, die mit einem Leseverstärker 30 verbunden sind, ein Bitleitungspaar, das beim Datenlesen und Datenschreiben komplementäre Potentiale erreicht. Die Speicherzellen MC, die mit einer Bitleitung BIT der zwei Bitleitungen, die ein Bitleitungspaar bilden, verbunden sind und die Speicherzellen MC, die mit der anderen Bitleitung BIT* verbunden sind, sind mit verschiedenen Wortleitungen WL verbunden. Beim seriellen Lesen von Daten verstärkt der Leseverstärker 30 die Potentialdifferenz zwischen einer Bitleitung BIT und der anderen Bitleitung BIT*.

Fig. 8 zeigt den Schaltkreis eines Leseverstärkers 30. Wie in Fig. 8 dargestellt ist, weist der Leseverstärker 30 einen P-Kanal MOS- Transistor 310 und einen N-Kanal MOS-Transistor 320, deren Gates mit der Bitleitung BIT verbunden sind, und einen P-Kanal MOS-Transistor 330 und einen N-Kanal MOS-Transistor 340, deren Gates mit der Bit leitung BIT* verbunden sind, auf. Die Transistoren 310 und 320 sind zwischen den Signalleitungen 350 und 360 in Reihe geschaltet. In ähnlicher Weise sind die Transistoren 330 und 340 zwischen den Signalleitungen 350 und 360 in Reihe geschaltet. Beim seriellen Datenlesen und Datenschreiben wird an die Signalleitungen 350 und 360 das Versorgungs- bzw. Massepotential angelegt. Daher wird beim seriellen Datenlesen eine kleine Ladung vom Kondensator C zur Bitleitung BIT übertragen, wenn die mit der ausgewählten Wortleitung WL verbundene Speicherzelle MC mit der Bitleitung BIT verbunden ist und das Potential des Knotens zwischen dem Transistor TR und dem Kondensator C in dieser Speicherzelle MC einen H-Pegel erreicht, wodurch das Potential der Bitleitung BIT entsprechend dieser kleinen Ladung ansteigt. Zu Beginn des Datenlesens sind die Bitleitung BIT und die Bitleitung BIT* ausgeglichen, so daß die Potentiale der Bit leitungen BIT und BIT* gleich sind. Der Potentialanstieg der Bitlei tung BIT führt zur Erzeugung einer kleinen Potentialdifferenz zwischen der Bitleitung BIT und der Bitleitung BIT*. Der Lesever stärker 30 arbeitet, um diese Potentialdifferenz zwischen den Bit leitungen BIT und BIT* anzuheben.

Genauer gesagt führt der Potentialanstieg der Bitleitung BIT zu einer geringfügigen Leitung des Transistors 320. Damit gibt es einen Potentialabfall am Gate-Knoten der Transistoren 330 und 340 und am Knoten d. Als Reaktion auf diesen Potentialabfall wird auch der Transistor 330 geringfügig leitend, um einen Potentialanstieg am Gate-Knoten der Transistoren 310 und 320 und am Knoten c zu erzeugen. Der Transistor 320 wird durch diesen Potentialanstieg erheblich leitend und zieht die Potentiale des Gate-Knotens der Transistoren 330 und 340 und des Knotens d auf das Massepotential, das an die Signalleitung 360 angelegt ist. Da daraufhin auch der Transistor 330 stark leitend wird, steigt das Potential des Knotens c auf das Versorgungspotential an, das der Signalleitung 350 zugeführt wird. Das Potential des Knotens d der Transistoren 310 und 320 und das Potential des Knotens c der Transistoren 330 und 340 stellen das Ausgangssignal des Leseverstärkers 30 dar. Damit wird das Potential der Bitleitung BIT durch den Leseverstärker 30 auf das Versorgungspotential gezogen und dem seriellen Register 4 zugeführt. Das Potential der Bitleitung wird vom Leseverstärker 30 auf das Massepotential gezogen und dem seriellen Register 4 zugeführt.

Ist die mit der ausgewählten Wortleitung WL verbundene Speicherzelle MC mit der Bitleitung BIT verbunden und erreicht das Potential des Knotens zwischen dem Transistor TR und dem Kondensator C dieser Speicherzelle MC einen L-Pegel, wird demgegenüber dem Kondensator C von der Bitleitung BIT eine geringe Ladung zugeführt. Entsprechend fällt das Potential der Bitleitung BIT entsprechend dieser geringen Ladung ab. Dadurch wird der Transistor 310 im Leseverstärker 30 etwas leitend und hebt das Potential des Gate-Knotens der Transistoren 330 und 340 an. Als Reaktion wird auch der Transistor 340 etwas leitend, um das Potential des Gate-Knotens der Transistoren 310 und 320 zu senken. Damit werden die Transistoren 310 und 340 erheblich leitend, wodurch das Potential des Knotens c auf das Massepotential gezogen und das Potential des Knotens d auf das Versorgungspotential angehoben wird.

Damit wird die geringe Potentialdifferenz zwischen den Bitleitungen BIT und BIT* vom Leseverstärker 30 auf die Spannungsdifferenz zwischen dem Versorgungs- und dem Massepotential verstärkt. Wenn die mit der ausgewählten Wortleitung WL verbundenen Speicherzellen MC mit den Bitleitungen BIT* verbunden werden, wird die Potentialdifferenz zwischen den Bitleitungen BIT und BIT* durch einen der Transistoren 330 und 340 verstärkt, die im jeweiligen Leseverstärker 30 durchgeschaltet worden sind, da auf der Bitleitung BIT* ein geringer Potentialanstieg oder -abfall auftritt.

Wie in Fig. 7 außerdem dargestellt ist, weist das serielle Register 4 eine Mehrzahl von Flip-Flops 40 auf, die entsprechend den Lesever stärkern 30 gebildet sind. Das Flip-Flop 40 ist mit dem entsprechenden Leseverstärker 30 über zwei N-Kanal MOS-Transistoren 150 und 160 verbunden. Das Flip-Flop 40 weist zwei Inverter 410 und 420 auf, deren Ein- und Ausgangsanschlüsse über Kreuz verbunden sind. Wie in Fig. 8 gezeigt ist, weist der Leseverstärker 30 einen Ausgang (Knoten c) auf der Seite der Bitleitung BIT und einen Aus gang (Knoten d) auf der Seite der Bitleitung BIT* auf. Der Ausgang auf der Seite der Bitleitung BIT ist mit dem Eingang des Inverters 420 über den Transistor 150 und der Ausgang auf der Seite der Bit leitung BIT* mit dem Eingang des Inverters 410 über den Transistor 160 verbunden. Den Gates der Transistoren 150 und 160, die mit allen Flip-Flops im seriellen Register 4 verbunden sind, wird dasselbe Aktivierungssignal zugeführt. Beim seriellen Datenlesen und -schreiben erreicht dieses Aktivierungssignal einen H-Pegel, um die Transistoren 150 und 160 durchzuschalten.

Beim seriellen Datenlesen werden die Ausgangssignale auf der Seite der Bitleitung BIT und der Seite der Bitleitung BIT* am Knoten a des Eingangs des Inverters 420 und des Ausgangs des Inverters 410 bzw. am Knoten b des Eingangs des Inverters 410 und des Ausgangs des Inverters 420 im entsprechenden Verriegelungsschaltkreis 40 verriegelt.

Die serielle Busleitung 5 weist zwei Datenleitungen 100 und 110 auf. Das serielle Register 4 ist über zwei separate N-Kanal MOS- Transistoren 120 und 130 für jedes Flip-Flop 40 mit der seriellen Busleitung 5 verbunden. Die Datenleitung 100 ist über den Transistor 120 mit dem Eingang des Inverters 420 verbunden. Die Datenleitung 110 ist über den Transistor 130 mit dem Eingang des Inverters 410 verbunden. Die Gates der Transistoren 120 und 130, die entsprechend dem jeweiligen Flip-Flop 40 gebildet sind, sind über eine gemeinsame serielle Speicherzellen-Aktivierungssignalleitung 140 mit dem seriellen Dekoder 6 verbunden. Beim seriellen Datenlesen und - schreiben gibt der serielle Dekoder 6 ein Potential mit H-Pegel sequentiell an die jeweilige Speicherzellen- Aktivierungssignalleitung 140 ab. Daher wird beim seriellen Datenlesen für jedes Flip-Flop 40 im seriellen Register das am Knoten a verriegelte Potential und das am Knoten b verriegelte Potential zu den Datenleitungen 100 bzw. 110 übertragen. Unter Bezugnahme auf die Fig. 9 wird der Schaltkreisbetrieb dieser Übertragung genauer erläutert. Fig. 9 zeigt ein Schaltbild der Struktur des Flip-Flop 40.

Wie in Fig. 9 gezeigt ist, weist der Inverter 410 im Flip-Flop 40 einen P-Kanal MOS-Transistor 410a und einen N-Kanal MOS-Transistor 410b auf, die zwischen der Spannungsversorgung VC und Masse GND in Reihe geschaltet sind. In ähnlicher Weise weist der Inverter 420 einen P-Kanal MOS-Transistor 420a und einen N-Kanal MOS-Transistor 420b auf, die zwischen der Spannungsversorgung VC und Masse GND in Reihe geschaltet sind. Beim seriellen Datenlesen sind die Transistoren 120 und 130 leitend, wenn der Signalleitung 140 ein Potential mit H-Pegel zugeführt wird. Die Datenleitungen 100 und 110 werden auf ein identisches Potential ausgeglichen, bis der Signalleitung 140 ein Potential mit H-Pegel zugeführt wird. Die Datenleitungen 100 und 110 sind nicht ausgeglichen, wenn an die Signalleitung 140 ein Potential mit H-Pegel angelegt wird.

Ist an den Knoten a und b ein H-Pegel-Potential bzw. ein L-Pegel- Potential verriegelt, so wird die Datenleitung 110 über die Transistoren 130 und 420b nach Masse GND entladen. Das reduziert das Potential der Datenleitung 110 vom ausgeglichenen Potential (dem H- Pegel). Das Potential der Datenleitung 110 wird vom Potential mit H- Pegel des Knotens a auf dem Potential (mit H-Pegel) gehalten. Damit existiert eine Potentialdifferenz zwischen den Datenleitungen 100 und 110.

Wird an den Knoten a und b ein L-Pegel- bzw. H-Pegel-Potential verriegelt, wird die Datenleitung 100 über die Transistoren 120 und 420b nach Masse GND entladen. Die Datenleitung 100 wird nicht entladen. Daher wird das Potential der Datenleitung 110 auf dem H- Pegel gehalten und das Potential der Datenleitung 110 fällt vom H- Pegel ab, um eine Potentialdifferenz zwischen den Datenleitungen 100 und 110 zu erzeugen.

Damit gibt es beim seriellen Datenlesen eine Potentialdifferenz zwischen den Datenleitungen 100 und 110 entsprechend den verriegelten Daten des Flip-Flop 40. Beim seriellen Datenlesen wird zwischen den Datenleitungen 100 und 110 aufeinanderfolgend eine Potentialdifferenz entsprechend den temporär in den jeweiligen Flip- Flops 40 im seriellen Register 40 gespeicherten Daten erzeugt. Diese Potentialdifferenz wird vom nicht dargestellten Leseverstärker erfaßt und verstärkt. Die erfaßten und verstärkten Signale dieses Leseverstärkers werden vom seriellen Datenausgabeanschluß SDO der Fig. 6 als Auslesedaten abgegeben.

Die Beschreibung des Betriebs des Schaltkreises von Fig. 7 beim seriellen Datenlesen ist im wesentlichen in der oben angeführten Beschreibung enthalten. Daher wird im folgenden der Betrieb des Schaltkreises der Fig. 7 beim Datenschreiben erläutert.

Beim seriellen Datenschreiben werden alle dem seriellen Dateneinga beanschluß SDI der Fig. 6 als Schreibdaten zugeführten Daten an die Datenleitungen 100 und 110 als zwei Potentiale mit komplementären Pegeln angelegt.

Wird beispielsweise ein H-Pegel-Potential der Datenleitung 100 und ein L-Pegel-Potential der Datenleitung 110 zugeführt, erreichen die Potentiale der Knoten a und b im Flip-Flop 40 entsprechend dem leitenden der Transistoren 120, 130 durch die Potentiale der Daten leitungen 100 und 110 einen H- bzw. einen L-Pegel. Mit anderen Worten wird einer der Schreibwerte, die dem seriellen Dateneingabe anschluß SDI seriell zugeführt werden, in einem Flip-Flop 40 verriegelt. Die an den Knoten a und b in diesem Flip-Flop 40 verriegelten Potentiale werden dem Leseverstärker 30 über Transistoren 150 bzw. 160 zugeführt, der entsprechend diesem Flip- Flop 40 gebildet ist. Da der Leseverstärker 30 als Verriegelungs schaltkreis arbeitet, werden die zwei temporär im entsprechenden Flip-Flop 40 gespeicherten Potentiale den Bitleitungen BIT und BIT* ohne Pegeländerung zugeführt. Damit werden das H-Pegel-Potential und das L-Pegel-Potential, die an den Knoten a bzw. b im Flip-Flop 40 entsprechend den leitenden Transistoren 120 und 130 verriegelt sind, den Bitleitungen BIT und BIT* zugeführt, die mit dem Leseverstärker 30 entsprechend diesem Flip-Flop 40 verbunden sind. Wenn die mit der ausgewählten Wortleitung WL verbundenen Speicherzellen MC zu diesem Zeitpunkt mit den Bitleitungen BIT verbunden sind, wird der Konden sator C von einer dieser Speicherzellen MC durch das Potential mit H-Pegel, das dieser Bitleitung BIT zugeführt wird, geladen. Dadurch wird ein H-Pegel in den Knoten des Transistors TR und des Kondensators C in dieser Speicherzelle MC eingeschrieben. Sind die mit der ausgewählten Wortleitung WL verbundenen Speicherzellen MC zu diesem Zeitpunkt mit den Bitleitungen BIT* verbunden, wird in gleicher Weise der Kondensator C von einer dieser Speicherzellen MC durch das Potential mit L-Pegel, das der Bitleitung BIT* zugeführt wird, entladen. Dadurch wird ein L-Pegel in den Knoten des Transistors TR und des Kondensators C dieser Speicherzelle MC eingeschrieben.

Wird umgekehrt den Datenleitungen 100 und 110 ein L-Pegel- bzw. ein H-Pegel-Potential zugeführt, so werden ein L-Pegel- und ein H-Pegel- Potential an den Knoten a bzw. b im Flip-Flop 40 entsprechend den leitenden der Transistoren 120, 130 verriegelt. Sind in diesem Fall die mit der ausgewählten Wortleitung WL verbundenen Speicherzellen MC mit den Bitleitungen BIT verbunden, wird ein L-Pegel in eine dieser Speicherzellen MC geschrieben. Sind die mit der ausgewählten Wortleitung WL verbundenen Speicherzellen MC mit den Bitleitungen BIT* verbunden, wird in ähnlicher Weise ein H-Pegel in eine dieser Speicherzellen MC geschrieben.

Beim seriellen Datenschreiben wird wie beim seriellen Datenlesen allen seriellen Speicherzellen-Aktivierungssignalleitungen 140 ein H-Pegel-Potential zugeführt. Während der Zeitspanne, in der die Daten, die in eine mit der Wortleitung WL und einer beliebigen Bitleitung BIT oder BIT* verbundenen Speicherzelle MC geschrieben werden sollen, den Datenleitungen 100 und 110 zugeführt werden, wird der seriellen Speicherzellen-Aktivierungssignalleitung 140, die mit den Gates der Transistoren 120 und 130 verbunden ist, die entsprechend dem mit der beliebigen Bitleitung BIT oder BIT* verbun denen Leseverstärker 30 gebildet sind, ein H-Pegel-Potential zugeführt. Daher wird beim seriellen Datenlesen die Mehrzahl von Schreibdaten, die dem seriellen Dateneingabeanschluß SDI zugeführt werden, in eine der Speicherzellen MC einer Zeile eingeschrieben, die mit der ausgewählten Wortleitung verbunden sind. Damit wird eine Mehrzahl von Schreibdaten in Speicherzellen MC einer Zeile einge schrieben, die mit der ausgewählten Wortleitung verbunden sind.

Damit werden beim seriellen Datenschreiben die temporär im jeweiligen Flip-Flop 40 im seriellen Register 4 gespeicherten Schreibdaten über die Leseverstärker 30 zum Speicherfeld 2 übertragen. Beim seriellen Datenlesen werden die aus den Speicher zellen MC einer Zeile im Speicherfeld 2 ausgelesenen Daten zu allen Flip-Flops 40 im Schieberegister übertragen. Mit anderen Worten wirkt jedes Flip-Flop 40 im seriellen Register 4 als eine Speicher zelle, die die in einer Speicherzelle MC im Speicherfeld 2 gespei cherten Daten speichert. Daher wirkt das serielle Register 4 als ein Speicherfeld mit einer Mehrzahl von Speicherzellen, die nur in Zeilenrichtung angeordnet sind. Die Zahl der Speicherzellen stimmt mit der Zahl der Speicherzellen MC einer Zeile im Speicherfeld 2 überein. In der folgenden Beschreibung werden das serielle Register 4 und das Flip-Flop 40 als serielles Speicherfeld bzw. serielle Speicherzelle bezeichnet.

Die Zeitabstimmung der Potentialänderung der Signalleitungen und Knoten bei der Datenübertragung vom Speicherfeld 2 zum seriellen Speicherfeld 4 wird im folgenden unter Bezugnahme auf die Fig. 10 erläutert. Fig. 10 zeigt ein Zeitdiagramm zur Erläuterung des Betriebs des Dual-Port-Speichers zur Übertragung von Daten vom Speicherfeld 2 zum seriellen Speicherfeld 4.

Das Lesen von Daten aus dem seriellen Speicherfeld 2 wird während der Zeitspanne ausgeführt, in der sich das externe Steuersignal RAS* (Fig. 10(a)) auf einem L-Pegel befindet. Genauer gesagt wird der ausgewählten Wortleitung WL ein Potential mit H-Pegel zugeführt, wie in Fig. 10(b) gezeigt ist, nachdem das externe Steuersignal RAS* im Speicherfeld 2 abgefallen ist. Dann wird ein Versorgungs- und ein Massepotential an die Signalleitungen 350 bzw. 360 im Leseverstärker 30 angelegt, wie in den Fig. 10(c) und 10(d) dargestellt ist. Dies führt zu einer Aktivierung aller Leseverstärker 30 im Leseverstärke rabschnitt 3.

Jedes Potential der Bitleitungen BIT (oder BIT*), die mit den Speicherzellen MC verbunden sind, die ihrerseits mit der ausgewählten Wortleitung WL verbunden sind, steigt entsprechend den in der damit verbundenen Speicherzelle MC gespeicherten Daten etwas an oder fällt etwas ab, wie in Fig. 10(e) gezeigt ist. Diese geringe Potentialänderung wird vom aktivierten Leseverstärker 30 verstärkt.

Das Potential der Bitleitung BIT (oder BIT*), das in Abhängigkeit vom Potentialanstieg der ausgewählten Wortleitung WL geringfügig ansteigt, wird mit anderen Worten als Reaktion auf den Potentialan stieg der Signalleitung 350 auf das Versorgungspotential angehoben, wie durch die Kurve 1 in Fig. 10(e) dargestellt ist. Umgekehrt wird das Potential der Bitleitung BIT* (oder BIT), das in Abhängigkeit vom Anstieg des Potentials der ausgewählten Wortleitung WL abfällt, als Reaktion auf den Abfall des Potentials der Signalleitung 360 auf das Massepotential gezogen, wie durch die Kurve 2 in Fig. 10(e) dargestellt ist.

Das Potential der Bitleitung BIT* (oder BIT), die der oben angeführ ten Bitleitung BIT (oder BIT*) als zweite Leitung des Paars zugeordnet ist und einen geringen Potentialanstieg aufweist, wird in Abhängigkeit von der Aktivierung des Leseverstärkers 30 auf das Massepotential gezogen. Das Potential der Bitleitung BIT (oder BIT*), die der oben angeführten Bitleitung BIT* (oder BIT) als zweite Leitung des Paars zugeordnet ist und deren Potential etwas abfällt, wird in Abhängigkeit von der Aktivierung des Leseverstärkers auf das Versorgungspotential gebracht.

Das den Gates der Transistoren 150 und 160 zugeführte Aktivierungs signal (im weiteren als Datenübertragungssignal bezeichnet) befindet sich für eine konstante kurze Zeitspanne auf einem H-Pegel, wie in Fig. 10(f) dargestellt ist. Das bedeutet, daß die Transistoren 150 und 160 nur während dieser Zeitspanne leiten, wodurch jedes Aus gangssignal der Leseverstärker 30 im Leseverstärkerabschnitt 3 zur entsprechenden seriellen Speicherzelle 40 übertragen wird. Daher werden die gespeicherten Daten einer jeden seriellen Speicherzelle 40 im seriellen Speicherfeld 4 zu einem neuen Wert umgeschaltet, der vom Leseverstärker 30 während der Zeitspanne zugeführt wird, wenn das Datenübertragungssignal auf einem H-Pegel liegt, wie in Fig. 10(g) dargestellt ist. Ist das Schreiben des Ausgangssignals vom Leseverstärker 30 in die entsprechende serielle Speicherzelle abgeschlossen, erreicht das Potential der ausgewählten Wortleitung WL einen L-Pegel. Als Reaktion darauf werden die beiden Bitleitungen BIT und BIT*, die ein Bitleitungspaar bilden, ausgeglichen, wodurch die Potentiale aller Bitleitungen BIT, BIT* auf ein Zwischenpotential zwischen dem Versorgungspotential und dem Massepo tential zurückkehren. Gleichzeitig erreichen die Potentiale der Signalleitungen 350 und 360 der Fig. 8 das Massepotential bzw. das Versorgungspotential, um den Leseverstärker 30 zu deaktivieren. Die Zeitabstimmung der Potentialänderung der Signalleitungen und Knoten zum Zeitpunkt der Datenübertragung vom seriellen Speicherfeld 4 zum Speicherfeld 2 wird im folgenden unter Bezugnahme auf die Fig. 11 erläutert. Fig. 11 zeigt ein Zeitdiagramm zur Erläuterung des Betriebs des Dual-Port-Speichers zur Übertragung von Daten vom seriellen Speicherfeld 4 zum Speicherfeld 2.

Die Datenübertragung vom seriellen Speicherfeld 4 zum Speicherfeld 2 wird auch während der Zeit ausgeführt, wenn das externe Steuersignal RAS (Fig. 11(a)) auf einem L-Pegel liegt. Das Datenübertragungssignal ist für eine konstante kurze Zeitspanne nach dem Abfall des externen Steuersignals RAS* auf einem H-Pegel, wie in Fig. 11(f) dargestellt ist. Die in der jeweiligen seriellen Speicherzelle 40 gespeicherten Schreibdaten werden während dieser Zeitspanne dem entsprechenden Leseverstärker 30 zugeführt.

Der Leseverstärker 30 wird nach dem Anstieg des Datenübertragungssignals aktiviert. Genauer gesagt wird an die Signalleitungen 350 und 360 der Fig. 8 das Versorgungs- bzw. das Massepotential angelegt, wie in den Fig. 11(c) und 11(d) dargestellt ist. Die dem Leseverstärker 30 von der seriellen Speicherzelle 40 zugeführten Schreibdaten werden im Leseverstärker 30 verriegelt. Die Potentiale der zwei Bitleitungen BIT und BIT*, die das jeweilige Bitleitungspaar bilden, ändern sich komplementär entsprechend den im verbundenen Leseverstärker 30 verriegelten Daten, wie in Fig. 11(e) dargestellt ist. Das bedeutet, daß ein Potential (Kurve 1 der Fig. 11(e)) der beiden Bitleitungen BIT und BIT*, die ein Bitleitungspaar bilden, als Reaktion auf den Anstieg des Potentials der Signalleitung 350 das Versorgungspotential, und das Potential (Kurve 2 der Fig. 11(e)) als Reaktion auf den Abfall des Potentials der Signalleitung 360 das Massepotential erreicht.

Der ausgewählten Wortleitung WL wird ein H-Pegel-Potential zugeführt, wie in Fig. 11(b) dargestellt ist. Damit wird in jede der Speicherzellen MC einer Zeile, die mit der ausgewählten Wortleitung WL verbunden sind, ein Wert entsprechend dem Potential der entspre chenden Bitleitung BIT oder BIT* geschrieben. Wenn das Schreiben der Daten in das Speicherfeld 2 abgeschlossen ist, kehrt das Potential der ausgewählten Wortleitung WL auf den L-Pegel zurück. Als Reaktion darauf werden die zwei Bitleitungen BIT und BIT*, die ein Bitlei tungspaar bilden, ausgeglichen, so daß die Potentiale aller Bitlei tungen BIT und BIT* zum zuvor angeführten Zwischenpotential zurück kehren. Gleichzeitig kehren die Potentiale der Signalleitungen 350 und 360 der Fig. 8 zum Masse- bzw. Versorgungspotential zurück, um den Leseverstärker 30 zu deaktivieren.

Die Zeitabstimmung der Potentialänderung der Signalleitungen und Knoten bei der Datenübertragung von der Datenbusleitung 5 zum seriellen Speicherfeld 4 wird im folgenden unter Bezugnahme auf die Fig. 12 erläutert. Fig. 12 zeigt ein Zeitdiagramm zur Erläuterung der Operation des Dual-Port-Speichers zur Datenübertragung von der Datenbusleitung 5 zum seriellen Speicherfeld 4.

Zum Zeitpunkt der Datenübertragung von der Datenbusleitung 5 zum seriellen Speicherfeld 4 wird vom seriellen Dekoder für eine konstante kurze Zeitspanne ein Potential mit H-Pegel an eine der seriellen Speicherzellen-Aktivierungssignalleitungen 140 angelegt, wie in Fig. 12(b) dargestellt ist. Während dieser kurzen Zeitspanne sind die Datenleitungen 100 und 110 elektrisch mit den Knoten a und b in der seriellen Speicherzelle 40 verbunden, die entsprechend den Transistoren 120 und 130 gebildet ist, deren Gates mit der oben erwähnten einen Signalleitung 140 verbunden sind. Damit erreichen die Potentiale der Knoten a und b Potentiale entsprechend den Daten, die den Datenleitungen 100 und 110 zugeführt worden sind (Fig. 12(a)). Mit anderen Worten werden die in der seriellen Speicherzelle 40 gespeicherten Daten während der oben angeführten kurzen Zeit spanne zu neuen Daten von der Datenbusleitung 5 umgeschaltet, wie in Fig. 12(c) dargestellt ist.

Die Zeitabstimmung der Potentialänderung der Signalleitungen und Knoten bei der Datenübertragung vom seriellen Speicherfeld 4 zur seriellen Busleitung 5 wird im folgenden unter Bezugnahme auf die Fig. 13 beschrieben. Fig. 13 zeigt ein Zeitdiagramm zur Erläuterung der Operation des Dual-Port-Speichers zur Datenübertragung vom seriellen Speicherfeld 4 zur Datenbusleitung 5.

Ein Potential mit H-Pegel wird auch einer der seriellen Speicherzellen-Aktivierungssignalleitungen 140 während der Daten übertragung vom seriellen Speicherfeld 4 zur seriellen Busleitung 5 für eine konstante kurze Zeitspanne zugeführt, wie in Fig. 13(b) dargestellt ist. Die Datenleitungen 100 und 110 werden ausgeglichen, bis ein Potential mit H-Pegel einer Signalleitung 140 zugeführt wird. Daher befinden sich die Potentiale der Datenleitungen 100 und 110 beide auf einem H-Pegel, bis das Potential der Signalleitung 140 ansteigt, wie in Fig. 13(a) dargestellt ist. Wenn das Potential der Signalleitung 140 ansteigt, sind die Datenleitungen 100 und 110 nicht ausgeglichen. Daher fällt das Potential (Kurve 2) der Daten leitung 100 oder 110 in Abhängigkeit von den gespeicherten Daten der seriellen Speicherzelle 40, die entsprechend den Transistoren 120 und 130 gebildet ist, der Gates mit der Signalleitung 140 verbunden sind (Fig. 13(c)), vom H-Pegel ab und das andere Potential (Kurve 1) wird auf dem H-Pegel gehalten.

Die Potentialänderung der Datenleitungen 100 und 110 und Knoten a und b in der seriellen Speicherzelle 40, die erzeugt wird, wenn Daten zwischen den Datenleitungen 100 und 110 und der seriellen Speicherzelle 40 übertragen werden, und die Potentialänderung der Knoten a und b in der seriellen Speicherzelle 40, die erzeugt wird, wenn Daten zwischen der seriellen Speicherzelle 40 und dem Lesever stärker 30 übertragen werden, wird im folgenden unter Bezugnahme auf die Fig. 14 detaillierter beschrieben.

Fig. 14 zeigt ein Schaltbild der Struktur des Schaltkreisbereichs, der entsprechend einem beliebigen Bitleitungspaar zum seriellen Datenlesen und -schreiben gebildet ist. Der Leseverstärker 30 und die serielle Speicherzelle 40 in Fig. 14 werden durch die Schaltbilder der Fig. 8 bzw. 9 dargestellt.

Es wird angenommen, daß ein H-Pegel-Potential und ein L-Pegel- Potential an den Knoten a bzw. b in der seriellen Speicherzelle 40 der Fig. 14 verriegelt sind, unmittelbar bevor Daten von den Datenleitungen 100 und 110 zur seriellen Speicherzelle 40 übertragen werden. In diesem Fall tritt die folgende Erscheinung auf, wenn die Transistoren 120 und 130 leitend werden und ein L-Pegel-Potential bzw. ein H-Pegel-Potential den Datenleitungen 100 bzw. 110 als Schreibdaten zugeführt werden.

Da die Transistoren 410a und 410b leitend sind, unmittelbar bevor die Transistoren 120 und 130 leiten, tritt über den Transistor 420b ein Stromfluß von der Datenleitung 100 zur Masse GND und über den Transistor 410a ein Stromfluß von der Versorgungsspannung VC zur Datenleitung 100 auf, unmittelbar nachdem die Transistoren 120 und 130 leiten. Das bewirkt, daß das Potential der Datenleitung 110 vom H-Pegel abfällt und das Potential der Datenleitung 100 vom L-Pegel ansteigt. Es sei bemerkt, daß die Stromkapazität der Datenleitung 110 und die Größen der Transistoren 420a und 420b vorher eingestellt worden sind, so daß die Stärke des Stroms, der von der Datenleitung 110 mit H-Pegel dem Knoten b mit L-Pegel zugeführt wird, ausreichend größer als der Stromfluß vom Knoten b über den leitenden Transistor 420b zur Masse GND ist. Außerdem ist die Stärke des Stroms, der vom Knoten b mit H-Pegel der Datenleitung 110 mit L-Pegel zugeführt wird, ausreichend größer als der Stromfluß von der Spannungsversorgung VC über den leitenden Transistor 420a zum Knoten b. Ferner werden die Stromkapazität der Datenleitung 100 und die Größen der Transistoren 410a und 410b vorher eingestellt, so daß die Stärke des Stroms, der von der Datenleitung 100 mit H-Pegel dem Knoten a mit L-Pegel zugeführt wird, ausreichend größer als der Stromfluß vom Knoten a über den leitenden Transistor 410b zur Masse GND ist. Außerdem ist die Stärke des Stroms, der vom Knoten a mit H- Pegel der Datenleitung 100 mit L-Pegel zugeführt wird, ausreichend größer als der Stromfluß von der Spannungsversorgung VC über den leitenden Transistor 410a zum Knoten b.

Obwohl das Potential der Datenleitung 110 leicht vom H-Pegel abfällt, unmittelbar nachdem die Transistoren 120 und 130 leitend geworden sind, kehrt das Potential der Datenleitung 110 daher zum H- Pegel zurück, weil das Potential des Knotens b durch den Strom von der Datenleitung 100 schnell einen H-Pegel erreicht. In ähnlicher Weise steigt das Potential der Datenleitung 100 leicht vom L-Pegel aus an, nachdem die Transistoren 120 und 130 leitend geworden sind, und kehrt anschließend zum L-Pegel zurück, weil das Potential des Knotens a durch den Strom vom Knoten a zur Datenleitung 110 schnell einen L-Pegel erreicht.

Eine ähnliche Erscheinung tritt auf, wenn ein L-Pegel-Potential und ein H-Pegel-Potential an den Knoten a bzw. b verriegelt sind, unmittelbar bevor die Transistoren 120 und 130 leiten und falls die Potentiale der Datenleitungen 100 und 110 einen H- bzw. L-Pegel annehmen.

Unmittelbar nach dem Durchschalten der Transistoren 120 und 130, fällt genauer gesagt das Potential der Datenleitung 100 aufgrund des Stromflusses von der Datenleitung 100 zur Masse GND über die Transistoren 120 und 410b etwas ab, und das Potential der Datenleitung 110 steigt aufgrund des Stromflusses von der Spannungs versorgung VC zur Datenleitung 110 über die Transistoren 420a und 130 etwas an. Dann kehrt das Potential der Datenleitung 100 auf den H-Pegel zurück, weil das Potential des Knotens a durch den Strom von der Datenleitung 100 zum Knoten a den H-Pegel erreicht. Gleichzeitig kehrt das Potential der Datenleitung 110 zum L-Pegel zurück, weil das Potential des Knotens b durch den Strom vom Knoten b zur Datenleitung 110 den L-Pegel erreicht.

Wenn sich die Potentialpegel der Datenleitungen 100 und 110 von denen unterscheiden, die bereits an den Knoten a und b verriegelt sind (d. h., die extern den Datenleitungen 100 und 110 zugeführten Schreibdaten unterscheiden sich von den bereits in den seriellen Speicherzellen 40 gespeicherten Daten), fällt beim seriellen Daten schreiben das Potential (Kurve 1) der Datenleitung 100 oder 110, die auf dem H-Pegel liegt, als Reaktion auf den Anstieg des Potentials der Signalleitung 140 etwas ab, und das Potential (Kurve 2) der Datenleitung mit L-Pegel steigt als Reaktion auf den Anstieg des Potentials der Signalleitung 140 geringfügig an.

Nun wird die Übertragung der Daten von der seriellen Speicherzelle 40 zu den Datenleitungen 100 und 110 erläutert.

Sind z. B. vorher an den Knoten a und b der Fig. 14 H-Pegel- bzw. L- Pegel-Potentiale verriegelt worden, fließt während der Zeitspanne, in der die Transistoren 120 und 130 leitend sind, ein Strom von der Datenleitung 110 über den Transistor 130 zum Knoten b. Daher wird während dieser Zeitspanne das Potential des Knotens b auf einem Pegel gehalten, der etwas höher als ein L-Pegel ist. Dieser Strom bewirkt, daß das Potential der Datenleitung 110 abfällt, wodurch eine Potentialdifferenz zwischen den Datenleitungen 100 und 110 auftritt. Kehren die Transistoren 120 und 130 zum nicht-leitenden Zustand zurück, wird der Strompfad abgeschnitten, wodurch die Poten tialdifferenz zwischen den Datenleitungen 100 und 110 aufrecht erhalten bleibt. Das Potential des Knotens b kehrt aufgrund des Stromflusses vom Knoten b zur Masse GND über den Transistor 420b zum L-Pegel zurück.

Ist umgekehrt ein L-Pegel-Potential am Knoten a verriegelt, wird das Potential des Knotens a aufgrund des Stromflusses von der Datenlei tung 100 zum Knoten a über den Transistor 120 während der Zeitspanne, in der die Transistoren 120 und 130 leitend sind, auf einem Pegel gehalten, der etwas größer als der L-Pegel ist. Das Potential der Datenleitung 110 fällt allmählich ab. Kehren die Tran sistoren 120 und 130 in den nicht-leitenden Zustand zurück, so nimmt daher das Potential des Knotens a aufgrund des Stromflusses zum Transistor 410b wieder den L-Pegel an, und das Potential der Daten leitung 100 wird auf dem abgefallenen Potential gehalten.

Daher steigt zum Zeitpunkt der Datenübertragung von der seriellen Speicherzelle 40 zu den Datenleitungen 100 und 110 das Potential des Knotens a oder b mit verriegeltem L-Pegel-Potential temporär während der Zeitspanne an, in der die Signalleitung 140 auf einem H-Pegel- Potential ist, wie das durch die Kurve 1 in Fig. 13(c) dargestellt wird.

Im folgenden wird die Übertragung der Daten von der seriellen Speicherzelle 40 zum entsprechenden Leseverstärker 30 beschrieben.

Bei der Einrichtung, wie sie in Fig. 14 dargestellt ist, tritt unmittelbar nach dem Durchschalten der Transistoren 150 und 160 folgende Erscheinung auf, wenn z. B. ein H-Pegel- und ein L-Pegel- Potential an den Knoten a bzw. b verriegelt ist, unmittelbar bevor Daten von der seriellen Speicherzelle 40 zum Leseverstärker 30 über tragen werden.

Der Leseverstärker 30 wird unmittelbar nach dem Anstieg des Daten übertragungssignals aktiviert, wie in Fig. 11 dargestellt ist. Das bedeutet, daß die Signalleitungen 350 und 360 das Massepotential und das Versorgungspotential unmittelbar nach dem Durchschalten der Transistoren 150 und 160 annehmen. Daher leiten unmittelbar nach dem Durchschalten der Transistoren 150 und 160 temporär die Transistoren 330 und 320 in den Leseverstärkern 30. Damit fließt ein Strom vom Knoten a über die Transistoren 150 und 330 zur Signalleitung 350, und ein Strom von der Signalleitung 360 über die Transistoren 320 und 160 zum Knoten b. Hierdurch fällt das Potential des Knotens a geringfügig ab und das Potential des Knotens b steigt etwas an. Es sei bemerkt, daß der Leseverstärker 30 während der Zeitspanne aktiviert wird, in der das Datenübertragungssignal einen H-Pegel annimmt. Daher wird der Stromfluß vom Knoten a zur Seite des niedrigeren Potentials und der Stromfluß von der Seite des höheren Potentials zum Knoten b abgeschnitten, unmittelbar nachdem die Potentiale der Knoten a und b zu fallen bzw. zu steigen beginnen. Damit kehren die Potentiale der Knoten a und b zum H- bzw. L-Pegel zurück.

Sind umgekehrt ein L-Pegel-Potential und ein H-Pegel-Potential an den Knoten a bzw. b verriegelt, unmittelbar bevor Daten von der seriellen Speicherzelle 40 zum Leseverstärker 30 übertragen werden, tritt ein gegenüber ober die umgekehrte Erscheinung auf.

Genauer gesagt steigt das Potential des Knotens a durch den Strom von der Signalleitung 360 über die Transistoren 340 und 150 zum Knoten a temporär etwas an, unmittelbar nachdem die Transistoren 150 und 160 leiten, und das Potential des Knotens b fällt durch den Strom vom Knoten b über die Transistoren 160 und 310 zur Signalleitung 350 temporär etwas ab.

Damit fällt bei der Datenübertragung von der seriellen Speicherzelle 40 zum entsprechenden Leseverstärker 30 das Potential (Kurve 2) des Knotens a oder b mit einem verriegelten H-Pegel temporär ab, unmittelbar nachdem das Datenübertragungssignal angestiegen ist, und das Potential (Kurve 1) des anderen Knotens steigt temporär geringfügig an, unmittelbar nachdem das Datenübertragungssignal angestiegen ist, wie in Fig. 11(g) dargestellt ist.

Der Wert in Klammern der Fig. 14 bedeutet das Verhältnis der jeweiligen Kanalbreite W der Transistoren, die die serielle Speicherzelle 40 bilden, und der Transistoren, die den Leseverstärker 30 bilden, zur Kanalbreite der anderen Transistoren. Das Verhältnis der in Fig. 14 eingestellten Kanalbreite W stellt nur ein Beispiel für die Einstellung der Kanalbreite der Transistoren dar, die den Leseverstärker 30 und die serielle Speicherzelle 40 in einem herkömmlichen Dual-Port-Speicher bilden.

Wie oben beschrieben worden ist, werden in einer herkömmlichen Halbleiterspeichereinrichtung mit einer seriellen Datenschreib-/- lesefunktion Daten zwischen zwei Arten von Speicherfeldern und zwischen einem dieser Speicherfelder und einer Busleitung zur Datenein-/-ausgabe übertragen.

In einer solchen herkömmlichen Halbleiterspeichereinrichtung treten die folgenden Probleme auf.

Um die Auslesegeschwindigkeit der seriellen Daten im Dual-Port- Speicher der Fig. 6 zu verbessern, sollte die Datenübertragungsgeschwindigkeit vom Leseverstärker 30 zur entsprechenden seriellen Speicherzelle 40 und die Datenübertragungsgeschwindigkeit von der seriellen Speicherzelle 40 zu den Datenleitungen 100 und 110 in der Fig. 7 erhöht werden.

Für den Fall der Übertragung von Daten vom Leseverstärker 30 zur seriellen Speicherzelle 40 erreichen die Potentiale der Knoten c und d komplementäre Logikpegel entsprechend den aus der Speicherzelle MC im Speicherfeld 2 auf die Bitleitung BIT oder BIT* ausgelesenen Daten. Die Potentiale der Knoten a und b werden auf den Potentialen gehalten, die von den Datenleitungen 100 und 110 oder dem Leseverstärker zugeführt werden. Daher können sich die Potentiale der Knoten a und b von denen der Knoten c bzw. d unterscheiden. Im folgenden wird ein Fall betrachtet, bei dem die Transistoren 150 und 160 leiten, wenn ein H-Pegel-Potential und ein L-Pegel-Potential an den Knoten a bzw. b verriegelt sind, und wenn die Potentiale der Knoten c und d auf einem L- bzw. H-Pegel liegen.

Wenn die Transistoren 150 und 160 leiten, wird vom Knoten a Strom von den Transistoren 340 zur Signalleitung 360 gezogen, die sich auf dem Versorgungspotential befindet, und Strom von der Spannungsversorgung VC über den Transistor 410a zugeführt. Gleichzeitig wird dem Knoten b Strom von der Signalleitung 350 über den Transistor 310 zugeführt, die sich auf dem Versorgungspotential befindet, und Strom wird vom Transistor 420b zur Masse GND gezogen. Daher fallen bzw. steigen die Potentiale der Knoten a und b schnell, sind aber nicht gleich dem Potentialpegel der Knoten c und d. Die Potentiale der Knoten a und b werden dem Gate-Knoten der Transistoren 420a und 420b und dem Gate-Knoten der Transistoren 410a und 410b zugeführt, wodurch die Transistoren 410a und 410b anschließend als Reaktion auf den Anstieg des Potentials am Knoten b nicht-leitend bzw. leitend werden. Die Transistoren 420a und 420b werden anschließend als Reaktion auf den Abfall des Potentials am Knoten a leitend bzw. nicht-leitend. Daher stabilisieren sich die Potentiale der Knoten a und b schließlich auf dem H- bzw. L-Pegel.

Um die Datenübertragung vom Leseverstärker 30 zur seriellen Speicherzelle 40 zu beschleunigen, sollte der Stromfluß von der Spannungsversorgung Vc über den Transistor 410a zum Knoten a und der Stromfluß vom Knoten b über den Transistor 420b zur Masse GND reduziert werden, um am Knoten a einen schnelleren Potentialabfall und am Knoten b einen schnelleren Potentialanstieg zu erreichen.

Nun wird der Fall betrachtet, daß die Transistoren 150 und 160 leiten, wenn ein L-Pegel- und ein H-Pegel-Potential an den Knoten a und b verriegelt sind, und wenn sich die Knoten c und d auf dem H- bzw. L-Pegel befinden.

Wenn die Transistoren 150 und 160 leiten, verhindert der Stromfluß vom Knoten a über den Transistor 410b zur Masse GND, daß das Potential des Knotens a sofort auf einen H-Pegel gebracht wird, und der Stromfluß von der Spannungsversorgung VC über den Transistor 420a zum Knoten b verhindert, daß das Potential des Knotens b sofort auf den L-Pegel gebracht wird. Um Daten vom Leseverstärker 30 mit hoher Geschwindigkeit zur seriellen Speicherzelle 40 zu übertragen, sollte daher der Stromfluß vom Knoten a zur Masse GND über den Transistor 410a und der Stromfluß von der Spannungsversorgung VC zum Knoten b über den Transistor 420a reduziert werden, um die Potentialanstiegsgeschwindigkeit des Knotens a durch den Strom zu verbessern, der dem Knoten a von der Signalleitung 350 zugeführt wird, und die Potentialabfallgeschwindigkeit des Knotens b durch den Stromfluß vom Knoten b zur Signalleitung 360 zu verbessern.

Aus der obigen Beschreibung ergibt sich, daß der Stromfluß zwischen Source und Drain der jeweiligen Transistoren 410a, 410b, 420a und 420b beim Durchschalten reduziert werden sollte, um die Datenübertragungsgeschwindigkeit vom Leseverstärker 30 zur seriellen Speicherzelle 40 zu verbessern. Zu diesem Zweck sollte die Größe, z. B. die Kanalbreite W der jeweiligen Transistoren 410a, 410b, 420a und 420b vermindert werden. Die Stärke des Stromflusses zwischen Source und Drain eines durchgeschalteten MOS-Transistors steigt entsprechend der Kanalbreite W des MOS-Transistors an. Das Treibungsvermögen eines MOS-Transistors ist diejenige Menge Strom, die über seine Source und Drain fließen kann.

Fig. 15 zeigt einen Querschnitt und eine Draufsicht auf einen MOS- Transistor. Die Fig. 15(a) und 15(b) zeigen MOS-Transistoren mit einer kleinen bzw. großen Kanallänge.

Wie in Fig. 15 dargestellt ist, weist der MOS-Transistor eine Leiterschicht (in der Zeichnung schraffiert) als Gate G auf, die mit einer konstanten Breite L auf einem Halbleitersubstrat 500 gebildet ist, und zwei Störstellendiffusionsschichten (in der Zeichnung gepunktet) im Halbleitersubstrat 500 unter rechten Winkeln zur Leiterschicht als Source S und Drain D auf. Der Kanal des MOS- Transistors ist in der Leiterschicht gebildet, die von den zwei Störstellendiffusionsschichten eingeschlossen ist. Über diesen Bereich fließt der Kanalstrom. Die Kanallänge des MOS-Transistors entspricht der Breite der Leiterschicht, d. h. der Gate-Breite L. Die Kanalbreite des MOS-Transistors entspricht der Breite der Störstellendiffusionsschicht, d. h. der Breite W der Source/Drain. Die Querschnittsfläche in Richtung (in der Figur durch eine gestrichelte Linie B dargestellt) unter rechten Winkeln zum Kanalstromfluß des Kanalbereichs (in der Figur durch eine dicke Linie eingeschlossen) wird mit einem Anstieg der Kanalbreite W größer. Ist die Spannung zwischen Source und Drain konstant, so ist daher die Stärke des Stromflusses über Source und Drain proportional zur Kanalbreite W.

Durch einen Vergleich der Fig. 15(a) und (b) kann man annehmen, daß der Widerstand in Richtung parallel zum Kanalstromfluß im Kanalbereich entsprechend der Kanallänge L zunimmt. Ist die Spannung zwischen Gate und Source konstant, so ist daher die Stärke des Stromflusses über Source und Drain umgekehrt proportional zur Kanallänge.

Fig. 16 zeigt einen Graphen der Beziehung zwischen einem Strom I_DS über Drain und Source und der Spannung V_GS zwischen Gate und Source zweier MOS-Transistoren mit unterschiedlichen Kanallängen (d. h. Gate-Breiten) L. Die Kurven 1 und 2 zeigen einen N-Kanal MOS- Transistor mit kleiner Gate-Breite L bzw. einen N-Kanal MOS- Transistor mit großer Gate-Breite L.

Aus Fig. 16 ist ersichtlich, daß ein Transistor mit geringerer Gate- Breite L eine größere Änderung des Stroms I_DS über Source und Drain aufweist, wenn in einem N-Kanal MOS-Transistor das Gate-Potential angehoben wird, während die Source auf Masse liegt. Beim Vergleichen zweier beliebiger MOS-Transistoren mit derselben Spannung zwischen Source und Gate ist der Strom über Source und Drain eines MOS- Transistors mit geringer Gate-Breite L größer als bei einem MOS- Transistor mit großer Gate-Breite. Das bedeutet, daß die Treibungsfähigkeit eines MOS-Transistors durch eine Änderung der Gate-Breite L einstellbar ist.

Wenn man zwei MOS-Transistoren mit unterschiedlicher Dicke T des Gates G vergleicht, so erkennt man, daß das elektrische Feld, das im Kanalbereich des Transistors mit einer geringen Dicke T des Gates G erzeugt wird, größer als das Feld in einem Transistor mit großer Dicke T des Gates G ist, wenn die Spannung V_GS zwischen Gate und Source gleich ist. Das bedeutet, daß der Strom über Source und Drain ansteigt, wenn die Dicke T des Gates G abnimmt. Die Stromtreibungsfähigkeit eines MOS-Transistors kann also auch durch eine Änderung der Dicke T des Gates G eingestellt werden.

Wird die Übertragungsgeschwindigkeit von Daten vom Leseverstärker 30 zur seriellen Speicherzelle 40 entsprechend der Verminderung der Treibungsfähigkeit der Transistoren 410a, 410b, 420a und 420b verbessert, kann die Datenübertragung vom seriellen Speicherfeld 40 zur seriellen Busleitung 5 nicht geeignet ausgeführt werden.

Nun wird der Fall betrachtet, daß die Transistoren 120 und 130 leiten, wenn ein H-Pegel-Potential und ein L-Pegel-Potential an den Knoten a bzw. b verriegelt sind. Wenn die Transistoren 120 und 130 leiten, beginnt das Potential der Datenleitung 110 durch den Stromfluß von der Datenleitung 110 über die Transistoren 130 und 420b zur Masse GND zu fallen. Damit wird die Potentialdifferenz, die zwischen den Datenleitungen 100 und 110 erzeugt wird, von einem Leseverstärker als Lesedaten verstärkt. Um temporär in der seriellen Speicherzelle 40 gespeicherte Daten mit hoher Geschwindigkeit auf die Datenleitungen 100 und 110 auszulesen, sollte der Stromfluß von der Datenleitung 110 zur Masse GND über die Transistoren 130 und 420b angehoben werden, um die Potentialabfallrate der Datenleitung 100 zu vergrößern. Mit anderen Worten sollte der Stromfluß über den Transistor 420b erhöht werden.

Für den Fall, daß die Transistoren 120 und 130 leiten, wenn ein L- Pegel-Potential und ein H-Pegel-Potential an den Knoten a bzw. b verriegelt sind, beginnt das Potential der Datenleitung 100 durch den Stromfluß von der Datenleitung 110 zur Masse GND über die Transistoren 120 und 410b zu fallen. Daher sollte die Potentialabfallgeschwindigkeit der Datenleitung 110 durch eine Erhöhung des Stromflusses zur Masse GND über den Transistor 410b verbessert werden, um Daten mit hoher Rate von der seriellen Speicherzelle 40 zu den Datenleitungen 100 und 110 zu übertragen.

Aus der obigen Beschreibung ist ersichtlich, daß die Größe, also z. B. die Kanalbreite W, der N-Kanal-Transistoren 410b und 420b in der seriellen Speicherzelle 40 vergrößert werden sollte, um die Übertragungsrate der Daten von der seriellen Speicherzelle 40 zur seriellen Busleitung 5 zu verbessern.

Werden die Transistoren 410b und 420b mit kleinen Größen entworfen, um die Datenübertragung vom Leseverstärker 30 zur seriellen Speicherzelle 40 zu beschleunigen, wird die Spannungsabfallgeschwindigkeit der Datenleitung 100 oder 110 kleiner, weil der Stromfluß über die Transistoren 410b und 420b zum Zeitpunkt der Datenübertragung von der seriellen Speicherzelle 40 zu den Datenleitungen 100 und 110 gering ist. Damit wird die Datenübertragungsrate von der seriellen Speicherzelle 40 zu den Datenleitungen 100 und 110 vermindert, und Daten können aufgrund der verminderten Potentialdifferenz zwischen den Datenleitungen 100 und 110 nicht korrekt ausgelesen werden.

Wird die Größe der Transistoren 410b und 420b erhöht, um die Datenübertragung von der seriellen Speicherzelle 40 zur seriellen Busleitung 5 zu verbessern, wird die Übertragungsrate vom Leseverstärker 30 zur seriellen Speicherzelle 40 vermindert, und die Datenübertragung von den Datenleitungen 100 und 110 zur seriellen Speicherzelle 40 kann nicht geeignet ausgeführt werden. Wenn in Fig. 14 die Transistoren 120 und 130 leiten, wenn die Potentiale der Datenleitungen 100 und 110 durch die Schreibdaten auf einem L- bzw. einem H-Pegel liegen und die Potentiale der Knoten a und b durch die vorher in der seriellen Speicherzelle 40 verriegelten Daten auf einem H- und einem L-Pegel sind, fließt ein Strom von der Datenleitung 110 über die Transistoren 130 und 420b zur Masse GND und von der Spannungsversorgung VC über die Transistoren 410a und 120 zur Datenleitung 100. Entsprechend verhindert der Stromfluß von der Spannungsversorgung VC zum Knoten a über den Transistor 410a, daß das Potential des Knotens a auf den L-Pegel fällt. In ähnlicher Weise verhindert der Stromfluß vom Knoten b zur Masse GND über den Transistor 420b, daß das Potential des Knotens b auf den H-Pegel ansteigt. Um die Datenübertragung von den Datenleitungen 100 und 110 zur seriellen Speicherzelle 40 zu verbessern, sollten daher die Ströme von der Spannungsversorgung VC zum Knoten a über den Transistor 410a und vom Knoten b zur Masse GND über den Transistor 420b minimiert werden. Mit anderen Worten sollte die Größe, z. B. die Kanalbreite W, der Transistoren 410a und 420b so klein wie möglich sein.

Für den Fall, daß die Transistoren 120 und 130 leiten, wenn die Potentiale der Datenleitungen 100 und 110 auf dem H- bzw. L-Pegel und die Potentiale der Knoten a und b auf dem L- bzw. H-Pegel liegen, verhindert der Stromfluß vom Knoten a zur Masse GND über den Transistor 410b, daß das Potential des Knotens a durch das Potential der Datenleitung 100 auf den H-Pegel ansteigt, und der Stromfluß von der Spannungsversorgung VC zum Knoten b über den Transistor 420a verhindert, daß das Potential des Knotens b durch das Potential der Datenleitung 110 auf den L-Pegel fällt. Um die Datenübertragung von den Datenleitungen 100 und 110 zur seriellen Speicherzelle 40 zu verbessern, sollten die Ströme vom Knoten a zur Masse GND über den Transistor 410b und von der Spannungsversorgung VC zum Knoten b über den Transistor 420a so klein wie möglich sein. Mit anderen Worten sollte die Größe, z. B. die Kanalbreite W, der Transistoren 410a und 420b so klein wie möglich sein.

Aus der oben angeführten Beschreibung ist ersichtlich, daß die Größe, z. B. also die Kanalbreite W, der Transistoren 410a, 410b, 420a und 420b, die die serielle Speicherzelle 40 bilden, reduziert werden sollte, um die Datenübertragung von den Datenleitungen 100 und 110 zur seriellen Speicherzelle 40 zu verbessern. Die Erfüllung dieser Größenforderung steht im Widerspruch zur Verbesserung der Datenübertragung von der seriellen Speicherzelle 40 zu den Datenleitungen 100 und 110. Werden die Größen der Transistoren in der seriellen Speicherzelle 40 definiert, um die Datenübertragung von der seriellen Speicherzelle 40 zur seriellen Busleitung 5 zu verbessern, kann die Datenübertragung von der seriellen Busleitung 5 zur seriellen Speicherzelle 40 möglicherweise nicht korrekt ausgeführt werden. Das führt zum Problem, daß die Datenübertragungsrate von der seriellen Busleitung 5 zur seriellen Speicherzelle 40 vermindert wird, und daß die Potentiale der Knoten a und b nicht die Potentialpegel der Datenleitungen 100 bzw. 10 erreichen, wodurch keine Daten von der seriellen Busleitung 5 zur seriellen Speicherzelle 40 übertragen werden.

Damit kann die Datenübertragung vom Leseverstärker 30 zur entsprechenden seriellen Speicherzelle 40 und die Datenübertragung von der seriellen Speicherzelle 40 zur seriellen Busleitung 5 für das serielle Datenlesen nicht einfach implementiert werden. Ferner kann auch die Datenübertragung von der seriellen Busleitung 5 seriellen Speicherzelle 40 zum seriellen Datenschreiben und die Datenübertragung von der seriellen Speicherzelle 40 zur seriellen Busleitung 5 für das serielle Datenlesen nicht einfach zusammen implementiert werden. In einer herkömmlichen Halbleiterspeichereinrichtung mit einer seriellen Datenlese-/- schreibfunktion war es daher schwierig, die serielle Datenleserate und gleichzeitig die serielle Datenlese-/-schreibrate zu verbessern.

In einer herkömmlichen Halbleiterspeichereinrichtung werden zwei Datenleitungen (Datenleitungen 100 und 110 in Fig. 14) zur Dateneingabe von einer externen Quelle und zur Datenausgabe an eine externe Quelle benutzt. Das vergrößert z. B. die von der seriellen Busleitung 5 belegte Fläche auf dem Dual-Port-Speicherchip 1 der Fig. 6 und vermindert die Fläche, die anderen funktionalen Komponenten des Chip 1 zur Verfügung steht. Entsprechend wird eine Erhöhung der Speicherkapazität von Halbleiterspeichereinrichtungen behindert.

Aus der US-PS 47 40 922 ist eine Halbleiterspeichereinrichtung mit einem ersten Speicherfeld mit einer Mehrzahl von ersten Speicherzellen, die in einer Mehrzahl von Spalten angeordnet sind, einem zweiten Speicherfeld zum temporären Speichern eines aus dem ersten Speicherfeld ausgelesenen Datensignales und eines Datensignales, das in das erste Speicherfeld geschrieben werden soll, bekannt. Das zweite Speicherfeld weist eine Mehrzahl zweiter Speicherzellen auf, die entsprechend der Mehrzahl von Spalten gebildet sind. Jede der zweiten Speicherzellen weist einen ersten und einen zweiten Speicherknoten auf. Diese sind bidirektional miteinander verbunden. Eine Datenbuseinrichtung ist vorgesehen zum Empfangen eines Datensignales, das aus der zweiten Speicherzelle ausgelesen wird, und eines extern angelegten Signales. Eine Ausleseeinrichtung dient zum Auslesen eines Datensignales von einer der Mehrzahl erster Speicherzellen. Eine Verstärkungseinrichtung zum Lesen und Verstärken eines Datensignales, das von der Ausleseeinrichtung ausgelesen worden ist, und eines Datensignales, das temporär in der jeweiligen zweiten Speicherzelle gespeichert ist, ist vorgesehen. Eine erste Verbindungseinrichtung ist vorgesehen zum elektrischen Verbinden eines Knotens der zweiten Speicherzellen mit der Verstärkungseinrichtung beim Datenlesen und Datenschreiben. Eine zweite Verbindungseinrichtung ist vorgesehen zum elektrischen Verbinden des anderen Knotens der zweiten Speicherzellen mit der Datenbuseinrichtung beim Datenlesen und -schreiben.

Es ist Aufgabe der Erfindung, eine Halbleiterspeichereinrichtung mit sowohl einer verbesserten seriellen Lesegeschwindigkeit als auch einer verbesserten seriellen Schreibgeschwindigkeit zu schaffen. Außerdem soll ein Verfahren zum Betreiben einer Halbleiterspeichereinrichtung der in Rede stehenden Art vorgesehen werden.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichereinrichtung mit den Merkmalen des Patentanspruches 1.

In der Halbleiterspeichereinrichtung wird ein Datensignal, das aus einer ersten Speicherzelle einer beliebigen Spalte ausgelesen wird, von einem Verstärkungsschaltkreis verstärkt und dann dem ersten Speicherknoten der zweiten Speicherzelle entsprechend dieser Spalte zugeführt.

Ist die Stärke des Stromflusses vom ersten Speicherknoten zum Invertierungsschaltkreis zu diesem Zeitpunkt auf einen kleinen Wert beschränkt, steigt das Potential des ersten Speicherknotens durch den Stromfluß vom Verstärkungsschaltkreis zum ersten Speicherknoten schnell an. Ist die Stärke des Stromflusses vom Invertierungsschaltkreis zum ersten Speicherknoten auf einen kleinen Wert beschränkt, fällt das Potential des ersten Speicherknotens durch den Stromfluß vom ersten Speicherknoten zum Verstärkungsschaltkreis schnell ab. Damit wird das Potential des ersten Speicherknotens schnell gleich einem Potential, das dem ausgelesenen Datensignal entspricht, wenn der Stromfluß zwischen dem ersten Speicherknoten und dem Invertierungsschaltkreis auf einen kleinen Wert begrenzt ist.

Durch den Betrieb des Invertierungsschaltkreises werden anschließend komplementäre Spannungssignale entsprechend dem ausgelesenen Datensignal temporär in den ersten und zweiten Speicherknoten gespeichert. Danach werden das im ersten Speicherknoten temporär gespeicherte Datensignal durch den Invertierungsschaltkreis als ausgelesene Daten der ersten Speicherzelle zum Datenbus übertragen. Ist der Stromfluß vom Invertierungsschaltkreis zum zweiten Speicherknoten zu diesem Zeitpunkt groß, steigt das Potential des Datenbusses schnell an. Ist der Stromfluß vom zweiten Speicherknoten zum Invertierungsschaltkreis groß, fällt das Potential des Datenbusses schnell ab. Damit ändert sich das Potential des Datenbusses schnell entsprechend dem Potential des ersten Speicherknotens, wenn der Stromfluß zwischen dem zweiten Speicherknoten und dem Invertierungsschaltkreis groß ist.

Umgekehrt wird beim Datenschreiben das dem Datenbus zugeführte Schreibdatensignal an den ersten Speicherknoten der zweiten Speicherzelle angelegt. Ist der Stromfluß vom Invertierungsschaltkreis zum ersten Speicherknoten zu diesem Zeitpunkt auf einen kleinen Wert begrenzt, fällt das Potential des ersten Speicherknotens entsprechend dem Stromfluß vom ersten Speicherknoten zum Datenbus schnell ab. Ist der Stromfluß vom ersten Speicherknoten zum Invertierungsschaltkreis auf einen kleinen Wert begrenzt, steigt das Potential des ersten Speicherknotens entsprechend dem Stromfluß vom Datenbus zum ersten Speicherknoten schnell an. Damit erreicht das Potential des ersten Speicherknotens schnell ein Potential entsprechend dem Schreibdatensignal, wenn der Stromfluß zwischen dem ersten Speicherknoten und dem Invertierungsschaltkreis auf einen kleinen Wert begrenzt ist.

Anschließend werden durch den Betrieb des Invertierungsschaltkreises komplementäre Spannungssignale entsprechend dem Schreibdatensignal temporär im ersten und zweiten Speicherknoten gespeichert. Danach wird das im ersten Speicherknoten gespeicherte Signal vom Verstärkungsschaltkreis verstärkt, um in die erste Speicherzelle eingeschrieben zu werden.

Die Aufgabe wird auch gelöst durch eine Halbleiterspeichereinrichtung mit den Merkmalen des Patentanspruches 2.

In der Halbleiterspeichereinrichtung mit der oben beschriebenen Struktur wird ein Datensignal, das aus einer ersten Speicherzelle einer beliebigen Spalte ausgelesen wird, von einem Verstärkungsschaltkreis verstärkt und dann dem ersten Speicherknoten der zweiten Speicherzelle entsprechend dieser Spalte zugeführt. Da das Treibungsvermögen des zweiten Invertierungsschaltkreises gering ist, wird das Potential des ersten Knotens vom Ausgangssignal des zweiten Invertierungsschaltkreises nicht beeinflußt und erreicht schnell ein Potential entsprechend dem ausgelesenen Datensignal. Durch die Invertierungsoperation der ersten und zweiten Invertierungsschaltkreise werden komplementäre Spannungssignale entsprechend dem ausgelesenen Datensignal temporär in den ersten und zweiten Knoten gespeichert. Dann wird das im ersten Knoten temporär gespeicherte Datensignal durch den ersten Invertierungsschaltkreis zum Datenbus als ausgelesene Daten der ersten Speicherzelle übertragen. Das Treibungsvermögen des ersten Invertierungsschaltkreises ist groß, so daß sich das Potential des Datenbusses schnell entsprechend dem Potential des zweiten Knotens ändert. Beim Datenschreiben wird das dem Datenbus zugeführte Schreibdatensignal an den ersten Knoten der zweiten Speicherzelle angelegt. Das Treibungsvermögen des zweiten Invertierungsschaltkreises ist gering, so daß das Potential des ersten Knotens vom Ausgangssignal des zweiten Invertierungsschaltkreises nicht beeinflußt wird und schnell gleich einem Potential entsprechend dem Schreibdatensignal wird. Dann werden durch die Invertierungsoperation des ersten und zweiten Invertierungsschaltkreises komplementäre Spannungssignale entsprechend dem Schreibdatensignal temporär im ersten und zweiten Knoten gespeichert. Nun wird das temporär im ersten Knoten gespeicherte Datensignal vom Verstärkungsschaltkreis verstärkt und in die erste Speicherzelle geschrieben.

Bevorzugte Ausgestaltungen der Halbleiterspeichereinrichtung ergeben sich aus den zugehörigen Unteransprüchen.

Die Aufgabe wird schließlich gelöst durch ein Verfahren zum Betreiben einer Halbleiterspeichereinrichtung mit den Merkmalen des Patentanspruches 15.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockdiagramm, das schematisch die komponentenweise Struktur eines Dual-Port-Speichers nach einer Ausführungsform der Erfindung zeigt;

Fig. 2 ein Schaltbild, das die Struktur einer seriellen Speicherzelle 40 der Fig. 1 detailliert darstellt;

Fig. 3 ein Schaltbild, das detailliert eine Struktur zum seriellen Datenlesen und Datenschreiben darstellt, die entsprechend einem beliebigen Bitleitungspaar der Fig. 1 gebildet ist;

Fig. 4 ein Zeitdiagramm zur Erläuterung der Schaltkreisoperation zur Übertragung von Daten von einem beliebigen seriellen Speicherfeld zu den Datenleitungen der Fig. 1;

Fig. 5 ein Zeitdiagramm zur Erläuterung der Schaltkreisoperation zur Übertragung von Daten von den Datenleitungen zu einer beliebigen seriellen Speicherzelle der Fig. 1;

Fig. 6 ein Blockdiagramm der Gesamtstruktur eines herkömmlichen Dual-Port-Speichers;

Fig. 7 ein Schaltbild der Struktur eines herkömmlichen Dual-Port- Speichers;

Fig. 8 ein Schaltbild, das im Detail die Struktur eines Leseverstärkers 30 der Fig. 7 darstellt;

Fig. 9 ein Schaltbild, das im Detail die Struktur einer seriellen Speicherzelle der Fig. 7 darstellt;

Fig. 10 ein Zeitdiagramm zur Erläuterung der Schaltkreisoperation zur Übertragung von Daten von einem Leseverstärker zur entsprechenden seriellen Speicherzelle;

Fig. 11 ein Zeitdiagramm zur Erläuterung der Schaltkreisoperation zur Übertragung von Daten von einer seriellen Speicherzelle zum entsprechenden Leseverstärker der Fig. 7;

Fig. 12 ein Zeitdiagramm zur Erläuterung der Schaltkreisoperation zur Übertragung von Daten von den Datenleitungen zu einer seriellen Speicherzelle der Fig. 7;

Fig. 13 ein Zeitdiagramm zur Erläuterung der Schaltkreisoperation zur Übertragung von Daten von einer seriellen Speicherzelle zu den Datenleitungen der Fig. 7;

Fig. 14 ein Schaltbild, das die Struktur eines Schaltkreises zum seriellen Datenlesen und Datenschreiben, der entsprechend einem beliebigen Bitleitungspaar der Fig. 7 gebildet ist, detailliert darstellt;

Fig. 15 eine Draufsicht und ein Querschnitt der Struktur eines MOS-Transistors;

Fig. 16 ein Graph, der die Beziehung zwischen der Spannung zwischen Gate und Source und dem Strom über Drain und Source eines MOS-Transistors darstellt;

Fig. 17 ein Schaltbild, das die Struktur einer seriellen Speicherzelle in einem Dual-Port-Speicher nach einer weiteren Ausführungsform der Erfindung darstellt; und

Fig. 18 ein Schaltbild, das detailliert die Struktur des Inverters 440 der Fig. 17 darstellt.

Die vorliegende Erfindung ist allgemein auf eine integrierte Halbleiterschaltkreiseinrichtung anwendbar, die Daten aus einem Speicherfeld ausliest, um die temporär gespeicherten Daten zu einem anderen Schaltkreis zu übertragen.

Die gesamte Struktur des Dual-Port-Speichers der Fig. 1 ist ähnlich der in Fig. 6 dargestellten. Die Strukturen des Speicherfeldes 2, des Leseverstärkerabschnitts 3, des seriellen Registers 4 und der seriellen Busleitung 5 der Fig. 6 sind im wesentlichen in Fig. 1 gezeigt.

In Fig. 1 weisen das Speicherfeld 2 und der Leseverstärker 3 Strukturen auf, die ähnlich den herkömmlichen sind, so daß deren Beschreibung hier nicht wiederholt wird.

Bei einem Vergleich der Fig. 1 und 7 unterscheidet sich der Dual- Port-Speicher der vorliegenden Ausführungsform vom herkömmlichen Dual-Port-Speicher dahingehend, daß die serielle Busleitung 5 aus einer einzelnen Datenleitung 130 besteht und nur eine der zw 35682 00070 552 001000280000000200012000285913557100040 0002004138102 00004 35563ei Ausgänge des Leseverstärkers 30 mit der entsprechenden seriellen Speicherzelle 40 über den N-Kanal MOS-Transistor 150 verbunden ist. Jede serielle Speicherzelle 40 ist mit der Datenleitung 130 über zwei N-Kanal MOS-Transistoren 220 und 230 verbunden. Die Gates der Transistoren 220 und 230 sind über eine Leseauswahlsignalleitung 240 und eine davon verschiedene Schreibauswahlsignalleitung 250 mit dem seriellen Dekoder 6 verbunden.

Der signifikante Unterschied zwischen diesem Dual-Port-Speicher und einem herkömmlichen Dual-Port-Speicher ist, daß jede serielle Speicherzelle 40 aus zwei Invertern 430 und 440 mit unterschiedlichem Treibungsvermögen besteht. Das Treibungsvermögen eines Inverters bezieht sich auf die Stärke des Stroms, den der Inverter dem mit ihm verbundenen Knoten liefern bzw. von ihm abziehen kann. Entsprechend hängt das Treibungsvermögen eines Inverters vom Treibungsvermögen des Transistors ab, der diesen Inverter bildet. Beispielsweise ist im herkömmlichen Dual-Port- Speicher der Fig. 14 die Größe des P-Kanal-Transistors 410a, der im Inverter 410 enthalten ist, gleich derjenigen des P-Kanal- Transistors 420a, der im Inverter 420 enthalten ist. Ferner ist die Größe des N-Kanal-Transistors 410b, der im Inverter 410 enthalten ist, gleich derjenigen des N-Kanal-Transistors 420b, der im Inverter 420 enthalten ist. Sind die Größen der Transistoren derselben Polarität zwischen zwei Invertern gleich, stimmt damit auch das Treibungsvermögen überein.

Fig. 2 zeigt ein Schaltbild, das die Struktur einer beliebigen seriellen Speicherzelle 40 der Fig. 1 detailliert darstellt. Wie in Fig. 2 gezeigt ist, weist der Inverter 430 einen P-Kanal MOS- Transistor 430a und einen N-Kanal MOS-Transistor 430b auf, die zwischen der Spannungsversorgung VC und Masse GND in der seriellen Speicherzelle 40 in Reihe geschaltet sind. In ähnlicher Weise weist der Inverter 440 einen P-Kanal MOS-Transistor 440a und einen N-Kanal MOS-Transistor 440b auf, die zwischen der Spannungsversorgung VC und Masse GND in Reihe geschaltet sind. Die Größe des P-Kanal MOS- Transistors 430a im Inverter 430 ist kleiner als die des P-Kanal MOS-Transistors 440a im Inverter 440 und die Größe des N-Kanal MOS- Transistors 430b im Inverter 430 ist kleiner als die des N-Kanal MOS-Transistors 440b im Inverter 440. Ähnlich wie im herkömmlichen Fall sind die jeweiligen Eingänge der zwei Inverter 430 und 440, die die serielle Speicherzelle 40 bilden, mit jeweiligen Ausgang des anderen Inverters verbunden, um ein Flip-Flop zu bilden.

Wie in Fig. 1 gezeigt ist, ist der Leseverstärker 30 über den Transistor 150 mit dem Eingang des Inverters 440 in der entsprechenden seriellen Speicherzelle 40 verbunden. Der Ausgang des Inverters 430 ist über den Transistor 220 mit der Datenleitung 130 verbunden.

Im folgenden wird nun der Betrieb des Dual-Port-Speichers beschrieben. Der Betrieb zum parallelen Datenlesen und -schreiben stimmt mit dem des herkömmlichen Dual- Port-Speichers überein, so daß die Beschreibung nicht wiederholt wird. Im folgenden wird der Betrieb zum seriellen Datenlesen und - schreiben erläutert.

Der Zeilenadreßpuffer 11 und der Zeilendekoder 13 der Fig. 6 arbeiten in herkömmlicher Weise, wodurch das Potential aller Bitleitungen BIT oder BIT* entsprechend den jeweils in den Speicherzellen MC einer Zeile, die mit einer beliebigen Wortleitung WL im Speicherfeld 2 der Fig. 1 verbunden sind, gespeicherten Daten steigt oder fällt. Das bewirkt, daß die zwischen den zwei Bitleitungen BIT und BIT*, die das jeweilige Bitleitungspaar bilden, erzeugte Potentialdifferenz durch einen herkömmlichen Betrieb des Leseverstärkers 30 auf die Spannung zwischen dem Versorgungs- und dem Massepotential verstärkt wird. Wenn in Fig. 8 auf der Bitleitung BIT aufgrund der in der Speicherzelle MC, die mit der ausgewählten Wortleitung verbunden ist, gespeicherten Daten ein Potentialanstieg stattfindet, steigt genauer gesagt das Potential des Knotens c auf das Versorgungspotential an, das der Signalleitung 350 zugeführt wird, und das Potential des Knotens d fällt auf das Massepotential ab, das der Signalleitung 360 zugeführt wird.

Die vom Leseverstärker 30 verstärkten Lesedaten, d. h. die Daten von Knoten c oder d in Fig. 8, werden der seriellen Speicherzelle 40 über den Transistor 150 der Fig. 1 als Ausgangssignal des Leseverstärkers 30 zugeführt. Der Schaltkreisbetrieb zur Übertragung von Daten vom Leseverstärker 30 zur seriellen Speicherzelle 40 wird im folgenden unter Bezugnahme auf die Fig. 3 erläutert.

Fig. 3 zeigt ein Schaltbild der Struktur eines Schaltkreisbereichs für das serielle Datenlesen und -schreiben, der entsprechend einem beliebigen Bitleitungspaar von Fig. 1 gebildet ist. Der Leseverstärker 30 und die serielle Speicherzelle 40 sind in Fig. 3 detaillierter als in Fig. 1 dargestellt.

Bezüglich Fig. 3 wird die Übertragung von Daten vom Leseverstärker 30 zur entsprechenden seriellen Speicherzelle 40 ausgeführt, indem das Datenübertragungssignal, das dem Gate des Transistors 150 zugeführt wird, für eine konstante Zeitspanne zu einem Zeitpunkt auf einen H-Pegel gebracht wird, der dem im herkömmlichen Fall ähnlich ist. Das bewirkt, daß Transistor 150 für die oben erwähnte kurze Zeitspanne leitend wird. Bei einem leitenden Transistor 150 sind die Knoten b und d elektrisch verbunden. Für den Fall, daß Transistor 150 leitet, wenn die Potentiale der Knoten c und d auf dem H- bzw. L-Pegel und die Potentiale der Knoten a und b auf dem L- bzw. H- Pegel liegen, wird vom Knoten b daher über die Transistoren 150 und 320 ein Strom zur Signalleitung 360 gezogen, die sich auf dem Massepotential befindet, und dem Knoten b über den Transistor 430a ein Strom von der Spannungsversorgung VC zugeführt. Genauer gesagt verhindert der Stromfluß von der Spannungsversorgung VC zum Knoten b über den Transistor 430a, daß das Potential des Knotens b den L- Pegel annimmt. Bei der vorliegenden Ausführungsform ist die Größe des Transistors 430a kleiner als die des Transistors 440a und außerdem ausreichend kleiner als die des Transistors 320. Damit ist der Stromfluß von der Spannungsversorgung VC über den Transistor 430a zum Knoten b ausreichend kleiner als der Stromfluß vom Knoten b über die Transistoren 150 und 320 zur Signalleitung 360. Daher nimmt das Potential des Knotens b als Reaktion auf das Durchschalten des Transistors 150 schnell einen L-Pegel an. Entsprechend erreicht das Potential des Knotens a schnell einen H-Pegel.

Für den Fall, daß Transistor 150 leitet, wenn die Potentiale der Knoten c und d auf dem L- bzw. H-Pegel und die Potentiale der Knoten a und b auf dem H- bzw. L-Pegel sind, verhindert der Stromfluß vom Knoten b über den Transistor 430b zur Masse GND, daß das Potential des Knotens b einen H-Pegel erreicht. Bei der vorliegenden Ausführungsform ist die Größe des Transistors 430b jedoch kleiner als die des Transistors 440b und außerdem ausreichend kleiner als die des Transistors 310. Der Stromfluß vom Knoten b über den Transistor 430b zur Masse GND ist ausreichend kleiner als der Stromfluß von der Signalleitung 350, die sich auf dem Versorgungspotential befindet, über die Transistoren 310 und 150 zum Knoten b. Entsprechend erreicht das Potential des Knotens b als Reaktion auf das Durchschalten des Transistors 150 schnell einen H- Pegel. Daher nimmt das Potential des Knotens a schnell einen L-Pegel an.

Aus der oben angeführten Beschreibung ist ersichtlich, daß bei der vorliegenden Ausführungsform die aus dem Speicherfeld 2 zum Leseverstärker 30 ausgelesenen Daten unabhängig von den zuvor in der seriellen Speicherzelle 30 gespeicherten Daten effizient zur seriellen Speicherzelle übertragen werden.

Wie in Fig. 1 dargestellt ist, werden die vom Leseverstärkerabschnitt 3 an alle seriellen Speicherzellen 40 im seriellen Speicherfeld 4 übergebenen Daten jeweils über einen einzelnen Transistor 220 zur Datenleitung 130 übertragen. Die Datenübertragung von der seriellen Speicherzelle 40 zur Datenleitung 130 wird ausgeführt, indem alle Transistoren 220 einzeln zeitlich nacheinander leitend werden. Genauer gesagt legt das Schieberegister 6 ein Potential mit H-Pegel für eine konstante Zeitspanne an alle Signalleitungen 240 einzeln zeitlich nacheinander an. Fig. 4 zeigt ein Zeitdiagramm, das die Potentialänderung der Signalleitungen und Knoten bei der Datenübertragung von der seriellen Speicherzelle 40 zur Datenleitung 130 angibt.

Unter Bezugnahme auf die Fig. 3 und 4 wird nun der Schaltkreisbetrieb für die Datenübertragung von der seriellen Speicherzelle 40 zur Datenleitung 130 genauer beschrieben. In der folgenden Beschreibung wird das Signal, das der Signalleitung 240 vom seriellen Register 6 zugeführt wird, als serielles Registerlese- Auswahlsignal bezeichnet.

Die Datenleitung 130 wird ähnlich wie im herkömmlichen Fall auf einem Zwischenpotential zwischen dem Versorgungspotential und dem Massepotential gehalten, bis das Schaltelement (Transistor 220 in der vorliegenden Ausführungsform) zwischen der seriellen Speicherzelle 40 und der Datenleitung 130 leitet. Diese Festlegung wird aufgehoben, wenn das Schaltelement leitend wird. Bis das serielle Registerlese-Auswahlsignal, das in Fig. 3 der Signalleitung 240 zugeführt wird, für eine konstante Zeitspanne auf einen H-Pegel gebracht worden ist, wie in Fig. 4(c) dargestellt ist, befindet sich daher das Potential der Datenleitung 130 auf einem Zwischenpotential zwischen dem L- und dem H-Pegel, wie in Fig. 4(a) gezeigt ist. Wenn das serielle Registerlese-Auswahlsignal ansteigt, werden die Datenleitung 130 und der Knoten a elektrisch miteinander verbunden. Zu diesem Zeitpunkt wird an den Knoten a das Ausgangssignal des Inverters 440 angelegt, der das Potential des Knotens b empfängt, der die vom Leseverstärker 30 übertragenen Daten verriegelt. Damit arbeitet der Inverter 440, um Daten von der seriellen Speicherzelle 40 zur Datenleitung 130 zu übertragen.

Befindet sich das Potential des Knotens a auf einem H-Pegel, bewirkt das Durchschalten des Transistors 220 genauer gesagt, daß das Potential der Datenleitung 130 durch den Stromfluß von der Spannungsversorgung VC über die Transistoren 440a und 220 zur Datenleitung 130 auf einen H-Pegel ansteigt, wie durch Kurve 1 in Fig. 4(a) dargestellt ist. Befindet sich das Potential des Knotens a auf einem L-Pegel, fällt das Potential der Datenleitung 130 als Reaktion auf das Durchschalten des Transistors 220 durch den Stromfluß von der Datenleitung 130 über die Transistoren 220 und 440b zur Masse auf einen L-Pegel, wie durch Kurve 2 in Fig. 4(a) dargestellt ist.

Da die Größe des Transistors 440a in der vorliegenden Ausführungsform groß ist, ist auch der Stromfluß von der Spannungsversorgung VC über die Transistoren 440a und 220 zur Datenleitung 130 groß, wenn sich das Potential des Knotens a auf einem H-Pegel befindet. Weil die Größe des Transistors 440b groß ist, ist ferner auch der Stromfluß von der Datenleitung 130 über die Transistoren 220 und 440b zur Masse GND groß, wenn das Potential des Knotens a auf dem L-Pegel liegt. Daher ändert sich das Potential der Datenleitung 130 auf einfache Weise entsprechend den temporär in der seriellen Speicherzelle 40 gespeicherten Daten (Fig. 4(d)). Daher werden die Daten auf einfache Weise von der seriellen Speicherzelle 40 zur Datenleitung 130 übertragen.

Fällt das serielle Registerlese-Auswahlsignal ab, ändert sich das Potential der Datenleitung 130 nicht, weil der Transistor 220 in den nicht-leitenden Zustand zurückkehrt. Bei der vorliegenden Ausführungsform erfaßt ein nicht dargestellter Leseverstärker die Potentialänderung der Datenleitung 130 ausgehend vom Zwischenpotential unmittelbar nach dem Abfall des seriellen Registerlese-Auswahlsignals, d. h. unmittelbar nachdem der Transistor 220 in den nicht-leitenden Zustand zurückkehrt. Das vom nicht dargestellten Leseverstärker erfaßte und verstärkte Signal wird vom seriellen Datenausgabeanschluß SDO der Fig. 6 als Auslesewert an eine externe Quelle abgegeben.

Damit werden beim Datenlesen die aus dem Speicherfeld 2 ausgelesenen Daten auf einfache Weise vom Leseverstärker 30 zur seriellen Speicherzelle 40 und von der seriellen Speicherzelle 40 zur Datenleitung 130 übertragen. Daher wird die Zeit zum Auslesen serieller Daten notwendige Zeit im Vergleich zur herkömmlichen Einrichtung vermindert.

Die temporär in allen seriellen Speicherzellen 40 im seriellen Speicherfeld 4 gespeicherten Daten werden einzeln nacheinander auf die Datenleitung 130 ausgelesen, weil in Wirklichkeit die Potentiale der Signalleitungen 240 in Fig. 1 zeitlich nacheinander für eine kurze Zeit einen H-Pegel annehmen, wie oben beschrieben worden ist. Der Transistor 230 ist stets gesperrt, da das Potential aller Signalleitungen 250 beim seriellen Datenlesen stets auf dem L-Pegel liegt (Fig. 4(b)).

Im folgenden wird unter Bezugnahme auf die Fig. 1, 3 und 5 der Schaltkreisbetrieb zum seriellen Datenschreiben des Dual-Port- Speichers der vorliegenden Ausführungsform beschrieben. Fig. 5 zeigt ein Zeitdiagramm der Potentialänderung der Signalleitungen und Knoten zum Zeitpunkt der Übertragung von Daten von der Datenleitung 130 zur seriellen Speicherzelle 40. In der folgenden Beschreibung wird das Signal, das vom seriellen Register 6 an die Signalleitung 250 angelegt wird, als serielles Registerschreib-Auswahlsignal bezeichnet.

Beim seriellen Datenschreiben wird der Datenleitung 130 vom seriellen Dateneingabeanschluß SDI in Fig. 6 ein Potential entsprechend dem Logikwert der jeweiligen Schreibdaten (ein Potential mit H- oder L-Pegel) zugeführt. Die Übertragung der Schreibdaten, die von der Datenleitung 130 an das serielle Speicherfeld 4 angelegt werden, wird durch ein Durchschalten des Transistors 230 ausgeführt. Genauer gesagt legt das Schieberegister 6 ein H-Pegel-Potential für eine konstante Zeitspanne zeitlich nacheinander einzeln an alle Signalleitungen 250 an. Damit werden die jeweiligen Schreibdaten temporär in derjenigen seriellen Speicherzelle aller seriellen Speicherzellen 40 im Speicherfeld 4 gespeichert, die entsprechend der Bitleitung BIT oder BIT* gebildet ist, mit der die zu beschreibende Speicherzelle MC verbunden ist. Nun wird der Schaltkreisbetrieb zur Übertragung von Daten von der Datenleitung 130 an das serielle Speicherfeld 4 genauer beschrieben.

Es wird der Fall betrachtet, daß sich das Potential der Datenleitung 130 auf dem H-Pegel und das Potential des Knotens b auf dem L-Pegel befindet. Wenn der Transistor 230 in diesem Zustand leitet, verhindert der Stromfluß vom Knoten b zur Masse GND über den Transistor 430b, daß das Potential des Knotens b entsprechend dem Stromfluß von der Datenleitung 130 zum Knoten b über den Transistor 230 den H-Pegel erreicht. In der vorliegenden Ausführungsform ist die Größe des Transistors 430b klein. Daher ist der Stromfluß vom Knoten b zur Masse GND über den Transistor 430b klein genug, um zu verhindern, daß sich das Potential des Knotens b auf den H-Pegel ändert. Entsprechend erreicht das Potential des Knotens b als Reaktion auf das Durchschalten des Transistors 230 schnell einen H- Pegel. Entsprechend nimmt das Potential des Knotens a einen L-Pegel an.

Für den Fall, daß der Transistor 230 leitet, wenn das Potential der Datenleitung 130 auf einem L-Pegel und das Potential des Knotens b auf dem H-Pegel ist, verhindert der Stromfluß von der Spannungsversorgung VC zum Knoten b über den Transistor 430a, daß das Potential des Knotens b als Reaktion auf den Stromfluß vom Knoten b zur Datenleitung 130 über den Transistor 230 den L-Pegel annimmt. Da in der vorliegenden Ausführungsform die Größe des Transistors 430a klein ist, ist der Stromfluß von der Spannungsversorgung VC zum Knoten b über den Transistor 430a klein genug, um die Änderung des Potentials am Knoten b auf einen L-Pegel zu verhindern. Daher erreicht das Potential des Knotens b als Reaktion auf das Durchschalten des Transistors 230 schnell einen L- Pegel. Entsprechend nimmt das Potential des Knotens a einen H-Pegel an.

In der vorliegenden Ausführungsform ändern sich die Potentiale der Knoten a und b unabhängig von den vorher in der seriellen Speicherzelle 40 gespeicherten Daten entsprechend dem Pegel der Datenleitung 130 schnell. Mit anderen Worten schalten die Daten, die in der seriellen Speicherzelle 40 gespeichert sind, als Reaktion auf den Anstieg des seriellen Registerschreib-Auswahlsignals (Fig. 5(b)) schnell zu einem Wert entsprechend dem Potential um, das an die Datenleitung 130 angelegt ist (Kurve 1 oder 2 in Fig. 5(a)), wie in Fig. 5(d) dargestellt ist.

In Fig. 1 wird jeder von der Datenleitung 130 zur seriellen Speicherzelle 40 übertragene Schreibwert über einen einzelnen Transistor 150 zum Leseverstärker 30 übertragen. Im folgenden wird nun der Schaltkreisbetrieb zur Übertragung der Daten von der seriellen Speicherzelle 40 zum entsprechenden Leseverstärker 30 genauer erläutert.

In Fig. 3 wird die Übertragung der Daten von der seriellen Speicherzelle 40 zum Leseverstärker 30 ausgeführt, indem der Transistor 150 durch einen H-Pegel des Datenübertragungssignals für eine konstante Zeitspanne eine konstante Zeitspanne durchgeschaltet wird. Daher arbeitet der Inverter 430 kleinerer Größe der beiden Inverter 430 und 440, die die serielle Speicherzelle 40 bilden, um Daten von der seriellen Speicherzelle 40 zum Leseverstärker 30 zu übertragen. Beim seriellen Datenschreiben befindet sich der Transistor 220 stets im nicht-leitenden Zustand, weil das serielle Registerlese-Auswahlsignal (Fig. 5(c)) stets auf dem L-Pegel liegt.

Ähnlich wie im herkömmlichen Fall wird der Leseverstärker 30 aktiviert, nachdem der Transistor 150 leitet. Genauer gesagt erreichen die Potentiale (Fig. 11(c) und 11(d)) der Signalleitungen 350 und 360 nach dem Anstieg des Datenübertragungssignals (Fig. 11(f)) das Versorgungs- bzw. das Massepotential. Befindet sich das Potential des Knotens b auf dem H-Pegel, unmittelbar bevor der Transistor 150 leitet, so fließt daher während der Zeitspanne vom Durchschalten des Transistors 150 bis zur Aktivierung des Leseverstärkers 30 ein Strom von der Spannungsversorgung VC über die Transistoren 430a und 150 zum Knoten d. Entsprechend steigt das Potential des Knotens d vom Potential des ausgeglichenen Bitsignals BIT* an. Weil der Transistor 430a in der vorliegenden Ausführungsform klein ist, ist auch der Stromfluß von der Spannungsversorgung VC über die Transistoren 430a und 150 zum Knoten d gering. Damit ist der Potentialanstieg des Knotens d während der oben erwähnten Zeitspanne klein.

Befindet sich das Potential des Knotens d unmittelbar vor dem Durchschalten des Transistors 150 auf dem L-Pegel, so fließt während der Zeitspanne vom Durchschalten des Transistors 150 bis zur Aktivierung des Leseverstärkers 30 ein Strom vom Knoten d über die Transistoren 150 und 430d zur Masse GND. Daher fällt das Potential des Knotens d vom Potential des ausgeglichenen Bitsignals BIT* ab. Weil der Transistor 430b in der vorliegenden Ausführungsform klein ist, ist auch der Stromfluß vom Knoten d über die Transistoren 150 und 430b zur Masse GND gering. Damit ist der Potentialabfall des Knotens d während der oben erwähnten Zeitspanne klein.

Während der Zeitspanne bis der Leseverstärker 30 aktiviert ist, ist der Umfang der Potentialänderung am Knoten d entsprechend den temporär in der seriellen Speicherzelle 40 gespeicherten Schreibdaten gering. Die Schwellenspannung und Größe der Transistoren 310, 320, 330 und 340, die den Leseverstärker 30 bilden, werden so eingestellt, daß die kleine auf den Bitleitungen BIT oder BIT* durch die in der Speicherzelle MC gespeicherten Daten erzeugte Potentialänderung vom Leseverstärker 30 verstärkt werden kann. Diese auf der Bitleitung BIT oder BIT* erzeugte Potentialänderung ist kleiner als die Potentialänderung, die am Knoten d während der Zeitspanne vom Durchschalten des Transistors 150 bis zur Aktivierung des Leseverstärkers 30 erzeugt wird. Durch die Aktivierung des Leseverstärkers 30 wird die am Knoten d erzeugte Potentialänderung ausreichend durch den Leseverstärker 30 verstärkt. Mit anderen Worten werden die im seriellen Speicherfeld 40 temporär gespeicherten Schreibdaten unabhängig von der geringen Größe des Inverters 430 auf einfache Weise zum Leseverstärker 30 übertragen. Wenn die Schreibdaten an alle Leseverstärker 30 im Leseverstärkerabschnitt 3 der Fig. 1 übertragen worden sind, wird der ausgewählten Wortleitung WL wie im herkömmlichen Fall ein H- Pegel-Potential zugeführt. Das bewirkt, daß die zu den Leseverstärkern 30 übertragenen Schreibdaten in die Speicherzellen MC einer Zeile geschrieben werden, die mit der ausgewählten Wortleitung WL verbunden sind.

Somit führt der Dual-Port-Speicher der vorliegenden Ausführungsform beim Datenschreiben auf einfache Weise einen Datenübertragung von der Datenleitung 130 zur seriellen Speicherzelle 40 aus, ohne daß die Übertragung der Daten von der seriellen Speicherzelle 40 zum Leseverstärker 30 behindert wird. Daher wird im Vergleich mit einem herkömmlichen Dual-Port-Speicher die zum seriellen Datenschreiben notwendige Zeit verkürzt.

Die vorübergehende Erscheinung einer geringen Potentialänderung, die an den Knoten a und b der seriellen Speicherzelle 40 bei der Übertragung von Daten von der seriellen Speicherzelle 40 zur Datenleitung 130 erzeugt wird, und einer geringen Potentialänderung, die auf der Datenleitung 130 bei der Übertragung von Daten von Datenleitung 130 zur seriellen Speicherzelle 40 erzeugt wird, ist ähnlich der Potentialänderung, die an den Knoten a und b bei der Übertragung von Daten von der seriellen Speicherzelle 40 zu den Datenleitungen 100 und 110 im Dual-Port-Speicher, der in Fig. 7 dargestellt ist, auftritt, und ähnliche der Potentialänderung, die auf den Datenleitungen 100 und 110 bei der Übertragung von Daten von den Datenleitungen 100 und 110 zur seriellen Speicherzelle 40 im Dual-Port-Speicher, der in Fig. 7 dargestellt ist, auftritt.

Das bedeutet, daß bei der Übertragung von Daten von der seriellen Speicherzelle 40 zur Datenleitung 130 ein Strom vom Knoten a oder b, der das H-Pegel-Potential verriegelt, zur Datenleitung 130 fließt. Daher ist das Potential des Knotens a oder b, der das H-Pegel- Potential verriegelt, während der Zeitspanne, in der sich das serielle Registerlese-Auswahlsignal auf dem H-Pegel befindet, etwas niedriger als der H-Pegel, wie durch die Kurve 1 in Fig. 4(d) dargestellt ist. Bei der Datenübertragung von der Datenleitung 130 zur seriellen Speicherzelle 40 fließt ein Strom von der Datenleitung 130 zum Knoten a oder b, der ein Potential mit L-Pegel verriegelt, wenn das Potential der Datenleitung 130 einen H-Pegel annimmt, und es fließt ein Strom vom Knoten a oder b, der ein Potential mit H- Pegel verriegelt, zur Datenleitung 130, wenn das Potential der Datenleitung 130 einen L-Pegel annimmt. Wie in Fig. 5(a) dargestellt ist, steigt daher das Potential der Datenleitung 130 als Reaktion auf den Anstieg des seriellen Registerschreib-Auswahlsignals geringfügig an (wenn das Potential der Datenleitung 130 auf dem L- Pegel liegt: Kurve 2) oder fällt etwas ab (wenn das Potential der Datenleitung 130 auf dem H-Pegel liegt: Kurve 1).

Damit werden bei der in Fig. 1 gezeigten Einrichtung beim seriellen Datenschreiben im Dual-Port-Speicher der vorliegenden Ausführungsform die dem Knoten b vom Leseverstärker 30 zugeführten Lesedaten temporär durch die Inverter 430 und 440 gespeichert und dann vom Knoten a zur Datenleitung 130 übertragen. Beim seriellen Datenschreiben werden die von der Datenleitung 130 dem Knoten b zugeführten Schreibdaten von den Invertern 430 und 440 temporär gespeichert und dann vom Knoten b an den Leseverstärker 30 übergeben. Daher wird die Datenausgabe aus der seriellen Speicherzelle 40 an die Datenleitung 130 und die Datenausgabe von der seriellen Speicherzelle 40 an den Leseverstärker durch verschiedene Inverter 430 bzw. 440 ausgeführt.

Beim seriellen Datenlesen kollidiert die Ausgabe des Leseverstärkers 30 mit der Ausgabe des Inverters 430. Beim seriellen Datenschreiben kollidiert die Ausgabe der Datenleitung 130 mit der Ausgabe des Inverters 430. Daher kann durch eine Verminderung des Treibungsvermögens des Inverters 430 sowohl die Datenübertragung von der Datenleitung 130 zur seriellen Speicherzelle 40 als auch die Datenübertragung vom Leseverstärker 30 zur seriellen Speicherzelle einfach ausgeführt werden. Demgegenüber muß das Treibungsvermögen des Inverters 440 nur unter Beachtung der Datenübertragung von der seriellen Speicherzelle 40 zur Datenleitung 130 eingestellt werden. Wird das Treibungsvermögen des Inverters 440 erhöht, können mit anderen Worten Daten auf einfache Weise von der seriellen Speicherzelle 40 zur Datenleitung 130 übertragen werden. Bei der vorliegenden Ausführungsform kann sowohl die serielle Datenlesegeschwindigkeit als auch die serielle Datenschreibgeschwindigkeit durch komplementäres Einstellen des Treibungsvermögens der Inverter 430 und 440 verbessert werden.

In der Praxis sollte die Größe der Transistoren 430a und 430b, die den Inverter 430 bilden, und die Größe der Transistoren 440a und 440b, die den Inverter 440 bilden, unter Beachtung der Größe der Transistoren 310, 320, 330 und 340 bestimmt werden, die den Leseverstärker bilden. Der Wert in den Klammern der Fig. 3 gibt ein Beispiel für das Verhältnis der Größe (Kanalbreite W) des jeweiligen der acht Transistoren 310, 320, 330, 340, 430a, 430b, 440a, 440b zur Größe (Kanalbreite) der anderen sieben Transistoren an. Das Größenverhältnis dieser acht Transistoren sind aber nicht auf die in Fig. 3 angegebenen Werte beschränkt.

Die Einstellung der Größe (des Treibungsvermögens) der jeweiligen Transistoren, die die Inverter 430 und 440 bilden, kann erreicht werden, indem man nicht nur die Kanalbreite W, sondern auch andere Faktoren ändert, z. B. die Kanallänge, d. h. Gate-Breite L oder die Gate-Dicke T.

In Übereinstimmung mit der vorliegenden Ausführungsform werden die in herkömmlichen Dual-Port-Speichern notwendigen zwei Datenleitungen auf eine Datenleitung reduziert, so daß die von der seriellen Busleitung 5 im Dual-Port-Speicherchip 1 der Fig. 6 belegte Fläche vermindert wird. Das trägt zu einem Anstieg der Speicherkapazität eines Dual-Port-Speichers bei.

In jeder Speicherzelle 40 der oben beschriebenen Ausführungsform ist das Treibungsvermögen des P-Kanal MOS-Transistors und des N-Kanal MOS-Transistors, die den Inverter 440 bilden, so eingestellt, daß es größer als das des P-Kanal MOS-Transistors und des N-Kanal MOS- Transistors ist, die den Inverter 430 bilden, so daß das Treibungsvermögen des Inverters 440 zum Übertragen der Ausgabedaten des Leseverstärkers 30 an die I/O-Leitung 130 größer als das des Inverters 430 zum Übertragen des Signals auf der I/O-Leitung 130 an den Leseverstärker 30 ist. Das Verfahren zur Einstellung des Treibungsvermögens des Inverters auf einen größeren Wert als das des Inverters 430 ist aber nicht auf das oben beschriebene Verfahren beschränkt. Fig. 17 zeigt ein Diagramm eines weiteren Verfahrens zum Einstellen des Treibungsvermögens des Inverters 440 auf einen größeren Wert als das des Inverters 430.

Fig. 17 zeigt die Struktur einer seriellen Speicherzelle 40. Alle anderen Speicherzellen 40 weisen dieselbe Struktur wie die in Fig. 17 dargestellte auf.

Wie in Fig. 17 gezeigt ist, weist eine serielle Speicherzelle 40 einen Inverter 440 auf, der aus einer Parallelschaltung einer Mehrzahl von Invertern 441 und 442 besteht.

Fig. 18 zeigt ein Schaltbild, das im Detail den Inverter 440 der Fig. 17 darstellt. Wie in Fig. 18 gezeigt ist, weist der Inverter 440 einen Inverter 441, der durch einen P-Kanal MOS-Transistor 441a und einen N-Kanal MOS-Transistor 441b implementiert wird, die zwischen der Spannungsversorgung VC und Masse GND in Reihe geschaltet sind, und einen Inverter 442, der durch einen P-Kanal MOS-Transistor 442a und einen N-Kanal MOS-Transistor 442b implementiert wird, die parallel zu den Transistoren 441a und 441b geschaltet sind, auf. Die Gates der Transistoren 441a und 441b und die Gates der Transistoren 442a und 442b sind mit dem Knoten b verbunden. Die Knoten zwischen den Transistoren 441 und 441b und den Transistoren 442a und 442b sind gemeinsam mit dem Knoten a verbunden.

Wenn beim seriellen Datenlesen ein Potential mit hohem Pegel vom Leseverstärker 30 über den Transistor 150 zum Knoten b übertragen wird, schalten die zwei N-Kanal MOS-Transistoren 441b und 442b durch. Wenn ein Potential mit niedrigem Pegel vom Leseverstärker 30 über den Transistor 150 zum Knoten b übertragen wird, schalten die zwei P-Kanal MOS-Transistoren 441a und 442a im Inverter 440 durch. Daher werden der Strom, der vom Inverter 440 von der Datenleitung 130 über den Knoten a und den Transistor 220 gezogen wird, um das Potential der Datenleitung 130 auf einen niedrigen Pegel zu bringen, und der Strom, den der Inverter 440 der Datenleitung 130 über den Knoten a und den Transistor 220 zuführt, um das Potential der Datenleitung 130 auf einen hohen Pegel zu bringen, beide von den zwei MOS-Transistoren getrieben. Stimmt das Treibungsvermögen des P- Kanal MOS-Transistors 430a und des N-Kanal MOS-Transistors 430b, die den Inverter 430 bilden, mit dem Treibungsvermögen der P-Kanal MOS- Transistoren 441a und 442a und der N-Kanal MOS-Transistoren 441b und 442b, die den Inverter 440 bilden, überein, wird das Treibungsvermögen des Inverters 440 doppelt so groß wie das des Inverters 430.

Obwohl jede der oben beschriebenen Ausführungsformen für eine Anwendung der vorliegenden Erfindung auf einen Dual-Port-Speicher beschrieben worden ist, kann die vorliegende Erfindung auf eine beliebige Halbleiterspeichereinrichtung angewandt werden, bei der Daten zwischen mindestens zwei Arten von Speicherfeldern und zwischen diesen Speicherfeldern und einer Datenleitung übertragen werden.

Claims

1. Halbleiterspeichereinrichtung, aufweisend
ein erstes Speicherfeld (2) mit einer Mehrzahl erster Speicherzellen (MC), die in einer Mehrzahl von Spalten angeordnet sind,
ein zweites Speicherfeld (4) zum temporären Speichern eines aus dem ersten Speicherfeld (2) ausgelesenen Datensignals und eines Datensignals, das in das erste Speicherfeld (2) geschrieben werden soll, wobei das zweite Speicherfeld (4) eine Mehrzahl zweiter Speicherzellen (40) enthält, die entsprechend der Mehrzahl der Spalten gebildet sind,
wobei jede der zweiten Speicherzellen (40) einen ersten und zweiten Speicherknoten (a, b), die komplementär sind,
eine bidirektionale Invertierungseinrichtung (430, 440), die den ersten und zweiten Speicherknoten verbindet, und
eine Einrichtung zur Begrenzung des Stromflusses innerhalb der Invertierungseinrichtung (430, 440) in einer Richtung (430) auf einen Wert, der niedriger als innerhalb der Invertierungseinrichtung in entgegengesetzter Richtung (440) ist, umfaßt,
eine Datenbuseinrichtung (5) zum Empfangen eines Datensignals, das aus der zweiten Speicherzelle (40) ausgelesen worden ist, und eines extern angelegten Signals,
eine Ausleseeinrichtung (13, 14) zum Auslesen eines Datensignals von einer der Mehrzahl erster Speicherzellen (MC),
eine Verstärkungseinrichtung (3) zum Lesen und Verstärken eines Datensignals, das von der Ausleseeinrichtung (13, 14) ausgelesen worden ist, und eines Datensignals, das temporär in der jeweiligen zweiten Speicherzelle (40) gespeichert ist,
eine erste Verbindungseinrichtung (150) zum elektrischen Verbinden eines Knotens (b) der komplementären Speicherknoten mit der Verstärkungseinrichtung (3) beim Datenlesen und Datenschreiben,
eine zweite Verbindungseinrichtung (220) zum elektrischen Verbinden des anderen Knotens (a) der komplementären Speicherknoten mit der Datenbuseinrichtung (5) beim Datenlesen, nachdem der eine Knoten (b) durch die erste Verbindungseinrichtung (150) elektrisch mit der Verstärkungseinrichtung (3) verbunden worden ist, und
eine dritte Verbindungseinrichtung (230) zum elektrischen Verbinden des anderen Knotens (a) mit der Datenbuseinrichtung (5) beim Datenschreiben, bevor der eine Knoten (b) durch die erste Verbindungseinrichtung (150) elektrisch mit der Verstärkungseinrichtung (3) verbunden wird.

2. Halbleiterspeichereinrichtung, aufweisend
ein erstes Speicherfeld (2) mit einer Mehrzahl erster Speicherzellen (MC), die in einer Mehrzahl von Spalten angeordnet sind,
ein zweites Speicherfeld (4) zum temporären Speichern eines aus dem ersten Speicherfeld (2) ausgelesenen Datensignals und eines Datensignals, das in das erste Speicherfeld (2) geschrieben werden soll, wobei das zweite Speicherfeld (4) eine Mehrzahl zweiter Speicherzellen (40) enthält, die entsprechend der Mehrzahl der Spalten gebildet sind,
wobei jede der zweiten Speicherzellen (40) einen ersten Knoten (b),
einen zweiten Knoten (a),
eine erste Invertierungseinrichtung (440) zum Invertieren des Potentials des ersten Knotens (b), um dieses dem zweiten Knoten (a) zuzuführen,
eine zweite Invertierungseinrichtung (430) zum Invertieren des Potentials des zweiten Knotens (a), um dieses dem ersten Knoten (b) zuzuführen, umfaßt,
wobei das Treibungsvermögen der ersten Invertierungseinrichtung (440) größer als das der zweiten Invertierungseinrichtung (430) ist,
eine Datenbuseinrichtung (5) zum Empfangen eines Datensignals, das aus der zweiten Speicherzelle (40) ausgelesen worden ist, und eines extern angelegten Signals,
eine Ausleseeinrichtung (13, 14) zum Auslesen eines Datensignals von einer der Mehrzahl erster Speicherzellen (MC),
eine Verstärkungseinrichtung (3) zum Lesen und Verstärken eines Datensignals, das von der Ausleseeinrichtung (13, 14) ausgelesen worden ist, und eines Datensignals, das temporär in der jeweiligen zweiten Speicherzelle (40) gespeichert ist,
eine erste Verbindungseinrichtung (150) zum elektrischen Verbinden des jeweiligen ersten Knotens (b) mit der Verstärkungseinrichtung (3) beim Datenlesen und Datenschreiben,
eine zweite Verbindungseinrichtung (220) zum elektrischen Verbinden des jeweiligen zweiten Knotens (a) mit der Datenbuseinrichtung (5) beim Datenlesen, nachdem der jeweilige erste Knoten (b) durch die erste Verbindungseinrichtung (150) elektrisch mit der Verstärkungseinrichtung (3) verbunden worden ist, und
eine dritte Verbindungseinrichtung (230) zum elektrischen Verbinden des jeweiligen ersten Knotens (b) mit der Datenbuseinrichtung (5) beim Datenschreiben, bevor der jeweils erste Knoten (b) durch die erste Verbindungseinrichtung (150) elektrisch mit der Verstärkungseinrichtung (3) verbunden wird.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß
die erste Invertierungseinrichtung (440) ein erstes und ein zweites Feldeffekthalbleiterelement (440a, 440b) mit komplementären Polaritäten aufweist, die zwischen einer Spannungsversorgung (VC) mit hohem Potential und einer Spannungsversorgung (GND) mit niedrigem Potential in Reihe geschaltet sind,
die zweite Invertierungseinrichtung (430) ein drittes und ein viertes Feldeffekthalbleiterelement (430a, 430b) aufweist, die zwischen der Spannungsversorgung (VC) mit hohem Potential und der Spannungsversorgung (GND) mit niedrigem Potential in Reihe geschaltet sind und eine Polarität besitzen, die gleich der Polarität des ersten (440a) bzw. zweiten Feldeffekthalbleiterelements (440b) sind,
das Treibungsvermögen des ersten Feldeffekthalbleiterelements (440a) größer als das des dritten Feldeffekthalbleiterelements (430a) ist, und
die Größe des zweiten Feldeffekthalbleiterelements (440b) größer als die des vierten Feldeffekthalbleiterelements (430b) ist.

4. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß
die erste Invertierungseinrichtung (440) eine Mehrzahl von Invertern (441, 442) aufweist, die parallel zwischen den ersten Knoten (b) und den zweiten Knoten (a) geschaltet sind, und
die zweite Invertierungseinrichtung (430) einen einzelnen Inverter aufweist, der antiparallel zur Mehrzahl der Inverter (441, 442) zwischen den ersten Knoten (b) und den zweiten Knoten (a) geschaltet ist.

5. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß
das erste Speicherfeld (2) ferner erste und zweite Bitleitungen (BIT, BIT*) aufweist, die jeweils entsprechend der Mehrzahl von Spalten gebildet sind,
daß in der jeweiligen der Mehrzahl erster Speicherzellen (MC) gespeicherte Datensignal durch die Ausleseeinrichtung (13, 14) auf die ersten und zweiten Bitleitungen (BIT, BIT*) entsprechend der Spalte, in der sie angeordnet sind, ausgelesen wird, und
die Verstärkungseinrichtung (3) eine Mehrzahl von Differenzverstärkereinrichtungen (30) aufweist, die entsprechend der Mehrzahl von Spalten gebildet sind.

6. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß
jede der Mehrzahl von Differenzverstärkereinrichtungen (30) eine erste und eine zweite Signalleitung (350, 360),
ein fünftes und sechstes Feldeffekthalbleiterelement (330, 340) komplementärer Polaritäten, die zwischen der ersten Signalleitung (350) und der entsprechenden Bitleitung (BIT) bzw. der zweiten Signalleitung (360) und der entsprechenden ersten Bitleitung (BIT) gebildet sind und die entsprechend dem Potential der entsprechenden zweiten Bitleitung (BIT*) gesteuert werden, und
ein siebtes und achtes Feldeffekthalbleiterelement (310, 320) komplementärer Polaritäten, die zwischen der entsprechenden zweiten Bitleitung (BIT*) und der ersten Signalleitung (350) bzw. der entsprechenden zweiten Bitleitung (BIT*) und der zweiten Signalleitung (360) gebildet sind und die entsprechend dem Potential der entsprechenden ersten Bitleitung (BIT) gesteuert werden, aufweist, wobei
die Polarität des siebten Feldeffekthalbleiterelements (310) mit der des fünften Feldeffekthalbleiterelements (330) übereinstimmt,
die Polarität des achten Feldeffekthalbleiterelements (320) mit der des sechsten Feldeffekthalbleiterelements (340) übereinstimmt,
beim Datenschreiben den ersten und zweiten Signalleitungen (350, 360) ein hohes bzw. niedriges Potential zugeführt wird, nachdem der erste Knoten (b) und die Verstärkungseinrichtung (30) durch die erste Verbindungseinrichtung (150) elektrisch verbunden worden sind, und
beim Datenlesen den ersten und zweiten Signalleitungen (350, 360) ein hohes bzw. niedriges Potential zugeführt wird, bevor der erste Knoten (b) elektrisch mit der Verstärkungseinrichtung (3) verbunden worden ist.

7. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß
die erste Verbindungseinrichtung (150) eine Mehrzahl von neunten Feldeffekthalbleiterelementen (150) aufweist, die entsprechend der Mehrzahl von Spalten gebildet sind, wobei
jedes der neunten Feldeffekthalbleiterelemente (150) zwischen die entsprechende Differenzverstärkereinrichtung (30) und den ersten Knoten (b) der entsprechenden zweiten Speicherzelle (40) geschaltet ist und so gesteuert wird, daß es nur beim Datenschreiben und Datenlesen leitet.

8. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß
die zweite Verbindungseinrichtung (220) eine Mehrzahl von zehnten Feldeffekthalbleiterelementen (220) aufweist, die entsprechend der Mehrzahl von Spalten gebildet sind, wobei
jedes der zehnten Feldeffekthalbleiterelemente (220) zwischen den zweiten Knoten (a) der entsprechenden zweiten Speicherzelle (40) und die Datenbuseinrichtung (5) geschaltet ist und so gesteuert wird, daß es beim Datenlesen nach dem Durchschalten des neunten Feldeffekthalbleiterelements (150) leitet.

9. Halbleiterspeichereinrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß
die dritte Verbindungseinrichtung (230) eine Mehrzahl von elften Feldeffekthalbleiterelementen (230) aufweist, die entsprechend der Mehrzahl von Spalten gebildet sind, wobei
jedes der elften Feldeffekthalbleiterelemente (230) zwischen den ersten Knoten (b) der entsprechenden zweiten Speicherzelle (40) und die Datenbuseinrichtung (5) geschaltet ist und so gesteuert wird, daß es beim Datenschreiben vor dem Durchschalten des neunten Feldeffekthalbleiterelements (150) leitet.

10. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Mehrzahl neunter Feldeffekthalbleiterelemente (150) gleichzeitig leitet.

11. Halbleiterspeichereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Mehrzahl zehnter Feldeffekthalbleiterelemente (220) zeitlich nacheinander leitet.

12. Halbleiterspeichereinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Mehrzahl elfter Feldeffekthalbleiterelemente (230) zeitlich nacheinander leitet.

13. Halbleiterspeichereinrichtung nach einem der Ansprüche 1, 2 oder 9, dadurch gekennzeichnet, daß die Datenbuseinrichtung (5) eine einzelne Signalleitung (150) aufweist.

14. Halbleiterspeichereinrichtung nach einem der Ansprüche 1, 2 oder 13, dadurch gekennzeichnet, daß
die Mehrzahl erster Speicherzellen (MC) im ersten Speicherfeld (2) auch in einer Mehrzahl von Zeilen angeordnet ist,
das erste Speicherfeld (2) ferner eine Mehrzahl von Wortleitungen (WL) aufweist, die entsprechend der Mehrzahl von Zeilen gebildet sind,
jede der ersten Speicherzellen (MC) ein zwölftes Feldeffekthalbleiterelement (TR) und ein Kapazitätskopplungselement (C) aufweist, die zwischen der ersten oder zweiten Bitleitung (BIT, BIT*) entsprechend der Spalte, in der sie angeordnet ist, und der Spannungsversorgung (GND) mit niedrigem Potential in Reihe geschaltet sind, und
jedes der zwölften Feldeffekthalbleiterelemente (TR) der ersten Speicherzellen (MC), die in derselben Zeile angeordnet sind, vom Potential der Wortleitung (WL) entsprechenden derselben Zeile gesteuert wird.

15. Verfahren zum Betreiben einer Halbleiterspeichereinrichtung mit
einem ersten Speicherfeld (2) mit einer Mehrzahl erster Speicherzellen (MC), die in einer Mehrzahl von Spalten angeordnet sind,
einem zweiten Speicherfeld (4) zum temporären Speichern eines aus dem ersten Speicherfeld (2) ausgelesenen Datensignals und eines Datensignals, das in das erste Speicherfeld (2) geschrieben werden soll, wobei das zweite Speicherfeld (4) eine Mehrzahl zweiter Speicherzellen (40) enthält, die entsprechend der Mehrzahl der Spalten gebildet sind,
wobei jede der zweiten Speicherzellen (40) einen ersten und zweiten Speicherknoten (a, b), die komplementär zueinander sind, besitzt,
einer Datenbuseinrichtung (5) zum Empfangen eines Datensignals, das aus der zweiten Speicherzelle (40) ausgelesen worden ist, und eines extern angelegten Datensignals,
einer Ausleseeinrichtung (13, 14) zum Auslesen eines Datensignals aus einer der Mehrzahl erster Speicherzellen (MC), und
einer Verstärkungseinrichtung (3) zum Lesen und Verstärken eines Datensignals, das von der Ausleseeinrichtung (13, 14) ausgelesen worden ist, und eines Datensignals, das temporär in der jeweiligen zweiten Speicherzelle (40) gespeichert ist, gekennzeichnet durch die Schritte:
elektrisches Verbinden des jeweiligen ersten Knotens (b) mit der Verstärkungseinrichtung (3), und
elektrisches Verbinden des jeweiligen zweiten Knotens (a) mit der Datenbuseinrichtung (5), nachdem der jeweilige erste Knoten (b) mit der Verstärkungseinrichtung (3) elektrisch verbunden worden ist, im Datenlesemodus, wobei der Stromfluß vom ersten Knoten (b) zum zweiten Knoten (a) einen bestimmten Wert aufweist; und
elektrisches Verbinden des jeweiligen ersten Knotens (b) mit der Verstärkungseinrichtung (3), und
elektrisches Verbinden des jeweiligen zweiten Knotens (a) mit der Datenbuseinrichtung (5), bevor der jeweilige erste Knoten (b) mit der Verstärkungseinrichtung (3) elektrisch verbunden wird, im Datenschreibmodus, während der Stromfluß vom zweiten Knoten (a) zum ersten Knoten (b) auf einen Wert begrenzt wird, der kleiner als der eine bestimmte Wert ist.