DE1912176A1 - Monolithische Speicherzelle - Google Patents

Monolithische Speicherzelle

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DE1912176A1 DE19691912176 DE1912176A DE1912176A1 DE 1912176 A1 DE1912176 A1 DE 1912176A1 DE 19691912176 DE19691912176 DE 19691912176 DE 1912176 A DE1912176 A DE 1912176A DE 1912176 A1 DE1912176 A1 DE 1912176A1
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Description

Böblingen, 10. Februar 1969
sz-ma
Anmelderin: IBM Deutschland
Internationale Büro-Maschinen
Gesellschaft mbH. ,
7032 Sindelfingen
Tübinger Allee 49
Amtliches Aktenzeichen: Neuanmeldung
Aktenzeichen der Anmelderin: Docket GE 968 051; GE 868 057
Monolithische Speicherzelle
Die Erfindung betrifft eine monolithische Speicherzelle mit einem hochohmige Kollektorwiderstände aufweisenden direkt kreuzgekoppelten Transistor-Flip-Flop, welche am Kreuzungspunkt einer Wortleitung und eines mit einem Schreib-/Leseverstärker verbundenen Bitleitungspaares angeordnet ist.
Eine solche Speicherzelle kann mit einer Vielzahl ancerer gleich ausgebildeter Speicherzellen als Speicher in Rechenmaschinen dienen. Eine Zelle
kann sich in genau zwei verschiedenen Zuständen befinden, die von aussen angesteuert (Schreibvorgang) und zerstörungsfrei abgefragt werden können (Lesevorgang).
Die Silizium-Planartechnik zur Herstellung monolithischer Schaltungen ist bereits so ausgereift, dass man von einer Standard-Prozessfolge sprechen kann. Durch grosse Sorgfalt bei der Maskenherstellung, durch Verbesserung der Photolithographie unci durch die Beachtung strenger Vorschriften
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BAD ORIGINAL
für die Reinheit der Materialien und die Staubfreiheit der Fabrikations räume konnten Ausbeuten erzielt werden, die die wirtschaftliche Fertigung von mehreren 1000 Bauelementen auf einem einzigen Halbleiter-
plättchen von ca. 10 mm Fläche möglich erscheinen lassen.
Eine der Hauptschwierigkeiten entsteht bei einer derartigen Packungsdichte durch die nur begrenzte Wärmeabfuhr über das Halbleitersubstrat. Will man nicht zu einer (relativ teuren) Flüssigkeitskühlung übergehen, muss man darauf achten, dass die gesamte Leistung des Speichers klein gehalten wird. Andererseits wird zum Lesen und Schreiben (Adressieren) einer Zelle ein möglichst hoher Strom gefordert, um die Schreib- und Lesezeiten zu verkürzen. Diese beiden Forderungen lassen sich dadurch erfül-ι len, dass man für die Zellen kei.ie konstante Leistung vorsieht, sondern die Leistung einer adressierten Zelle wesentlich über ihre Ruheleistung hinaufeetzt. Ein Umschalten der Leistung einer Zelle ist jedoch im allgemeinen mit grossem schaltungstechnischen Aufwand verbunden.
Da bei der monolithischen Technik der Preis im wesentlichen proportional zur Fläche der Schaltung ist, muss angestrebt werden, den Entwurf der Schaltung so zu bemessen, dass man an die durch die Technologie gegebenen Toleranzen herankommt.
Besonders platzraubend sind die Trenndiffusionen, welche einzelne Isolationswannen durch gesperrte PN-übergänge voneinander isolieren, da aufgrund der Querdiffusion relativ breite "Gräben" entstehen. Hierunter
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BAD ORfAAt
versteht man die seitliche Ausdehnung der diffundierten Halbleiterzonen unter den Rändern der Oxydfenster, die dadurch zustande kommt, dass die Diffusionsfronten sich nicht nur in Richtung auf das Substrat sondern auch seitlich ausbreiten. In der Praxis rechnet man damit, dass die Diffusionsfronten sich seitlich genauso weit ausbreiten, wie in senkrechter Richtung. Der Abstand benachbarter Elemente muss dann entsprechend gross sein. Besonders einschneidend ist der Einfluss der Querdiffusion bei der Isolationsdiffusion, weil diese die ganze epitaktische Schicht durchdringen muss. Eine bestimmte Mindestdicke der epitaktischen Schicht ist aber andererseits mit Rücksicht auf die elektrischen Eigenschaften der Schaltungselemente notwendig. Bei jeder Isolationsdiffusion geht daher viel kostbare Kristallfläche verloren, weshalb der Entwickler integrierter Halbleiterschaltungen nach Schaltungskonzepten suchen muss, bei denen man mit möglichst wenig isolierten Inseln auskommt.
Aufgabe der vorliegenden Erfindung ist es, die Leistung einer Speicherzelle im adressierten Zustand über die relativ geringe Ruheleistung anzuheben, ohne zusätzliche Sch.altelem.ente oder Schaltfunktionen aufzuwenden. Daneben soll die Kopplung der Wort- und Bitleitungen über Elemente erfolgen, welche keine zusätzlichen Isolationsinseln erforderlich machen.
Diese Aufgabe wird bei einer Speicherzelle der eingangs erwähnten Art erfindungsgemäss dadurch gelöst, dass zwei niederohmige Bitleitungswiderstände in den Bitleitungen über zwei Schaltdioden mit den Kollektoren der beiden Flip-Flop-Transistoren verbunden sind xind dass die Wortleitung mit
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BADOBIGINAt
den Emittern dieser Transistoren verbunden ist, deren Potential beim Adressieren der Zelle abgesenkt wird, so dass bei Leitendwerden der Dioden die niederohmigen Bitleitungswiderstände als Lastwiderstände der Zelle wirken.
Im folgenden ist ein Ausführungsbeispiel der Erfindung mit Hilfe der nachstehend aufgeführten Zeichnung näher erläutert. Es zeigen:
Fig. 1 Die Schaltung einer Speicherzelle nach der Erfindung; Fig. Z die Anordnung mehrerer Speicherzellen in einer Speichermatrix;
Fig. 3 den topologischen Entwurf einer monolithischen Speicherzelle
nach der Erfindung, deren vertikaler Schnitt in Fig. 3A entlang der Linie 3Α-3Λ gezeigt ist.' ·, (
In Fig. 1 ist ein als Speicherzelle wirkendes bipolares Transistor-Flip-Flop mit zwei bezüglich Basis und Kollektor kreuzgekoppelten Transistoren Tl, T2 dargestellt. Die Emitter der beiden Transistoren sind direkt mit der Wortleitung W verbunden. Zwei hochohmige Widerstände Rl, R2 dienen als Lastwiderstände. Je nachdem, ob Tl oder T2 Strom führt, wird aufgrund des Spannungsabfalls des Kollektorstromes über den Lastwiderstand Rl oder R2 der andere Transistor T2 bzw. Tl durch das niedrige Basispotential gesperrt.
Der Ruhestrom der Zelle ist nach unten durch die Bedingung I > 1 (bei R. 7 -» co) begrenzt, wobei mit P die Stromverstärkung bezeichnet wird. (Exakt gilt: S . R -->. Γ + 1 , wobei S «· ■=£- „ die Steilheit der
c fi 7~ cbmv
Transistoren Tl, T2 ist). Diese Bedingung ist notwendig, wenn die Zelle
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stabil sein soll und die einmal gespeicherte Information, d.h. einen der beiden Leitzustände halten soll.
Zum Auslesen der gespeicherten Information wird das Emitterpotential über die Wortleitung W soweit abgesenkt, dass die beiden im Ruhezustand gesperrten Dioden Dl, D2 leitend werden. Hierzu müssen die Kollektorpotentiale von Tl und TE um mehr als die Dioden-Knickspannung (z. B. 0, 7 V bei Silizium-Dioden) unter das Bitleitungspotential abgesenkt werden. Wenn z. B. Tl Strom zieht, wird das Kollektorpotential um einen fesLen Kollektor-Emitter-Spannungsabfall bei gesättigten Transistor über dem Emitterpotential liegen: V = V + U^.„. Auch das Basispotential dieses Transistors ist bei Sättigung durch das Emitterpotential gegeben: V = V + U . D.h. , dass auch das Kollektorpotential des zweiten, nicht stromführenden Transistors T2 über das Emitterpotential, also über die Wortleitung abgesenkt werden kann, wobei die Differenz der beiden Kollektor-Potentiale durch U _ - U
IiI^
gegeben ist. Wenn man den Anoden der beiden Dioden Dl, D2 über Bitleitungswiderstände RO in den Bitleitungen BO, Bl einen Strom zuführt, wird die Differenz der Ströme, die aus den Bitleitungen BO, Bl in den Kollektor- bzw. Basisanschluss des stromführenden Transistors Tl eingespeist werden, durch (I - I) . RO gegeben sein. Je nach dem, ob die Differenz I - I positiv oder negativ ist, kann so auf den Zustand des Flip-Flop geschlossen werden.
Zum Einschreiben von Information in die Speicherzelle, d.h. zum eventuellen Verändern des Stromflusses in der Zelle, wird wiederum die Zelle über die
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BAD ORKBHNAt 'ν -
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Wortleitung W durch Anlegen eines negativen Impulses adressiert. Wie beim Auslesen oben beschrieben wurde, v/erden damit die Kollektorpotentiale der beiden Transistoren um annähernd denselben Betrag abgesenkt. Die Aufgabe besteht jetzt darin, durch geeignete Ansteuerung über das Bitleitungspaar BO, Bl z. B. den Transistor Tl zu sperren und TZ in den leitenden Zustand zu bringen. Hierzu wird das Potential der Bitleitung BO angehoben, dasjenige von Bl jedoch abgesenkt, wodurch erst einmal die Diode D2 gesperrt wird. Über die. Bitleitung BO fliesst jetzt ein so hoher Kollektorstrom in den leitenden Transistor, dass er aus der Sättigung in den aktiven Zustand gesteuert wird (Kollektorstrom wird grosser als das Produkt aus Stromverstärkung und Basisstrom.: I >- I) . I), wobei
w ι 15
sich das Kollektorpotential, welches gleichzeitig das Basispotential des gesperrten Transistors T2 ist, so weit erhöht, dass T2 leitend wird. Damit entsteht ein zusätzlicher Spannungsabfall des Kollektorstromes von T2 über den Kollektorwiderstand R2, so dass Tl gesperrt wird. Nachdem der Stromfluss in der Zelle verändert ist, können Wort- und Bitleitungspotentiale wieder in den Ruhezustand versetzt werden.
Wenn der Bitleitungsstrom kleiner gehalten werden soll als das Produkt aus Stromverstärkung und Ruhestrom J. I , , kann die Stromversorcuncslei-
1 ruhe
tung Vl während des Adrcssiercns aufgetrennt werden, so dass der Ruhestrom durch die Kcllektorwiderslände Rl, R2 verschwindet. Eine andere Möglichkeit besteht darin, diesen Ruhestrom nur durch geeignete schaltungstechnische Mittel herabzusetzen. Da das Adressieren nur relativ kurze 2'eit beansprucht, geht die Information in den Zellen, welche mit derselben Strom·
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versorgungsleitung Vl verbunden sind, und keinen Strom über die Bitleitungen und die Schaltdioden erhalten, trotz Unterschreiten des minimalen Ruhestromes nicht verloren, da über eine gewisse Zeit die eidlichen Kapazitäten der PN-Grenzschichten in den Transistoren die Information in Form von Ladungen speichern können.
Wie schon eingangs erwähnt, soll der Lese-/Schreibstrom relativ gross sein im Gegensatz zum Ruhestrom einer Zelle. Der ausserordentliche Vorteil der vorliegenden Speicherzelle ist die völlige Entkopplung des Lese-/ Schreibvorganges vom Ruhezustand der Zelle: Im Ruhezustand fliesst nur ein sehr kleiner Strom aufgrund der hochohmi gen. Kollektorwiderstände Rl, R2. Beim Adressieren und Leitendwerden der Schaltdioden wird ein weiterer Strompfad zur Zelle zugeschaltet, welcher mit dem niederohmigen Bitleitungswiderstand RO (s. Fig. 2) über eine der Bitleitungen einen hohen Lese-/ Schreibstrom in die Zelle einspeist. Der hohe Bitleitungsstrom ist erforderlich, um in kurzer Zeit ein Abfühlergebnis im Differentialverstärker zu erhalten. Auf sehr einfache Weise wird so die Leistung während des Lese- bzw. Schreibvorganges heraufgesetzt.
Es soll daraufhingewiesen werden, dass im adressierten Zustand der Spannungsabfall über den niederohmigen Bitleitungswiderstand RO die Stabilität der Zelle gewährleistet. Daraus ergibt sich für dessen Bemessung eine untere Grenze: Das Produkt aus Bitleitungs strom und Widerstand RO muss grosser sein als die Mindestspannung, z. B. 200 mV: I . RO "^ 200 mV.
Wenn nicht, wie oben beschrieben, ein wortweiser Betrieb gewünscht wird,
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BADORtQfMM.
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wobei gleichzeitig alle Zellen, denen eine "Wortleitung W gemeinsam ist, ein- bzw. ausgelesen werden, bietet es sich für den bitweisen Betrieb an, die Potentialabsenkung an der Wortleitung W auf Wortleitutig W und Bitleitungspotential V2 aufzuteilen, so dass bei geringerer Absenkung des Emitterpotentials nur die Schaltdioden leitend werden, deren Anoden durch einen positiven Impuls über V2 "vorgespannt" sind. Auf diese Weise lässt sich eine echte XY-Selektion erhalten.
Fig. 2 zeigt die Anordnung von MxN gleichartigen Speicherzellen in einer " Speichermatrix, welche in N "Worten" a. M"Bits" matrixförmig miteinander
verbunden sind. N Wortleitungen AVI bis WN und M Bitleitungspaare mit den Spannungs- bzw. Stromquellen V2I bis V2M dienen zur Adressierung des Speichers. Die niederohmigen Bitlcitungswiderstände RO, deren Spannungsabfall von den Differentialverstärkern DI bis DM abgefühlt werden können, bilden die nach der Erfindung wesentlichen niederohmigen Kollektorwider-Etände während des Schreib-/Lesevorganges. Ein gemeinsamer Vorwiderstand zwischen, Spannungs quelle V2 und den beiden Bitleitungswiderständen RO kann zu einer Stromeinprägung Verwendung finden.
Der Ruhestrom wird durch den Vorwiderstand R3 in der Spannungsversorgungsleitung Vl für ein ganzes "Wort" eingeprägt, d.h. für alle Zellen einer Wortleitung W. Wie schon oben erwähnt, können Schalter zwischen den Anschlussklemmen Vl und den Vorwiderständen R3 vorgesehen sein, welche während des Schreibvorganges dafür sorgen, dass nur ein relativ geringer Schreibstrom notwendig wird. Es kann auch ein gemeinsamer Schalter Verwendung ' finden. Daneben kann auch 5tatt ή$£ Jcurzjseitigen völligen Abschalten» durch
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geeignete schaltungstechnische Mittel eine Herabsetzung des Ruhestroms über die Spannungsversorgungsleitung Vl erfolgen.
Fig. 3 zeigt ein mögliches Ausführungsbeispiel eines topologischen Entwurfes (Layout) für eine Speicherzelle nach der Erfindung, aus dem insbesondere der Vorteil der Platzersparnis hervorgeht.
über einem P -Substrat ist die N-Epitaxieschicht durch P'-Trenndiffusionen in einzelne Isolations wannen unterteilt, welche jeweils eine Hälfte einer Speicherzelle gemäss der Schaltung in Fig. 1 aufnehmen. Die linke Hälfte beherbergt den Transistor T2, dessen Basisgebiet verlängert ist, um den Widerstand Rl zu bilden. Der Flächenwiderstand der P-Basisdiffusion ist v/esentlich erhöht durch eine bedeckende N -Diffusion, welche die effektive Schichtdicke auf die sehr geringe Basisdicke eines Transistors begrenzt. Auf diese Weise entsteht zwischen dem Basisanschluss B und dem Anschluss der Vl-Leitung ein hochohmiger Widerstand, der aufgrund der Kreuzkopplung zum Kollektor des anderen Transistors Tl in der zweiten Wanne als dessen Kollektorlastwiderstand wirkt. Die N -Diffusion zur Herstellung des oben beschriebenen Pinch-.AViderstandes (vergrabener oder doppelt diffundierter Widerstand) dient gleichzeitig zur Kontaktierung der N-Epitaxieschicht, d.h. des Kollektors des Transistors T2. In dieser Epitaxieschicht ist mit einer P-Diffusion die Schaltdiode D2 eindiffundiert, welche zur Kopplung mit der Bitleitung BO dient. Die parallel geführten Wort- und Versorgungsleitungs- Metallisierungen W, Vl werden in einer anderen Metallisierungsebene als die Bitleitungen geführt, um Leitungskreuzungen zu ermöglichen. Bei nur einer
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Metallisierungsebene müssen niederohmige Unterführungen durch den Kristall vorgesehen werden.
Zur Verringerung der Kollektorserienwiderstände sind N -Subkollektordiffusionen möglich, welche im Schnitt durch den Monolithen gemäss Fig. 3^ zu sehen sind. Hierin ist auch die isolierende, passivierende SiO -Schicht auf dem Halbleiterkristall und zwischen den Metallisierungsebenen sichtbar.
Wesentlich bei dem gezeigten Layout einer Speicherzelle nach der Erfindung sind die in die Kollektorwannen integrierten Schaltdioden, welche durch diese Anordnung keine zusätzliche, platzraubende eigene Diffusionswanne benötigen. Die hier gezeigten Pinch-Widerstände können z. B. auch durch PNP-Transistoren oder durch andere Widerstandselemente in derselben oder einer zusätzlichen Isolationsinsel ersetzt werden.
Die wesentlichen Vorteile einer Speicherzelle nach der vorliegenden Erfindung sind
a) leichte Ausführbarkeit in monolithischer Technik mit geringem Platzbedarf aufgrund einfachster Kopplung zwischen Zelle und Wortleitung (galvanisch) und Bitleitungspaar (Dioden, welche in Kollektorwannen ein-
. diffundiert werden können);
b) einfachste Erhöhung der Leistung einer adressierten Zelle gegenüber Ruhezustand durch Einspeisen eines Lcse-/Schreibstromc;B in die Zelle, der nicht die den Ruhestrom bestimmende hochohinigen Lastwiderstände durchfliesst. Für ein Bitleitungspaar ist nur einmal ein Paar von Bitleitungswiderstt'inden RO notwendig, welche jeweils die adressierte
, Zelle ergänzen. 009838/1834
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Claims (1)

  1. Patentansprüche
    1. Monolithische Speicherzelle mit einem hochohniigen Kollektorwiderstände aufweisenden direkt kreuz gekoppelten Transistor-Flip-Flop, welche am Kreuzungspunkt einer Wortleitung und eines mit einem Schreib-/Leseverstärker verbundenen Bitleitungspaares angeordnet ist, dadurch gekennzeichnet, dass zwei niederohmige Bitleitungswiderstände (RO) in den Bitleitungen (BO, Bl) über zwei Schaltdioden (Dl, D2) mit den Kollektoren der beiden Flip-Flop-Transistoren (Tl, T2) verbunden sind und dass die Wortleitung (W) mit den Emittern dieser Transistoren (Tl, T2) verbunden ist, deren Potential beim Adressieren der Zelle abgesenkt wird, so dass bei Leitendwerden der Dioden (Dl, D2) die niederohmigen Bitleitungswiderstände (RO) als Lastwiderstände der Zelle wirken.
    2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass die Dioden in die Kollektorwannen der mit ihnen verbundenen Transistoren eindiffundiert sind.
    3. Speicherzelle nach Anspruch 1 und 2, dadurch gekennzeichnet, dass die hochohmigen Lastwiderstände (Rl, R2) durch Pinch-Widerstände als Verlängerungen der Basisdiffusionen gebildet werden.
    4. Speicherzelle nach Anspruch 1 und 2, dadurch gekennzeichnet, dass
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    die hochohmigen Lastwiderstände (Rl, R2) durch laterale komplementäre Transistoren gebildet werden, deren Kollektoren mit den Basisdiffusionen der Flip-Flop-Transistoren (Tl, T2) zusammenfallen.
    5. Monolithischer Matrixspeicher aus Speicherzellen nach Anspruch 1 bis Anspruch 4, dadurch gekennzeichnet, dass das Paar von niederohmigen Bitleitungswiderständen (RO) allen Speicherzellen gemeinsam ist, v/elche mit demselben Bitleitungspaar (BO, Bl) verbunden
    sind.
    6. Matrixspeicher nach Anspruch 5, dadurch gekennzeichnet, dass zum Auslesen von Information der durch den Lesestrom der beiden Bitleitungswiderstände (RO) verursachte Spannungsabfall mit Hilfe eines Differentialverstärkers (DI bis DM) abgefühlt wird.
    7. Matrixspeicher nach Anspruch 5 und 6, dadurch gekennzeichnet, dass zur Stromeinprägung zwischen Bitleitungs-Spannungsquellen (V2I bis V2M) und den Bitleitungs-Widerständen (RO) gemeinsame Vorwiderstände vorgesehen sind.
    8. Matrixspeicher nach Anspruch 5 bis 7, dadurch gekennzeichnet, dass zur Stromeinprägung Vorwiderstände R3 in den Spannungsversorgungsleitungen Vl vorgesehen sind.
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    BAO ORfOINAi
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    .9. Verfahren zum Betrieb eines Matrixspeichers nach Anspruch 5 bis Anspruch 8, dadurch gekennzeichnet, dass beim Einschreiben von Information der Ruhestrom der adressierten Zelle erniedrigt wird.
    10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass der Ruhestrom kurzzeitig ganz abgeschaltet wird.
    11. Verfahren nach Anspruch 9 und 10, dadurch gekennzeichnet, dass zum Betrieb eines bitorganisierten Matrixspeichers (XY-Selektion) zum Adressieren einer Zelle gleichzeitig das Wortpotential abgesenkt und das Potential des entsprichenden Bitleitungspaares angehoben wird.
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    Docket GE %',i 051
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