DE1817510B2 - Monolithischer halbleiterspeicher mit speicherzellen aus transistoren - Google Patents

Description

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konstante Speisespannung, damit die in der Zelle Die Erfindung wird an Hand eines in den Zeioh-

auftretenden Leckströme kompensiert werden kön- nungen dargestellten Ausführungsbeispiels erklärt,

nen. Durch die stationär anliegende Speisespannung Es zeigt

ist die in den Speicherzelkn auftretende Verlust- F i g. 1A eine erfindungsgemöße Speicherzelle mit leistung noch zu groß, um einen hohen Integrations- ö komplementären Feldeffekttransistoren und der zum grad erzielen zu können, weil durch die Verlust- Lesen und Schreiben erforderlichen Impulsquellen, leistung eine zu große Wärmeentwicklung hervor- F i g. 1B eine Darstellung des im Aus-Zustand begerufen wird, die außerdem die Betriebsfähigkeit der findlichen Teils der in Fig. IA gezeigten Speicher-Speicherzellen nachteilig beeinflußt. Außerdem zelle, die den Verluststromweg und die Spannungen wurde in dem älteren Patent 1816 356 ein mono- io zeigt, die beim Ruhezustand der Speicherzelle entlithischer Halbleiterspeicher mit Speicherzellen aus stehen,

Transistoren, insbesondere Feldeffekttransistoren, Fig. IC eine Kurve der Spannungs-Stromcharakvorgeschlagen, von denen zwei über Kreuz nach Art teristik eines Last-Feldeffekttransistors mit rückwärts einer bistabilen Kippschaltung gekoppelt sind und vorgespannter pn-Verbindung und eines in der Kippdie anderen zwei zur Steuerung dieser bistabilen 15 schaltung verwendeten Feldeffekttransistors mit rückKippschaltung dienen, der dadurch charakterisiert wärts vorgespannter pn-Verbindung, die beide unterist, daß die beiden als Lastwiderstände dienenden schiedliche Verlust-Charakteristiken aufweisen,
Steuertransistoren mit einer ihrer Elektroden je mit Fig. 2 eine Darstellung der beim Lesen und einer Bitleitung zum Einspeichern einer 0 bzw, 1 Schreiben angelegten bzw. erhaltenen Stromimpulse verbunden sind, die von je einer Impulsspannungs- 20 und

quelle gespeist werden, und daß die Steuerelektroden Fig. 3 eine schematische Darstellung mehrerer zu der Steuertransistoren mit einer Wortleitung verbun- einer Matrix zusammengefaßter Speicherzellen,
den sind, die über eine Oder-Schaltung zum Ein- Die in F i g. 1 gezeigte erfindungsgemäße Speicherbzw. Ausspeichern mit einer ersten Impulsspannungs- zelle 1 besteht aus vier Feldeffekttransistoren, die quelle oder mit einer zweiten Impulsspannungsquelle 25 normalerweise abgeschaltet sind, d. h., es fließt nur verbunden ist, die im Ruhezustand der Speicherzelle Strom von der Quelle zur Senke, wenn an die Steuer-Nachladeimpulse zur Aufrechterhaltung des jeweili- elektrode eine Spannung angelegt wird, die größer gen Informationszustandes der Speicherzelle abgibt, ist als die Sperrspannung. Die beiden Feldeffekt- und daß beim Ausspeichern ein Leseverstärker mit transistoren (pnp) 2 und 3, im folgenden kurz FET einer oder beiden Bitleitungen verbunden wird und 30 genannt, sind nach der schematischen Darstellung über die Wortleitung ein Abfrageimpuls von der mit ihren Quellen 4 und 5 an die gemeinsame Erde 6 Tmpulsspannungsquelle auf die Steuerelektroden ge- angeschlossen,
geben wird. Die Substrate 7, 8 der FET 2 bzw. 3 sind eben-

Obwohl diese Speicherzelle durch das Nachladen falls mit Erde 6 verbunden. Die Senke 9 des FET 2 über die Wortleitung die auftretenden Leckströme 35 ist darstellungsgemäß mit der Steuerelektrode 10 des durch Nachladeimpulse kompensiert und damit ein FET 3 und die Senke 11 der FET 3 mit der Steuerstationäres Aufrechterhalten einer Speisespannung elektrode 12 der FET 2 verbunden, wodurch eine bian der Zelle nicht mehr erforderlich ist, weist auch stabile Schaltung entsteht. Mit den FET 2 bzw. 3 diese Speicherzelle noch eine so hohe Verlustleistung liegen die Last-FET 13 und 14 in Reihe. Diese unterauf, daß der Integrationsgrad der Speicherzelle durch 40 scheiden sich von den FET 2 und 3 durch einen die Wärme, die durch die Verlustleistung entsteht, niedrigen oder höchsten gleichen Übertragsleitwert, begrenzt wird. Außerdem besteht ein Unterschied darin, daß die

Der Erfindung liegt deshalb die Aufgabe zugrunde, FET 2 und 3 pnp-Transistoren sind, während die

eine Speicherzelle zu schaffen, die nur äußerst ge- FET 13 und 14 npn-Transistoren sind. Somit sind

ringe Leckströme aufweist, um den Integrationsgrad 45 die Last-FET 13, 14 komplementär zu den Flip-

der Speicherzelle nicht durch die in Wärme umge- Flop-FET 2, 3.

setzte Verlustleistung zu begrenzen. In F i g. 1 sind die Senken 9, 11 der FET 2, 3 mit

Die erfindungsgemäße Lösung der Aufgabe be- den Senken 15 und 16 der FET 13 bzw. 14 verbunsteht darin, daß die als Lastwiderstände dienenden den. Die Steuerelektroden 17 und 18 der FET 13 Transistoren, die jeweils in Reihe mit einem der 50 bzw. 14 sind nach der Darstellung in Fig. 1 parallel kreuzgekoppelten Transistoren geschaltet sind, vom geschaltet und über die Wortleitung 20 mit der Imzum kreuzgekoppelten Transistortyp komplementä- pulsquelle 19 verbunden. Wenn angenommen wird, ren Transistortyp sind, daß die Steuerelektroden der daß FET 2 eingeschaltet ist, wird in der Schaltungsais steuerbare Lastwiderstände dienenden Transisto- kapazität die durch den gestrichelten Kondensator 21 ren mit der Wortleitung verbunden sind, die zum 55 dargestellt ist und zwischen der Steuerelektrode 12 Nachladen mit einer Impulsquelle verbunden ist, und und der Quelle des FET 2 liegt, eine Ladung gedaß die Quellen der beiden genannten Transistoren speichert. Die durch Ableitung verlorengegangene mit je einer der Bit/Leseleitungen verbunden sind. Ladung soll wiederhergestellt werden, so daß der

Der Vorteil der vorliegenden erfindungsgemäßen Ausgang des eingeschalteten Teiles der bistabilen

Speicherzelle besteht darin, daß eine Information 60 Schaltung während des Lesezyklus eine Amplitude

beliebig lange aufrechterhalten werden kann, weil aufweist, die zur Betätigung des Leseverstärkers aus-

durch die komplementären Typen der Transistoren reicht.

eine getrennte Anordnung und gute Isolation der Nach der Darstellung in F i g. 1 sind die Impulseinzelnen Transistoren möglich ist. Durch diese An- quellen 22, 23 über die Bit/Leseleitung 24, 25 mit Ordnung treten wesentlich kleinere Leckströme auf 65 den Quellen 26 bzw. 27 der FETIl, 12 verbunden, als bei Verwendung von Transistoren gleichen Typs. Ein Schalter 28 liegt in der Bit/Leseleitung 25 und Daraus resultiert wiederum eine geringe Nachladung verbindet in der einen Stellung die Impulsquelle 23 und Verlustleistung. mit dem FET 14 und in der anderen den FET 14 rail

;inem Leseverstärker 29. Der Leseverstärker ebenfalls an der Steuerelektrode 10 des FET 3, wo-29 spricht an auf den Stromnuß durch den durch dieser eingeschaltet wird. Die Bedingungen eingeschalteten FET der Flip-Flop-Schaltung und zum Einschalten eines pnp-Transistors werden insodie in Serie angeordneten Last-FET, wenn diese fern erfüllt, als die Steuerelektrode 10 negativer als erregt sind, während einer Leseperiode von der 5 die Quelle 5 des FET 3 ist. Wenn die Spannung 31 Impulsquelle 19. Zu allen anderen Zeiten ist die von der Wortleitung 20 abgeschaltet wird, werden Bit/Leseleitung 25 mit der Impulsquelle 23 ver- FET 13 und FET 14 abgeschaltet und die Spannunbunden, die während einer Schreibperiode entweder gen auf den Bit/Leseleitungen 24 und 25 auf ein eingeschaltet oder ausgeschaltet ist, um den Speicher- negatives Potential zurückgeführt. Die Speicherzelle 1 zustand der Speicherzelle 1 zu ändern. io ist umgeschaltet und damit der vorher ausgeschaltete

Das Schreiben, Lesen und Aufrechterhalten der FET 3 eingeschaltet.

Ladung der in Fig. 1 gezeigten Speicherzelle 1 er- Der Zustand der Speicherzelle wird durch Ausfolgt mit den in F i g. 2 gezeigten Impulsfolgen wäh- lesen bestimmt, indem man nur eine positive Spanrend der entsprechenden Perioden. Für die Erklärung nung von der Impulsquelle 19 auf die Wortleitung 20 wird die Speicherzelle 1 beim Lesen und Schreiben 15 gibt. Dieser mit 34 in Fig. 2 bezeichnete Impuls als aktiv und in den übrigen Perioden als im Ruhe- schaltet die FET 13 und 14 ein, was in Verbindung zustand befindlich betrachtet. Somit erfolgt das mit dem eingeschalteten FET 3 zu einem Stromfluß Nachladen durch Abgeben von Impulsen über Wort- durch diese FET und in der Bit/Leseleitung 25 führt, leitung 20 der Zelle 1, wenn sich die Zelle im Ruhe- Der durch den Impuls 35 in F i g. 2 dargestellte zustand befindet. 2° Stromfluß wird mit dem Leseverstärker 29 verstärkt,

Zur Erklärung wird weiter angenommen, daß der der mit der Bit/Leseleitung 25 durch Betätigung des

FET 2 sich im eingeschalteten Zustand befindet und Schalters 28 verbunden wird. Durch das Einschalten

daß der Zustand der bistabilen Schaltung geändert des FET 13 mittels des Impulses 34 wird auch eine

werden soll. negative Spannung V, in F i g. 2 mit 33 bezeichnet,

Die Zustandsänderung der Speicherzelle erfolgt in 25 an die Steuerelektrode 10 des FET 3 gelegt, wodurch

einer Schreiboperation, die dadurch vorgenommen die Ladung ihren erreichbaren Höchststand erreicht,

wird, daß man die Spannung auf der Bit/Leseleitung Das Lesen erfolgt dadurch zerstörungsfrei. Der FET 2

ändert, die an den Last-FET anliegt, der mit dem wird im wesentlichen genauso geschaltet, wie es oben

FET der Speicherzelle in Reihe liegt. Gleichzeitig für den FET 3 beschrieben wurde, jedoch wird in

wird über die Wortleitung eine Spannung zum Ein- 30 diesem Fall ein Impuls von der Impulsquelle 22 über

schalten der Schalt- oder Last-FET gegeben. die Bit/Leseleitung 24 auf den Last-FET 13 gegeben.

Somit wird die Spannung auf der Bit/Leseleitung Die in F i g. 2 gezeigten Impulse 36 und 37 kommen

25 von einem negativen Wert auf Erdpotential an- von den Impulsquellen 19 bzw. 22.

gehoben, wie es durch den Impuls 30 in F i g. 2 dar- Wie aus F i g. 2 zu ersehen ist, werden die auf die

gestellt wird. Auf der Wortleitung 20 wird die Span- 35 Bit/Leseleitungen 24 und 25 gegebenen Spannungen

nung von einem negativen Potential auf ein weniger (SBO bzw. 5Bl) während des Umschaltens langer

negatives Potential angehoben, wie es durch den auf der gewünschten Spannungshöhe gehalten als die

Impuls 31 in F i g. 2 gezeigt ist. Die Senke des FET Spannung (WL) auf der Wortleitung 20, um sicher-

14 liegt auf einem Potential, das negativ ist. Der zustellen, daß die Steuerelektroden 10 und 12 der

Wert dieser Spannung zusammen mit dem auf die 40 FET 3 bzw. 2 keiner Spannungsänderung ausgesetzt

Steuerelektrode 18 des FET 14 gegebenen Span- sind, bevor die Last-FET 13 und 14 durch Abschal-

nungsimpuls 31. setzt den FET 14 in den leitenden ten der Spannung von der Wortleitung 20 abgeschal-

Zustand. Elektrisch gesehen wird dadurch die Senke tet sind.

16 zu einer Quelle und die Quelle 27 zu einer Senke. Die Erhaltung einer an der Schaltungskapazität Dieser Vorgang wird ermöglicht durch die zwei 45 eines eingeschalteten Transistors der Flip-Flop-Richtungs-Charakteristiken der unipolaren Transi- Schaltung gespeicherten Ladung ist ein kennzeichstoren. nendes Merkmal für die Arbeitsweise der FET-

Wenn der FET 14 eingeschaltet ist, fällt die Span- Speicherzellen. Die Speicherbedingung muß im

nung an der Senke 11 des FET 3 auf 0, da zu diesem Ruhezustand aufrechterhalten werden, um Verluste

Zeitpunkt die Spannung auf der Bit/Leseleitung 25, 50 von der Schaltungskapazität des eingeschalteten

dargestellt durch den Impuls 30, ebenfalls 0 ist. Das Transistors während des Ruhezustandes zu kompen-

Null-Potential an der Senke 11 läßt die Spannung sieren. Beim Lesen einer Speicherzelle werden die

an der Steuerelektrode 12 ebenfalls auf 0 absinken Spannungen angelegt, um den Transistor eingeschal-

und schaltet dadurch den FET 2 ab. Zum selben tet zu halten. Es sind jedoch durchaus auch Bedhv

Zeitpunkt, in dem die Impulse 30 und 31 auf die 55 gungen denkbar, bei denen das Lesen einer Zeil« Speicherzelle 1 gegeben werden, bleibt die von der versucht wird, nachdem die Schaltungskapazität dei Impulsquelle 22 über die Bit/Leseleitung 24 ange- eingeschalteten Transistors die Ladung verloren hat

legte Spannung auf einem bei 33 in F i g. 2 gezeigten Um ein solches Problem zu vermeiden, wird dii

negativen Potential. Ein weniger negatives Potential, Ladung im allegemeinen konstant über zusätzlich!

bei 31 in Fig. 2 gezeigt, wird ebenfalls auf die 60 Schaltelemente angelegt und dazu sind beachtlich

Steuerelektrode 17 des FET 13 über die Wortleitung Ströme erforderlich, die zu hohen Stromverlustei

20 zu dem Zeitpunkt gegeben, an dem es auf die führen. Die in F i g. 1 gezeigte Schaltung brauch

Steuerelektrode 18 des FET 14 geleitet wird. Das keine zusätzliche Schaltvorrichtung, da man festge Anlegen dieser Spannungen, durch welches die Kn- stellt hat, daß ein Verlustweg vorgesehen werde

terien für das Einschalten eines npn-Transistors er- 65 könnte, indem man die Komplementäranordnung de

füllt werden, macht den FET 13 leitend, wodurch an FET 2, 3 und 13, 14 ausnützt, speziell mit Bezug ai

der Senke 9 des jetzt abgeschalteten FET 2 eine ne- die Verlustwege, die durch die Reihenschaltung d<

cative Spannung erscheint. Diese Spannung erscheint FET 2 und 13 bzw. 3 und 14 gebildet werden.

F i g. 1 b zeigt den Aufbau der FET 3 und 14 mit den n- und p-Diffusionen, die normalerweise in einem FET enthalten und zur Erklärung als Dioden dargestellt sind. Es wird angenommen, daß die FET 3 und 14 beide abgeschaltet sind. Ein Schreibzyklus ist gerade beendet worden, wodurch eine negative Spannung an die Steuerelektrode 12 des eingeschalteten FET 2 gelegt wurde. In F i g. 1B ist diese Spannung mit — F₁₂ bezeichnet. Der FET 14 ist durch zwei aneinanderliegende Dioden α und b dargestellt, die beide durch die an das Substrat angelegte Vorspannung V_s, die an die Substrate 38 und 39 angelegt und in F i g. 1 gezeigt ist, vorgespannt sind. Der FET 3 ist ebenfalls durch zwei Dioden c und d dargestellt. Das Substrat 8 des FET 3 ist geerdet. Durch die dargestellte Anordnung sind folgende Elemente in Reihe geschaltet: Spannungsquelle — V_s, Substrat 39, vorgespannte Diode b, vorgespannte Diode c, Substrat 8 und Erde 6. Der in dem festgelegten Weg fließende Strom ist natürlich ein Verluststrom und wird durch den Verlust-Widerstand der vorgespannten Dioden b und c gesteuert. Da die Spannung —V_Vi auf ihrem Pegel gehalten werden soll und da die Gesamtspannung {—V) über der Serienschaltung in den Impedanzen abfallen muß, die durch die vorgespannten Dioden d und c dargestellt werden, kann man eine Spannungsteilung vornehmen, durch die im wesentlichen die Gesamtspannung — V_s über der Diode r abfällt, indem man den Verluststrom der Diode c wesentlich kleiner macht als den der Diode b. Der Verluststrom kann während der Herstellung der Transistoren bestimmt werden, indem man den Bereich der pn-Verbindung einstellt oder während der Diffusion den Dotierungspegel steuert. Der über den oben definierten Weg fließende Strom wird dann durch den Verluststrom der Diode c gesteuert. Die Diode b sollte eine Charakteristik derart aufweisen, daß bei dem Stromwert, der durch die Diode c gesteuert wird, nur ein sehr kleiner Spannungsabfall an der Diode b auftritt und im wesentlichen die gesamte Spannung —V_s (die ungefähr = F₁₂ ist) über der Diode abfällt.

Die F i g. 1 C zeigt die typische Diodenspannungs-Stromkurve, die die Spannungsteilung zwischen den Dioden b und c erkennen läßt. So zeigt die untere Kurve für Diode c einen Strom, der im wesentlichen von der Spannung nach einer ersten Änderung der angelegten Spannung unabhängig ist. Die obere Kurve für Diode b zeigt ebenfalls einen Strom, der im wesentlichen nach einer ersten Spannungsänderung von der Spannung unabhängig ist und bezüglich der Kurve der Diode b außerdem umgekehrt gezeichnet ist, um damit klar das Ausmaß des an der Diode b auftretenden Spannungsabfalles zu zeigen, während der Strom der Diode c diese durchfließt. Fig. IC zeigt, daß bei der Reihenschaltung der Dioden b und c der Strom in der Reihenschaltung im wesentlichen von der Diode c bestimmt wird. Es ist ersichtlich, daß der Spannungsabfall — V_b über der Diode b im Verhältnis zu - V_s sehr klein ist. Der Spannungsabfall — V_r über der Diode c ist demnach annähernd gleich der Spannung — V_s.

Wenn nun die Spannung — K₁₂ an der Klemme 12 in Fi g. 1 B gleich - V_n d. h. annähernd gleich — V_s gehalten wird, dann wird die Ladung der Schaltkapazität des eingeschalteten FET der Speicherzelle 1 aufrechterhalten.

Der einzige in der Speicherzelle 1 fließende Strom

ist der Verluststrom. Da der FET 14 nicht leitend ist, wird der Verluststrom durch die Diode c bestimmt, und die Gesamtspannung — V_s fällt im wesentlichen über der Diode b ab, wobei angenommen wurde, daß der FET 3 leitend ist.

In Fig. 3 ist die Anordnung mehrerer der in F i g. 1 gezeigten Speicherzellen in einer Matrix gezeigt, um die Arbeitsweise der Speicherzellen in einem Speicher zu erläutern. Der Klarheit halber

ίο werden für die gleichen Teile dieselben Bezugsnummern verwendet wie in F i g. 1 und die Speicherzelle 1 ist der Einfachheit halber als Block mit den entsprechenden elektrischen Anschlüssen dargestellt. In F i g. 3 sind mehrere Speicherzellen 1 in Zeilen und Spalten angeordnet und bilden eine Matrix, die jede beliebige Anzahl von Bitpositionen enthalten kann. Eine Speicherzelle 1 entspricht einer Bitposition und eine Anzahl von Bitpositionen oder Zellen, die mit derselben Wortleitung verbunden sind, bilden ein Wort bzw. können dieses speichern. Wie in Verbindung mit F i g. 1 gezeigt, kann die Speicherzelle 1 wahlweise erregt werden, um einen ihrer zwei möglichen Zustände einzunehmen und dadurch eine Information in binärer Form zu speichern.

In F i g. 3 ist jede der Speicherzellen 1 in jeder Spalte während der Schreibperiode über die Bit/Leseleitungen 24 und 25 mit den Impuls-Quellen 22 bzw. 23 verbunden, und die Bit/Leseleitung 25 ist während der Leseperiode über den Schalter 28 mit dem Leseverstärker 29 verbunden. Die in F i g. 3 gewählte Bezeichnung BSI für die Leseleitung 25 besagt, daß auf der Bit/Leseleitung 25 eine binäre »1« auftritt, während auf der Bit/Leseleitung 24, die mit BSO bezeichnet ist, eine binäre »0« auftritt.

Nach der Darstellung in Fig. 3 sind die Impulsquellen 19 über die Wortleitung 20 mit mehreren Reihen von Speicherzellen verbunden. Die Impulsquellen 19 werden von Taktgebern oder von einem nicht dargestellten Decoder über die Leitung 40 erregt, der nur eine der Wortleitungen 20 auswählt, wenn eine Information in die mit dieser Wortleitung verbundenen Speicherzellen 1 zu schreiben ist oder aus dieser gelesen werden soll. Wenn ein Informationswert zu speichern ist, wird eine der Impulsquellen 22, 23 gleichzeitig mit einer Impulsquelle 19 von einem Register od. dgl. (nicht dargestellt) über die Leitungen 41 bzw. 42 erregt.

Um eine Information in die oberste Reihe dei Matrix zu schreiben, wird die damit verbundene Impulsquelle 19 und gleichzeitig eine der Impulsquellen 22 oder 23 erregt, um binäre Einsen odei Nullen in jede der Speicherzellen der obersten Reiht zu schreiben. Wenn alle Zellen 1 der obersten Reiht die Stellung einer binären »1« einnehmen sollen werden die Impulsquellen 23 erregt und eine Span nung (hier BS1 genannt) über die Bit/Leseleitung 2f gleichzeitig mit der Erregung der Wortleitung 20 de obersten Reihe gegeben. Wenn die Zellen 1 der ober sten Reihe die Stellung einer binären »0« einnehme!

sollen, werden sie durch eine Spannung (BSO) voi der Impulsquelle 22 über die Bit/Leseleitungen 2< gleichzeitig mit der Erregung der Wortleitung 20 de obersten Reihe von der zugehörigen Impulsquelle 1' erregt. Zum Auslesen einer in den Zellen 1 eine Reihe gespeicherten Informationen werden die ZeI Ien 1 dieser Reihe von der zugehörigen Impulsquell 19 über die Wortleitung 20 erregt, und es wird vor zugehörigen Leseverstärker 29 abgefühlt, ob abhär

gig von der Stellung jeder einzelnen Zelle 1 ein Strom fließt oder nicht.

Obwohl in obiger Beschreibung npn-Transistoren als Last-Transistoren erwähnt wurden, können diese natürlich durch pnp-Transistoren ersetzt werden, solange die Komplementäranordnung der Schaltung aufrechterhalten bleibt. Wenn z. B. pnp-Transistoren als ■Last-Transistoren und npn-Transistoren in der bi-

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stabilen Kippschaltung verwendet werden, ändern sich die Polaritäten der in F i g. 2 gezeigten Impulse. In der obigen Beschreibung wurde mehrfach Bezug auf den aktiven und auf den Ruhezustand der Speicherzelle genommen. Es sei noch einmal darauf hingewiesen, daß Lese- und Schreiboperationen im aktiven Zustand erfolgen und alle übrigen Zeitabschnitte als Ruhezustand betrachtet werden.

Hierzu 1 Blatt Zeichnungen

Claims (4)

1 w 2 die USA.-Patentschrift 3 218 613 bekanntgeworden. Patentansprüche: Diese Schaltungen haben jedoch den Nachteil, daß die Lastwiderstände nicht steuerbar sind und daß

1. Monolithischer Halbleiterspeicher mit der Strom der Speicherzelle sowohl im Ruhestand Speicherzellen aus Transistoren, insbesondere 5 als auch beim Einschreiben bzw. beim Lesen relativ Feldeffekttransistoren, von denen zwei über Kreuz hoch ist.

nach Art einer bistabilen Kippschaltung gekop- Des weiteren 1st in der österreichischen Patentpelt sind und weitere zwei zur Steuerung dieser schrift 245 832 eine Speichereinrichtung mit Feldbistabilen Kippschaltung dienen, dto zum Ein- effekttransistoren des komplementären Typs bespeichern einer Information gleichzeitig Impulse io kanntgeworden, deren Ausgangs- und Steuerelekauf ausgewählten Bit/Lese- und Wartleitungen troden kreuzweise miteinander verbunden sind,
erhält und auf deren Wortldtung Nachladeimpulse Die Steuerelektroden dieser Transistoren sind über zur Kompensierung von Leckströmen gegeben hohe Widerstände mit den Klemmen einer Speisewerden, dadurch gekennzeichnet, daß quelle verbunden, die die Steuerelektroden in der die als Lastwiderstände dienenden Transistoren 15 Sperrichtung polarisiert, und die Zuführungselektro-(13 und 14), die jeweils in Reihe mit einem der den sind an Spannungspunkten angelegt, deren Spankreuzgekoppelten Transistoren (2 bzw. 3) ge- nungsunterschied kleiner ist als die Spannung der schaltet sind, vom zum kreuzgekoppelten Tran- Speisequelle. Das Ausgangssignal dieser Schaltung sistortyp komplementären Transistortyp sind, daß wird wenigstens einer der Über-Kreuzverbindungen die Stcucrclektroden (17 und 18) der als Steuer- 20 entnommen. Außerdem kann wenigstens einer der bare Lastwiderstände dienenden Transistoren (13 Feldeffekttransistoren im Halbleiterkörper eine und 14) mit der Wortleitung (20) verbunden sind, Zenerdiode aufweisen, die in Reihe mit der Zufühdie zum Nachladen mit einer Impulsquelle (19) rungselektrode dieses Transistors liegt,
verbunden ist, und daß die Quellen (26 und 27) Obwohl der relativ hochohmige Lastwiderstand der beiden genannten Transistoren mit je einer 35 sowohl im Ruhezustand der Speicherzelle als auch der Bit/Leseleitungen (24 bzw. 25) verbunden beim Lesen und beim Schreiben von Informationen sind. einen kleinen Strom ermöglicht, ist diese Zelle je-

2. Monolithischer Halbleiterspeicher nach An- doch noch nicht geeignet, um eine extrem hohe spruch 1, dadurch gekennzeichnet, daß eine Spei- Speicherintegration zu erreichen, da die Verlustcherzelle (1) aus vier Feldeffekttransistoren (2, 3, 30 ströme doch noch in Größenordnungen liegen, die 13 und 14) besteht, wovon die beiden kreuzge- bei einem größeren Integrationsgrad die Speicherkoppelten Feldeffekttransistoren (2 und 3) vom zelle so weit erwärmen, daß ein einwandfreies Arpnp-Typ sind und die beiden als steuerbare Last- beiten nicht mehr gewährleistet ist.

widerstände dienenden Transistoren (13 und 14) Außerdem ist eine Speicherzelle mit vier FeId-

vom npn-Typ. 35 effekttranbistoren bereits durch den Artikel »Inte-

3. Monolithischer Halbleiterspeicher nach An- grated Computer Memorys«, von J. A. Rajchmann, spruch 2, dadurch gekennzeichnet, daß die Sub- Scientific American, Juli 1967, insbesondere S. 18 strate (7 und 8) der beiden kreuzgekoppelten Feld- bis 31, bekanntgeworden. Obwohl durch die Einfüheffekttransistoren (2 und 3) sowie die Quellen (4 rung von zwei Feldeffekttransistoren als Lastwiderund 5) dieser beiden Feldeffekttransistoren ge- 40 stände in dieser Schaltung auch die Lastwiderstände meinsam an Erdpotential (6) liegen und daß die steuerbar sind, hat diese Zelle den Nachteil, daß eine Substrate (38 und 39) der beiden anderen Feld- gespeicherte Information dadurch gelöscht wird, daß effekttransistoren (13 und 14) an einem negativen Entladungsströme über schädliche Schaltungskapazi-Potential (- V_?) liegen. täten auftreten.

4. Monolithischer Halbleiterspeicher nach den 45 Außerdem ist der Strom im Lese- bzw. Schreib-Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß zyklus noch zu groß, um diese Zelle für einen hochin einer der beiden Bit/Leseleitungen (24 oder integrierten Speicher verwenden zu können. Beim 25) ein Umschalter (28) angeordnet ist, der eine Lesen bzw. Schreiben werden nämlich der stationär Seite einer Speicherzelle (1) während des Lese- an der Zelle anliegenden Speisespannung die Lesezyklus von einer Impulsquelle (23) trennt und mit 50 bzw. Schreibimpulse überlagert, wodurch sich die einem Leseverstärker (29) verbindet. zugeführte Energie erhöht. Durch die erhöhte zugeführte Leistung wird auch die Verlustleistung der

Zelle erhöht, die in Form von Wärme abgeführt werden muß. Da die Abführung der Wärme eine be-55 stimmte Fläche voraussetzt, begrenzt die erhöhte

Die Erfindung betrifft einen monolithischen Halb- Verlustleistung die Verkleinerung der Zelle. Weitere leiterspeicher mit Speicherzellen aus Transistoren, Speicherzellen mit Feldeffekttransistoren sind im insbesondere Feldeffekttransistoren, von denen zwei IBM-TDB, September 1966, S. 420 bis 421, Novemüberkreuz nach Art einer bistabilen Kippschaltung ber 1966, S. 702 und Juni 1967, S. 85 und 86 begekoppelt sind und weitere zwei zur Steuerung dieser 60 kanntgeworden. In diesen Veröffentlichungen wird bistabilen Kippschaltung dienen, die zum Ein- speziell gezeigt, daß das Einspeichern von Informaspeichern einer Information gleichzeitig Impulse auf tionen in Speicherzellen durch gleichzeitige Erregung ausgewählten Bit/Lese- und Wortleitungen erhält von Wortleitung und ausgewählter Bitleitung erfol- und auf deren Wortleitung Nachladeimpulse zur gen kann und daß die Bitleitungen gleichzeitig als Kompensierung von Leckströmen gegeben werden. 65 Abfrageleitungen oder als Leseleitungen verwendet

Speicherzellen, deren Lastwiderstände durch Epi- werden können. Die in den genannten Veröffent-

taxie-Bahnwiderstände innerhalb einer monolithi- lichungen gezeigten Speicherzellen benötigen jedoch

sehen Schaltung dargestellt werden, sind z. B. durch zur Aufrechterhaltung des Speicherzustandes eine