DE1959744A1 - Monolithische Halbleiteranordnung - Google Patents

Monolithische Halbleiteranordnung

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Description

IBM Deutschland Internationale Büro-Maschinen Geselbchaft mbH
Böblingen, 12. November 1969 mö/du
Anmelderin: International Business Machines
Corporation, Armonk, N.Y. 10504
Amtl. Aktenzeichen: Neuanmeldung
Aktenzeichen der Anmelderin: Docket PO 968 020
Monolithische Halbleiteranordnung
Die Erfindung betrifft eine monolithische Halbleiteranordnung, die aus einem Halbleitersubstrat mit einer darüber angeordneten Epitaxieschicht besteht, in der die Schaltungsbauelemente in Planartechnik als verschieden dotierte Diffusionsgebiete ausgebildet sind.
Bei der Entwicklung monolithischer Halbleiterschaltungen ist man bestrebt, die Fläche des Kristallplättchens möglichst klein zu halten. Erstens sind die Bearbeitungskosten bei einem bestimmten Verfahren für eine Halbleiterscheibe konstant. Infolge der Verwendung einer runden Siliziumscheibe (wafer) als Ausgangsmatßrial wird um so weniger Abfall entstehen, je kleiner die Kristallfläche für ©ine Teilschaltung (chip) ist. Es wird eine bessere Ausnutzung der Randpartien und damit eine höhere Ausbeute je
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Kristallscheibe erzielt. Zweitens weist jede Kristallscheibe unvermeidliche kleine Fehlerstellen auf,verursacht durch Kristailfehler im Substrat sowie durch Unvollkommenheiten bei den * zahlreichen Fertigungsschritten. Sind diese Fehlerstellen nicht zu groß und etwa gleichmäßig über die Scheibenfläche verteilt, so ist unterhalb einer bestimmten Kristallfläche die Anzahl der unbrauchbaren Schaltungen etwa gleich der Anzahl der Fehlerstellen. Je mehr Schaltungen man also aus einer Halbleiterscheibe gewinnt, d.h. je geringer die Kristallfläche ist, um so höher ist die Ausbeute, um so geringer der auf die einzelnen Schaltungen' entfallende Kostenanteil.
Insbesondere bei monolithischen Halbleiterspeicherschaltungen möchte man zu einer möglichst großen Packungsdichte kommen. Bei den bisher bekanntgewordenen Halbleiterschaltungen, insbesondere den Speicherschaltungen, wurde neben der für die Herstellung der Transistoren benötigten Fläche stets ein weiterer beachtlicher Halbleiterflächenanteil für die mit den Transistoren verbundenen Widerstände, Dioden etc. gebraucht. Insbesondere bei den z.B. gleichzeitig mit der Basisdiffusion hergestellten Widerständen ist der damit verbundene Platzbedarf relativ groß und äußerst unerwünscht. Es ergeben sich meist sehr flächenaufwendige langgestreckte Widerstandsbahnen.
Aus der US-Pat ent schrift 3.343.002 ist eine integrierte Festkörperabtast- bzw. Ablenkschaltung bekanntgeworden, die sich aus einer parallelen übereinanderanordnung zahlreicher Halbleiterkristallgebiete mit unterschiedlicher Dotierung zusammensetzt. Verschiedene P-N-Gebiete sind jeweils durch ohmsche Gebiete getrennt, so daß alle Bauelemente vertikal ausgebildet sind und an sich keinen zusätzlichen Oberflächenbedarf bedeuten. Infolge der besonderen Aufgabe der genannten Halbleiteranordnung sind die Querschnitte der einzelnen Halbleiterschichten jedoch relativ groß gehalten, obwohl in jeder zusammengehörigen Halbleiterschichtenfolge nur jeweils ein einziges Bauelement realisiert ist. Damit
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tritt aber das vorher erwähnte besondere Problem, in einem bestimmten Halbleitergebiet bzw. einer HalbleiterschiGhtenfolge möglichst viele elektrische Bauelemente unterzubringen, um zu einer insgesamt kleinen Oberfläche zu kommen, hier nicht auf. Ferner lassen sich mit der beschriebenen Halbleiteranordnung nur solche Schaltungen herstellen, bei denen die Schaltungsbauelemente insgesamt streng in Reihe liegen. Irgendwelche Querverbindungen sind mit dieser Technik nicht möglich. Folgedessen ist die anschlußmäßige Zugänglichkeit auch nur von der Seite und nicht wie üblicherweise gefordert von der Oberfläche her möglich.
Die Aufgabe der Erfindung besteht deshalb darin, eine Halbleiteranordnung anzugeben, bei der Widerstands- oder Diodenstrukturen ohne zusätzlichen Flächenbedarf realisierbar sind. Die elektrische Zugänglichkeit von den Oberflächen des Halbleiterkristalls her soll dabei gewährleistet sein. Schließlich soll sich diese Halbleiteranordnung mit den bekannten Verfahrensschritten in einfacher Weise herstellen lassen.
Ausgehend von einer monolithischen Halbleiteranordnung, die aus einem Halbleitersubstrat mit einer darüber angeordneten Epitaxieschicht besteht, in der die Schaltungsbauelemente in Planartechnik als verschieden dotierte Diffusionsgebiete ausgebildet sind, ist die Erfindung,dadurch gekennzeichnet, daß in einem Abstand unter den Diffusionsgebieten für die Schaltungsbauelemente, einschließlich etwaiger Subkollektorbereiche, eine elektrisch zugängliche Halbleiter schicht hoher Leitfähigkeit angeordnet ist und daß zwischen dieser Halbleiterschicht hoher Leitfähigkeit und dem benachbarten darüber in einem Abstand angeordneten Diffusionsgebiet für das Schaltungsbauelement vertikale Widerstands- oder Diodenstrukturen gebildet sind. Gemäß einer vorteilhaften Ausbildung der Erfindung ergibt sich damit die HalbMterschichtenfolge F+Substrat, N Epitaxie, N+ Subkollektor, unter dem in bekannter Planartechnik ausgebildeten Halbleiterschaltungsbauelement, wodurch eine vertikale direkt mit dem Halbleitersehaltungs-
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bauelement verbundene Diodenstruktur realisiert wird. Zur Realisierung einer vertikalen, direkt mit dem Halbleiterschaltungsbauelement verbundenen Widerstandsstruktur ergibt sich entsprechend die Schichtenfolge N+ Substrat, N Epitaxie, N Subkollektor unter dem jeweiligen HalbleiterSchaltungsbauelement. In den beiden genannten bevorzugten Ausführungsbeispielen sind N+ Subkollektoren vorgesehen, die über niederohmige Verbindungsdiffusionen mit der Kristalloberfläche in Verbindung stehen. Derartige Subkollektorbereiche sind jedoch nicht in jedem Fall erforderlich, so daß anstelle der N+ Subkollektorbereiche entsprechende N Epitaxiegebiete treten können.
In besonders vorteilhafter Weise stellen die derart ausgebildeten vertikalen Dioden- oder Widerstandsstrukturen die Lastelemente im Kollektorbereich eines in bekannter Weise hergestellten Transistors dar. Mit derselben erfindungsgemäß vorgeschlagenen Anordnung können in gleicher Weise Dioden- oder Widerstandsstrukturen im Emitterzweig eines· Transistors gebildet werden, indem man z.B. den Transistor invers betreibt. Schließlich können auch derartige vertikale Dioden- oder Widerstände in elektrischer Verbindung mit den Basisgebieten eines Transistors gebildet werden, indem der jeweilige Subkollektorbe'reich sich nicht unter der gesamten Basisdiffusion erstreckt. . ■
Als besonders vorteilhaft erweist sich die Verwendung der Halbleiterschicht hoher Leitfähigkeit als Spannungszuführungsebene für die im Halbleiterkristall gebildeten Schaltungsbauelemente. Schließlich wird eine bevorzugte Weiterbildung der Erfindung darin gesehen, daß in einer Speicherzellenschaltung mit einem direkt gekoppelten Transistor-Flip-Flop die in den Kollektorzweigen der Speichertransistoren eingeschalteten Lastelemente · in der Epitaxieschicht zwischen der als Spannungszuführungsebene dienenden Halbleiterschicht hoher Leitfähigkeit und den darüber in einem Abstand angeordneten Subkollektorbereichen gebildet sind. Die bei einer derartigen Ausbildung der Speicherzellenschaltung
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benötigte Fläche ist nur noch durch die Transistoren bestimmt . und damit minimal.
Die Erfindung wird im folgenden anhand eines Ausführungsbeispiels unter Zuhilfenahme der Zeichnungen näher erläutert.
Es zeigen:
Fig. 1 das elektrische Schaltbild einer Speicherzelle nach der Erfindung;
Fig. 2 die Draufsicht auf einen Halbleiterkristall, in der die erfindungsgemäße Speicherzelle monolithisch integriert ist;
Fig. 3 einen Querschnitt entlang der Linie 3-3 in Fig. 2;
Fig. 4 die Spannungs-Stromcharakteristik der Basis-Emitterdioden und der Lastdioden der Speicherzelle nach den Fign. 1-3 und
Fig. 5 verschiedene Querschnitte durch den Halbleiterkristall, aus denen die einzelnen Prozeßschritte bei der Herstellung der erfindungsgemäßen Halbleiteranordnung ersichtlich sind.
In der in Fig. 1 dargestellten Schaltung weisen die Transistoren Tl und T2 jeweils 2 Emitter auf; ihre Basisanschlüsse sind mit den Kollektoranschlüssen des jeweils anderen Transistors verbunden; ebenso besteht eine Verbindung zwischen dem Emitter e2 des Transistors Tl und dem Emitter e3 des Transistors T2. Die miteinander verbundenen Emitter e2 und e3 sind an die gemeinsame Wortkeitung WL mit dem Anschluß 10 angeschlossen, so daß das der Speicherzelle zugeführte Potential für den Lese· und Schreibzyk~ lue verändert werden kann. Die Kollektoren der Transistoren Tl
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bzw. T2 sind über Dioden Dl bzw. D2 an den positiven Pol 12 der . Spannungsquelle angeschlossen.
Die Emitter el und ek der Transistoren Tl und T2 sind mit <äen " Bitleitungen bzw. Abfühlleitungen BO/Sl und Bl/SO bzw. den entsprechenden Anschlüssen 11 und 13 verbunden. Ähnlich dem Potential auf der Wortleitung WL können auch die Potentiale der Bitleitungen Bl/SO und BO/Sl zum Umschreiben der Speicherinformation geändert werden, Die Bitleitungen sind weiterhin mit einem nicht dargestellten Abfühlverstärker gekoppelt.
Unter der Annahme, daß in der Speicherzelle eine "1" (im Gegensatz zu einer binären "0") gespeichert ist, wird Transistor Tl leitend und Transistor T2 infolge der Kreuzkopplung nichtleitend gehalten werden. Der Potentialunterschied zwischen der Wortleitung WL und dem positiven Anschluß 12 der Spannungsversorgung wird so gewählt, daß nur die Diode Dl stark in Durchlaßrichtung vorgespannt ist. Auf diese Weise fließt der zur Aufrechterhaltung des Leitzustandes von Transistor Tl notwendige Strom durch die Diode Dl und Transistor Tl.
Bei leitendem Transistor Tl reicht die. über der Diode T2 anliegende Spannung nicht aus, diese voll leitend zu steuern. Die Diode D2 ist ein Bauelement mit nichtlinearer Charakteristik, es fließt durch sie lediglich ein sehr geringer Strom, d.h. die Diode D2 weist einen großen Widerstand auf. Die Verwendung einer Diode als Lastelement bringt auf diese Weise den Vorteil einer verringerten Verlustleistung.
Um einen bestimmten stabilen Zustand der bistabilen Speicherzelle aufrechtzuerhalten oder m.an.W., um einen Transistor gesperrt zu halten, während der andere leitend ist, ist es notwendig, daß die offene Schleifenverstärkung von der Basis eines der Transistoren zum Kollektor größer als 1 ist. Dieses wird dadurch erreicht, daß der dynamische Widerstand der Dioden Dl und D2 größer gemacht
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wird als der dynamische Widerstand der Basis-Emitterdioden der Transistoren Tl und 12-. Wie dieses im einzelnen verwirklicht ist, wird später im Zusammenhang mit der Beschreibung der Fign. 2 und 3 noch näher erläutert. '
Im nichtadressierten Zustand der Speicherzelle sind die über die Bitleitungen an die Emitter el und e4 angelegten Potentiale positiver als die über die Wortleitung WL an die Emitter e2 und e3 angelegten Potentiale. Demzufolge wird bei leitendem Transistor Tl der Strom vom Anschluß 12 durch die Diode Dl und den Transistor Tl zur Wortleitung mit dem Anschluß 10 fließen und auf i diese Weise die jeweiligen Transistordioden mit den Emittern el und e4 in Sperrichtung.vorspannen, so daß die Bitleitungen von der Speicherzelle getrennt sind.
Soll die gespeicherte Information aus der Speicherzelle ausgelesen werden, wird das Wortleitungspotential angehoben. Dadurch wird das Potential der Emitter e2 und e3 über das Potential der Emitter el und e4 gehoben. Bei leitendem Transis.tor T 1 fließt nunmehr der Strom durch die Diode Dl und den Transistor Tl zur Bitleitung BO/Sl. über den gesperrten Transistor T2 fließt kein Strom zur entsprechenden Bitleitung Bl/SO. Ein nichtdargestellter Differentialverstärker fühlt die Stromdifferenz zwischen den a beiden Bitleitungen ab, woraus eindeutig auf die gespeicherte Information zurückgeschlossen werden kann.
Ist in der Speicherzelle eine "0" gespeichert, wird beim Anheben des Wortleitungspotentials Transistor T2 anstelle von Transistor Tl leitend sein, so daß der durch Transistor T2 und Diode D2 zur Wortleitung WL fließende Strom umgeschaltet wird urü nunmehr über den Emitter e4 zur Bitleitung Bl/SO fließt. In diesem Falle fließt kein Strom über den Emitter el zur Bitleitung BO/Sl, weil Tl infolge der Kreuzkopplung der Transistoren Tl und 12 gesperrt ist. Entsprechend wird die durch den Differentialverstärker abgefühlte Stromdifferenz das umgekehrte Vorzeichen aufweisen, wo-
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rauf eindeutig auf den gespeicherten Zustand "O" geschlossen werden kann.
Nach Beendigung des Lesezyklus wird das Potential der Wortleitung WL wieder so weit abgesenkt, daß das Potential der Emitter e2 und e3 unter dem der Emitter ei und e4 liegt. Demzufolge wird der Stromfluß durch die Transistoren Tl oder T2 wieder zu den inneren Emittern e2 oder e3 umgeschaltet und über die Wortleitung WL abgeführt. Die Bitleitungen sind dann wieder von der eigentlichen Speicherzelle abgetrennt.
Es soll nun angenommen werden, daß in der Speicherzelle eine "1" gespeichert ist und der Zustand "0" eingeschrieben werden soll, d.h. die bistabile Speicherzelle soll so umgeschaltet werden, daß Transistor T2 anstelle von Transistor Tl leitend wird. Zur Durchführung dieser Schreiboperation werden auf die Wortleitung WL und die Bitleitung BO/Sl koinzidente Signale gegeben. Sowohl das Potential der Wortleitung WL als auch der Bitleitung BO/Sl wird angehoben, während das Potential der Bitleitung Bl/SO auf dem ursprünglichen Potential unter den angehobenen Pegeln der Wortleitung WL und der Bitleitung BO/Sl bleibt. Dadurch wird Transistor T2 über den Emitter e4 und die Leitung Bi/SO leitend. Sobald Transistor T2 leitend geworden ist, wird das Potential auf der BÖ/Sl Leitung sowie auf der Wortleitung WL wieder derart abgesenkt, daß die Wortleitung WL potentialmäßig tiefer liegt als die Bl/SO und die'BÖ/81 Leitungen, wobei die beiden Bitleitungen wieder auf demselben Potential liegen* Der Strom fließt nun über den Emitter .e-3 und die Bitleitungen sind wieder von der Speicherzelle abgetrennt. Soll eine "1" in die Speicherzelle eingeschrieben werden, wird die Bl/SO Bitleitung zusammen mit der Wortleitung WLpotentialmäßig angehoben, während die BO/Sl Bitleitung auf ihrem ursprünglichen Potential bleibt, so daß Transistor Tl über den Emitter el leitend ist und infolge der Kreuzkopplung Transistor T2 gesperrt gehalten wird.
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Die oben beschriebene Speicherzellenschaltung wird erfindungsgemäß besonders vorteilhaft in monolithischer Technik, wie in den Pign. 2 und 3 dargestellt, realisiert. Auf einem P* Substrat 16 hoher Leitfähigkeit ist eine N-dotierte Epitaxieschicht 14 aufgewachsen. Eine sich durch die Epitaxieschicht 14 bis auf das P+- Substrat erstreckende P+ Diffusion 18 bildet die Isolationsdiffusion, von der das in sieh geschlossene N Epitaxiegebiet 20 (Isolationswanne) eingeschlossen wird. In dieser Isolationswanne 20 sind zwei P Basisdiffusionsgebiete 22 und 24, jeweils für einen der beiden Transistoren Tl und T2, ausgebildet. In jedem dieser Basisdiffusionsgebiete 22 und 24 sind je zwei weitere N-Emitterdiffusionsgebiete 26, 28 bzw. 30, 32 eingebracht. Unter jeder Basisdiffusion 22, 24 befindet sich je ein Subkollektorbereich 34 bzw. 36 hoher Leitfähigkeit. Diese Subkollektorbereiehe stehen über je einen N+ Kanal 38 oder 40 mit der Kristalloberfläche in Verbindung.
Jedes Basisdiffusionsgebiet 22, 24 ist mit dem Subkollektor 34 bzw. 36 des jeweils anderen Transistors über die Metallisierungen 42 und 44 verbunden. Diese Metallisierungen 42 und 44 stellen die Kreuzkopplung zwischen den Transistoren dar. Die weitere Metallisierung 46 verbindet die Emitterdiffusionen 28 und 30 miteinander und dem Anschluß 10' der Wortleitung, während die übrigen Emitterdiffusionen über die Leiterzüge 48 bzw, 50 an die Bitleitungen BO/Sl bzw. Bl/SO angeschlossen sind. Schließlich besteht über die Metallisierung 50 eine Verbindung von der Isolationsdiffusion zum Anschluß 12.
Es ist ersichtlich, daß die gesamte Speicherzelle innerhalb einer einzigen Isolationswanne 20 untergebracht ist. Von der Spannungsversorgungsquelle fließt der Strom über den positiven Pol 12 durch die Isolationsdiffusion 18 zum P+ Substrat 16 mit hoher Leitfähigkeit, das als Spannungssuführungsebene dient. Dadurch wird das Substrat l6 gegenüber der darüber angeordneten Epitaxieschicht 14 positiv vorgespannt. Demzufolge fließt der Strom vom Substrat 16
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ausgehend durch die Epitaxieschicht IH zu den Ji* Subkollektorbereichen 3^ und 36» so daß von hier aus die Kollektoren der Transistoren Tl und T2 gespeist werden. Die. bo gebildete Kollektorlast besteht im wesentlichen aus einer räumlich verteilten Diode, die durch die Schichtenfolge N-Epitaxiesehieht/P+ Substrat unter dem Subkollektorbereieh gebildet wird. Die in dem Sehaltbild nach Fig. 1 eingezeichnete Last für die Speicherzelle wird also durch eine vertikale Struktur innerhalb des Halbleiterkristalls gebildet. Es wird daher keine zusätzliche Kristallfläche für diese Lasteleraente benötigt, wodurch die für die gesamte Speicherzelle erforderliche Fläche sehr gering gehalten werden kann.
Wie bereits im Zusammenhang mit der Beschreibung von Fig. 1 erwähnt wurde, ist der dynamische Widerstand der Dioden Dl und D2 etwa doppelt so groß wie der dynamische Widerstand der Basis-Emitterdioden der Transistoren Tl und T2, Dies wird erreicht, indem die Störstellenkonzentration des P+ Substrats relativ zu der der N-Epitaxieschicht höher gewählt wird als die Störstellenkonaentration der Emitterdiffusion relativ zur Basisdiffusion. Der höhere WMersfcandswert der Dioden ist, wie bereits erwähnt, für die Stabilität der Speicherzelle erforderlich. In Fig. 4 sind die Strom-Spannungscharakteristiken der Transistordioden bzw. der Dioden Bl und D2 als Ergebnis der gewählten höheren Störstellenkonzentration des F+ Substrats dargestellt.
In der beschriebenen Speicherzelle ist der Abstand zwischen den Transistoren Tl und T2 ausreichend groß, so daß der parasitäre horizontal© Widerstand 60 groß genug ists eine nachteilige Beeinflussung eer Arbeitsweise der Speicherzeile %® verhindern. Die in den Belohnungen dargestellten GrößenverhHltnisse sind lediglich ZUK Verdeutlichung so gewählt, nnä geben keineswegs' die tatsächlichen maßstäblichen. Verhältnisse wieder».. ' .
Ia Fig« "5 Binä die vers.cläi©ä@Eien Verfahresssseteitte zur Herstellung üQi? n&@i& ü®n·@pfinduisgsgeÄBesi Maßnahm©^, ausgelegten und-oben;.
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beschriebenen Speicherzelle dargestellt. Zuerst wird eine N-Epitaxieschicht 14a auf dem P+ Substrat 16 aufgewachsen. Der Aufwachsprozeß wird dann zum Einbringen der Subkollektorbereiche 3k und 36 unterbrochen. Anschließend wird der Aufwachsprozeß, wie in Fig. 5c dargestellt, weitergeführt. In diesem zweiten Epitaxiegebiet werden schließlich die notwendigen Basis-, Emitter-, Verbindung- und Isolationsgebiete in bekannter Weise hergestellt.
In dem beschriebenen bevorzugten Ausführungsbeispiel wurden Dioden als Lastelemente verwendet. Es können, jedoch erfindungsgemäß ebenso Widerstände als Lastelemente hergestellt werden. Indem man eine dickere N-Epitaxieschicht 14 vorsieht, können zwischen dem Substrat 16 und den Subkollektorgebieten 3k und 36 entsprechende Widerstandsstrukturen erzielt werden. Wählt man für das Substrat ein N+ Halbleitermaterial, können die zusätzlichen Diodenstrukturen zwischen dem Substrat 16 und der Epitaxieschicht Ik vermieden werden. In diesem Fall müssen jedoch aus Stabilitätsgründen die in der Epitaxieschicht Ik gebildeten vertikalen Widerstände ausreichend groß sein. Für den Fall eines N+ Substrats wird dieses vorzugsweise mit einer Metallschicht zur gleichmäßigen Spannungszuführung unter beiden Subkollektorgebieten plattiert. Wenn der Widerstand der Epitaxieschicht groß genug ist, können schließlich noch die Isolationsdiffusionen 38 und kO zwischen den Speicherzellen wegfallen.
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Claims (6)

  1. Patentansprüche
    Monolithische Halbleiteranordnung, bestehend aus einem Halbleitersubstrat mit einer darüber angeordneten Epitaxieschicht, in der die Schaltungsbauelemente in Planartechnik als verschieden dotierte Diffusionsgebiete ausgebildet sind, dadurch gekennzeichnet, daß in einem Abstand unter den Diffusionsgebieten (26, 28, 22 bzw. 30, 32, 24) für die Schaltungsbauelemente (Tl, T2), einschließlich etwaiger Subkollektorbereiche (34, 36)» eine elektrisch zugängliche Halbleiterschicht (16) hoher Leitfähigkeit angeordnet ist und daß zwischen dieser Halbleiterschicht (16) hoher Leitfähigkeit und dem benachbarten darüber in einem Abstand angeordneten Diffusionsgebiet (34, 36) für das Schaltungsbauelement (Tl, T2) vertikale Widerstands- oder Diodenstrukturen (Dl, D2) gebildet sind.
  2. 2. Anordnung nach Anspruch 1, gekennzeichnet durch die Halbleiterschichtenfolge P+ Substrat (16), N Epitaxie (14), N+ Subkollektor (34 bzw. 36) unter dem in bekannter Planartechnik gebildeten Halbleiterschaltungselement (Tl bzw. T2) zur Realisierung einer vertikalen, direkt mit dem Halbleiterschaltungsbauelement verbundenen Diodenstruktur (Dl bzw. D2).
  3. 3. Anordnung nach Anspruch 1, gekennzeichnet durch die Schichtenfolge N+ Substrat, N Epitaxie, N+ Subkollektor unter dem in bekannter Planartechnik gebildeten Halbleiterschaltungsbauelement zur Realisierung einer vertikalen, direkt mit dem Halbleiterschaltungsbauelement verbundenen Widerstandsstruktur.
  4. 4. Anordnung nach den Ansprüchen 1 bis 3» dadurch gekennzeichnet, daß die vertikalen Dioden- oder Widerstandsetrukturen die Lastelemente im Kollektorzweig eines Transietors dar-
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    - 13 stellen.
  5. 5. Anordnung nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß die Halbleiterschicht (l6) hoher Leitfähigkeit die Spannungszuführungsebene für die im Halbleiterkristall gebildeten Sehaltungsbauelemente darstellt»
  6. 6. Anordnung nach den Ansprüchen 1 bis 5* dadurch gekennzeichnet, daß in einer Speicherzellenschaltung mit einem direkt gekoppelten Transistor-Plip-Flop die in den Kollektorzweigen der Speiehertransistoren (Tl, T2) eingeschalteten Lastelemente (Dl, D2) in der Epitaxieschicht (14) zwischen der als Spannungszuführungsebene dienenden Halbleiterschicht (16) hoher Leitfähigkeit und den darüber in einem Abstand angeordneten Subkollektorbereichen (34, 36) ge~ bildet sind.
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DE19691959744 1968-12-23 1969-11-28 Monolithische Halbleiteranordnung Withdrawn DE1959744A1 (de)

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