DE2738678C3

DE2738678C3 - Monolithisch integrierte Speicherzelle

Info

Publication number: DE2738678C3
Application number: DE2738678A
Authority: DE
Inventors: Siegfried Kurt Dipl.-Ing. Dr. 7000 Stuttgart Wiedmann
Original assignee: IBM Deutschland GmbH
Current assignee: IBM Deutschland GmbH
Priority date: 1977-08-27
Filing date: 1977-08-27
Publication date: 1982-03-04
Also published as: DE2738678B2; US4158237A; FR2401489A1; DE2738678A1; FR2401489B1; GB1586323A

Description

Die Erfindung betrifft eine monolithisch integrierte Speicherzelle mit einem Flipflop aus zwei kreuzgekoppelten, jeweils einen Injektor und zugeordneten invertierenden Transistor umfassenden PL-Strukturen, wobei jeweils der Kollektor des invertierenden Transistors der einen mit der Basis des invertierenden Transistors der anderen Struktur verbunden ist.

Derartige Speicherzellen finden insbesondere Anwendung in Speicheranordnungen von digitalen Datenverarbeitungsanlagen. Die Speicherzellen werden dabei in einer Matrix angeordnet, so daß über entsprechende Selektionseinriehtungen jede einzelne Zelle adressiert und dabei binäre Daten in sie eingeschrieben oder aus ihr ausgelesen werden können.

Aus der Vielfalt der bekannten Speicherzellen sind im folgenden einige wesentliche, der erfindungsgemäßen Speicherzelle am nächsten kommende Ausführungsbeiipiele gewürdigt

So ist aus der DE-OS 18 17 481 eine Speicherzelle bekannt, die aus einem direkt kreuzgekoppelten, bipolaren Transistor^Flip-Flop besteht, dessen beide Kollcklor-Lastwiderstlnde zwei gleiche, als steuerbare Stromquellen wirkende, aktive Halbleiter-Bauelemente sind. Dabei bilden die beiden aktiven Halbleiter-Bauelemente zwei zu den Flip-Flop-Transistoren komplementäre Transistoren mit gemeinsamer Basis. Zum Ein- und Auslesen von Information sind dabei die Emitter zweier Transistoren gleichen Leitfähigkeitstyps wie die emitterverbundenen Flip-Flop-Transistoren mit gemeinsamen Kollektoren an ein Bitleitungspaar angeschlossen. Die Kollektoren und die Basisanschlüsse dieser Transistoren liegen auf gleichem Potential, wobei die Basisanschlüsse mit den Kollektoren dei beiden Flip-Flop-Transistoren verbunden sind. Diese bekannte Speicherzelle weist gegenüber anderen bekannten Speicherzellen eine Reihe von wesentlichen Vorteilen auf. Diese Vorteile sind beispielsweise geringer Platzbedarf in integrierter Bauweise, geringer Leistungsverbrauch im nichtadressierten Zustand, hohe Schreibe-Lese-Geschwindigkeit, einfacher monolithischer Aufbau in Verbindung mit einfacher Leitungsführung, wenig Anschlußkontakte und außerdem einfache Herstellbarkeit bei hoher Ausbeute und Zuverlässigkeit Eine Abwandlung dieser Speicherzelle ist aus der DE-OS 23 07 739 bekannt Diese Speicherzelle weist gegenüber der erstgenannten Speicherzelle Eigenschaften auf, die noch höheren Ansprüchen gerecht werden. Es werden weniger metallische Leitungen benötigt, so daß infolge der Reduzierung der durch die Elektromigration bedingten Schwierigkeiten eine höhere Zuverlässigkeit eine höhere Schaltungs- und Informationsdichte und damit eine höhere Wirtschaftlichkeit erreicht wird. Wesentlich ist dabei, daß nur eine einzige Metallisierungsschicht benötigt wird, so daß das Herstellungsverfaliren bei höherer Ausbeute und geringeren Kosten vereinfacht wird. Bei dieser bekannten Speicherzelle ist die Basis jedes Flip-Flop-Transistors mit dem Emitter eines zugeordneten komplementären Adressier-Transistors verbunden, diesen Kollektor mit der zugeordneten Bitleitung und dessen Basis an der Adreßleitung liegt Die komplementären Adressier-Transistoren werden während einer Schreiboperation invers betrieben und injizieren so Strom in die Basis des zugeordneten Flip-Flop-Transistors, womit man eine Erhöhung der Schreibgeschwindigkeit erreicht Durch laterale Anordnungen und Zusammenlegung der auf gleichem Potential liegenden Zonen der einzelnen Halbleiterelemente erhält man die angestrebte einfache Halbleiterstruktur. Dazu gehört insbesondere auch, daß die Kollektor-Lastwiderstände aus zu den Flip-Flop-Transistoren komplementären Transistoren bestehen, deren Emitter an eine erste Adreßleitung, deren Basis an eine zweite Adreßlpitung und deren Kollektoren an den

so Kollektor des jeweils zugeordneten Flip-Flop-Transistors gelegt sind.

Im Rahmen o'er Weiterentwicklung der aus der CE-OS 18 17 481 bekannten Speicherzelle ist aus der DE-OS 18 17 498 eine monolithisch integrierte Speicherzelle aus einem direkt kreuzgekoppelten bipolaren Transistor-Flip-Flop bekannt dessen beide Kollektor· Lastwiderstände wiederum zwei gleiche, als steuerbare Stromquellen wirkende, zu den Flip Flop Transistoren komplementäre Transistoren sind, die mit einem in einer gemeinsamen Basis angeordneten und an ein gemeinsames Yersorpngsspannungspotential angeschlossenen Emitter und seitlich Von diesem angeord^ neten Kollektoren als laterale Transistoren ausgebildet sind Zum Zwecke der Adressierung sind Wortleitungen und Versorgungsspannungszuführung zusammengelegt und die beiden Emitter der Flip-Flop-Transistoren sind mit je einer Bitleitung eines Bitleitungspaares verbunden. Die auf diese Weise ausgestaltete und betriebene

Speicherzelle weist insbesondere hinsichtlich des Adressierungsaufwandes verbesserte Eigenschaften auf. Auf dem Gebiet der logischen Verknüpfungsschaltungen mit Bipolartransistoren hat in den letzten Jahren eine bemerkenswerte Weiterentwicklung stattgefunden, die in der Fachwelt große Aufmerksamkeit auf sich gezogen hat und unter der Bezeichnung MTL (Merged Transistor Logic) oder auch PL (Integrated Injection Logic) breiten Eingang in die Fachliteratur gefunden hat Es wird beispielsweise auf die Aufsätze in IEEE Journal of Solid-State Circuits, Vol. SC-7, Nr. 5, Oktober 1972, Seiten 340 ff. und 346 ff. verwiesen. Als zugehörige Patentliteratur seien beispielsweise die US-PS 37 36 477 und 38 16 758 genannt Dieses Injektions-Logikkonzept beruht im wesentlichen auf invertierenden Ein- oder Mehrfachkollektortransistoren, die durch direkte, d. h, im Innern des Haibleiterkörpers vor sich gehende Injektion von Minoritätsladungsträgern in die Nähe (Größenordnung einer Diffusionslänge) ihrer Emitter-Basis-Übergänge gespeist werden. Dieses bipolare Logikkonzept ist durch kurze Schaltzeiten ausgezeichnet Außerdem ist die Eignung zum Aufbau extrem hochintegrierter logischer Großschaltungen mit einer hohen Zahl von auf einem einzelnen Halbleiterplättchen herstellbaren Verknüpfungsgliedern hervorzuheben. Um logische Schaltungen in hochintegrierter Technik herstellen zu können, müssen sie unter anderem im wesentlichen drei Voraussetzungen erfüllen. Die Grundschaltungen müssen möglichst einfach und platzsparend sein, um möglichst viele davon auf einem Hdlbleiterplättchen unterbringen zu können. Die Schaltungen müssen außerdem so ausgelegt sein, daß eine ausrei chende Geschwindigkeit keinen übermäßigen Anstieg der Verlustleistung auf dem Halbleiterplättchen zur Folge hat was gleichbedeutend mit der Forderung nach einem möglichst kleinen Produkt aus den Faktoren Verzögerungszeit und Verlustleistung pro Verknüpfungsfunktion ist Schließlich muß zur Erzielung einer guten Ausbeute und damit aus wirtschaftlichen, aber auch aus technologischen Gründen der erforderliche Herstellungsprozeß einfach und gut beherrschbar sein. Die beschriebenen invertierenden, logischen Schaltungen sind nicht nur in hervorragender Weise zam Aufbau von logischen Verknüpfungsschaltungen geeignet sie sind auch in vorteilhafter Weise als Baustein für monolithisch integrierte Speicherzellen einsetzbar. Dabei wird von der Tatsache Gebrauch gemacht, daß bei invertierenden logischen Schaltungen jeweils zwei Stufen erforderlich sind, um Speicherzellen nach Art von bistabilen Flip-Flops zu erhalten. Eine Speicherzelle besteht also aus zwei derartigen Grundschaltungen, die symmetrisch ausgebildet sind und bei denen jeweils der Ausgang der einen mit dem Eingang der anderen Schaltung zur Erfüllung der Rückkopplungsbedingung verbunden ist. Auf diese Weise entsteht die erforderliche Kreuzkopplung, wie sie bei den üblichen Flip-Flops vorhanden ist. Aus der DE-OS 23 07 739 ist bereits eine Speicherzelle bekannt die aus zwei der beschriebenen logischen Schaltungen zusammengesetzt .st und bei der der Kollektor des invertierenden Transistors der einen Schaltung jeweils mit der Basis des invertierenden Transistors der anderen Schaltung kreuzgekoppelt ist. Die beiden invertierenden Transistoren werden wiederum invers betrieben und bilden die eigentlichen Flip-Flop-Transistoren oder Schalttransistoren. Als Lastelement für b'eid«; Schahtransistoren dient der über eine gesonderte Leitung angeschlossene komplementäre Transistor jeder Giandschaltung, über den die Injektion der Minoritätsladungsträger, also die Stromversorgung erfolgt Zum Zwecke der Adressierung, d. h., dem Einschreiben und Auslesen der Speicherzelle in zusätzlich die Basis jedes Schalttransistors mit dem Emitter eines zugeordneten zusätzlichen, ebenfalls komplementären Adressier-Transistors verbunden, dessen Kollektor an der zugeordneten Bitleitung und dessen Basis an der Adreßleitung liegt Außer dem das Lastelement bildenden, injizierenden Transistor ist also

ίο zusätzlich ein Adressier-Transistor erforderlich, der wiederum durch eine laterale Transistorstruktur gebildet wird.

Durch laterale Anordnung der beiden, jeweils eine Speicherzelle bildenden Schaltungen und Zusammenlegen der auf gleichem Potential liegenden Zonen erhält man die angestrebte einfache Halbleiterstruktur. Mit dieser bekannten Speicherzelle läßt sich eine Speichermatrix aufbauen, bei der die Speicherzellen in mindestens zwei horizontalen Zeilen und mindestens vier vertikalen Spalten angeordnet sind. Eine erste vertikale Adreßleitung ist der erste. und zweiten und eine zweite vertikale Adreßleitung ist C er dritten und vierten Spalte zugeordnet Weiterhin ist eine erste horizontale Adreßleitung der ersten und eine zweite horizontale Adreßieitung der zweiten Zeile zugeordnet. Schließkeil ist ein erstes Bitleitungspaar der ersten Spalte, ein zweites Bitleitungspaar der zweiten und dritten Spalte und ein drittes Bitleitungspaar der vierten Spalte zugeordnet Jedes Bitleitungspaar verläuft dabei vorzugsweise in vertikaler Richtung zwischen den zugeordneten Spalten. Die Bitleitungen sind jeweils an die Kollektoren der Adressier-Transistoren, die erste Adreßleitung an die Emitter der die Lastelemente bildenden Transistoren und die zweite Adreßleitung an die Basen der Adressier-Transistoren angeschlossen.

Es ist die der Erfindung zugrunde liegende Aufgabe, ausgehend von den genannten bekannten Speicherzellen, eine monolithisch integrierte Speicherzelle der eingangs genannten Art anzugeben, die hinsichtlich der Betriebsweise, des Flächenbedarfs, der Verlustleistung und der Geschwindigkeit gegenüber den bekannten Spucherzellen erheblich verbessert ist Insbesondere besteht die Aufgabe darin, eine Speicherzelle anzugeben, die sich bei vernachlässigbarem Adressieraufwand durch relativ große Lesesignale bei hoher Lesegeschwindigkeit auszeichnet und bei der trotz erhöhter Packungsdichte die elektrischen Eigenschaften nicht negativ beeinflußt werden, wobei mit einem Minium an Metallisierungsaufwand, d.h. mit möglichst wenigen metallischen Leitungen auszukommen, angestrebt wird. Die Lösung dier-er Aufgabe ist im Anspruch 1 niedergelegt. Wird der Schalttransistor jeweils ah invers betriebene, vertikale Transistorstruktur innerhalb öiier einer Zeile der Matrix gemeinsamen Isolationswanne ausgebildet so kann eine vergrabene, hochdotierte Zone .nnerhalb der den Emitter b..Jenden Epitaxieschicht jeweils als Bitleitung verwendet werden. Als externe Leitung ist dann lediglich ein als Wortleitung dienender Leiterzug je Spalte der Matrix erforderlich, der nut den Injektoren sämtlicher in der Spalte liegender Speicherzellen verbunden ist. Die Ausnutzung des Injektionsprinzips gewährleistet die damit verbundenen, insbesondere das Herstellungsverfahren und den strukturellen Aufbau betreffenden Vorteile, wobei trot7 des minimalen Adressierungsaufwandes ein relativ großes Lesesignal bei hoher Lesegeschwindigkeit erreicht wird. Es wird eine extrem hohe Packungsdichte erzielt, ohne daß die elektrischen

Eigenschaften der Speicherzelle negativ beeinflußt werden.

Die Erfindung wird im folgenden anhand zweier in der Zeichnung dargestellter Ausführungsbeispiele näher erläutert Es zeigt

Fig. ΪΑ das Ersatzschaltbild der bekannten, als Baustein der erfindungsgemäDen Speicherzelle dienenden PLOrundstruktur*

Fig. IB eines der bekannten Ausführungsbeispiele der in Fig. IA im Ersatzschaltbild dargestellten i²L-Grundstruktur in Draufsicht,

Fig. IC eine Schnittansicht der bekannten PL-Grundstruktur F i g. IB,

Fig.2 das Ersatzschaltbild der erfindungsgemäDen Speicherzelle,

Fig.3A einen Ausschnitt der Struktur eines ersten Ausführungsbeispiels einer mit erfindungsgemäßen Speicherzellen aufgebauten Speichermatrix in Draufsicht,

F1 g. 3B eine erste Schnittansicht der Struktur gemäß Fig.3A,

Fig.3C eine zweite Schnittansicht der Struktur gemäß F i g. 3A und

Fig.4 einen Ausschnitt der Struktur eines zweiten Ausführungsbeispieles einer mit erfindungsgemäßen Speicherzellen aufgebauten Speichermatrix in Draufsicht

Zunächst sei die in den Fig. IA, IB und IC als Ersatzschaltbild, in Draufsicht und in einer Schnittansicht dargestellte und beispielsweise aus den bereus genannten US-Patentschriften 37 36 477 und 38 16 758 bekannte, das Injektionsprinzip verwirklichende I²L-Grundstruktur kurz erläutert Der Aufbau sowie die Wirkungsweise dieser Struktur sind in der eingangs genannten Literatur ausführlich abgehandelt, so daß hier lediglich eine zusammenfassende Darstellung gegeben zu werden braucht Die Bezeichnungen sind so gewählt daß aus ihnen gleichzeitig der Leitfähigkeitstyp der einzelnen Zonen zu ersehen ist Außerdem sind im Ersatzschaltbild die in der eigentlichen Struktur vereinigten, auf gleichem Potential liegenden Halbleiterzonen mit gleichen Bezugszeichen versehen.

Es sei an dieser Stelle darauf hingewiesen, daß mehrere Abwandlungen und Weiterbildungen der hier betrachteten I^JL-Grundstruktur bekanntgeworden sind, mit denen sich die erfindungsgemäße Speicherzelle ebenfalls vorteilhaft verwirklichen läßt

Wie den Fig. IB und IC zu entnehmen ist dient als Ausgangsmaterial ein schwach dotiertes Halbleitersubstrat P- eines ersten Leitfähigkeitstyps, also beispielsweise des P-Leitfähigkeitstyps. Auf dem Halbleitersubstrat P- befuvjet sich eine hochdotierte, vergrabene Zone N* des entgegengesetzten Leitfähigkeitstyps. Über der vergrabenen Zone N⁺ ist eine N-dotierte Epitaxieschicht Ni angeordnet In die Epitaxieschicht Ni sind in einem gewissen Abstand voneinander zwei zur Epitaxieschicht entgegengesetzt dotierte Zonen P1 und P2 eingebracht In der Zone P 2 befindet sich eine weitere, dazu entgegengesetzt dotierte Zone N 2. Die Zonen Pi, P2 und N2 sind über Kontakte mit Anschlüssen /, B und C versehen. An die vergrabene Zone N* ist ein Anschluß E geführt Das elektrische Ersatzschaltbild dieser Struktur ist in Fig. IA dargestellt wobei durch die gleichartige Bezeichnung der einzelnen identischen Zonen ein direkter Vergleich zwischen Struktur und Ersatzschaltbild ermöglicht ist

Demnach besteht die erfindungsgemäß verwendete invertierende logische Grundschaliung im wesentlichen

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so aus einem invertierenden Transistor 7*1 mit der Zonenfolge N2 P 2 NI₁ der durch direkte Injektion von Minoritätsladungsträgern gespeist wird.

Der invertierende Transistor Tl ist als invers betriebener, vertikaler Transistor aufgebaut Zum Zwecke der Injektion von Minoritätsladungsträgern ist ein dazu komplementärer Transistor T2 der Zonenfolge Pl Nl P2 vorgesehen, der in der betrachteten Struktur lateral ausgebildet ist Beide Transistoren sind in einer höchste Integration erlaubenden Weise unter Ausnützung gemeinsamer Halbleiterzonen miteinander integriert. Die Epitaxieschicht N1 dient gleichzeitig als Basiszone des lateralen Transistors Ti und als Emitter des vertikalen Transistors Ti. Die Zone Pl bildet den Emitter des lateralen Transistors T'L Die Zone P 2 bildet gleichzeitig die Basis des vertikalen, invertierenden Transistors Π und den Kollektor des injizierenden lateralen Transistors TZ Die Zone N 2 bildet den Kollektor des invertierenden Transistors Ti. An der den Emitter des injizierenden Transistors Ti bildenden Zone P1 befindet sich ein Injektoranschluß /, über den extern ein Strom in der gezeigten Pfeilrichtung eingespeist wird. Dieser Strom liefert den Betriebsstrom für den invertierenden Transistor Ti. An der die Basis dieses Transistors bildenden Zone P2 liegt ein Steueranschluß B₁ über den der Leitzustand des invertierenden Transistors Π schaltbar ist An der Zone Λ/2 befindet sich der Kollektoranschluß C, der gleichzeitig den Ausgang der invertierenden Grundschaltung bildet An der vergrabenen Zone N* befindet sich der Emitteranschluß E des vertikalen Transistors Tl.

Eine in allen wesentlichen Punkten optimale Anwendung der vorstehend beschriebenen PL-Grundschaltung ergibt sich erfindungsgemäß durch die Vereinigung zweier derartiger Grundschaltungen nach den F i g. 1 zu einer hochintegrierten Speicherzelle, wie sie aus dem Ersatzschaltbild nach Fig.2 zu eirsehen ist Die einzelnen Halbleiterzoncn sind mit den gleichen Bezugszeichen versehen wie in den Fig. 1, wobei die Bezeichnungen der einen der beiden Grundschaltungen zu Unterscheidung mit einem Strichindex versehen sind.

Die erfindungsgemäße Speicherzelle ist im Prinzip nach Art eines Flip-Flops aufgebaut Die beiden invertierenden Transistoren Tl und Ti' bilden dabei die eigentlichen Flip-Flop-Transistoren oder Schalttransistoren. Als Lastelemente sind in den Kollektorkreisen dieser Schalttransistoren dazu komplementäre Transistoren T2' bzw. T2 angeordnet Zur Verwirklichung der Flip-Flop-Funktion ist jeweils der Kollektor des einen Schalttransistors mit der Basis des anderen Schalttransistors zu verbinden, wodurch die erforderliche gegenseitige Rückkopplung erzielt wird. Ein wesentliches erfindungsgemäßes Merkmal besteht nun darin, daß das Lastelement des einen Zweiges des Flip-Flops unter Ausnutzung des bereits beschriebenen Injektionsprinzips gleichzeitig den Injektor für den Schalttransistor des anderen Zweiges bildet Der injizierende Transistor T2 bildet also sowohl das Lastelement des Schalttransistors Ti' als auch den Injektor für den Schalttransistor Tl. Der injizierende Transistor T2' stellt das Lastelement des Schalttransistors Tl und den Injektor des Schalttransistors Tl' dar. Ein weiteres wesentliches Merkmal der erfindungsgemäßen Speicherzelle besteht nun darin, daß die beiden InjektoranscMüsse der beiden injizierenden Transistoren T2 und T2' gemeinsam an «ine Wortleitung WL geführt sind, während der Emitter jedes Schalttransistors Tl bzw. Tl' an eine zugeordne-

te Bitleitung BQ bzw. Bi eines Bitleitungspaares geführt ist Von ausschlaggebender Bedeutung für die erfindungsgemäße Speicherzelle ist, daß die Emitterzonen A/l und JVl' der beiden Schalttransistoren Ti und Ti' bei unterschiedlichem Schaltzustand dieser Transi- ä stören bei zugeführtem gleichen Strom eine kleine Spannungsdifferenz bzw. bei angelegter gleicher Spannung eine kleine Stromdifferenz aufweisen. Integriert man also die beiden I²LrStrukturen in getrennten Isolationswannen, so kann über diese Isolationswänfieri to bzw. die darin angeordneten Emitterzonen Ni und Ni' der Schaltzustand der Speicherzelle ausgelesen werden.

Da also die Emitterzonen Ni und NV der beiden Schalttransistoren Ti und TV bei der Ansteuerung der Speicherzelle auf unterschiedlichen Potentialen liegen. sind die beiden Schalttransistoren bei der integrierten monolithischen Ausführung der Schaltung in getrennten Isolationswannen unterzubringen, was sich bei der Anschließenden Betrachtung der strukturellen Ausbildung zeigen wird. Da der Schaittransistor des einen Zweiges zusammen mit dem als Lastelement des änderen Zweiges dienenden komplementären Transiitor erfindungsgemäß jeweils eine FL-Grundschaltung bilden, sind diese beiden Transistoren also entsprechend der anhand der F i g. 1 beschriebenen bekannten I²L-Grundstruktur in einer gemeinsamen Isolationswanne unterzubringen. Ein wesentlicher Vorteil der erfindungsgemäßen Speicherzelle ergibt sich aus der Tatsache, daß als externe Leitung lediglich eine an die beiden injizierenden Transistoren T2' und 72 geführte Wortleitung WL erforderlich ist Die erforderliche Ki einkopplung erfolgt durch kurze Leiterzüge M1 und M 2, die jeweils die Kollektorzone N 2 bzw. N 2' des einen Schalttransistors mit der Basiszone P 2 bzw. P 2' des anderen Schalttransistors verbinden. Wie anschlie-Bend noch gezeigt wird, werden die beiden Bitleitungen BO und B1, die an die Emitterzonen N1 bzw. AM' der beiden Schalttransistoren Π bzw. TV geführt sind. Vorzugsweise durch in den zugeordneten Isolationswannen verlaufende, vergrabene, hochdotierte Zonen N* verwirklicht Alle weiteren im Ersatzschaltbild eingezeichneten !eitenden Verbindungen sind in der monolithischen Struktur nicht vorhanden, da sie entsprechend der I²L-Grundstruktur durch Zusammenlegen der gleichbezeichneten Zonen verwirklicht sind. Zum Zwecke der Erläuterung der Wirkungsweise sind parallel zu den beiden injizierenden Transistoren T2' und T2 gestrichelt für die jeweils inverse Stromrichtung rwei weitere Transistorstrukturen im Ersatzschaltbild gemäß F i g. 2 eingezeichnet Diese der Transistoren für so die inverse Stromrichtung sind in der Struktur nicht vorhanden, da sie dort identisch mit der jeweils injizierenden Transistorstruktur sind Diese zusätzlichen Transistorstrukturen im Ersatzschaltbild haben ihre Berechtigung, da bei einem leitenden Schalttransistor 7*1 bzw. TV in den jeweils zugehörigen Injektor ein Strom IERT! bzw. IERI rückinjiziert wird. Dieser Rückinjektionsstrom überlagert sich mit dem eigentlichen Injektionsstrom IE2' bzw. IEZ

Die monolithische Auslagerung einer mit erfindungsgemäßen Speicherzellen aufgebauten Speichermatrix ist in Draufsicht in Fi g. 3A und in Schnittansichten in den Fig.3B und 3C dargestellt Der in Fig.3A dargestellte Ausschnitt umfaßt zwei Zeilen und zwei Spalten, also vier Speicherzellen einer Speichermatrix. Jede Speicherzelle setzt sich aus zwei der in den Fig. IA bis IC dargestellten PL-Gmndstrukturen zusammen. Die beiden eine Speicherzelle bildenden Grundstrukturen sind jeweils durch eine Isolationszone IZ voneinander getrennt Der monolithische Aufbau besteht nun darin, daß auf ein Halbleitersubstrat P- eine Epitaxieschicht A/l aufgebracht ist Diese Epitaxieschicht A/l ist durch in Zeilenrichturig verlaufende Isolationszonen IZ streifenförmig unterteilt. Eine Zeile der Matrix umfaßt demnach zwei derartige streifenförmige Gebiete Ni, die durch eine Isolationszone IZ voneinander isoliert sind. Bei diesen Isolationszonen kann es sich beispielsweise Um dielektrische Zonen oder um P+-dotierte Zonen handeln, die bis in das Substrat P- reichen. In jedem Gebiet N1 ist eine durchgehende, in Zeilenrichtung verlaufende vergrabene Zone N* angeordnet, die der einen Zellhälfte sämtlicher Speicherzellen einer Zeile gemeinsam ist Diese vergrabenen Zonen AZ⁺ dienen als Bitleitungen BiO, BH, B20 und ß21. Die jeweils eine Speicherzelle bildenden beiden I²L-Grundstrukturen sind in Spaltenrichtung untereinander angeordnet und umfassen, wie in den Fig. iÄ bis iC angegeben, wiederum jeweils zwei lateral zueinander in der Epitaxieschicht N1 angeordneten Zonen Pl und P2 und eine weitere Zone A/2 innerhalb der Zone PZ Man erhält auf diese Weise eine Speicherzelle mit vertikalen Transistoren Π und TV mit den Zonenfolgen A/2 P2 Ni bzw. A/2' P2' N V und zugeordneten lateralen, die Injektion bewirkenden Transistoren T2 und 7*2' mit den Zonenfolgen Pl A/l P2 bzw. PV NV P2·. Die Kreuzkopplung wird durch zwei Leiterzüge M1 und M2 hergestellt die über einer die Gesamtanordnung bedeckenden Isolationsschicht IL verlaufen und die Zonen N 2 und P 2' bzw. N2' und P2 kontaktieren. Außerdem ist für jede Spalte der Matrix eine Wortleitung WL1, WL 2 vorgesehen, die sämtliche, die Emitter der lateralen, injizierenden Transistorer T2 bzw. 7*2' bildenden Zonen Pi und Pl' sämtlicher Speicherzellen einer Spalte miteinander verbinden. Benachbarte Speicherzellen einer Zeile können durch eine geeignete Sperrzone BZ gegeneinander isoliert werden. Diese Sperrzone verhindert parasitäre Kupplungen zwischen den Zellkomponenten zweier benachbarter Zeilen einer Zeile. Diese Sperrzone kann entweder aus einer N+ -Diffusion, einer P-Diffusion, die an ein festes Potential angeschlossen ist oder aus einer passiven Zone bestehen. Diese Sperrzone verringert die für eine Speicherzelle erforderliche effektive Fläche. ·

Eine vorteilhafte Abwandlung der in Fig.3A gezeigten Speichermatrix ist in Fig.4 dargestellt Bei der hier betrachteten Struktur sind die negativen Einflüsse der Sperrzonen auf den Flächenbedarf verringert Es sind jeweils zwei in der Zeile aufeinanderfolgende Speicherzellen spiegelbildlich angeordnet wobei der Abstand der Injektionszonen Pl bzw. Pl' der benachbarten Zellen nur einen minimalen Abstand aufweisen müssen und der Flächenaufwand für die Sperrzone nur nach jeweils zwei Speicherzellen notwendig ist Bei der Selektion der Wortleitung WL 2 muß lediglich dafür gesorgt werden, daß die benachbarte Wortleitung WL1 auf ein festes Potential gelegt wird, das so bemessen ist, daß von den der Wortleitimg WL1 zugeordneten Injektionszonen, Pl bzw. PV keine Ladungsträger injiziert werden.

In allen anderen Punkten entspricht die Speicheranordnung gemäß F i g. 4 der der F i g. 3A-

Die Betriebsweise einer erfindungsgemäßen Speicherzelle sei anhand des Ersatzschaltbildes gemäß F i g. 2 näher erläutert, in das die Bezeichnungen der zur Beschreibung der Betriebsweise erforderlichen Be-

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verteilt

Zum Adressieren der Speicherzelle wird das Potential der Wortleitung WL um einige hundert MiIIi-VoIt angehoben.

Zum Auslesen der Information gibt es im wesentlichen zwei verschiedene Betriebsweisen, die auch miteinander komhinierbar sind.

Bei der ersten Betriebsweise werden die beiden Bitleitungspotentiale VBE und VBE' an den beiden Bitleitungen BO und B\ auf dem gleichen Wert gehalten, so daß auch für die Emitterströme IE1 und IEV gleich groß sind. (Da das Potential an der Wortleitung um einige hundert Milli-Volt angehoben wird, erhöhen sich auch die Bitleitungspotentiale entsprechend.) Um eine größere Lesegeschwindigkeit lu erzielen, wird der Strom IWL auf der Wortleitung gegenüber dem Ruhezustand erhöht Die nichtselektierten Zellen am gleichen Bitleitungspaar B O, B1 werden dabei praktisch von der Stromversorgung abgeschaltet, da die Basis-Emitterspannungen der Lasttransistoren Tl und TT um etwa 50OmV erniedrigt wird. Die Information bleibt aber durch die gespeicherte Ladung in den Schalttransistorfcapazitäten für eine lange Zeit (verglichen mit der Lesezeit) erhalten. Da die nichtselektierten Speicherzellen während des Lesevorganges praktisejl·- keinen Strom führen, können diese auch keinen Strom in die Bitleitungen 50, Bi liefern. Die selektierte Speicherzelle aber liefert unterschiedliche Ströme /0 und /1 in die Bitleitungen, und zwar abhängig vom Speicherzustand der Speicherzelle, so daß mit Hilfe eines an die Bitleitungen BO und Bi angeschlossenen Stromdifferenzmessers der Speicherrustand der Zelle festgestellt werden kann. Die Stromdifferenz 10—Ii wird im folgenden Abschnitt berechnet, wobei angenommen wird, daß TV leitend und Ti gesperrt ist Dieser Schaltzustand kann beispielsweise einer gespeicherten binären Kins zugeordnet sein. Wie bereits oben erwähnt, liegen die beiden Bitleitungen BO und B1 auf gleichem Potential, so daß VBE= VBE' und IEZ=IEl=IE ist Der Bitleitungsstrom /0 wird allein aus dem Basisstrom IBl des Transistors Tl gebildet, und zwar entsprechend

/0 = (1 - al) · ZE,

(D

da der über den Lasttransistor Tl in der inv^rsen Richtung räckinjizierte Sirom IER 2 Nuii ist und auch der Schalttransistor Ti keinen Strom ftinrt Der

triebsgrößen eingezeichnet sind. Für ein praktisches Ausführungsbeispiel sind typische Betriebsgrößen angenommen.

Im Ruhezustand werden die beiden Bitleitungen BO und B1 auf gleichem Potential gehalten (etwa 0 Volt). Den Emittern Pi und PV der beiden als Lastelemente wirkenden Transistoren Tl und TT wird über die Wortleitung WL vorzugsweise ein sehr kleiner Ruhestrom eingespeist, so daß die Speicherzelle mit sehr kleiner Ruheleistung arbeitet Da die Basis-Emitterspan- ι ο ist nungen VBE und VBZj'der beiden Transistoren Tl und T2' gleich groß sind, sind auch die Emitterströme IEl und IET gleich, so daß für die Stabilität der Speicherzelle die Stromverstärkung der Schalttransistoren Ti und TV lediglich größer als Eins sein muß. Alle an eine gemeinsame Wortleitung WL angeschlossenen Speicherzellen werden vom Strom IWL einer gemeinsamen Stromquelle gespeist Aufgrund der guten Gleichlauf-Eigenschaft der /WP-Transistoren Tl und TT Bitleitungsstrom /1 setzt sich zusammen aus

/1 = (1 - al') IE+ (1- a RT) IERV + IE V.

(2)

Für viele praktische Fälle ist der Bäsisstfom IBV klein gegenüber dem Emitterstrom /£2',sodaß

IERT al' ■ IEl' = al' · IE

(3)

Der Emilterstrom IEV ist dann etwa gleich dem Kollektorstrom ICV des Transistors TV, der aber gleich dem Kollektorstrom des Transistors Tl ist entsprechend

IEV ICV = al ■ IE.

(4)

25 Setzt man die Gleichungen (3) und (4) in die Gleichung (2) ein, so erhält man

« /1 (1 - al') IE + (\ - α R2') T ■ IE+al ■ IE.

(5)

Bei symmetrischen Lasttransistoren Tl und Tl' wird «? und al' gleich groß. Damit erhält man aus Gleichung

^I i [I+(\-a RT) al] IE (6)

Für das Stromverhältnis IiIIO erhält man aus den Gleichungen (1) und (6)

1 -al
oder

/1//0 = \+ßl (2 -a R T).

al(l-aRT)

\-al

Dieses Stromverhältnis kann nun durch einen niederohmigen Differenzverstärker an den Bitleitungen 50, Bi angezeigt und damit der Zustand der Speicherzelle festgestellt werden.

Bei der zweiten Lesemethode werden die Bitleitungsströme /0 und /1 gleich gehalten und die daraus resultierende Bitleitungsspannungsdifferenz VBE- VBE' zur Feststellung des Zustands der Speicherzelle benützt Diese Spannungsdifferenz wird im folgenden berechnet Aus Gleichung (1) erhält man

/Z?2 = IOn-al.
Aus Gleichung (2) folgt

70 = /1 = {\ -aT) IET+ (\-aRT)IERT+IEV.

Mit den Gleichungen (3) und (4) erhält man nach entsprechender Umwandlung

IET = 10

1 - 2 - al

(10)

Mit gleichen Stromverstärkungen der Lasttransistoren T2 und TX, also mit 2=2' erhält man

65 IET = /0 -

(1 -2 · al + al - aRT)

(1 - al) (10)

IElIiET = 1 +

al ■ aRl'
1-2 -al '

Da VBE-

.V7Mn-~-ist(VT—.

IS

ist die Temperaturspannung und IS ist der Sperrsättigungsstrom), ergibt sich für die Spannungsdifferenz Δ V= VBE- VBE'der Wert Δ F= VT · In ΪΕ7Ι1ΕΎ oder

AV = VT- In

Γΐ+ Ί . (12)

L 1-2 · £i2 J ^{v y}

Kür tfas Stromverhältnis IE2/IE2' erhält man aus den Gleichungen (8) und (10)

' = OiR 2 und öc2 α/? 2' <1 eine Spannungsdifferenz

(11)

= 26 mV bei 25° C AV « 26mV

g2 · g/?2
1-2·«2

Diese Spannungsdifferenz wird durch einen hochohmigen Differenzverstärker an den beiden Bitleitungen

Hat der Anzeigeverstärker im Falle der Strommessung [Gleichung in (7)] einen nicht vernachläßigbaren innenwiderstand oder ist der Eihgangswiderstand des Differenzverstärkers im Falle der Spannungsmessung [Gleichung (12)] nicht genügend hochohmig, so ergibt sich eine Betriebsweise, die zwischen den beiden Extrernfällen »eingeprägter Strom« Und »eingeprägte Spannung« liegt

Für die erfindungsgemäße Speicherzelle erhält man in einem praktischen Beispiel nach Gleichung (12) mit Das ergibt mit tx2>otR2 und o<2 = 03 und «2'= 0,2 eine Spannungsdifferenz von Δ V= 3,9 mV.

Dieser Wert von Δ V ist völlig ausreichend, um mit vertretbarem Aufwand verstärkt werden zu können.

Der Schreibvorgang ist relativ einfach. Wie beim Lesen wird die Wortleitung um etwa 0,5 V angehoben. Soll beispielsweise der Schalttransistor TV ausgeschaltet werden, so wird die Bitleitung Bi so weit angehoben, daß kein Emitterstrom IE2' und damit auch kein Basisstrom IB V in den Schalttransistor TV fließen kann.

Das in den F i g. 3 und 4 gezeigte Auslegungsschema zeigt, daß die Speicherzelle mit äußerst geringem 2G Plätzäüiwänd reäüsierbü* ist. Insbesondere bei moderner Isolationstechnik (passive Isolation z^ B. durch Oxid) erhält man oine beträchtliche Erhöhung der Speicherzellendichte gegenüber bekannten Speicherzellen, weil nur eine einzige Metalleitung, nämlich die Wortleitung WL erforderlich ist, um die Zelle η einer Speichermatrix zu verdrahten. Aufgrund der reduzierten Anzahl von Metalleitüngen ergibt sich aich eine beträchtlich erhöhte Zuverlässigkeit und die v< rwendeten Sperrzonen verhindern eine Kopplung zwischen zwei benachharten Speicherzellen einer Bitleitung.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Monolithisch integrierte Speicherzelle mit einem Flipflop aus zwei kreuzgekoppelten, jeweils einen Injektor und zugeordneten invertierenden Transistor umfassenden PL-Strukturen, wobei jeweils der Kollektor des invertierenden Transistors der einen mit der Basis des invertierenden Transistors der anderen Struktur verbunden ist, dadurch gekennzeichnet, daß die beiden PL-Strukturen in getrennten Isolationswannen eines Halbleiterkörpers integriert sind, daß die Wortleitung (WL) einer Speicherzelle an beide Injektionszonen (Pl, PV) geführt ist, und daß jede Bitleitung (BO, B1) aus einer hochleitenden, vergrabenen Zone (N⁺) innerhalb der den Emitter (Nl, Nl') des jeweils zugeordneten Schalttransistors (Ti, TV) enthaltenden Isolationswanne besteht

2. Monolithisch integrierte Speichermatrix aus Speicherzeilen nach Anspruch 1, dadurch gekennzeichnet, daß die sich entsprechenden PL-Strukturen aller Speicherzellen, denen ein Bitleitungspaar (B 10, B11 bzw. S 20, B 21) gemeinsam ist, in zwei in Zeilenrichtung verlaufenden Isolationswannen aneinandergereiht sind und daß die Injektionszonen (Pi, PV) der in Spaltenrichtuig aneinandergereihten Speicherzellen durch eine gemeinsame Wortleitung (WL 1 bzw. WL 2) verbunden sind. -

3. Monolithisch integrierte Speichermatrix nach Anspruch Z dadurch gekennzeichnet, daß die in Zeil enrich tUi.g aufeinanderfolgenden PL-Strukturen jeweils durch eine Spe-rzone DZ) getrennt sind.

4. Monolithisch integrierte Speichermatrix nach Anspruch 2, dadurch gekennzeichnet, daß jeweils zwei in Zeilenrichtung benachbarte PL-Strukturen spiegelbildlich zueinander angeordnet sind (F i g. 4) und daß nur zwischen den aneinandergrenzenden Basen (P2 bzw. P2') von Schalttransistoren (Tl, TV) Sperrzonen (BZ) angeordnet sind.