DE2033260C3 - Kapazitiver Speicher mit Feldeffekttransistoren - Google Patents

Description

Die Erfindung betrifft einen kapazitiven Speicher nach dem Oberbegriff des Patentanspruchs I.

Es ist bereits bekannt. Feldeffekttransistoren für Speicherzwecke zu verwenden. Hierbei erfolgt eine Verbindung mehrerer derartiger Transistoren in jeder Speicherzelle zu einer Verriegelungsschaltung, Derarlige Speicher benötigen jedoch zahlreiche aktive Elemente in jeder Zelle und daher für diese eine relativ s große Fläche auf der Trägerschicht einer integrierten Schaltung, Diese Konstruktionsart begrenzt deshalb die Anzahl der auf einer Trägerschicht aufbaubaren Speicherzellen und erfordert außerdem die Verwendung längerer Treiber- und Abfrageleitungen, wodurch

ι» die Arbeitsgeschwindigkeit des Speichers vermindert wird.

Eine andere Speicherart mit Feldeffekttransistoren zeigt die US-Patentschrift 33 87 286. Hierbai werden kapazitiv arbeitende Speicherzellen mit jeweils zwei

is Feldeffekttransistoren beschrieben. Jede Zelle vermag ewi binäres Signal durch Aufrechterhaltung der Ladung der Kapazität zwischen dem Toranschluß und der Trägerschicht eines der beiden Transistoren zu speichern. Doch auch diese Speicherzelle benötigt noch eine relativ große Fläche auf der Trägerschicht. Ein weiterer Nachteil entsteht dadurch, daß die Abfrage der gespeicherten information aus einer Speicherzelle Störungen bei den anderen an der gleichen Abfrageleitung liegenden Speicherzellen hervorruft. Dies ergibt

2^r) sich dadurch, daß die Speichertransistoren direkt mit der Abfrageleitung verbunden sind. Es ist daher schwierig, bei diesem Speicher eine ausreichende Zuverlässigkeit zu erreichen.

Außerdem ist aus dem IBM-TDB, Oktober I%6,

»ι S. 553 und 554 eine Speicherzelle mit drei Transistoren bekannt geworden, bei der der dritte Transistor als kombinierter Eingabe-ZAusgabetransistor dient. Diese Speicherzelle ist außerdem aus bipolaren Transistoren und Feldeffekttransistoren zusammengesetzt, wodurch

π bei der Herstellung und beim Betrieb viele Nachteile entstehen, da hier Prozeßschritie zur Herstellung der bipolaren Transistoren mit Prozeßsehritten zur Herstellung von Feldeffekttransistoren, die völlig voneinander verschieden sind, vermischt werder, müssen.

•up Außerdem sind in der DE-OS 17 7·; Ί59 Speicherzellen vorgeschlagen worden, die aus drei Feldeffekttransistoren bestehen. Dieser Aufbau erzielt jedoch noch nicht die gewünschte Integrationsdichle innerhalb eines Speicherverbands bei ausreichend großer Ununfällig-

■r> keil gegen Störungen.

In der DEOS 20 13 2JJ ist ein elektronischer Speicher bekannt geworden, dessen Speicherelemente ebenfalls aus Feldeffekttransistoren bestehen. Eine derartige Speicherzelle besteht ans einem ersten, einem

■)0 zweiten und einem dritten Transistor, von denen jeder eine erste, zweite und dritte Elektrode aufweist, wobei an der Verbindung zweier Elektroden verschiedener Transistoren eine binäre Information in Form einer elektrischen Ladung speicherbar ist. Die Spcicherschal-

v, lung kann ein dem Laclungswert entsprechendes Lesesignal erzeugen oder die gespeicherte Ladung gemäß der Speicherschaltung zugeführten Einschrcib-Signale verändern. Durch die relativ kleinen erreichbaren Kapazitäten zur eigentlichen Speicherung von

Mi Informationen bei Speichern mit höchster Integrationsdichte ist ein sicheres Arbeiten einer derart aufgebauten Speicherzelle noch nicht möglich.

Der Erfindung liegt deshalb die Aufgabe zugrunde, einen hochintegriertcn Speicher mit Fckleffektlrarisi-

iΓι stören /\\ schaffen, bei dem jede Speicher/eile eine relativ kleine (lache benötigt und der den hohen Anforderungen an die Zuverlässigkeit entspricht.

Die erfindungsgemäße Lösung der Aufgabe besieht

im Kennzeichen des Palentanspruchs 1,

Ausbildungsformen der Erfindung sind in den Patentansprüchen 2 bis 6 gekennzeichnet.

Der große Vorteil der vorliegenden Speicherzelle ist dadurch begründet, daß bei äußerst günstigen Platzverhältnissen im Lay-out eine Speicherzelle geschaffen wurde, bei der eine einwandfreie Trennung des Speichertransistors von der Ein-/Ausgabeleitung geschaffen wurde, so daß sie ein äußerst stabiles Verhalten aufweist, das die Bisherigen Speicherzellen bei einer derartigen Integrationsdichte nicht aufweisen.

Die geringe Fläche einer Speicherzelle wird durch die besondere Zuordnung der Feldeffekttransistoren auf der Trägerschicht zueinander erreicht. Dies ergibt eine größere Packungsdichte und somit geringere Herstellungskosten pro Speicherzelle. Jede Zelle enthält einen Eingabe- und Ausgabe-Transistor, mit denen der Speichertransistor verbunden ist. Dadurch wird die erforderliche Isolierung des Speichertransistors von der EinVAusgabeleitung geschaffen.

Die Erfindung wird im folgenden anhand eines in den Figuren dargestellten Ausführungsbeispieies näher erläutert. Es zeigt

Fig. 1 eine schematische Darstellung der elektrischen Verbindungen in einem erfindungsgemäß aufgebauten, wortorganisierten Speicher,

F i g. 2 die Draufsicht einer Speicherzelle des in F i g. 1 gezeigten Speichers und die

Fi g. 3 und 4 senkrechte Schnitte durch die Speicherzelle nach Fi g. 2.

Der in Fig. I dargestellte Speicher ist eine Anordnung aus η ■ η Speicherzellen 10. von denen jede aus drei Feldeffekttransistoren 12, 14 und 16 besteht, !n diesem Ausführungsbeispiel sind nur¹) /eilen gezeigt, da dies zur Erläuterung des F.rfindungsprinzips genügt. In der Praxis hissen sich natürlich weit größere Anordnungen aufbauen, leder der drei Transistoren in einer Speicherzelle 10 besitz! eine Steuerelektrode 12Gbzw. I4Gbzw. 16(7. einen Senkenbereich I2£>bzw. \4Db/.w. l6Dund einen Quellenbcrcich 125 bzw. 145 bzw. 165. Die verwendeten Transistoren sind Oberflächen-Feldeffekttransistoren. Sie sind auch als Metall-Oxyd-Halbleiler-Transisioren bekannt. Sie werden auf einer Trägerschicht aus halblcitendcm Materia! mit einer bestimmten Leitfähigkeit, beispielsweise P-Ieitcndem Silizium gebildet. Die Quellen- und Scnkcnbcrcichc sind dann stark N-dotierl. Diese beiden Bereiche werden durch einen Kanal an der Oberfläche des Trägcrplättchens unmittelbar unterhalb der Torelektrode verbunden.

Hs bestehen somit zwei entgegengesetzt geschaltete Dioden zwischen dem Quellen- und dem Scnkcnanschluß, wodurch bei fehlender Vorspannung an der Torelektrode kein Strom über den Kanal fließen kann. Wenn eine positive Spannung an die Torelektrode gelegt wird, nimmt die Anzahl der Löcher an der Oberfläche ab und ein weiteres Ansteigen der Vorspannung verursacht eine Ansammlung von Kiektronen an der Oberfläche. Der Kanal geht über von der P Leitfähigkeil zur N-I.eilfähigkcit, wodurch ein leitfähiger Kanal zwischen dem Quellen- und dem Scnkcnbereich gebildet wird, Dieser Transistor stellt einen Anreicherungs-Typ dar. bei dem tier Kanal /wischen Quellen- und .Senkenbereich gewöhnlich nicht leitend isl und durch ein positives Signal an der Torelektrode leitend wird. Für die Stromleitung muH eine Spannung /wischen den Quellen- und Senkenanschlüssen bestehen und das Potential an der Torelektrode muß das Potential am Quellenansi lil.il.l. das negativer ist als das Potential am Senkenanschluß, um die Schwellenspannung des Transistors übersteigen.

Der Speicher nach der Erfindung ist nicht auf Transistoren mit NPN-Struktur begrenzt, sondern es ί können auch PNP-Transistoren verwendet werden. Ebenso können anstelle von Feldeffekttransistoren vom Anreicherungs-Typ solche vom Verarmungs-Typ benutzt werden, bei denen der Kanal zwischen Quelle und Senke normalerweise leitend ist und durch Signale an

in der Torelektrode gesperrt werden kann. Hierzu müssen jedoch die in die Schaltung zu Steuerzwecken gegebenen Signale entsprechend geändert werden.

Die Arbeitsweise des in Fig. 1 gezeigten Speichers beim Lesen und Schreiben von Informationen wird durch einen Wortireiber, dargestellt durch den Block 20, und durch einen Bit-Treiber und Leseverstärker, dargestellt durch den Block 22, gesteuert. Der Wort-Treiber 20 betätigt eine Mehrzahl von Θ 1- und θ 2-Leitungen über ein nicht gezeigtes Decodier-Netzwerk, welches nacheinander diejenigen Spalten von Speicherzellen auswählt, in weiche Informationen eingegeben oder welche abgefragt werden sollcn. Die 0 1- und θ 2-Leitungen steuern den Lese- und Schreibzyklus für jede Speicherzelle. Eine größere

->j Anzahl von Bitleitungen 24 verbindet jede der Speicherz'Jlen an den Senkenanschlüssen 12Dund 14D mit den Leseverstärkern, die nicht zu dem Halbleiterplättchen gehören. Auf die Bitleitungen wird während des Schreibzyklua eine Signalspannung gegeben und

in während des Lesczyklus wird ein Signalr.bfall auf den Billeitungen abgefühlt. Da die Bitlcitungen sowohl bei der Ein- als auch bei der Ausgabe benötigt werden.

erfolgen der Lese- und der Schreibzyklus nacheinander.

Der Betrieb einer einzelnen Speicherzelle wird im

ti folgenden anhand der in der linken oberen Ecke der Speicheranordnung befindlichen Speicherzelle 10,Λ-Ι erläutert. Während des Schreibzyklus wird vom Wort-Treiber 20 ein Signal auf die Leitung 0 2-1 und damit auf die Torelektrode 12G gegeben. Normaler», ei-

■i(i se befindet sich der Transistor 12 im nichtleitenden Zustand, er wird jedoch durch das Signal an der Torel.ktrodc leitend gemacht. Dadurch wird das Poiential am Scnkcnanschluß I2D auf den Qucllcnanschluß 125 und somit auch auf die Torelektrode 166'

4i übertragen. Wenn ein Informationsbil eingespeichert werden soll, so wird während dieses Zustands des Transistors 12 vom Bit-Treiber auf die Bitleitung 24/1 ein Signal gegeben, das an die Torelektrode 16(7 gelangt. Die zwischen dieser und dem Qucllcnanschhiß

id 165 des Transistors 16 liegende Kapazität, dargestellt durch den Kondensator I6C, wird je nach der zu speichernden Information aufgeladen oder nicht aufgeladen. Die Ladung bleibt für eine Zeil erhalten, die lang ist im Vergleich zu der für einen Lesc'/Schreibvorgang

>■> erforderlichen Zeit. Obgleich eine Entladung des Kondensators 16Γ stiitfindet. hält sich die Lacking für etwa 80% der Arbeitszeit des Speichers. Die dadurch erforderliche Regenerierung der gespeicherten Information erfordert etwa 10 bis 20% der Speicherarbcits-

Wi zeit.

Nachdem die Information im Kondensator 16Γ gespeichert ist. wird das Signal von der Leitung H 2-1 fortgenommen und somit der Transistor 12 gesperrt. Bei einem nachfolgenden Lesevorgang wird vom Wort-

h~> Treiber 20 über die Leitung Hl-I ein Signal auf die Torelektrode 14(>' des Transistors 14 gegeben. Dieser wird dadurch leitend. Cileichzeitig wird vom Bit-Treiber im Block 22 ein Signal auf die Bitleitung 244 gegeben.

Ist der Kondensator I6(" geladen, dann erfolgt durch diesen über den Transistor 14 eine Absenkung des Signalpegels auf der ßiilciiung 24A. die durch den zugehörigen Leseverstärker im Block 22 festgestellt wird. Die Absenkung ergibt sich dadurch, daß durch den geladenen Kondensator 16Γ der Transistor 16 leitend gehalten wird und nun über diesen und den ebenfalls leitenden Transistor 14 das Nullpotential der Leitung 26 auf die Bitleitung 24,4 gelangt.

Ist der Kondensator 16Cbeim Speichervorgang nicht aufgeladen worden, weil z. B. ein Null-Bit eingespeichert werden sollte, dann bleibt der Transistor 16 gesperrt und es erfolgt beim Lesevorgang keine Absenkung des Signalpegels auf der ßitleilung 24A. Auf diese Weise kann die gespeicherte Information erkannt werden.

In gleicher Weise wie die Speicherzelle 104-1 werden auch die Speicherzellen IOß-1 und 10Ol derselben Spalte zur gleichen Zeit über die Leitung θ 2-1 bzw. Θ 1-1 angesteuert. Es wird also jeweils ein Wort eingespeichert bzw. ausgelesen. Dabei werden jeweils beide vom Wort-Treiber 20 ausgehenden Leitungen nacheinander erregt, so daß immer ein Lese-ZSchreibzyklus für ein Wort stattfindet.

Die yanzi in der F i g. I gezeigte Anordnung der Speicherzellen 10 kann als integrierter Schaltkreis auf einem einzigen Silizium-Plättchen hergestellt sein. Eine vorzugsweise Ausführung einer solchen Zelle ist in den F i g. 2, 3 und 4 gezeigt. Die F i g. 2 stellt die Draufsicht einer Speicherzelle innerhalb des integrierten Schaltkreises dar und die F i g. 3 und 4 sind Schnittbilder durch das Silizium-Plättchen.

Das Ausgangsmaterial für den integrierten Schaltkreis bildet die Silizium-Trägerschicht 30, die Pdoiicrt und an ein Bezugspotential angeschlossen ist. Die eine Seite der Trägerschicht 30 ist mil einer relativ dicken Schicht 32 aus Siliziumdioxyd überzogen. Die Quellen- und Senkenbereiche der Transistoren sind stark N-dotiert und werden durch Diffusion erzeugt. Sie bilden Teile der Bitleitung 24 und der auf Nullpotential liegenden Leitung 26 sowie der eindiffundienen Bereiche A' und Y. Die Leitungen 24 und 26 sind in die Tragerschicht eindifiiindiert und verlaufen üuci ucicn ganze Länge. Sie bilden Quellen- und Senkenbereiche 16S. I2D und 14D in der Nähe der Torelektroden. Nachdem die Diffusion abgeschlossen ist. wird die Schicht 32 aus Siliziumdioxyd auf der gesamten Oberfläche der Trägerschicht gebildet. Diese dient zur Trennung der Steuerelektroden von den Quellen- und Senkenbereichen. Auf der Schicht 32 werden Aluminiumbahnen zum Verbinden der einzelnen Speicherzellen untereinander erzeugt. Diese sind mit θ 1 und Θ 2 bezeichnet und sind im Bereich der Feldeffekttransistoren so ausgeweitet, daß sie diese überdecken und die Torelektroden 12C und 14C bilden. Sie besitzen innerhalb der Schicht 32 eine konische Form und liegen jeweils gegenüber den sich zwischen den Quellen und Senken erstreckenden Bereichen der Trägerschicht 30 und sind so für die Ausbildung eines N-Kanals zwischen Quelle und Senke vorgesehen. Die Zwischenschichten 28 zwischen den zur Trägerschicht 30 hinzeigenden Flächen der Torelektroden und der Siliziumdioxydschicht 32 sind in der F i g. 2 gestrichelt dargestellt. Der N-Kanai bildet sich unmittelbar unterhalb der Oxydschicht aus und erlaubt einen Stromfluß zwischen Quelle und Senke, wenn eine ausreichende Schweüenspannung zwischen der Torelektrode und dem entsprechenden Quellenanschluß besteht.

In der Fig. 2 ist weiterhin ein Aluminiumbelag 40 erkennbar, der die Torelektrode 16(7 bildet und eini Verbindung von dieser /um Quellenbcrcich 125 de Transistors 12 herstellt. Die Verbindung des Alumini ums mil dem stark Ndotierten Bereich V in de

> Zwischenschicht 42 stellt einen ohm'schen Kontakt dar Dieser ist in der Speicherzelle die ein/ige direkt Verbindung /wischen dem Aluminiumbelag und den Silizium. Auf diese Weise ist ein symmetrischer und seht gedrängter Aufbau der Speicherzelle möglich, der ein hohe Packungsdichte in dem Halbleiterplättchen ergibt

Nach dem Auftragen der Aliiminiumflächen werde weitere isolierende Sili/iumdioxydschichten auf den I lalbleitcrplättchcn gebildet.

Nachfolgend wird die Arbeitsweise des gezeigte

> Speichers beschrieben. Ks soll beispielsweise da Binärwort LOI. in die erste Spalte, d. h. in di Speicherzellen 10,4· I. IOß-1 und IOC-1. cingegeber werden. Auf der Leitung Θ 2-1 erscheint dann bein F.inschreibvorgang ein positives Signal von einem VoI das allen Torelcktroden 12(7 der ersten Spalt zugeführl wird. Die zugeordneten Transistoren 1 werden dadurch leitend. Gleichzeitig werden von Bit-Treiber Signale auf die Leitungen 24 gegeben, di dem zu speichernden Informalionswort LOL entsprc

"- chen. d. h. auf den Bitleitiingen 244 und 24C erschein ein Signal mit einem Pegel von 9 Volt, während di Bitleitunp 24/? auf Nullpoiential gelegt wird. Dies Signale gelangen auch an die Torelektrode^ 166". so dat die Kondensatoren 16Γ entsprechend aufgcladei werden. Die Ladezeit, die der Dauer des Schreibvorgan ges entspricht, ist sehr klein. Sie liegt bei etwa 5 Nanosckundcn. Nach der Speicherung hält sich di Ladung für eine Zeil, die im Vergleich zur Schrcib/I.e sezeit lang ist. Bei einem bestimmten Grad de

"· Entladung ist ein erneutes Einschreiben der Informatior erforderlich.

Soll das in der ersten Spalte gespeicherte Wor wieder ausgelesen werden, dann erscheint auf de Leitung θ I-I ein Signal, das auf die Torelektroden 14C der Transistoren 14 in den Speicherzellen 10.4-1. 10/? und IOC-1 gegeben wird und diese Transistoren in der

ICtltllUl.il

Bitleitungen 24 vom Bit-Treiber ein posili\es Potential Die Transistoren 16 der Speicherzellen 10.4-1 und IOC werden durch die gespeicherte Ladung /wischer Torelektrode und Quellenanschluß im leitenden Zu stand gehalten, so daß die Bitleitungen 24,4 und 24C über die Leitung 26 auf Nullpotential gebracht werden Dieser Spannungsabfall wird von den Leseverstärker: im Block 22 erfaßt und an vorbestimmte Steller weitergegeben. Der Transistor 16 in der Speicherzcllt IOß-1 ist dagegen nichtleitend, so daß eine Spannungs absenkung auf der Bitleitung 24ß nicht erfolgt.

Zur Regenerierung der gespeicherten Informatior wird diese ausgelesen und wieder in die gleicher Speicherzellen eingeschrieben. Dieser Vorgang ist etw nach jeweils 200 Mikrosekunden erforderlich. In einer Speicheranordnung für 200 Wörter können bei einer Lese-ZSchreibdauer von jeweils 100 Nanosekunden alle Wörter in 20 Mikrosekunden regeneriert werden. Danr bleiben zwischen jeweils 2 Regenerationszyklen 18( Mikrosekunden frei für insgesamt 1800 Lese-/Schreib operationen. Die Regeneration des gesamter Speicherinhaltes braucht jedoch nicht auf einmal zi erfolgen, sondern kann verstreut innerhalb der 20( Mikrosekunden vorgenommen werden. Dabei werder nur 10% der Arbeitszeit des Speichers für di Regenerierung benötigt.

Hierzu 2 Blatt Zeichnungen

Claims (6)

Patentansprüche:

1. Kapazitiver Speicher mit einer Mehrzahl von Speicherzellen für binär dargestellte Informationen unter Verwendung von drei Feldeffekttransistoren für eine Speicherzelle, wobei der erste Feldeffekttransistor zur Speicherung von Informationen mit Hilfe der Kapazität zwischen Tor- und Quellenanschluß, der zweite Feldeffekttransistor für die Ausgabe und der dritte Feldeffekttransistor für die Eingabe der Informationen dient, dadurch gekennzeichnet, daß der Toranschluß (16GJ des speichernden Feldeffekttransistors (16) mit dem Quellenanschluß (12SJ des die Eingabe steuernden Feldeffekttransistors (12) und der Senkenanschluß (16DJ des speichernden Feldeffekttransistors (16) mit dem Quellenanschluß (14SJ des die Ausgabe steuernden Feldeffekttransistors (14) verbunden sind, daß der Quellenanschluß des speichernden Feldeffekttransistors (16) auf einem Bezugspotential liegt, daß rii« Senkenanschlüsse (14D, 12DJ der beiden anderen Feidefiekitransistoren (12, i4) an eine gemeinsame Ein- und Ausgabeleitung (24) angeschlossen sind und daß für die Speicherzellen (10/4-1, lOS-1, lOC-1) eines Wortes zwei mit Steuermitteln (20) verbundene Leitungen (Θ 1-1, θ 2-1) angeordnet sind, die zu verschiedenen Zeiten durch Signale erregt werden und mit den Toranschlüssen (12G, HGJ der die Eingabe und der die Ausgabe steuernden Feldeffekttransistoren (12, 14) einer Speicherzelle verbunden sind.

2. Kapazitiv -r Speicher nach Anspruch 1, dadurch gekennzeichnet, daß alle Spef'-hcrzellcn als integrierter Schaltkreis auf einem Halbleiterplättchen (30) angeordnet sind.

3. Kapazitiver Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die Ein- und Ausgabcleitung (24) als dotierter Bereich im Halbleiierplältchcn (30) ausgebildet ist und daß die Senkcnbcreichc (14D, 12DJ des die Eingabe und des die Ausgabe steuernden Feldeffekttransistors (12, 14) in diesen dotierten Bereich cinbczogen sind.

4. Kapazitiver Speicher nach einem der Ansprüche 2 oder 3, dadurch gekennzeichnet, daß eine auf dem Bezugspotcnlial liegende Leitung (26) vorgesehen ist, die als dotierter Bereich im Halbleiterplättchen (30) ausgebildet ist und daß der Queilenbcreich (16SJ des speichernden Feldeffekttransistors (16) in diesen dotierten Bereich einbezogen ist.

5. Kapazitiver Speicher nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die zu den Steuermitteln (20) führenden Leitungen (Θ f. θ 2) und die Toranschlüsse (I2G. 14G I6GJ der Feldeffekttransistoren aus Metall bestehen.

6. Kapazitiver Speicher nach Anspruch 5, dadurch gekennzeichnet, daß die Verbindung (40) zwischen dem Toranschluß (16GJ des speichernden (16) mit dem Quellcnanschluß (12SJdcs die Eingabe steuernden (12) Feldeffekttransistors aus Metall besteht,das mit dem dotierten Quellenbereich einen ohm'schen Kontakt bildet.