DE102012108279A1

DE102012108279A1 - Phasenregelkreis mit nicht-ganzzahligem Teiler

Info

Publication number: DE102012108279A1
Application number: DE102012108279A
Authority: DE
Inventors: Heiko Körner
Original assignee: Infineon Technologies Austria AG
Current assignee: Infineon Technologies Austria AG
Priority date: 2011-09-16
Filing date: 2012-09-06
Publication date: 2013-03-21
Also published as: CN103001631B; US8587352B2; CN103001631A; US20130069696A1

Abstract

Es wird eine Frequenzteilerschaltung mit rationalem Teilungsverhältnis beschrieben. Die Schaltung umfasst einen Frequenzteiler mit wählbarem ganzzahligen Teilungsverhältnis, dem ein Eingangssignal mit einer ersten Frequenz zugeführt ist und welcher ein Ausgangssignal mit einer zweiten Frequenz erzeugt. Des Weiteren umfasst die Schaltung einen ersten Sigma-Delta-Modulator, der dazu ausgebildet ist, ein erstes moduliertes Steuersignal zu erzeugen, welches einen ersten Bruchteilswert repräsentiert, und einen zweiten Sigma-Delta-Modulator, der dazu ausgebildet ist, ein zweites moduliertes Steuersignal zu erzeugen, welches einen zweiten Bruchteilswert repräsentiert. Das ganzzahlige Teilungsverhältnis des Frequenzteilers wird nach Maßgabe der Modulation des ersten und des zweiten Steuersignals modifiziert. Des Weiteren werden ein korrespondierendes Verfahren zum Steuern des Teilungsverhältnisses eines Frequenzteilers und ein Phasenregelkreis beschrieben.

Description

Die vorliegende Beschreibung bezieht sich auf Techniken zur Frequenzteilung mit nicht-ganzzahligem Teiler (Fractional-N-Frequenzteilung) mit Hilfe eines Sigma-Delta (Σ-Δ)-Modulators, welcher in einem Phasenregelkreis (Phaselocked Loop, PLL) verwendet werden kann.
Die Verwendung von Phasenregelkreisen (Phase-locked Loop, PLL) mit beliebigem Frequenzteiler (mit rationalem Teilungsverhältnis N) ist eine bekannte Methode zum Synthetisieren gewünschter Frequenzen. Eine so genannte "fractional-N indirect digital frequency synthesis" (indirekte, digitale Fractional-N-Frequenzsynthese), z. B. unter Verwendung einer PLL, ist besonders geeignet für Anwendungen bei integrierten Schaltungen. Die Technik erlaubt einen sehr engen Kanalabstand in Bezug auf die Ausgangsfrequenz, eine große Bandbreite in dem Phasenregelkreis in Bezug auf den Kanalabstand und eine hohe Ausgangsfrequenz in Bezug auf die Herstellungstechnologie, welche für die integrierte Schaltung verwendet wird. Folglich kann die Verfügbarkeit einer Frequenzteilung mit nicht-ganzzahligem Teiler (Fractional-N-Frequenzteilung) mitgeringem Rauschen und geringem Anteil von Störfrequenzen einen signifikanten Einfluss auf die Performance von Frequenzsythesizer haben, die in Consumerprodukten eingesetzt werden.
Die Verwendung einer Fractional-N-Frequenzteilung und die damit verbundene größere Bandbreite für einen gegebenen Kanalabstand ermöglicht eine kürzere Einschwingzeit und geringere Anforderungen an den spannungsgesteuerten Oszillator („voltage controlled oscillator“, VCO) betreffend das Phasenrauschen. Mit geringeren Anforderungen in Bezug auf das Phasenrauschen können billige VCOs, gegebenenfalls On-Chip-VCOs, verwendet werden. Die kürzere Einschwingzeit, die sich aufgrund der höheren Bandbreite einer PLL-basierten Fractional-N-Frequenzsynthese ergibt, hat das Potential zusätzliche Hardware, welche typischerweise in PLL's zur Gewährleistung einer kurzen Einschwingzeit vorhanden ist, überflüssig zu machen. Folglich könnte eine Fractional-N-Frequenzsynthesizertechnik einen High-Performance-Synthesizer ermöglichen, welcher in einem einzigen Chip integriert ist.
Die Verwendung eines Sigma-Delta-Modulators zum Verändern des Teilerverhältnisses in der Feedbackschleife ist an sich bekannt (siehe z. B. Tom A.D. Riley: Delta-Sigma Modulation in Fractional-N Frequency Synthesis, in: IEEE Journal of Solid-State Circuits, Band 28, Nr. 5, Mai 1993). Jedoch führt diese Methode typischerweise zu hohem Phasenrauschen und zu einer Störmodulation (so genannten „Fractional Spurs“). Die Verwendung eines mehrstufigen Noise-Shaping-Modulators dritter Ordnung (ein so genannter „MASH-Modulator 3. Ordnung“) ermöglicht üblicherweise eine hohe Stabilität und ausreichende Noise-Shaping-Charakteristik. Wenn jedoch das rationale Teilungsverhältnis nahe an einer ganzen Zahl liegt, können die durch die Störmodulation verursachten Frequenzen (genannt "fractional spurs" oder "fractional spurious tones") im Spektrum des PLL-Ausgangssignals auftreten. Die der Erfindung zugrunde liegende Aufgabe besteht folglich darin, eine verbesserte Frequenzteilung mit nicht-ganzzahligem Teiler (eine so genannte Fractional-N-Frequenzteilung) zur Verfügung zu stellen, um eine verbesserte Unterdrückung von Fractional Spurs zu erreichen.
Diese Aufgabe wird durch eine Frequenzteilerschaltung gemäß Anspruch 1, durch einen Phasenregelkreis gemäß Anspruch 6, sowie durch ein Verfahren zum Einstellen eines Teilungsverhältnisses eines Frequenzteilers gemäß Anspruch 11 gelöst. Unterschiedliche Ausführungsformen und Weiterentwicklungen der Erfindung sind Gegenstand der abhängigen Ansprüche.
Es wird eine Frequenzteilerschaltung mit rationalem Teilungsverhältnis beschrieben. Die Schaltung umfasst einen Frequenzteiler mit wählbarem ganzzahligen Teilungsverhältnis, dem ein Eingangssignal mit einer ersten Frequenz zugeführt ist und welcher ein Ausgangssignal mit einer zweiten Frequenz erzeugt. Des Weiteren umfasst die Schaltung einen ersten Sigma-Delta-Modulator, der dazu ausgebildet ist, ein erstes moduliertes Steuersignal zu erzeugen, welches einen ersten Bruchteilswert repräsentiert, und einen zweiten Sigma-Delta-Modulator, der dazu ausgebildet ist, ein zweites moduliertes Steuersignal zu erzeugen, welches einen zweiten Bruchteilswert repräsentiert. Das ganzzahlige Teilungsverhältnis des Frequenzteilers wird nach Maßgabe der Modulation des ersten und des zweiten Steuersignals modifiziert. Des Weiteren wird ein korrespondierendes Verfahren zum Steuern des Teilungsverhältnisses eines Frequenzteilers beschrieben.
Des Weiteren wird ein Phasenregelkreis (phase-locked Loop, PLL) beschrieben. Der Phasenregelkreis umfasst einen spannungsgesteuerten Oszillator („voltage controlled oscillator“, VCO) oder einen numerisch (digital) gesteuerten Oszillator („numerically controlled oscillator“, NCO), der dazu ausgebildet ist, ein Ausgangssignal zu erzeugen, welches eine erste Frequenz aufweist, die nach Maßgabe eines Steuereingangssignals anpassbar ist. Der Phasenregelkreis umfasst weiter einen Frequenzteiler mit einem wählbaren ganzzahligen Teilungsverhältnis, welchem das Ausgangssignal des Oszillators zugeführt ist, und der ein Teilerausgangssignal mit einer zweiten Frequenz erzeugt. Der Phasenregelkreis umfasst weiter einen Phasendetektor, dem das Teilerausgangssignal sowie ein Referenzsignal mit einer Referenzfrequenz zugeführt ist, wobei der Phasendetektor dazu ausgebildet ist, die Phase und/oder die Frequenz des Teilerausgangssignals und des Referenzsignals zu vergleichen und ein Fehlersignal abhängig von diesem Vergleich zur Verfügung zu stellen. Ein Schleifenfilter ist dazu ausgebildet, das Fehlersignal zu filtern, wobei das Steuereingangssignal des VCO oder NCO von dem gefilterten Fehlersignal abgeleitet ist, wodurch die Schleife geschlossen wird. Ein erster Sigma-Delta-Modulator ist dazu ausgebildet, ein erstes moduliertes Steuersignal zu erzeugen, welches einen ersten Bruchteilswert repräsentiert. In ähnlicher Weise ist ein zweiter Sigma-Delta-Modulator dazu ausgebildet, ein zweites moduliertes Steuersignal zu erzeugen, welches einen zweiten Bruchteilswert repräsentiert. Schließlich wird das ganzzahlige Teilerverhältnis des Frequenzteilers modifiziert nach Maßgabe der Modulation des ersten und des zweiten Steuersignals.
Die Erfindung wird in der Folge anhand der in den Abbildungen dargestellten Figuren und der dazugehörigen Beschreibung näher erläutert. Die in den Figuren dargestellten Komponenten sind nicht notwendigerweise als Einschränkung zu verstehen, vielmehr wird Wert darauf gelegt, das der Erfindung zugrunde liegende Prinzip zu beschreiben. In den Abbildungen zeigt:
1 einen konventionellen Phasenregelkreis mit einer Fractional-N-Frequenzteilung, welche mit Hilfe eines Multi-Modulus-Teilers implementiert ist, dem das Ausgangsignal eines Sigma-Delta-Modulators zugeführt ist, um das Teilerverhältnis einzustellen;
2 den Effekt von Fractional Spurs (Störmodulationen), welche in einem Phasenregelkreis gemäß 1 auftreten;
3 als erstes Beispiel der Erfindung einen Phasenregelkreis mit zwei Sigma-Delta-Modulatoren, deren Ausgänge kombiniert werden, um das Teilerverhältnis des Frequenzteilers einzustellen; und
4 ein Diagramm zur Darstellung der Betragsspektren der Ausgangssignale der beispielhaften Phasenregelkreise aus 1 und 3.
1 zeigt einen Phasenregelreis (PLL), welcher einen Sigma-Delta-Modulator verwendet, um das Frequenzteilerverhältnis zu verändern. Das grundlegende Prinzip eines derartigen Phasenregelkreises ist allgemein bekannt und z. B. in Tom A.D. Riley: Delta-Sigma Modulation in Fractional-N Frequency Synthesis, in: IEEE Journal of Solid-State Circuits, Band 28, Nr. 5, Mai 1993, beschrieben.
Der Phasenregelkreis umfasst einen spannungsgesteuerten Oszillator VCO (oder in digitalen Implementierungen einen numerisch gesteuerten Oszillator, numerically controlled oscillator, NCO), welcher ein oszillierendes Ausgangssignal S_VCO erzeugt, das eine Frequenz f_VCO aufweist, die wiederum nah Maßgabe eines (analogen oder digitalen) Steuereingangssignals des Oszillators VCO (Oszillatorsteuersignal S_CTRL) eingestellt wird. Das oszillierende Ausgangssignal S_VCO wird dem Frequenzteiler MMD mit einstellbarem Teiler R zugeführt. D. h. der Frequenzteiler MMD ist dazu ausgebildet, die seinem Eingang zugeführte Frequenz f_VCO zu teilen und ein Frequenzteilerausgangssignal S_DIV zu erzeugen, welches eine Frequenz f_DIV aufweist, wobei f_VCO = R·f_DIV Das Teilungsverhältnis R ist wählbar abhängig von einem Signal, welches einem Steuereingang („select input“) des Frequenzteilers MMD zugeführt ist.
Das Frequenzteilerausgangssignal S_DIV sowie ein Referenzsignal S_REF mit einer Frequenz f_REF sind einem Phasendetektor PD zugeführt (wird auch als Phasenkomparator bezeichnet). Abhängig von der Implementierung wird der Phasenkomparator auch als Phasen-Frequenz-Detektor PFD bezeichnet. Phasendetektoren bzw. Phasen-Frequenz-Detektoren werden üblicherweise im Bereich der Phasenregelkreise verwendet. Das Referenzsignal S_REF kann von einem Referenzoszillator bereitgestellt werden, welcher üblicherweise ein Oszillator mit Schwingkristall (Quarzoszillator) ist, welcher in der Folge mit XTAL bezeichnet wird. D. h., die Frequenz f_REF kann durch die Resonanzfrequenz eines Quarzkristalloszillators bestimmt werden.
Der Ausgang des Phasen-(Frequenz-) Detektors P(F)D wird gefiltert durch einen Schleifenfilter LF (loop filter), welcher die Bandbreite des Regelkreises bestimmt. Das Ausgangssignal des Schleifenfilters LF wird als Steuersignal S_CTRL verwendet, um die Frequenz f_VCO des Oszillators VCO einzustellen, wodurch die Regelschleife geschlossen wird. Der geschlossene Regelkreis stellt sicher, dass die Frequenz f_VCO so abgestimmt wird, dass die Phasen des Teilerausgangssignals S_DIV und des Referenzsignals S_REF übereinstimmen.
Wie oben erwähnt wird das Teilungsverhältnis bestimmt durch den Sigma-Delta-Modulator SDM. Der Sigma-Delta-Modulator SDM wird getaktet durch das Teilerausgangssignal S_DIV (Taktfrequenz f_DIV). Dem Sigma-Delta-Modulator ist ein (z. B. digitaler) Eingangswert r zugeführt, welcher einen Bruchteilswert (d. h. eine rationale Zahl bzw. ein Bruch r = x/y, wobei x und y ganze Zahlen sind) zwischen 0 und 1 repräsentiert. Beispielsweise kann der Eingangswert r (unter der Annahme, dass r eine 3-Bit-Zahl ist) die folgenden Werte annehmen: 0, 1/8, 1/4, 3/8, 1/2, 5/8, 3/4 und 7/8. Der Bit-Strom am Ausgang des Sigma-Delta-Modulators SDM entspricht – im Mittel – dem Eingangswert r. Ein ganzzahliger Offsetwert N kann zu dem Modulatorausgang hinzuaddiert werden. Der mittlere Summenwert entspricht R = N + r, und ist dem Frequenzteiler MMD zugeführt, wobei dessen Frequenzteilungsverhältnis entsprechend dem Summenwert eingestellt wird. D. h., der Frequenzteiler MMD empfängt ein aktualisiertes Teilungsverhältnis in jedem Taktzyklus des Signals S_DIV nach Maßgabe des Modulatorausgangs. Aufgrund der Sigma-Delta-Modulation ist das mittlere Teilerverhältnis R = N + r. d. h., ein ganzzahliges Verhältnis N erhöht um einen Bruchteilswert r im Intervall [0, 1[.
Es bleibt zu erwähnen, dass der Bruchteilwert r nicht notwendigerweise eine rationale Zahl zwischen 0 und 1 sein muss. Andere Intervalle (z. B. 0 bis 2) sind ebenso möglich. Die Wahl des Intervalls hängt von der tatsächlichen Implementierung des Sigma-Delta-Modulators SDM und des Phasenregelkreises ab. Üblicherweise werden Sigma-Delta-Modulatoren verwendet, welche eine MASH-Struktur dritter Ordnung aufweisen (MASH = „multi stage noise shaping“). Derartige Modulatoren werden auch als MASH3-Modulatoren (3 für „dritte Ordnung“) bezeichnet. Des Weiteren muss der Eingangswert r, welcher dem Sigma-Delta-Modulator zugeführt ist, nicht notwendigerweise den vollen Bereich der theoretisch möglichen Werte abdecken. In dem Beispiel aus 2 kann r einen beliebigen Wert zwischen 0 und 1 annehmen. Alternativ kann das Intervall zwischen 0 und 1 auch derart diskretisiert werden, dass der Wert r beispielsweise von 0 bis 25/26 in Schritten von 1/26 variieren kann. In diesem Fall müsste r eine 5-Bit-Zahl sein, wobei lediglich 26 der 32 möglichen Werte tatsächlich verwendet werden.
2 illustriert das Problem der „fractional spurs“ (aufgrund Störmodulationen im Ausgangsspektrum des Frequenzteilers auftretende Spektrallinien), welche auftreten können, wenn ein Phasenregelkreis verwendet wird, der gemäß 1 implementiert ist. Insbesondere, wenn das rationale Teilerverhältnis R = N + r nahe einem ganzzahligen Wert ist, können dominante Fractional Spurs auftreten, welche ein Spektrum aufweisen, das nahe der Frequenz f_VCO des VCO-Ausgangssignals S_VCO liegt (welches in HF-Anwendungen üblicherweise als HF-Trägersignal verwendet wird). Die Frantional Spurs können daher nicht einfach durch das Schleifenfilter LF unterdrückt werden und folglich besteht ein Bedarf an einem Fractional-N-Phasenregelkreisdesign, welches derartige Fractional Spurs verhindert. In dem in 2 dargestellten Beispiel beträgt die Referenzfrequenz f_REF, welche durch den Quarzoszillator XTAL erzeugt wird 26 MHz. Das Teilerverhältnis R kann von R = 12 bis R = 13 variiert werden und folglich kann die VCO-Ausgangsfrequenz (Trägerfrequenz) f_VCO von 312 MHz bis 338 MHz abgestimmt werden. Ein Teilerverhältnis von 12,03846 (N = 12 und r = 0,03846) ergibt eine VCO-Frequenz f_VCO von 313 MHz. Es treten jedoch Störmodulationen (Fractional Spurs) mit Mittenfrequenzen bei 312 und 314 MHz auf.
3 zeigt ein Beispiel eines verbesserten Fractional-N-Phasenregelkreises, welcher derart ausgelegt ist, dass dominante Fractional Spurs, deren Spektrum nahe bei der VCO-Frequenz f_VCO liegt, vermieden werden. Der Phasenregelkreis (PLL) aus 3 entspricht im Wesentlichen dem Phasenregelkreis aus 1. Ein wichtiger Unterschied besteht darin, dass zwei separate Sigma-Delta-Modulatoren SDM1 und SDM2 verwendet werden, um den Buchteilwert r des Teilerverhältnisses R = N + r zu "kodieren". Im vorliegenden Beispiel wird der Bruchteilswert r des Teilerverhältnisses R = N + r durch die Summe von a und b gebildet. D. h. R = N + a + b, wobei der Wert a ein (z.B. digitaler) Wert ist, welcher dem ersten Sigma-Delta-Modulator SDM1 zugeführt wird und von diesem verarbeitet wird, und der Wert b ein (z.B. digitaler) Wert ist, welcher dem zweiten Sigma-Delta-Modulator SDM2 zugeführt ist und von diesem verarbeitet wird.
Beiden Sigma-Delta-Modulatoren SDM1 und SDM2 ist das Teilerausgangssignal S_DIV als Taktsignal zugeführt. Der erste Modulator SDM1 ist dazu ausgebildet, einen Ausgangs-Bitstrom zu erzeugen, welcher den Bruchteilswert a repräsentiert, wohingegen der zweite Modulator SDM2 dazu ausgebildet ist, einen Ausgangs-Bitstrom zu erzeugen, welcher den Bruchteilswert b repräsentiert. Beide Bruchteilswerte können rationale Zahlen zwischen 0 und 1 sein. Es sind jedoch auch kleinere oder größere Intervalle möglich. Die Ausgangs-Bitströme der Modulatoren werden aufsummiert. Zusätzlich kann ein ganzzahliger Offset N hinzuaddiert werden und der Summenwert R = N + a + b wird dem Frequenzteiler MMD wie in dem Beispiel aus 1 zugeführt. Die Summe a + b kann folglich zwischen 0 und 2 variieren, wodurch sich einige Vorteile gegenüber dem Beispiel aus 1 ergeben, wenn eine Variation der VCO-Frequenz gewünscht ist, für die der Bruchteilswert (im Beispiel aus 1) beispielsweise zwischen den Werten 0,99 und 1,01 variiert werden müsste. Da der Wert r tatsächlich auf einen Maximalwert limitiert ist, der kleiner als 1 ist, müsste in diesem Fall der ganzzahlige Wert N um 1 hin- und herschalten, was in manchen Implementierungen schwierig zu bewerkstelligen ist. Ein derartiger "Überlauf" des Bruchteilswerts r kann insbesondere dann auftreten, wenn ein hochdynamischer Frequenzbereich abgedeckt werden soll, z. B. wenn eine FSK-Modulation (FSK = frequency shift keying, deutsch: Frequenzumtastung) durchgeführt wird. Der Bereich von 0 bis 2 ermöglicht mehr Flexibilität und reduziert die Häufigkeit von benötigten Änderungen des ganzzahligen Faktors N.
Aufgrund der Sigma-Delta-Modulation entspricht der Mittelwert des Ausgangssignals des ersten Modulators SDM1 dem Bruchteilswert a und der Mittelwert des Ausgangssignals des zweiten Modulators SDM2 dem Bruchteilswert b. Folglich entspricht die Summe N + a + b dem mittleren Teiler bzw. dem mittleren Teilungsverhältnis. Schließlich sei angemerkt, dass a und b nicht gleich sein sollen, um eine gute Unterdrückung der Fractional Spurs zu bewirken.
Im vorliegenden Beispiel wurden zwei MASH-Modulatoren zweiter Ordnung (MASH2-Modulatoren) verwendet (wo hingegen im folgenden Beispiel lediglich ein MASH-Modulator dritter Ordnung verwendet wurde). Die resultierenden Spektren der Trägersignale (VCO-Ausgangssignale) S_VCO werden in dem Diagramm aus 4 verglichen. Man kann sehen, dass beide Spektren ihr Haupt-Maximum bei f_VCO = 334 MHz aufweisen. Das Spektrum des Trägersignals S_VCO umfasst zwei starke Fractional Spurs bei rund 433,8 MHz und 434,2 MHz bei Verwendung eines konventionellen Phasenregelkreises gemäß 1 mit einem MASH3-Modulator. Der Betrag dieser Fractional Spurs wird stark reduziert (von rund 11 mV auf unter 2 mV Spitzenwert) in dem zweiten Spektrum aus 4, welches dem resultierenden Spektrum entspricht, wenn ein verbesserter Phasenregelkreis gemäß 3 mit zwei MASH2-Modulatoren verwendet wird. Diese Verbesserung entspricht einer Reduktion der Fractional Spurs um 14,8 dB.
Obwohl unterschiedliche Ausführungsbeispiele der Erfindung beschrieben wurden ist es für einen Fachmann augenscheinlich, dass verschiedenste Änderungen und Modifikationen vorgenommen werden können, welche manche Vorteile der Erfindung bewirken, ohne von dem Geist der Erfindung und dem allgemeinen Erfindungsgedanken abzuweichen. Es ist offensichtlich für einen Fachmann, dass Komponenten durch andere Komponenten, die im Wesentlichen dieselbe Funktion erfüllen, substituiert werden können. Es bleibt zu erwähnen, dass Merkmale, die im Bezug auf eine spezifische Abbildung erläutert wurden, auch mit Merkmalen anderer Abbildungen kombiniert werden können, auch wenn dies hier nicht explizit erwähnt wurde. Des Weiteren können erfindungsgemäße Methoden sowohl vollständig in Software implementiert werden unter Verwendung geeigneter Prozessorinstruktionen, sowie durch hybride Implementierungen, bei denen eine Kombination von Hardwarelogik und Softwarelogik dieselben Ergebnisse erzielen. Solche Modifikationen des der Erfindung zugrunde liegenden Konzepts sollten durch die Patentansprüche abgedeckt sein.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Nicht-Patentliteratur

Tom A.D. Riley: Delta-Sigma Modulation in Fractional-N Frequency Synthesis, in: IEEE Journal of Solid-State Circuits, Band 28, Nr. 5, Mai 1993 [0004]
Tom A.D. Riley: Delta-Sigma Modulation in Fractional-N Frequency Synthesis, in: IEEE Journal of Solid-State Circuits, Band 28, Nr. 5, Mai 1993 [0013]

Claims

Eine Frequenzteilerschaltung mit einem nicht-ganzzahligen Teilungsverhältnis, die folgendes aufweist: einen Frequenzteiler (MMD) mit einem einstellbaren ganzzahligem Teiler, dem ein Eingangssignal (S_VCO) mit einer ersten Frequenz (f_VCO) zugeführt ist, und der dazu ausgebildet ist, ein Ausgangssignal (S_DIV) mit einer zweiten Frequenz (f_DIV) zu erzeugen; einen ersten Sigma-Delta-Modulator (SDM1), der dazu ausgebildet ist, ein erstes moduliertes Steuersignal zu erzeugen, welches einen ersten Bruchteilswert (a) repräsentiert; einen zweiten Sigma-Delta-Modulator (SDM2), der dazu ausgebildet ist, ein zweites moduliertes Steuersignal zu erzeugen, das einen zweiten Bruchteilswert (n) repräsentiert, wobei der ganzzahlige Teiler des Frequenzteilers modifiziert wird nach Maßgabe der Modulation des ersten und des zweiten modulierten Steuersignals.
Die Schaltung gemäß Anspruch 1, die weiter einen Addierer aufweist, der dazu ausgebildet ist, das erste modulierte Steuersignal und das zweite modulierte Steuersignal zu addieren und ein Summensignal zur Verfügung zu stellen, gemäß dem der Teiler des Frequenzteilers (MMD) gesetzt wird.
Die Schaltung gemäß Anspruch 2, wobei der Addierer weiter dazu ausgebildet ist, einen ganzzahligen Offsetwert (N) zu den modulierten Steuersignalen zu addieren.
Die Schaltung gemäß einem der Ansprühe 1 bis 3, wobei der erste und der zweite Sigma-Delta-Modulator (SDM1, SDM2) MASH-Modulatoren zweiter Ordnung sind.
Die Schaltung gemäß einem der Ansprüche 1 bis 4, wobei der erste Bruchteilswert (a) und de zweite Bruchteilswert (b) nicht gleich sind.
Ein Phasenregelkreis, der aufweist: einen Oszillator (VCO), der dazu ausgebildet ist, ein Ausgangssignal (S_VCO) zu erzeugen mit einer ersten Frequenz (f_VCO), welche nach Maßgabe eines Steuereingangs anpassbar ist, wobei der Oszillator (VCO) einen spannungsgesteuerten Oszillator oder einen numerisch gesteuerten Oszillator umfasst; einen Frequenzteiler (MMD) mit einem einstellbaren ganzzahligen Teiler, dem das Ausgangssignal (S_VCO) zugeführt ist und der dazu ausgebildet ist, ein Teilerausgangssignal (S_DIV) einer zweiten Frequenz (f_DIV) zu erzeugen; einen Phasendetektor (PD, PFD), dem das Teilerausgangssignal zugeführt (S_DIV) ist sowie ein Referenzsignal (S_REF) mit einer Referenzfrequenz (f_REF), wobei der Phasendetektor (PD, PFD) dazu ausgebildet ist, eine Phase und/oder eine Frequenz des Teilerausgangssignals (S_DIV) und des Referenzsignals (S_REF) zu vergleichen und ein Fehlersignal abhängig von dem Vergleich zu erzeugen; ein Schleifenfilter (LF), welches dazu ausgebildet ist, das Fehlersignal zu filtern, wobei der Steuereingang des Oszillators dem gefilterten Fehlersignal entspricht oder von diesem abgeleitet ist; ein erster Sigma-Delta-Modulator (SDM1), der dazu ausgebildet ist, ein erstes moduliertes Steuersignal zu erzeugen, welches dem ersten Bruchteilswert entspricht (a); und ein zweiter Sigma-Delta-Modulator (SDM2), der dazu ausgebildet ist, ein zweites moduliertes Steuersignal zu erzeugen, welches einem zweiten Bruchteilswert (b) entspricht, wobei der ganzzahlige Teiler des Frequenzteilers modifiziert wird nach Maßgabe der Modulation des ersten und des zweiten Steuersignals.
Der Phasenregelkreis gemäß Anspruch 6, der weiter einen Addierer aufweist, der dazu ausgebildet ist, das erste und das zweite modulierte Steuersignal zu addieren und ein Summensignal zur Verfügung zu stellen, gemäß dem der Teiler des Frequenzteilers eingestellt wird.
Der Phasenregelkreis gemäß Anspruch 7, wobei der Addierer weiter dazu ausgebildet ist, einen ganzzahligen Offsetwert zu addieren.
Der Phasenregelkreis gemäß einem der Ansprüche 6 bis 8, wobei der erste und der zweite Sigma-Delta-Modulator (SDM1, SDM2) MASH-Modulatoren zweiter Ordnung sind.
Der Phasenregelkreis gemäß einem der Ansprüche 6 bis 9, wobei der erste und der zweite Bruchteilswert (a, b) nicht gleich sind.
Ein Verfahren zum Steuern eines Teilungsverhältnisses eines Frequenzteilers (MMD) mit einstellbarem ganzzahligen Teiler, welchem ein Eingangssignal (S_VCO) mit einer ersten Frequenz (f_VCO) zugeführt ist und der ein Ausgangssignal (S_DIV) mit einer zweiten Frequenz (f_DIV) bereitstellt; das Verfahren weist auf: Erzeugen eines ersten Sigma-Delta modulierten Steuersignals, welches einen ersten Bruchteilswert (a) repräsentiert; Erzeugen eines zweiten Sigma-Delta modulierten Steuersignals, welches einen zweiten Bruchteilswert (b) repräsentiert, Modifizieren des ganzzahligen Teilers des Frequenzteilers (MMD) nach Maßgabe der Modulation des ersten und des zweiten Steuersignals.
Das Verfahren gemäß Anspruch 11, das weiter aufweist: Addieren des ersten und des zweiten modulierten Steuersignals, um ein Summensignal zur Verfügung zu stellen, gemäß dem der Teiler des Frequenzteilers (MMD) eingestellt wird.
Das Verfahren gemäß Anspruch 12, wobei das Addieren weiter umfasst: Addieren eines ganzzahligen Offsetwertes (N).
Das Verfahren gemäß einem der Ansprüche 11 bis 13, wobei das erste und das zweite Sigma-Delta-modulierte Steuersignal mit Hilfe eines MASH-Modulators zweiter Ordnung erzeugt werden.
Das Verfahren gemäß einem der Ansprüche 11 bis 14, wobei der erste und der zweite Bruchteilswert nicht gleich sind.