DE102014112727A1 - Vorrichtung und verfahren zum synchronisieren von phasenregelkreisen - Google Patents

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Abstract

Vorrichtung und Verfahren zum Synchronisieren von Phasenregelkreisen (PLLs) sind bereitgestellt. Bei gewissen Ausführungsformen enthält ein Bruchteil-N-Synthesizer einen PLL und einen Steuerschaltkreis, der einen Teilungswert des PLLs steuert. Der Steuerschaltkreis enthält einen Interpolator, einen Phasenrücksetz-Einstellungskalkulator und einen Synchronisationsschaltkreis. Der Interpolator kann einen gebrochenen Anteil des PLL-Teilungswerts steuern. Der Phasenrücksetz-Einstellungskalkulator kann einen Zähler zum Zählen einer Anzahl von Zyklen des Referenztaktsignals seit der Initialisierung des Bruchteil-N-Synthesizers enthalten und der Phasenrücksetz-Einstellungskalkulator kann ein auf der Zählung basierendes Phaseneinstellsignal erzeugen. Der Synchronisationsschaltkreis kann den PLL als Reaktion auf ein Synchronisationssignal synchronisieren und kann einen Synchronisationsphasenfehler ausgleichen, der vom Phaseneinstellsignal angegeben wird.

Description

  • HINTERGRUND DER ERFINDUNG
  • Technisches Gebiet
  • Ausführungsformen der Erfindung beziehen sich auf elektronische Systeme und insbesondere auf Synchronisation von Phasenregelkreisen (PLLs).
  • Beschreibung des Stands der Technik
  • Phasenregelkreise (phase-locked loops, PLLs) können in einer Vielzahl von Anwendungen zum Erzeugen eines Ausgangstaktsignals mit einer geregelten Phasen- und Frequenzbeziehung zu einem Referenztaktsignal verwendet werden. PLLs können zum Beispiel in Telekommunikationssystemen und/oder Chip-zu-Chip-Kommunikation verwendet werden.
  • Ein Ganzzahl-N-Frequenzsynthesizer (integer-N frequency synthesizer) kann unter Verwendung eines PLLs mit einem in der PLL-Rückkoppelschleife eingefügten Ganzzahl-Frequenzteiler umgesetzt werden. Der Ganzzahl-N-Frequenzsynthesizer kann verwendet werden, um Ausgangsfrequenzen durch Auswahl eines ganzzahligen Teilerfaktors N des Frequenzteilers in Stufen einer Referenzfrequenz zu synthetisieren. Zum Beispiel sollte die Frequenz des Synthesizerausgangstaktsignals im eingeschwungenen Zustand (steady state) das N-fache der Referenztaktsignalfrequenz sein. Zusätzlich sollte das Ausgangstaktsignal in einem Ganzzahl-N-Frequenzsynthesizer im eingeschwungenen Zustand für jede Periode des Referenztaktsignals N Perioden aufweisen. Dadurch kann eine ansteigende Flanke des Referenztaktsignals mit einer ansteigenden Flanke des Ausgangstaktsignals synchronisiert werden.
  • Um feinere Schritte der Ausgangsfrequenzeinstellung zu ermöglichen, kann ein Bruchteil-N-Synthesizer verwendet werden. Im Gegensatz zu einem Ganzzahl-N-Frequenzsynthesizer, der ganzzahlige Teilungswerte verwendet, lässt ein Bruchteil-N-Synthesizer gebrochene Teilungswerte zu. Im eingeschwungenen Zustand sollte die Frequenz des Synthesizerausgangstaktsignals das N + F/M-fache der Referenztaktsignalfrequenz sein, wobei N der ganzzahlige Anteil des Teilungswerts und F/M der gebrochene Anteil des Teilungswerts ist.
  • In gewissen Konfigurationen kann ein Interpolator verwendet werden, um den gebrochenen Anteil des Teilungswerts zu erzeugen. Zum Beispiel kann die Ausgabe des Interpolators eine Folge von ganzzahligen Teilungswerten mit einem durch F/M gegebenen Mittelwert beinhalten, wobei F der Zähler des gebrochenen Anteils und M der Nenner des Bruchteils (fractional portion) ist.
  • ZUSAMMENFASSUNG
  • In einem Aspekt beinhaltet eine Vorrichtung einen ersten Phasenregelkreis (PLL), der zum Empfangen eines Referenztaktsignals und zum Erzeugen eines Ausgangstaktsignals ausgelegt ist. Der erste PLL beinhaltet einen programmierbaren Teiler, der zum Empfangen eines Teilersignals ausgelegt ist, wobei sich ein Verhältnis einer Frequenz des Ausgangstaktsignals zu einer Frequenz des Referenztaktsignals dem Teilersignal entsprechend verändert. Die Vorrichtung beinhaltet ferner einen ersten Steuerschaltkreis, der zum Erzeugen des Teilersignals ausgelegt ist. Der erste Steuerschaltkreis beinhaltet einen Interpolator, ausgelegt zum Erzeugen eines interpolierten Signals basierend auf einem Bruchzählersignal und basierend auf einem Modulussignal, wobei der erste Steuerschaltkreis zum Erzeugen des Teilersignals basierend auf dem interpolierten Signal ausgelegt ist. Der erste Steuerschaltkreis beinhaltet ferner einen Phasenrücksetz-Einstellungskalkulator, der zum Erzeugen eines Phaseneinstellsignals und zum Empfangen eines Initialisierungssignals ausgelegt ist. Der Phasenrücksetz-Einstellungskalkulator beinhaltet einen Zähler, ausgelegt zum Zählen einer Anzahl von Perioden des Referenztaktsignals, wobei der Zähler ausgelegt ist, vom Initialisierungssignal zurückgesetzt zu werden. Das Phaseneinstellsignal basiert auf einer Zählung des Zählers. Der erste Steuerschaltkreis beinhaltet ferner einen Synchronisationsschaltkreis, ausgelegt zum Synchronisieren des ersten PLLs in Reaktion auf ein Synchronisationssignal, wobei der Synchronisationsschaltkreis zum Ausgleichen eines Phasenfehlers ausgelegt ist, der durch das Phaseneinstellsignal angegeben wird.
  • In einem anderen Aspekt wird ein elektronisch umgesetztes Verfahren zur Taktsignalerzeugung bereitgestellt. Das Verfahren beinhaltet die Erzeugung eines Ausgangstaktsignals basierend auf einem Referenztaktsignal unter Verwendung eines PLLs, Zurücksetzen eines Zählers unter Verwendung eines Initialisierungssignals, Zählen einer Anzahl von Perioden des Referenztaktsignals unter Verwendung des Zählers, Erzeugen eines Phaseneinstellsignals basierend auf einer Zählung des Zählers, Steuern eines Teilersignals des PLLs unter Verwendung eines Interpolators, Empfangen eines Synchronisationssignals in einem Synchronisationsschaltkreis, Synchronisieren des PLLs als Reaktion auf ein Synchronisationssignal unter Verwendung des Synchronisationsschaltkreises und Ausgleichen eines vom Phaseneinstellsignal angegebenen Synchronisationsphasenfehlers unter Verwendung des Synchronisationsschaltkreises.
  • KURZBESCHREIBUNG DER ZEICHNUNG
  • 1 ist ein schematisches Blockdiagramm einer Ausführungsform eines Bruchteil-N-Synthesizers.
  • 2 ist ein schematisches Blockdiagramm einer Ausführungsform eines Taktsynthesesystems, das mehrere Bruchteil-N-Synthesizer beinhaltet.
  • 3 ist ein schematisches Blockdiagramm einer anderen Ausführungsform eines Bruchteil-N-Synthesizers.
  • 4 ist ein schematisches Blockdiagramm eines Kommunikationssystems gemäß einer Ausführungsform.
  • 5 ist ein schematisches Blockdiagramm einer anderen Ausführungsform eines Bruchteil-N-Synthesizers.
  • AUSFÜHRLICHE BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • Die folgende ausführliche Beschreibung von Ausführungsformen präsentiert verschiedene Beschreibungen spezieller Ausführungsformen der Erfindung. Allerdings kann die Erfindung in einer Vielzahl verschiedener Weisen verkörpert werden, wie in den Ansprüchen definiert und abgedeckt. In dieser Beschreibung wird auf die Zeichnung Bezug genommen, wobei gleiche Bezugszeichen auf identische oder funktionell ähnliche Elemente hinweisen.
  • Bruchteil-N-Synthesizer (fractional-N synthesizer) können zur Verwendung in vielfältigen elektronischen Systemen wünschenswert sein, da sie über eine große Spanne von Referenztakffrequenzen relativ kleine Ausgangsfrequenzschritte erlauben. Allerdings kann der PLL in einem Bruchteil-N-Synthesizer bei fehlender Synchronisation unvorhersagbar in eine der Vielzahl möglicher Phasen eines Referenztaktsignals einrasten.
  • In gewissen elektronischen Systemen kann es wünschenswert sein, die Phase eines PLL-Ausgangstaktsignals in einer bekannten Beziehung mit einem Referenztaktsignal zu synchronisieren. Zum Beispiel kann ein lokaler Oszillator in frequenzspringenden drahtlosen Kommunikationssystemen bei jedem Frequenzwechsel des lokalen Oszillators die gleiche Phasenbeziehung mit dem Referenztaktsignal aufrechterhalten. Weiterhin kann es in Multi-PLL-Systemen wichtig sein, die gleiche Phasenbeziehung zwischen den Ausgangstaktsignalen der PLLs aufrechtzuerhalten.
  • Hier werden Vorrichtung und Verfahren zum Synchronisieren von PLLs vorgestellt. Bei gewissen Ausführungsformen beinhaltet ein Bruchteil-N-Synthesizer einen PLL und einen Steuerschaltkreis, der einen Teilungswert des PLLs steuert. Der Steuerschaltkreis kann einen Interpolator, einen Phasenrücksetz-Einstellungskalkulator (reset Phase adjustment calculator) und einen Synchronisationsschaltkreis beinhalten. Der Interpolator kann verwendet werden, um einen Bruchteil des Teilerwerts basierend auf einem Bruchzählersignal (fraction numerator signal) und einem Bruchnenner-(fraction denominator) oder Modulussignal zu steuern. Der Phasenrücksetz-Einstellungskalkulator kann verwendet werden, um einen Phasenfehler des PLLs zu bestimmen, der mit dem Synchronisieren des PLLs während eines bestimmten Zyklus des Referenztaktsignals assoziiert ist. Zum Beispiel kann der Phasenrücksetz-Einstellungskalkulator einen Zähler zum Zählen einer Anzahl von Zyklen des Referenztaktsignals seit dem Initialisieren des Fraktional-N-Synthesizers beinhalten, wobei der Phasenrücksetz-Einstellungskalkulator ein auf der Zählung basierendes Phaseneinstellsignal erzeugen kann. Der Synchronisationsschaltkreis kann den PLL als Reaktion auf ein Synchronisationssignal synchronisieren und einen vom Phaseneinstellsignal angegebenen Synchronisationsphasenfehler ausgleichen.
  • Der Synchronisationsschaltkreis kann auf vielfältige Weise den PLL synchronisieren und den Synchronisationsphasenfehler ausgleichen. Zum Beispiel kann der Synchronisationsschaltkreis in gewissen Ausführungsformen den Interpolator als Reaktion auf das Synchronisationssignal in einen bekannten Zustand zurücksetzen und danach einen Zustand des Interpolators um einen mittels des Phaseneinstellsignals angegebenen Betrag einstellen. Allerdings sind auch andere Konfigurationen möglich. Zum Beispiel wird das Ausgangstaktsignal des PLLs in einer Ausführungsform einem Mischer zugeführt, der sich in einem Signalpfad mit einem digitalen Phasendrehschaltkreis befindet, wobei der Synchronisationsschaltkreis den PLL durch Einstellen eines Zustands des digitalen Phasendrehschaltkreises um einen durch das Phaseneinstellsignal angegebenen Betrag synchronisieren kann. Bei einer anderen Ausführungsform wird der Interpolator unter Verwendung eines Sigma-Delta-Modulators umgesetzt, wobei der Synchronisationsphasenfehler durch Einstellen eines Startwerts eines Integrators des Sigma-Delta-Modulators korrigiert wird.
  • Die hier beschriebenen Bruchteil-N-Synthesizer können während einer beliebigen Periode des Referenztaktsignals synchronisiert werden. Im Gegensatz dazu können gewisse konventionelle Bruchteil-N-Synthesizer begrenzte Gelegenheiten zur Synchronisation bieten, wie Synchronisation nur nach mehreren Zyklen des Referenztaktsignals zuzulassen. Allerdings kann solch eine Verzögerung in gewissen Systemen inakzeptabel sein. Zum Beispiel muss ein Bruchteil-N-Synthesizer mit 1-Hz-Frequenzschritten bis zu einer Sekunde zwischen den verfügbaren Synchronisationsgelegenheiten warten.
  • Die hier beschriebenen Synchronisationsschemata können auch verwendet werden, um mehrere Bruchteil-N-Synthesizer zu synchronisieren, so dass die Ausgangstaktsignale der Synthesizer eine gemeinsame Phasenbeziehung mit Bezug auf ein Referenztaktsignal haben.
  • In gewissen Konfigurationen kann der Steuerschaltkreis des Bruchteil-N-Synthesizers auch verwendet werden, um eine gewünschte Phasenverschiebung relativ zum Referenztaktsignal bereitzustellen. Zum Beispiel beinhaltet der Phasenrücksetz-Einstellungskalkulator in gewissen Ausführungsformen ferner einen Phasenverschiebungseingang zum Steuern einer Phasenverschiebung des PLL-Ausgangstaktsignals relativ zu dem Referenztaktsignal. Zum Beispiel kann das Phaseneinstellsignal auf einer Summe aus einem Phasenverschiebungssignal, das eine gewünschte Phasenverschiebung angibt, und einem Phasenfehler, der mit der Synchronisation des PLLs während einer bestimmten Referenztaktsignalperiode assoziiert ist, basieren.
  • Weiterhin kann ein Bruchteil-N-Synthesizer bei gewissen Ausführungsformen selbst dann relativ zu dem Referenztaktsignal synchronisiert bleiben, nachdem der PLL blockiert wurde oder auf eine unterschiedliche Frequenz eingerastet ist. Zum Beispiel kann der Zähler in dem Phasenrücksetz-Einstellungskalkulator bei gewissen Ausführungsformen aktiviert bleiben und kann weiterzählen, selbst wenn der PLL und/oder andere Schaltkreise des Bruchteil-N-Synthesizers blockiert sind. Wenn der PLL aktiviert ist, kann anschließend der Phasenrücksetz-Einstellungskalkulator verwendet werden, um ein Phaseneinstellsignal zu erzeugen, das verwendet werden kann, um das PLL-Ausgangstaktsignal mit dem Referenztaktsignal zu synchronisieren.
  • 1 ist ein schematisches Blockdiagramm einer Ausführungsform eines Bruchteil-N-Synthesizers 10. Der Bruchteil-N-Synthesizer 10 beinhaltet einen PLL 1 und einen Steuerschaltkreis 2.
  • Der PLL 1 erzeugt ein Ausgangstaktsignal CLKOUT und empfängt ein Referenztaktsignal CLKREF, ein Aktivierungssignal EN und ein Teilersignal DIV. Der PLL 1 kann das Ausgangstaktsignal CLKOUT basierend auf dem Teilersignal DIV teilen, um ein Rückkopplungstaktsignal CLKFBK zu erzeugen. Der PLL 1 kann durch Vergleichen des Rückkopplungstaktsignals CLKFBK mit dem Referenztaktsignal CLKREF ein Fehlersignal erzeugen, wobei das Fehlersignal verwendet werden kann, um eine Frequenz des Ausgangstaktsignals CLKOUT zu steuern.
  • In der veranschaulichten Konfiguration empfängt der Steuerschaltkreis 2 das Referenztaktsignal CLKREF, ein Bruchzählersignal F, ein Bruchnenner- oder Modulussignal M, ein ganzzahliges Teilersignal N, ein Initialisierungssignal INIT, ein Synchronisationssignal SYNC, ein Phasenverschiebungssignal PSHIFT und ein Aktivierungssignal EN. Der Steuerschaltkreis 2 beinhaltet einen Phasenrücksetz-Einstellungskalkulator 3, einen Synchronisationsschaltkreis 4 und einen Bruchteilsinterpolator (fractional interpolator) 5. Der Phasenrücksetz-Einstellungskalkulator 3 beinhaltet einen Zähler 6.
  • Der Bruchteil-N-Synthesizer 10 kann verwendet werden, um die Frequenz des Ausgangstaktsignals CLKOUT so zu steuern, dass sie etwa das N + F/M-fache der Frequenz des Referenztaktsignals CLKREF beträgt, wobei N der Wert des ganzzahligen Teilersignals N, F der Wert des Bruchzählersignals F und M der Wert des Modulussignals M ist.
  • Der Interpolator 5 kann verwendet werden, um ein einem gebrochenen Anteil des Teilersignals DIV entsprechendes interpoliertes Signal zu erzeugen. Zum Beispiel kann das interpolierte Signal zu dem ganzzahligen Teilersignal N addiert werden, um das Teilersignal DIV zu erzeugen. Bei gewissen Ausführungsformen hat das Teilersignal DIV einen ganzzahligen Wert, der sich mit der Zeit ändert, um einen mittleren Teilungswert bereitzustellen, der vom Bruchzählersignal F, dem Modulussignal M und dem ganzzahligen Teilersignal N angegeben wird. Um zum Beispiel ein Teilverhältnis von 11,5 zu erreichen, kann das Teilersignal DIV für eine Hälfte der Zeit einen Wert von 11 haben und für die andere Hälfte einen Wert von 12.
  • In einer Ausführungsform beinhaltet der Interpolator 5 einen Sigma-Delta-Modulator. Die Verwendung eines Sigma-Delta-Modulators zur Interpolation kann im Vergleich mit einem Interpolator, dessen Ausgang periodisch zwischen zwei Zuständen alterniert, Frequenzseitenbänder oder Störeffekte reduzieren oder entfernen. Zum Beispiel kann die Ausgabe des Sigma-Delta-Modulators relativ häufig wechseln, wodurch mit der Interpolation assoziiertes Rauschen zu einer relativ hohen Frequenz verschoben wird, bei der es durch den PLL 1 gefiltert werden kann.
  • Wie in 1 gezeigt kann das Rückkopplungstaktsignal CLKFBK dem Steuerschaltkreis 2 zugeführt werden, um beim Steuern des PLLs 1 zu helfen. Zum Beispiel taktet das Rückkopplungstaktsignal CLKFBK bei einer Ausführungsform mindestens einen Teil der Zustandselemente des Interpolators 5, so dass das Timing des Interpolators 5 durch das Rückkopplungstaktsignal CLKFBK gesteuert wird.
  • Der Steuerschaltkreis 2 empfängt das Initialisierungssignal INIT, das verwendet werden kann, um den Steuerschaltkreis 2 zu einem bekannten Zustand zu initialisieren. Bei gewissen Ausführungsformen wird das Initialisierungssignal INIT verwendet, um einen Zählerstand eines Zählers 6 zurückzusetzen, wie auf einen Zählerstand von 0. Danach kann der Zähler eine Anzahl von Zyklen des Referenztaktsignals CLKREF seit Initialisierung des Bruchteil-N-Synthesizers 10 zählen. Zusätzlich kann der Phasenrücksetz-Einstellungskalkulator 3 das vom Zähler 6 erzeugte Zählsignal verwenden, um ein Phaseneinstellsignal zu erzeugen, das einen Phasenfehler angibt, der mit der Synchronisation des PLLs 1 auf einen bestimmten Zyklus des Referenztaktsignals CLKREF assoziiert wäre.
  • Wie in 1 gezeigt, empfängt der Steuerschaltkreis 2 zusätzlich das Synchronisationssignal SYNC. Als Reaktion auf Aktivierung des Synchronisationssignals SYNC kann der Synchronisationsschaltkreis 4 den PLL 1 synchronisieren. Zum Beispiel kann der Synchronisationsschaltkreis 4 bei gewissen Ausführungsformen den Interpolator 5 als Reaktion auf das Synchronisationssignal SYNC zurücksetzen. Zusätzlich kann der Synchronisationsschaltkreis 4 einen Zustand des Interpolators 5 um einen durch das Phaseneinstellsignal angegebenen Betrag einstellen, wodurch die Ausgangsphase des PLLs 1 korrigiert wird, um dem Phasenfehler, der mit der Synchronisation des PLLs 1 während eines bestimmten Zyklus des Referenztaktsignals CLKREF assoziiert ist, Rechnung zu tragen.
  • Der veranschaulichte Steuerschaltkreis 2 kann verwendet werden, um den PLL des Bruchteil-N-Synthesizers während einer beliebigen Periode des Referenztaktsignals CLKREF zu synchronisieren. Demgegenüber können gewisse konventionelle Bruchteil-N-Synthesizer begrenzte Gelegenheiten zur Synchronisation bieten, wie etwa Synchronisation nach mehreren Zyklen des Referenztaktsignals CLKREF zu erfordern.
  • In der veranschaulichten Konfiguration empfängt der Steuerschaltkreis 2 das Phasenverschiebungssignal PSHIFT, das verwendet werden kann, um eine gewünschte Phasenverschiebung zwischen dem Ausgangstaktsignal CLKOUT und dem Referenztaktsignal CLKREF bereitzustellen. In gewissen Konfigurationen erzeugt der Phasenrücksetz-Einstellungskalkulator 3 das Phaseneinstellsignal durch Addieren des Phasenverschiebungssignals PSHIFT zu einem Phasenfehlersignal, das mit der Synchronisation des PLLs auf einen bestimmten Zyklus assoziiert ist. Wenn der Synchronisationsschaltkreis 4 den Interpolator 5 zurücksetzt, kann folglich die Phase des Ausgangstaktsignals CLKOUT eingestellt werden, um sowohl einem mit der Synchronisation assoziierten Phasenfehler als auch einer durch das Phasenverschiebungssignal PSHIFT angegebenen Phasenverschiebung Rechnung zu tragen.
  • Der Bruchteil-N-Synthesizer 10 kann ausgelegt werden, die Synchronisation aufrechtzuerhalten, wenn der PLL 1 blockiert wurde oder auf eine unterschiedliche Frequenz eingerastet ist. Zum Beispiel kann der Bruchteil-N-Synthesizer 10 das Aktivierungssignal EN empfangen, das verwendet werden kann, um verschiedene Schaltkreise des Bruchteil-N-Synthesizers zu blockieren, wie zum Beispiel Teile des Steuerschaltkreises 2 und/oder des PLL 1, wie etwa den Oszillator des PLLs, den Phasendetektor und/oder den Teiler. Allerdings kann der Zähler 6 des Phasenrücksetz-Einstellungskalkulators 3 bei gewissen Ausführungsformen aktiviert bleiben und kann selbst dann weiterzählen, wenn der PLL 1 und/oder andere Anteile des Steuerschaltkreises 2 blockiert sind. Danach kann das Aktivierungssignal EN gesetzt werden, und der Phasenrücksetz-Einstellungskalkulator 3 kann verwendet werden, um ein Phaseneinstellsignal basierend auf dem Zählerstand des Zählers 6 zu erzeugen. Wenn das Synchronisationssignal SYNC gesetzt ist, kann der Synchronisationsschaltkreis 4 verwendet werden, um den Interpolator 5 zurückzusetzen und den Zustand des Interpolators einzustellen, um dem Phasenfehler, der mit der Synchronisation des Bruchteil-N-Synthesizers 10 auf einen bestimmten Zyklus des Referenztaktsignals CLKREF assoziiert ist, Rechnung zu tragen.
  • 2 ist ein schematisches Blockdiagramm einer Ausführungsform eines Taktsynthesesystems 20, das mehrere Bruchteil-N-Synthesizer 10a, 10b, 10c beinhaltet.
  • Der erste Bruchteil-N-Synthesizer 10a beinhaltet einen ersten PLL 1a und einen ersten Steuerschaltkreis 2a. Zusätzlich beinhaltet der zweite Bruchteil-N-Synthesizer 10b einen zweiten PLL 1b und einen zweiten Steuerschaltkreis 2b. Weiterhin beinhaltet der dritte Bruchteil-N-Synthesizer 10c einen dritten PLL 1c und einen dritten Steuerschaltkreis 2c.
  • Obwohl das Taktsynthesesystem 20 als drei Taktsynthesizer beinhaltend veranschaulicht ist, kann das Taktsynthesesystem 20 ausgelegt werden, mehr oder weniger Synthesizer zu beinhalten. In gewissen Konfigurationen sind der erste, zweite und dritte Bruchteil-N-Synthesizer 10a–10c auf separaten integrierten Schaltungen (ICs) angeordnet.
  • In der veranschaulichten Konfiguration empfängt jeder der ersten, zweiten und dritten Bruchteil-N-Synthesizer 10a–10c das Referenztaktsignal CLKREF, das Bruchzählersignal F, das Modulussignal M, das ganzzahlige Teilersignal N, das Initialisierungssignal INIT und das Synchronisationssignal SYNC. Zusätzlich ist der erste Bruchteil-N-Synthesizer 10a ausgelegt worden, ein erstes Phasenverschiebungssignal PSHIFT1 zu empfangen, der zweite Bruchteil-N-Synthesizer 10b ist ausgelegt worden, ein zweites Phasenverschiebungssignal PSHIFT2 zu empfangen, und der dritte Bruchteil-N-Synthesizer 10c ist ausgelegt worden, ein Phasenverschiebungssignal PSHIFT3 zu empfangen. Weiterhin sind der erste, zweite und dritte Bruchteil-N-Synthesizer 10a–10c ausgelegt worden, unterschiedliche Ausgangstaktsignale zu erzeugen. Zum Beispiel erzeugt der erste Bruchteil-N-Synthesizer 10a ein erstes Ausgangstaktsignal CLKOUT1, der zweite Bruchteil-N-Synthesizer 10b ein zweites Ausgangstaktsignal CLKOUT2 und der dritte Bruchteil-N-Synthesizer 10c ein drittes Ausgangstaktsignal CLKOUT3.
  • Selbst wenn die Phasenverschiebungssignale PSHIFT1 – PSHIFT3 denselben Wert haben, können der erste, zweite und dritte Bruchteil-N-Synthesizer 10a–10c bei fehlender Synchronisation mit verschiedenen Phasen des Referenztaktsignals CLKREF verriegelte Ausgangstaktsignale CLKOUT aufweisen.
  • Die veranschaulichte Konfiguration kann verwendet werden, um den ersten, zweiten und dritten Bruchteil-N-Synthesizer 10a–10c auf eine gemeinsame Ausgangsphase bezogen auf das Referenztaktsignal CLKREF zu synchronisieren.
  • Zum Beispiel empfängt jeder Bruchteil-N-Synthesizer 10a–10c das Initialisierungssignal INIT. Das Initialisierungssignal INIT kann auf ähnliche Weise wie in 1 beschrieben verwendet werden, um einen Anfangszustand der mit den Phasenrücksetz-Einstellungskalkulatoren der Synthesizer assoziierten Zähler zu initialisieren oder zurückzusetzen.
  • Danach kann die Ausgangsphase der PLLs 1a–1c, wenn das Synchronisationssignal SYNC gesetzt ist, basierend auf den Zählwerten korrigiert werden, um einem mit dem Synchronisieren der Synthesizer auf einen speziellen Taktzyklus verbundenen Phasenfehler Rechnung zu tragen. In gewissen Ausführungsformen kann das Synchronisationssignal zu verschiedenen Zeiten auf die Bruchteil-N-Synthesizer 10a–10c angewendet werden, wie während verschiedener Zyklen des Referenztaktsignals CLKREF. Nachdem die PLLs 1a–1c unter Verwendung der jeweiligen Steuerschaltkreise 2a–2c synchronisiert wurden, können die PLLs 1a–1c relativ zueinander etwa dieselbe Ausgangsphase haben, wenn die Phasenverschiebungssignale PSHIFT1 – PSHIFT3 denselben Wert aufweisen. Zum Beispiel können die Steuerschaltkreise 2a–2c Zähler beinhalten, die während der Initialisierung auf einen bekannten Wert zurückgesetzt werden können, und danach kann der Zustand des Interpolators basierend auf einer Zählung der Zähler der Steuerschaltkreise eingestellt werden.
  • Zusätzliche Details der Bruchteil-N-Synthesizer 10a–10c können wie zuvor beschrieben sein.
  • Obwohl 2 eine Konfiguration eines Taktsynthesesystems einschließlich mehrerer Bruchteil-N-Synthesizer veranschaulicht, sind andere Konfigurationen möglich. Zum Beispiel können in gewissen Ausführungsformen Teile der Steuerschaltkreise 2a–2c unter den Synthesizern gemeinsam genutzt werden. Weiterhin können die Synthesizer in gewissen Ausführungsformen separate Steuersignale empfangen, wie zum Beispiel Synchronisationssignale und/oder Aktivierungssignale. Obwohl 2 eine Konfiguration zeigt, in der der erste, zweite und dritte Bruchteil-N-Synthesizer 10a–10c unterschiedliche Phasenverschiebungssignale empfangen, sind die hier gezeigten Lehren weiterhin auf Konfigurationen anwendbar, in denen Bruchteil-N-Synthesizer dasselbe Phasensignal empfangen, oder auf Konfigurationen, in denen Phasenverschiebungssignale fehlen.
  • 3 ist ein schematisches Blockdiagramm einer Ausführungsform eines Bruchteil-N-Synthesizers 40. Der Bruchteil-N-Synthesizer 40 beinhaltet einen PLL 41 und einen Steuerschaltkreis 42. Der Bruchteil-N-Synthesizer 40 erzeugt das Ausgangstaktsignal CLKOUT und empfängt das Referenztaktsignal CLKREF, das Bruchzählersignal F, das Modulussignal M, das ganzzahlige Teilersignal N, das Initialisierungssignal INIT, das Phasenverschiebungssignal PSHIFT und das Synchronisationssignal SYNC.
  • Der PLL 41 beinhaltet einen Phasendetektor 43, ein Schleifenfilter 45, einen spannungsgesteuerten Oszillator 46 und einen programmierbaren Teiler 47. Der Phasendetektor 43 beinhaltet ferner einen ersten Eingang zum Empfangen des Referenztaktsignals CLKREF und einen zweiten Eingang zum Empfangen eines Rückkopplungstaktsignals CLKFBK. Der Phasendetektor 43 beinhaltet ferner einen elektrisch mit einem Eingang des Schleifenfilters 45 verbundenen Ausgang. Das Schleifenfilter 45 beinhaltet einen elektrisch mit einem Eingang des VCOs 46 verbundenen Ausgang. Der VCO 46 beinhaltet ferner einen Ausgang zum Erzeugen des Ausgangstaktsignals CLKOUT. Der programmierbare Teiler 47 beinhaltet einen Eingang zum Empfangen des Ausgangstaktsignals CLKOUT , einen Ausgang zum Erzeugen des Rückkopplungstaktsignals CLKFBK und einen Steuereingang zum Empfang eines Teilersignals DIV vom Steuerschaltkreis 42.
  • Der Phasendetektor 43 kann einen Schaltkreis beinhalten, der ausgelegt ist, ein auf einer Phasendifferenz und/oder Frequenzdifferenz zwischen dem Referenztaktsignal CLKREF und dem Rückkopplungstaktsignal CLKFBK basierendes Fehlersignal zu erzeugen. Zusätzlich kann der Phasendetektor 43 einen Ladungspumpenschaltkreis beinhalten, der einen Stromfluss in den Eingang des Schleifenfilters 45 oder aus diesem heraus auf der Basis des Fehlersignals steuern kann. Obwohl eine Beispielausführungsform des Phasendetektors 43 beschrieben worden ist, kann der Phasendetektor 43 unter Verwendung einer Vielfalt von Konfigurationen umgesetzt werden.
  • Das Schleifenfilter 45 kann ein beliebiges, geeignetes PLL-Schleifenfilter sein, wie zum Beispiel ein aktives oder passives Schleifenfilter. Das Schleifenfilter 45 kann für vielfältige Zwecke wie zur Aufrechterhaltung der Stabilität des PLLs 41 verwendet werden.
  • Der VCO 46 kann unter Verwendung einer Vielfalt von Oszillatorkonfigurationen umgesetzt werden, zum Beispiel einschließlich einer Spule-Kondensator-(LC)-Schwingkreisausführungsform oder einer RTWO-Ausführungsform (rotary travelling wave oscillator, rotierende Wandelwelle-Oszillator). Im US-Patent 6,556,089 , das hiermit als Referenz aufgenommen wird, wird zum Beispiel ein RWTO beschrieben. Obwohl zwei Beispiele für VCOs bereitgestellt wurden, können andere Konfigurationen verwendet werden.
  • Der programmierbare Teiler 47 empfängt das Teilersignal DIV und kann das Ausgangstaktsignal CLKOUT durch ein über das Teilersignal DIV angegebenes Teilungsverhältnis teilen, um das Rückkopplungstaktsignal CLKFBK zu erzeugen. Bei gewissen Ausführungsformen ist der programmierbare Teiler 47 ein ganzzahliger Teiler und das Teilsignal DIV hat einen ganzzahligen Wert, der mit der Zeit variiert, um das gewünschte gebrochene Teilverhältnis zu erreichen.
  • Obwohl 3 eine Konfiguration eines PLLs veranschaulicht, sind die hier gezeigten Lehren auf andere PLL-Ausführungsformen anwendbar. Zum Beispiel kann der PLL 41 ausgelegt werden, zusätzliche Strukturen wie zusätzliche Teiler, Filter und/oder andere Schaltkreise zu beinhalten.
  • Der Steuerschaltkreis 42 beinhaltet einen Phasenrücksetz-Einstellungskalkulator oder Berechnungsschaltkreis 51, einen Interpolator 52, eine Synchronisationsschaltung 53, einen Multiplexer 54, einen ersten Addierer 61 und einen zweiten Addierer 62. Der Phaseneinstellberechner-Rücksetzerschaltkreis 51 beinhaltet einen dritten Addierer 63, einen modulo-M-Zähler 64 und einen Multiplizierer 65.
  • Der modulo-M-Zähler 64 beinhaltet einen Takteingang zum Empfangen des Referenztaktsignals CLKREF , einen Reseteingang zum Empfangen des Initialisierungssignals INIT und einen Ausgang zum Erzeugen eines Zählwerts k. Der Multiplizierer 65 beinhaltet einen ersten Eingang zum Empfangen des Zählwerts k, einen zweiten Eingang zum Empfangen des Bruchzählersignals F und einen Ausgang zum Erzeugen eines multiplizierten Signals kF. Der dritte Addierer 63 beinhaltet einen ersten Eingang zum Empfangen eines Phasenverschiebungssignals PSHIFT , einen zweiten Eingang zum Empfangen des multiplizierten Signals kF und einen Ausgang zum Erzeugen eines Phaseneinstellsignals P, das einen Wert PSHIFT + kF haben kann, der einer Summe aus dem Phasenverschiebungssignal PSHIFT und dem multiplizierten Signal kF entspricht.
  • Der zweite Addierer 62 beinhaltet einen ersten Eingang zum Empfangen des Phaseneinstellsignals P, einen zweiten Eingang zum Empfangen des Bruchzählersignals F und einen Ausgang zum Erzeugen eines eingestellten Bruchzählersignals P + F, das einen Wert haben kann, der einer Summe aus dem Phaseneinstellsignal P und dem Bruchzählersignal F entspricht. Der Multiplexer 54 beinhaltet einen ersten Eingang zum Empfangen des eingestellten Bruchzählersignals P + F, einen zweiten Eingang zum Empfangen des Bruchzählersignals F, einen Auswahlsteuereingang zum Empfangen eines Auswahlsteuersignals SEL und einen Ausgang zum Erzeugen eines ausgewählten Signals. Der Synchronisationsschaltkreis 53 beinhaltet einen ersten Takteingang zum Empfangen des Referenztaktsignals CLKREF, einen zweiten Takteingang zum Empfangen des Rückkopplungstaktsignals CLKFBK , einen Synchronisationseingang zum Empfangen des Synchronisationssignals SYNC, einen ersten Ausgang zum Erzeugen des Auswahlsteuersignals SEL und einen zweiten Ausgang zum Erzeugen eines Resetsignals RESET.
  • Der Interpolator 52 beinhaltet einen gebrochenen Eingang zum Empfangen des ausgewählten Signals vom Multiplexer 54, einen Moduluseingang zum Empfangen des Modulussignals M, einen Takteingang zum Empfangen des Rückkopplungstakts CLKFBK, einen Reseteingang zum Empfangen des Resetsignals RESET und einen Ausgang zum Erzeugen eines interpolierten Signals, das einem gebrochenen Anteil des PLL-Teilersignals DIV entspricht. Bei gewissen Ausführungsformen ist das vom Interpolator 52 erzeugte interpolierte Signal eine ganze Zahl, weist aber einen Mittelwert auf, der durch das Verhältnis der am Bruchnenner- und Moduluseingang des Interpolators empfangenen Signale bestimmt wird. In einer Ausführungsform beinhaltet der Interpolator einen Sigma-Delta-Modulator.
  • Der erste Addierer 61 beinhaltet einen ersten Eingang zum Empfangen des interpolierten Signals vom Interpolator 52, einen zweiten Eingang zum Empfangen des ganzzahligen Teilersignals N und einen Ausgang zum Erzeugen des Teilersignals DIV des PLL.
  • Der veranschaulichte Steuerschaltkreis 42 kann verwendet werden, um ein Teilersignal DIV für den PLL 41 zu erzeugen. Zusätzlich empfängt der Steuerschaltkreis 42 ein Synchronisationssignal SYNC, das die Phase des Ausgangstaktsignals CLKOUT in einer bekannten Beziehung mit dem Referenztaktsignal CLKREF synchronisieren kann. In einer Ausführungsform kann der Steuerschaltkreis 42 das Ausgangstaktsignal CLKOUT so steuern, dass dieses eine Phasendifferenz zu dem Referenztaktsignal CLKREF aufweist, die etwa gleich der bekannten Phasenbeziehung plus dem Phasenverschiebungssignal PSHIFT ist.
  • Wie nun unten ausführlich beschrieben werden wird, lässt der Steuerschaltkreis 42 Synchronisation während eines beliebigen Zyklus des Referenztaktsignals CLKREF zu. Demgegenüber können gewisse konventionelle Synchronisationsschaltkreise begrenzte Gelegenheiten zur Synchronisation bieten, wie etwa Synchronisation nach mehreren Zyklen des Referenztaktsignals CLKREF zu erfordern.
  • Während des Normalbetriebs des Bruchteil-N-Synthesizers 40 kann, falls der Bruchteil-N-Synthesizer nicht synchronisiert wird, das Auswahlsignal SEL den Multiplexer 54 so steuern, dass der Interpolator 52 das Bruchzählersignal F als Eingabe empfängt. Demzufolge kann der Interpolator 52 das interpolierte Signal auf Basis einer Interpolation des Bruchzählersignals F und des Modulussignals M erzeugen.
  • Allerdings kann der Synchronisationsschaltkreis 53 als Reaktion auf Aktivierung des Synchronisationssignals SYNC den Interpolator 52 in einen bekannten Zustand zurücksetzen. Zusätzlich kann der Synchronisationsschaltkreis 53 das Auswahlsignal SEL verwenden, um den Multiplexer 54 zu steuern, das eingestellte Bruchzählersignal P + F am Interpolator 52 bereitzustellen. Den Synchronisationsschaltkreis 53 auf diese Weise zu konfigurieren, kann bewirken, die Phase des PLLs 41 auf einen bekannten Wert zu setzen und einen Synchronisationsphasenfehler zu berichtigen, der mit dem Synchronisieren der PLL 41 in einem speziellen Zyklus des Referenztaktsignals CLKREF assoziiert ist. Folglich kann der Synchronisationsschaltkreis 53 eine Phaseneinstellung bereitstellen, die es dem PLL 41 ermöglicht, während einer beliebigen Periode des Referenztaktsignals CLKREF synchronisiert zu werden.
  • Obwohl die veranschaulichte Konfiguration Phaseneinstellung durch Bereitstellung des eingestellten Bruchzählersignals P + F am Interpolator 52 für einen einzelnen Taktzyklus ermöglicht, sind andere Konfigurationen möglich. Zum Beispiel wird in einer Ausführungsform eine Phaseneinstellung von P/j + F für j Perioden des Referenztaktsignals CLKREF am Interpolator 52 bereitgestellt. Konfigurieren eines Steuerschaltkreises, um auf diese Weise Phaseneinstellungen vorzunehmen, kann die Auflösung der Phaseneinstellung um einen Faktor j erhöhen. In einer anderen Ausführungsform wird Phaseneinstellung unter Verwendung eines Phaseneinstellsignals mit zwei oder mehreren verschiedenen Werten über mehrere Taktzyklen erreicht, wobei der Betrag der Phaseneinstellung auf einer Summe der Phaseneinstellungssignalwerte basiert.
  • In der veranschaulichten Konfiguration empfängt der Synchronisationsschaltkreis 53 das Rückkopplungstaktsignal CLKFBK. Bei gewissen Ausführungsformen kann der Synchronisationsschaltkreis 53 das Rückkopplungstaktsignal CLKFBK verwenden, um das Auswahlsignal SEL und/oder das Rücksetzsignal RESET zeitlich anzupassen. Allerdings sind andere Konfigurationen möglich.
  • Der Bruchteil-N-Synthesizer 40 kann verwendet werden, um die Frequenz des Ausgangstaktsignals CLKOUT basierend auf der Frequenz des Referenztaktsignals CLKREF zu steuern. Zum Beispiel kann die Ausgangsfrequenz fout des Ausgangstaktsignals CLKOUT durch die untenstehende Gleichung 1 gegeben sein, wobei fref die Frequenz des Referenztaktsignals CLKREF, M der Wert des Modulussignals M, N der Wert des ganzzahligen Teilersignals N und F der Wert des Bruchzählersignals F ist. fout = fref(N + F/M) Gleichung 1
  • Da N, F und M ganze Zahlen sind, kann sich die Phase des Ausgangstaktsignals CLKOUT mit einer der X Flanken des Referenztaktsignals CLKREF ausrichten, wobei X das kleinste gemeinsame Vielfache von F und M ist. Bei fehlender Synchronisation kann das Ausgangstaktsignal CLKOUT auf viele verschiedene Weisen mit dem Referenztaktsignal CLKREF verriegeln.
  • Wenn das Referenztaktsignal CLKREF sinusförmig ist, kann die normierte Spannung des Referenztaktsignals CLKREF durch die untenstehende Gleichung 2 als Funktion der Zeit gegeben werden, wobei π die mathematische Konstante Pi ist und wobei ϕref die Phase des Referenztaktsignals CLKREF ist. Vref(t) = cos(2πfreft + φref) Gleichung 2
  • Zusätzlich kann das Ausgangstaktsignal CLKOUT des PLLs 41 eine Phase φrel relativ zu dem Referenztaktsignal CLKREF haben, wenn der Bruchteilsinterpolator zur Zeit t = 0 zurückgesetzt wird. Wenn der Interpolator 52 zu einer beliebigen Zeit treset zurückgesetzt wird, kann die normierte Spannung des Ausgangstaktsignals CLKOUT durch die untenstehende Gleichung 3 gegeben werden. Vout(t) = cos(2πfoutt(t – treset) + φref + φrel) Gleichung 3
  • Falls die Resetzeit treset auf eine ganzzahlige Anzahl von Perioden des Referenztaktsignals CLKREF beschränkt wird, kann treset gleich K/fref sein, wobei K eine ganze Zahl ist. Demzufolge kann die normierte Spannung des Ausgangstaktsignals CLKOUT durch die untenstehende Gleichung 4 gegeben werden, wobei die gewünschte Ausgangsphase ϕdesired = ϕref + ϕrel ist. Gleichung 4
    Figure DE102014112727A1_0002
  • Einsetzen der Gleichung 1 in Gleichung 4 und Umordnen der Terme ergibt die untenstehende Gleichung 5. Vout(t) = cos(2πfref(N + f / M)t – 2πK(N + f / M) + φdesired) Gleichung 5
  • Da ein sinusförmiges Signal durch cos(2π·f·t + ϕ) repräsentiert werden kann, kann die Ausgangsphase des Ausgangstaktsignals CLKOUT durch die untenstehende Gleichung 6 gegeben werden. Ausgangsphase = –2πK(N + f / M) + φdesired) Gleichung 6
  • Da Addieren eines ganzzahligen Vielfachen von 2π die Phase eines sinusförmigen Signals nicht verändert und da K, F, M und N ganze Zahlen sind, kann Gleichung 6 auf die untenstehende Gleichung 7 reduziert werden. Ausgangsphase = –2πK f / M + φdesired Gleichung 7
  • Falls KF/M eine ganze Zahl ist, kann das Ausgangstaktsignal CLKOUT eine gewünschte Phase ϕdesired haben, und eine Gelegenheit zum Synchronisieren des Ausgangstaktsignals CLKOUT mit dem Referenztaktsignal CLKREF kann vorhanden sein. Generell kann diese Bedingung nur alle K = n·M Perioden des Referenztaktsignals CLKREF auftreten, wenn n ganzzahlig ist. Infolgedessen kann das Zulassen von Resets nur dann, wenn diese Bedingung wahr ist, die Gelegenheiten zum Synchronisieren der PLL 41 auf nur etwa jede n·M/fref Sekunden beschränken. Zum Beispiel können in einem Bruchteil-N-PLL, in dem der Ausgangstakt CLKOUT eine Frequenz aufweist, die in Schritten von etwa 1 Hz gesteuert werden kann, Gelegenheiten zum Synchronisieren der PLL 41 bis zu einer Sekunde auseinanderliegen.
  • Der Phasenrücksetz-Einstellungsberechnungsschaltkreis 51 kann verwendet werden, um Synchronisieren des PLL 41 während beliebiger Perioden des Referenztaktsignals CLKREF zuzulassen. Zum Beispiel kann der Wert K durch untenstehende Gleichung 8 gegeben sein, wobei k eine ganze Zahl ist, falls K nicht gleich n·M ist. K = nM + k Gleichung 8
  • Durch Einsetzen der Gleichung 8 in obenstehende Gleichung 6 und Entfernen ganzzahliger Vielfacher von 2π kann folglich die Ausgangsphase des Ausgangstaktsignals CLKOUT unter dieser Bedingung durch die untenstehende Gleichung 9 gegeben sein. Ausgangsphase = –2π kf / M + φdesired Gleichung 9
  • Der durch Synchronisieren während einer Referenzperiode, in der k nicht gleich null ist, entstandene Phasenfehler wird dann durch die untenstehende Gleichung 10 gegeben. Δφ = –2πk F / M Gleichung 10
  • Der veranschaulichte Steuerschaltkreis 42 lässt Synchronisation des PLLs 41 während beliebiger Perioden des Referenztaktsignals CLKREF zu, durch Zählung der Anzahl der Perioden des Referenztaktsignals CLKREF, seit der Bruchteil-N-Synthesizer 40 initialisiert wurde. Zusätzlich gleicht der Steuerschaltkreis 42 den mit Synchronisieren während einer beliebigen Periode des Referenztaktsignals CLKREF assoziierten Phasenfehler aus, wenn Synchronisation eintritt.
  • Zum Beispiel kann der Synchronisationsschaltkreis 53 den Interpolator 52 in einen bekannten Zustand zurücksetzen, wenn der PLL 41 synchronisiert wird. Danach wird der Bruchzählereingang des Interpolators 52 für einen Zyklus des Referenztaktsignals CLKREF vom Bruchzählersignal F auf das eingestellte Bruchzählersignal P + F umgeschaltet. Konfigurieren des Interpolators 52 auf diese Weise vergrößert die Phase des PLLs um etwa 2π·P/M rad. Bei gewissen Ausführungsformen liefert der Synchronisationsschaltkreis 53 das eingestellte Bruchzählersignal P + F einen Taktzyklus nach dem Zurücksetzen des Interpolators 52 in einen bekannten Zustand an den Interpolator 52. Allerdings sind andere Konfigurationen möglich. Zum Beispiel wird das eingestellte Bruchzählersignal P + F dem Interpolator 52 bei einer Ausführungsform zwei oder mehrere Taktzyklen nach dem Zurücksetzen des Interpolators 52 geliefert. Konfigurieren des Synchronisationsschaltkreises 53 auf diese Weise kann Pipelining der Phaseneinstellberechnung durch den Phaseneinstellberechner-Rücksetzerschaltkreis 51 zulassen, was eine Maximalfrequenz des Referenztaktsignals CLKREF, die der Bruchteil-N-Synthesizer 40 unterstützen kann, erhöhen kann.
  • Um den in Gleichung 10 gegebenen Phasenfehler Δϕ zu berücksichtigen, kann der Phaseneinstellberechner-Rücksetzerschaltkreis 51 eine Phaseneinstellung von etwa gleich –kF erzeugen. Weiterhin kann der Phasenrücksetz-Einstellungsberechnungsschaltkreis 51 das Phaseneinstellsignal P mit einem von der untenstehenden Gleichung 11 gegebenen Wert erzeugen, um eine zusätzliche Phasenverschiebung oder -einstellung ϕshift in rad zu liefern. Gleichung 11
    Figure DE102014112727A1_0003
  • Wie in 3 gezeigt kann der modulo-M-Zähler 64 verwendet werden, um eine Anzahl von Referenzperioden des Referenztaktsignals CLKREF zu zählen, seit der Bruchteil-N-Synthesizer 40 unter Verwendung des Initialisierungssignals INIT initialisiert wurde. Zusätzlich kann der modulo-M-Zähler 64 das Zählersignal k als ein Ergebnis ausgeben. Der Multiplizierer 65 kann verwendet werden, um das Zählersignal k mit dem Bruchzählersignal F zu multiplizieren, um das multiplizierte Signal kF zu erzeugen. Weiterhin kann der dritte Addierer 63 verwendet werden, um das multiplizierte Signal kF und das Phasenverschiebungssignal PSHIFT zu addieren, um das Phaseneinstellsignal P zu erzeugen. In gewissen Konfigurationen kann das Phasenverschiebungssignal PSHIFT einen Wert etwa gleich M·ϕshift/2π haben, wobei ϕshift einer beliebigen Phasenverschiebung in rad entspricht.
  • Um den Bruchteil-N-Synthesizer 40 zu initialisieren, kann das Initialisierungssignal INIT gesetzt werden. Das Initialisierungssignal INIT kann eine Zählung des modulo-M-Zählers 64 zurücksetzen. Nach der Initialisierung kann der modulo-M-Zähler 64 eine Anzahl von Perioden des Referenztaktsignals CLKREF zählen, um das Zählsignal k zu erzeugen, das verwendet werden kann, um das Phaseneinstellsignal P zu erzeugen.
  • Später kann während einer beliebigen Periode des Referenztaktsignals CLKREF das Synchronisationssignal SYNC gesetzt werden. Der Synchronisationsschaltkreis 53 kann das Synchronisationssignal SYNC verwenden, um den Interpolator 52 zurückzusetzen. Danach kann der Synchronisationsschaltkreis 53 den Multiplexer 54 unter Verwendung des Auswahlsignals SEL steuern, so dass der Multiplexer 54 das eingestellte Bruchzählersignal P + F für eine Periode an den Brucheingang des Interpolators weiterreicht, oder unter Verwendung anderer Konfigurationen wie Liefern einer Phaseneinstellung von P/j + F für j Perioden. Die Phase des Ausgangstaktsignals CLKOUT wird dann mit beliebiger durch das Phasenverschiebungssignal PSHIFT angegebener Phasenverschiebung mit dem Referenztaktsignal CLKREF synchronisiert.
  • Wenn mehrere PLLs synchronisiert werden, können alle PLLs während derselben Periode des Referenztaktsignals CLKREF initialisiert werden. Danach können die PLLs unter Verwendung eines Synchronisationssignals auf dieselbe oder verschiedene Perioden des Referenztaktsignals CLKREF synchronisiert werden. Nach der Synchronisation haben die PLLs konsistent dieselbe Phasenbeziehung zu dem Referenztaktsignal CLKREF.
  • Obwohl 3 eine Beispielausführungsform eines Steuerschaltkreises, einschließlich eines Phasenrücksetz-Einstellungsberechnungsschaltkreises, veranschaulicht, sind andere Konfigurationen möglich.
  • In der veranschaulichten Konfiguration wird das Referenztaktsignal CLKREF dem PLL 41 ohne Teilung geliefert. Allerdings wird in anderen Konfigurationen ein Referenztaktteiler verwendet, um das Referenztaktsignal zu teilen, bevor es dem PLL41 geliefert wird. In einer solchen Konfiguration kann ein Betrag, um den die Zählung des modulo-M-Zählers 64 pro Zyklus des Referenztaktsignals CLKREF inkrementiert wird, auf einem Teilungverhältnis des Referenztaktteilers basieren. Zum Beispiel kann ein Inkrementwert des modulo-M-Zählers basierend auf dem Teilungsverhältnis des Referenztaktsignals verändert werden, wenn sich ein Teilungsverhältnis des Referenztaktteilers ändert.
  • 4 ist ein schematisches Blockdiagramm eines Kommunikationssystems 100 gemäß einer Ausführungsform.
  • Das Kommunikationssystem 100 beinhaltet den PLL 41, den Interpolator 52, den Addierer 61, den Synchronisationsschaltkreis 53 und den Phasenrücksetz-Einstellungsberechnungsschaltkreis 51, die wie zuvor beschrieben sein können. Das Kommunikationssystem 100 beinhaltet ferner ein Zustandselement 81, einen Sender/Empfänger 82, einen Duplexer 83 und eine Antenne 84.
  • Der Sender/Empfänger 82 beinhaltet einen ersten digitalen Phasendrehschaltkreis 91, einen zweiten digitalen Phasendrehschaltkreis 92, einen Analog-Digital-Wandler (ADC) 93, einen Digital-Analog-Wandler (DAC) 94, ein Empfangsfilter 95, ein Sendefilter 96, einen ersten Mischer 97 und einen zweiten Mischer 98.
  • Der zweite digitale Phasendrehschaltkreis 92 beinhaltet einen Dateneingang, der gesendete Daten empfängt, einen elektrisch mit einem Datenausgang des Zustandselements 81 verbundenen Steuereingang und einen elektrisch mit einem Eingang des DAC 94 verbundenen Datenausgang. Das Sendefilter 96 beinhaltet einen elektrisch mit einem Ausgang des DAC 94 verbundenen Eingang und einen elektrisch mit einem Signaleingang des zweiten Mischers 98 verbundenen Ausgang. Der zweite Mischer 98 beinhaltet ferner einen Takteingang, der zum Empfangen des Ausgangstaktsignals CLKOUT ausgelegt ist, und einen elektrisch mit einem Sendeanschluss des Duplexers 83 verbundenen Ausgang. Der Duplexer 83 beinhaltet ferner einen elektrisch mit der Antenne 84 verbundenen Antennenanschluss und einen elektrisch mit einem Signaleingang des ersten Mischers 97 verbundenen Empfangsanschluss. Der erste Mischer 97 beinhaltet ferner einen Takteingang, der ausgelegt ist, das Ausgangstaktsignal CLKOUT zu empfangen, und einen elektrisch mit einem Eingang des Empfangsfilters 95 verbundenen Ausgang. Der ADC 93 beinhaltet einen elektrisch mit einem Ausgang des Empfangsfilters 95 verbundenen Eingang und einen elektrisch mit einem Dateneingang des ersten digitalen Phasendrehschaltkreises 91 verbundenen Ausgang. Der erste digitale Phasendrehschaltkreis 91 beinhaltet ferner einen elektrisch mit dem Datenausgang des Zustandselements 81 verbundenen Steuereingang und einen Datenausgang, der zum Erzeugen von Empfangsdaten ausgelegt ist. Das Zustandselement 81 beinhaltet ferner einen Dateneingang, der zum Empfangen des Phaseneinstellsignals P vom Phaseneinstellberechner-Rücksetzerschaltkreis 51 ausgelegt ist, und einen elektrisch mit einem Ausgang des Synchronisationsschaltkreises 53 verbundenen Aktivierungseingang.
  • In dem veranschaulichten Kommunikationssystem 100 ist das vom PLL 41 erzeugte Ausgangstaktsignal CLKOUT als ein Taktsignal zum Hochwandeln von Daten zum Senden mit der Antenne 84 und zum Herunterwandeln von von der Antenne 84 empfangenen Daten verwendet worden.
  • Das Kommunikationssystem 100 kann eine gesamte Empfangsphase aufweisen, die auf einer Kombination der Phase des Empfangsdatenpfads und der Phase des Ausgangstaktsignals CLKOUT basiert. Zusätzlich kann das Kommunikationssystem 100 eine gesamte Sendephase aufweisen, die auf einer Kombination aus der Phase der Sendedatenphase und der Phase des Ausgangstaktsignals CLKOUT basiert.
  • Das veranschaulichte Kommunikationssystem 100 kann während beliebiger Perioden des Referenztaktsignals CLKREF synchronisiert werden. Allerdings beinhaltet das veranschaulichte Kommunikationssystem 100 im Gegensatz zu dem Bruchteil-N-Synthesizer von 3 eine unterschiedliche Vorgehensweise zum Ausgleichen eines mit dem Synchronisieren des PLLs 41 während einer bestimmten Referenzperiode assoziierten Phasenfehlers. Wie in 4 gezeigt wird das Phaseneinstellsignal P dem Zustandselement 81 als Eingabe zugeführt. Wenn das Synchronisationssignal SYNC gesetzt wird, kann der Synchronisationsschaltkreis 53 den Interpolator 52 zurücksetzen. Zusätzlich kann der Synchronisationsschaltkreis 53 das Zustandselement 81 mit dem Phaseneinstellsignal P laden. Zum Beispiel enthält das Zustandselement 81 bei einer Ausführungsform mehrere Latches und/oder Flip-Flops, die ausgelegt sind, das Phaseneinstellsignal P als Reaktion auf den Synchronisationsschaltkreis 53 zu laden. Das Zustandselement 81 kann das gespeicherte Phaseneinstellsignal P dem ersten und zweiten digitalen Phasendrehschaltkreis 91, 92 zuführen.
  • Folglich gleicht die veranschaulichte Konfiguration Phasenfehler durch Korrigieren einer Phase des Sendesignalpfads und/oder Empfängersignalpfads aus.
  • Obwohl 4 eine Konfiguration eines Kommunikationssystems 100 gemäß dem hier Gelehrten veranschaulicht, sind andere Ausführungsformen möglich. Zum Beispiel kann der Sender/Empfänger 82 mehr oder weniger Komponenten in dem Sende- und/oder Empfangspfad oder in einer unterschiedlichen Anordnung angeordnete Komponenten enthalten. Das veranschaulichte Kommunikationssystem 100 ist zum Beispiel unter Verwendung einer zwischenfrequenzabtastenden (IF-Sampled) Sender/Empfänger-Konfiguration umgesetzt, wohingegen das hier Gelehrte auf Superheterodynsysteme und Direktmischsysteme (Zero-IF-Systeme) angewendet werden kann.
  • 5 ist ein schematisches Blockdiagramm einer Ausführungsform eines Bruchteil-N-Synthesizers 130. Der Bruchteil-N-Synthesizer enthält den PLL 41 und einen Steuerschaltkreis 112. Der Steuerschaltkreis 112 enthält den Phasenrücksetz-Einstellungsberechnungsschaltkreis 51, den ersten Addierer 61, den Synchronisationsschaltkreis 53 und einen Sigma-Delta-Interpolator (SDM-Interpolator) 122.
  • Der Bruchteil-N-Synthesizer 130 der 5 ist dem Bruchteil-N-Synthesizer 40 der 3 ähnlich, außer dass der Bruchteil-N-Synthesizer 130 den Steuerschaltkreis 112 enthält, der gegenüber dem Steuerschaltkreis 42 der 3 in einer unterschiedlichen Konfiguration umgesetzt ist. Zum Beispiel lässt der Steuerschaltkreis 112 der 5 im Vergleich mit dem Steuerschaltkreis 42 der 3 den zweiten Addierer 62 und den Multiplexer 54 weg und enthält den SDM-Interpolator 122 für den Bruchinterpolator 52.
  • Wie in 5 gezeigt enthält der SDM-Interpolator 122 einen Bruchzählereingang, der das Bruchzählersignal F empfängt, einen Moduluseingang, der das Modulussignal M empfängt, einen Reset-Eingang, der das Rücksetzsignal vom Synchronisationsschaltkreis 53 empfängt, einen Takteingang, der das Rückkopplungstaktsignal CLKFBK empfängt, einen Seed-Eingang, der das Phaseneinstellsignal P empfängt, und einen Ausgang, der ein interpoliertes Signal für den ersten Addierer 61 erzeugt.
  • Als Reaktion auf die Aktivierung des Synchronisationssignals SYNC kann der Synchronisationsschaltkreis 53 den SDM-Interpolator 122 zurücksetzen. Danach kann der SDM-Interpolator 122 mit einem Integration-Seed oder Startwert geladen werden, der einem Standardseedwert plus dem Wert des Phaseneinstellsignals P zum Zeitpunkt des Interpolator-Resets entspricht, oder einer konstanten Anzahl von Perioden nach Reset. Folglich kann der Synchronisationsschaltkreis 53 in der veranschaulichten Konfiguration den PLL 41 durch Einstellen eines Integrationsstartwerts des SDM-Interpolators 112 um einen durch das Phaseneinstellsignal P angegebenen Betrag synchronisieren.
  • Anwendungen
  • Vorrichtungen, die die oben beschriebenen Vorgehensweisen anwenden, können in verschiedenen elektronischen Vorrichtungen umgesetzt werden. Beispiele für die elektronischen Vorrichtungen können unter Anderem Konsumerelektronikprodukte, Teile von Konsumerelektronikprodukten, elektronische Testausrüstungen, usw. enthalten. Beispiele für elektronische Vorrichtungen können auch Schaltkreise optischer Netzwerke oder anderer Kommunikationsnetzwerke enthalten. Die Konsumerelektronikprodukte können unter Anderem ein Automobil, einen Camcorder, eine Kamera, eine Digitalkamera, einen tragbaren Speicherchip, eine Waschmaschine, einen Trockner, einen Waschtrockner, einen Kopierer, ein Fax-Gerät, einen Scanner, ein Multifunktionsperipheriegerät, usw. enthalten. Ferner kann die elektronische Vorrichtung Halbfertigprodukte, einschließlich solcher für industrielle, medizinische und automobile Anwendungen, enthalten.
  • Die vorangegangene Beschreibung und die Patentansprüche können sich auf Elemente oder Merkmale beziehen, die miteinander „verbunden” oder „gekoppelt” sind. Wie hier verwendet bedeutet „verbunden”, solange nichts Anderes ausdrücklich vermerkt wird, dass ein Element/Merkmal direkt oder indirekt mit einem anderen Element/Merkmal verbunden ist, und dies nicht notwendigerweise mechanisch. Dementsprechend bedeutet „gekoppelt”, solange nichts Anderes ausdrücklich vermerkt wird, dass ein Element/Merkmal direkt oder indirekt mit einem anderen Element/Merkmal gekoppelt ist, und dies nicht notwendigerweise mechanisch. Obwohl die verschiedenen in den Figuren gezeigten Schemata Beispielanordnungen von Elementen und Komponenten darstellen, können demzufolge in einer realen Ausführungsform zusätzliche Zwischenelemente, Vorrichtungen, Merkmale oder Komponenten vorhanden sein (unter der Annahme, dass die Funktionalität der dargestellten Schaltkreise nicht nachteilig beeinflusst wird).
  • Obwohl diese Erfindung in Begriffen gewisser Ausführungsformen beschrieben worden ist, sind andere Ausführungsformen, die einem gewöhnlichen Fachmann offensichtlich erscheinen, einschließlich Ausführungsformen, die nicht alle hier aufgeführten Merkmale und Vorteile zeigen, auch innerhalb des Schutzumfangs dieser Erfindung. Vielmehr können die verschiedenen oben beschriebenen Ausführungsformen kombiniert werden, um weitere Ausführungsformen zu schaffen. Zusätzlich können gewisse im Kontext einer Ausführungsform gezeigte Merkmale auch in andere Ausführungsformen aufgenommen werden. Dementsprechend ist der Schutzumfang der vorliegenden Erfindung nur mit Bezug auf die angehängten Patentansprüche definiert.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 6556089 [0048]

Claims (22)

  1. Vorrichtung, aufweisend: einen ersten Phasenregelkreis (PLL), ausgelegt zum Empfangen eines Referenztaktsignals und zum Erzeugen eines Ausgangstaktsignals, wobei der erste PLL einen programmierbaren Teiler aufweist, der zum Empfangen eines Teilersignals ausgelegt ist, wobei sich ein Verhältnis einer Frequenz des Ausgangstaktsignals zu einer Frequenz des Referenztaktsignals in Bezug auf das Teilersignal ändert; einen ersten Steuerschaltkreis, ausgelegt zum Erzeugen des Teilersignals, wobei der erste Steuerschaltkreis aufweist: einen Interpolator, ausgelegt zum Erzeugen eines interpolierten Signals basierend auf einem Bruchzählersignal und auf einem Modulussignal, wobei der erste Steuerschaltkreis ausgelegt ist zum Erzeugen des Teilersignals basierend auf dem interpolierten Signal; einen Phasenrücksetz-Einstellungskalkulator, ausgelegt zum Erzeugen eines Phaseneinstellsignals und zum Empfangen eines Initialisierungssignals, wobei der Phasenrücksetz-Einstellungskalkulator einen Zähler aufweist, der zum Zählen einer Anzahl von Perioden des Referenztaktsignals ausgelegt ist, wobei der Zähler zum Rücksetzen durch ein Initialisierungssignal ausgelegt ist und wobei das Phaseneinstellsignal auf einer Zählung des Zählers basiert; und einen Synchronisationsschaltkreis, ausgelegt zum Synchronisieren des ersten PLLs als Reaktion auf ein Synchronisationssignal, wobei der Synchronisationsschaltkreis ausgelegt ist, einen Synchronisationsphasenfehler auszugleichen, der durch das Phaseneinstellsignal angegeben wird.
  2. Vorrichtung nach Anspruch 1, wobei der Synchronisationsschaltkreis zum Ausgleichen des Synchronisationsphasenfehlers durch Einstellen eines Zustands des Interpolators um einen Betrag, der durch das Phaseneinstellsignal angegeben wird, ausgelegt ist.
  3. Vorrichtung nach Anspruch 2, wobei der Synchronisationsschaltkreis ferner zum Rücksetzen des Interpolators vor dem Einstellen des Zustands des Interpolators ausgelegt ist.
  4. Vorrichtung nach Anspruch 2 oder 3, wobei der Synchronisationsschaltkreis den Zustand des Interpolators einstellt, um den Synchronisationsphasenfehler in einem einzigen Zyklus des Referenztaktsignals auszugleichen.
  5. Vorrichtung nach Anspruch 2 oder 3, wobei der Synchronisationsschaltkreis den Zustand des Interpolators einstellt, um den Synchronisationsphasenfehler über mehrere Zyklen des Referenztaktsignals auszugleichen.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, ferner aufweisend einen zweiten PLL und einen zweiten Steuerschaltkreis, ausgelegt zum Erzeugen eines Teilersignals des zweiten PLLs, wobei der zweite Steuerschaltkreis einen Synchronisationsschaltkreis und einen Zähler aufweisenden Phasenrücksetz-Einstellungskalkulator aufweist, wobei das Initialisierungssignal zum Rücksetzen einer Zählung des Zählers des zweiten Steuerschaltkreises ausgelegt ist.
  7. Vorrichtung nach Anspruch 6, wobei der zweite Steuerschaltkreis ausgelegt ist, den zweiten PLL als Reaktion auf das Synchronisationssignal zu synchronisieren, und wobei ein Ausgangstaktsignal des zweiten PLLs und das Ausgangstaktsignal des ersten PLLs nach der Synchronisation etwa dieselbe Phase aufweisen.
  8. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der Phasenrücksetz-Einstellungskalkulator ferner einen Multiplizierer aufweist, der zum Erzeugen eines multiplizierten Signals durch Multiplikation des Bruchzählersignals mit der Zählung des Zählers ausgelegt ist.
  9. Vorrichtung nach Anspruch 8, wobei der Phasenrücksetz-Einstellungskalkulator ferner einen Addierer aufweist, der zum Erzeugen des Phaseneinstellsignals durch Addieren des multiplizierten Signals und eines Phasenverschiebungssignals ausgelegt ist.
  10. Vorrichtung nach Anspruch 9, wobei der erste Steuerschaltkreis ferner aufweist: einen Multiplexer mit einem Ausgang, einem ersten Eingang, ausgelegt zum Empfangen des Phaseneinstellsignals, einem zweiten Eingang, ausgelegt zum Empfangen des Bruchzählersignals und einem Auswahlsteuereingang, ausgelegt zum Empfangen eines Auswahlsteuersignals vom Synchronisationsschaltkreis, wobei der Interpolator einen elektrisch mit einem Ausgang des Multiplexers verbundenen Bruchzählereingang und einen zum Empfangen des Modulussignals ausgelegten Moduluseingang einschließt.
  11. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der Interpolator einen Sigma-Delta-Modulator aufweist und wobei der Synchronisationsschaltkreis ausgelegt ist zum Ausgleichen des Synchronisationsphasenfehlers durch Einstellen eines Integrationsstartwerts des Sigma-Delta-Modulators um einen Betrag, der durch das Phaseneinstellsignal angegeben wird.
  12. Vorrichtung nach einem der vorhergehenden Ansprüche, ferner einen Sender/Empfänger aufweisend, der einen digitalen Phasendrehschaltkreis und einen in einem Signalpfad angeordneten Mischer aufweist, wobei der Mischer einen Takteingang einschließt, ausgelegt zum Empfangen des ersten Ausgangstaktsignals, wobei der Synchronisationsschaltkreis ausgelegt ist, den Synchronisationsphasenfehler durch Einstellen eines Zustands des digitalen Phasendrehschaltkreises um einen Betrag, der durch das Phaseneinstellsignal angegeben wird, auszugleichen.
  13. Vorrichtung nach Anspruch 12, wobei der Signalpfad einen Empfangspfad aufweist, wobei der Sender/Empfänger ferner aufweist: ein Empfangsfilter mit einem Eingang und einem Ausgang, wobei der Eingang des Empfangsfilters elektrisch mit einem Ausgang des Mischers verbunden ist; und einen Analog-Digital-Wandler mit einem elektrisch mit dem Ausgang des Empfangsfilters verbundenen Eingang und einem elektrisch mit einem Dateneingang des digitalen Phasendrehschaltkreises verbundenen Ausgang.
  14. Vorrichtung nach Anspruch 12 oder 13, wobei der Signalpfad einen Sendepfad aufweist, wobei der Sender/Empfänger ferner aufweist: einen Digital-Analog-Wandler mit einem elektrisch mit einem Datenausgang des digitalen Phasendrehschaltkreises verbundenen Eingang und einem Ausgang; und ein Sendefilter mit einem elektrisch mit dem Ausgang des Digital-Analog-Wandlers verbundenen Eingang und einem elektrisch mit einem Dateneingang des Mischers verbundenen Ausgang.
  15. Vorrichtung nach Anspruch 12, 13 oder 14, wobei der erste Steuerschaltkreis ferner ein Zustandselement aufweist, das einen Dateneingang aufweist, der zum Empfangen des Phaseneinstellsignals ausgelegt ist, und einen Datenausgang, der elektrisch mit einem Steuereingang des digitalen Phasendrehschaltkreises verbunden ist, wobei der Synchronisationsschaltkreis zum Laden des Zustandselements mit dem Phaseneinstellsignal als Reaktion auf das Synchronisationssignal ausgelegt ist.
  16. Elektronisch implementiertes Verfahren zur Taktsignalerzeugung, wobei das Verfahren aufweist: Erzeugen eines Ausgangstaktsignals basierend auf einem Referenztaktsignal unter Verwendung eines Phasenregelkreises (PLL); Rücksetzen eines Zählers unter Verwendung eines Initialisierungssignals; Zählen einer Anzahl von Perioden des Referenztaktsignals unter Verwendung des Zählers; Erzeugen eines Phaseneinstellsignals basierend auf einer Zählung des Zählers; Steuern eines Teilersignals des PLLs unter Verwendung eines Interpolators; Empfangen eines Synchronisationssignals in einem Synchronisationsschaltkreis; Synchronisieren des PLLs als Reaktion auf ein Synchronisationssignal unter Verwendung des Synchronisationsschaltkreises; und Ausgleichen eines Synchronisationsphasenfehlers, der durch das Phaseneinstellsignal angegeben wird, unter Verwendung des Synchronisationsschaltkreises.
  17. Verfahren nach Anspruch 16, wobei Synchronisieren des PLLs das Einstellen eines Zustands des Interpolators um einen Betrag aufweist, der durch das Phaseneinstellsignal angegeben wird.
  18. Verfahren nach Anspruch 17, ferner aufweisend das Rücksetzen des Interpolators vor dem Einstellen des Zustands des Interpolators.
  19. Verfahren nach Anspruch 16, 17 oder 18, wobei das Synchronisieren des PLLs das Einstellen eines Zustands des digitalen Phasendrehschaltkreises um einen Betrag aufweist, der vom Phaseneinstellsignal angegeben wird.
  20. Verfahren nach Anspruch 19, ferner aufweisend: Drehen einer Phase eines digitalen Empfangssignals unter Verwendung des digitalen Phasendrehschaltkreises.
  21. Verfahren nach Anspruch 19 oder 20, ferner aufweisend: Drehen einer Phase eines digitalen Sendesignals unter Verwendung des digitalen Phasendrehschaltkreises.
  22. Verfahren nach Anspruch 19, 20 oder 21, wobei das Synchronisieren des PLLs das Einstellen eines Integrationsstartwerts eines Sigma-Delta-Modulators des Interpolators um einen Betrag aufweist, der durch das Phaseneinstellsignal angegeben wird.
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