CN102882520B - 基于sigma-delta锁相环的时钟分频装置和方法 - Google Patents
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Abstract
本发明公开了一种基于sigma-delta锁相环的时钟分频装置和方法，该方法为：分频控制器产生分频控制信号，分别控制分频因子产生器中的两个并联sigma-delta调制器产生相应的小数分频因子，并与分频控制器产生的整数分频因子相加，来改变锁相环中多模分频器的分频比，实现对参考时钟的任意数分频，锁相环输出频率为参考时钟与该分频比相乘的积。其消除由于切换整数造成的较大时钟抖动，避免sigma-delta调制器输出的大范围变化，加速锁相环输出频率的锁定，从而提升锁相环输出时钟信号的性能。
Description
技术领域
本发明涉及锁相环产生时钟技术，特别涉及一种基于sigma-delta锁相环的时钟分频装置和时钟分频的方法。
背景技术
在目前的电子产品或通讯***中，由于设计的需要，对一些同步设计或者信号调制，需要采用时钟分频的办法得到时钟，在某些应用中甚至需要这个时钟的频率能够在一定范围内变化。在锁相环中采用sigma-delta(∑-Δ)技术能够实现精确的时钟分频，并且由于这样的锁相环输出频率解析度很高，因而得到了广泛的利用。
图1为现有的sigma-delta时钟分频锁相环，现结合图1，对现有的sigma-delta时钟分频锁相环实现结构进行说明，具体如下：
现有的sigma-delta时钟分频锁相环包括：分频控制器、sigma-delta调制器及锁相环电路。其中，锁相环电路由鉴频鉴相器、电荷泵、低通滤波器、压控振荡器及分频器构成。
分频控制器输出分频控制信号FNUM和FDEN至sigma-delta调制器，sigma-delta调制器产生一个小数分频因子m，其中m＝FNUM/FDEN，分频因子输出至锁相环中的分频器，该分频器自身能实现整数N分频，根据分频因子及所需时钟频率f0，分频器输出时钟频率fDF，如式(1)所示：
fDF＝f0/(N+m) (1)
而该时钟频率fDF与锁相环输入参考时钟频率fREF相等，即fREF＝fDF,结合(1)式，得到式(2)：
fREF＝f0/(N+m)，即f0＝fREF×(N+m) (2)
因此，锁相环输出中心频f0＝fREF×(N+m)，从而实现了小数分频。当改变分频因子N和m的值时，锁相环输出中心频率f0也随之改变，能够进一步满足时钟频率的变化。
然而，在某些时钟频繁变化的应用中，如时钟分频、FSK调制等，采用传统的sigma-delta锁相环时钟分频方式，在某些频点产生变化的频率时钟时，存在着以下问题：锁相环输出的时钟出现很大的抖动，并且频率锁定过慢，影响***的正常工作。
以电子产品中时钟展频为例，其频率在fo和fo(1-δ)之间以三角波的形式缓慢变化。fo和fo(1-δ)所对应的分频器分频比为N1.m1和N2.m2，其中N1、N2为分频比中整数部分，m1、m2为分频比中小数部分。大部分情况下分频比中整数部分是相等的，即N1＝N2。但有些应用中N1不等于N2(N2＝N1+1或N2＝N1-1)，这样就会出现分频器的整数和小数部分同时切换数值的情况。对于锁相环来说，整数切换数值在一个时钟周期内就能完成。但受sigma-delta调制器的固有特性的影响，小数切换数值需要几个时钟周期才能完成，即小数切换数值存在延迟。以99.99到100.00的变化为例，整个过程将出现类似99.99-＞100.99-＞100.00的变化，锁相环输出的时钟出现很大的抖动，并且频率锁定过慢，进而影响***的正常工作。
发明内容
有鉴于此，本发明的目的在于提供一种基于sigma-delta锁相环的时钟分频装置和方法，以解决现有技术中产生变化时钟信号时存在频率抖动过高及频率锁定过慢的问题。
为达到上述目的，本发明的技术方案具体是这样实现的：
一种基于sigma-delta锁相环的时钟分频装置，包括锁相环电路，还包括与所述锁相环电路连接的分频因子产生器，以及与所述分频因子产生器相连的分频控制器；
所述的分频因子产生器包括并联的第一sigma-delta调制器和第二sigma-delta调制器，以及第一加法器和第二加法器；
所述分频控制器根据参考时钟与所需时钟信号的频率，产生分频控制信号，分别控制所述分频因子产生器中的第一sigma-delta调制器和第二sigma-delta调制器并联产生相应的小数分频因子，经第一加法器相加；然后将相加后的小数分频因子与所述分频控制器产生的整数分频因子经第二加法器相加后，输出作为所述锁相环电路中的多模分频器的分频比。
较优地，作为一种实施例，所述分频控制信号包括：
一个同时控制所述第一sigma-delta调制器和第二sigma-delta调制器分母的信号；
一个控制所述第一sigma-delta调制器分子的时钟信号；
一个控制第二sigma-delta调制器分子的时钟信号；
一个控制第二sigma-delta调制器使能端信号，其中，低电平为关闭，高电平为开启；
一个整数分频因子的信号；
所述时钟信号均为占空比为50％的方波信号。
较优地，作为一种实施例，所述分频因子产生器根据分频控制器的控制信号，产生相应的分频因子；
所述分频因子为能够控制多模分频器分频比的信号，其输出值为N+F1+F2；
其中，N为整数分频因子的值，F1为第一sigma-delta调制器输出值，F2为第二sigma-delta调制器输出值。
较优地，作为一种实施例，所述分频控制器控制输出第二sigma-delta调制器使能端信号时，根据参考时钟与所需时钟信号的频率，分析所需时钟的频率段是否为跨整数段，当频率段不跨整数段时，输出低电平使能控制信息；当频率段跨整数段时，输出高电平使能控制信息；
所述分频因子产生器有两种工作模式，一种为单个sigma-delta调制器工作模式，一种为两个sigma-delta调制器同时工作模式；
当所述第二sigma-delta调制器的使能端EN检测到低电平时，第二sigma-delta调制器停止工作，分频因子产生器进入单个sigma-delta调制器工作模式，第一sigma-delta调制器输出数值F1＝FNUM1/FDEN，，FNUM1的值与整数分频因子的值N经第二加法器相加，得到分频因子为N+F1；
当第二sigma-delta调制器的使能端EN检测到高电平时，第二sigma-delta调制器开始工作，分频因子产生器进入两个sigma-delta调制器同时工作模式，第一sigma-delta调制器的输出值F1＝FNUM1/FDEN，第二sigma-delta调制器的输出值F2＝FNUM2/FDEN，FNUM2为不变值，F1和F2经第一加法器相加，再和整数分频因子的值N经第二加法器相加，得到分频因子为N+F1+F2；
其中，FNUM1为第一sigma-delta调制器分子的时钟信号的输出值；FNUM2为第二sigma-delta调制器分子的时钟信号的输出值；FDEN同时控制所述第一sigma-delta调制器和第二sigma-delta调制器分母的信号的输出值。
较优地，作为一种实施例，所述分析是否跨整数频段方法，包括如下步骤：
将所需时钟信号的频率F0分别加上和减去设定变化范围δ，得到变化频率范围的上限值和下限值，分别除以参考时钟频率FREF，如果两个商取整数部分的值相等，则为不跨整数段；否则为跨整数段。
较优地，作为一种实施例，所述锁相环电路包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器及多模分频器；所述分频因子产生器通过控制所述锁相环电路中的多模分频器的分频比；
所述锁相环电路根据分频比及输入参考时钟频率，输出所需时钟。
为实现本发明目的还提供一种基于sigma-delta锁相环的时钟分频方法，用于产生频率变化的时钟信号，包括如下步骤：
分频控制器根据参考时钟与所需时钟信号的频率产生分频控制信号，分别控制分频因子产生器中的两个并联sigma-delta调制器产生相应的小数分频因子，并经第一加法器相加；
相加后的小数分频因子与分频控制器产生的整数分频因子经第二加法器相加，输出作为所述锁相环电路中的多模分频器的分频比。
本发明基于sigma-delta锁相环的时钟分频装置和方法，通过对所需时钟的频率进行分析，确定分频因子的整数和小数部分；分频因子小数部分由一个第一sigma-delta调制器和一个第二sigma-delta调制器并联共同产生，两个小数分频因子相加，能够使锁相环在特殊频点产生频率变化的时钟信号时，避免锁相环分频器分频比的整数切换，从而消除了由于切换整数造成的较大时钟抖动，避免sigma-delta调制器输出的大范围变化，加速锁相环输出频率的锁定，从而提升锁相环输出时钟信号的性能。
附图说明
图1为现有的锁相环分频时钟电路结构示意图；
图2为本发明实施例基于sigma-delta锁相环的时钟分频装置结构示意图；；
图3为本发明实施例分频因子产生器结构示意图。
具体实施方式
为了本发明的目的、技术方案及优点更加清楚明白，以下参考附图并举实施例，对本发明进一步详细说明。
如图2、3所示，本发明实施例的基于sigma-delta锁相环的时钟分频装置，包括依次连接的分频控制器70、分频因子产生器60及锁相环电路；
如图2所示，锁相环电路包括鉴频鉴相器10、电荷泵20、环路滤波器30、压控振荡器40、多模分频器50，锁相环电路输出频率随分频因子产生器产生的分频因子变化而变化的变化时钟信号；
所述分频因子产生器60产生的分频因子受分频控制器70的控制。
所述的分频因子产生器60包括并联的第一sigma-delta调制器61和第二sigma-delta调制器62，以及第一加法器63和第二加法器64；
所述分频控制器根据参考时钟与所需时钟信号的频率，产生分频控制信号，分别控制所述分频因子产生器中的第一sigma-delta调制器61和第二sigma-delta调制器62并联产生相应的小数分频因子，经第一加法器63相加；然后将相加后的小数分频因子与所述分频控制器产生的整数分频因子经第二加法器64相加后，输出作为所述锁相环电路中的多模分频器的分频比。
较佳地，作为一种可实施方式，所述分频控制器根据外部***的参考时钟与所需时钟信号的频率，产生五个分频控制信号，即四个时钟信号及一个高低电平信号，包括：
一个同时控制所述第一sigma-delta调制器和第二sigma-delta调制器分母的信号FDEN
一个控制所述第一sigma-delta调制器分子的时钟信号FNUM1；
一个控制第二sigma-delta调制器分子的时钟信号FNUM2；
一个控制第二sigma-delta调制器使能端信号FEN，其中，低电平为关闭，高电平为开启；
一个整数分频因子的信号N；
较佳地，作为一种可实施方式，所述时钟信号均为占空比为50％的方波信号。
较佳地，作为一种可实施方式，所述分频控制器根据参考时钟与所需时钟信号的频率，分析所需时钟的频率段是否为跨整数段，当中心频率不跨整数段时，输出低电平使能控制信息；当中心频率跨整数段时，输出高电平使能控制信息。
所述分析是否跨整数频段方法，包括如下步骤：
将所需时钟信号的频率F0分别加上和减去设定变化范围δ，得到变化频率范围的上限值和下限值，分别除以参考时钟频率FREF，得到的商取整数部分，如果相等，则为不跨整数段，否则为跨整数段。
例如，参考时钟频率为10MHz，当中心频率F0为1890.0MHz，设定频率变化的范围δ为0.1MHz，其变化频率为1889.9MHz至1890.1MHz，1889.9MHz/10MHz，商取整数部分，为188，1890.1MHz/10MHz，商取整数部分189，两个值不相等，因此为跨整数段；所需时钟信号的频率F0为1889.2MHz，设定频率变化范围δ为0.1MHz，其变化频率为1889.1MHz至1889.3MHz，参考时钟频率仍为10MHz，则1889.1MHz/10MHz，商取整数部分为188，1889.3/10MHz，商取整数部分为188，两个值相等，因此为不跨整数段；
下面详细说明本发明实施例的分频因子产生器，如图3所示，本发明实施例的分频因子产生器有两种工作模式，一种为单个sigma-delta调制器工作模式，一种为两个sigma-delta调制器同时工作模式；
当第二sigma-delta调制器62的使能端EN检测到低电平时，第二sigma-delta调制器62停止工作，分频因子产生器60进入单个sigma-delta调制器工作模式，此时第一sigma-delta调制器61输出数值F1＝FNUM1/FDEN，为了得到分频时钟，FNUM1的值在设定的分频范围内变化，使得F1的值在设定的范围内变化，这个值与整数分频因子信号的输出值N相加，得到分频因子为N+F1；
当第二sigma-delta调制器62的使能端EN检测到高电平时，第二sigma-delta调制器62开始工作，分频因子产生器进入两个sigma-delta调制器同时工作模式，此时第一sigma-delta调制器61的输出值F1＝FNUM1/FDEN，FNUM1的值在设定的范围内变化，使得F1的值在设定的范围内变化，第二sigma-delta调制器62的输出值F2＝FNUM2/FDEN，其中，作为一种可实施方式，所述FNUM3为不变值，使得F2的输出值固定不变，F1和F2经第一加法器63相加，再和整数分频因子N经第二加法器64相加，得到分频因子为N+F1+F2。
以参考时钟频率为10MHz、所需时钟频率F0为1890.0MHz为例，设设定频率变化范围为0.1MHz，即变化频率为1889.9MHz至1890.1MHz，则N＝188，F1＝0.49至0.51，F2＝0.50，其中F1＝FNUM1/FDEN，F2＝FNUM2/FDEN，则FNUM1＝490至510，FNUM2＝500，FDEN＝1000；
下面进一步详细说明本发明的基于sigma-delta锁相环的时钟分频装置，如图2所示，本发明实施例基于sigma-delta锁相环的时钟分频装置中，分频因子产生器60输出分频因子至锁相环电路的多模分频器50，由多模分频器50对压控振荡器40的输出F0进行分频，多模分频器50的输出FDF＝F0/(N+F1)或FDF＝F0/(N+F1+F2)，而在锁相环电路中，多模分频器50输出频率FDF与鉴频鉴相器输入参考时钟频率FREF相等，即FDF＝FREF，因此，锁相环电路输出F0＝(N+F1)×FREF或F0＝(N+F1+F2)×FREF。其中，分频比的整数值不需要切换，而小数部分被拆分两部分，其中，F2的值固定为0.5或不输出，F1在设定的频率范围δ内可变。
根据所需时钟频率需求，能够产生频率变化时钟；所述频率变化时钟的频率变化范围由所需时钟频率需求决定；
所述分频因子产生器60产生的分频因子中，所述整数部分按照与参考时钟频率相乘，满足所需时钟频率整数最大值产生，即整数部分按照与参考时钟频率相乘，满足所需时钟频率整数最大值为原则的。
所述锁相环电路根据分频因子及输入参考时钟，输出所需时钟信号；所述所需时钟信号的频率F0＝(N+F1)×FREF或F0＝(N+F1+F2)×FREF。
相应地，具于同一发明构思，本发明实施例还提供一种基于sigma-delta锁相环的时钟分频方法，用以产生***要求的时钟信号，特别是产生频率变化的时钟信号，其包括如下步骤：
步骤S100，分频控制器产生分频控制信号，分别控制分频因子产生器中的两个并联sigma-delta调制器61、62产生相应的小数分频因子，并经第一加法器63相加；
步骤S200，相加后的小数分频因子与分频控制器产生的整数分频因子经第二加法器64相加，输出作为所述锁相环电路中的多模分频器的分频比。
分频控制器70控制分频因子产生器60改变锁相环电路中的多模分频器50的分频比，实现对参考时钟的任意数分频，然后将参考时钟与该分频比相乘的积作为锁相环电路输出频率。当所需时钟频率为在特殊频点设定范围内变化时，通过两个并联sigma-delta调制器的配合，能够避免分频因子的整数部分发生变化。并根据所需时钟频率需求，能够产生频率变化时钟；其中频率变化时钟的频率变化范围由所需时钟频率需求决定；
较佳地，作为一种可实施方式，所述分频控制器根据所需时钟信号，产生五个分频控制信号，包括：一个同时控制所述第一sigma-delta调制器和第二sigma-delta调制器分母的信号FDEN；
一个控制所述第一sigma-delta调制器分子的时钟信号FNUM1；
一个控制第二sigma-delta调制器分子的时钟信号FNUM2；
一个控制第二sigma-delta调制器使能端信号FEN，其中，低电平为关闭，高电平为开启；
一个整数分频因子的信号N；
较佳地，作为一种可实施方式，所述时钟信号均为占空比为50％的方波信号。
所述分频因子产生器通过控制所述锁相环中多模分频器的分频比，由锁相环产生频率变化时钟。
较佳地，作为一种可实施方式，分析判定第二sigma-delta调制器62使能端输入信号为高电平或者低电平，分析所需频率是否为跨整数段频点；
所述分析频率是否跨整数段频点的方法为：所需频率分别加上和减去设定变化频率范围值，得到上限值和下限值，分别除以参考时钟频率，如果两个商取整数部分的值相等，则为不跨整数段，输出低电平；否则为跨整数段，输出高电平；
所述分频因子产生器中的第一sigma-delta调制器61和第二sigma-delta调制器62并联，且具有两种工作模式；所述两种工作模式分别为：单个sigma-delta调制器工作模式及两个sigma-delta调制器并联同时工作模式。其中，第二sigma-delta调制器62输出值固定，为0.5或者不输出，第一sigma-delta调制器61输出值可变，从而控制锁相环多模分频器的分频比。
当第二sigma-delta调制器62的使能端EN检测到低电平时，第二sigma-delta调制器62停止工作，分频因子产生器进入单个sigma-delta调制器工作模式，此时第一sigma-delta调制器61输出数值F1＝FNUM1/FDEN，为了得到分频时钟，FNUM1的值在设定的分频范围内变化，使得F1的值在设定的范围内变化，这个值与整数分频因子信号的输出值N相加，得到分频因子为N+F1；
当第二sigma-delta调制器62的使能端EN检测到高电平时，第二sigma-delta调制器62开始工作，分频因子产生器进入两个sigma-delta调制器同时工作模式，此时第一sigma-delta调制器61的输出值F1＝FNUM1/FDEN，FNUM1的值在设定的范围内变化，使得F1的值在设定的范围内变化，第二sigma-delta调制器62的输出值F2＝FNUM2/FDEN，其中，作为一种可实施方式，所述FNUM2为不变值，使得F2的输出值固定不变，F1和F2经第一加法器63相加，再和整数分频因子N经第二加法器64相加，得到分频因子为N+F1+F2。
本发明的装置和方法所述分频控制器产生分频控制信号，分别控制分频因子产生器中的一个第一sigma-delta调制器61和一个第二sigma-delta调制器62并联产生相应的小数分频因子，并与分频控制器产生的整数分频因子相加，来改变锁相环中多模分频器的分频比，实现对参考时钟的任意数分频，而锁相环电路输出频率为参考时钟与该分频比相乘的积。当所需时钟频率为在特殊频点设定范围内变化时，通过两个并联sigma-delta调制器的配合，能够避免分频因子的整数部分发生变化，提高频点可变时钟分频性能。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
Claims (8)
1.一种基于sigma-delta锁相环的时钟分频装置，包括锁相环电路，其特征在于，还包括与所述锁相环电路连接的分频因子产生器，以及与所述分频因子产生器相连的分频控制器；
所述的分频因子产生器包括并联的第一sigma-delta调制器和第二sigma-delta调制器，以及第一加法器和第二加法器；
所述分频控制器根据参考时钟与所需时钟信号的频率，产生分频控制信号，分别控制所述分频因子产生器中的第一sigma-delta调制器和第二sigma-delta调制器产生相应的小数分频因子，经第一加法器相加；然后将相加后的小数分频因子与所述分频控制器产生的整数分频因子经第二加法器相加后，输出作为所述锁相环电路中的多模分频器的分频比；其中，所述分频控制信号包括：
一个同时控制所述第一sigma-delta调制器和第二sigma-delta调制器分母的信号；
一个控制所述第一sigma-delta调制器分子的时钟信号；
一个控制第二sigma-delta调制器分子的时钟信号；
一个控制第二sigma-delta调制器使能端信号，其中，低电平为关闭，高电平为开启；
一个整数分频因子的信号；
所述时钟信号均为占空比为50％的方波信号。
2.根据权利要求1所述的基于sigma-delta锁相环的时钟分频装置，其特征在于，所述分频因子产生器根据分频控制器的控制信号，产生相应的分频因子；
所述分频因子为能够控制多模分频器分频比的信号，其输出值为N+F1+F2；
其中，N为整数分频因子的值，F1为第一sigma-delta调制器输出值，F2为第二sigma-delta调制器输出值。
3.根据权利要求2所述的基于sigma-delta锁相环的时钟分频装置，其特征在于，所述分频控制器控制输出第二sigma-delta调制器使能端信号时，根据参考时钟与所需时钟信号的频率，分析所需时钟的频率段是否为跨整数段，当频率段不跨整数段时，输出低电平使能控制信息；当频率段跨整数段时，输出高电平使能控制信息；
所述分频因子产生器有两种工作模式，一种为单个sigma-delta调制器工作模式，一种为两个sigma-delta调制器同时工作模式；
当所述第二sigma-delta调制器的使能端EN检测到低电平时，第二sigma-delta调制器停止工作，分频因子产生器进入单个sigma-delta调制器工作模式，第一sigma-delta调制器输出数值F1＝FNUM1/FDEN，F1的值与整数分频因子的值N经第二加法器相加，得到分频因子为N+F1；
当第二sigma-delta调制器的使能端EN检测到高电平时，第二sigma-delta调制器开始工作，分频因子产生器进入两个sigma-delta调制器同时工作模式，第一sigma-delta调制器的输出值F1＝FNUM1/FDEN，第二sigma-delta调制器的输出值F2＝FNUM2/FDEN，FNUM2为不变值，F1和F2经第一加法器相加，再和整数分频因子的值N经第二加法器相加，得到分频因子为N+F1+F2；
其中，FNUM1为第一sigma-delta调制器分子的时钟信号的输出值；FNUM2为第二sigma-delta调制器分子的时钟信号的输出值；FDEN为同时控制所述第一sigma-delta调制器和第二sigma-delta调制器分母的信号的输出值。
4.根据权利要求3所述的基于sigma-delta锁相环的时钟分频装置，其特征在于，所述分析是否跨整数频段方法，包括如下步骤：
将所需时钟信号的频率F0分别加上和减去设定变化范围δ，得到变化频率范围的上限值和下限值，分别除以参考时钟频率FREF，如果两个商取整数部分的值相等，则为不跨整数段；否则为跨整数段。
5.根据权利要求4所述的基于sigma-delta锁相环的时钟分频装置，其特征在于，所述锁相环电路包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器及多模分频器；所述分频因子产生器控制所述锁相环电路中的多模分频器的分频比；
所述锁相环电路根据分频比及输入参考时钟频率，输出所需时钟。
6.一种基于sigma-delta锁相环的时钟分频方法，用于产生频率变化的时钟信号，其特征在于，包括如下步骤：
分频控制器根据参考时钟与所需时钟信号的频率产生分频控制信号，分别控制分频因子产生器中并联的第一sigma-delta调制器和第二sigma-delta调制器产生相应的小数分频因子，并经第一加法器相加；
相加后的小数分频因子与分频控制器产生的整数分频因子经第二加法器相加，输出作为所述锁相环电路中的多模分频器的分频比；所述分频控制器根据参考时钟与所需时钟信号的频率，产生五个分频控制信号，包括：
一个同时控制第一sigma-delta调制器和第二sigma-delta调制器分母的信号；
一个控制所述第一sigma-delta调制器分子的时钟信号；
一个控制所述第二sigma-delta调制器分子的时钟信号；
一个控制第二sigma-delta调制器使能端信号，其中，低电平为关闭，高电平为开启；
一个整数分频因子的信号。
7.如权利要求6所述的时钟分频方法，其特征在于，所述分频控制器控制第二sigma-delta调制器使能端信号为高电平或者低电平的方法为：
根据参考时钟与所需时钟信号的频率，分析所需时钟的频率段是否为跨整数段，当频率段不跨整数段时，输出低电平使能控制信息；当频率段跨整数段时，输出高电平使能控制信息；
所述分析所需时钟的频率段是否为跨整数段的方法为：所需频率分别加上和减去设定变化频率范围值，得到上限值和下限值，分别除以参考时钟频率，如果两个商取整数部分的值相等，则为不跨整数段，输出低电平；否则为跨整数段，输出高电平。
8.如权利要求7所述的时钟分频方法，其特征在于，所述分频因子产生器中的第一sigma-delta调制器和第二sigma-delta调制器并联，且具有两种工作模式；
所述两种工作模式分别为：单个sigma-delta调制器工作模式及两个sigma-delta调制器并联同时工作模式；
其中，第二sigma-delta调制器输出值固定，为0.5或者不输出，第一sigma-delta调制器输出值可变，从而控制锁相环多模分频器的分频比。
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