DE60006346T2

DE60006346T2 - Frequenzsynthetisierer mit gebrochenem Teilerverhältnis und Delta-Sigma Modulator zur Kontrolle des fraktionalen Teils

Info

Publication number: DE60006346T2
Application number: DE60006346T
Authority: DE
Inventors: Hisashi Mino-shi Adachi; Toshifumi Moriguchi-shi NAKATANI; Hiroaki Hirakata-shi Kosugi; Masakatsu Muko-shi Maeda; Shunsuke Yokohama-shi Hirano
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-12-13
Filing date: 2000-12-12
Publication date: 2004-09-09
Anticipated expiration: 2020-12-13
Also published as: EP1111793B1; US7110486B2; US20040081266A1; US20060115036A1; US6717998B2; EP1111793A1; DE60006346D1; US20020061086A1; US7050525B2

Description

Hintergrund der Erfindung
1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft ein Frequenzsynthetisiergerät, welches mit einer Bruchteil-Steuerschaltung ausgestattet ist, ein Kommunikationsgerät, ein Frequenzmodulationsgerät und ein Frequenzmodulationsverfahren, die jeweils das Frequenzsynthetisiergerät verwenden. Insbesondere betrifft die vorliegende Erfindung ein Frequenzsynthetisiergerät mit einer Phase-Locked-Loop-Schaltung (nachfolgend als PLL-Schaltung bezeichnet) und mit einer Bruchteil-Steuerschaltung, die die PLL-Schaltung zum Steuern eines Bruchteils einer Frequenzdivisionszahl verwendet, die in einen in der PLL-Schaltung bereitgestellten variablen Frequenzteiler eingegeben wird, ein Kommunikationsgerät und ein Frequenzmodulationsgerät und ein Frequenzmodulationsverfahren, die jeweils das Frequenzsynthetisiergerät verwenden.
2. Beschreibung des Standes der Technik
Im Allgemeinen wird eine Ausgangsfrequenz eines Frequenzsynthetisiergerätes, welches eine PLL-Schaltung verwendet, durch einen Quotienten ausgedrückt, der berechnet wird, indem eine Referenzsignalfrequenz durch eine Frequenzdivisionszahl geteilt wird, die in einem variablen Frequenzteiler eingestellt ist. Da ein normaler variabler Frequenzteiler nur die Frequenzdivisionszahl von ganzzahligen Daten festlegen kann, ist die Ausgangsfrequenz gleich einem ganzzahligen Vielfachen der Frequenz des Referenzsignals und somit kann die Ausgangsfrequenz nicht in einer Einheit kleiner als die Frequenz des Referenzsignals bestimmt werden. Daher muss die Frequenz des Referenzsignals verringert werden, wenn es notwendig ist, die Ausgangsfrequenz in kürzeren Frequenzintervallen festzulegen. Die niedrigere Referenzsignalfrequenz verursacht jedoch die größere Frequenzdivisionszahl des variablen Frequenzteilers und ein in einem Ausgangssignal auftretendes Rauschen nimmt auch mit der Frequenzdivisionszahl zu. Da eine Ansprechbandbreite der PLL-Schaltung nicht breiter als die Frequenz des Referenzsignals sein kann, nimmt eine Ansprechgeschwindigkeit einer Schleife der PLL-Schaltung ab und dies führt dazu, dass die Zeitperiode zum des Umschalten zwischen Frequenzen zunimmt.
Ein Verfahren zum Erhalten einer Frequenzdivisionszahl mit dezimaler Präzision unter Verwendung eines allgemeinen variablen Frequenzteilers ist als Verfahren zum Lösen der vorstehend erwähnten Probleme bekannt. Dieses Verfahren wird zum Erhalten einer Frequenzdivisionszahl mit einer dezimalen Präzision als Durchschnittsdaten durch periodisches Ändern der Frequenzdivisionszahl bereitgestellt. Dieses Verfahren verwendet eine Delta-Sigma-Modulatorschaltung (oder eine Δ-Σ-Modulatorschaltung: manchmal Sigma-Delta-Modulatorschaltung genannt (oder eine Σ-Δ-Modulatorschaltung)).
19 ist ein Blockschaltbild, welches eine Schaltungskonfiguration eines Frequenzsynthetisiergerätes des Standes der Technik zeigt. Das Frequenzsynthetisiergerät wird zum Erhalten einer Frequenzdivisionszahl mit dezimaler Präzision bereitgestellt.
Das Frequenzsynthetisiergerät umfasst einen Spannungssteueroszillator 1 (nachfolgend hierin als VCO bezeichnet), einen variablen Frequenzteiler 2 (oder Frequenzdemultiplizierer), einen Phasenkomparator 3 und einen Tiefpassfilter 4 mit einem Schleifenfilter, die in einer Schleifenkonfiguration miteinander verbunden sind, wie es in 19 gezeigt ist. Das Frequenzsynthetisiergerät umfasst ferner eine Bruchteil-Steuerschaltung 80 und einen Addierer 6. Der variable Frequenzteiler 2 dividiert die Frequenz eines Ausgangssignals von dem VCO 1 in Übereinstimmung mit Eingangsdaten einer Frequenzdivisionszahl und gibt dann das frequenzgeteilte Signal an den Phasenkomparator 3 aus. Der Phasenkomparator 3 führt einen Phasenvergleich zwischen einem Eingangsreferenzsignal und dem Ausgangssignal von dem variablen Frequenzteiler 2 durch und gibt dann ein Signal, welches das Ergebnis des Phasenvergleichs angibt, an den VCO 1 durch den Tiefpassfilter 4 aus. Somit ist eine PLL-Schaltung Rückkopplungs-gesteuert, um die Ausgangsfrequenz des VCO 1 zu stabilisieren.
Wie wiederum in 19 gezeigt ist, umfasst die Bruchteil-Steuerschaltung 80 einen Addierer 81 und eine Verzögerungsschaltung 82. Der Addierer 81 addiert Daten eines Bruchteils F, welche von einem externen Gerät eingegeben werden, mit Aus gangsdaten von der Verzögerungsschaltung 82 und gibt dann resultierende Additionsdaten an die Verzögerungsschaltung 82 aus. Die Verzögerungsschaltung 82 ist eine Kippschaltung, die das Ausgangssignal von dem variablen Frequenzteiler 2 als Takt verwendet. Der Addierer 6 addiert ein Ausgangssignal, welches einen Überlauf des Addierers 81 angibt, d.h. ein Trägersignal (welches Daten des gesteuerten Bruchteils F angibt) mit Daten eines ganzzahligen Teils M, welche von dem externen Gerät eingegeben werden, und gibt resultierende Additionsdaten in den variablen Frequenzteiler 2 als Daten einer Frequenzdivisionszahl ein.
Wenn in dem Frequenzsynthetisiergerät von 19, welches wie vorstehend beschrieben konfiguriert ist, ein Bruchteil = F ist, nehmen Daten des Ausgangssignals von dem Addierer 81 um den Bruchteil F bei jedem Takt zu. Wenn der Addierer 81 gemäß Daten L überfließt, fließt der Addierer 81 F-mal während einer Periode von L-Takten über und erzeugt das Trägersignal.
20 ist ein Blockschaltbild einer detaillierten Konfiguration der Bruchteil-Steuerschaltung 80, die in 19 gezeigt ist, welche die Konfiguration und Verwendung einer Z-Transformation zeigt. In 20 repräsentiert z^–1 eine Verzögerung um einen Takt. Ausgangsdaten Y von der Bruchteil-Steuerschaltung 80 werden durch die folgende Gleichung (1) ausgedrückt.
Ein Betrieb der Bruchteil-Steuerschaltung 80 gleicht dem einer Delta-Sigma-Modulationsschaltung erster Ordnung. Ein Erzeugen des Trägersignals gleicht dem Quantisieren unter Verwendung eines Quantisierungsschrittes L.
Wie in 20 gezeigt ist, umfasst die Bruchteil-Steuerschaltung 80 einen Addierer 91, eine Verzögerungsschaltung 92, einen Quantisierer 93, einen Multiplizierer 94 und einen Subtrahierer 95. Der Addierer 91 entspricht dem Addierer 81, der in 19 gezeigt ist. Die Verzögerungsschaltung 92 entspricht der Verzögerungsschaltung 82, die in 19 gezeigt ist. Der Subtrahierer 95 subtrahiert Ausgangsdaten von dem Multiplizierer 94 von Daten des Bruchteils F, die von dem externen Gerät ein gegeben werden, und gibt dann resultierende Subtraktionsdaten an den Addierer 91 aus.
Der Addierer 91 addiert ein Ausgangssignal von der Verzögerungsschaltung 92 mit einem Ausgangssignal von dem Subtrahierer 95 und gibt dann das Ergebnis der Addition an die Verzögerungsschaltung 92 und den Quantisierer 93 aus. Der Quantisierer 93 quantisiert ein Ausgangssignal von dem Addierer 91 unter Verwendung des Quantisietungsschrittes L und gibt dann das quantisierte Signal aus. Der Multiplizierer 94 multipliziert das Ausgangssignal von dem Quantisierer 93 mit dem Quantisierungsschritt L und gibt dann ein resultierendes Multiplikationssignal an den Subtrahierer 95 aus.
21 zeigt Zeitdiagramme eines Betriebs des Frequenzsynthetisiergerätes, welches in 19 gezeigt ist, wobei 21(a) ein Zeitdiagramm ist, welches eine zeitliche Veränderung einer Frequenzdivisionszahl zeigt, die in den variablen Frequenzteiler 2 eingegeben wird, und 21(b) ist ein Zeitdiagramm, welches eine zeitliche Änderung einer Steuerspannung des VCO 1 zeigt.
Wie aus 21(a) ersichtlich ist, sind Daten einer Frequenzdivisionszahl gleich M, wenn kein Trägersignal erzeugt wird und Daten einer Frequenzdivisionszahl gleich M + 1, wenn ein Trägersignal erzeugt wird. Dementsprechend sind Durchschnittsdaten gleich (M + F/L) während L Takten. Daher ist eine Ausgangsfrequenz des VCO 1 gleich einem (M + F/L)-Vielfachen [(M + F/L)-fach oder (M + F/L)-mal)] einer Frequenz eines Referenzsignals. Somit werden die Daten des Bruchteils F verändert und dies führt dazu, dass die Ausgangsfrequenz des VCO 1 auf einer Ausgangsfrequenz bei einem Intervall von 1/L der Frequenz des Referenzsignals eingestellt werden kann.
In dem Frequenzsynthetisiergerät, welches die Delta-Sigma-Modulationsschaltung des Standes der Technik verwendet, um eine Ausgangsfrequenz gleich einem nicht ganzzahligen Vielfachen einer Referenzsignalfrequenz mit dezimaler Präzision zu realisieren, verändern sich Daten einer Frequenzdivisionszahl periodisch mit einem Intervall einer Basisperiode von L-Takten (eine Änderungsperiode ΔP), wie es in 21(a) gezeigt ist. Wie es in 21(b) gezeigt ist, ändert sich ein Ausgangssignal des Phasenkomparators 3 entsprechend der vorstehend erwähnten Änderung.
Somit ändert sich ein Spektrum der Steuerspannung des VCO 1, wie es in 23 gezeigt ist. Zu diesem Zeitpunkt wird ein Ausgang des VCO 1 frequenzmoduliert und somit ändert sich dessen Spektrum, wie es in 22 gezeigt ist.
Wie aus 22 ersichtlich ist, hat das Spektrum des Ausgangssignals von dem VCO 1 stark störende Komponenten, d.h. ein Doppelseiten-Bandsignal mit beiden Seitenbändern, die bei Frequenzen lokalisiert sind, die gegenüber einer Referenzfrequenz um eine Änderungsfrequenz ΔF entsprechend der vorstehend erwähnten Änderungsperiode ΔP nach oben und nach unten verschoben sind. Wenn Daten des Bruchteils F klein sind, würde dies Variationen von niederfrequenten Komponenten und ein stark gestörtes Niveau erzeugen. Es ist daher schwierig für den Tiefpassfilter 4, den Störpegel ausreichend zu reduzieren.
US 5,055,802 offenbart einen Bruchteil-N-Synthetisierer, der zumindest einen Sigma-Delta-Modulator zweiter Ordnung einsetzt. Die wichtigsten Bits von dem Ausgangsakkumulator des Sigma-Delta-Modulators werden als die Ausführsteuerung für den variablen Divisor des Schleifenteilers verwendet. Eine Modulation des Synthetisierers wird als Teil der in den Sigma-Delta-Modulator eingegebenen digitalen Zahl eingeführt und ein Störsignalausgang wird durch Auswahl einer großen Zahl des Nenners des Bruchteils des Schleifendividierer-Divisors reduziert.
US 5,986,512 offenbart eine Sigma-Delta-Modulator-Steuer-PLL-Schaltung, die ein frequenzgesteuertes Signal erzeugt, welches keine ungewünschten Töne aufweist. Zitternde Signale werden erzeugt und einem Delta-Sigma-Modulator bereitgestellt, der ein Divisionsfaktorsteuersignal erzeugt, welches zum Steuern des Divisionsfaktors eines Frequenzdividierers verwendet wird, der einen Abschnitt der PLL-Schaltung darstellt. Die zitternden Signale werden an den Delta-Sigma-Modulator angelegt, um die Wahrscheinlichkeit zu verringern, dass der Delta-Sigma-Modulator in einen Grenzzyklus eintritt und repetire Ausgangssignale erzeugt.
US 5,111,162 offenbart einen Bruchteil-N-Synthetisierer, der eine automatische Frequenzsteuerung durch Addieren einer digitalen Repräsentation eines vorbestimmten Frequenzoffsets mit einer digitalen Repräsentation einer angewandten Modulation realisiert, um die Modulussteuerung eines programmierbaren Frequenzdividierers zu realisieren.
Zusammenfassung der Erfindung
Eine wesentliche Aufgabe der vorliegenden Erfindung ist es, ein Frequenzsynthetisiergerät bereitzustellen, welches eine Ausgangsfrequenz realisieren kann, die gleich einem nicht ganzzahligen Vielfachen einer Referenzsignalfrequenz mit dezimaler Präzision ist, und Störkomponenten reduzieren kann.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Kommunikationsgerät und ein Frequenzmodulatorgerät bereitzustellen, welches das vorstehend erwähnte Frequenzsynthetisiergerät verwendet.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Frequenzmodulationsverfahren bereitzustellen, welche das vorstehend erwähnte Frequenzsynthetisiergerät verwenden.
Diese und weitere Aufgaben werden durch ein Frequenzsynthetisiergerät gemäß Anspruch 1 gelöst.
Dementsprechend wird erfindungsgemäß eine Delta-Sigma-Modulationsschaltung höherer Ordnung verwendet und dies führt dazu, dass die vorliegende Erfindung einen einzigartigen vorteilhaften Effekt hat, nämlich dass sie die Ausgangsfrequenz in kürzeren Frequenzintervallen als die Referenzfrequenz festlegen kann und ein Ausgangssignal erhalten kann, in dem unerwünschte Störkomponenten erheblich reduziert sind.
Kurzbeschreibung der Figuren
Diese und weitere Aufgaben und Merkmale der vorliegenden Erfindung werden aus der nachfolgenden Beschreibung in Zusammenhang mit ihren bevorzugten Ausführungsbeispielen unter Bezugnahme auf die beigefügten Figuren klar werden, bei denen gleiche Teile mit denselben Bezugszeichen gekennzeichnet werden. Es zeigen:
1 ein Blockschaltbild, welches eine Schaltungskonfiguration eines Frequenzsynthetisiergerätes gemäß einem ersten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt,
2 ein Blockschaltbild, welches eine Schaltungskonfiguration eines Integrators 7 zweiter Ordnung zeigt, der in 1 gezeigt ist,
3 ein Blockschaltbild, welches eine Schaltungskonfiguration eines Integrators 7a zweiter Ordnung eines modifizierten bevorzugten Ausführungsbeispiels zeigt, welcher den Integrator 7 zweiter Ordnung ersetzt, der in 1 gezeigt ist,
4 ein Blockschaltbild, welches eine Schaltungskonfiguration einer Bruchteil-Steuerschaltung 5a gemäß einem zweiten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt,
5 ein Blockschaltbild, welches eine Schaltungskonfiguration eines Integrators 7b zweiter Ordnung zeigt, der in 4 gezeigt ist,
6 ein Blockschaltbild, welches eine Schaltungskonfiguration eines Integrators 7c zweiter Ordnung eines modifizierten bevorzugten Ausführungsbeispiels zeigt, der den Integrator 7b zweiter Ordnung ersetzt, der in 4 gezeigt ist,
7 ein Blockschaltbild, welches eine Schaltungskonfiguration eines Integrators 7d zweiter Ordnung eines modifizierten bevorzugten Ausführungsbeispiels zeigt, der den Integrator 7b zweiter Ordnung ersetzt, der in 4 gezeigt ist,
8 ein Blockschaltbild, welches eine Schaltungskonfiguration einer Bruchteil-Steuerschaltung 5b gemäß einem dritten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt,
9 ein Blockschaltbild, welches eine Schaltungskonfiguration einer Bruchteil-Steuerschaltung 5c gemäß einem vierten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt,
10 ein Blockschaltbild, welches eine Schaltungskonfiguration einer Bruchteil-Steuerschaltung 5d gemäß einem fünften bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt,
11 ein Blockschaltbild, welches eine Schaltungskonfiguration eines Integrators 40 dritter Ordnung zeigt, der in 10 gezeigt ist,
12 ein Blockschaltbild, welches eine Schaltungskonfiguration eines Integrators 40a dritter Ordnung eines modifizierten bevorzugten Ausführungsbeispiels zeigt, der den Integrator 40 dritter Ordnung ersetzt, der in 11 gezeigt ist,
13 ein Blockschaltbild, welches eine Schaltungskonfiguration eines Integrators 40b dritter Ordnung eines modifizierten bevorzugten Ausführungsbeispiels zeigt, der den Integrator 40 dritter Ordnung ersetzt, der in 11 gezeigt ist,
14 ein Blockschaltbild, welches eine Schaltungskonfiguration einer Bruchteil-Steuerschaltung 5e gemäß einem sechsten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt,
15 ein Blockschaltbild, welches eine Schaltungskonfiguration eines Frequenzsynthetisiergerätes gemäß einem siebten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt,
16 ein Blockschaltbild, welches eine Schaltungskonfiguration eines Radiokommunikationsgerätes gemäß einem achten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt,
17 ein Blockschaltbild, welches eine Schaltungskonfiguration eines Frequenzmodulatorgerätes gemäß einem neunten Ausführungsbeispiel der vorliegenden Erfindung zeigt,
18 ein Spektrumdiagramm, welches Frequenzeigenschaften einer Delta-Sigma-Modulationsschaltung entsprechender Ordnungen gemäß dem bevorzugten Ausführungsbeispiel zeigt,
19 ein Blockschaltbild, welches eine Schaltungskonfiguration eines Frequenzsynthetisiergerätes des Standes der Technik zeigt,
20 ein Blockschaltbild einer detaillierten Konfiguration einer Bruchteil-Steuerschaltung 80, welche in 19 gezeigt ist,
21 ein Zeitdiagramm, welches einen Betrieb des Frequenzsynthetisiergerätes zeigt, welches in 19 gezeigt ist, wobei 21(a) ein Zeitdiagramm ist, welches eine zeitliche Änderung einer Frequenzdivisionszahl zeigt, die in einen variablen Frequenzteiler 2 eingegeben werden, und 21(b) ein Zeitdiagramm ist, welches eine zeitliche Änderung einer Steuerspannung eines VCO 1 zeigt,
22 ein Spektrumdiagramm, welches Frequenzeigenschaften eines Ausgangssignals von dem VCO 1 zeigt, der in 19 gezeigt ist, und
23 ein Spektrumdiagramm, welches Frequenzeigenschaften einer Steuerspannung des VCO 1 zeigt, der in 19 gezeigt ist.
Ausführliche Beschreibung der bevorzugten Ausführungsbeispiele
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beigefügten Figuren beschrieben. In den nachfolgenden bevorzugten Ausführungsbeispielen werden dieselben Schaltungskomponenten durch dieselben Bezugszeichen und Symbole gekennzeichnet und deren detaillierte Beschreibung wird ausgelassen.
Erstes bevorzugtes Ausführungsbeispiel
1 ist ein Blockschaltbild, welches eine Schaltungskonfiguration eines Frequenzsynthetisiergerätes gemäß einem ersten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Wie in 1 gezeigt ist, umfasst das Frequenzsynthetisiergerät des ersten bevorzugten Ausführungsbeispiels einen VCO 1, einen variablen Frequenzteiler 2, einen Phasenkomparator 3 und einen Tiefpassfilter 4 mit einem Schleifenfilter, welche in Schleifenform miteinander verbunden sind. Das Frequenzsynthetisiergerät umfasst ferner eine Bruchteil-Steuerschaltung 5 und einen Addierer 6. Insbesondere das Frequenzsynthetisiergerät des ersten bevorzugten Ausführungsbeispiels ist gekennzeichnet durch die Bruchteil-Steuerschaltung 5 mit nicht nur einem Integrator 7 zweiter Ordnung sondern auch mit einer Rückkopplungsschaltung 9. Die Bruchteil-Steuerschaltung 5, die in dem Frequenzsynthetisiergerät mit einer PLL-Schaltung bereitgestellt ist, ist bereitgestellt, um Daten eines Bruchteils F von Daten einer Frequenzdivisionszahl zu steuern, die in den variablen Frequenzteiler 2 der PLL-Schaltung eingegeben werden.
Wie in 1 gezeigt ist, wendet der variable Frequenzteiler 2 eine Frequenzdivision auf ein Ausgangssignal von dem VCO 1 in Übereinstimmung mit Daten einer Frequenzdivisionszahl an, die von dem Addierer 6 eingegeben werden, und gibt dann das frequenzdividierte Signal an den Phasenkomparator 3 aus. Der Phasenkomparator 3 führt einen Phasenvergleich zwischen einem Eingangsreferenzsignal und dem Ausgangssignal von dem variablen Frequenzteiler 2 durch und gibt dann ein Signal aus, welches das Ergebnis eines Phasenvergleiches dem VCO 1 über den Tiefpassfilter 4 anzeigt. Somit wird die PLL-Schaltung Rückkopplungs-gesteuert bzw. geregelt, um eine Ausgangsfrequenz von dem VCO 1 zu stabilisieren. Andererseits addiert der Addierer 6 Daten eines ganzzahligen Teils M, welches von dem externen Gerät angegeben wird, mit Daten des gesteuerten Bruchteils F von der Bruchteil-Steuerschaltung 5 und gibt dann resultierende Additionsdaten an den variablen Frequenzteiler 2 als Daten einer Frequenzdivisionszahl aus.
Die Bruchteil-Steuerschaltung 5 umfasst einen Integrator 7 zweiter Ordnung, einen Quantisierer 8, eine Rückkopplungsschaltung 9, einen Multiplizierer 14 und einen Addierer 15. Die Bruchteil-Steuerschaltung 5 steuert Eingangsdaten des Bruchteils F und gibt Daten des gesteuerten Bruchteils F an den Addierer 6 aus. In 1 bezeichnet Q einen Quantisierungsfehler, der mit Daten zu addieren ist, die von dem Quantisierer 8 zu quantisieren sind. Daten des Bruchteils F, die von dem externen Gerät eingegeben werden, werden in den Addierer 15 eingegeben. Der Addierer 15 addiert die Daten des Bruchteils F mit Ausgangsdaten von dem Multiplizierer 14 und gibt dann resultierende Additionsdaten an den Integrator 7 zweiter Ordnung als Eingangsdaten X₁ aus. Der Quantisierer 8 quantisiert Ausgangsdaten X₂ von dem Integrator 7 zweiter Ordnung mit einem vorbestimmten Quantisierungsschritt L und gibt dann die quantisierten Ausgangsdaten an die Rückkopplungsschaltung 9 und den Addierer 6 aus. Der Multiplizierer 14 multipliziert Ausgangsdaten von der Rückkopplungsschaltung 9 mit dem Quantisierungsschritt L und gibt dann resultierende Multiplikationsdaten an den Addierer 15 aus.
Die Rückkopplungsschaltung 9 umfasst zwei Verzögerungsschaltungen 10 und 11, einen Doppelmultiplizierer 12 und einen Subtrahierer 13, wobei der Doppelmultiplizierer einen Multiplizierer zum Multiplizieren von Eingangsdaten mit einer 2 darstellt. Ausgangsdaten von dem Quantisierer 8 werden in die Verzögerungsschaltung 10 eingegeben und Ausgangsdaten von der Verzögerungsschaltung 10 werden in die Verzögerungsschaltung 11 und den Doppelmultiplizierer 12 eingegeben. Der Subtrahierer 13 subtrahiert Ausgangsdaten von dem Doppelmultiplizierer 12 von Ausgangsdaten von der Verzögerungsschaltung 11 und gibt dann resultierende Subtraktionsdaten an den Multiplizierer 14 aus. Der Doppelmultiplizierer 12 dient dazu, Eingangsdaten mit einer 2 zu multiplizieren und die verdoppelten Daten auszugeben. Der Doppelmultiplizierer 12 kann eine binäre Logikschaltung umfassen, um auf einfache Weise Bitdaten um 1 Bit nach oben zu verschieben, wodurch das unwichtigste Bit (LSB) auf 0 gesetzt wird. Indem ein Ausgangssignal von dem variablen Frequenzteiler 2 als Takt verwendet wird, verzögern die Verzögerungsschaltungen 10 und 11 Eingangsdaten um einen Takt und geben die verzögerten Daten aus.
Die Bruchteil-Steuerschaltung 5 verwendet ein Ausgangssignal von dem variablen Frequenzteiler 2 als Takt. Unter Verwendung einer z-Transformation zum Darstellen einer Verzögerung eines Taktes als z^–1 wird eine Transferfunktion des Integrators 7 zweiter Ordnung durch die folgende Gleichung (2) ausgedrückt:
2 ist ein Blockschaltbild, das eine Schaltungskonfiguration des Integrators 7 zweiter Ordnung zeigt, der in 1 gezeigt ist.
Wie in 2 gezeigt ist, stellen ein Addierer 21 und eine Verzögerungsschaltung 22 einen Integrator 101 erster Ordnung dar. In 2 und den nachfolgenden Figuren sind Leitungen zum Zuführen von Takten an die Verzögerungsschaltungen, die Integratoren und die Quantisierer nicht gezeigt. Der Addierer 21 addiert die Eingangsdaten X₁ mit Ausgangsdaten von der Verzögerungsschaltung 22 und gibt dann resultierende Additionsdaten an die Verzögerungsschaltung 22 und den Addierer 23 der nachfolgenden Stufe aus. Eine Transferfunktion des Integrators 101 erster Ordnung wird unter Verwendung der z-Transformation durch die nachfolgende Gleichung (3) ausgedrückt:
Der Addierer 23 und eine Verzögerungsschaltung 24 stellen einen Integrator 102 erster Ordnung der nachfolgenden Stufe auf dieselbe Weise dar. Der Addierer 23 addiert Daten von dem Addierer 21 mit Daten von der Verzögerungsschaltung 24 und gibt resultierende Additionsdaten an die Verzögerungsschaltung 24 aus. Die resultierenden Additionsdaten von dem Addierer 23 werden auch als die Ausgangsdaten X₂ von dem Integrator 7 zweiter Ordnung verwendet. Indem ein Ausgangssignal von dem variablen Frequenzteiler 2 als Takt verwendet wird, verzögern die Verzögerungsschaltungen 22 und 24 die Eingangsdaten um einen Takt und geben die verzögerten Daten aus.
3 ist ein Blockschaltbild, welches eine Schaltungskonfiguration eines Integrators 7a zweiter Ordnung eines modifizierten bevorzugten Ausführungsbeispiels zeigt, der den Integrator 7 zweiter Ordnung ersetzt, der in 1 gezeigt ist.
Wie in 3 gezeigt ist, umfasst der Integrator 7a zweiter Ordnung einen Addierer 31 und eine zusammengesetzte Verzögerungsschaltung 30. Der Addierer 31 addiert die Eingangsdaten X₁ mit Ausgangsdaten von der zusammengesetzten Verzöge rungsschaltung 30 und gibt dann resultierende Additionsdaten an eine Verzögerungsschaltung 32 in der zusammengesetzten Verzögerungsschaltung 30 aus. Die resultierenden Additionsdaten von dem Addierer 31 werden auch als die Ausgangsdaten X₂ von dem Integrator 7a zweiter Ordnung verwendet. Die zusammengesetzte Verzögerungsschaltung 30 umfasst zwei Verzögerungsschaltungen 32 und 33, einen Doppelmultiplizierer 34 und einen Subtrahierer 35. Jede der Verzögerungsschaltungen 32 und 33 ist zum Verzögern von Eingangsdaten um einen Takt und zum Ausgeben der verzögerten Daten bereitgestellt, wobei ein Ausgangssignal von dem variablen Frequenzteiler 2 als Takt verwendet wird. Der Doppelmultiplizierer 34 ist zum Multiplizieren von Eingangsdaten mit 2 und zum Ausgeben der verdoppelten Daten bereitgestellt. Ein Ausgang von dem Addierer 31, d.h. Eingangsdaten zu der zusammengesetzten Verzögerungsschaltung 30 werden in die Verzögerungsschaltung 32 eingegeben und Ausgangsdaten von der Verzögerungsschaltung 32 werden in die Verzögerungsschaltung 33 und den Doppelmultiplizierer 34 eingegeben. Ferner subtrahiert der Subtrahierer 35 Ausgangsdaten von der Verzögerungsschaltung 33 von Ausgangsdaten von dem Multiplizierer 34 und gibt resultierende Subtraktionsdaten an den Addierer 31 aus.
Nachfolgend wird ein Betrieb des Frequenzsynthetisiergerätes von 1 beschrieben, welches auf die vorstehend beschriebene Weise ausgestaltet ist.
In den Addierer 6 eingegebene Daten des ganzzahligen Teils M sind Daten eines ganzzahligen Teils eines Quotienten, der berechnet wird, indem eine gewünschte Ausgangssignalfrequenz durch eine Referenzsignalfrequenz geteilt wird. Daten des Bruchteils F sind Daten, die erhalten werden, indem Dezimaldaten des vorstehend erwähnten Quotienten mit dem Quantisierungsschritt L des Quantisierers 8 multipliziert werden. Der Quantisierer 8 gibt nur Daten eines ganzzahligen Teils eines Quotienten aus, der berechnet wird, indem die Eingangsdaten X₂ durch den Quantisierungsschritt L geteilt werden. Eine Transferfunktion der Rückkopplungsschaltung 9 wird unter Verwendung der z-Transformation durch die nachfolgende Gleichung (4) ausgedrückt:
Danach werden Ausgangsdaten Y von der Bruchteil-Steuerschaltung 5 unter Verwendung der z-Transformation durch nachfolgende Gleichung (5) ausgedrückt:
Wie aus der vorstehenden Gleichung (5) ersichtlich ist, wird die Bruchteil-Steuerschaltung 5 als Delta-Sigma-Modulatorschaltung zweiter Ordnung betrieben. Die Daten einer Frequenzdivisionszahl, die in den variablen Frequenzteiler 2 eingegeben wird, sind die Summe der Daten des ganzzahligen Teils M und der Ausgangsdaten von der Bruchteil-Steuerschaltung 5, d.h. Daten des gesteuerten Bruchteils F. Die Daten der Frequenzdivisionszahl ändern sich gemäß einer Änderung der Ausgangsdaten von der Bruchteil-Steuerschaltung 5. Der Durchschnitt der Daten der Frequenzdivisionszahl ist jedoch M + F/L, da ein Durchschnittswert des Terms (1 – z^–1)²·Q der vorstehenden Gleichung (5) gleich 0 ist. Die Daten des Bruchteils F werden daher geändert und dies führt dazu, dass die Daten der Frequenzdivisionszahl in Einheiten von 1/L geändert werden können und somit die Ausgangssignalfrequenz des VCO 1 in einem Intervall von 1/L der Frequenz des Referenzsignals eingestellt werden kann.
Andererseits werden Frequenzeigenschaften der Amplitude |1 – z^–1| der Transferfunktion unter Verwendung der z-Transformation durch |2·sin (πf/f_s)| ausgedrückt, wobei f_s eine Taktfrequenz bezeichnet und gleich der Frequenz des Referenzsignals ist. In der Schaltungskonfiguration von 1 mit dem Integrator 7 zweiter Ordnung wird der Quantisierungsfehler Q eines Ausgangssignals mit Frequenzeigenschaften |2·sin (πf/f_s)|^Z multipliziert.
18 zeigt Frequenzeigenschaften einer Delta-Sigma-Modulatorschaltung jeweiliger Ordnung gemäß dem bevorzugten Ausführungsbeispiel. Wie aus 18 ersichtlich ist, hat ein Koeffizient, mit dem die Delta-Sigma-Modulatorschaltung zweiter Ordnung den Quantisierungsfehler Q multipliziert, einen höheren Grad der Reduktion des Quantisierungsfehlers in einem Bereich niedriger Frequenzen im Vergleich zu einem Koeffizienten, mit dem eine Delta-Sigma-Modulatorschaltung erster Ordnung den Quantisierungsfehler Q multipliziert. Die Delta-Sigma-Modulatorschaltung erster Ordnung hat als Eigenschaften des Quantisierungsfehlers Q eine starke peri odische Komponente mit einer Periode, die gleich L-fach oder L-mal eine Periode des Taktes ist, aber die Delta-Sigma-Modulatorschaltung zweiter Ordnung hat eine niedrigere periodische Komponente. Daher wird die Delta-Sigma-Modulatorschaltung zweiter Ordnung verwendet und dies führt dazu, dass eine Änderung der Daten der Frequenzdivisionszahl eine Reduktion niedriger Frequenzkomponenten verursacht und hochfrequente Komponenten zunehmen.
Die Änderung der Daten der Frequenzdivisionszahl verursacht eine Änderung der Phase des Ausgangssignals von dem variablen Frequenzteiler 2. Der Phasenkomparator 2 extrahiert Komponenten dieser Änderung. Der Tiefpassfilter 4 reduziert Hochfrequenzkomponenten. Daher nimmt das Niveau ungewünschter Komponenten, die aufgrund der Änderung der Daten der Frequenzdivisionszahl erzeugt werden, von niedrigfrequenten zu hochfrequenten Komponenten hin ab. Folglich wird das ungewünschte Signal klein, welches dem VCO 1 zugeführt wird, und dies führt dazu, dass durch eine Frequenzmodulation verursachte Störkomponenten erheblich reduziert werden.
Zweites Ausführungsbeispiel
4 ist ein Blockschaltbild, welches eine Schaltungskonfiguration einer Bruchteil-Steuerschaltung 5a gemäß einem zweiten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt. In dem zweiten Ausführungsbeispiel ist die Schaltungskonfiguration ausschließlich der Bruchteil-Steuerschaltung 5a dieselbe wie die in 1 gezeigte Schaltungskonfiguration.
Wie in 4 gezeigt ist, umfasst die Bruchteil-Steuerschaltung 5a gemäß dem zweiten bevorzugten Ausführungsbeispiel einen Integrator 7b zweiter Ordnung, einen Quantisierer 8, eine Rückkopplungsschaltung 9a, einen Multiplizierer 14 und einen Addierer 15. Im Vergleich zu der Bruchteil-Steuerschaltung 5, die in 1 gezeigt ist, ist die Bruchteil-Steuerschaltung 5a gemäß dem zweiten bevorzugten Ausführungsbeispiel dadurch gekennzeichnet, dass die Verzögerungsschaltung 10 in dem Integrator 7b zweiter Ordnung anstelle der Rückkopplungsschaltung 9 lokalisiert ist. D.h., dass im Vergleich zu der in 1 gezeigten Bruchteil-Steuerschaltung 5 die Bruchteil-Steuerschaltung 5a dieselbe Schaltungskonfiguration und denselben Betrieb wie denjenigen der Bruchteil-Steuerschaltung 5 mit der Ausnahme hat, dass die Schaltungskonfigurationen des Integrators 7b zweiter Ordnung und der Rückkopplungsschaltung 9a sich von denjenigen des Integrators 7 zweiter Ordnung und der Rückkopplungsschaltung 9 unterscheiden.
Wie in 4 gezeigt ist, addiert der Addierer 15 Daten eines Bruchteils F, die von einem externen Gerät eingegeben werden, mit Ausgangsdaten von dem Multiplizierer 14 und gibt dann resultierende Additionsdaten an den Integrator 7b zweiter Ordnung aus. Der Quantisierer 8 quantisiert Ausgangsdaten von dem Integrator 7b zweiter Ordnung und gibt dann die quantisierten Ausgangsdaten an die Rückkopplungsschaltung 9a aus. Die quantisierten Ausgangsdaten werden auch als Daten Y des gesteuerten Bruchteils F verwendet. Ausgangsdaten von der Rückkopplungsschaltung 9a werden in den Multiplizierer 14 eingegeben. Der Multiplizierer 14 multipliziert Ausgangsdaten von der Rückkopplungsschaltung 9a mit einem Quantisierungsschritt L und gibt dann resultierende Multiplikationsdaten an den Addierer 15 aus. Die Rückkopplungsschaltung 9a umfasst eine Verzögerungsschaltung 11, einen Doppelmultiplizierer 12 und einen Subtrahierer 13. Ausgangsdaten von dem Quantisierer 8 werden in die Verzögerungsschaltung 11 und den Doppelmultiplizierer 12 eingegeben. Der Subtrahierer 13 subtrahiert Ausgangsdaten von dem Doppelmultiplizierer 12 von Ausgangsdaten von der Verzögerungsschaltung 11 und gibt resultierende Subtraktionsdaten an den Multiplizierer 14 aus. In dem bevorzugten Ausführungsbeispiel wird eine Transferfunktion eines Integrators 7b zweiter Ordnung durch die nachfolgende Gleichung (6) unter Verwendung der z-Transformation zum Darstellen einer Verzögerung um einen Takt als z–1 definiert:
5 ist ein Blockschaltbild, welches eine Schaltungskonfiguration des Integrators 7b zweiter Ordnung zeigt, der in 4 gezeigt ist.
Wie in 5 gezeigt ist, stellen ein Addierer 21 und eine Verzögerungsschaltung 22 einen Integrator 101 erster Ordnung dar. Der Addierer 21 addiert Eingangsdaten X₁ mit Ausgangsdaten von der Verzögerungsschaltung 22 und gibt dann resultierende Additionsdaten an die Verzögerungsschaltung 22 und einen Addierer 23 der nachfolgenden Stufe aus. Eine Transferfunktion des Integrators 101 erster Ordnung wird unter Verwendung der z-Transformation durch die nachfolgende Gleichung (7) ausgedrückt:
Als nächstes stellen der Addierer 23 und eine Verzögerungsschaltung 24 einen Integrator 102 erster Ordnung der nachfolgenden Stufe auf dieselbe Art und Weise dar. Ausgangsdaten von dem Addierer 21 werden in den Addierer 23 eingegeben. Der Addierer 23 addiert die Ausgangsdaten von dem Addierer 21 mit Ausgangsdaten von der Verzögerungsschaltung 24 und gibt dann resultierende Additionsdaten an die Verzögerungsschaltung 24 aus. Ausgangsdaten von der Verzögerungsschaltung 24 werden in den Addierer 23 eingegeben und auch als Ausgangsdaten X₂ von dem Integrator 7b zweiter Ordnung verwendet. Jede der Verzögerungsschaltungen 22 und 24 verzögert Eingangsdaten um 1 Takt und gibt verzögerte Daten aus. Da die Ausgangsdaten von der Verzögerungsschaltung 24 als die Ausgangsdaten von dem Integrator 7b zweiter Ordnung verwendet werden, wird eine Transferfunktion der Gesamtschaltung des Integrators 7b zweiter Ordnung unter Verwendung der z-Transformation durch die nachfolgende Gleichung (8) ausgedrückt:
6 ist ein Blockschaltbild, welches eine Schaltungskonfiguration eines Integrators 7c zweiter Ordnung eines modifizierten bevorzugten Ausführungsbeispiels zeigt, der den Integrator 7b zweiter Ordnung ersetzt, der in 4 gezeigt ist. Im Vergleich zu dem Integrator 7b zweiter Ordnung, der in 5 gezeigt ist, ist der Integrator 7c zweiter Ordnung, der in 6 gezeigt ist, dadurch gekennzeichnet, dass zwei Integratoren 101 und 102 erster Ordnung auf unterschiedliche Weise miteinander verbunden sind, insbesondere dadurch, dass Ausgangsdaten von der Verzögerungsschaltung 22 in einen Addierer 23 der nachfolgenden Stufe eingegeben werden.
Wie in 6 gezeigt ist, stellen ein Addierer 21 und eine Verzögerungsschaltung 22 einen Integrator 101 erster Ordnung dar. Der Addierer 21 addiert Eingangsdaten X₁ mit Ausgangsdaten von der Verzögerungsschaltung 22 und gibt resultierende Additionsdaten an den Addierer 21 und den Addierer 23 durch die Verzögerungsschaltung 22 aus. Eine Transferfunktion des Integrators 101 erster Ordnung wird unter Verwendung der z-Transformation durch die nachfolgende Gleichung (9) ausgedrückt:
Als nächstes stellen der Addierer 23 und die Verzögerungsschaltung 24 den Integrator 102 erster Ordnung der nachfolgenden Stufe auf dieselbe Art und Weise dar. Der Addierer 23 addiert Ausgangsdaten von der Verzögerungsschaltung 22 mit Ausgangsdaten von der Verzögerungsschaltung 24 und gibt resultierende Additionsdaten an den Addierer 23 durch die Verzögerungsschaltung 24 aus. Die resultierenden Additionsdaten vom Addierer 23 werden auch als Ausgangsdaten X₂ von dem Integrator 7c zweiter Ordnung verwendet. Da in der Schaltungskonfiguration des Integrators 7c zweiter Ordnung von 6, der wie vorstehend beschrieben konfiguriert ist, die Ausgangsdaten von der Verzögerungsschaltung 22 als Ausgangsdaten von dem Integrator 101 erster Ordnung der ersten Stufe verwendet werden, wird eine Transferfunktion der Gesamtschaltung des Integrators 7c zweiter Ordnung unter Verwendung der z-Transformation durch die nachfolgende Gleichung (10) ausgedrückt:
In den in 5 und 6 jeweils gezeigten Integratoren 7b und 7c zweiter Ordnung wird ein Ausgangssignal von dem variablen Frequenzteiler 2 als Takt des Integrators 101 erster Ordnung und als Takt des Integrators 102 erster Ordnung verwendet. Die vorliegende Erfindung ist jedoch nicht auf das vorstehend erwähnte Beispiel begrenzt. Zwei Takte, die mit dem Referenzsignal oder dem Ausgangssignal von dem variablen Frequenzteiler 2 synchronisiert sind, im Wesentlichen dieselbe Periode haben und sich durch Vorlauf- oder Rücklaufzeiten voneinander unterscheiden können verwendet werden. Dies hat den vorteilhaften Effekt, dass vermieden wird, dass ein plötzlicher Betriebsstrom zu dem Zeitpunkt stark zugeführt wird, wenn die die Bruchteil-Steuerschaltung 5a konstituierenden Schaltungen gleichzeitig betrieben werden, und dies zu einer starken Änderung der Spannung der Spannungsversorgung führt.
7 ist ein Blockschaltbild, welches eine Schaltungskonfiguration eines Integrators 7d zweiter Ordnung eines modifizierten bevorzugten Ausführungsbeispiels zeigt, der den Integrator 7b zweiter Ordnung ersetzt, der in 4 gezeigt ist.
Wie in 7 gezeigt ist, umfasst der Integrator 7d zweiter Ordnung einen Addierer 31, eine Verzögerungsschaltung 32a und eine zusammengesetzte Verzögerungsschaltung 30a. Im Vergleich zu dem Integrator 7a zweiter Ordnung, der in 3 gezeigt ist, ist der Integrator 7d zweiter Ordnung, der in 7 gezeigt ist, dadurch gekennzeichnet, dass die Verzögerungsschaltung 32 der zusammengesetzten Verzögerungsschaltung 30 durch die Verzögerungsschaltung 32a ersetzt wird, welche zwischen dem Addierer 31 und einem Verbindungspunkt zwischen einem Ausgangsanschluss des Integrators 7d zweiter Ordnung und der zusammengesetzten Verzögerungsschaltung 30a bereitgestellt ist.
Wie in 7 gezeigt ist, addiert der Addierer 31 Eingangsdaten X₁ mit Ausgangsdaten von dem Subtrahierer 35 der zusammengesetzten Verzögerungsschaltung 30a und gibt dann resultierende Additionsdaten an die Verzögerungsschaltung 33 und den Doppelmultiplizierer 34 der zusammengesetzten Verzögerungsschaltung 30a durch die Verzögerungsschaltung 32a aus. Ausgangsdaten von der Verzögerungsschaltung 32a werden als Ausgangsdaten X₂ von dem Integrator 7d zweiter Ordnung verwendet. Die zusammengesetzte Verzögerungsschaltung 30a umfasst eine Verzögerungsschaltung 33, einen Doppelmultiplizierer 34 und einen Subtrahierer 35. Der Subtrahierer 35 subtrahiert Ausgangsdaten von der Verzögerungsschaltung 33 von Ausgangsdaten von dem Doppelmultiplizierer 34 und gibt dann resultierende Subtraktionsdaten an den Addierer 31 aus. Eine Transferfunktion der Gesamtschaltung des Integrators 7d zweiter Ordnung von 7, der wie vorstehend beschrieben konfiguriert ist, wird unter Verwendung der z-Transformation durch die nachfolgende Gleichung (11) ausgedrückt:
Ein Betrieb der Bruchteil-Steuerschaltung 5a von 4 gemäß dem zweiten bevorzugten Ausführungsbeispiel, der wie vorstehend erwähnt konfiguriert ist, wird nachfolgend beschrieben. Der Quantisierer 8 gibt nur einen ganzzahligen Teil eines Quotienten aus, der berechnet wird, indem die Eingangsdaten X₂ durch den Quantisie rungsschritt L geteilt werden. Eine Transferfunktion der Rückkopplungsschaltung 9a wird unter Verwendung der z-Transformation durch die nachfolgende Gleichung (12) ausgedrückt:
Eine Transferfunktion des Integrators 7b (7c oder 7d) zweiter Ordnung wird unter Verwendung der z-Transformation durch die nachfolgende Gleichung (13) ausgedrückt:
Daher werden Ausgangsdaten von der Bruchteil-Steuerschaltung 5a, die in 4 gezeigt ist, unter Verwendung der z-Transformation durch die nachfolgende Gleichung (14) ausgedrückt:
Wie aus der vorstehenden Gleichung (14) ersichtlich ist, werden die Ausgangsdaten Y von der Bruchteil-Steuerschaltung 5a nur um einen Takt verzögert und in derselben Notation wie der Notation der Bruchteil-Steuerschaltung 5 repräsentiert, die in 1 gezeigt ist, und somit wird die Bruchteil-Steuerschaltung 5a, die in 4 gezeigt ist, wie eine Delta-Sigma-Modulatorschaltung zweiter Ordnung betrieben. Daher kann in dem Frequenzsynthetisiergerät, welches die in 4 gezeigte Bruchteil-Steuerschaltung 5a anstelle der in 1 gezeigten Bruchteil-Steuerschaltung 5 verwendet, die Ausgangssignalfrequenz in einem Intervall von 1/L der Frequenz des Referenzsignals festgelegt werden und durch die Frequenzmodulation verursachte Störkomponenten können erheblich reduziert werden.
Drittes bevorzugtes Ausführungsbeispiel
8 ist ein Blockschaltbild, welches eine Schaltungskonfiguration einer Bruchteil-Steuerschaltung 5b gemäß einem dritten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Die Schaltungskonfiguration ausschließlich der Bruchteil-Steuerschaltung 5b ist dieselbe wie die in 1 gezeigte Schaltungskonfiguration.
Die Bruchteil-Steuerschaltung 5b gemäß dem dritten bevorzugten Ausführungsbeispiel umfasst einen Integrator 7e zweiter Ordnung und eine Rückkopplungsschaltung 9. Der Integrator 7e zweiter Ordnung und die Rückkopplungsschaltung 9 umfassen die jeweiligen binären Logikschaltungen, wobei negative Zahlen in Zweierkomplementform ausgedrückt werden. Ein Quantisierungsschritt L entspricht Daten, die durch eine zweite Potenz ausgedrückt werden. In den nachfolgenden bevorzugten Ausführungsbeispielen wird angenommen, dass die Anzahl von Bits höherer Ordnung beispielsweise 4 Bits entspricht und dass die Anzahl von Bits niedrigerer Ordnung beispielsweise 20 Bits sind. Die vorliegende Erfindung ist nicht auf die vorstehend erwähnte Anzahl von Bits beschränkt, sondern sie kann auf eine vorbestimmte Anzahl von Bits beschränkt sein.
Daten, die Bits niedriger Ordnung aufweisen, welche aus Daten eines Bruchteils F zusammengesetzt sind, welche von einem externen Gerät eingegeben werden, und die Bits höherer Ordnung aufweisen, welche aus Ausgangsdaten von einer Rückkopplungsschaltung 9 zusammengesetzt sind, werden in den Integrator 7e zweiter Ordnung eingegeben. Der Integrator 7e zweiter Ordnung wendet eine Integration zweiter Ordnung auf die Eingangsdaten an und gibt dann Ausgangsdaten von Bits höherer Ordnung aus den integrierten Daten zweiter Ordnung, die Zahlen größer oder gleich dem Quantisierungsschritt L entsprechen, an die Verzögerungsschaltung 10 der Rückkopplungsschaltung 9 aus. Der Integrator 7e zweiter Ordnung gibt auch die Daten von Bits höherer Ordnung als Daten des gesteuerten Bruchteils von der Bruchteil-Steuerschaltung 5b aus. Die Rückkopplungsschaltung 9 umfasst zwei Verzögerungsschaltungen 10 und 11, einen Doppelmultiplizierer 12 und einen Subtrahierer 13. Die Ausgangsdaten von Bits höherer Ordnung von dem Integrator 7e zweiter Ordnung werden in die Verzögerungsschaltung 11 und den Doppelmultiplizierer 12 durch die Verzögerungsschaltung 10 eingegeben. Der Subtrahierer 13 subtrahiert Ausgangsdaten von dem Doppelmultiplizierer 12 von Ausgangsdaten von der Verzögerungsschaltung 11 und gibt resultierende Subtraktionsdaten an den Integrator 7e zweiter Ordnung als die Daten von Bits höherer Ordnung aus. Der Integrator 7e zweiter Ordnung kann die Schaltungskonfiguration des Integrators 7 zweiter Ordnung, der in 2 gezeigt ist, oder die Schaltungskonfiguration des Integrators 7a zweiter Ordnung, der in 3 gezeigt ist, aufweisen.
Im Wesentlichen kann die in 8 gezeigte Bruchteil-Steuerschaltung 5b vom dem wie vorstehend beschrieben konfigurierten Frequenzsynthetisiergerät als dieselbe Schaltungskonfiguration wie die in 1 gezeigte Bruchteil-Steuerschaltung 5 aufweisend betrachtet werden. Der Quantisierungsschritt L entspricht Daten, die durch eine zweite Potenz angezeigt werden, und dies führt dazu, dass der Quantisierer von der Schaltungskonfiguration implementiert wird, um einfach nur die Bits höherer Ordnung, welche die Daten angeben, welche größer oder gleich dem Quantisierungsschritt L sind, aus den Ausgangsdaten von dem Integrator 7e zweiter Ordnung auszuwählen. Die Daten der ausgewählten Bits höherer Ordnung werden eingegeben und von der Rückkopplungsschaltung 9 zurückgeführt und die Daten werden auch als Ausgangsdaten von der Bruchteil-Steuerschaltung 5b verwendet. Indem Ausgangsdaten von der Rückkopplungsschaltung 9 als die Bits höherer Ordnung verwendet werden, kann die Schaltung bei einem einfachen Schaltungsaufbau zum Kombinieren der Ausgangsdaten mit den Daten des Bruchteils F und dann zum Eingeben der kombinierten Daten in den Integrator 7e zweiter Ordnung auf ähnliche Weise betrieben werden, wie der Multiplizierer 14 und der Addierer 15, die in 1 gezeigt sind. Ein einstellbares Intervall der Ausgangssignalfrequenz ist begrenzt auf 1/(eine zweite Potenz) oder (1 geteilt durch eine zweite Potenz) der Frequenz des Referenzsignals und das Intervall kann somit nicht auf 1/(irgendeine ganze Zahl) oder (1 geteilt durch irgendeine ganze Zahl) eingestellt werden. Es ist jedoch sehr wichtig, dass die Konfiguration bzw. der Aufbau erheblich vereinfacht werden kann.
Viertes bevorzugtes Ausführungsbeispiel
9 ist ein Blockschaltbild, welches eine Schaltungskonfiguration einer Bruchteil-Steuerschaltung 5c gemäß einem vierten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Das vierte bevorzugte Ausführungsbeispiel umfasst eine derartige Schaltungskonfiguration, dass dieselbe Schaltungskonfiguration des dritten Ausführungsbeispiels auf die Bruchteil-Steuerschaltung 5a angewendet wird, die in 4 gezeigt ist. Die Bruchteil-Steuerschaltung 5c gemäß dem vierten Ausführungsbeispiel umfasst einen Integrator 7f zweiter Ordnung und eine Rückkopplungsschaltung 9a. Der Integrator 7f zweiter Ordnung und die Rückkopplungsschaltung 9a umfassen die jeweiligen binären Logikschaltungen, wobei negative Zahlen in der Zweierkomplementform ausgedrückt werden. Einen Quantisierungsschritt L entspricht Daten, die durch eine zweite Potenz ausgedrückt werden.
Daten, welche Bits niedrigerer Ordnung aufweisen, welche aus Daten von einem Bruchteil F zusammengesetzt sind, die von einem externen Gerät eingegeben werden, und die Bits höherer Ordnung aufweisen, welche aus ausgegebenen Daten von der Rückkopplungsschaltung 9a zusammengesetzt sind, werden in den Integrator 7f zweiter Ordnung eingegeben. Der Integrator 7f zweiter Ordnung wendet eine Integration zweiter Ordnung auf die Eingangsdaten an. Dann gibt der Integrator 7f zweiter Ordnung einige der integrierten Daten zweiter Ordnung, d.h. Daten von Bits höherer Ordnung , die Zahlen größer oder gleich dem Quantisierungsschritt L entsprechen, an die Verzögerungsschaltung 11 und den Doppelmultiplizierer 12 der Rückkopplungsschaltung 9a aus. Der Integrator 7f zweiter Ordnung gibt auch die Daten von Bits höherer Ordnung als Daten des gesteuerten Bruchteils F von der Bruchteil-Steuerschaltung 5c aus.
Die Rückkopplungsschaltung 9a umfasst eine Verzögerungsschaltung 11, einen Doppelmultiplizierer 12 und einen Subtrahierer 13. Die Ausgangsdaten von Bits höherer Ordnung von dem Integrator 7f zweiter Ordnung werden in die Verzögerungsschaltung 11 und den Doppelmultiplizierer 12 eingegeben. Der Subtrahierer 13 subtrahiert Ausgangsdaten von dem Doppelmultiplizierer 12 von Ausgangsdaten von der Verzögerungsschaltung 11 und gibt dann resultierende Subtraktionsdaten an den Integrator 7f zweiter Ordnung als die Daten von Bits höherer Ordnung aus. Der Integrator 7f zweiter Ordnung kann die Schaltungskonfiguration des Integrators 7b zweiter Ordnung, der in 5 gezeigt ist, die Schaltungskonfiguration des Integrators 7c zweiter Ordnung, der in 6 gezeigt ist, oder die Schaltungskonfiguration des Integrators 7d zweiter Ordnung, der in 7 gezeigt ist, aufweisen.
Im Wesentlichen kann die Bruchteil-Steuerschaltung 5c, die in 9 gezeigt ist, von dem Frequenzsynthetisiergerät, welches wie vorstehend beschrieben konfiguriert ist, als dieselbe Schaltungskonfiguration wie die in 4 gezeigte Bruchteil-Steuerschaltung 5a angesehen werden. Der Quantisierungsschritt L entspricht Daten, die durch eine zweite Potenz ausgedrückt werden, und dies führt dazu, dass der Quantisierer von der Schaltungskonfiguration implementiert wird, um nur die Bits höherer Ordnung, welche Daten größer oder gleich der Quantisierungsschritt L anzeigen, aus den Ausgangsdaten von dem Integrator 7f zweiter Ordnung auszuwählen. Die Daten der ausgewählten Bits höherer Ordnung werden in die Rückkopplungsschaltung 9a eingegeben und an diese rückgekoppelt und die Daten werden auch als Ausgangsdaten von der Bruchteil-Steuerschaltung 5c verwendet. Indem Ausgangsdaten von der Rückkopplungsschaltung 9a als die Bits höherer Ordnung verwendet werden, arbeitet die Schaltung bei einer einfachen Schaltungskonfiguration zum Kombinieren der Ausgangsdaten mit den Daten des Bruchteils F und zum darauffolgenden Eingeben der kombinierten Daten in den Integrator 7f zweiter Ordnung auf ähnliche Weise wie der Multiplizierer 14 und der Addierer 15, die in 4 gezeigt sind. Ein einstellbares Intervall der Ausgangssignalfrequenz ist auf 1 geteilt durch eine zweite Potenz der Frequenz des Referenzsignals begrenzt und somit kann das Intervall nicht dem Kehrwert einer ganzen Zahl entsprechen. Es ist jedoch sehr wichtig, dass die Konfiguration bzw. der Aufbau erheblich vereinfacht werden kann.
Fünftes bevorzugtes Ausführungsbeispiel
10 ist ein Blockschaltbild, welches eine Schaltungskonfiguration einer Bruchteil-Steuerschaltung 5d gemäß einem fünften bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Die Schaltungskonfiguration ausschließlich der Bruchteil-Steuerschaltung 5d ist dieselbe wie die Schaltungskonfiguration, die in 1 gezeigt ist.
Wie in 10 gezeigt ist, umfasst die Bruchteil-Steuerschaltung 5d gemäß dem fünften bevorzugten Ausführungsbeispiel einen Integrator 40 dritter Ordnung, einen Quantisierer 8, eine Rückkopplungsschaltung 41, einen Multiplizierer 14 und einen Addierer 15. Im Vergleich zu der Bruchteil-Steuerschaltung 5a, die in 4 gezeigt ist, hat die Bruchteil-Steuerschaltung 5d dieselbe Schaltungskonfiguration wie die Bruchteil-Steuerschaltung 5a außer, dass der Integrator 7b zweiter Ordnung durch den Integrator 40 dritter Ordnung ersetzt ist und dass die Rückkopplungsschaltung 41 eine unterschiedliche Schaltungskonfiguration aufweist.
Daten eines Bruchteils F, die von einem externen Gerät eingegeben werden, werden in den Addierer 15 eingegeben. Der Addierer 15 addiert die Eingangsdaten des Bruchteils F mit Ausgangsdaten von dem Multiplizierer 14 und gibt dann resultierende Additionsdaten an den Integrator 40 dritter Ordnung aus. Der Integrator 40 dritter Ordnung wendet eine Integration dritter Ordnung auf die Eingangsdaten X₁ an und gibt dann in dritter Ordnung integrierte Daten X₂ an den Quantisierer 8 aus. Als Re aktion auf die Daten X₂ quantisiert der Quantisierer 8 die Eingangsdaten X₂ mit einem vorbestimmten Quantisierungsschritt L. Die quantisierten Ausgangsdaten werden an die Rückkopplungsschaltung 41 zurückgegeben und als Daten des gesteuerten Bruchteils F von der Bruchteil-Steuerschaltung 5d verwendet. Die Rückkopplungsschaltung 41 umfasst drei Verzögerungsschaltungen 42, 43 und 44, zwei Dreifachmultiplizierer 45 und 46 und zwei Subtrahierer 47 und 48, wobei der Dreifachmultiplizierer ein Multiplizierer zum Multiplizieren von Eingangsdaten mit 3 ist. Ausgangsdaten von dem Quantisierers 8 werden an den Subtrahierer 47 durch die zwei Verzögerungsschaltungen 42 und 43 ausgegeben und an den Subtrahierer 47 durch die Verzögerungsschaltung 44 und den Dreifachmultiplizierer 45 ausgegeben. Die Ausgangsdaten von dem Quantisierer werden an den Subtrahierer 48 durch den Dreifachmultiplizierer 46 ausgegeben. Der Subtrahierer 47 subtrahiert Ausgangsdaten von der Verzögerungsschaltung 43 von Ausgangsdaten von dem Dreifachmultiplizierer 45 und gibt resultierende Subtraktionsdaten an den Subtrahierer 48 aus. Der Subtrahierer 48 subtrahiert dann Ausgangsdaten von dem Dreifachmultiplizierer 46 von Ausgangsdaten von dem Subtrahierer 47 und gibt dann resultierende Subtraktionsdaten an den Multiplizierer 14 aus. Ferner multipliziert der Multiplizierer 14 Ausgangsdaten von dem Subtrahierer 48 mit dem Quantisierungsschritt L und gibt dann resultierende Multiplikationsdaten an den Addierer 15 aus.
In dem bevorzugten Ausführungsbeispiel wird eine Transferfunktion des Integrators 40 dritter Ordnung unter Verwendung der z-Transformation zum Darstellen einer Verzögerung eines Taktes als z^–1 durch die nachfolgende Gleichung (15) ausgedrückt:
11 ist ein Blockschaltbild, welches eine Schaltungskonfiguration des Integrators 40 dritter Ordnung zeigt, der in 10 gezeigt ist.
Wie in 11 gezeigt ist, stellen ein Addierer 51 und eine Verzögerungsschaltung 52 einen Integrator 111 erster Ordnung dar. Ein Addierer 53 und eine Verzögerungsschaltung 54 stellen einen Integrator 112 erster Ordnung dar. Ein Addierer 55 und eine Verzögerungsschaltung 56 stellen einen Integrator 113 erster Ordnung dar. Eine Transferfunktion jeder der Integratoren erster Ordnung 111, 112 und 113 wird unter Verwendung der z-Transformation durch die nachfolgende Gleichung (16) ausgedrückt:
Wie in 11 gezeigt ist, werden die Eingangsdaten X₁ mit Ausgangsdaten von der Verzögerungsschaltung 52 von dem Addierer 51 addiert und Ausgangsdaten von dem Addierer 51 werden in die Verzögerungsschaltung 52 eingegeben und in den Addierer 53 der nachfolgenden Stufe eingegeben. Daraufhin addiert der Addierer 53 die Ausgangsdaten von dem Addierer 51 mit Ausgangsdaten von der Verzögerungsschaltung 54 und gibt dann resultierende Additionsdaten an die Verzögerungsschaltung 54 und den Addierer 55 der nachfolgenden Stufe aus. Ferner addiert der Addierer 55 Ausgangsdaten von dem Addierer 53 mit Ausgangsdaten von der Verzögerungsschaltung 56 und gibt dann resultierende Additionsdaten an den Addierer 55 durch die Verzögerungsschaltung 56 aus. Ausgangsdaten von der Verzögerungsschaltung 56 werden als Ausgangsdaten X₂ von dem Integrator 40 dritter Ordnung verwendet. Jede der Verzögerungsschaltungen 52, 54 und 56 verzögert Eingangsdaten um 1 Takt und gibt verzögerte Daten aus. Da die Ausgangsdaten von der Verzögerungsschaltung 56 als die Ausgangsdaten von dem Integrator 40 dritter Ordnung verwendet werden, wird eine Transferfunktion der Gesamtschaltung des Integrators 40 dritter Ordnung unter Verwendung der z-Transformation durch die nachfolgende Gleichung (17) ausgedrückt:
In dem in 11 gezeigten Integrator 40 dritter Ordnung verwendet nur der Integrator 113 erster Ordnung der letzten Stufe die Ausgangsdaten von der Verzögerungsschaltung 56 als Ausgangsdaten von dem Integrator 113 erster Ordnung. Nur der Integrator 111 erster Ordnung der ersten Stufe kann jedoch die Ausgangsdaten von der Verzögerungsschaltung 52 als Ausgangsdaten von dem Integrator 111 erster Ordnung verwenden. Nur der Integrator 112 erster Ordnung der zweiten Stufe kann die Ausgangsdaten von der Verzögerungsschaltung 54 als Ausgangsdaten von dem Integrator 112 erster Stufe verwenden. Eine Transferfunktion des Integrators 40 dritter Ordnung, der auf die vorstehend beschriebene Weise konfiguriert ist, wird unter Verwendung der z-Transformation durch die nachfolgende Gleichung (18) ausgedrückt:
12 ist ein Blockschaltbild, welches eine Schaltungskonfiguration eines Integrators 40a dritter Ordnung eines modifizierten bevorzugten Ausführungsbeispiels zeigt, der den Integrator 40 dritter Ordnung ersetzt, der in 11 gezeigt ist. Der Integrator 40a dritter Ordnung ist dadurch gekennzeichnet, dass ein Integrator 111 erster Ordnung kaskadenförmig mit einem Integrator 114 zweiter Ordnung verbunden ist.
Wie in 12 gezeigt ist, stellen ein Addierer 51 und eine Verzögerungsschaltung 52 einen Integrator 111 erster Ordnung dar. Ein Addierer 53, ein Subtrahierer 60, zwei Verzögerungsschaltungen 57 und 58 und ein Doppelmultiplizierer 59 stellen den Integrator 114 zweiter Ordnung dar. Der Integrator 114 zweiter Ordnung hat dieselbe Schaltungskonfiguration wie der Integrator 7d zweiter Ordnung, der in 7 gezeigt ist, und somit wird dessen Beschreibung hierin ausgelassen. Eine Transferfunktion des Integrators 111 erster Ordnung wird unter Verwendung der z-Transformation durch die nachfolgende Gleichung (19) ausgedrückt:
Der Integrator 114 zweiter Ordnung wird unter Verwendung der z-Transformation durch die nachfolgende Gleichung (20) ausgedrückt:
Daher wird eine Transferfunktion der Gesamtschaltung des Integrators 40a dritter Ordnung, der in 12 gezeigt ist, unter Verwendung der z-Transformation durch die nachfolgende Gleichung (21) ausgedrückt:
In den jeweils in 11 und 12 gezeigten Integratoren 40 und 40a dritter Ordnung wird ein Ausgangssignal von dem variablen Frequenzteiler 2 von den Integratoren 111, 112, 113 erster Ordnung und von den Integrator 114 zweiter Ordnung als Takt verwendet. Die vorliegende Erfindung ist jedoch nicht auf das vorstehend erwähnte Beispiel begrenzt. 3 oder 2 Takte (für den Integrator 40 dritter Ordnung, der in 11 gezeigt ist) oder 2 Takte (für den Integrator 40a dritter Ordnung, der in 12 gezeigt ist), die mit dem Referenzsignal oder dem Ausgangssignal von dem variablen Frequenzteiler 2 synchronisiert sind, im Wesentlichen dieselbe Periode haben und sich in ihrer vorauslaufenden oder zurückhängenden Zeit voneinander unterscheiden können verwendet werden. Dies hat einen vorteilhaften Effekt, nämlich dass vermieden wird, dass, wenn die die Bruchteil-Steuerschaltung 5d konstituierenden Schaltungen gleichzeitig arbeiten, ein instantaner Betriebsstrom zu der Zeit intensiv zugeführt wird und dies zu einer starken Veränderung der Spannung der Spannungsversorgung führt.
13 ist ein Blockschaltbild, welches eine Schaltungskonfiguration eines Integrators 40b dritter Ordnung eines modifizierten bevorzugten Ausführungsbeispiels zeigt, der den Integrator 40 dritter Ordnung ersetzt, der in 11 gezeigt ist.
Wie in 13 gezeigt ist, umfasst der Integrator 40b dritter Ordnung einen Addierer 71, eine Verzögerungsschaltung 72 und eine zusammengesetzte Verzögerungsschaltung 70. Wie in 13 gezeigt ist, addiert der Addierer 71 Eingangsdaten X₁ mit Ausgangsdaten von der zusammengesetzten Verzögerungsschaltung 70 und gibt das Ergebnis der Addition an die zusammengesetzte Verzögerungsschaltung 70 durch die Verzögerungsschaltung 72 aus. Ausgangsdaten von der Verzögerungsschaltung 72 werden als Ausgangsdaten X₂ von dem Integrator 40b dritter Ordnung verwendet. Die zusammengesetzte Verzögerungsschaltung 70 umfasst drei Verzögerungsschaltungen 73, 74 und 75, zwei Dreifachmultiplizierer 76 und 77, einen Subtrahierer 78 und einen Addierer 79. Jede der Verzögerungsschaltungen 73, 74 und 75 dient dazu, Eingangsdaten um 1 Takt zu verzögern und die verzögerten Daten auszugeben. Jeder der Dreifachmultiplizierer 76 und 77 dient dazu, Eingangsdaten mit 3 zu multiplizieren und die multiplizierten Daten auszugeben. Die Ausgangsdaten von der Verzögerungsschaltung 72 werden an den Subtrahierer 78 durch die zwei Verzögerungsschaltungen 73 und 74 der zusammengesetzten Verzögerungsschaltung 70 ausgegeben und an den Subtrahierer 78 durch die Verzöge rungsschaltung 75 und den Dreifachmultiplizierer 76 ausgegeben. Die Ausgangsdaten von der Verzögerungsschaltung 72 werden an den Addierer 79 durch den Dreifachmultiplizierer 77 ausgegeben. Ferner subtrahiert der Subtrahierer 78 Ausgangsdaten von dem Dreifachmultiplizierer 76 von Ausgangsdaten von der Verzögerungsschaltung 74 und gibt dann resultierende Subtraktionsdaten an den Addierer 79 aus. Ferner addiert der Addierer 79 Ausgangsdaten von dem Subtrahierer 78 mit Ausgangsdaten von dem Dreifachmultiplizierer 77 und gibt dann resultierende Additionsdaten an den Addierer 71 aus.
Eine Transferfunktion der Gesamtschaltung des Integrators 40b dritter Ordnung von 13, der wie vorstehend beschrieben konfiguriert ist, wird unter Verwendung der z-Transformation durch die folgende Gleichung (22) ausgedrückt:
Ein Betrieb der Bruchteil-Steuerschaltung 5d von 10 gemäß dem fünften bevorzugten Ausführungsbeispiel, die wie vorstehend erwähnt aufgebaut ist, wird nachfolgend beschrieben. Der Quantisierer 8 gibt nur Daten eines ganzzahligen Teils eines Quotienten aus, der berechnet wird, indem die Eingangsdaten (X₂) durch den Quantisierungsschritt L geteilt werden. Eine Transferfunktion der Rückkopplungsschaltung 41 wird unter Verwendung der z-Transformation durch die folgende Gleichung (23) ausgedrückt:
Eine Transferfunktion des Integrators 40 dritter Ordnung wird unter Verwendung der z-Transformation durch die folgende Gleichung (24) ausgedrückt:
Daher werden Ausgangsdaten von der Bruchteil-Steuerschaltung 5d, die in 10 gezeigt ist, unter Verwendung der z-Transformation durch die folgende Gleichung (25) ausgedrückt:
Wie aus der vorstehenden Gleichung (25) ersichtlich ist, wird die Bruchteil-Steuerschaltung 5d, die in 10 gezeigt ist, als Delta-Sigma-Modulatorschaltung dritter Ordnung betrieben.
Wie vorstehend beschrieben ist, werden Frequenzeigenschaften für eine Amplitude |1 – z^–1| der Transferfunktion unter Verwendung der z-Transformation durch |2 sin (πf/f_s)| ausgedrückt, wobei f_s eine Taktfrequenz kennzeichnet und gleich der Frequenz des Referenzsignals ist. In der Delta-Sigma-Modulatorschaltung dritter Ordnung mit der Bruchteil-Steuerschaltung 5d, die in 10 gezeigt ist, wird daher der Quantisierungsfehler Q mit Frequenzeigenschaften |2 sin (πf/f_s)|³ multipliziert. Wie aus den Frequenzeigenschaften der Delta-Sigma-Modulatorschaltung ersichtlich ist, die in 18 gezeigt ist, werden folglich der Koeffizient, mit dem die Delta-Sigma-Modulatorschaltung dritter Ordnung den Quantisierungsfehler Q multipliziert, in einem Bereich niedriger Frequenzen kleiner als der Koeffizient, mit dem die vorstehend erwähnte Delta-Sigma-Modulatorschaltung zweiter Ordnung den Quantisierungsfehler Q multipliziert, und daher nimmt der Grad der Reduktion des Quantisierungsfehlers in dem Bereich niedriger Frequenzen weiter zu.
Dementsprechend hat das Frequenzsynthetisiergerät, welches die in 10 gezeigte Bruchteil-Steuerschaltung 5d anstelle der in 1 gezeigten Bruchteil-Steuerschaltung 5 verwendet, einen einzigartigen vorteilhaften Effekt, nämlich dass sie die Ausgangssignalfrequenz in einem Intervall von 1/L der Frequenz des Referenzsignals einstellen kann und noch stärker Störkomponenten reduzieren kann, die durch eine Frequenzmodulation verursacht werden.
Sechstes bevorzugtes Ausführungsbeispiel
14 ist ein Blockschaltbild, welches eine Schaltungskonfiguration einer Bruchteil-Steuerschaltung 5e gemäß einem sechsten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Die Schaltungskonfiguration ausschließlich der Bruchteil-Steuerschaltung 5e ist dieselbe wie die Schaltungskonfiguration, die in 1 gezeigt ist. Im Wesentlichen hat die in 14 gezeigte Bruchteil-Steuerschaltung 5e die Schaltungskonfiguration, welche zwei Delta-Sigma-Modulatorschaltungen zweiter Ordnung verwendet.
Wie in 14 gezeigt ist, umfasst die Bruchteil-Steuerschaltung 5e zwei Delta-Sigma-Modulatorschaltungen 200 und 220 zweiter Ordnung, eine Differenzialschaltung 230 zweiter Ordnung, eine Verzögerungsschaltung 209, einen Subtrahierer 210, einen Multiplizierer 211 und einen Addierer 240. Wie in 14 gezeigt ist, umfasst die Delta-Sigma-Modulatorschaltung 200 zweiter Ordnung einen Integrator 201 zweiter Ordnung, einen Quantisierer 202, eine Rückkopplungsschaltung 203, einen Multiplizierer 207 und einen Addierer 208. Die Rückkopplungsschaltung 203 umfasst eine Verzögerungsschaltung 204, einen Doppelmultiplizierer 205 und einen Subtrahierer 206. Die Delta-Sigma-Modulatorschaltung 220 zweiter Ordnung umfasst einen Integrator 221 zweiter Ordnung, einen Quantisierer 222, eine Rückkopplungsschaltung 223, einen Multiplizierer 227 und einen Addierer 228. Die Rückkopplungsschaltung 223 umfasst eine Verzögerungsschaltung 224, einen Doppelmultiplizierer 225 und einen Subtrahierer 226. Jede der zwei Delta-Sigma-Modulatorschaltungen 200 und 220 zweiter Ordnung hat dieselbe Konfiguration wie die Bruchteil-Steuerschaltung 5a, die in 4 gezeigt ist, und somit wird deren detaillierte Beschreibung hierin ausgelassen.
Wie in 14 wiederum gezeigt ist, werden Daten eines Bruchteils F, die von einem externen Gerät eingegeben werden, in den Addierer 208 der Delta-Sigma-Modulatorschaltung 200 zweiter Ordnung eingegeben. Ausgangsdaten von dem Quantisierer 202 der Delta-Sigma-Modulatorschaltung 200 zweiter Ordnung werden an den Multiplizierer 211 ausgegeben und werden an den Addierer 240 durch die Verzögerungsschaltung 209 ausgegeben. Der Multiplizierer 211 multipliziert die Ausgangsdaten von dem Quantisierer 202 mit einem Quantisierungsschritt L und gibt dann resultierende Multiplikationsdaten an den Subtrahierer 210 aus. Der Subtrahierer 210 subtrahiert Ausgangsdaten von dem Multiplizierer 211 von Ausgangsdaten von dem Integrator 201 zweiter Ordnung von der Delta-Sigma-Modulatorschaltung zweiter Ordnung 200 und gibt resultierende Subtraktionsdaten an den Addierer 228 der Delta-Sigma-Modulatorschaltung 220 zweiter Ordnung aus.
Ausgangsdaten von dem Quantisierer 222 der Delta-Sigma-Modulatorschaltung 220 zweiter Ordnung werden an den Addierer 240 durch die Differenzialschaltung 230 zweiter Ordnung ausgegeben. Die Differenzialschaltung 230 zweiter Ordnung umfasst eine Verzögerungsschaltung 231, einen Subtrahierer 232, eine Verzögerungsschaltung 223 und einen Subtrahierer 234. Die Verzögerungsschaltung 231 und der Subtrahierer 232 stellen eine Differenzialschaltung 241 erster Ordnung dar. Die Verzögerungsschaltung 223 und der Subtrahierer 234 stellen eine Differenzialschaltung 242 erster Ordnung dar. Die Differenzialschaltung 230 zweiter Ordnung umfasst zwei Differenzialschaltungen 241 und 242 zweiter Ordnung, die miteinander kaskadengeschaltet sind. Die Ausgangsdaten von dem Quantisierer 222 der Delta-Sigma-Modulatorschaltung 220 zweiter Ordnung werden an die Verzögerungsschaltung 231 und den Subtrahierer 232 der Differenzialschaltung 230 zweiter Ordnung ausgegeben. Der Subtrahierer 232 subtrahiert Ausgangsdaten von der Verzögerungsschaltung 231 von Eingangsdaten an die Differenzialschaltung 230 zweiter Ordnung und gibt dann resultierende Subtraktionsdaten an die Verzögerungsschaltung 233 der nachfolgenden Stufe und den Subtrahierer 234 aus. Der Subtrahierer 234 subtrahiert Ausgangsdaten von der Verzögerungsschaltung 232 von Ausgangsdaten von dem Subtrahierer 232 der nachfolgenden Stufe und gibt dann resultierende Subtraktionsdaten an den Addierer 240 aus.
Ferner addiert der Addierer 240 Ausgangsdaten von der Verzögerungsschaltung 209 mit Ausgangsdaten von dem Subtrahierer 234 der Differenzialschaltung 230 zweiter Ordnung. Die resultierenden Additionsdaten von dem Addierer 240 werden als Daten des gesteuerten Bruchteils F verwendet und als Ausgangsdaten von der Gesamtschaltung der Bruchteil-Steuerschaltung 5e verwendet.
Ein Betrieb der Bruchteil-Steuerschaltung von 14, die wie vorstehend erwähnt konfiguriert ist, wird nachfolgend beschrieben. Unter der Annahme, dass ein Quantisierungsfehler, der von dem Quantisierer 202 zu addieren ist, Q₁ beträgt, werden Ausgangsdaten Y₁ von der Delta-Sigma-Modulatorschaltung 200 zweiter Ordnung unter Verwendung der z-Transformation durch die nachfolgende Gleichung (26) ausgedrückt:
Unter der Annahme, dass die Eingangsdaten der Delta-Sigma-Modulatorschaltung 220 zweiter Ordnung F₂ betragen und ein von dem Quantisierer 222 zu addierender Quantisierungsfehler Q₂ beträgt, werden Ausgangsdaten Y₂ von der Delta-Sigma-Modulatorschaltung 220 zweiter Ordnung unter Verwendung der z-Transformation durch die nachfolgende Gleichung (27) dargestellt:
wobei
Daher wird die nachfolgende Gleichung (29) erhalten:
Eine Transferfunktion der Differenzialschaltung 230 zweiter Ordnung wird unter Verwendung der z-Transformation durch die nachfolgende Gleichung (30) ausgedrückt:
Daher werden Ausgangsdaten Y₃ von der Differenzialschaltung 230 zweiter Ordnung unter Verwendung der z-Transformation durch die nachfolgende Gleichung (31) ausgedrückt:
Daher werden Ausgangsdaten Y₄ von dem Addierer 240 unter Verwendung der z-Transformation durch die nachfolgende Gleichung (32) dargestellt:
Wie aus der vorstehenden Gleichung (32) ersichtlich ist, arbeitet die in 14 gezeigte Bruchteil-Steuerschaltung 5e als Delta-Sigma-Modulatorschaltung vierter Ordnung.
Wie vorstehend beschrieben ist, werden Frequenzeigenschaften für eine Amplitude |1 – z^–1| der Transferfunktion unter Verwendung der z-Transformation durch |2 sin (πF/F_s)| dargestellt, wobei f_s eine Taktfrequenz bezeichnet und gleich der Frequenz des Referenzsignals ist. In der in 14 gezeigten Delta-Sigma-Modulatorschaltung vierter Ordnung wird daher der Quantisierungsfehler Q mit Frequenzeigenschaften |2 sin (πF/F_s)|⁴ multipliziert. Wie aus den Frequenzeigenschaften der in 18 gezeigten Delta-Sigma-Modulatorschaltung ersichtlich ist, wird daher der Koeffizient, mit dem die Delta-Sigma-Modulatorschaltung vierter Ordnung den Quantisierungsfehler Q multipliziert, in einem Bereich niedriger Frequenzen kleiner als die Koeffizienten, mit denen die vorstehend erwähnten Delta-Sigma-Modulatorschaltungen zweiter Ordnung und dritter Ordnung den Quantisierungsfehler Q multiplizieren, und daher nimmt der Grad der Reduktion des Quantisierungsfehlers in dem Bereich niedriger Frequenzen weiter zu.
Dementsprechend hat das Frequenzsynthetisiergerät, welches die in 14 gezeigte Bruchteil-Steuerschaltung 5e anstelle der in 1 gezeigten Bruchteil-Steuerschaltung 5 verwendet, einen einzigartigen vorteilhaften Effekt, nämlich dass sie die Ausgangssignalfrequenz in einem Intervall von 1/L der Frequenz des Referenzsignals festsetzen kann und Störkomponenten noch mehr reduzieren kann, die durch eine Frequenzmodulation verursacht werden.
In dem vorstehend beschriebenen sechsten bevorzugten Ausführungsbeispiel stellt eine Kombination der Delta-Sigma-Modulatorschaltung 200 zweiter Ordnung, der Delta-Sigma-Modulatorschaltung 220 zweiter Ordnung und der Differenzialschaltung 230 zweiter Ordnung die Delta-Sigma-Modulatorschaltung vierter Ordnung dar. Wenn eine Delta-Sigma-Modulatorschaltung n-ter Ordnung, wobei n eine natürliche Zahl ist, mit einer Delta-Sigma-Modulatorschaltung m-ter Ordnung, wobei m eine natürliche Zahl ist, kombiniert wird, wird eine Differenzialschaltung n-ter Ordnung in einer Ausgangsstufe der Delta-Sigma-Modulatorschaltung m-ter Ordnung bereitgestellt und eine Verzögerungsschaltung wird in eine Ausgangsstufe der Delta-Sigma-Modulatorschaltung n-ter Ordnung gestellt, so dass Ausgangsdaten von der Delta-Sigma-Modulatorschaltung n-ter Ordnung mit Ausgangsdaten von der Differenzialschaltung n-ter Ordnung synchronisiert werden. Dies führt dann dazu, dass eine Delta-Sigma-Modulatorschaltung (n + m)-ter Ordnung ausgebildet werden kann. In dem bevorzugten Ausführungsbeispiel repräsentiert jedes "m" und "n" eine natürli che Zahl größer oder gleich 1. Daher kann die wie vorstehend beschrieben konfigurierte Delta-Sigma-Modulatorschaltung (n + m)-ter Ordnung in der Bruchteil-Steuerschaltung des Frequenzsynthetisiergerätes verwendet werden.
Siebentes bevorzugtes Ausführungsbeispiel
15 ist ein Blockschaltbild, welches eine Schaltungskonfiguration eines Frequenzsynthetisiergerätes gemäß einem siebten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt. In dem vorliegenden bevorzugten Ausführungsbeispiel ist die Schaltungskonfiguration ausschließlich einer Bruchteil-Steuerschaltung 5f dieselbe wie die in 1 gezeigte Schaltungskonfiguration. Somit werden dieselben Komponenten durch dieselben Bezugszeichen und Symbole gekennzeichnet und deren detaillierte Beschreibung wird hierin ausgelassen. Die Bruchteil-Steuerschaltung 5f, die in 15 gezeigt ist, hat die in 9 gezeigte Schaltungskonfiguration, welche die Delta-Sigma-Modulatorschaltung 200 zweiter Ordnung und die in 14 gezeigte Delta-Sigma-Modulatorschaltung 220 zweiter Ordnung ersetzt, und deren Beschreibung wird daher hierin ausgelassen. Alle Kippschalter (Latches) 304, 306, 307, 324, 326, 327, 310, 341 und 343, die in 15 gezeigt sind, entsprechen Verzögerungsschaltungen, die jeweils Eingangsdaten um 1 Takt verzögern. Jede der Schaltungen, die die Bruchteil-Steuerschaltung 5f ausmachen, umfassen eine binäre Logikschaltung, wobei negative Zahlen durch die Zweierkomplementform ausgedrückt werden. Ein Quantisierungsschritt L entspricht Daten, die durch eine zweite Potenz ausgedrückt werden.
Wie in 15 gezeigt ist, umfasst die Bruchteil-Steuerschaltung 5f gemäß dem siebten bevorzugten Ausführungsbeispiel zwei Delta-Sigma-Modulatorschaltungen 300 und 320 zweiter Ordnung, eine Differenzialschaltung 340 zweiter Ordnung, einen Kippschalter 310 und einen Addierer 345. Die Delta-Sigma-Modulatorschaltung 300 zweiter Ordnung umfasst einen Integrator 301 zweiter Ordnung und eine Rückkopplungsschaltung 302. Der Integrator 301 zweiter Ordnung umfasst eine Kaskadenschaltung eines Integrators 351 erster Ordnung, der aus einem Addierer 303 und einem Kippschalter 304 besteht, und eines Integrators 352 erster Ordnung, der aus einem Addierer 305 und einer Kippschalter 306 ausgebildet ist. Die Rückkopplungsschaltung 302 umfasst einen Kippschalter 307, einen Doppelmultiplizierer 308 und einen Subtrahierer 309. Die Delta-Sigma-Modulatorschaltung 320 zweiter Ord nung umfasst einen Integrator 321 zweiter Ordnung und eine Rückkopplungsschaltung 322. Der Integrator 321 zweiter Ordnung umfasst eine Kaskadenschaltung eines Integrators 353 erster Ordnung, der aus einem Addierer 323 und einem Kippschalter 324 besteht, und eines Integrators 354 erster Ordnung, der aus einem Addierer 325 und einem Kippschalter 326 besteht. Die Rückkopplungsschaltung 322 umfasst einen Kippschalter 327, einen Doppelmultiplizierer 328 und einen Subtrahierer 329. Die Differenzialschaltung 340 zweiter Ordnung umfasst eine Kaskadenschaltung einer Differenzialschaltung 355 erster Ordnung, die aus einem Subtrahierer 342 und einem Kippschalter 341 besteht, und einer Differenzialschaltung 356 erster Ordnung, die aus einem Subtrahierer 344 und einem Kippschalter 343 besteht.
Der Quantisierungsschritt L entspricht Daten, die durch eine zweite Potenz dargestellt werden, und dies führt dazu, dass die Delta-Sigma-Modulatorschaltung 300 zweiter Ordnung einen Quantisierer mit der Schaltungskonfiguration zum einfachen Auswählen nur von Bits höherer Ordnung hat, die Daten, die größer oder genau so groß wie der Quantisierungsschritt L sind, aus Ausgangsdaten von dem Integrator 301 zweiter Ordnung anzeigen. Daten der ausgewählten Bits höherer Ordnung werden in die Rückkopplungsschaltung 302 eingegeben und zurückgekoppelt. Die Daten werden auch als Ausgangsdaten von der Delta-Sigma-Modulatorschaltung 300 zweiter Ordnung verwendet und an den Addierer 345 durch den Kippschalter 310 ausgegeben. Indem Ausgangsdaten von der Rückkopplungsschaltung 302 als die Bits höherer Ordnung verwendet werden, arbeitet bei einer einfachen Schaltungskonfiguration zum Kombinieren der Ausgangsdaten mit Daten eines Bruchteils F und zum anschließenden Verwenden der kombinierten Daten als Eingangsdaten des Integrators 301 zweiter Ordnung die Schaltung auf ähnliche Weise wie der Multiplizierer 207 und der Addierer 208, die in 14 gezeigt sind. Die zweite Delta-Sigma-Modulatorschaltung 320 zweiter Ordnung hat auch einen Quantisierer mit einer derartigen Schaltungskonfiguration, dass nur Bits höherer Ordnung einfach ausgewählt werden, die Daten, die größer oder genau so groß wie der Quantisierungsschritt L sind, aus Ausgangsdaten von dem Integrator 321 zweiter Ordnung angeben. Daten der ausgewählten Bits höherer Ordnung werden in die Rückkopplungsschaltung 322 eingegeben und zurückgekoppelt und auch deren Daten werden als Ausgangsdaten von der Delta-Sigma-Modulatorschaltung 320 zweiter Ordnung verwendet und in die Differenzialschaltung 340 zweiter Ordnung eingegeben. Indem Ausgangsdaten von der Rückkopplungsschaltung 322 als die Bits höherer Ordnung verwendet werden, arbeitet in einer einfachen Schaltungskonfiguration zum Kombinieren der Ausgangsdaten mit Eingangsdaten der Delta-Sigma-Modulatorschaltung 320 zweiter Ordnung (Bits niedriger Ordnung, die aus Ausgangsdaten von dem Integrator 301 zweiter Ordnung der Delta-Sigma-Modulatorschaltung 300 zweiter Ordnung ausgewählt worden sind) und zum anschließenden Verwenden der kombinierten Daten als Eingangsdaten an den Integrator zweiter Ordnung 321 die Schaltung auf ähnliche Weise wie der Multiplizierer 227 und der Addierer 228, die in 14 gezeigt sind.
Bei der Verbindung zwischen der Delta-Sigma-Modulatorschaltung 300 zweiter Ordnung und der Delta-Sigma-Modulatorschaltung 320 zweiter Ordnung werden Daten von Bits niedriger Ordnung, die kleiner als der Quantisierungsschritt L sind und aus Ausgangsdaten von dem Kippschalter 306 des Integrators 301 zweiter Ordnung ausgewählt wurden, in den Integrator 321 zweiter Ordnung eingegeben und dies führt dazu, dass die Operation des Multiplizierers 211 und des Subtrahierers 210 implementiert wird, die in 14 gezeigt sind. Ferner werden Ausgangsdaten von der Differenzialschaltung 340 zweiter Ordnung in den Addierer 345 eingegeben. Der Addierer 345 addiert zwei Eingangsdaten und gibt resultierende Additionsdaten an den Addierer 6 als Daten des gesteuerten Bruchteils F aus.
Bei dem Frequenzsynthetisiergerät von 15, welches auf die vorstehend beschriebene Weise ausgebildet ist, wird ein einstellbares Intervall der Ausgangssignalfrequenz auf 1 geteilt durch eine zweite Potenz der Frequenz des Referenzsignals limitiert und somit kann das Intervall nicht 1 geteilt durch irgendeine ganze Zahl betragen, aber es ist sehr wichtig, dass die Schaltungskonfiguration erheblich vereinfacht ist.
In der Schaltungskonfiguration, die in 15 gezeigt ist, wird eine Ausgabe von dem variablen Frequenzteiler 2 als Takt verwendet. Das Referenzsignal kann jedoch als Takt verwendet werden. Die voreilende oder rückläufige Zeit eines Taktes der Delta-Sigma-Modulatorschaltung 300 zweiter Ordnung kann sich von der vorläufigen oder rückläufigen Zeit eines Taktes der Delta-Sigma-Modulatorschaltung 320 zweiter Ordnung unterscheiden. Dies hat einen vorteilhaften Effekt, nämlich dass vermieden wird, dass wenn die Schaltungen, welche die Bruchteil-Steuerschaltung 5f ausbilden, gleichzeitig arbeiten, ein instantaner Betriebsstrom zu der Zeit intensiv zugeführt werden und dies zu einer starken Veränderung der Spannung der Betriebsspannung führt. Neben einem Verfahren zum Erzeugen von Takten mit unterschiedlichen Zeiten durch einfaches Verzögern eines Taktes um ein vorbestimmtes Zeitintervall aus einer Vielzahl von Takten gibt es ein Verfahren, bei dem, wenn der Phasenkomparator 3 ein Exclusive-or-Gatter (XOR-Gate) aufweist, in dem die Ausgangszeit des variablen Frequenzteilers 2 nicht mit der Zeit des Referenzsignals in einem normalen stabilen Zustand übereinstimmt, die Delta-Sigma-Modulatorschaltung 300 zweiter Ordnung unter Verwendung des Referenzsignals als erstem Takt betrieben wird und die Delta-Sigma-Modulatorschaltung 320 zweiter Ordnung unter Verwendung eines zweiten Takts eines Ausgangssignals von dem variablen Frequenzteiler 2 betrieben wird. Alternativ kann die Konfiguration daran angepasst sein, den Kippschalter 304 und den Kippschalter 324 zu betreiben, indem der erste Takt verwendet wird, und die anderen Schaltungen zu betreiben, indem der zweite Takt verwendet wird. Auch in diesem Fall können dieselben vorteilhaften Effekte erzielt werden.
Daten mit einer Anzahl von Bits, die Daten anzeigen, die kleiner als der Quantisierungsschritt L sind, die aus den entsprechenden Ausgangsdaten von den Kippschaltern 304, 306, 324 und 326 ausgewählt werden, können nacheinander gleich oder kleiner als die Anzahl von Bits der vorherigen Stufen eingestellt werden. Die Präzision von Daten einer Frequenzdivisionszahl wird in Übereinstimmung mit der Zahl von Bits des Addierers 303 der ersten Stufe und des Kippschalters 304 bestimmt. Somit ändert sich die Präzision nicht, selbst wenn die Anzahl von Bits der nachfolgenden Addierer und Kippschalter reduziert wird. Daher werden die Bits beginnend mit dem unwichtigsten Bit (LSB) abgeschnitten und dies führt dazu, dass die Schaltungsgröße reduziert werden kann, obwohl mehr Quantisierungsfehler aufgrund des Abschneidens erzeugt werden. Da die spätere Stufe weniger von der Reduktion der Schaltungsgröße beeinflusst wird, kann die Schaltungsgröße der späteren Stufe stärker reduziert werden.
In dem vorstehend beschriebenen bevorzugten Ausführungsbeispiel umfasst die Bruchteil-Steuerschaltung 5f eine binäre Logikschaltung, und eine Bitlänge, die Daten angibt, die kleiner als der Quantisierungsschritt L des Quantisierers in einem Ausgangsanschluss des Integrators 321 zweiter Ordnung sind, ist kürzer als eine Bitlänge, die Daten angibt, die kleiner als der Quantisierungsschritt L des Quantisierers in einem Ausgangsanschluss des Integrators 301 zweiter Ordnung sind. Die Präzision der Daten einer Frequenzdivisionszahl wird in Übereinstimmung mit der Zahl von Bits von Ausgangsdaten von dem Integrator 301 zweiter Ordnung der ersten Stufe bestimmt. Somit ändert sich die Präzision nicht, selbst wenn die Zahl von Bits von Ausgangsdaten von dem nachfolgenden Integrator 321 zweiter Ordnung reduziert wird. Daher werden die Bits beginnend mit dem unwichtigsten Bit (LSB) abgeschnitten und dies führt dazu, dass die Schaltungsgröße reduziert werden kann, obwohl mehr Quantisierungsfehler aufgrund des Abschneidens verursacht werden. Da die spätere Stufe weniger von der Reduktion der Schaltungsgröße beeinflusst wird, kann die Schaltungsgröße der späteren Stufe stärker reduziert werden.
Achtes bevorzugtes Ausführungsbeispiel
16 ist ein Blockschaltbild, welches eine Schaltungskonfiguration eines Radiokommunikationsgerätes gemäß einem achten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Wie in 16 gezeigt ist, umfasst das Radiokommunikationsgerät gemäß dem bevorzugten Ausführungsbeispiel einen Referenzoszillator 401, ein Frequenzsynthetisiergerät 402, eine Übertragungsschaltung 403, eine Empfangsschaltung 404, einen Antennenduplexer 405 und eine Antenne 406. Das Frequenzsynthetisiergerät 402 ist irgendeines der Frequenzsynthetisiergeräte gemäß den vorstehend erwähnten ersten bis siebten bevorzugten Ausführungsbeispielen.
Der Referenzoszillator 401 ist ein stabiler Quarzoszillator und erzeugt ein Referenzsignal und führt das erzeugte Referenzsignal dem Frequenzsynthetisiergerät 402 zu. Ein Ausgangssignal von dem Frequenzsynthetisiergerät 402 wird in die Übertragungsschaltung 403 und die Empfangsschaltung 404 als lokales Oszillationssignal eingegeben. Die Übertragungsschaltung 403 unterzieht ein Radiosignal einer Frequenzumwandlung in höhere Frequenzbänder (Hochumwandlung), durch Verwenden des lokalen Oszillationssignals von dem Frequenzsynthetisiergerät 402. Die Übertragungsschaltung 403 moduliert das erzeugte Radiosignal in Übereinstimmung mit einem Eingangsdatensignal und sendet das modulierte Radiosignal zu einer Zielradiostation einer gegenüberliegenden Partei durch die Antenne 406 über den Antennenduplexer 405. Andererseits wird ein Radiosignal, welches von. der Zielradiostation der Gegenpartei über die Antenne 406 empfangen wird, in die Empfangsschaltung 404 durch den Antennenduplexer 405 eingegeben. Die Empfangsschaltung 404 unterzieht das Eingangsradiosignal einer Frequenzumwandlung in niedrigere Frequenzbänder (Herabumwandlung), durch Verwenden des lokalen Oszillationssignals von dem Frequenzsynthetisiergerät 402. Ferner demoduliert die Empfangsschaltung 404 ein Zwischenfrequenzsignal, welches durch Frequenzumwandlung in einem Datensignal erhalten wird, und gibt dann das Datensignal aus.
In dem wie vorstehend beschrieben konfigurierten Radiokommunikationsgerät sendet die Übertragungsschaltung 403 ein Radiosignal oder die Empfangsschaltung 404 empfängt ein weiteres Radiosignal über einen weiteren Frequenzkanal, der einer Frequenz des vorstehend erwähnten lokalen Oszillationssignals entspricht.
Da das Frequenzsynthetisiergerät 402 die Ausgangssignalfrequenz mit einer Präzision von 1/L der Frequenz des Referenzsignals festlegen kann, kann das Frequenzsynthetisiergerät 402 die Referenzfrequenz verwenden, die höher als das Intervall des Frequenzkanals ist, über den ein Signal gesendet oder empfangen wird. Daher kann das Frequenzsynthetisiergerät 402 eine Ansprechgeschwindigkeit eines Phase-Locked-Loop einer PLL-Schaltung erhöhen und somit die Zeit reduzieren, die zum Schalten von Ausgangsfrequenzen erforderlich ist. Ferner kann das Frequenzsynthetisiergerät 402 Störkomponenten erheblich reduzieren, die von dem Frequenzsynthetisiergerät 402 erzeugt werden.
Im Allgemeinen haben viele mobile Kommunikationssysteme, die jeweils ein digitales Modulationsverfahren verwenden, Beobachtungsfrequenzen, die sich von einer Frequenz eines Kommunikationskanals unterscheiden, um die Signalintensität einer Vielzahl von Basisstationen zu beobachten, wenn sich eine Mobilstation von einer Basisstation zu einer weiteren Basisstation bewegt. Das System muss daher weitere Frequenzen für eine kurze nicht besetzte Zeit zwischen Übertragung und Empfang überprüfen und muss auch zwischen Frequenzen mit hoher Geschwindigkeit hin- und herschalten. Das Frequenzsynthetisiergerät gemäß der vorliegenden Erfindung wird als Lokaloszillationssignalquelle verwendet und dies führt dazu, dass ein Hochleistungs-Radiokommunikationsgerät realisiert werden kann.
In dem vorstehend erwähnten bevorzugten Ausführungsbeispiel wurde die Beschreibung hinsichtlich der Radio- oder kabellosen Kommunikationsgeräte vorgenommen. Die vorliegende Erfindung kann jedoch auf ein Kabel- oder Drahtkommunikationsgerät zum Durchführen von Kommunikationen unter Verwendung eines Kabelübertragungsverfahrens über ein Drahtkommunikationskabel wie ein Kabel aus optischen Fasern oder ein Koaxialkabel angewendet werden.
Neuntes bevorzugten Ausführungsbeispiel
17 ist ein Blockschaltbild, das eine Schaltungskonfiguration eines Frequenzmodulationsgerätes gemäß einem neunten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Wie in 17 gezeigt ist, werden dieselben Komponenten wie die in 1 und 15 gezeigten Komponenten durch dieselben Bezugszeichen und Symbole angezeigt und deren detaillierte Beschreibung wird hierin ausgelassen. Wie in 17 gezeigt ist, wird im Vergleich zu dem Frequenzsynthetisiergerät, das in 1 gezeigt ist, das Frequenzmodulationsgerät gemäß dem bevorzugten Ausführungsbeispiel dadurch charakterisiert, dass Eingangsdaten in die Bruchteil-Steuerschaltung 5 aus Daten bestehen, die von einem Addierer 16 erhalten werden, der Daten eines Bruchteils F mit den Modulationsdaten addiert. Die Daten des Bruchteils F bestimmen eine Zentralfrequenz eines Ausgangssignals von dem VCO 1, während die Modulationsdaten zur Frequenzmodulation des Ausgangssignals verwendet werden. Die Bruchteil-Steuerschaltung 5 kann irgendeine der Bruchteil-Steuerschaltungen 5 bis 5f gemäß dem ersten bis siebten bevorzugten Ausführungsbeispiel aufweisen.
In dem wie vorstehend beschrieben konfigurierten Frequenzmodulationsgerät wird das Ausgangssignal von dem VCO 1 in Übereinstimmung mit den von dem Addierer, 16 eingegebenen Modulationsdaten frequenzmoduliert.
Wenn allgemein gesagt das Frequenzsynthetisiergerät zum Durchführen einer Frequenzmodulation verwendet wird, muss ein analoges Modulationssignal auf das Referenzsignal oder einen Steueranschluss des VCO 1 angelegt werden. Das digitale Modulationsverfahren hat sich jedoch in letzter Zeit durchgesetzt und derart modulierte Daten werden von einer Digitalschaltung erzeugt. Wenn somit das Frequenzsynthetisiergerät zum Durchführen einer Modulation wie vorstehend erwähnt verwendet wird, müssen analoge Modulationsdaten, in die die digitalen Modulationsdaten unter Verwendung eines D/A-Wandlers umgewandelt werden, auf das Referenzsignal oder den Steueranschluss des VCO 1 angelegt werden. Es gibt jedoch die folgenden Probleme. Ein Problem ist, dass Signalübertragungseigenschaften dazu neigen, sich aufgrund des Rauschens des D/A-Wandlers zu verschlechtern. Ein weiteres Problem ist, dass die Schaltungsgröße zunimmt.
Wie in 17 gezeigt ist, können bei einem Verfahren, in dem unter Verwendung des Frequenzsynthetisiergeräts gemäß den bevorzugten Ausführungsbeispielen der vorliegenden Erfindung Modulationsdaten mit Daten eines Bruchteils F addiert werden und dann resultierende Additionsdaten der Bruchteil-Steuerschaltung 5 zugeführt werden, digitale Modulationsdaten einfach mit den Daten des Bruchteils F in Form von digitalen Daten addiert werden. Somit wird der D/A-Wandler überflüssig, daher wird die Schaltungskonfiguration vereinfacht und insbesondere werden Signalübertragungseigenschaften wenig verschlechtert.
In den vorstehend erwähnten bevorzugten Ausführungsbeispielen wurde die Beschreibung hinsichtlich der bevorzugten Ausführungsbeispiele und der modifizierten bevorzugten Ausführungsbeispiele präsentiert. Die vorliegende Erfindung ist jedoch nicht auf diese individuellen detaillierten bevorzugten Ausführungsbeispiele begrenzt. Beispielsweise können Integratoren vierter Ordnung oder höherer Ordnung verwendet werden, obwohl der Integrator zweiter Ordnung oder der Integrator dritter Ordnung in den vorstehend beschriebenen bevorzugten Ausführungsbeispielen verwendet wird.
Wie vorstehend en detail beschrieben worden ist, umfasst ein Frequenzsynthetisiergerät mit einer PLL-Schaltung gemäß den bevorzugten Ausführungsbeispielen der vorliegenden Erfindung eine Bruchteil-Steuerschaltung zum Steuern von Eingangsdaten eines Bruchteils und Ausgeben von Daten des gesteuerten Bruchteils, und Additionsmittel zum Addieren von Eingangsdaten eines ganzzahligen Teils mit den Daten des gesteuerten Bruchteils, die von der Bruchteil-Steuerschaltung ausgegeben werden, und Ausgeben resultierender Additionsdaten an den variablen Frequenzteiler der PLL-Schaltung als Daten einer Frequenzdivisionszahl. Die Bruchteil- Steuerschaltung ist eine Delta-Sigma-Modulatorschaltung mehrfach n-ter Ordnung. Ferner ändert die Bruchteil-Steuerschaltung periodisch die Eingangsdaten des Bruchteils mit einer Periode, wodurch eine Frequenz eines Ausgangssignals von dem spannungsgesteuerten Oszillator in Übereinstimmung mit Durchschnittsdaten der Periode eingestellt wird.
Dementsprechend wird gemäß den bevorzugten Ausführungsbeispielen der vorliegenden Erfindung eine Delta-Sigma-Modulatorschaltung höherer Ordnung verwendet und dies führt dazu, dass die vorliegende Erfindung einen einmaligen vorteilhaften Effekt hat, nämlich dass sie die Ausgangsfrequenz in Frequenzintervallen kürzer als die Referenzfrequenz einstellen kann und ein Ausgangssignal erhalten kann, in dem unerwünschte Störkomponenten erheblich reduziert sind.
Obwohl die vorliegende Erfindung ausschließlich in Zusammenhang mit den bevorzugten Ausführungsbeispielen unter Bezugnahme auf die beigefügten Figuren beschrieben worden ist, sei erwähnt, dass vielfältige Änderungen und Modifikationen dem Fachmann offensichtlich sind. Derartige Änderungen und Modifikationen sollen als innerhalb des Schutzbereiches der vorliegenden Erfindung liegend verstanden werden, die durch die beigefügten Ansprüche definiert ist.

Claims

Frequenzsynthetisiergerät mit einem spannungsgesteuerten Oszillator (1) zum Erzeugen eines Ausgangssignals mit einer Frequenz, die einer Eingangssteuerspannung entspricht, einem durchstimmbaren Frequenzteiler (2) zum Teilen der Frequenz des Ausgangssignals von dem spannungsgesteuerten Oszillator (1) gemäß Eingangsdaten einer Frequenzteilungsanzahl und Ausgeben eines frequenzgeteilten Signals, einem Phasenkomparator (3) zum Durchführen eines Phasenvergleichs zwischen dem Ausgangssignal von dem durchstimmbaren Frequenzteiler und einem Eingangsreferenzsignal und zum Erzeugen und Ausgeben eines Signals, welches ein Vergleichsergebnis angibt, einem Tiefpassfilter (4) zum Tiefpassfiltern des Signals von dem Phasenkomparator (3) und Ausgeben des tiefpassgefilterten Signals an den spannungsgesteuerten Oszillator (1), einer Bruchteil-Steuerschaltung (5) zum Empfangen von Eingangsdaten eines Bruchteils, Steuern der Eingangsdaten des Bruchteils, um die Eingangsdaten des Bruchteils mit einer vorbestimmten Periode periodisch zu verändern, und Ausgeben von Daten eines gesteuerten Bruchteils, und einem Addiermittel (6) zum Addieren von Eingangsdaten eines integralen Bestandteils mit den Daten des gesteuerten Bruchteils, die von der Bruchteil-Steuerschaltung (5) ausgegeben werden, und zum Ausgeben von resultierenden Additionsdaten an den durchstimmbaren Frequenzteiler (2) als Daten einer Frequenzteilungsanzahl, dadurch gekennzeichnet, dass die Bruchteil-Steuerschaltung (5) eine Vielfach-nter- Ordnung-Delta-Sigma-Modulatorschaltung ist, wobei die Bruchteil-Steuerschaltung (5) umfasst: einen ersten Addierer (15) zum Addieren von Daten, die von einer Rückkoppelungsschaltung (9) ausgegeben werden, mit den Eingangsdaten des Bruchteils und zum Ausgeben resultierender Additionsdaten, einen Vielfach-nter-Ordnung-Integrator (7) mit einem Dateneingangsanschluss und einem Datenausgangsanschluss, wobei der Vielfach-nter-Ordnung-Integrator (7) eine Vielfach-nter-Ordnungs-Integration der Daten durchführt, die von dem ersten Addieren (15) durch den einen Dateneingangsanschluss eingegeben werden, und Ausgeben von vielfach-nter-Ordnung-integrierten Daten durch den einen Datenausgangsanschluss, einen Quantisierer (8) zum Quantisieren der Daten, die von den einem Datenausgangsanschluss des Vielfach-nter-Ordnung-Integrators (7) ausgegeben werden, mit einem vorbestimmten Quantisierungsschritt und zum Ausgeben der quantisierten Daten als die Daten eines gesteuerten Bruchteils, und die Rückkopplungsschaltung (9) zum Rückkoppeln der Daten von dem Quantisierer (8) zu dem ersten Addierer (15), wobei das Frequenzsynthetisiergerät eine Frequenz des Ausgangssignals von dem spannungsgesteuerten Oszillator (1) gemäß einem Durchschnittswert der gesteuerten Eingangsdaten des Bruchteils der Periode festlegt.
Frequenzsynthetisiergerät gemäß Anspruch 1, wobei der Quantisierer (9) Daten eines integralen Bestandteils eines Quotienten erzeugt, der durch Teilen der von dem Vielfach-nter-Ordnung-Integrator (7) ausgegebenen Daten durch den vorbestimmten Quantisierungsschritt berechnet wird, und erzeugte Daten als die Daten des gesteuerten Bruchteils ausgibt, und wobei die Bruchteil-Steuerschaltung (5) ferner einen ersten Multiplizierer (14) zum Multiplizieren von Daten mit dem vorbestimmten Quantisierungsschritt, die von der Rückkopplungsschaltung (9) ausgegeben werden, und zum Ausgeben resultierender Multiplikationsdaten an den ersten Addierer (15) aufweist.
Frequenzsynthetisiergerät nach Anspruch 1 oder 2, wobei die Bruchteil-Steuerschaltung (5) eine Binärlogikschaltung zum Repräsentieren negativer Zahlen in Zweikomplementform ist, wobei der Quantisierschritt durch eine Zweierpotenz repräsentiert wird, wobei der Quantisierer (8) Daten aus Bits mit höherer Ordnung ausgibt, die Daten aus den quantisierten Daten anzeigen, die genauso groß oder größer als der Quantisierungsschritt sind, wobei der Vielfach-nter-Ordnung-Integrator (7) eine Kombination von Daten aus Bits mit höherer Ordnung, die aus den Ausgangsdaten von der Rückkopplungsschaltung (9) bestehen, und von Daten aus Bits niedrigerer Ordnung empfängt, die aus Eingangsdaten des Bruchteils bestehen.
Frequenzsynthetisiergerät nach einem der Ansprüche 1 bis 3, wobei sowohl das Referenzsignal als auch das Ausgangssignal von dem durchstimmbaren Frequenzteiler (2) als Takt verwendet wird, wobei eine Transferfunktion des Vielfach-nter-Ordnung-Integrator (7) durch 1/(1–z^–1)ⁿ unter Verwendung einer z-Transformation ausgedrückt wird, die eine Verzögerung eines Taktes als z^–1 darstellt, und wobei eine Transferfunktion der Rückkoppelungsschaltung (9) durch (1–z^–1)ⁿ–1 unter Verwendung der z-Transformation ausgedrückt wird.
Frequenzsynthetisiergerät nach einem der Ansprüche 1 bis 4, wobei der Vielfach-nter-Ordnung-Integgrator (7) eine Vielzahl von n Erster-Ordnung-Intergratoren (101, 102) umfasst, die kaskadengeschaltet sind, wobei jeder der Erste-Ordnung-Intergratoren (101, 102) einen zweiten Addierer (21, 23) und eine Ein-Takt-Verzögerungsschaltung (22, 24) umfasst, wobei der zweite Addierer (21, 23) in jeden der Erster-Ordnung-Integratoren (101, 102) eingegebene Daten mit Ausgangsdaten von der Eintakt-Verzögerungsschaltung (22, 24) addiert und resultierende Additionsdaten als Eingangsdaten an den Erster-Ordnung-Integrator (102) der nachfolgenden Stufe ausgibt und wobei die Ein-Takt-Verzögerungsschaltung (22, 24) die Ausgangsdaten von dem zweiten Addierer (21, 23) um einen Takt verzögert und die verzögerten Daten an den zweiten Addierer (21, 23) ausgibt.
Frequenzsynthetisiergerät nach einem der Ansprüche 1 bis 4, wobei der Vielfach-nter-Ordnung-Integrator (7) umfasst: einen zweiten Addierer (31), und eine Kompositionsverzögerungsschaltung (30) mit einer Transferfunktion, die durch 1–(1–z^–1)ⁿ unter Verwendung einer z-Transformation ausgedrückt ist, welche eine Verzögerung um einen Takt als z^–1 ausdrückt, und wobei der zweite Addierer (31) in den Vielfach-nter-Ordnung-Integrator (7) eingegebene Daten mit Ausgangsdaten von der Kompositionsverzögerungsschaltung (30) addiert und resultierende Additionsdaten an die Kompositionsverzögerungsschaltung (30) ausgibt und die resultierenden Additionsdaten als Ausgangsdaten von dem Vielfach-nter-Ordnung-Integrator (7) ausgibt.
Frequenzsynthetisiergerät nach einem der Ansprüche 1 bis 3, wobei sowohl das Referenzsignal als auch das Ausgangssignal von dem durchstimmbaren Frequenzteiler (2) als Takt verwendet wird, wobei eine Transferfunktion des Vielfach-nter-Ordnung-Integrators (7) durch z^–1/(1-z^–1)ⁿ unter Verwendung einer z-Transformation ausgedrückt wird, die eine Verzögerung eines Taktes als z^–1 darstellt, und wobei eine Transferfunktion der Rückkopplungsschaltung (9) durch ((1–z^–1)ⁿ-1)/z^–1 unter Verwendung der z-Transformation ausgedrückt wird.
Frequenzsynthetisiergerät nach Anspruch 1, 2, 3 oder 7, wobei der Vielfach-nter-Ordnung-Integrator (7) eine Vielzahl von n Erster-Ordnung-Integratoren (101,102) umfasst, die kaskadengeschaltet sind, wobei jeder der Erste-Ordnung-Integratoren (101,102) einen zweiten Addierer (21, 23) und eine Ein-Takt-Verzögerungsschaltung (22, 24) umfasst, wobei der zweite Addierer (21,23) Daten, die in jeden der Erste-Ordnung-Integratoren (101,102) eingegeben werden, mit Ausgangsdaten von der Eintakt-Verzögerungsschaltung (22, 24) addiert und resultierende Additionsdaten ausgibt, wobei die Ein-Takt-Verzögerungsschaltung (22, 24) die Ausgangsdaten von dem zweiten Addierern (21, 23) um einen Takt verzögert und verzögerte Daten ausgibt, und wobei eine der Vielzahl von n Erster-Ordnung-Integratoren (101, 102) die Ausgangsdaten von der Ein-Takt-Verzögerungsschaltung (22) des Erste-Ordnung-Integrators (101) an den Erste-Ordnung-Integrator (102) der folgenden Stufe ausgibt, während die anderen Erste-Ordnung-Integratoren (102) die Ausgangsdaten von dem zweiten Addierer an die Erste-Ordnung-Integratoren jeder nachfolgenden Stufe jeweils ausgeben.
Frequenzsynthetisiergerät nach Anspruch 8, wobei die Ein-Takt-Verzögerungsschaltung (22) einer ersten Stufe unter der Vielzahl von n Erste-Ordnung-Integratoren (101, 102) unter Verwendung eines ersten Taktes arbeitet, wobei zumindest eine der Ein-Takt-Verzögerungsschaltungen (24) einer zweiten Stufe und von Stufen, die auf die zweite Stufe folgen, unter der Vielzahl von n Erster-Ordnung-Integratoren (101, 102) unter Verwendung eines zweiten Takt arbeiten, und wobei eine Periode des ersten Taktes im Wesentlichen gleich der des zweiten Taktes ist und sich eine vordere Flanke oder eine hintere Flanke des ersten Taktes von derjenigen des zweiten Taktes wesentlich unterscheidet.
Frequenzsynthetisiergerät nach Anspruch 5, 8 oder 9, wobei jeder der kaskadengeschalteten Erster-Ordnung-Integratoren (101, 102) eine Binärlogikschaltung ist, und wobei eine Bitlänge von zumindest einem der Ersten-Ordnung-Integratoren (102) einer zweiten Stufe und von Stufen, die auf die zweite Stufe folgen, kleiner als diejenige der Erster-Ordnung-Integratoren (101) einer ersten Stufe ist.
Frequenzsynthetisiergerät nach Anspruch 1, 2, 3 oder 7, wobei die Vielfach-nter-Ordnung-Integratoren (7) umfassen: einen zweiten Addierer (31), eine Ein-Takt-Verzögerungsschaltung (32a), und eine Kompositionsverzögerungsschaltung (30a) mit einer Transferfunktion, die durch (1–(1–z^–1)ⁿ/z^–1 unter Verwendung einer z-Transformation ausgedrückt wird, die eine Verzögerung eines Taktes als z^–1 darstellt, und wobei der zweite Addierer (31) von dem Vielfach-nter-Ordnung-Integrator (7) eingegebene Daten mit Ausgangsdaten von der Kompositionsverzögerungsschaltung (30a) addiert, resultierende Additionsergebnisse an die Kompositionsverzögerungsschaltung (30a) durch die Eintakt-Verzögerungsschaltung (32a) ausgibt, und Ausgangsdaten von der Eintakt-Verzögerungsschaltung (32a) als Ausgangsdaten von dem Vielfach-nter-Ordnung-Integrator (7) ausgibt.
Frequenzsynthetisiergerät nach einem der Ansprüche 2 bis 11, wobei die Bruchteil-Steuerschaltung (5) umfasst: eine erste Delta-Sigma-Modulationsschaltung (200), eine zweite Delta-Sigma-Modulationsschaltung (220), und eine Natürliche-Zahl-nter-Ordnung-Differenzierschaltung (230) mit einer Transferfunktion, die durch (1–z^–1)ⁿ unter Verwendung einer z-Transformation ausgedrückt wird, um eine Verzögerung eines Taktes als z^–1 auszudrücken, wobei die erste Delta-Sigma-Modulationsschaltung (200) umfasst: einen ersten Integrator (201), der ein Natürliche-Zahl-nter-Ordnung-Integrator ist, einen ersten Quantisierer (202), und eine erste Rückkopplungsschaltung (203), wobei die zweit Delta-Sigma-Modulationsschaltung (220) umfasst: einen zweiten Integrator (221), der ein Natürliche-Zahl-mter-Ordnung-Integrator ist, einen zweiten Quantisierer (222), und eine zweite Rückkopplungsschaltung (223), wobei Ausgangsdaten von dem zweiten Quantisierer (222) der zweiten Delta-Sigma-Modulationsschaltung (220) in die Natürliche-Zahl-nter-Ordnung-Differenzierschaltung (230) eingegeben wird, wobei die Bruchteil-Steuerschaltung (5) ferner umfasst: einen zweiten Multiplizierer (211) zum Multiplizieren von Ausgangsdaten von dem ersten Quantisierer (202) mit einem vorbestimmten Quantisierschritt und Ausgeben resultierender Multiplikationsdaten, einen ersten Subtrahierer (210) zum Subtrahieren der Ausgangsdaten von dem zweiten Multiplizierer (211) von Ausgangsdaten von dem ersten Integrator (201) und Ausgeben resultierender Subtraktionsdaten an die zweite Delta-Sigma-Modulationsschaltung (220), ein Verzögerungsmittel (209) zum Verzögern der Ausgangsdaten von dem ersten Quantisierer (202) in der ersten Delta-Sigma-Modulationsschaltung (200), um mit einer Zeit von Ausgangsdaten von der Natürliche-Zahl-nter-Ordnung-Differenzierschaltung (230) synchronisiert zu werden, und ferner ein Addiermittel (240) zum Addieren der Ausgangsdaten, die von dem Verzögerungsmittel (209) verzögert werden, mit Ausgangsdaten von der Natürliche-Zahlnter-Ordnung-Differenzierschaltung (230) und zum Ausgeben resultierender Additionsdaten als Ausgangsdaten von der Bruchteil-Steuerschaltung (5), und wobei die Bruchteil-Steuerschaltung (5) als Vielfach-(n+m)ter-Ordnung-Delta-Sigma-Modulationsschaltung betrieben wird.
Frequenzsynthetisiergerät nach Anspruch 12, wobei die erste Delta-Sigma-Modultionsschaltung (200) unter Verwendung eines ersten Taktes operiert, wobei die zweite Delta-Sigma-Modulationsschaltung (220) unter Verwendung eines zweiten Taktes operiert, und wobei eine Periode des ersten Taktes im Wesentlichen gleich derjenigen des zweiten Taktes ist und eine vordere oder eine nachfolgende Flanke des ersten Taktes sich von derjenigen des zweiten Taktes wesentlich unterscheidet.
Frequenzsynthetisiergerät nach Anspruch 9 oder 13, wobei der erste Takt aus dem Referenzsignal oder dem Ausgang von dem durchstimmbaren Frequenzteiler (2) erzeugt wird und der zweite Takt von einem Anderen davon erzeugt wird.
Frequenzsynthetisiergerät nach einem der Ansprüche 12 bis 14, wobei die Bruchteil-Steuerschaltung (5) eine Binärlogikschaltung ist, und wobei eine Bitlänge, die Daten anzeigt, welche weniger als der Quantisierschritt des zweiten Quantisierers (222) in den Ausgangsdaten von dem zweiten Integrator (221) sind, kleiner als diejenige ist, welche Daten angibt, die weniger als der Quantisierschritt des ersten Quantisierers (202) in den Ausgangsdaten von dem ersten Integrator (201) sind.
Frequenzsynthetisiergerät nach Anspruch 5 oder 8, wobei Daten mit einer Anzahl von Bits, die Daten angeben, welche weniger als der Quantisierschritt sind, die aus den Ausgangsdaten von der Eintakt-Verzögerungsschaltung (22, 24) jedes der Vielzahl von n kaskadengeschalteten Erste-Ordnung-Integratoren (101, 102) ausgewählt sind, nacheinander festgelegt werden, um gleich oder kleiner als die Anzahl von Bits der vorherigen Stufe zu sein.
Kommunikationsgerät mit: dem Frequenzsynthetisiergerät (402) nach einem der Ansprüche 1 bis 16, einer Übertragungsschaltung (403), und einer Empfängerschaltung (404), wobei ein Ausgangssignal von dem spannungsgesteuerten Oszillator (1), welches ein Ausgangssignal von dem Frequenzsynthetisiergerät (402) ist, der Übertragungsschaltung (403) und der Empfängerschaltung (404) als lokales Oszillationssignal zugeführt wird, wobei die Übertragungsschaltung (403) ein Radiosignal über einen Frequenzkanal überträgt, der einer Frequenz des lokalen Oszillationssignals entspricht, und wobei die Empfängerschaltung (404) ein weiteres Radiosignal über einen weiteren Frequenzsignal empfängt, der der Frequenz des lokalen Oszillationssignals entspricht.
Frequenzmodulationsgerät mit: dem Frequenzsynthetisiergerät nach einem der Ansprüche 1 bis 16, und einem dritten Addieren (16) zum Addieren der Eingangsdaten des Bruchteils mit Eingangsmodulationsdaten und Ausgeben resultierender Additionsdaten an die Bruchteil-Steuerschaltung (5), wodurch eine Frequenzmodulation eines Ausgangssignals von dem spannungsgesteuerten Oszillator (1) des Frequenzsynthetisiergeräts gemäß der Modulationsdaten erfolgt.
Frequenzmodulationsverfahren, welches das Frequenzsynthetisiergerät nach einem der Ansprüche 1 bis 16 verwendet, mit den Schritten: Addieren der Eingangsdaten des Bruchteil mit Eingangsmodulationsdaten und Ausgeben resultierender Additionsdaten an die Bruchteil-Steuerschaltung (5), wodurch ein Ausgangssignal von dem spannungsgesteuerten Oszillator (1) des Frequenzsynthetisiergeräts gemäß der Modulationsdaten frequenzmoduliert wird.