DE69023219T2 - Mit verschiedenen Modulatoren versehener Teiler mit gebrochenem Teilverhältnis. - Google Patents

Description

Hintergrund der Erfindung
• Die vorliegende Erfindung bezieht sich im allgemeinen auf Signalsynthesizer und insbesondere auf Frequenzsynthesizer, die Bruch-N-Techniken (Bruch-N = fractional-N) verwenden, um eine Ausgangsfrequenz zu schaffen, die auf eine Referenzfrequenz durch einen rationalen Divisor N,F bezogen ist, wobei N ein ganzzahliger Teil und F ein Bruch-Teil des Divisors ist.
• Ein Frequenzsynthesizer ist ein Gerät, das ein Ausgangssignal mit einer Frequenz erzeugt, die ein exaktes Vielfaches einer Referenzfrequenz ist, wobei die Genauigkeit der Ausgangs-Signalfrequenz typischerweise durch die Genauigkeit und Stabilität der Referenzfrequenzquelle bestimmt wird. Frequenzsynthesizer, die eine Phasenregelschleife (PLL; PLL = Phase Lock Loop) verwenden, um ein Ausgangssignal mit einer wählbaren, präzisen und stabilen Frequenz zu schaffen, sind Fachleuten wohlbekannt. Typischerweise weist eine PLL einen abstimmbaren Oszillator, wie z.B. einen spannungsgesteuerten Oszillator (VCO; VCO = Voltage Controlled Oscillator), auf, wobei die Ausgabe desselben mittels eines Phasenvergleichers auf ein bekanntes Referenzsignal eingerastet ist. Der Phasenvergleicher erzeugt eine Ausgangsspannung oder einen Ausgangsstrom, der zu der Phasendifferenz zwischen dem bekannten Referenzsignal und dem VCO-Ausgangssignal proportional ist. Die Ausgabe des Phasenvergleichers wird an den Eingang des VCO rückgekoppelt, um den VCO abzustimmen und auf eine gewünschte Frequenz einzurasten. Dies bewirkt zwangsweise, daß die VCO-Ausgabe dieselbe Frequenz wie das Referenzsignal besitzt. Um einen Frequenzsynthesizer mit einer variablen Ausgangsfrequenz zu schaffen, wird eine Divisorschaltung zwischen dem Ausgang des VCO und dem Phasenvergleicher positioniert, wobei die VCO-Ausgangsfrequenz durch einen wählbaren Divisor geteilt wird, bevor sie mit der Referenzfrequenz verglichen wird. Die VCO-Ausgangsfrequenz wird dann ein exaktes Mehrfaches der Referenzfrequenz sein. Wenn der Divisor N eine ganze Zahl ist, dann ist das kleinste Inkrement des VCO-Ausgangsfrequenzwertes notwendigerweise gleich der Größe der Referenzfrequenz selbst. Somit ist eine sehr niedrige Referenzfrequenz erforderlich, um einen Frequenzsynthesizer mit einer kleine Schrittweite zwischen benachbarten Ausgangsfrequenzen zu schaffen. Die Verwendung einer sehr kleinen Referenzfrequenz führt jedoch unannehmbare Effekte ein, wie z.B. einen begrenzten Frequenzbereich und eine lange Einschwingzeit der PLL.
• Eine Technik, die als Bruch-N-Synthese bekannt ist, wird oft dazu verwendet, Ausgangssignale mit einer Frequenz, die ein rationales Vielfaches der Referenzsignalfrequenz ist, zu synthetisieren. Typischerweise werden Frequenzteilerschaltungen derart implementiert, daß sie nur durch einen ganzzahligen Wert teilen, weswegen es notwendig ist, eine Bruch- Division zu simulieren, indem der ganzzahlige Divisorwert vorübergehend während des Verlaufs eines Divisionszyklus geändert wird. Die nicht-ganzzahligen Divisions-Verhältnisse werden realisiert, indem bei einer proportionalen Anzahl von Divisionszyklen beispielsweise durch N+1 statt durch N geteilt wird, um ein durchschnittliches Divisionsverhältnis zu schaffen, das die gewünschte rationale Divisorzahl annähert. Wenn beispielsweise für den gewünschten rationalen Divisor N,1 verwendet wird, wird der Teilungswert für neun Divisionszyklen N und für den zehnten Divisionszyklus N+1 sein. Wenn daher der Durchschnitt über zehn Zyklen gebildet wird, ist der Divisionsfaktor gleich N,1 und die VCO-Ausgangsfrequenz wird das N,1-fache der Referenzfrequenz sein. Eine derartige Bruch-N-Technik ist in dein U.S. Patent Nr. 3,928,813, erteilt an Charles A. Kingford Smith am 23. Dezember 1975, offenbart.
• Während solche Bruch-N-Teiler zur Frequenzsynthese weit verbreitet sind, hat das Schalten zwischen verschiedenen Divisorwerten einen unerwünschten Phasenfehler oder ein "Phasenjitter" neben der erwünschten Trägerfrequenz zur Folge. Wenn zwischen benachbarten ganzzahligen Teilungsverhältnissen geschaltet wird, ist das durchschnittliche Teilungsverhältnis korrekt, jedoch ist das augenblickliche Teilungsverhältnis niemals korrekt, was einen Phasenfehler an dem Phasendetektorausgang zur Folge hat. Dieser Phasenfehler phasenmoduliert den VCO, wodurch die unechten (spurious) Signale erzeugt werden, die als Phasenjitter bekannt sind. Typischerweise wird, um das Jitterproblem zu lindern, ein Phasenfehler-Korrektursignal erzeugt und in die PLL summiert. Diese Technik, die als Phaseninterpolation bekannt ist, wird durch die Fähigkeit begrenzt, das benötigte Korrektursignal zu erzeugen. Um beispielsweise eine Reduzierung des Jitters auf -70 dBc zu erreichen, wird ein Phaseninterpolationssignal benötigt, das weniger als 0,03 Prozent Fehler besitzt. Es ist außerordentlich schwierig, ein Korrektursignal zu erzeugen, das den notwendigen Grad an Genauigkeit besitzt und eine derartige Schaltung ist komplex und teuer und begrenzt das Jitterverhalten dieser Bruch-N-Technik.
• Das U.S. Patent Nr. 4,609,881, erteilt an John N. Wells am 2. September 1986, beschreibt einen Bruch-N-Frequenzsynthesizer, bei dem das Phasenrauschen, das durch den Schrittwechsel des Divisorwerts verursacht wird, dadurch entfernt wird, daß der Divisorwert gemäß den Ausdrücken einer Mehrzahl von Sequenzen geändert wird, wobei jede Sequenz bei der Aufsummation Null ergibt und aufeinanderfolgende Reihen in einem Pascalschen Dreieck darstellt. Jede Sequenz ist durch eine Anzahl von vorbestimmten Verzögerungen, die in einer vorbestimmten Reihenfolge angeordnet sind, definiert. Jede vorbestimmte Sequenz ändert periodisch den Divisorwert eine vorbestimmte Anzahl von Malen um vorbestimmte Werte, so daß die am Phasenvergleicher vorliegenden Phasenunterschiede bei der Aufsummation Null ergeben.
Zusammenfassuncr der Erfindung
• Die Merkmale der Erfindung werden durch die Ansprüche 1 und 3 definiert. Ein Verfahren zur Bruch-N-Synthese und ein Bruch-N-Synthesizer gemäß einem Ausführungsbeispiel der Erfindung weisen einen, in einer Phasenschleife verschalteten Oszillator mit variabler Frequenz auf, der eine wählbare Ausgangsfrequenz besitzt, die ein rationales Vielfaches einer Referenzfrequenz ist. Die Ausgabe des Oszillators mit variabler Frequenz wird über einen Frequenzteiler mit variablem ganzzahligem Divisor an einen Phasendetektor gekoppelt, in dem sie mit einer Referenzfrequenz verglichen wird. Der Phasendetektor erzeugt ein Steuersignal, das eine Funktion des Phasenunterschieds zwischen der frequenzgeteilten Ausgabe des Oszillators mit variabler Frequenz und der Referenzfrequenz ist. Das Steuersignal wird über einen Schleifenverstärker und ein Tiefpaßfilter zu einem Steuereingang des Oszillators mit variabler Frequenz gekoppelt, um die Frequenz des Oszillators zu steuern und die PLL auf eine ausgewählte Frequenz einzurasten. Eine erste Sigma-Delta-Modulatorschaltung, die als ein getakteter Akkumulator, der auf einen Bruch-Divisorwert an seinem Eingang anspricht, angeordnet ist, erzeugt ein Modulus-Steuersignal, das zu dem Frequenzteiler gekoppelt wird, um den ganzzahligen Divisorwert des Frequenzteilers auf einer proportionalen Basis zu erhöhen, um einen Durchschnittsdivisorwert zu schaffen, der einer ausgewählten Oszillatorausgangsfrequenz entspricht. Eine Mehrzahl von zusätzlichen Sigma-Delta-Modulatorzellen werden kaskadenmäßig mit der ersten Sigma-Delta-Modulatorschaltung verbunden und erzeugt ein Modulationssignal mit einem Mittelwert von Null, das zu dem Modulus-Steuersignal summiert wird und das den Divisorwert um seinen nominellen Wert periodisch um eine kleine Amplitude, beispielsweise + oder -1, variiert. Eine einzelne Sigma-Delta-Modulatorzelle weist einen Integrierer auf, der ein Überlaufsignal erzeugt, das über einen Summierer zu einer Differenziererschaltung gekoppelt wird. Für jedes erzeugte Überlaufsignal erzeugt der Differenzierer einen positiven Puls und dann einen negativen Puls bei dem nächsten Taktpuls. Die Ausgabe der Differenziererschaltung wird zu dein Suminierer in der vorhergehenden Modulatorzelle gekoppelt, um zu dem Überlaufsignal, das von dem vorhergehenden Integrierer erzeugt wird, summiert zu werden. Die Ausgabe des Integrierers wird zu dem Eingang des Integrierers in der nächsten nachfolgenden Sigma-Delta-Modulatorzelle gekoppelt. Die Ausgabe der Differenziererschaltung für die zweite Modulatorzelle wird zu der Überlaufausgabe des ersten Sigina-Delta-Modulators summiert, um das Modulus-Steuersignal zu schaffen.
• Die Variationen in dem Divisorwert des Frequenzteilers, die von den zusätzlichen Sigma-Delta-Modulatorzellen erzeugt werden, ergeben bei der Summation Null und beeinträchtigen nicht den durchschnittlichen Divisorwert, sondern verändern den augenblicklichen Divisorwert und die Rausch- oder Jitter-Koinponenten des PLL-Ausgangssignals aufgrund der Phasenmodulation des VCO, die aus der Bruch-N-Technik resultiert. Die Ausgangsfrequenz des Oszillators mit variabler Frequenz ist ein exaktes Vielfaches der Referenzfrequenz, wobei der Multiplizierer der durchschnittliche Divisor des Schleifenfrequenzteilers ist. Die Variationen in dein Divisorwert erzeugen einen Phasenfehler an dem Phasendetektor, der wiederum unechtes Rauschen in dein Oszillatorausgangssignal erzeugt. Die augenblicklichen Variationen des Phasenfehlers aufgrund des Signals, das von den Modulatorzellen erzeugt wird, erzeugen ein Anwachsen des Gehalts an unechtem Rauschen des Oszillators bei großen Versätzen der gewünschten Ausgangsfrequenz, sie reduzieren jedoch das unechte Rauschen bei kleinen Versätzen von der gewünschten Ausgangsfrequenz im Vergleich zur üblichen (Einzelmodulator-) Bruch-N-Synthese stark. Eine Erhöhung der Anzahl der verwendeten Modulatorzellen reduziert das unechte Rauschen oder das Jitter neben der Oszillatorausgangsfrequenz weiter.
• Die mehrfach kaskadierten Sigma-Delta-Modulatoren, die in der vorliegenden Erfindung verwendet werden, sind in einer Digitalschaltung oder softwareinäßig iinplementiert, weisen eine einfache iterative Zellstruktur auf und benötigen keine A-Priori-Bestimmung einer Steuersequenz. Die Modulatorzellenstruktur ist auf einfache, hochstrukturierte Hardware- oder Firmware-Implementierungen anwendbar und viel einfacher zu implementieren als analoge Funktionen von ähnlicher Komplexität. Die vorliegende Erfindung schafft eine Bruch-N- Phasenregelschleife, die eine wählbare Ausgangsfrequenz mit niedrigem unechtem oder Jitter-Rauschen synthetisiert und die weder die Kosten noch die Komplexität des Erzeugens eines analogen Phaseninterpolierungs-Korrektursignals erfordert.
Kurze Beschreibuncr der Zeichnungen
• Ein tiefgreifenderes Verständnis der vorliegenden Erfindung wird aus der folgenden detaillierten Beschreibung erhalten, die in Verbindung mit den beigefügten Zeichnungen, die einen Teil der Beschreibung bilden, durchgeführt wird. Es zeigen:
• Fig. 1 ein Blockdiagramm, das einen Frequenzsynthesizer vom Phasenregelschleifentyp darstellt;
• Fig. 2 ein Blockdiagramm, das ein anderes Ausführungsbeispiel eines Frequenzsynthesizers vom Phasenregelschleifentyp darstellt;
• Fig. 3a ein konzeptionelles Blockdiagramm einer Modulatorschaltung;
• Fig. 3b ein konzeptionelles Blockdiagramm eines Quantisierungsmodells der in Fig. 3a gezeigten Modulatorschaltung;
• Fig. 3c ein konzeptionelles Blockdiagramm eines Mehrfachschleifen-Modulatorsystems;
• Fig. 4 ein Diagramm, das die spektrale Leistungsdichteverteilung für das Quantisierungsrauschen des Systems, das in Fig. 3c gezeigt ist, darstellt;
• Fig. 5a ein konzeptionelles Blockdiagramm, das ein Steuersystemmodell zur Bruch-N-Synthese darstellt;
• Fig. 5b ein konzeptionelles Blockdiagramm eines Modulatorschaltungsmodells für das Steuersystem, das in Fig. 5a gezeigt ist;
• Fig. 5c ein konzeptionelles Blockdiagramm, das ein Quantisierungsmodell der Modulatorschaltung, die in Fig. 5b gezeigt ist, darstellt;
• Fig. 5d ein konzeptionelles Blockdiagramm, das ein Mehrfachschleifen-Modulatorsystem zur Verwendung bei der Bruch-N-Synthese darstellt;
• Fig. 6 ein Diagramm, das das Phasenfehlerrauschen der Bruch-N-Synthese als Funktion der Versatzfrequenz für das System aus Fig. 5d aufzeichnet.
• Fig. 7a ein Blockdiagramm eines Einzelschleifen-Modulators für das System, das in Fig. 5d gezeigt ist;
• Fig. 7b ein Diagramm einer Akkuinulator-Implementierung der Modulatorschaltung aus Fig. 7a;
• Fig. 8 ein detailliertes Blockdiagramm, das eine Modulus- Steuerschaltung gemäß den Prinzipien der vorliegenden Erfindung darstellt;
• Fig. 9a und 9b Zeitdiagramme, die das Modulus-Steuersignal und den augenblicklichen Phasenfehler für einen Bruch-Teiler mit einem einzelnen Modulator darstellen;
• Fig. 10 ein Diagramm, das die unechte oder Jitter-Rauschverteilung für einen herkömmlichen Bruch-Teiler mit einem einzelnen Modulator darstellt;
• Fig. 11a und 11b Zeitdiagramme, die das Modulus-Steuersignal und den augenblicklichen Phasenfehler für einen Bruch-Teiler mit zwei Modulatoren, der die in Fig. 8 gezeigte Modulus-Steuerschaltung einschließt, darstellen; und
• Fig. 12 ein Diagramm, das die Verteilung des unechten oder Jitter-Rauschens für einen Bruch-Teiler mit zwei Modulatoren darstellt.
Detaillierte Beschreibung des bevorzugten Ausführungsbeispiels
• Bezugnehinend nun auf die Fig. 1 und 2 weist ein Frequenzsynthesizer eine Phasenregelschleife (PLL) auf, die einen Oszillator mit variabler Frequenz 11, wie z.B. einen spannungsgesteuerten, abstimmbaren Oszillator (VCO), aufweist, der von einem Steuersignal an einem Eingangsanschluß 23 gesteuert wird, um eine gewünschte Ausgangsfrequenz Fout an einem Ausgangsanschluß 12 zu schaffen. Der Ausgang des VCO 11 ist ferner über einen Frequenzteiler mit variablem Teilungsverhältnis 13 mit einem Eingang eines Phasenvergleichers 15 gekoppelt. Der Frequenzteiler 13 teilt die VCO-Ausgangsfrequenz Fout durch eine rationale Zahl, die eine ganze Zahl N oder ein Bruch-Wert N,F sein kann, bevor sie mit einer Referenzfrequenz (Fref) auf einer Leitung 16 in dem Phasendetektor 15 verglichen wird. Jeder an den Phasendetektor 15 angelegte Phasen- oder Frequenz-Unterschied zwischen dem geteilten VCO-Ausgangssignal und dem Referenzsignal erzeugt eine Fehler- oder Steuerspannung, die an den Eingangsanschluß 23 des VCO 11 angelegt wird. Die Ausgabe des Phasendetektors 15 ist eine Spannung, die proportional zum Phasenunterschied zwischen den Eingängen desselben ist. Typischerweise ist eine Verstärkerstufe 17 zwischen dein Phasendetektor 15 und dem VCO 11 enthalten. Der Verstärker 17 verstärkt das Fehlersignal, das den Phasenunterschied zwischen dem Referenzsignal und dem VCO-Ausgangssignal darstellt, und legt dieses als eine Abstimmspannung an den VCO 11 an. Typischerweise weist der Schleifenverstärker 17 ein Tiefpaßfilter auf, um sowohl Nicht-Gleichsignal-Komponenten von der Phasen-Detektor-Ausgabe zu entfernen, als auch die PLL-Bandbreite zu definieren.
• Die PLL 10 weist ein rückgekoppeltes Steuersystem auf, das die Phase des VCO-Ausgangssignals Fout auf die Phase des Referenzsignales Fref einrastet. Das von dem Phasendetektor 15 erzeugte Fehlersignal steuert die Ausgangsfrequenz des VCO 11, um die Frequenzen der Eingangssignale FI und Fref, die dem Phasendetektor 15 eingegeben werden, exakt gleich zu halten. Die Ausgangsfrequenz Fout des VCO 11 ist ein exaktes Vielfaches der Referenzfrequenz Fref. Eine Steuerung 18, die auf Frequenzbefehle auf einer Leitung 22 anspricht, erzeugt Befehlssignale auf Leitungen 19 und 21, um den Teiler 13 auf die geeignete Teilungszahl einzustellen, um eine gewünschte Ausgangsfrequenz für den VCO 11 zu schaffen. Der Frequenzteiler 13 kann implementiert sein, um lediglich einen ganzzahligen Divisorwert zu erzeugen, wodurch er Ausgangsfrequenzen Fout erzeugt, die ganzzahlige Vielfache der Referenzfrequenz sind. In diesem Fall wird die Ausgangsfrequenz Fout durch den Wert N der Teilungszahl bestimmt und die Schrittweite oder das Intervall zwischen den Ausgangsfrequenzen wird durch den Wert der Referenzfrequenz bestimmt. Wie oben erläutert wurde, ist es notwendig, daß die Referenzfrequenz klein ist, um einen Bereich von Ausgangsfrequenzen mit kleiner Schrittweite zu schaffen. Andererseits können bekannte Techniken, wie z.B. die oben erwähnten Bruch-N-Techniken, verwendet werden, um einen großen Frequenzbereich mit kleinen Schritten zwischen den Frequenzen ohne die entgegengesetzten Effekte zu schaffen, die auftreten, wenn extrem kleine Referenzfrequenzen verwendet werden.
• Die Bruch-N-Synthese verwendet eine Bruch-Divisorzahl N,F, um Ausgangsfrequenzen zu schaffen, die rationale Vielfache der Referenzfrequenz sind. Um den Bruch-Teilungswert N,F zu erhalten, wird der Wert von N während eines einzelnen Divisionszyklus derart geändert, um einen Bruch-Wert N,F zu simulieren. Um beispielsweise ein durchschnittliches Teilungsverhältnis von N,1 zu erreichen, ist es notwendig, die Teilungszahl N bei einem aus allen zehn Zyklen der Referenzsignalfrequenz Fref um eins zu erhöhen.
• Die tatsächliche Implementierung einer Teilerschaltung mit variablem Verhältnis oder variablem Modulus ist eine Funktion des verwendeten Teilertyps. Typischerweise werden Frequenzteiler mit digitalen Zählern implementiert, obwohl andere wohlbekannte Verfahren ebenfalls verwendet werden. Einige Teiler sind derart konstruiert, daß sie nur durch ein festgelegtes ganzzahliges Verhältnis teilen können. Andere Teiler können konfiguriert sein, um eines von mehreren ganzzahligen Teilungsverhältnissen zu ermöglichen. Ferner gibt es dabei oft Beschränkungen, wann genau das Teilungsverhältnis geändert werden kann, um die Reinheit der Beziehung zwischen der Frequenz des Eingangs- und Ausgangssignals der Teilerschaltung aufrecht zu erhalten. Typischerweise wird die verwendete Bruch-Teilerschaltung eine Kombination aus festen Modulus-Teilern und variablen Modulus-Teilern sein. Die Bruch-Teilerschaltung kann beispielsweise einen Vorteiler aufweisen, der ein 6-Bit-Ringzähler ist, dem eine Halbiererschaltung folgt. Im Normalbetrieb ist der Ringzähler für eine Modulus-5-Teilung initialisiert, wobei ihm eine Halbiererschaltung folgt, wodurch sich ein Divisor von zehn ergibt. Der Bruch-Teilerschaltung ist dann ein Zähler zum Teilen durch eine variable ganze Zahl N nachgeschaltet. Der Ringzähler-Modulus kann vorübergehend für einen Zyklus von fünf auf sechs neu eingestellt werden und dann für den nachfolgenden Zyklus auf den Modulus 5, was eine Geteilt-durch- 11-Operation zur Folge hat, die wirksam einen Puls des VCO- Ausgangssignals oder 2π der akkumulierten Phasenverschiebung von der Eingabe des Geteilt-durch-N-Zählers entfernt. In ähnlicher Weise kann der Ringzähler-Modulus für einen Zyklus auf 4 verändert werden und dann für den nächsten Zyklus zurück auf den Modulus 5, was eine Geteilt-durch-9-Operation zur Folge hat, die wirksam einen Puls des VCO-Ausgangssignals oder 2π der akkumulierten Phasenverschiebung zu der Eingabe des Geteilt-durch-N-Zählers addiert.
• Wieder bezugnehmend auf die Fig. 1 und 2 kann die PLL 10 konf iguriert werden, um einen Bruch-Teiler 13 mit dem VCO- Ausgangssignal Fout als Eingabe aufzuweisen und ein Zwischenfrequenzsignal FI, das gleich der Frequenz des Referenzsignals Fref ist, an den Phasendetektor 15 zu liefern. Alternativ ist eine PLL 20, wie in Fig. 2 gezeigt ist, mit einer Geteilt-durch-N-Schaltung 25 konf iguriert, die die VCO-Ausgangsfrequenz Fout als eine Eingabe hat und eine Zwischenfrequenz FI an den einen Eingang des Phasendetektors 15 liefert. Die Geteilt-durch-N-Schaltung 25 kann eine feste, ganzzahlige Teilungszahl oder eine variable, ganzzahlige Teilungszahl haben, die von der Steuerung 18 auf einer Leitung 26 gesteuert wird. Die PLL 20 weist auch einen Bruch- Teiler 27 auf, der die Referenzfrequenz Fref als eine Eingabe auf einer Leitung 24 hat und eine Zwischenreferenzfrequenz auf der Leitung 16 erzeugt, die an einen zweiten Eingang des Phasendetektors 15 gekoppelt ist. Der variable Modulus des Bruch-Teilers 27 wird durch die Steuerung 18 über Leitungen 28 und 29 gesteuert. Die Ausgabe des VCO 11 Fout ist dann ein exaktes, rationales Vielfaches der Referenzfrequenz Fref, wobei das rationale Vielfache eine vorbestiinmte Kombination der Teilungsverhältnisse des Teilers 25 und des Bruch-Teilers 27 ist.
• Bezugnehmend nun auch auf die Fig. 3a, 3b und 3c stellt Fig. 3a ein konzeptionelles Blockdiagramm einer Modulatorschaltung 30 dar, die einen Summiererblock 301, einen Integrierverstärker 303 mit einer Übertragungsfunktion G(s), einen Analog-Digital-Wandler (ADW) 305 und einen Digital-Analog- Wandler 307 (DAW) aufweist. Das Ausgangssignal v&sub0; wird auf einer Leitung 309 zu einem Minusanschluß des Summierers 301 rückgekoppelt, um mit der Eingabe vi kombiniert zu werden. Wenn der Integrierer 303 ein idealer Integrierer und die ADW-Auflösung ein einzelnes Bit ist, dann ist die Schaltung 30 als ein Sigma-Delta-Modulator bekannt. Wenn die Schaltung 30 als ein verallgemeinertes Schleifenfilter behandelt wird und wenn angenommen wird, daß der ADW 305 und der DAW 307 ideal mit unbegrenzter Auflösung sind, und wenn Abtasteffekte (Abtastrate, Haltezustände nullter Ordnung, usw.) ignoriert werden, dann gilt:
• v&sub0;/vi = (G(s) / (1+G(s)), (Gl. 1)
• wobei s eine LaPlace-Variable in dem durchgehenden Zeitbereich ist.
• Indem eine begrenzte Auflösung für den ADW 305 und den DAW 307 in Betracht gezogen wird, wobei die Eingabe in den ADW 305 ausreichend zufällig ist, kann die Auswirkung der Analog-Digital-Wandlung als ein hinzugefügtes Quantisierungsrauschen neu modelliert werden. Das Quantisierungsrauschen ist weiß, wobei gilt:
• ² = (LSB)²/12,
• wobei LSB das niederstwertige Bit ist.
• Fig. 3b stellt ein Blockdiagramm der ursprünglichen Schaltung 30 dar, wobei die Auswirkungen der Analog-Digital-Wandlung durch das an einen Summiererblock 311 hinzugefügte Quantisierungsrauschen eq(t) modelliert werden. Das augenblickliche Quantisierungsrauschen wird wiedergewonnen und ausgegeben, indem die Signale am Eingang 313 des ADW 305 und die Ausgabe 315 des DAW 307 an einem Summierer 317 verglichen werden. Aus Fig. 3b folgt:
• v&sub0;/eq(t) = 1/(1+G(s)). (Gl. 2)
• In Fig. 3c ist ein Mehrfachschleifen-System dargestellt, das drei Schleifen aufweist, wobei jede Schleife mit der ursprünglichen Schaltung 30 identisch ist, und die Fehler der Analog-Digital-Wandlung jeder Schleife durch ihre Quanti- sierungsrauschmodelle, wie in Fig. 3b gezeigt ist, ersetzt sind. Die Eingangssignale für die zweite und dritte Schleife sind das Negative des Quantisierungsrauschens der vorhergehenden Schleife. Aus Fig. 3c folgt unter der Verwendung der Gleichungen (1) und (2):
• Wenn G(s) eine ideale Integration ist, dann gilt:
• G(s) = 1/s (Gl. 9)
• Die Substitution der Gleichung (9) in Gleichung (8) liefert:
• In Gleichung (10) ist lediglich das Quantisierungsrauschen der dritten Schleife eq3 vorhanden und mit dem Term s³ gewichtet. Folglich wird das Quantisierungsrauschen in der Nähe von Gleichpegeln unterdrückt, zum Preis von erhöhtem Rauschen bei großen Frequenzen. Fig. 4 stellt die Verteilung der spektralen Leistungsdichte für das Quantisierungsrauschen der Schaltung in Fig. 3c dar, wobei die spektrale Leistungsdichte S(f) eine Funktion des Frequenzversatzes f von einer Signalträgerfrequenz ist; z.B. das Ausgangssignal Fout eines Frequenzsynthesizers.
• Bezugnehmend nun auch auf die Fig. 5a bis 5d, kann man sich die Bruch-N-Synthese als ein Steuersystem 501 in Verbindung mit einer idealen Teilerschaltung 505 vorstellen, d.h. ein Teiler, der in der Lage ist, nicht-ganzzahlige Teilungsverhältnisse zu verwenden und dem eine Quantisierungsschaltung 503, wie in Fig. 5a gezeigt ist, vorgeschaltet ist. Das Ersetzen des Steuersystems 501 durch den Sigma-Delta-Modulator (wie in Fig. 3a gezeigt) schafft ein Sigma-Delta-Modell für eine Bruch-N-Synthese, das einen Summiererblock 511, einen idealen Integrierer 513 und einen 1-Bit-ADW 515 aufweist, der dem Quantisierungsblock 503 ein Ausgangssignal liefert. Das Eingangssignal in den Sigma-Delta-Modulator ist der Bruch-Teil ,F der gewünschten rationalen Teilungszahl N,F. Der ganzzahlige Teil N der Teilungszahl N,F wird mit der Ausgabe des ADW 515 in einem Summiererblock 517 summiert. Die Schalter 519, 521 (TS) geben das abgetastete Wesen der Schaltung wieder (d.h. die Teilungsverhältnis-Eingabe an die Teilerschaltung 505 wird zu jedem Referenzfrequenzzyklus aktualisiert). Der 1-Bit-DAW 307 (wie in Fig. 3a gezeigt) kann weggelassen werden, wenn angenommen wird, daß der Vollausschlag des ADW 305 zu Eins genommen wird. Indem der abgetastete Zeitbereich umgewandelt und der ADW durch sein Quantisierungs-Rauschmodell ersetzt wird, ergibt sich die Schaltung, die in Fig. 5c gezeigt ist. Die Eingabe in den Quantisierungsblock 503 wird mit dem Quantisierungsrauschsignal eq(k) in einem Summierer 518 kombiniert. Aus Fig. 5c folgt:
• wobei z eine LaPlace-Variable im diskreten Zeitbereich ist.
• Fig. 5d stellt ein Mehrfachschleifen-System dar, das drei Schleifen aufweist, wobei jede Schleife mit der Schaltung, die in Fig. 5c gezeigt ist, identisch ist. Das Eingangssignal für die zweite und dritte Schleife ist das Negative des Quantisierungsrauschens der vorhergehenden Schleife. Unter Verwendung von Gleichung (10) folgt aus Fig. 5d:
• In einer eingerasteten Phasenregelschleife gilt: Fout = (Ndiv') * (Fref); die Substitution dieser Gleichung in Gleichung (16) liefert:
• Fout (z) = N.F (z) Fref + (1-z&supmin;¹)³Frefeq3(z). (Gl. 17)
• Der erste Term von Gleichung 17 ist die gewünschte PLL-Ausgangsfrequenz und der zweite Term stellt das Frequenzrauschen aufgrund der Bruch-Teilung dar.
• Da eq3 eine Varianz von 1/12 über einer Bandbreite von Fref besitzt, ist die spektrale Leistungsdichte von eq3 gleich 1/(12Fref). Wenn man v(z) als Frequenzschwankung von Fout(z) definiert, ergibt sich:
• Sv(z) = (1-z&supmin;¹)³Fref 2*(1/12Fref) (Gl. 18)
• = 1-z&supmin;¹ &sup6;*Fref/12 (Gl. 19)
• Die Umwandlung der Phasenschwankung in den z-Bereich lautet:
• w(t) = dφ(t)/dt φ(t) = w(t) dt = 2π*f(t) dt
• und unter der Verwendung einer rechtwinkligen Integration ergibt sich:
• Da TS-1/Fref die Zeit zwischen den Abtastwerten ist, liefert das Substituieren in die Gleichungen 19 und 20:
• Der Term (1-z&supmin;¹) verhält sich wie ein Differenzierer mit Einheitsverstärkung bei f = Fref/2π und die Verallgemeinerung auf m Schleifen ergibt:
• wobei L(f) das Einseitenbandphasenrauschen darstellt.
• Fig. 6 ist eine Aufzeichnung des Phasenfehlerrauschens der Bruch-Synthese, wie es durch Gleichung (22) für eine Bruch- N-PLL definiert ist, die einen Einzelband-VCO, der von 0,5 bis 1,0 GHz durch einem Varaktor abgestimmt werden kann, aufweist. Fref ist 200 KHz und die Anzahl der Schleifen m ist 3. Das VCO-Phasenrauschen ist durch eine Kurve 601 gezeigt, wobei das Rauschen des Phasendetektors eine flache Linie 603 ist. Die Rauschkurve 605 der Bruchteilung schneidet das VCO-Phasenrauschen 601 bei einem Versatz (von der Trägerfrequenz Fout), der größer ist als der, bei dem das Phasenrauschen des Phasendetektors 603 die Phasenrauschkurve 601 des VCO schneidet. Das Phasenrauschen (Jitter) aufgrund der Bruch-Teilung wird bei der Trägerfrequenz stärker reduziert, wird jedoch bei großen Versätzen von der Trägerfrequenz (in diesem Beispiel größer als 5kHz) größer. Das Entwerfen der PLL für eine schmale Bandbreite und eine Verwendung einer zusätzlichen Filterung außerhalb der PLL-Bandbreite unterdrückt die Energie des Phasenrauschens der Bruch-Teilung und schafft eine Bruch-N-PLL ohne eine hochentwickelte Korrekturschaltung.
• Bezugnehinend nun auch auf die Fig. 7a und 7b ist das Blockdiagramm für jeden Sigma-Delta-Modulator eine mäßig komplexe Schaltung, da jedoch die Funktion 1/(1-z&supmin;¹) eine Integrationsfunktion ist, kann die in Fig. 7a gezeigte Schaltung mit einer einzigen, leicht erhältlichen Akkumulatorschaltung, die in Fig. 7b gezeigt ist, implementiert werden. In ähnlicher Weise kann die Funktion (1-z&supmin;¹) als eine Differenziererschaltung implementiert werden. Obwohl die Modulatorzelle 30 als eine Integriererschaltung beschrieben und implementiert ist, ist die Übertragungsfunktion G(s) nicht auf eine Integrationsfunktion beschränkt, sondern kann irgendeine Übertragungsfunktion sein, die die gewünschten Quantisierungsrauschcharakteristika liefert. Auf ähnliche Weise ist die Einzel-Integrierer-Implementierung (wie in Fig. 8 gezeigt ist) einfach zu implementieren und schafft gute Ergebnisse, wobei sie jedoch beispielsweise als zwei oder mehrere kaskadierte Integriererschaltungen implementiert werden kann.
• In Fig. 8 ist ein detailliertes Blockdiagramm eines Bruch- Teilers mit mehrfachen Modulatoren geinäß den Prinzipien der vorliegenden Erfindung, wie z.B. des Bruch-Teilers 13, der in Fig. 1 gezeigt wird, gezeigt. Der Bruch-Teiler 13 weist eine ganzzahlige Teilungsschaltung 53 auf, die einen ganzzahligen Teilungswert besitzt, der von einem Modulus-Steuersignal auf einer Leitung 38 gesteuert wird. Das Modulatorsteuersignal auf der Leitung 38 wird von der Mehrfachschleifen-Modulatorschaltung, die in Fig. 5d gezeigt ist, geliefert. Der Teiler 53 liefert eine Zwischenfrequenz FI, die gleich der VCO-Ausgangsfrequenz Fout ist, die durch den ganzzahligen Teilungswert des Teilers 53 geteilt wird. Das Modulus-Steuersignal auf der Leitung 38 weist den ganzzahligen Teilungswert N auf der Leitung 19, der von der Steuerung 18 geliefert wird, und ein Modulationssignal δN auf einer Leitung 36 auf, das von dem Bruch-Teil .F, der durch die Steuerung 18 auf der Leitung 21 geliefert wird, abgeleitet wird. Das Modulus-Steuersignal auf der Leitung 38 moduliert den nominellen, ganzzahligen Wert N des Frequenzteilers 53, um einen durchschnittlichen Teilungswert für den Teiler 53 von N,F zu schaffen. Der Bruch-Teil des Divisorwertes N,F wird auf der Leitung 21 zu einem Integrierer 31 gekoppelt, um das δN Signal auf der Leitung 36 zu erzeugen. Eine Reihe von kaskadierten Modulatorzellen 30 ist mit dem Ausgang des Integrierers 31 gekoppelt. Jede Modulatorzelle 30 ist identisch und weist einen Sigma-Delta-Modulator, der als ein Integrierer 33 implementiert ist, eine Summiererschaltung 41 und eine Differenziererschaltung 47 auf. In diesem Beispiel sind lediglich 3 zusätzliche Modulatorzellen 30 dargestellt, jedoch können je nach Anforderung zusätzliche Modulatorzellen vorgesehen werden. Jeder der Integrierer 31, 33, 35, 37 besitzt eine Integrationsfunktion von 1/(1-z&supmin;¹) und wird allgemein als ein Akkumulator bezeichnet. Auf ähnliche Weise sind die Differenziererschaltungen 47, 49, 45 durch die Differenzierungsfunktion von 1-z&supmin;¹ charakterisiert. Ein neuer Wert von δN auf der Leitung 36 wird einmal pro Periode des Referenztaktes Fref auf der Leitung 36 berechnet. Das Taktsignal auf einer Leitung 54 besitzt eine Durchschnittsfrequenz die größer oder gleich der Ausgangsfrequenz des Teilers 53, FI, ist, und sie kann direkt von dem Ausgang des Teilers 53 erhalten werden. Eine Taktfrequenz, die größer als FI ist, kann verwendet werden, um eine Vielzahl von Taktzyklen zu schaffen, um in diesen die mathematischen Berechnungen von δN auf der Leitung 36 durchzuführen. Typischerweise wird ein Taktsignal mit einer Frequenz größer als FI erreicht, indem die Ausgangsfrequenz des VCO, Fout, geteilt wird. In allen Fällen wird das Modulus-Steuersignal auf der Leitung 38 einmal pro Periode der Ausgangsfrequenz FI der Teilerschaltung 53 aktualisiert.
• Auf eine wohlbekannte Art und Weise wird der Wert auf der Leitung 21 in den Integrierer 31 eingegeben und zu dem Wert, der bereits in dem Integrierer 31 gehalten wird, addiert, und eine neue Summe wird sofort auf die Ausgangsleitung 32, die auch die Eingangsleitung für den Integrierer 33 darstellt, verfügbar gemacht. Wenn der von einem Integrierer oder Akkumulator gehaltene Wert einen vorbestimmten Wert erreicht, der mit "OVFL" bezeichnet ist, erzeugt er ein Überlauf- oder Übertrag-Signal auf einer Leitung 34 als eine Eingabe für einen Summierer 39. Das Überlaufsignal auf der Leitung 34 wird dann mit einem beliebigen Signal, das auf einer Leitung 42 an dem Summierer 39 liegt, summiert, um das δN Signal auf der Leitung 36 zu erzeugen. Alle Integrierer 31, 33, 35, 37, besitzen den gleichen Überlaufwert, da jedoch die Integrierer zusammen kaskadiert sind, werden diese Integrierer, die am weitesten von der Eingangsleitung 21 entfernt liegen, schneller überlaufen, als die Integrierer, die näher an der Eingangsleitung 21 liegen. Der Bruch-Teil des durchschnittlichen Teilungsverhältnisses, das derart erhalten worden ist, ist der Wert, der auf der Eingangsleitung 21 geteilt durch den Wert OVFL dargestellt ist. Beispielsweise wird der somit erhaltene Bruch-Teil des Teilungsverhältnisses bei einem System, bei dem der Überlauf des Integrierers bei einem Wert von 1000 liegt und ein Wert auf der Eingangsleitung 21 siebenundzwanzig ist, bei 0,027 liegen. Das gesamte durchschnittliche Teilungsverhältnis des Teilers 53 wird N,027 sein, wobei N der Wert ist, der einem Summierer 51 auf der Leitung 19 eingegeben wird. Daher ist der dem Integrierer 31 auf der Leitung 21 eingegebene Wert ein Bruch-Teil des durchschnittlichen Teilungsverhältnisses N,F mal dem Überlaufwert für den Integrierer 31: ,F*OVFL.
• Es wird nun bezugnehmend auch auf die Fig. 9a und 9b ein Bruch-Teiler 13 betrachtet, bei dem nur ein Modulator 31 (implementiert als der Integrierer 31) und keine zusätzlichen Modulatorzellen verwendet werden. Wenn der Bruch-Teil des gewünschten Teilungsverhältnisses 1/128 ist und der Überlaufwert für den Integrierer 31 128 ist, wird der Integrierer 31 ein Überlauf- oder Übertrag-Signal einmal alle 128 Zyklen des Taktes auf der Leitung 54 erzeugen. Das Überlaufsignal auf der Leitung 34 wird ein Signal N=1 erzeugen, das auf der Leitung 36 für eine Taktperiode vorliegt. Daher wird der nominelle, ganzzahlige Wert N des Divisors für den Teiler 53 für eine Taktperiode aus allen 128 Taktperioden um Eins erhöht. Fig. 9a stellt das Modulus-Steuersignal auf der Leitung 38 über der Zeit dar. Fig. 9b zeichnet den Phasenfehler über der Zeit auf. Es existiert ein zyklischer Phasenfehler, da der Bruch-Teiler 13 nur das richtige Durchschnitts-Teilungs-Verhältnis und nicht das richtige Momentan-Teilungsverhältnis schafft. Fig. 10 ist eine Aufzeichnung der spektralen Leistungsdichte 5(f), wobei f die Versatzfrequenz des unechten oder Jitter-Rauschens ist, das der Phasenfehler, der in Fig. 9b gezeigt ist, zur Folge hat, und sie zeigt eine Spitze bei dem Träger oder der gewünschten VCO-Ausgangsfrequenz.
• Bezugnehmend nun auf die Fig. 11a, 11b und 12 werden die gleichen Daten für eine Bruch-Teilerschaltung 13 aufgezeichnet, die eine zusätzliche Modulatorschaltung 30 aufweist, bei der der Eingang 46 des Integrierers 33 mit dem Ausgang 32 des Integrierers 31 verbunden ist. Die Überlaufausgabe des Integrierers 33 wird über den Summierer 41 auf einer Leitung 44 zu dem Differenzierer 47 gekoppelt. Der Ausgang des Differenzierers 47 ist über die Leitung 42 mit dem Summierer 39 gekoppelt. Bei jedem Überlauf- oder Übertrag-Signal, das von dem Integrierer 33 erzeugt wird, wird der Differenzierer 37 auf den gleichen Taktpuls, bei dem der Integrierer 33 das Übertragsignal erzeugt hat, einen positiven Ausgabepuls erzeugen, und er wird auf den nächsten folgenden Taktpuls einen negativen Puls erzeugen. Somit wird der nominelle ganzzahlige Divisorwert für den Teiler 53 bei einem ersten Taktpuls um Eins erhöht und bei einem nächsten nachfolgenden Taktpuls um Eins erniedrigt, was eine Nettoänderung des Teilers von Null erzeugt. In dem vorher beschriebenen System, wenn ,F gleich Eins ist und der Überlaufwert 128 beträgt, und unter der Annahme, daß zu Beginn beide Integrierer 31, 32 den Wert Null besitzen, wird der Integrierer 31 bei dem 128. Taktpuls ein Überlaufsignal erzeugen. Der Integrierer 33 wird jedoch ein Überlaufsignal auf den elften, zwanzigsten, fünfundzwanzigsten, dreißigsten Taktpuls, usw., erzeugen. Die Fig. 11a zeichnet die Änderung in dem Modulus-Steuersignal auf der Leitung 38 über der Zeit auf und die Fig. 11b zeichnet den augenblicklichen Phasenfehler über der Zeit auf. Ein Vergleich der Fig. 9a und 9b und 11a bzw. 11b stellt die Auswirkung auf das Modulus-Steuersignal dar, das die zusätzliche Modulatorzelle 30 erzeugt hat. Die durchschnittliche Änderung des Modulus-Steuersignals und der Phasenfehler aufgrund der Modulatorzelle 30 sind Null, während die Modulation des Modulus-Steuersignals aufgrund des Integrierers 31 ein gesamtes durchschnittliches Divisorverhältnis von 1/128 für den Teiler 53 schafft. Fig. 12 stellt die spektrale Leistungsverteilung des unechten Rauschens dar, das durch den Phasenfehler erzeugt wird. Die Modulation der nominellen ganzzahligen Teilungszahl erzeugt einen insgesamt erhöhten Gehalt an unechtem Rauschen. Die Energie des unechten Rauschens wird jedoch bei kleinen Versätzen von dem gewünschten Ausgangssignal stark reduziert, wobei der Schnittpunkt ungefähr bei Fout geteilt durch 6 liegt. Die Energie des unechten Rauschens bei großen Versätzen kann leicht durch eine übliche Einrichtung ausgefiltert werden, um ein Signal zu schaffen, das eine gewünschte Frequenz mit wesentlich weniger Jitter-Rauschen besitzt, als das, das durch herkömmliche Bruch-N-Synthese-Verfahren erzeugt wird.
• Obwohl die vorliegende Erfindung in Verbindung mit bestimmten spezifischen Ausführungsbeispielen gezeigt und beschrieben worden ist, wird es Fachleuten leicht offensichtlich sein, daß verschiedenen Änderungen in Form und Anordnung durchgeführt werden können, ohne vom Bereich der hierin angefügten Ansprüche abzuweichen oder ihn zu überschreiten.

Claims (4)

1. Ein Verfahren der Bruch-N-Synthese mit folgenden Schritten:

(a) Erzeugen einer gewünschten Ausgangsfrequenz (Fout);

(b) Teilen der Ausgangsfrequenz (Fout) durch einen Divisor (N);

(c) Vergleichen der geteilten Ausgangsfrequenz mit einer Referenzfrequenz (Fref), um einen beliebigen Phasenunterschied zwischen denselben zu bestimmen;

(d) Verwenden des Phasenunterschiedes, um die Phase der Ausgangsfrequenz (Fout) auf die Phase der Referenzfrequenz (Fref) einzurasten, und um die geteilte Ausgangsfrequenz und die Referenzfrequenz exakt gleich zu halten; und

(e) periodisches Ändern des Wertes des Divisors (N) während eines Teilungszyklus, um einen Bruch-Wert (N,F) zu simulieren und um auf eine gewünschte Art und Weise das Frequenzspektrum des dem Verfahren zugehörigen Quantisierungsrauschens umzuverteilen,

dadurch gekennzeichnet, daß:

der Divisorwert (N) durch ein Verfahren periodisch verändert wird, das einen ersten Sigma-Delta-Modulator und eine Mehrzahl von zusätzlichen Sigma-Delta-Modulatoren verwendet, die mit dem ersten Sigma-Delta-Modulator kaskadenmäßig verbunden sind, der erste Sigma-Delta-Modulator als seine Eingabe den Bruch-Wert (N,F) hat, wobei der erste Sigma-Delta-Modulator ein Modulus-Steuersignal erzeugt und jeder der zusätzlichen Sigma-Delta-Modulatoren ein Modulationssignal mit einem Mittelwert von Null erzeugt,

Ausgaben v&sub0;&sub1;, v02', v03', ... von den entsprechenden Sigma-Delta-Modulatoren in der Kaskade gemäß folgender Reihe bestimmt sind:

usw.

wobei v&sub0;&sub1;, v02', v03', ... die entsprechenden Ausgaben der Sigma-Delta-Modulatoren in der Kaskade sind, wobei die Ausgabe eines beliebigen nachfolgenden Sigma-Delta-Modulators gemäß der Reihe bestimmt ist, und wobei

G(s) eine Übertragungsfunktion zur Erzeugung des gewünschten Quantisierungsrauschspektrums ist,

v&sub1; eine Eingabe in den ersten Sigma-Delta-Modulator ist,

eq1, eq2, eq3 hinzugefügtes Quantisierungsrauschen in jedem entsprechenden Sigma-Delta-Modulator in der Kaskade darstellen.

2. Ein Verfahren gemäß Anspruch 1, bei dem G(s) eine Integrationsfunktion ist.

3. Einen Bruch-N-Synthesizer, der folgende Merkmale aufweist:

eine Einrichtung zum Erzeugen einer gewünschten Ausgangsfrequenz (Fout);

eine Einrichtung zum Teilen der Ausgangsfrequenz (Fout) durch einen Divisor (N);

eine Einrichtung zum Vergleichen der geteilten Ausgangsfrequenz mit einer Referenzfrequenz (Fref), um einen beliebigen Unterschied in der Phase zwischen denselben zu bestimmen;

eine Einrichtung, die auf die Phasendifferenz anspricht, um die Phase der Ausgangsfrequenz (Fout) auf die Phase der Referenzfrequenz (Fref) einzurasten und um die geteilte Ausgangsfrequenz und die Referenzfrequenz exakt gleich zu halten; und

eine Einrichtung zum periodischen Ändern des Wertes des Divisors (N) während eines Divisionszyklus, um einen Bruch-Wert (N,F) zu simulieren, und um auf eine gewünschte Art und Weise das Frequenzspektrum des dem Betrieb des Bruch-N-Synthesizers zugehörigen Quantisierungsrauschens umzuverteilen,

dadurch gekennzeichnet, daß:

der Divisorwert (N) durch eine Schaltung periodisch geändert wird, die einen ersten Sigma-Delta-Modulator und eine Mehrzahl von zusätzlichen Sigma-Delta-Modulatoren, die kaskadenmäßig mit dem ersten Sigma-Delta-Modulator verbunden sind, verwendet, der erste Sigma-Delta-Modulator als seine Eingabe den Bruch-Wert (N,F) hat, wobei der erste Sigma-Delta-Modulator ein Modulus-Steuersignal erzeugt und jeder zusätzliche Sigma-Delta-Modulator ein Modulationssignal mit einem Mittelwert von Null erzeugt,

Ausgaben v&sub0;&sub1;, v02', v03' der entsprechenden Sigma- Delta-Modulatoren in der Kaskade gemäß der folgenden Reihe bestimmt werden:

usw.

wobei v&sub0;&sub1;, v02', v03', ... die entsprechenden Ausgaben der Sigma-Delta Modulatoren in der Kaskade sind, wobei die Ausgabe eines beliebigen nachfolgenden Sigma-Delta-Modulators gemäß der Reihe bestimmt wird, und wobei

G(s) eine Übertragungsfunktion ist, um das gewünschte Quantisierungsrauschspektrum zu erzeugen,

v&sub1; eine Eingabe in den ersten Sigma-Delta-Modulator ist,

eq1, eq2, eq3 hinzugefügtes Quantisierungsrauschen in jedem entsprechenden Sigma-Delta-Modulator in der Kaskade darstellen.

4. Ein Synthesizer gemäß Anspruch 3, bei dem G(s) eine Integrationsfunktion ist.