CN107769777B - 一种除数可选的除频器及其除频方法 - Google Patents

一种除数可选的除频器及其除频方法 Download PDF

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Abstract

本发明涉及除频器领域，特别涉及一种除数可选的除频器及其除频方法，包括输入输出部和控制部，输入输出部包括依次相连的相位选择器、缓冲器和除频器，输入相位由相位选择器输入，经缓冲器到除频器输出；控制部包括依次相连的Δ‑Σ调制器、除数选择控制器和相位选择控制器；并且除频器将输出相位提供给Δ‑Σ调制器和除数选择控制器，缓冲器将其输出结果提供给相位选择控制器和除数选择控制器，相位选择控制器向相位选择器发送控制信号，这种除数可选的除频器及其除频方法决目前基于phase rotationΔ‑Σ除频器的可扩展性和可移植性的难题，特别适合需要实时切换除频系数，改变输出频率的场合。

Description

一种除数可选的除频器及其除频方法
技术领域
本发明涉及除频器技术领域，特别涉及一种除数可选的除频器及其除频方法。
背景技术
传统的锁相环(PLL)主要分为两大类，第一类是整数型锁相环(Integer PLL),第二类是小数型锁相环(Fractional-N PLL)。整数型PLL采用整数除频器，只能输出整数倍的参考频率，如果需要输出更精确的频率，那么需要将参考输入频率降低，提高频率的分辨率。但是对于PLL而言，我们一般设计上会将参考频率的1/10作为PLL的环路带宽，如果降低参考基准频率，PLL的带宽就会降低，增加带内压控振荡器(VCO)的相位噪声的同时，需要在环路滤波器中使用大电容，增加了芯片的面积。小数型PLL采用Δ-Σ调制器控制反馈除频器，使除频器产生一个介于N和N+1的除数，因为Δ-Σ调制器将量化噪声推到高频，再通过环路滤波器加以滤除，小数型PLL可以使用较高的参考基准频率，环路带宽不会受到限制，但是由Δ-Σ调制器的调制能力有限，量化噪声的滤除还是会限制环路带宽的进一步提高，现有技术中，公开号为CN1864333，公开时间为2006年11月15日，名称为“相位切换双模除频器”的中国发明专利文献就是这样，提供一种具有双模分频器的相位切换双模除频器。所述分频器包括：第一和第二2分频电路(A；B)，其中所述第二2分频电路(B)耦合到所述第一2分频电路(A)的输出，并且至少所述第二2分频电路(B)包括各自相隔90°的四个相位输出。提供相位选择单元(PSU)，用于选择第二2分频电路(B)的四个相位输出(Ip、In、Qp、Qn；INi、INni、INq、INnq)中的一个；此外，提供相位控制单元(RTU)，用于向相位选择单元提供控制信号(C0、NC0；C1、NC1；C2、NC2)，其中相位选择单元(PSU)根据控制信号(C0、NC0；C1、NC1；C2、NC2)来执行四个相位输出(Ip、In、Qp、Qn；INi、INni、INq、INnq)的选择；根据控制逻辑来实施所述相位选择单元(PSU)。
为了提高传统Δ-Σ调制器的噪声整形效果，一种有效的方法是使用基于相位旋转(phase rotation)的调制器，并且提高Δ-Σ调制器的采样频率。这样在大幅度降低量化噪声的同时，可以将量化噪声推到更高频率处，这可以进一步放宽对环路带宽的限制，使调制器的量化噪声，VCO的相位噪声和芯片面积有一个比较平衡的结果。但是传统的基于phase rotation的Δ-Σ调制器采用模拟方式来实现，扩展性和可移植性都不好，不能适应特殊的需要实时精确跳频的PLL中。
发明内容
本发明的目的在于提供一种可任意选择除数的除频器及其除频方法，决目前基于相位旋转Δ-Σ除频器的可扩展性和可移植性的难题，特别适合需要实时切换除频系数，改变输出频率的场合。
为实现上述目的，本发明技术方案如下：
一种除数可选的除频器，其特征在于：包括输入输出部和控制部，输入输出部包括依次相连的相位选择器、缓冲器和除频器，输入相位由相位选择器输入，经缓冲器到除频器输出；控制部包括依次相连的Δ-Σ调制器、除数选择控制器和相位选择控制器；并且除频器将输出时钟信号和重置信号分别提供给Δ-Σ调制器和除数选择控制器，经过缓冲器以后的时钟信号再提供给相位选择控制器和除数选择控制器，相位选择控制器向相位选择器发送控制信号。
所述Δ-Σ调制器的输入端还包括有预置除数设定值K、M和PHSEL的输入点，Δ-Σ调制器的输出端还包括测试讯号输出点。
一种除数可选的除频方法，其特征在于：
相位选择器从输入的相位选择一个输出给缓冲器进行缓冲与整形，然后缓冲器将缓冲结果输出给除频器、除数选择控制器和相位选择控制器；
除频器将缓冲结果进行除频并将结果输出，并提供重置信号作为控制信号反馈给除数选择控制器、提供时钟信号给Δ-Σ调制器；
除数选择控制器根据Δ-Σ调制器输出的控制信号和除频器输出的重置信号向相位选择控制器输出控制信号；
相位选择控制器根据除数选择控制器输出的控制信号向相位选择器输出相位选择控制信号，控制相位选择器选择对应的相位，实现循环选择除数除频。
所述缓冲器输出给除数选择控制器和相位选择控制器的缓冲结果作为为除数选择控制器和相位选择控制器的数位电路的时钟；缓冲器输出给除频器的缓冲结果为经过缓冲和整形的相位。
所述除频器除频以后的输出的就是最后输出的时钟信号；除频器将时钟信号提供给Δ-Σ调制器作为数位电路的时钟；除频器输出给输出选择控制器的是一个用于重置的重置信号。
所述重置信号使除数选择控制器在计数到对应的值时再重复之前的动作，实现循环控制相位选择的功能。
所述Δ-Σ调制器根据其预置除数设定值K、M和PHSEL值产生一个用于向除数选择控制器输出的信号DIV_CTL，以及一个用于Δ-Σ调制器测试的测试信号SDMOUT。
本发明的有益效果如下：
一、本发明提供的一种除数可选的除频器，多个输入相位进入相位选择器，相位选择器实际等效于一个多输入的MUX选择电路，在任意时刻相位选择控制器对相位选择器的控制脉冲只有一位为高，保证任意时刻只有一个相位通过相位选择器；缓冲器将相位选择器输出的相位信息加以整形，提高驱动能力；除频器是一个可编程的除频器，其除频系数直接由外部寄存器控制，具体实现通过计数器形式来实现，实际的除频系数N.f经过相位的切换以后，这里只计数上升沿的个数，完成N+1的整数除频，最后就会得到实际的N.f除频系数，计数器的值还需要输出给除数选择控制器模块；Δ-Σ调制器采用单回路架构，单回路架构的输出范围比较小，对于相位旋转架构的小数除频操作可靠性更好。
二、本发明提供的一种除数可选的除频器，采用两级Δ-Σ调制器， 2bit量化位宽，实际除数N.f的小数部分的除数0.f由Δ-Σ调制器的两个输入K和M来设定，根据0.f的大小，将除数的选择控制范围固定(0.f-0.1)~(0.f+0.3)的范围内，这个除数的控制范围的选择由PHSEL[3:0]设定给出，因为我们的Δ-Σ调制器只有两bit量化输出，我们只需要将除数的控制范围设定在0~0.4的范围以内，根据实际除数值N.f设定好K、M、PHSEL以后，Δ-Σ调制器的输出就是控制除数范围从(N.f-0.1)~(N.f+0.3)变化的控制信号，这个变化的除数范围的平均值刚好就是等于f。
三、本发明提供的一种除数可选的除频方法，输入讯号为多个等间隔相位，相位选择器的选择输入信号受相位选择控制器的控制，选择其中一个相位输出，然后进入缓冲器，通过缓冲器的整形，将相位再传输给整数除频器、除数选择控制器和相位选择控制器，其中缓冲器的输出给除数选择控制器和相位选择控制器做为数位电路的时钟，给整数除频器的相位就是其最后需要做整除的相位，整数除频器除频以后的输出CKOUT就是除频后的clock讯号，并将其作为Δ-Σ调制器的数位电路的时钟供其使用，另外整数除频器会给输出选择控制器提供一个重置信号讯号COUNTER，这个重置信号讯号是让除数选择控制器在计数到对应的值时再重复之前的动作，实现循环控制相位选择的功能，PH_CTL输入给相位选择控制器，经过一定的逻辑处理，则输出多位的控制讯号给相位选择器，实现正确的相位选择。
四、本发明提供的一种除数可选的除频方法，K、M、PHSEL是根据具体需要的预置除数设定值，它产生了两个讯号，一个是DIV_CTL，这个控制讯号作为除数选择控制器的输入讯号，经过逻辑处理再产生PH_CTL给相位选择控制器，SDMOUT则作为测试讯号，测试Δ-Σ调制器的工作状态。
五、本发明提供的一种除数可选的除频方法，完全采用verilog code方式的来实现，支持2以上的任意除数，并且采用十个phase构成的phase-rotation的方式使除数可以精确到0.1，比传统的小数除频器的量化噪声优化的更好，降低了PLL的带宽的要求,适用范围非常广泛，可移植性也非常好。
附图说明
图1是本发明除频器一种优选方案的结构示意图；
图2是本发明输入相位一种优选方案的示意图；
图3是本发明一种优选方案的相位选择控制器示意图；
图4是本发明一种优选方案的相位示意图；
图5是本发明相位切换的一种优选方案示意图；
图6是本发明相位切换的又一种优选方案示意图；
具体实施方式
以下通过几个具体实施例来进一步说明实现本发明目的的技术方案，需要说明的是，本发明的技术方案包含但不限于以下实施例。
实施例1
如图1，一种除数可选的除频器，包括输入输出部和控制部，输入输出部包括依次相连的相位选择器、缓冲器和除频器，输入相位由相位选择器输入，经缓冲器到除频器输出；控制部包括依次相连的Δ-Σ调制器、除数选择控制器和相位选择控制器；并且除频器将输出相位提供给Δ-Σ调制器和除数选择控制器，缓冲器将其输出结果提供给相位选择控制器和除数选择控制器，相位选择控制器向相位选择器发送控制信号。
这是本发明一种除数可选的除频器的最基本实施方案。多个输入相位进入相位选择器，相位选择器实际等效于一个多输入的MUX选择电路，在任意时刻相位选择控制器对相位选择器的控制脉冲只有一位为高，保证任意时刻只有一个相位通过相位选择器；缓冲器将相位选择器输出的相位信息加以整形，提高驱动能力；除频器是一个可编程的除频器，其除频系数直接由外部寄存器控制，具体实现通过计数器形式来实现，实际的除频系数N.f经过相位的切换以后，这里只计数上升沿的个数，完成N+1的整数除频，最后就会得到实际的N.f除频系数，计数器的值还需要输出给除数选择控制器模块；Δ-Σ调制器采用单回路架构，单回路架构的输出范围比较小，对于相位旋转架构的小数除频操作可靠性更好。
实施例2
如图1，一种除数可选的除频器，包括输入输出部和控制部，输入输出部包括依次相连的相位选择器、缓冲器和除频器，输入相位由相位选择器输入，经缓冲器到除频器输出；控制部包括依次相连的Δ-Σ调制器、除数选择控制器和相位选择控制器；并且除频器将输出相位提供给Δ-Σ调制器和除数选择控制器，缓冲器将其输出结果提供给相位选择控制器和除数选择控制器，相位选择控制器向相位选择器发送控制信号；所述Δ-Σ调制器的输入端还包括有预置除数设定值K、M和PHSEL的输入点，Δ-Σ调制器的输出端还包括测试讯号输出点。
这是本发明一种除数可选的除频器的优选的实施方案。多个输入相位进入相位选择器，相位选择器实际等效于一个多输入的MUX选择电路，在任意时刻相位选择控制器对相位选择器的控制脉冲只有一位为高，保证任意时刻只有一个相位通过相位选择器；缓冲器将相位选择器输出的相位信息加以整形，提高驱动能力；除频器是一个可编程的除频器，其除频系数直接由外部寄存器控制，具体实现通过计数器形式来实现，实际的除频系数N.f经过相位的切换以后，这里只计数上升沿的个数，完成N+1的整数除频，最后就会得到实际的N.f除频系数，计数器的值还需要输出给除数选择控制器模块；Δ-Σ调制器采用单回路架构，单回路架构的输出范围比较小，对于相位旋转架构的小数除频操作可靠性更好；采用两级Δ-Σ调制器， 2bit量化位宽，实际除数N.f的小数部分的除数0.f由Δ-Σ调制器的两个输入K和M来设定，根据0.f的大小，将除数的选择控制范围固定(0.f-0.1)~(0.f+0.3)的范围内，这个除数的控制范围的选择由PHSEL[3:0]设定给出，因为我们的Δ-Σ调制器只有两bit量化输出，我们只需要将除数的控制范围设定在0~0.4的范围以内，根据实际除数值N.f设定好K、M、PHSEL以后，Δ-Σ调制器的输出就是控制除数范围从(N.f-0.1)~(N.f+0.3)变化的控制信号，这个变化的除数范围的平均值刚好就是等于f。
实施例3
如图1至6，一种除数可选的除频方法：
相位选择器从输入的相位选择一个输出给缓冲器进行缓冲与整形，然后缓冲器将缓冲结果输出给除频器、除数选择控制器和相位选择控制器；
除频器将缓冲结果进行除频并将结果输出，并提供重置信号作为控制信号反馈给除数选择控制器、提供时钟信号给Δ-Σ调制器；
除数选择控制器根据Δ-Σ调制器输出的控制信号和除频器输出的重置信号向相位选择控制器输出控制信号；
相位选择控制器根据除数选择控制器输出的控制信号向相位选择器输出相位选择控制信号，控制相位选择器选择对应的相位，实现循环选择除数除频。
这是本发明一种除数可选的除频方法的最基本实施方案。输入讯号为多个等间隔相位，相位选择器的选择输入信号受相位选择控制器的控制，选择其中一个相位输出，然后进入缓冲器，通过缓冲器的整形，将相位再传输给整数除频器、除数选择控制器和相位选择控制器，其中缓冲器的输出给除数选择控制器和相位选择控制器作为数位电路的时钟，给整数除频器的相位就是其最后需要做整除的相位，整数除频器除频以后的输出CKOUT就是除频后的clock讯号，并将其作为Δ-Σ调制器的数位电路的时钟供其使用，另外整数除频器会给输出选择控制器提供一个重置信号讯号COUNTER，这个重置信号讯号是让除数选择控制器在计数到对应的值时再重复之前的动作，实现循环控制相位选择的功能，PH_CTL输入给相位选择控制器，经过一定的逻辑处理，则输出多位的控制讯号给相位选择器，实现正确的相位选择。
实施例4
如图1至6，一种除数可选的除频方法：
相位选择器从输入的相位选择一个输出给缓冲器进行缓冲与整形，然后缓冲器将缓冲结果输出给除频器、除数选择控制器和相位选择控制器；
除频器将缓冲结果进行除频并将结果输出，并提供重置信号作为控制信号反馈给除数选择控制器、提供时钟信号给Δ-Σ调制器；
除数选择控制器根据Δ-Σ调制器输出的控制信号和除频器输出的重置信号向相位选择控制器输出控制信号；
相位选择控制器根据除数选择控制器输出的控制信号向相位选择器输出相位选择控制信号，控制相位选择器选择对应的相位，实现循环选择除数除频；
所述缓冲器输出给除数选择控制器和相位选择控制器的缓冲结果作为为除数选择控制器和相位选择控制器的数位电路的时钟；缓冲器输出给除频器的缓冲结果为经过缓冲和整形的相位；
所述除频器除频以后的输出的就是最后输出的时钟信号；除频器将时钟信号提供给Δ-Σ调制器作为数位电路的时钟；除频器输出给输出选择控制器的是一个用于重置的重置信号；
所述重置信号使除数选择控制器在计数到对应的值时再重复之前的动作，实现循环控制相位选择的功能；
所述Δ-Σ调制器根据其预置除数设定值K、M和PHSEL值产生一个用于向除数选择控制器控制器输出的信号DIV_CTL，以及一个用于Δ-Σ调制器测试的测试信号SDMOUT。
这是本发明一种除数可选的除频方法的优选的实施方案。输入讯号为多个等间隔相位，相位选择器的选择输入信号受相位选择控制器的控制，选择其中一个相位输出，然后进入缓冲器，通过缓冲器的整形，将相位再传输给整数除频器、除数选择控制器和相位选择控制器，其中缓冲器的输出给除数选择控制器和相位选择控制器做为数位电路的时钟，给整数除频器的相位就是其最后需要做整除的相位，整数除频器除频以后的输出CKOUT就是除频后的clock讯号，并将其作为Δ-Σ调制器的数位电路的时钟供其使用，另外整数除频器会给输出选择控制器提供一个重置信号讯号COUNTER，这个重置信号讯号是让除数选择控制器在计数到对应的值时再重复之前的动作，实现循环控制相位选择的功能，PH_CTL输入给相位选择控制器，经过一定的逻辑处理，则输出多位的控制讯号给相位选择器，实现正确的相位选择；K、M、PHSEL是根据具体需要的预置除数设定值，它产生了两个讯号，一个是DIV_CTL，这个控制讯号作为除数选择控制器的输入讯号，经过逻辑处理再产生PH_CTL给相位选择控制器，SDMOUT则作为测试讯号，测试Δ-Σ调制器的工作状态；完全采用verilogcode方式的来实现，支持2以上的任意除数，并且采用十个phase构成的phase-rotation的方式使除数可以精确到0.1，比传统的小数除频器的量化噪声优化的更好，降低了PLL的带宽的要求,适用范围非常广泛，可移植性也非常好。
实施例5
如图1至6，输入讯号为10个等间隔phase的clock CKIN[9:0],输入clock讯号受PH_SEL[9:0]的控制，选择其中一个clock输出，然后进入缓冲器，通过缓冲器的整形，将clock再传输给整数除频器，除数选择控制器，相位选择控制器，其中缓冲器的输出给除数选择控制器和相位选择控制器做为数位电路的时钟，给整数除频器的clock就是其最后需要做整除的clock，整数除频器除频以后的输出CKOUT就是除频后的clock讯号，并将其作为Δ-Σ调制器的数位电路的时钟供其使用，K,M,PHSEL是根据具体需要的除数register设定的值，它产生了两个讯号，一个是DIV_CTL，这个控制讯号作为除数选择控制器的输入讯号，经过逻辑处理再产生PH_CTL给相位选择控制器，SDMOUT则作为测试讯号，测试Δ-Σ调制器的工作状态，另外整数除频器会给输出选择控制器提供一个reset讯号COUNTER，这个reset讯号是让除数选择控制器在计数到对应的值时再重复之前的动作，实现循环控制相位选择的功能，PH_CTL输入给相位选择控制器，经过一定的逻辑处理，则输出10位的控制讯号给相位选择器，实现正确的相位选择。
10个phase的input clock进入相位选择器，相位选择器实际等效于一个10输入的 MUX选择电路，在任意时刻PH_SEL[9:0]只有一位为高，保证任意时刻只有一个phase通过相 位选择器。缓冲器将相位选择器输出的相位信息加以整形，提高驱动(drive)能力。整数除 频器是一个可编程的整数除频器，其除频系数直接由外部寄存器控制，具体实现通过计数 器形式来实现，实际的除频系数N.f经过phase的切换以后，这里只计数上升沿的个数，完成 N+1的整数除频，最后就会得到实际的N.f除频系数，计数器的值还需要输出给除数选择控 制器模块。Δ-Σ调制器采用单回路架构，单回路架构的输出范围比较小，对于phase rotation架构的小数除频操作可靠性更好，本实例采用了两级Δ-Σ调制器， 2bit量化位 宽，实际除数N.f的小数部分的除数0.f由Δ-Σ调制器的两个输入K和M来设定，根据0.f的 大小，将除数的选择控制范围固定(0.f-0.1)~(0.f+0.3)的范围内，这个除数的控制范围的 选择由PHSEL[3:0]设定给出，因为我们的Δ-Σ调制器只有两bit量化输出，我们只需要将 除数的控制范围设定在0~0.4的范围以内，根据实际除数值N.f设定好K、M、PHSEL以后，Δ- Σ调制器的输出就是控制除数范围从(N.f-0.1)~(N.f+0.3)变化的控制信号，这个变化的 除数范围的平均值刚好就是等于f。
{PHSEL,SDMOUT} DIV_CTL DIV NUMBER
000000~000011 1000~1011 (N-2).8~(N-1).1
000100~000111 0111~1010 (N-2).9~(N-1).2
001000~001011 0110~1001 (N-1).0~(N-1).3
001100~001111 0101~1000 (N-1).1~(N-1).4
010000~010011 0100~0111 (N-1).2~(N-1).5
010100~010111 0011~0110 (N-1).3~(N-1).6
011000~011011 0010~0101 (N-1).4~(N-1).7
011100~011111 0001~0100 (N-1).5~(N-1).8
100000~100011 0000~0011 (N-1).6~(N-1).9
100100~100111 1100~0010 (N-1).7~N.0
上表中的控制讯号与实际的除数一一对应，二阶的Δ-Σ调制器最多输出四个控 制讯号，这四个控制讯号刚好对应（N.f-0.1）~(N.f+0.3)四个除数，N可以根据需要的值做 相应的设定。这是当实际的除数小数点后面超过1位时候使用的情况，当实际的除数小数点 后面少于或等于1位的时候，比如N.0或者N.1~N.9，那么Δ-Σ调制器不需要工作，只需要通 过判断PHSEL输出对应的除数控制讯号:
PHSEL DIV_CTL DIV NUMBER
0000 1011 (N-2).8
0001 1010 (N-2).9
0010 1001 (N-1).0
0011 1000 (N-1).1
0100 0111 (N-1).2
0101 0110 (N-1).3
0110 0101 (N-1).4
0111 0100 (N-1).5
1000 0011 (N-1).6
1001 0010 (N-1).7
1010 0001 (N-1).8
1011 0000 (N-1).9
Other 1100 N.0
输出选择控制器是一组组合逻辑电路，根据输入设定值的情况，直接将预先给定的一组值赋值给PH_CTL, 在除数选择控制器中，COUNTER是从整数除频器输出，提供给除数选择控制器，产生循环相位控制信号的clock讯号，在COUNTER从1计数到N+1的一个周期中，除数选择控制器输出对应的N+1组2bit的相位控制讯号，在下一个周期中再循环输出这N+1组两bit相位控制信号，每一个周期当中的相位控制讯号控制了相位在每一个周期当中的相位往前移动的总量，然后平均分配到N+1个周期当中，平均分配相位的前进的总量可以最大限度的提高电路的工作频率，适应更多的高速场合。PH_SEL在N>5的时候，会输出6组2bit控制讯号，然后与COUNTER值同步依次输出6组2bit控制讯号出来，在N<=5的时候，会输出对应N组2bit控制讯号，输出也是与COUNTER值同步依次输出N组2bit控制讯号。
具体的转换关系如下：
DIV_CTL DIV NUMBER PH_CTL
1011 (N-2).8 10→10→10→10→10→10
1010 (N-2).9 01→10→10→10→10→10
1001 (N-1).0 01→10→10→01→10→10
1000 (N-1).1 01→01→10→01→10→10
0111 (N-1).2 01→01→10→01→01→10
0110 (N-1).3 01→01→01→01→01→10
0101 (N-1).4 01→01→01→01→01→01
0100 (N-1).5 00→01→01→01→01→01
0011 (N-1).6 00→01→01→00→01→01
0010 (N-1).7 00→00→01→00→01→01
0001 (N-1).8 00→00→01→00→00→01
0000 (N-1).9 00→00→00→00→00→01
1100 N.0 00→00→00→00→00→00
N>5 时PH_CTL对应相应除数的设定值
DIV_CTL DIV NUMBER PH_CTL
1011 3.8 10→00→00→00→01
1010 3.9 00→01→00→00→01
1001 4.0 00→01→00→01→01
1000 4.1 01→01→00→01→01
0111 4.2 01→01→01→01→01
0110 4.3 01→01→01→01→01
0101 4.4 01→01→01→01→10
0100 4.5 01→10→01→01→10
0011 4.6 01→10→01→10→10
0010 4.7 10→10→01→10→10
0001 4.8 10→10→10→10→10
0000 4.9 10→10→10→10→10
1100 5.0 00→00→00→00→00
N=5 时PH_CTL对应相应除数的设定值
DIV_CTL DIV NUMBER PH_CTL
1011 2.8 11→11→11→11
1010 2.9 10→11→11→11
1001 3.0 10→11→10→11
1000 3.1 10→10→10→11
0111 3.2 10→10→10→10
0110 3.3 01→10→10→10
0101 3.4 01→10→01→10
0100 3.5 01→01→01→10
0011 3.6 01→01→01→01
0010 3.7 00→01→01→01
0001 3.8 00→01→00→01
0000 3.9 00→00→00→01
1100 4.0 00→00→00→00
N=4 时PH_CTL对应相应除数的设定值
DIV_CTL DIV NUMBER PH_CTL
1011 1.8 00→00→01
1010 1.9 00→00→01
1001 2.0 00→01→01
1000 2.1 11→11→11
0111 2.2 11→10→11
0110 2.3 10→10→11
0101 2.4 10→10→10
0100 2.5 10→01→10
0011 2.6 01→01→10
0010 2.7 01→01→01
0001 2.8 01→00→01
0000 2.9 00→00→01
1100 3.0 00→00→00
N=3 时PH_CTL对应相应除数的设定值
相位选择控制器实际上是一个10bit移位寄存器，初始值为1000000000，通过除数选择控制器的输出信号PH_CTL，来控制高电平的位置往后移动的的位数，12位的控制讯号分6次来判断DFF的EN讯号，EN初始电压为低，00保持使能讯号EN为低一个clock周期，PH_SEL[9:0]高电平所在位置保持一个周期，01拉高使能讯号EN一个clock周期，使高电平shift一位，10拉高使能讯号EN两个clock周期，使高电平shift两位，11拉高使能讯号EN三个周期，使高电平shift三位，实现高电平在10bit控制信号中的循环出现，并且保证只有一位为高。
将如图4的移位寄存器的值直接控制MUX电路，就可以选择对应的相位分量通过MUX电路，从而实现了基于phase rotation的小数除频。

Claims (3)

1.一种除数可选的除频器，其特征在于：包括输入输出部和控制部，输入输出部包括依次相连的相位选择器、缓冲器和除频器，输入相位由相位选择器输入，经缓冲器到除频器输出；控制部包括依次相连的Δ-Σ调制器、除数选择控制器和相位选择控制器；并且除频器将输出相位提供给Δ-Σ调制器和除数选择控制器，缓冲器将其输出结果提供给相位选择控制器和除数选择控制器，相位选择控制器向相位选择器发送控制信号，所述Δ-Σ调制器的输入端还包括有预置除数设定值K、M和PHSEL的输入点，实际除数N.f的小数部分的除数0.f由Δ-Σ调制器的两个输入K和M来设定，根据0.f的大小，将除数的选择控制范围固定(0.f-0.1)~(0.f+0.3)的范围内，这个预置除数设定值PHSEL的控制范围在[3:0]范围内设定给出，将除数的控制范围设定在0~0.4的范围以内，根据实际除数值N.f设定好K、M、PHSEL后，Δ-Σ调制器的输出就是控制除数范围从(N.f-0.1)~(N.f+0.3)变化的控制信号，这个变化的除数范围的平均值刚好就是等于f；Δ-Σ调制器的输出端还包括测试讯号输出点。
2.一种除数可选的除频方法，其特征在于：
相位选择器从输入的相位选择一个输出给缓冲器进行缓冲与整形，然后缓冲器将缓冲结果输出给除频器、除数选择控制器和相位选择控制器；
除频器将缓冲结果进行除频并将结果输出，并提供重置信号作为控制信号反馈给除数选择控制器、提供时钟信号给Δ-Σ调制器；所述Δ-Σ调制器根据其预置除数设定值K、M和PHSEL值产生一个用于向除数选择控制器输出的信号DIV_CTL，以及一个用于Δ-Σ调制器测试的测试信号SDMOUT ，实际除数N.f的小数部分的除数0.f由Δ-Σ调制器的两个输入K和M来设定，根据0.f的大小，将除数的选择控制范围固定(0.f-0.1)~(0.f+0.3)的范围内，这个预置除数设定值PHSEL的控制范围在[3:0]范围内设定给出，将除数的控制范围设定在0~0.4的范围以内，根据实际除数值N.f设定好K、M、PHSEL后，Δ-Σ调制器的输出就是控制除数范围从(N.f-0.1)~(N.f+0.3)变化的控制信号，这个变化的除数范围的平均值刚好就是等于f；
除数选择控制器根据Δ-Σ调制器输出的控制信号和除频器输出的重置信号向相位选择控制器输出控制信号；
相位选择控制器根据除数选择控制器输出的控制信号向相位选择器输出相位选择控制信号，控制相位选择器选择对应的相位，实现循环选择除数除频；
所述缓冲器输出给除数选择控制器和相位选择控制器的缓冲结果作为除数选择控制器和相位选择控制器的数位电路的时钟；缓冲器输出给除频器的缓冲结果为经过缓冲和整形的相位；
所述除频器除频以后的输出的就是最后输出的时钟信号；除频器将时钟信号提供给Δ-Σ调制器作为数位电路的时钟；除频器输出给输出选择控制器的是一个用于重置的重置信号。
3.如权利要求2所述的一种除数可选的除频方法，其特征在于：所述重置信号使除数选择控制器在计数到对应的值时再重复之前的动作，实现循环控制相位选择的功能。
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