DE102013110957B4 - Korrektur nichtlinearer Fehler in einem Fraktional-N-Digital-PLL-Frequenzsynthesizer - Google Patents
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- 238000012937 correction Methods 0.000 title claims abstract description 21
- 238000013139 quantization Methods 0.000 claims abstract description 18
- 230000003044 adaptive effect Effects 0.000 claims abstract description 13
- 230000008878 coupling Effects 0.000 claims abstract description 9
- 238000010168 coupling process Methods 0.000 claims abstract description 9
- 238000005859 coupling reaction Methods 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 13
- 230000008859 change Effects 0.000 claims description 4
- 201000007902 Primary cutaneous amyloidosis Diseases 0.000 claims 7
- 238000001914 filtration Methods 0.000 claims 1
- 238000004891 communication Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 230000004075 alteration Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- PXFBZOLANLWPMH-UHFFFAOYSA-N 16-Epiaffinine Natural products C1C(C2=CC=CC=C2N2)=C2C(=O)CC2C(=CC)CN(C)C1C2CO PXFBZOLANLWPMH-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000010420 art technique Methods 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000009022 nonlinear effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Frequenzsynthesizer (100, 200), umfassend: einen Phasenkomparator (108, 108A) mit einem ersten und zweiten Eingangsknoten (110, 112), wobei der erste Eingangsknoten dafür ausgelegt ist, ein Referenzsignal (SRef, SRefA) zu empfangen, das eine Referenzfrequenz aufweist; einen Kanalsteuerblock (114, 114A) mit einem Eingangsknoten und einem Ausgangsknoten, wobei der Eingangsknoten dafür ausgelegt ist, ein Kanalwort (106, 106A) zu empfangen, und wobei der Ausgangsknoten mit dem zweiten Eingangsknoten (112) des Phasenkomparators gekoppelt ist; einen Lokaloszillator- bzw. LO-Ausgangsknoten zur Bereitstellung eines LO-Signals, das eine LO-Frequenz aufweist, auf der Basis der Referenzfrequenz und des Kanalworts (106, 106A), wobei eine Rückkopplung den LO-Ausgangsknoten durch den Kanalsteuerblock (114, 114A) an den zweiten Eingangsknoten des Phasenkomparators rückkoppelt; und ein Element (120, 120A, 500) zur Korrektur nichtlinearer Fehler, das wirksam auf einen Kopplungspfad gekoppelt ist, der sich zwischen dem Phasenkomparator und dem LO-Ausgangsknoten erstreckt, wobei das Element zur Korrektur nichtlinearer Fehler Folgendes umfasst: ein Summierungselement (504) zum Summieren eines Quantisierungsfehlersignals, wobei das Quantisierungsfehlersignal auf dem Kanalwort basiert; mehrere Basisfunktionenpfade (502) mit jeweiligen Eingängen, die mit dem Summierungselement gekoppelt sind; und ein adaptives Algorithmuselement (508), das den mehreren Basisfunktionspfaden entsprechend mehrere Koeffizienten zuführt.
Description
- STAND DER TECHNIK
- Ein Kernbestandteil moderner drahtloser Sender/Empfänger sind Hochfrequenz- bzw. HF-Synthesizer, die zum Synthetisieren von während der drahtlosen Kommunikation verwendeten Kanalfrequenzen verwendet werden. Herkömmliche Frequenzsynthesizer für Multimodus- und Multibandbetrieb basieren auf Fraktional-N-Digital-PLL (FN-DPLL). FN-DPLL können Ausgangsfrequenzen synthetisieren, die ein nicht ganzzahliges Vielfaches einer festen Referenzfrequenz REF sind. Aufgrund von Nichtlinearitäten für Bauelemente in den FN-DPLL weisen herkömmliche Frequenzsynthesizer leider über für drahtlose Kommunikation verwendete Betriebsbereiche hinweg nichtlineares Verhalten auf. Herkömmliche FN-DPLL können dieses nichtlineare Verhalten nicht berücksichtigen, und deshalb sind ihre Ausgangsfrequenzen nicht so genau wie erwünscht.
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US 2010/0327916 A1 -
US 8 471 611 B2 offenbart einen Bruchteil-N digitalen Phasenregelkreis (DPLL), der den üblicherweise verwendeten Time-to-Digital-Wandler(TDC)-basierten Phasendetektor mit einem Zweipunkt-Phasendetektor (BBPD) ersetzt. Verglichen mit dem TDC-basierten Phasendetektor weist der BBPD oft erhöhte Auflösung auf für den gleichen oder ähnliche Energie- und/oder Flächenverbrauch. Daher kann das Ersetzen eines TDC-basierten Phasendetektors mit einem BBPD verschiedene Probleme verhindern. - KURZE BESCHREIBUNG DER ZEICHNUNGEN
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1 zeigt einen Hochfrequenz- bzw. HF-Synthesizer, der einen Block zur Korrektur nichtlinearer Fehler umfasst. -
2 zeigt einen ausführlicheren Hochfrequenz- bzw. HF-Synthesizer, der einen Block zur Korrektur nichtlinearer Fehler umfasst. -
3 zeigt ein Funktionsblockschaltbild, das darstellt, wie ein nichtlinearer TDC als lineare Verstärkungskomponente und nichtlineare INL-Komponente repräsentiert werden kann. -
4A –4B zeigen Ergebnisse der Messung der Integral-Nichtlinearität (INL) zweier Zeit-Digital-Umsetzer (TDC). -
5 zeigt einen Block zur Korrektur nichtlinearer Fehler, der mehrere Basisfunktionspfade aufweist. -
6 zeigt ein ausführlicheres Beispiel eines Basisfunktionspfads. -
7 ist ein Diagramm skalierter Basisfunktionen c1Ψ1, ..., c5Ψ5 zur Bereitstellung einer stückweise linearen Approximation der zuvor in4A dargestellten sinusförmigen Nichtlinearität. -
8 zeigt verschiedene simulierte Ausgangsphasenrauschspektren verschiedener HF-Synthesizer. -
9 zeigt ein Flussdiagramm eines Verfahrens zum Erzeugen von Hochfrequenzsignalen. - AUSFÜHRLICHE BESCHREIBUNG
- Die vorliegende Beschreibung erfolgt mit Bezug auf die Zeichnungen, in denen im Allgemeinen durchweg gleiche Bezugszahlen benutzt werden, um gleiche Elemente zu bezeichnen, und in denen die verschiedenen Strukturen nicht unbedingt maßstabsgetreu gezeichnet sind. In der folgenden Beschreibung werden zur Erläuterung zahlreiche spezifische Einzelheiten dargelegt, um das Verständnis zu erleichtern. Für Fachleute ist jedoch erkennbar, dass ein oder mehrere hier beschriebene Aspekte mit einem geringeren Grad dieser spezifischen Einzelheiten ausgeübt werden können. In anderen Fällen werden bekannte Strukturen und Einrichtungen in Blockdiagrammform gezeigt, um das Verständnis zu erleichtern.
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1 zeigt ein Beispiel für einen Hochfrequenz- bzw. HF-Synthesizer100 . Der HF-Synthesizer100 ist dafür ausgelegt, ein Lokaloszillator- bzw. LO-Signal SLO an seinem Ausgang102 bereitzustellen, wobei SLO auf einem Referenzsignal SRef und einem an einem ersten bzw. zweiten Eingang104 ,106 bereitgestellten Kanalwort basiert. Das LO-Signal SLO besitzt eine LO-Frequenz, die ein ganzzahliges Vielfaches oder ein nicht ganzzahliges Vielfaches von der des Referenzsignals SRef ist, wobei das ganzzahlige Vielfache oder nicht ganzzahlige Vielfache durch das Kanalwort an dem zweiten Eingang106 gesetzt wird. Wenn zum Beispiel SRef eine feste Referenzfrequenz von 2 GHz aufweist und das Kanalwort ein nicht ganzzahliges Vielfaches von 3/2 spezifiziert, würde der HF-Synthesizer SLO mit einer LO-Frequenz von 3 GHz ausgeben. Das Kanalwort kann mit der Zeit geändert werden, um verschiedenen ganzzahligen Vielfachen und/oder nicht ganzzahligen Vielfachen zu entsprechen, um dadurch die LO-Frequenz abzustimmen, um mit der Zeit Kommunikation über verschiedene Frequenzkanäle zu erleichtern. - Um diese Funktionalität zu implementieren, umfasst der HF-Synthesizer
100 einen Phasenkomparator108 mit einem ersten und zweiten Phasenkomparator-Eingangsknoten110 bzw.112 . Der erste Phasenkomparator-Eingangsknoten110 ist dafür ausgelegt, das Referenzsignal SREF zum Beispiel von einem Kristalloszillator oder einer anderen Referenzfrequenzquelle124 zu empfangen; und der zweite Phasenkomparator-Eingangsknoten112 ist mit einem Ausgang des Kanalsteuerblocks114 gekoppelt. Der Kanalsteuerblock114 , der in einem Rückkopplungspfad116 angeordnet ist, empfängt das LO-Signal SLO, das durch einen digital gesteuerten Oszillator (DCO)118 erzeugt wird, und justiert das LO-Signal auf der Basis des auf106 bereitgestellten Kanalworts, um dadurch ein Rückkopplungssignal SFB zu erzeugen. Der Phasenkomparator108 vergleicht das Rückkopplungssignal SFB mit dem Referenzsignal SRef und liefert auf der Basis dieses Vergleichs ein Phasenverriegelungs-Steuersignal SPLC. Dieses Phasenverriegelungs-Steuersignal SPLC tendiert dazu, den Ausgangszustand des DCO118 zu justieren, bis das LO-Signal eine Ziel-LO-Frequenz erreicht, die durch die Referenzfrequenz, multipliziert mit dem Kanalwort, gegeben wird. Während das Kanalwort geändert wird, um eine neue Frequenz zu repräsentieren, ändert der Kanalsteuerblock114 das Rückkopplungssignal entsprechend, und der Phasenkomparator108 aktualisiert das Phasenverriegelungs-Steuersignal SPLC, um eine entsprechende Änderung in dem DCO118 zu verursachen, um die neue Frequenz zu erzeugen. - Obwohl diese Funktionalität gut verstanden ist, haben die Erfinder erkannt, dass der Phasenkomparator
108 über seinen Betriebsbereich hinweg nichtlineares Verhalten aufweisen kann. Ohne Gegenmaßnahmen kann dieses nichtlineare Verhalten bewirken, dass die Frequenz des LO-Signals SLO unerwünschterweise über den Betriebsbereich der Einrichtung hinweg von der Ziel-LO-Frequenz abweicht. Um dieses nichtlineare Verhalten zu begrenzen, ist ein Element120 zur Korrektur nichtlinearer Fehler in einem Kopplungspfad122 vorgesehen, der sich zwischen dem Phasenkomparator108 und dem DCO118 erstreckt. Wie später ausführlicher ersichtlich wird, kann das Element120 zur Korrektur nichtlinearer Fehler nichtlineares Verhalten des Phasenkomparators108 auf der Basis des Kanalworts und/oder des Phasenverriegelungs-Steuersignals SPLC berücksichtigen. Um das nichtlineare Verhalten des Phasenkomparators108 zu berücksichtigen, justiert der Block120 zur Korrektur nichtlinearer Fehler das Phasenverriegelungs-Steuersignal SPLC, um ein fehlerkorrigiertes Phasenverriegelungs-Steuersignal SECPLC bereitzustellen. Das SECPLC-Signal korrigiert kleine nichtlineare Effekte des Phasenkomparators108 und hilft dabei, extrem genaue Ausgangsfrequenzen und ein besseres Gleichgewicht zwischen Leistungsfähigkeit und Powermanagement für Kommunikationseinrichtungen bereitzustellen. Ein digitales Schleifenfilter126 kann das SECPLC-Signal filtern, um ein gefiltertes fehlerkorrigiertes Phasenverriegelungs-Steuersignal SECPLC bereitzustellen, das dem DCO118 zugeführt wird, um annehmbare DCO-Leistungsfähigkeit zu behalten. -
2 zeigt ein ausführlicheres Beispiel für einen HF-Synthesizer200 . Da2 ein mit1 vereinbares Beispiel zeigt, werden entsprechende Bezeichnungen vorgesehen (z. B. repräsentiert108A in2 ein nicht einschränkendes Beispiel für einen Phasenkomparator108 von1 ;114A in2 repräsentiert ein nicht einschränkendes Beispiel für einen Kanalsteuerblock114 von1 ; und so weiter); es versteht sich jedoch, dass2 auf keinerlei Weise1 beschränkt. - Um nicht ganzzahlige Multiplikation zu erreichen, wird ein Sigma-Delta-Modulator (SDM)
202 verwendet, um ein Teilungsverhältnis eines in dem Rückkopplungspfad116A angeordneten Multi-Modulus-Teilers (MMD)204 dynamisch zu ändern. Der SDM202 stellt eine ganzzahlige Sequenz von MMD-Teilungsverhältnissen bereit, die sukzessiven, an dem Eingang106A bereitgestellten Kanalwörtern entsprechen. Ein Subtrahierer206 bestimmt die Differenz zwischen der ganzzahligen Sequenz von MMD-Teilungsverhältnissen und den Kanalwörtern, wobei die Differenz SDM-Quantisierungsrauschen repräsentiert. Ein Summierungselement208 führt eine laufende Summe dieses Quantisierungsrauschens. Leider erscheint dieses SDM-Quantisierungsrauschen auch als Artefakt am Eingang eines Zeit-Digital-Umsetzers (TDC)210 und dominiert die TDC-Eingangszeitschwankung im Vergleich zu durch andere Komponenten eingeführtem Zeit-Jitter. - Unter kurzer Bezugnahme auf
3 kann die Nichtlinearität des TDC210 durch eine lineare Verstärkungsfunktion302 und eine Integral-Nichtlinearitäts- bzw. INL-Funktion304 quantifiziert werden. Diese INL-Funktion304 beschreibt im Wesentlichen die Abweichung des TDC210 von linearem Verhalten. Repräsentative INL-Messergebnisse zweier TDC-Implementierungen sind in4A und4B abgebildet, wobei eine sinusförmige INL-Kurve402 bzw. eine Dreieck-INL-Kurve404 gezeigt sind. - Wieder mit Bezug auf
2 umfasst zur Verhinderung oder Begrenzung des Ausmaßes, zu dem das SDM-Quantisierungsrauschen (und Rauschkomponenten aufgrund von Nichtlinearität des TCD210 ) an dem HF-Ausgang102A als Phasenrauschen erscheint, der HF-Synthesizer ein Element120A zur Korrektur nichtlinearer Fehler. Das Element120A zur Korrektur nichtlinearer Fehler erzielt Rauschlöschung durch Verwendung eines Summierungselements208 , um digital eine laufende Summe des SDM-Quantisierungsrauschens zu erzeugen, Skalieren der Summe (unter Verwendung des nichtlinearen Skalierungselements212 und eines adaptiven Algorithmus216 ) und anschließendes Subtrahieren der skalierten Version dieser Summe von der TDC-Ausgabe213 unter Verwendung des Subtrahierers214 . Das fehlerkorrigierte Phasenverriegelungs-Steuersignal SECPLCA wird dann zu dem digitalen Schleifenfilter126 geleitet, um dann den DCO118 zu erreichen, um die spezifizierte LO-Frequenz SLOA zu erzeugen. - Wenn die Form der INL-Kurve für den TDC
210 im Voraus bekannt ist (z. B. durch Messungen oder aus Schaltungssimulationen), kann der nichtlineare Skalierungsblock212 in dem Element120A zur Korrektur nichtlinearer Fehler entsprechend gewählt werden, und der adaptive Algorithmus216 wählt vorbestimmte Koeffizienten für eine Linearkombination vorbestimmter Basisfunktionen aus, die die erwartete Nichtlinearität parametrisieren. Zum Beispiel würden für die sinusförmige INL von4A die dem nichtlinearen Skalierungsblock212 zugeführten Koeffizienten so gewählt, dass sie die bekannte sinusförmige Funktion darstellen, wobei die Amplitude des Sinus der Abstimmparameter des adaptiven Algorithmus216 ist. Da die TDC-INL in einem solchen Szenarium im Voraus bekannt ist, ist keine Kalibration erforderlich, was Systembetriebsmittel für andere Aufgaben spart. - Wenn dagegen die Form der TDC-INL nicht im Voraus bekannt ist, kann die Nichtlinearität des TDC
210 durch eine Linearkombination von Basisfunktionen approximiert werden. Insbesondere wird eine solche Approximation für eine nichtlineare Kurve ƒ (Summe aus Verstärkung und INL in3 ) gegeben durch: wobei Ψn, n = 1, ..., N, die Basisfunktionen sind und cn, n = 1, ..., N. die Koeffizienten sind, die durch den adaptiven Algorithmus216 abgestimmt werden, um das fehlerkorrigierte Phasenverriegelungs-Steuersignal zu minimieren. - Eine bevorzugte Ausführungsform eines Elements
500 zur Korrektur nichtlinearer Fehler, die solche Basisfunktionen benutzt, ist in5 gezeigt. Sie besteht aus N Basisfunktionspfaden502 (wobei N eine positive ganze Zahl ist), deren jeweilige Eingänge mit dem Ausgang des Summierungselements504 gekoppelt sind. Während des Betriebs empfangen die N Basisfunktionspfade502 die laufende Summe des SDM-Quantisierungsrauschens von dem Summierungselement504 . Die N Basisfunktionspfade weisen entsprechend auch N Multiplizierer506 auf, die N Koeffizienten empfangen, die durch den adaptiven Algorithmusblock508 gesteuert werden. Man beachte, dass durch Setzen von N = 1 und Ψ1 ≡ 1 eine Linearfehlerkorrektur erhalten werden kann. - Typische Basisfunktionen wären, aber ohne Beschränkung darauf, die folgenden: (orthogonale) Polynome, Splines, radiale Basisfunktionen, (kanonische) stückweise lineare und stückweise orthogonale Funktionen. Zum Beispiel kann die erste Basisfunktion Ψ1 (
510 ) ein erstes Polynom umfassen, eine zweite Basisfunktion Ψ2 kann ein zweites Polynom umfassen, das zu dem ersten Polynom orthogonal ist, ..., und die N-te Basisfunktion ΨN (512 ) kann eine N-tes Polynom umfassen, das zu dem ersten und zweiten Polynom orthogonal ist. Die vielen Basisfunktionen ermöglichen beträchtliche Flexibilität bei Entwurf und Implementierung des Elements500 zur Korrektur nichtlinearer Fehler, wobei ein Kompromiss zwischen vergrößerter Approximationsgenauigkeit und somit verbesserter Verringerung von durch INL verursachten Verzerrungen und höherer Implementierungskomplexität gefunden wird. - Ein ausführlicherer Basisfunktionsblock
600 ist die in6 gezeigte simpliziale kanonische stückweise lineare bzw. SCPWL-Funktion. Dieser Basisfunktionsblock erlaubt eine ausreichend genaue stückweise lineare Approximation einer typischen Nichtlinearität, während er effizient zu implementieren ist und nur zwei Addierer602 ,604 und eine Absolutwertfunktion606 erfordert. Mathematisch wird die n-te Basisfunktion gegeben durch wobei die Parameter β1 ≤ β2 ≤ ··· ≤ βN die Übergangspunkte bestimmen, die den Eingangsbereich in affine Segmente aufteilen. -
7 zeigt die skalierten Basisfunktionen c1Ψ1, ..., c5Ψ5, deren Summe eine gute stückweise lineare Approximation eines nichtlinearen TDC mit der zuvor in4A dargestellten sinusförmigen INL ergibt. -
8 zeigt verschiedene simulierte Ausgangs-Phasenrausch-Spektren verschiedener HF-Synthesizer. Eine erste Kurve802 wurde unter Verwendung eines SDM mit mehrstufiger Rauschformung (MASH) dritter Ordnung und einer Linear-Fehlerkorrektur (anstelle einer Nichtlinear-Fehlerkorrektur wie hier beschrieben) simuliert. Wie durch die erste Kurve802 gezeigt, ist die Linearfehlerkorrektur nicht in der Lage, die durch die sinusförmige INL eingeführte Rauschkomponente zu löschen, und führt zu einem vergrößerten Inband-Phasengrundrauschen im Vergleich zur Verwendung eines TDC mit einer linearen Kurve (linear-zeitinvariantes bzw. LTI-Modell – Kurve804 ). Ohne weitere Verringerung dieser Inbandverzerrung kann die Phasenrauschleistungsfähigkeit des HF-Ausgangssignals gegen in Zellularstandards spezifizierte Grenzen verstoßen, wie etwa die RMS-Phasenfehlergrenze oder Spektralmaskengrenzen806 . Deshalb wurde eine Simulation auch für einen HF-Synthesizer ausgeführt, der eine Nichtlinear-Fehlerkorrektur umfasst – siehe Kurve808 . Die Nichtlinear-Fehlerkorrekturkurve808 demonstriert deutlich, dass eine Nichtlinear-Fehlerkorrektur das Inband-Phasenrauschen relativ zu herkömmlichen Linear-Fehlerkorrekturimplementierungen signifikant verbessern kann. Wenn darüber hinaus die TDC-INL mit der Zeit schwankt, werden die Koeffizienten cn, n = 1, ..., N, durch den adaptiven Algorithmus (üblicherweise einen LMS-Algorithmus) automatisch angepasst, um das fehlerkorrigierte Phasenverriegelungs-Steuersignal zu minimieren. - Im Vergleich zu vorbekannten Techniken weist die vorgeschlagene Technik zur Kompensation von durch die TDC-INL eingeführten Verzerrungen mehrere Vorteile auf. Im Gegensatz zu Kalibration der TDC-Nichtlinearität auf LUT-Basis ist kein spezielles Kalibrationssignal erforderlich, da das Element
120A zur Korrektur nichtlinearer Fehler gleichzeitig mit dem SDM202 eingeschaltet wird und direkt das SDM-Quantisierungsrauschen benutzt, das gelöscht werden soll. Es ist also kein eigener Kalibrationsschlitz erforderlich, wodurch die Gesamtzeit für die Verriegelung des Frequenzsynthesizers verringert wird. Ferner kann der adaptive Algorithmus216 automatisch Änderungen der INL-Kurve des TDC210 (z. B. aufgrund eines Temperaturdriftens analoger Komponenten) verfolgen. Dies ist vorteilhaft, wenn der HF-Synthesizer kontinuierlich arbeitet (wie in Systemen mit kontinuierlichem Modus wie UMTS), wenn Schlitze für Neukalibration einer LUT nicht verfügbar sind. Außerdem kann das Element zur Korrektur nichtlinearer Fehler oft mit Standardlogikzellen implementiert werden und ist somit leicht auf neue Prozessknoten portierbar. -
9 ist ein Flussdiagramm bestimmter Ausführungsformen eines Verfahrens900 zum Synthetisieren von HF-Frequenzen. Obwohl das offenbarte Verfahren900 nachfolgend als eine Reihe von Schritten oder Ereignissen dargestellt und beschrieben wird, versteht sich, dass die dargestellte Anordnung solcher Schritte oder Ereignisse nicht im einschränkenden Sinne aufzufassen ist. Zum Beispiel können bestimmte Schritte in einer anderen Reihenfolge und/oder gleichzeitig mit anderen Schritten oder Ereignissen außer den hier dargestellten und/oder beschriebenen auftreten. Außerdem müssen nicht alle dargestellten Schritte erforderlich sein, um einen oder mehrere Aspekte oder eine oder mehrere Ausführungsformen der vorliegenden Beschreibung zu implementieren. Ferner können eine oder mehrere der hier abgebildeten Schritte in einem oder mehreren separaten Schritten und/oder einer oder mehreren Phasen ausgeführt werden. - Im Schritt
902 wird ein Referenzsignal empfangen. Das Referenzsignal weist eine Referenzfrequenz auf, die eine feste Referenzfrequenz sein kann, so wie sie etwa durch einen Kristalloszillator bereitgestellt wird. Die Referenzfrequenz kann auch bei anderen Implementierungen zeitvariant sein. - Im Schritt
904 wird ein Kanalwort empfangen. Das Kanalwort setzt ein ganzzahliges Vielfaches oder nicht ganzzahliges Vielfaches, mit dem das Referenzsignal zu multiplizieren ist. Zum Beispiel kann das nicht ganzzahlige Vielfache in Form von N/M vorliegen, wobei N und M beide positive ganze Zahlen sind. Im Fall N = 5 und M = 2 spezifiziert das Kanalwort, dass die Referenzfrequenz mit 5/2 zu multiplizieren ist. - Bei
906 wird auf der Basis des Referenzsignals und des Kanalworts ein Phasenverriegelungs-Steuersignal erzeugt. Dieses Phasenverriegelungs-Steuersignal tendiert dazu, Phasen- und/oder Frequenzänderungen in einem an einem Ausgangsanschluss des HF-Synthesizers bereitgestellten LO-Signal zu verursachen. Das Phasenverriegelungs-Steuersignal kann jedoch auch über den Betriebsbereich des HF-Synthesizers hinweg Nichtlinearitäten umfassen. - Um diese Nichtlinearitäten zu begrenzen, wird bei
908 eine Prozedur zur Korrektur nichtlinearer Fehler auf das Phasenverriegelungs-Steuersignal angewandt. Diese Prozedur zur Korrektur nichtlinearer Fehler umfasst das Nehmen einer Differenz zwischen dem Kanalwort und einer ganzzahligen Sequenz von Teilungsverhältnissen, wobei die Differenz SDM-Quantisierungsrauschen repräsentiert. Es wird eine laufende Summierung des SDM-Quantisierungsrauschens bestimmt, und diese Summierung wird einer Anzahl von Basisfunktionen zugeführt. Diese Basisfunktionen, die die jeweiligen Koeffizienten erhalten, modellieren kollektiv die Nichtlinearität. Die Werte der Basisfunktionen und der entsprechenden Koeffizienten werden dann von dem Phasenverriegelungs-Steuersignal subtrahiert, um ein fehlerkorrigiertes Phasenverriegelungs-Steuersignal bereitzustellen. - Bei
910 wird das fehlerkorrigierte Phasenverriegelungs-Steuersignal einem digitalen Schleifenfilter zugeführt, das ein gefiltertes fehlerkorrigiertes Phasenverriegelungs-Steuersignal erzeugt. Dieses gefilterte fehlerkorrigierte Phasenverriegelungs-Steuersignal wird wiederum dem digital gesteuerten Oszillator (DCO) zugeführt, der ein entsprechendes Lokaloszillator- bzw. LO-Signal erzeugt. Das LO-Signal wird auf die kollektiv durch die Referenzfrequenz und das Kanalwort spezifizierte Frequenz und Phase verriegelt. - Es versteht sich, dass Fachleuten auf der Basis einer Durchsicht und/oder eines Verständnisses der Beschreibung und angefügten Zeichnungen äquivalente Abänderungen und/oder Modifikationen einfallen können. Die vorliegende Offenbarung umfasst alle solchen Modifikationen und Abänderungen und soll im Allgemeinen nicht durch diese beschränkt werden. Obwohl die hier gegebenen Figuren mit einem bestimmten Dotierungstyp dargestellt und beschrieben werden, versteht sich zum Beispiel, dass alternative Dotierungstypen benutzt werden können, so wie es Durchschnittsfachleuten ersichtlich ist.
- Obwohl ein bestimmtes Merkmal oder ein bestimmter Aspekt möglicherweise mit Bezug auf nur eine von mehreren Implementierungen offenbart wurde, kann zusätzlich ein solches Merkmal oder ein solcher Aspekt mit einem oder mehreren anderen Merkmalen und/oder Aspekten anderer Implementierungen kombiniert werden, wenn es erwünscht ist. Soweit die Ausdrücke „enthält”, „aufweisend”, „hat”, „mit” und/oder Varianten davon hier verwendet werden, sollen diese Ausdrücke ferner eine einschließende Bedeutung wie „umfassend” aufweisen. Außerdem ist „beispielhaft” lediglich als Beispiel gemeint und nicht als Bestes. Außerdem versteht sich, dass hier abgebildete Merkmale, Schichten und/oder Elemente der Einfachheit halber und zum leichteren Verständnis mit bestimmten Dimensionen und/oder Orientierungen relativ zueinander dargestellt sind und dass die tatsächlichen Dimensionen und/oder Orientierungen wesentlich von dem hier Dargestellten abweichen können.
Claims (17)
- Frequenzsynthesizer (
100 ,200 ), umfassend: einen Phasenkomparator (108 ,108A ) mit einem ersten und zweiten Eingangsknoten (110 ,112 ), wobei der erste Eingangsknoten dafür ausgelegt ist, ein Referenzsignal (SRef, SRefA) zu empfangen, das eine Referenzfrequenz aufweist; einen Kanalsteuerblock (114 ,114A ) mit einem Eingangsknoten und einem Ausgangsknoten, wobei der Eingangsknoten dafür ausgelegt ist, ein Kanalwort (106 ,106A ) zu empfangen, und wobei der Ausgangsknoten mit dem zweiten Eingangsknoten (112 ) des Phasenkomparators gekoppelt ist; einen Lokaloszillator- bzw. LO-Ausgangsknoten zur Bereitstellung eines LO-Signals, das eine LO-Frequenz aufweist, auf der Basis der Referenzfrequenz und des Kanalworts (106 ,106A ), wobei eine Rückkopplung den LO-Ausgangsknoten durch den Kanalsteuerblock (114 ,114A ) an den zweiten Eingangsknoten des Phasenkomparators rückkoppelt; und ein Element (120 ,120A ,500 ) zur Korrektur nichtlinearer Fehler, das wirksam auf einen Kopplungspfad gekoppelt ist, der sich zwischen dem Phasenkomparator und dem LO-Ausgangsknoten erstreckt, wobei das Element zur Korrektur nichtlinearer Fehler Folgendes umfasst: ein Summierungselement (504 ) zum Summieren eines Quantisierungsfehlersignals, wobei das Quantisierungsfehlersignal auf dem Kanalwort basiert; mehrere Basisfunktionenpfade (502 ) mit jeweiligen Eingängen, die mit dem Summierungselement gekoppelt sind; und ein adaptives Algorithmuselement (508 ), das den mehreren Basisfunktionspfaden entsprechend mehrere Koeffizienten zuführt. - Frequenzsynthesizer (
100 ,200 ) nach Anspruch 1, wobei das Element zur Korrektur nichtlinearer Fehler dafür ausgelegt ist, eine Justierung bezüglich nichtlinearem Verhalten des Phasenkomparators auf der Basis des Kanalworts durchzuführen. - Frequenzsynthesizer (
100 ,200 ) nach Anspruch 1, wobei das Element (120 ,120A ,500 ) zur Korrektur nichtlinearer Fehler dafür ausgelegt ist, eine Justierung bezüglich nichtlinearem Verhalten des Phasenkomparators (108 ) auf der Basis eines auf dem Kopplungspfad bereitgestellten Phasenverriegelungs-Steuersignals (SPLC, SPLCA) durchzuführen. - Frequenzsynthesizer (
100 ,200 ) nach Anspruch 1, wobei das Element (120 ,120A ,500 ) zur Korrektur nichtlinearer Fehler dafür ausgelegt ist, eine Justierung bezüglich nichtlinearem Verhalten des Phasenkomparators auf der Basis sowohl des Kanalworts als auch eines auf dem Kopplungspfad bereitgestellten Phasenverriegelungs-Steuersignals (SPLC, SPLCA) durchzuführen. - Frequenzsynthesizer (
100 ,200 ) nach Anspruch 1, wobei ein Basisfunktionspfad (502 ) eine Basisfunktion (510 ,512 ), gefolgt von einem Multiplizierer, umfasst. - Frequenzsynthesizer (
100 ,200 ) nach Anspruch 5, wobei die Basisfunktion (510 ,512 ) Folgendes umfasst: ein Polynom, das mit Bezug auf eine andere Basisfunktion orthogonal ist, und/oder eine Spline-Funktion und/oder eine radiale Basisfunktion und/oder eine kanonische stückweise lineare oder stückweise orthogonale Funktion. - Frequenzsynthesizer (
100 ,200 ) nach Anspruch 1, 5 oder 6, wobei ein Basisfunktionspfad (502 ) Folgendes umfasst: ein erstes Subtraktionselement (602 ) mit einem Eingang und einem Ausgang, wobei der Eingang des ersten Subtraktionselements mit dem Summierungselement (504 ) gekoppelt ist; ein Absolutwertelement (606 ) mit einem Eingang und einem Ausgang, wobei der Eingang des Absolutwertelements mit dem Ausgang des ersten Subtraktionselement gekoppelt ist; und ein zweites Subtraktionselement (604 ) mit einem ersten und zweiten Eingang und einem Ausgang, wobei der erste Eingang des zweiten Subtraktionselements mit dem Ausgang des ersten Subtraktionselement gekoppelt ist und wobei der zweite Eingang des zweiten Subtraktionselements mit dem Ausgang des Absolutwertelements gekoppelt ist und wobei der Ausgang des zweiten Subtraktionselement mit dem Kopplungspfad gekoppelt ist. - Frequenzsynthesizer (
100 ,200 ) nach einem der Ansprüche 1 bis 7, wobei der adaptive Algorithmus dafür ausgelegt ist, die Koeffizienten auf der Basis sowohl des Kanalworts als auch eines auf dem Kopplungspfad bereitgestellten Phasenverriegelungs-Steuersignals (SPLC, SPLCA) zu setzen. - Frequenzsynthesizer (
100 ,200 ), umfassend: einen Referenzfrequenz-Eingangsknoten zum Empfangen eines Referenzsignals (SRef, SRefA), das eine Referenzfrequenz aufweist; einen Kanalsteuerblock (114 ,114A ) zum Empfangen eines Kanalworts (106A ), wobei das Kanalwort zeitlich schwankt, um einer von dem Frequenzsynthesizer abzuliefernden Zeitvariantenausgangsfrequenz zu entsprechen; einen Zeit-Digital-Umsetzer bzw. TDC (210 ), der dafür ausgelegt ist, ein Phasenverriegelungs-Steuersignal (SPLC, SPLCA) bereitzustellen, um zu verursachen, dass ein digital gesteuerter Oszillator bzw. DCO (118 ) ein Ausgangssignal bereitstellt, das die Zeitvariantenausgangsfrequenz aufweist, wobei der zeitvariante digitale Wert auf dem Referenzsignal und dem Kanalwort basiert; und ein Element zur Korrektur nichtlinearer Fehler, das in einem Kopplungspfad zwischen dem TDC und dem DCO angeordnet ist, wobei der Frequenzsynthesizer ferner Folgendes umfasst: ein Summierungselement (504 ) zum zeitlichen Summieren des Quantisierungsrauschsignals; mehrere Basisfunktionenpfade (502 ) mit jeweiligen Eingängen, die mit dem Summierungselement (504 ) gekoppelt sind; und ein adaptives Algorithmuselement (216 ,508 ), das den mehreren Basisfunktionspfaden entsprechend mehrere Koeffizienten (c1, cN) zuführt. - Frequenzsynthesizer (
100 ,200 ) nach Anspruch 9, wobei das Element (120 ,120A ) zur Korrektur nichtlinearer Fehler Folgendes umfasst: ein dem TDC nachgeschaltetes Addition- oder Subtraktionselement (214 ), das dafür ausgelegt ist, das Phasenverriegelungs-Steuersignal (SPLC, SPLCA) zu empfangen und ein fehlerkorrigiertes Phasenverriegelungs-Steuersignal (SEPLC, SEPLCA) bereitzustellen; ein digitales Schleifenfilter (126 ), das dem DCO (118 ) auf der Basis des fehlerkorrigierten Phasenverriegelungs-Steuersignals ein gefiltertes fehlerkorrigiertes Phasenverriegelungs-Steuersignal zuführt; und ein adaptives Algorithmuselement (216 ) zum selektiven Justieren mehrerer Rauschkoeffizienten, um einen Wert des fehlerkorrigierten Phasensteuersignals zu setzen. - Frequenzsynthesizer (
100 ,200 ) nach Anspruch 9 oder 10, wobei der Kanalsteuerblock (114 ,114A ) Folgendes umfasst: einen Sigma-Delta-Modulator (202 ) zum Empfangen des Kanalworts (106 ,106A ) und zum Bereitstellen einer diesem entsprechenden Sequenz von ganzen Zahlen; und ein Subtraktionselement (206 ) zum Bereitstellen eines Quantisierungsrauschsignals auf der Basis einer Differenz zwischen dem Kanalwort und der Sequenz von ganzen Zahlen. - Frequenzsynthesizer nach einem der Ansprüche 9 bis 11, wobei der der Frequenzsynthesizer ferner Folgendes umfasst: einen Multi-Modulus-Teiler bzw. MMD (
204 ) mit einem variablen Teilungsverhältnis, das durch die Sequenz von ganzen Zahlen gesetzt wird, wobei der MMD in einem Rückkopplungspfad zwischen dem DCO und dem TDC angeordnet ist. - Frequenzsynthesizer (
100 ,200 ) nach Anspruch 9, wobei ein Basisfunktionspfad eine Basisfunktion, gefolgt von einem Multiplizierer, umfasst. - Frequenzsynthesizer (
100 ,200 ) nach Anspruch 9, wobei ein Basisfunktionspfad (502 ) Folgendes umfasst: ein erstes Subtraktionselement (602 ) mit einem Eingang und einem Ausgang, wobei der Eingang des ersten Subtraktionselements mit dem Summierungselement gekoppelt ist; ein Absolutwertelement (606 ) mit einem Eingang und einem Ausgang, wobei der Eingang des Absolutwertelements mit dem Ausgang des ersten Subtraktionselement gekoppelt ist; und ein zweites Subtraktionselement (604 ) mit einem ersten und zweiten Eingang und einem Ausgang, wobei der erste Eingang des zweiten Subtraktionselements mit dem Ausgang des ersten Subtraktionselement gekoppelt ist und wobei der zweite Eingang des zweiten Subtraktionselements mit dem Ausgang des Absolutwertelements gekoppelt ist und wobei der Ausgang des zweiten Subtraktionselements mit dem Kopplungspfad gekoppelt ist. - Frequenzsynthesizer (
100 ,200 ) nach einem der Ansprüche 9 bis 14, wobei das adaptive Algorithmuselement dafür ausgelegt ist, die mehreren Koeffizienten auf der Basis sowohl des Phasenverriegelungs-Steuersignals (SPLC, SPLCA) als auch des summierten Quantisierungsrauschsignals zu bestimmen. - Frequenzsynthesizer (
100 ,200 ) nach einem der Ansprüche 9 bis 15, wobei eine Basisfunktion Folgendes umfasst: ein Polynom, das mit Bezug auf eine andere Basisfunktion orthogonal ist, und/oder eine Spline-Funktion und/oder eine radiale Basisfunktion und/oder eine kanonische stückweise lineare oder stückweise orthogonale Funktion. - Verfahren, umfassend: Bereitstellen (
902 ) eines Referenzsignals, das eine Referenzfrequenz aufweist; Bereitstellen (904 ) eines Kanalworts, das ein ganzzahliges Vielfaches oder nicht ganzzahliges Vielfaches setzt, mit dem die Referenzfrequenz zu multiplizieren ist; Erzeugen (906 ) eines Phasenverriegelungs-Steuersignals (SPLC, SPLCA) auf der Basis des Referenzsignals und des Kanalworts, um eine Phasenänderung oder Frequenzänderung in einem digital gesteuerten Oszillator zu verursachen; Anwenden (908 ) einer Prozedur zur Korrektur nichtlinearer Fehler auf das Phasenverriegelungs-Steuersignal, um dadurch ein fehlerkorrigiertes Phasenverriegelungs-Steuersignal zu erzeugen; und Bereitstellen (910 ) eines fehlerkorrigierten Phasenverriegelungs-Steuersignals (SEPLC, SEPLCA) und Filtern des fehlerkorrigierten Phasenverriegelungs-Steuersignals, um ein Lokaloszillator- bzw. LO-Signal zu erzeugen, wobei das LO-Signal auf eine Frequenz und Phase verriegelt ist, die kollektiv durch die Referenzfrequenz und das Kanalwort spezifiziert werden, wobei die Prozedur zur Korrektur nichtlinearer Fehler Folgendes umfasst: Bestimmen mehrerer Koeffizienten (c1, cN), die kollektiv eine Nichtlinearität eines Phasenkomparators charakterisieren; entsprechendes Anwenden der mehreren Koeffizienten auf mehrere Basisfunktionen (510 ,512 ) und Justieren des Phasenverriegelungs-Steuersignals auf der Basis der mehreren Basisfunktionen und ihrer jeweiligen Koeffizienten (c1, cN), um das fehlerkorrigierte Phasenverriegelungs-Steuersignal zu erzeugen.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/645,760 | 2012-10-05 | ||
US13/645,760 US8791733B2 (en) | 2012-10-05 | 2012-10-05 | Non-linear-error correction in fractional-N digital PLL frequency synthesizer |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102013110957A1 DE102013110957A1 (de) | 2014-04-10 |
DE102013110957B4 true DE102013110957B4 (de) | 2015-12-17 |
Family
ID=50337114
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102013110957.8A Expired - Fee Related DE102013110957B4 (de) | 2012-10-05 | 2013-10-02 | Korrektur nichtlinearer Fehler in einem Fraktional-N-Digital-PLL-Frequenzsynthesizer |
Country Status (3)
Country | Link |
---|---|
US (1) | US8791733B2 (de) |
CN (1) | CN103716048B (de) |
DE (1) | DE102013110957B4 (de) |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
2012
- 2012-10-05 US US13/645,760 patent/US8791733B2/en not_active Expired - Fee Related
-
2013
- 2013-09-30 CN CN201310476755.4A patent/CN103716048B/zh not_active Expired - Fee Related
- 2013-10-02 DE DE102013110957.8A patent/DE102013110957B4/de not_active Expired - Fee Related
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DE102013110957A1 (de) | 2014-04-10 |
CN103716048A (zh) | 2014-04-09 |
CN103716048B (zh) | 2017-04-12 |
US8791733B2 (en) | 2014-07-29 |
US20140097875A1 (en) | 2014-04-10 |
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Legal Events
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---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R081 | Change of applicant/patentee |
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R082 | Change of representative |
Representative=s name: BOEHMERT & BOEHMERT ANWALTSPARTNERSCHAFT MBB -, DE |
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R020 | Patent grant now final | ||
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