WO2004054107A2 - Phasenregelkreis mit modulator - Google Patents

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WO2004054107A2
WO2004054107A2 PCT/DE2003/003949 DE0303949W WO2004054107A2 WO 2004054107 A2 WO2004054107 A2 WO 2004054107A2 DE 0303949 W DE0303949 W DE 0303949W WO 2004054107 A2 WO2004054107 A2 WO 2004054107A2
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phase
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frequency divider
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Giuseppe Li Puma
Elmar Wagner
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Infineon Technologies Ag
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    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

Definitions

  • the present invention relates to a phase locked loop with a modulator.
  • Phase locked loops so-called phase locked loops, are normally used to generate changeable carrier frequencies for message transmission.
  • phase comparator 1 controls an oscillator 4 in a forward path. The control takes place via a charge pump circuit 2 and a low-pass filter 3.
  • the phase comparator in a PLL is also referred to as a phase detector or phase / frequency detector.
  • a frequency divider 8 is provided in a feedback branch of the PLL, which divides the oscillator frequency f V co down in frequency. In the phase comparator 1, the divided frequency f V co m ⁇ a reference frequency f re f is compared. In such an arrangement, the desired output frequency f V co can be set by changing the frequency divider ratio in the feedback path.
  • the divider 8 in the return branch is designed as a multi-modulus divider, which is controlled by a digital ⁇ modulator 9.
  • the desired frequency modulation is carried out digitally by varying the frequency divider value of the multi-modulus divider 8.
  • Such a PLL with a ⁇ modulator is described in the document US Pat. No. 6,008,703.
  • the PLL specified there includes a phase / frequency detector that drives a voltage-controlled oscillator via a loop filter.
  • a multi-modulus hurry is provided in the return branch, which is controlled by a digital ⁇ modulator.
  • the ⁇ modulator is fed on the one hand with information about the desired carrier frequency and on the other hand with processed and filtered digital modulation data.
  • the choice of the bandwidth of the phase-locked loop is of particular importance. A compromise must be found between the noise characteristics and the modulation bandwidth.
  • the noise should be as low as possible, for example in order to comply with the spectral transmission masks prescribed in various radio specifications. This requires the selection of a small loop bandwidth. This is opposed, on the other hand, by the fact that the transmission of modulated data requires a high bandwidth in modern communications technology applications.
  • a system-related, dominant noise component arises from the quantization noise of the ⁇ modulator itself.
  • the ⁇ modulator normally controls the multi-modulus divider and thereby causes a random switching between integer divider ratios.
  • a multi-modulus divider which, as in document US Pat. No. 6,008,703, comprises a series connection of several two / three frequency dividers, offers a number of integer divider values which are in accordance with the regulation
  • a two / three divider is a frequency divider whose frequency divider ratio can be switched between the divider values by 2 and by 3.
  • the control lines with which the modulator controls the multi-modulus divider are designated by the interval C _, ._ to C 0 .
  • the quasi-random switching of the divider factor by the ⁇ modulator with a variation of the divider value leads to a minimal increment of the divider factor of ⁇ N of 1 in the described principle so-called frequency or phase interference.
  • Signal-to-noise ratio English: SNR
  • signal-to-noise ratio of the frequency- or phase-modulated carrier signal and therefore also has a significant effect on the system properties of such a transmitter, such as its neighboring channel interference.
  • the analog loop filter is subject to temperature drift effects, aging influences, manufacturing fluctuations, etc. If this changes the bandwidth of the control loop, the digital pre-compensation causes the higher frequency components to be raised too much or too little.
  • the modulation data are fed into the phase locked loop at two different coupling points. This is normally done on the one hand via the frequency divider and on the other hand at the input of the controlled oscillator.
  • the modulation point on the frequency divider has low-cut properties, while the analog modulation point on the oscillator input has high-pass properties. This results in a constant transfer function for the modulation data.
  • avoiding mismatches between the analog and the digital signal path is also problematic in the case of two-point modulation.
  • the matching requirements between analog and digital signal paths are very high.
  • No. 6,424,192 B ⁇ shows a fractional-N PLL with a multiple feedback VCO, to which a multiplexer is connected. This means that the reference frequency can be increased with the same channel grid and the phase noise of the VCO can be reduced.
  • the object of the present invention is to provide a phase-locked loop with a modulator in which adaptation problems of digital and analog circuit parts are avoided and a significant improvement in the noise properties can nevertheless be achieved.
  • a phase locked loop with a modulator comprising: a forward path, comprising
  • phase comparator with a first input for supplying a signal with a reference frequency and with a second input
  • a controlled oscillator with a control input which is coupled to an output of the phase comparator
  • a frequency divider with a signal input that is connected to an output of the controlled oscillator, with an output that forms the signal output for tapping a signal with an output frequency of the phase-locked loop and with at least three further outputs, designed for tapping respective ones that are phase-shifted with respect to the signal output Signals at the output frequency, and comprising a feedback path
  • a multi-modulus divider with an input that is connected to the output of the multiplexer, with an output that is connected to the second input of the phase comparator, and with at least one control input for preselecting the divider ratio and
  • the quantization noise is reduced in that the minimum divider step width ⁇ N is reduced. According to the proposed principle, this is less than 1, so that the phase-locked loop has a
  • Can switch step size which is smaller than the reference or reference frequency supplied to the phase comparator.
  • the reduction in the minimum step size to values less than 1 is always related to the output frequency of the phase-locked loop.
  • the reduction in the step size of the multi-modulus divider means that the instantaneous frequency varies over a smaller frequency range. This in turn reduces the FM interference stroke, since the total quantization noise of the ⁇ -
  • Modulator is reduced by the factor of the divider step reduction.
  • the output frequency is output in different phase positions according to the principle proposed, between which switching is carried out with respect to the feedback into the feedback branch.
  • the bandwidth of the control loop can advantageously be set as large as the modulation bandwidth. This means that both digital pre-compensation and two-point modulation can be omitted. Accordingly, there are no mismatches due to drift effects in the analog section.
  • a frequency divider in the forward branch is provided by a two-frequency divider, which halves the oscillator frequency and outputs it as the output frequency of the control loop.
  • the controlled oscillator is designed to " oscillate at twice the output frequency.
  • Frequency dividers by two are particularly precise and can be implemented and integrated with little effort.
  • D flip-flops can be used as a frequency bisector.
  • the frequency divider has four outputs, at which a total of four signals are provided which are phase-shifted from one another in steps of 90 °, each of which has the output frequency.
  • the use of four signals with the phase positions 0 °, 90 °, 180 ° and 270 ° offers a division increment ⁇ N of 0.25 based on the output frequency. This reduces the FM interference stroke by a factor of 4. This corresponds to a spectral reduction in phase noise by 12 dB.
  • a feedback master-slave D flip-flop can be used particularly advantageously to generate the four phase-shifted signals.
  • four signals with the phase positions 0 °, 90 °, 180 ° and 270 ° are available on such a flip-flop.
  • m is an integer.
  • frequency division from the oscillator signal provides m signals with different phase positions and a step width of 360 ° to one another divided by the number m of signals.
  • the frequency divider in the forward path can be designed as an inverter, which inherently generates the required phase positions of 0 ° and 180 °.
  • the control unit which is a ⁇ modulator
  • the two least significant bits that the ⁇ modulator emits are preferably used. These are also known as LSB, least significant bit. Two bits are sufficient to be able to switch between the preferred four phase-different signals.
  • a loop filter is preferably provided in the forward path for coupling the phase comparator to the oscillator.
  • the loop filter is preferably designed for a control bandwidth of the phase locked loop that is as large as the modulation bandwidth.
  • the loop bandwidth is preferably so large that modulation is possible via the sigma-delta modulator and / or the control unit.
  • FIG. 1 shows an exemplary embodiment of a phase locked loop according to the invention with a modulator on the basis of a block diagram
  • FIG. 2 waveforms of selected signals in a circuit according to FIG. 1,
  • Figure 3 shows a development of the circuit of Figure 1 applied to a DECT or WDCT system
  • FIG. 4 shows the basic circuit diagram of a ⁇ PLL according to the prior art.
  • FIG. 1 shows a phase locked loop with a phase comparator 1 with two inputs and one output.
  • a reference frequency generator can be connected to one of the two inputs of the phase detector 1 and supplies a reference frequency f re f, not shown here.
  • a loop filter 3, which is designed as a low-pass filter, is connected to the output of the phase detector 1 via a charge pump circuit 2.
  • the control input of a voltage-controlled oscillator 4 is connected to the output of the loop filter 3.
  • the output of the voltage-controlled oscillator 4, at which a signal with an oscillator frequency f V co is provided, is connected to a frequency divider 5.
  • the frequency divider 5 is designed as a feedback master-slave D flip-flop and has four outputs.
  • the four outputs of the frequency divider 2, which causes a frequency halving, are all designed to tap the output frequency f ⁇ ut ', which corresponds to half the oscillator frequency f V co.
  • the signals that can be tapped at the four outputs of the frequency divider 5 have a phase offset of 90 ° with respect to one another.
  • the four outputs of the frequency divider 2 are connected to four inputs of a 4: 1 multiplexer 7 each assigned to them.
  • the signals transmitted in this case, each phase-shifted by 90 ° to one another, are designated I, Q, I 'and Q'. There is a phase shift of 180 ° between the signals I and I ', while there is a phase shift of 90 ° between the orthogonal components I and Q.
  • the output of the multiplexer 7 is connected to the input of a multi-modulus divider 8, the output of which is in turn coupled to a further input of the phase detector 1 for the transmission of a signal with a divided frequency f ⁇ i.
  • Multiplexer 7 and multi-modulus divider 8 are controlled by a ⁇ modulator 9, 10.
  • the ⁇ modulator 9 has a plurality of control outputs, two of which are connected to a control unit 10, the output of which is connected to the control input of the multiplexer 7. With the control input of the multi-modulus divider, a number of control lines corresponding to the number of divider stages are connected between ⁇ modulator 9 and divider 8.
  • the oscillator 4 oscillates at twice the output frequency f ou t.
  • the oscillator is controlled by a comparison result of a reference frequency f re f and the divided, feedback frequency f ⁇ iv D; "- e peculiarity of the principle described is due to the fact that an additional frequency divider in the forward path of the phase locked loop, namely frequency divider 5 is provided This provides the output frequency in four different phases prepared, can be selected between those with multiplexer 7 relation.. the output frequency f Q ut thus results in a step size ⁇ N ⁇ 1 based on the divider ratio.
  • the proposed PLL it is possible to switch not only in frequency steps that are predetermined by the reference frequency f ref , in this example 40 MHz, but in increments of 10 MHz due to the factor 0.25.
  • the instantaneous frequency varies over a smaller frequency range, so that the quantization noise is also reduced by the factor of the division step reduction.
  • a division increment ⁇ N of 0.25 is achieved. This results in a reduction of the interference stroke by a factor of 4, which corresponds to a spectral reduction of the phase noise by 12 dB.
  • the two least significant bits Cl, C0 of the ⁇ modulator are used to control the multiplexer via control unit 10. If the word 01 is present at these two input bits, it is divided by 0.25 by within an entire Divider cycle l: f d i v is advanced by an input phase.
  • the proposed principle shows a transmitter concept with high spectral purity that can be used to generate frequency and / or phase modulated signals or alternatively as a frequency synthesizer.
  • the full modulation bandwidth is transmitted via the phase locked loop.
  • the quantization noise of the ⁇ modulator is reduced as explained. This is possible because the VCO operates at twice the output frequency f ou t and a total of four signals which are phase-shifted from one another in steps of 90 ° are generated by a subsequent two-frequency divider.
  • the proposed principle advantageously avoids the need for a precise adaptation between analog and digital parts of the circuit, as would occur, for example, with two-point modulation.
  • Figure 3 shows an application example of the principle described according to the invention, in which the transmission concept is further developed and designed such that it is also for radio transmitters according to the DECT (Digital Enhanced Cordless Telecommunication) standard in a frequency range from 1880 MHz to 1900 MHz and for WDCT, which works in the ISM (Industrial Scientific and Medical) band from 2.4 to 2.48 GHz.
  • DECT Digital Enhanced Cordless Telecommunication
  • ISM International Scientific and Medical
  • the multi-modulus divider comprises a divider chain with five two / three frequency divider stages connected in series, each of which can be switched between the divider values 2 and 3. This results in a range of adjustable divisor values from N equal to 32 to N equal to 63.
  • the ⁇ modulator 9 is connected to the multi-modulus divider 8 via five control lines C2 to C6, of which one control line drives a frequency divider stage. Two additional control lines, namely the two least significant bits, C0 and Cl, control the multiplexer 7 via the control unit 10.
  • a summing element 11 is provided on the input side of the ⁇ modulator 9 and has two inputs. A channel word can be fed to a first input and digital modulation data can be fed to a second one. The channel word is used to set the desired transmission channel.
  • the VCO 4 has a band switchover and generates frequencies in the band range 3.8 GHz and 4.9 GHz, in each case twice the frequencies of the frequency bands of DECT and ISM band. These are around 1.9 GHz and around 2.45 GHz.
  • phase locked loop shown in FIG. 4 has already been described in the introduction to the description.

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

Es ist ein Phasenregelkreis mit Modulator vorgesehen, der auf einer ΣΔ-Fractional N-Phasenregelschleife beruht. Im Vorwärtszweig der PLL ist am Ausgang des Oszillators (4) ein zusätzlicher Frequenzteiler (5) vorgesehen, der die Ausgangsfrequenz (fout) der PLL in mehreren, verschiedenen Phasenlagen bereitstellt. Ein dem Multi-Modulus-Teiler (8) im Rückkopplungspfad der PLL vorgeschalteter Multiplexer (7), der wie der Teiler (8) vom ΣΔ-Modulator (9) angesteuert wird, wählt die jeweils gewünschte Phasenlage aus. Hierdurch kann die minimale Schrittweite der Teilerfaktoren auf Werte kleiner 1 bezogen auf die Ausgangsfrequenz (fout) verringert werden, wodurch das Quantisierungsrauschen signifikant verringert ist. Die PLL-Bandbreite kann daher mit Vorteil so groß sein wie die Modulationsbandbreite.

Description

Beschreibung
Phasenregelkreis mit Modulator
Die vorliegende Erfindung betrifft einen Phasenregelkreis mit Modulator.
Normalerweise werden zur Erzeugung veränderbarer Trägerfrequenzen für die Nachrichtenübertragung Phasenregelschleifen verwendet, sogenannte Phase Locked Loop, PLL.
Eine derartige PLL-Schaltung ist anhand eines Blockschaltbilds in Figur 4 gezeigt. Dabei steuert in einem Vorwärtspfad ein Phasenvergleicher 1 einen Oszillator 4 an. Die Ansteue- rung erfolgt über eine Ladungspumpenschaltung 2 und ein Tiefpassfilter 3. Der Phasenvergleicher in einer PLL wird auch als Phasendetektor oder Phasen-/Frequenzdetektor bezeichnet. In einem Rückfuhrungszweig der PLL ist ein Frequenzteiler 8 vorgesehen, der die Oszillatorfrequenz fVco frequenzmäßig herunterteilt. Im Phasenvergleicher 1 wird die heruntergeteilte Frequenz fVco m^ einer Bezugsfrequenz fref verglichen. Die gewünschte Ausgangsfrequenz fVco kann bei einer derartigen Anordnung durch Verändern des Frequenzteilerverhältnisses im Rückkopplungspfad eingestellt werden.
Für moderne, digitale Funksysteme kann zur Trägerfrequenzerzeugung und zur digitalen Frequenzmodulation eine Weiterbildung der beschriebenen PLL verwendet werden, welche als ΣΔ- Fractional N-PLL bezeichnet wird. Dabei ist, wie anhand von Figur 4 gezeigt, der Teiler 8 im Rückfuhrungszweig als Multi- Modulus-Teiler ausgebildet, der von einem digitalen ΣΔ- Modulator 9 angesteuert wird. Die gewünschte Frequenzmodulation erfolgt dabei digital über die Variation des Frequenzteilerwerts des Multi-Modulus-Teilers 8.
In dem Dokument US 6,008,703 ist eine derartige PLL mit ΣΔ- Modulator beschrieben. Die dort angegebene PLL umfaßt im Vor- wärtszweig einen Phasen-/Frequenzdetektor, der über ein Schleifenfilter einen spannungsgesteuerten Oszillator ansteuert. Im Rückfuhrungszweig ist ein Multi-Modulus- eiler vorgesehen, den ein digitaler ΣΔ-Modulator ansteuert. Der ΣΔ- Modulator wiederum wird zum einen mit Informationen über die gewünschte Trägerfrequenz und zum anderen mit aufbereiteten und gefilterten digitalen Modulationsdaten gespeist .
Bei der Dimensionierung oder Auslegung einer derartigen Pha- senregelschleife ist die Wahl der Bandbreite der Phasenregel- schleife von besonders großer Bedeutung. Dabei muß ein Kompromiß gefunden werden zwischen Rauscheigenschaften und Modulationsbandbreite. Einerseits soll das Rauschen möglichst gering sein, beispielsweise um in verschiedenen Funkspezifika- tionen vorgeschriebene, spektrale Sendemasken einzuhalten. Dies bedingt die Auswahl einer geringen Schleifenbandbreite. Dem steht andererseits entgegen, daß die Übertragung modulierter Daten bei modernen Anwendungen der Nachrichtentechnik eine hohe Bandbreite erfordert .
Ein systembedingter, dominanter Rauschanteil entsteht durch das Quantisierungsrauschen des ΣΔ-Modulators selbst. Der ΣΔ- Modulator steuert normalerweise den Multi-Modulus-Teiler an und bewirkt dabei ein zufälliges Umschalten zwischen ganzzah- ligen Teilerverhältnissen.
Ein Multi-Modulus-Teiler, welcher wie in dem Dokument US 6,008,703 eine Serienschaltung mehrerer Zwei-/Drei- Frequenzteiler umfaßt, bietet eine Menge ganzzahliger Teiler- werte, die sich nach der Vorschrift
Figure imgf000004_0001
mit L = Anzahl der Zwei/Drei-Teilerstufen und N0 = 2L. Unter einem Zwei/Drei-Teiler ist dabei ein Frequenzteiler verstanden, dessen Frequenzteilerverhältnis zwischen den Teilerwerten durch 2 und durch 3 umgeschaltet werden kann. Die Steuerleitungen, mit denen der Modulator den Multi-Modulus- Teiler ansteuert, sind dabei durch das Intervall C_,._ bis C0 bezeichnet. Das quasi zufällige Umschalten des Teilerfaktors durch den ΣΔ-Modulator bei einer Variation des Teilerwertes führt bei dem beschriebenen Prinzip zu einer minimalen Schrittweite des Teilerfaktors von ΔN von 1. Dieses quasi zufällige Umschalten des Teilerfaktors bewirkt aber auch eine zeitliche Änderung der Frequenz und erzeugt dadurch einen sogenannten Frequenz- oder Phasenstörhub.
Der ΣΔ-Modulator verteilt die Leistung dieses Quantisierungsrauschens entsprechend seiner Rauschübertragungsfunktion über das Frequenzband. Das Quantisierungsrauschen wird dadurch von tiefen zu höheren Frequenzen verschoben. Dies wird auch als Rest-FM-Jitter, englisch: residual FM, oder auch als Phasen- rauschen bezeichnet. Die Größe dieses Störhubs bestimmt das
Signal-zu-Rausch-Verhältnis, englisch: SNR, signal-to-noise ratio, des frequenz- bzw. phasenmodulierten Trägersignals und wirkt sich daher auch signifikant auf die Systemeigenschaften eines derartigen Senders aus, wie beispielsweise dessen Nach- barkanalStörungen.
Zudem können Schwierigkeiten durch die bereits erwähnte geforderte Einhaltung einer spektralen Sendemaske bei praktisch allen Telekommunikationsstandards auftreten.
Die beschriebene Problematik wird bei dem erwähnten Dokument US 6,008,703 dadurch zu lösen versucht, daß die Bandbreite der Regelschleife deutlich kleiner ausgelegt wird, als es die Übertragung der modulierten Daten eigentlich erfordert. Um den dadurch bedingten Frequenzgang des Schleifenfilters zu kompensieren, werden die zu modulierenden Daten vor der Einspeisung in den ΣΔ-Modulator zunächst mit Hilfe eines Filters digital vorkompensiert . Dabei werden hohe Frequenzanteile di gital angehoben. Ein wesentlicher Nachteil dieses Prinzips ist die dabei erforderliche, hochgenaue Anpassung zwischen dem digitalen Filter zur Kompensation und dem analogen Schleifenfilter.
Das analoge Schleifenfilter unterliegt beispielsweise Temperaturdrift-Effekten, Alterungseinflüssen, Fertigungsschwankungen et cetera. Wenn hierdurch die Bandbreite der Regel- schleife verändert wird, bewirkt die digitale Vorkompensation eine zu starke oder zu schwache Anhebung der höheren Frequenzanteile.
Eine andere Möglichkeit zur Kompensation der verringerten Schleifenbandbreite bietet die sogenannte Zweipunkt-
Modulation. Dabei werden die Modulationsdaten an zwei unterschiedlichen Einkoppelpunkten in den Phasenregelkreis eingespeist. Dies erfolgt normalerweise einerseits über den Frequenzteiler und andererseits am Eingang des gesteuerten Os- zillators. Der Modulationspunkt am Frequenzteiler weist dabei Tief aßeigenschaften auf, während der analoge Modulations- punkt am Oszillatoreingang Hochpaß-Eigenschaften hat. Somit ergibt sich in der Summe eine konstante Übertragungsfunktion für die Modulationsdaten. Problematisch ist jedoch auch bei der Zweipunkt-Modulation die Vermeidung von Fehlanpassungen zwischen dem analogen und dem digitalen Signalpfad. Umgekehrt formuliert sind bei einer Zweipunkt-Modulation die Matching- Anforderungen zwischen analogen und digitalen Signalpfaden sehr hoch.
In der Druckschrift US 6,424,192 Bϊ ist eine Fractional-N PLL gezeigt mit einem Multiple-Feedback VCO, an den ein Multiplexer angeschlossen ist. Dadurch kann bei gleichem Kanalraster die Referenzfrequenz erhöht und dadurch das Phasenrauschen des VCO verringert werden. Aufgabe der vorliegenden Erfindung ist es, einen Phasenregelkreis mit Modulator anzugeben, bei dem Anpassungsprobleme digitaler und analoger Schaltungsteile vermieden sind und den- noch eine signifikante Verbesserung der Rauscheigenschaften erzielt werden kann.
Erfindungsgemäß wird die Aufgabe gelöst durch einen Phasenregelkreis mit Modulator, aufweisend: einen Vorwärtspfad, umfassend
- einen Phasenvergleicher mit einem ersten Eingang zum Zuführen eines Signals mit einer Bezugsfrequenz und mit einem zweiten Eingang,
- einen gesteuerten Oszillator mit einem Steuereingang, der mit einem Ausgang des Phasenvergleichers gekoppelt ist, und
- einen Frequenzteiler mit einem Signaleingang, der mit einem Ausgang des gesteuerten Oszillators verbunden ist, mit einem Ausgang, der den Signalausgang zum Abgreifen eines Signals mit einer Ausgangsfrequenz des Phasenregelkreises bildet sowie mit zumindest drei weiteren Ausgängen, ausgebildet zum Abgreifen jeweiliger, bezüglich des Signalausganges phasenverschobener Signale mit der Ausgangsfrequenz, und aufweisend einen Rückkopplungspfad umfassend
- einen Multiplexer mit mehreren, jeweils den Ausgängen des Frequenzteilers zugeordneten und damit verbundenen Eingängen, mit einem Ausgang sowie mit zumindest einem Steuereingang,
- einen Multi-Modulus-Teiler mit einem Eingang, der mit dem Ausgang des Multiplexers verbunden ist, mit einem Ausgang, der an den zweiten Eingang des Phasenvergleichers angeschlossen ist, und mit zumindest einem Steuereingang zur Vorwahl des Teilerverhältnisses und
- eine Steuereinheit, die mit den Steuereingängen des Multiplexers und des Multi-Modulus-Teilers gekoppelt ist, wobei die Steuereinheit als Sigma-Delta-Modulator ausgebildet ist . Gemäß dem vorgeschlagenen Prinzip wird das Quantisierungsrauschen dadurch reduziert, daß die minimale Teilerschrittweite ΔN verringert ist. Diese ist gemäß dem vorgeschlagenen Prin- zip kleiner als 1, so daß der Phasenregelkreis mit einer
Schrittweite umschalten kann, welche kleiner ist als die dem Phasenvergleicher zugeführte Referenz- oder Bezugsfrequenz. Die Verringerung der minimalen Teilerschrittweite auf Werte kleiner 1 ist dabei stets auf die Ausgangsfrequenz des Pha- senregelkreises bezogen.
Die Verringerung der Schrittweite des Multi-Modulus-Teilers führt dazu, daß die Momentanfrequenz über einen kleineren Frequenzbereich variiert. Dadurch wiederum reduziert sich der FM-Störhub, da das gesamte Quantisierungsrauschen des ΣΔ-
Modulators um den Faktor der Teilerschrittverkleinerung verringert wird.
Zur Verringerung der Schrittweite ΔN wird gemäß dem vorge- schlagenen Prinzip die Ausgangsfrequenz in verschiedenen Phasenlagen abgegeben, zwischen denen bezüglich der Rückführung in den Rückführungszweig umgeschaltet wird.
Gemäß dem vorgeschlagenen Prinzip kann folglich mit Vorteil die Bandbreite der Regelschleife so groß wie die Modulationsbandbreite festgelegt werden. Somit kann sowohl eine digitale Vorkompensation als auch eine Zweipunkt-Modulation entfallen. Demnach treten keine Fehlanpassungen durch Drifteffekte im Analogteil auf.
Gemäß einer bevorzugten Weiterbildung des vorgeschlagenen Prinzips ist als Frequenzteiler im Vorwärtszweig ein durch Zwei-Frequenzteiler vorgesehen, der die Oszillatorfrequenz halbiert und als Ausgangsfrequenz des Regelkreises abgibt.
Demgemäß wird der gesteuerter Oszillator so ausgelegt, daß "er auf der doppelten Ausgangsfrequenz schwingt . Frequenzteiler durch zwei sind besonders präzise und mit geringem Aufwand implementier- und integrierbar. Beispielsweise können D-Flip-Flops als Frequenzhalbierer verwendet werden.
Gemäß einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung hat der Frequenzteiler vier Ausgänge, an denen insgesamt vier zueinander in Schritten von 90° phasenverschobene Signale bereitgestellt werden, welche jeweils die Ausgangsfrequenz haben. Der Einsatz von vier Signalen mit den Phasenlagen 0°, 90°, 180° und 270° bietet eine auf die Ausgangsfrequenz bezogene Teilerschrittweite ΔN von 0,25. Dadurch wird der FM-Störhub um den Faktor 4 verringert. Dies entspricht einer spektralen Absenkung des Phasenrauschens um 12 dB.
Besonders vorteilhaft kann zur Erzeugung der vier phasenverschobenen Signale ein rückgekoppeltes Master-Slave-D-Flip- Flop verwendet werden. An einem derartigen Flip-Flop stehen ohnehin inhärent vier Signale mit den Phasenlagen 0°, 90°, 180° und 270° zur Verfügung.
Verallgemeinert kann anstelle der Schrittweite ΔN von 0,25 auch jede andere Schrittweite mit dem vorgeschlagenen Prinzip erzielt werden, die der Vorschrift ΔN = l:m genügt, wobei m eine ganze Zahl ist. Demnach kann eine beliebige Schrittweite, die dem Kehrwert einer ganzen Zahl entspricht, eingestellt werden. Hierfür werden durch Frequenzteilung aus dem Oszillatorsignal m Signale mit unterschiedlicher Phasenlage und einer Schrittweite zueinander von 360° geteilt durch die Anzahl m der Signale bereitgestellt.
Wenn lediglich eine minimale Schrittweite ΔN von 0,5 bereitgestellt werden soll, kann der Frequenzteiler im Vorwärtspfad als Inverter ausgeführt sein, der inhärent die erforderlichen Phasenlagen von 0° und 180° erzeugt. Zur Ansteuerung des Multiplexers durch die Steuereinheit, welche ein ΣΔ-Modulator ist, werden bevorzugt die zwei geringwertigsten Bits, die der ΣΔ-Modulator abgibt, verwendet. Diese werden auch als LSB, least significant bit, bezeichnet. Zwei Bit genügen, um zwischen den bevorzugten vier phasenverschiedenen Signalen umschalten zu können.
Im Vorwärtspfad ist zur Kopplung des Phasenvergleichers mit dem Oszillator bevorzugt ein Schleifenfilter vorgesehen. Das Schleifenfilter ist dabei gemäß dem vorgeschlagenen Prinzip bevorzugt für eine Regelbandbreite des Phasenregelkreises ausgelegt, die so groß ist wie die Modulationsbandbreite.
Bei dem vorliegenden Phasenregelkreis ist die Schleifenband- breite bevorzugt so groß, daß eine Modulation über den Sigma- Delta-Modulator und/oder die Steuereinheit möglich ist.
Weitere Einzelheiten und vorteilhafte Ausgestaltungen des vorgeschlagenen Prinzips sind Gegenstand der Unteransprüche.
Die Erfindung wird nachfolgend an mehreren Ausführungsbei- spielen anhand der Zeichnungen näher erläutert.
Es zeigen:
Figur 1 ein Ausführungsbeispiel eines erfindungsgemäßen Phasenregelkreises mit Modulator anhand eines Blockschaltbildes ,
Figur 2 Signalverläufe ausgewählter Signale bei einer Schaltung gemäß Figur 1,
Figur 3 eine Weiterbildung der Schaltung von Figur 1 angewandt auf ein DECT- bzw. WDCT-System und
Figur 4 das Prinzipschaltbild einer ΣΔ-PLL gemäß Stand der Technik. Figur 1 zeigt einen Phasenregelkreis mit einem Phasenvergleicher 1 mit zwei Eingängen und einem Ausgang. An einen der beiden Eingänge des Phasendetektors 1 ist ein Referenzfre- quenzgenerator anschließbar, der eine Bezugsfrequenz fref liefert, hier nicht eingezeichnet. An den Ausgang des Phasendetektors 1 ist über eine Ladungspumpenschaltung 2 ein Schleifenfilter 3 angeschlossen, welches als Tiefpaß ausgeführt ist. An den Ausgang des Schleifenfilters 3 ist der Steuereingang eines spannungsgesteuerten Oszillators 4 angeschlossen. Der Ausgang des spannungsgesteuerten Oszillators 4, an dem ein Signal mit einer Oszillatorfrequenz fVco ke- reitgestellt wird, ist an einen Frequenzteiler 5 angeschlossen. Der Frequenzteiler 5 ist als rückgekoppeltes Master- Slave-D-Flip-Flop ausgebildet und hat vier Ausgänge. Die vier Ausgänge des Frequenzteilers 2, der eine Frequenzhalbierung bewirkt, sind alle ausgelegt zum Abgreifen der Ausgangsfrequenz fσut' welche der halben Oszillatorfrequenz fVco entspricht. Die an den vier Ausgängen des Frequenzteilers 5 ab- greifbaren Signale weisen jedoch zueinander einen Phasenversatz von jeweils 90° auf. Einer der vier Ausgänge des Frequenzteilers 5, an den ein Ausgangsverstärker 6 angeschlossen ist, bildet den Ausgang des Phasenregelkreises.
Die vier Ausgänge des Frequenzteilers 2 sind an vier jeweils ihnen zugeordneten Eingängen eines 4:1 Multiplexers 7 angeschlossen. Die hierbei übermittelten, jeweils um 90° zueinander phasenverschobenen Signale sind mit I, Q, I' und Q' bezeichnet . Zwischen den Signalen I und I ' besteht eine Phasen- Verschiebung von 180°, während zwischen den orthogonalen Komponenten I und Q eine Phasenverschiebung von 90° existiert. Der Ausgang des Multiplexers 7 ist an den Eingang eines Mul- ti-Modulus-Teilers 8 angeschlossen, dessen Ausgang wiederum an einen weiteren Eingang des Phasendetektors 1 zur Übermitt- lung eines Signals mit heruntergeteilter Frequenz f^i angekoppelt ist. Multiplexer 7 und Multi-Modulus-Teiler 8 werden von einem ΣΔ-Modulator 9, 10 angesteuert. Hierfür weist der ΣΔ-Modulator 9 eine Vielzahl von Steuerausgängen auf, von denen zwei an eine Steuereinheit 10 angeschlossen sind, deren Ausgang mit dem Steuereingang des Multiplexers 7 verbunden ist. Mit dem Steuereingang des Multi-Modulus-Teilers sind ei- ne der Anzahl der Teilerstufen entsprechende Zahl von Steuerleitungen zwischen ΣΔ-Modulator 9 und Teiler 8 geschaltet.
Bei der vorgeschlagenen ΣΔ-fractional N-PLL schwingt der Oszillator 4 auf der doppelten Ausgangsfrequenz fout • Gesteuert wird der Oszillator durch ein Vergleichsergebnis einer Bezugsfrequenz fref und der heruntergeteilten, rückgekoppelten Frequenz f^iv D;"-e Besonderheit des beschriebenen Prinzips liegt zum einen darin, daß ein zusätzlicher Frequenzteiler im Vorwärtspfad der Phasen-Regelschleife, nämlich Frequenzteiler 5, vorgesehen ist. Dieser stellt die Ausgangsfrequenz in vier verschiedenen Phasenlagen bereit, zwischen denen mit Multiplexer 7 ausgewählt werden kann. Bezogen auf die Ausgangsfrequenz fQut ergibt sich damit eine auf das Teilerverhältnis bezogene Schrittweite ΔN < 1. Gemäß der vorgeschlagenen PLL ist es möglich, nicht nur in Frequenzschritten umzuschalten, die durch die Bezugsfrequenz fref vorgegeben sind, von in diesem Beispiel 40 MHz, sondern in durch den Faktor 0,25 bedingten Schrittweiten von vorliegend 10 MHz.
Mit der geringeren Schrittweite variiert die Momentanfrequenz über einen kleineren Frequenzbereich, so daß sich auch das Quantisierungsrauschen um den Faktor der Teilerschrittverkleinerung verringert . Bei Verwendung von vier Phasenlagen wird eine Teilerschrittweite ΔN von 0,25 erzielt. Dies be- wirkt eine Reduzierung des Störhubs um den Faktor 4, was einer spektralen Absenkung des Phasenrauschens um 12 dB entspricht .
Die zwei geringwertigsten Bits Cl, C0 des ΣΔ-Modulators wer- den zum Ansteuern des Multiplexers über Steuereinheit 10 verwendet. Liegt an diesen beiden Eingangsbits das Wort 01 an, so wird durch 0,25 geteilt, indem innerhalb eines gesamten Teilerzyklusses l:fdivum eine Eingangsphase weitergeschaltet wird.
Dieser Zustand, bei dem die Eingangsphase um 90° verschoben ist und sich bei der Ausgangsphase eine Schrittweite ΔN von 0,25 ergibt, ist in Figur 2 mit a) bezeichnet. Sind die Eingangsbits Cl, C0 gleich dem Wort 10, so wird durch 0,5 geteilt, indem innerhalb eines gesamten Teilerzyklusses um zwei Phasen, also 180°, weitergeschaltet wird. Dies ist in Figur 2 mit dem Buchstaben b) bezeichnet. Entsprechend ergibt sich bei den beiden LSB Cl, CO = 11 eine Teiler-Schrittweite ΔN gleich 0,75, was in Figur 2 bezüglich Eingangs- und Ausgangsphasenlage mit dem Buchstaben c) in der jeweils untersten Zeile der Darstellung gezeigt ist.
Das vorgeschlagene Prinzip zeigt ein Senderkonzept mit hoher spektraler Reinheit, das zur Erzeugung frequenz- und/oder phasenmodulierter Signale oder alternativ als Frequenz- Synthesizer verwendet werden kann. Bei dem beschriebenen Prinzip wird die volle Modulationsbandbreite über die Phasen- regelschleife übertragen. Um diese hohe Bandbreite zu ermöglichen, ist das Quantisierungsrauschen des ΣΔ-Modulators wie erläutert reduziert. Dies ist dadurch möglich, daß der VCO auf der doppelten Ausgangsfrequenz fout arbeitet und durch einen anschließenden Durch-Zwei-Frequenzteiler insgesamt vier in Schritten von 90° zueinander phasenverschobene Signale erzeugt werden.
Mit den dadurch bereitgestellten Phasenlagen kann eine Auflö- sung der Teilerschritte von ΔN = 0,25 erzielt werden, so daß gegenüber einer herkömmlichen Architektur mit der Schrittweite ΔN = 1 das Phasenrauschen, bedingt durch das Umschalten des Multi-Modulus-Teilers, um 12 dB abgesenkt werden kann. Das vorgeschlagene Prinzip vermeidet dabei mit Vorteil das Erfordernis einer genauen Anpassung zwischen Analog- und Digitalteilen der Schaltung, wie es beispielsweise bei einer Zweipunktmodulation auftreten würde. Figur 3 zeigt ein Anwendungsbeispiel des beschriebenen Prinzips gemäß der Erfindung, bei dem das Sendekonzept dahingehend weitergebildet und ausgelegt ist, daß es zugleich für Funksender gemäß dem DECT (Digital Enhanced Cordless Telecom- munication) -Standard in einem Frequenzbereich von 1880 MHz bis 1900 MHz und für WDCT, welches im ISM (Industrial Scienti- fic and Medical) -Band von 2,4 bis 2,48 GHz arbeitet, verwendet werden kann.
Da die Schaltung von Figur 3 mit derjenigen von Figur 1 in Aufbau und vorteilhafter Funktionsweise weitgehend übereinstimmt, wird diese Beschreibung insoweit nicht wiederholt.
Bei der Schaltung von Figur 3 umfaßt der Multi-Modulus-Teiler eine Teilerkette mit fünf in Serie geschalteten Zwei/Drei- Frequenzteilerstufen, welche jeweils zwischen den Teilerwerten 2 und 3 umschaltbar sind. Hierdurch ergibt sich ein Bereich der einstellbaren Teilerwerte von N gleich 32 bis N gleich 63.
Der ΣΔ-Modulator 9 ist mit dem Multi-Modulus-Teiler 8 über fünf Steuerleitungen C2 bis C6 verbunden, von denen je eine Steuerleitung je eine Frequenz-Teilerstufe ansteuert. Zwei zusätzliche Steuerleitungen, nämlich die beiden geringwertigsten Bits, C0 und Cl, steuern über das Steuergerät 10 den Multiplexer 7 an. Eingangsseitig am ΣΔ-Modulator 9 ist ein Summierglied 11 vorgesehen, welches zwei Eingänge hat. An einem ersten Eingang ist ein Kanalwort und an einem zweiten sind digitale Modulationsdaten zuführbar. Das Kanalwort dient dabei zur Einstellung des gewünschten Sendekanals.
Der VCO 4 weist vorliegend eine Bandumschaltung auf und erzeugt Frequenzen im Bandbereich 3,8 GHz und 4,9 GHz, jeweils die doppelten Frequenzen der Frequenzbänder von DECT und ISM- Band. Diese liegen bei circa 1,9 GHz beziehungsweise bei circa 2,45 GHz. Berücksichtigt man neben den Teilerverhältnissen N von 32 bis 63 des Multi-Modulus-Teilers 8 zusätzlich die mit dem Frequenzteiler 5 und Multiplexer 7 möglichen Schrittweiten ΔN von 0,25, so ergibt sich insgesamt für die beschriebene ΣΔ-fractional N-PLL, daß Teilerwerter von 32 bis 63,75 mit einer Schrittweite von 0,25 einstellbar sind.
Die Phasenregelschleife, die in Figur 4 gezeigt ist, wurde bereits in der Beschreibungseinleitung beschrieben.
Bezugszeichenliste
1 Phasendetektor
2 Ladungspumpe 3 Schleifenfilter
4 Oszillator, gesteuert
5 : 2-Frequenzteiler
6 Ausgangsverstärker
7 Multiplexer 8 Multi-Modulus Teiler
9 ΣΔ-Modulator
10 Steuereinheit
11 Summierglied
N Teilungsfaktor L Teilerstufenanzahl fref Bezugsfrequenz ^out Ausgangsfrequenz fvco Oszillatorfrequenz ΔN minimale Schrittweite

Claims

Patentansprüche
1. Phasenregelkreis mit Modulator, aufweisend einen Vorwärtspfad, umfassend - einen Phasenvergleicher (1) mit einem ersten Eingang zum
Zuführen eines Signals mit einer Bezugsfrequenz (fref) u d mit einem zweiten Eingang,
- einen gesteuerten Oszillator (4) mit einem Steuereingang, der mit einem Ausgang des Phasenvergleichers (1) gekoppelt ist, und
- einen Frequenzteiler (5) mit einem Signaleingang, der mit einem Ausgang des gesteuerten Oszillators (4) verbunden ist, mit einem Ausgang, der den Signalausgang zum Abgreifen eines Signals mit einer Ausgangsfrequenz (f0ut) ^es Phasen- regelkreises bildet sowie mit zumindest drei weiteren Ausgängen, ausgebildet zum Abgreifen jeweiliger, bezüglich des Signalausganges phasenverschobener Signale mit der Ausgangsfrequenz (fout) , aufweisend einen Rückkopplungspfad umfassend - einen Multiplexer (7) mit mehreren, jeweils den Ausgängen des Frequenzteilers (5) zugeordneten und damit verbundenen Eingängen, mit einem Ausgang sowie mit zumindest einem Steuereingang und
- einen Multi-Modulus-Teiler (8) mit einem Eingang, der mit dem Ausgang des Multiplexers (7) verbunden ist, mit einem
Ausgang, der an den zweiten Eingang des Phasenvergleichers (1) angeschlossen ist, und mit zumindest einem Steuereingang zur Vorwahl des Teilerverhältnisses und aufweisend eine Steuereinheit (9) , die mit den Steuereingän- gen des Multiplexers und des Multi-Modulus-Teilers gekoppelt ist, wobei die Steuereinheit (9) als Sigma-Delta- Modulator ausgebildet ist.
2 . Phasenregelkreis nach Anspruch 1 , d a d u r c h g e k e n n z e i c h n e t , daß der Frequenzteiler (5) als Durch-Zwei-Frequenzteiler ausgelegt ist, derart, daß die Frequenz des vom gesteuerten Oszil- lator (4) an dessen Ausgang bereitgestellten Signals (f co) der doppelten Ausgangsfrequenz (f0ut) entspricht.
3. Phasenregelkreis nach Anspruch 1 oder 2 , d a d u r c h g e k e n n z e i c h n e t, daß der Frequenzteiler (5) vier Ausgänge hat, ausgebildet zur Bereitstellung von vier zueinander in Schritten von 90 Grad phasenverschobenen Signalen mit der Ausgangsfrequenz (f0ut) ■
4. Phasenregelkreis nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, daß ein Steuerglied (10) vorgesehen ist, das den Steuereingang des Multiplexers (7) mit dem Sigma-Delta-Modulator (9) koppelt, und das eine Steuereingang aufweist, ausgelegt zur Zu- führung von zumindest zwei Steuerbits (Cg, C-[) , welche die von dem Sigma-Delta-Modulator (9) gelieferten geringwertigsten Bits sind.
5. Phasenregelkreis nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, daß zur Kopplung des Phasenvergleichers (1) mit dem Steuereingang des gesteuerten Oszillators (4) eine Serienschaltung umfassend eine Ladungspumpenschaltung (2) und ein Schleifenfilter (3) vorgesehen ist.
6. Phasenregelkreis nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, daß der Multi-Modulus-Teiler (8) eine Serienschaltung mehrerer 2/3 -Frequenzteilerstufen und/oder 1/2/3-Frequenzteilerstufen umfaßt, bei denen jeweils zwischen einem Frequenzteilerverhältnis von zwei und einem Frequenzteilerverhältnis von drei bzw. zwischen einem Frequenzteilerverhältnis von eins, einem Frequenzteilerverhältnis von zwei und einem Frequenzteilerverhältnis von drei umgeschaltet werden kann.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4327666B2 (ja) * 2004-06-23 2009-09-09 株式会社ルネサステクノロジ 無線送信回路及びそれを用いた送受信機
DE102005050828B4 (de) * 2004-12-22 2011-08-18 Texas Instruments Deutschland GmbH, 85356 Verfahren und Vorrichtung zur Teilung einer Frequenz durch einen Fraktionalteiler und Fraktional-n-PLL
US7496168B2 (en) * 2005-04-27 2009-02-24 Agere Systems Inc. Phase-locked loop using multi-phase feedback signals
DE102005030356B4 (de) * 2005-06-29 2011-07-07 Infineon Technologies AG, 81669 Digitaler Phasenregelkreis und Verfahren zur Regelung eines digitalen Phasenregelkreises
US7859346B2 (en) * 2007-01-10 2010-12-28 Mstar Semiconductor, Inc. Clock generator and associated self-test and switching-control method
TWI332320B (en) * 2007-03-20 2010-10-21 Etron Technology Inc Spread spectrum clock generator
US7639088B2 (en) * 2007-09-27 2009-12-29 Nanoamp Mobile, Inc. Phase-locked loop start-up techniques
CN101217277B (zh) * 2008-01-15 2010-12-29 凌阳科技股份有限公司 非整数除频器以及可产生非整数时脉信号的锁相回路
US7636020B1 (en) * 2008-05-13 2009-12-22 Atheros Communications, Inc. Mitigating fractional spurs in fractional-N frequency synthesizer systems
US8044742B2 (en) 2009-03-11 2011-10-25 Qualcomm Incorporated Wideband phase modulator
US8222965B1 (en) * 2009-09-18 2012-07-17 Dust Networks, Inc. Radio frequency modulator
US8588720B2 (en) * 2009-12-15 2013-11-19 Qualcomm Incorproated Signal decimation techniques
US9000858B2 (en) * 2012-04-25 2015-04-07 Qualcomm Incorporated Ultra-wide band frequency modulator
US9166604B2 (en) 2012-04-25 2015-10-20 Infineon Technologies Ag Timing monitor for PLL
GB2524041A (en) * 2014-03-12 2015-09-16 Nordic Semiconductor Asa Frequency synthesizer
US10116314B1 (en) * 2017-11-01 2018-10-30 Nvidia Corporation Multi-mode frequency divider
US11418205B1 (en) * 2021-03-22 2022-08-16 Infineon Technologies Ag System and method of FN-PLL with multi modulus divider

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008703A (en) * 1997-01-31 1999-12-28 Massachusetts Institute Of Technology Digital compensation for wideband modulation of a phase locked loop frequency synthesizer

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01177404A (ja) * 1987-12-28 1989-07-13 Yamaha Motor Co Ltd ２サイクルエンジンの排気管構造
GB2252879B (en) 1988-04-15 1992-12-16 Racal Res Ltd Frequency synthesizers
EP0961412B1 (de) * 1998-05-29 2004-10-06 Motorola Semiconducteurs S.A. Frequenzsynthetisierer
US6424192B1 (en) * 1998-07-24 2002-07-23 Gct Semiconductor, Inc. Phase lock loop (PLL) apparatus and method
JP4181715B2 (ja) 1999-12-17 2008-11-19 キヤノン株式会社 周波数シンセサイザ
US6941330B2 (en) 2000-09-27 2005-09-06 Hughes Electronics Corporation Feed forward sigma delta interpolator for use in a fractional-N synthesizer
FR2851095B1 (fr) * 2003-02-11 2005-10-21 St Microelectronics Sa Boucle a verrouillage de phase integree de taille reduite
KR100712527B1 (ko) * 2005-08-18 2007-04-27 삼성전자주식회사 지터를 감소시킨 분산 스펙트럼 클럭 발생기

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008703A (en) * 1997-01-31 1999-12-28 Massachusetts Institute Of Technology Digital compensation for wideband modulation of a phase locked loop frequency synthesizer

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
PERROTT M H ET AL: "A 27-MW CMOS FRACTIONAL-N SYNTHESIZER USING DIGITAL COMPENSATION FOR 2.5-MB/S GFSK MODULATION" IEEE JOURNAL OF SOLID-STATE CIRCUITS, IEEE INC. NEW YORK, US, Bd. 32, Nr. 12, 1. Dezember 1997 (1997-12-01), Seiten 2048-2060, XP000767454 ISSN: 0018-9200 *

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AU2003294640A8 (en) 2004-06-30
US7283002B2 (en) 2007-10-16
DE10257181B3 (de) 2004-07-15
CN1720663A (zh) 2006-01-11
WO2004054107A3 (de) 2004-09-02

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