CN1317772C - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1317772C
CN1317772C CNB2004100592710A CN200410059271A CN1317772C CN 1317772 C CN1317772 C CN 1317772C CN B2004100592710 A CNB2004100592710 A CN B2004100592710A CN 200410059271 A CN200410059271 A CN 200410059271A CN 1317772 C CN1317772 C CN 1317772C
Authority
CN
China
Prior art keywords
mentioned
film
internal stress
gate electrode
drain area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB2004100592710A
Other languages
English (en)
Other versions
CN1574399A (zh
Inventor
筒井将史
海本博之
赤松香
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Godo Kaisha IP Bridge 1
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=33509118&utm_source=***_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=CN1317772(C) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1574399A publication Critical patent/CN1574399A/zh
Application granted granted Critical
Publication of CN1317772C publication Critical patent/CN1317772C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及具备高速工作的MISFET的半导体器件及其制造方法。半导体器件具备由在nMISFET的源·漏区(3a、4a)上形成的氮化硅膜构成的第1种内部应力膜(8a)和由在pMISFET的源·漏区(3b、4b)上形成的TEOS膜构成的第2种内部应力膜(8b)。利用第1种内部应力膜(8a)在nMISFET的沟道区中在电子的移动方向上产生拉伸应力，以提高电子的迁移率。利用第2种内部应力膜(8b)在pMISFET的沟道区中在空穴的移动方向上产生压缩应力，以提高空穴的迁移率。

Description

半导体器件及其制造方法
技术领域
本发明涉及具备MISFET的半导体器件及其制造方法，特别是涉及提高载流子的迁移率用的对策。
背景技术
迄今为止，已知有下述的压电阻效应：如果在半导体结晶层中产生应力，则由于结晶的晶格间隔变化，故能带结构发生变化，从而载流子迁移率发生变化。载流子迁移率是变大还是变小，是根据衬底的面方向、载流子的移动方向和应力是拉伸应力还是压缩应力的差别而不同的。例如，在以{100}面为主面的硅衬底的Si(100)衬底内，在载流子的移动方向为[011]方向时，在载流子为电子的情况下，如果在沟道区的电子移动的方向上产生拉伸应力，则载流子的迁移率提高，在载流子为空穴的情况下，如果在沟道区的空穴移动的方向上产生压缩应力，则载流子的迁移率提高，载流子的迁移率提高的比例与应力的大小成比例。
因此，迄今为止，提出了通过对半导体结晶层施加应力来提高载流子迁移率以提高晶体管等的工作速度用的方案。例如，在专利文献1中记载了通过使用外部装置使半导体衬底整体弯曲而在晶体管的有源区中产生应力的情况。
【专利文献1】
专利第1024528号(摘要)
但是，在上述现有的结构中存在下述的不利情况：其一是，在半导体衬底以外需要外部装置，其二是，在设置了晶体管等的有源区的半导体衬底的主面一侧的整个区域中只能产生相同的方向的应力，例如在使用了Si(100)衬底的情况下，不能提高电子和空穴这两者的迁移率。
发明内容
本发明的目的在于，在不使用外部装置的情况下，通过在半导体层中产生提高载流子的迁移率那样的应力来提供具备实现了高速化的pMISFET和nMISFET的半导体器件及其制造方法。
本发明的半导体器件具备在形成了MISFET的有源区中在沟道区中的栅长方向上产生应力的内部应力膜。
由此，可利用压电阻效应来提高MISFET的载流子的迁移率。
内部应力膜可覆盖源·漏区的一方或双方。而且，在nMISFET中，内部应力膜是与沟道区中的栅长方向(电子的移动方向)实质上平行的方向上产生拉伸应力的膜，在pMISFET中，内部应力膜是与沟道区中的栅长方向(空穴的移动方向)实质上平行的方向上产生压缩应力的膜。
内部应力膜通过覆盖栅电极的两侧面或两侧面和上面，可经栅电极在沟道区的纵方向上产生应力以提高载流子的迁移率。
此外，内部应力膜通过在夹住栅电极的一部分的2个部位上覆盖栅电极的侧面和半导体衬底的上面，在nMISFET、pMISFET的任一种情况下都可在与MISFET的栅宽方向实质上平行的方向上产生拉伸应力以提高载流子的迁移率。
本发明的第1半导体器件的制造方法是下述的方法：在半导体衬底的第1有源区中形成nMISFET、在第2有源区中形成pMISFET之后，形成覆盖nMISFET、pMISFET的各源·漏区并形成分别在与各沟道区中的栅长方向实质上平行的方向上产生拉伸应力、压缩应力的第1、第2内部应力膜。
利用该方法，可得到实现了高速工作的CMOS器件。
本发明的第2半导体器件的制造方法是下述的方法：先形成内部应力膜，在槽内形成内部应力膜之后，在槽内形成栅绝缘膜、埋入型栅电极，其后除去内部应力膜。
利用该方法，利用在栅绝缘膜中残存的应力，也能产生在沟道区中提高载流子的迁移率的应力。
附图说明
图1是第1实施例中的半导体器件的剖面图。
图2(a)-(c)是示出与第1实施例有关的半导体器件的制造工序的前半部分的剖面图。
图3(a)-(c)是示出与第1实施例有关的半导体器件的制造工序的后半部分的剖面图。
图4(a)-(c)是示出与第1实施例有关的第1～第3变形例的剖面图。
图5(a)-(d)是示出与第1实施例中的第1变形例有关的半导体器件的制造工序的剖面图。
图6(a)-(c)是示出与第1实施例中的第3变形例有关的半导体器件的制造工序的剖面图。
图7(a)-(d)是示出与第2实施例有关的半导体器件的制造工序的前半部分的剖面图。
图8(a)-(d)是示出与第2实施例有关的半导体器件的制造工序的后半部分的剖面图。
图9(a)、(b)是分别按顺序示出第3实施例中的半导体器件中的1个MISFET的平面图和IX-IX线剖面(栅宽方向剖面)中的结构的剖面图。
具体实施方式
(第1实施例)
图1是第1实施例中的半导体器件的剖面图。如该图中所示，在作为Si(100)衬底的半导体衬底1的表面区域中，利用元件隔离区2划分为多个有源区1a、1b。在半导体器件中有包含有源区1a并形成nMISFET用的nMISFET形成区Rn和包含有源区1b并形成pMISFET用的pMISFET形成区Rp。
nMISFET具有：包含n型低浓度杂质扩散区、n型高浓度杂质扩散区和CoSi2等的硅化层的n型源·漏区3a、4a；由在有源区1a上形成的氧化硅膜、氧化氮化硅膜等构成的栅绝缘膜5；由在栅绝缘膜5上形成的多晶硅、铝等构成的栅电极6a；以及由覆盖栅电极6a的侧面的绝缘膜构成的侧壁7。而且，有源区1a中位于栅电极6a下方的区域在是nMISFET的工作时电子移动的沟道区1x。
pMISFET具有：包含p型低浓度杂质扩散区、p型高浓度杂质扩散区和CoSi2等的硅化层的p型源·漏区3b、4b；由在有源区1b上形成的氧化硅膜、氧化氮化硅膜等构成的栅绝缘膜5；由在栅绝缘膜5上形成的多晶硅、铝等构成的栅电极6b；以及由覆盖栅电极6b的侧面的绝缘膜构成的侧壁7。而且，有源区1b中位于栅电极6b下方的区域在是pMISFET的工作时空穴移动的沟道区1y。
此外，设置了：在nMISFET的源·漏区3a、4a上形成的由厚度约为20nm的氮化硅膜等构成的第1种内部应力膜8a；在pMISFET的源·漏区3b、4b上形成的由厚度约为20nm的TEOS膜等构成的第2种内部应力膜8b；覆盖nMISFET和pMISFET的、表面被平坦化的层间绝缘膜9；在层间绝缘膜9上形成的引出电极10；以及贯通层间绝缘膜9并连接各源·漏区3a、4a、3b、4b与引出电极10的接点11。
在此，所谓内部应力膜，指的是具有在与另一构件直接接触或夹住薄的膜与另一构件对置的状态下在其本身的内部产生应力的性质的膜。在应力中有拉伸应力和压缩应力，在本实施例或其它的实施例中，将在MISFET的沟道区中在与载流子的移动方向(栅长方向)实质上平行的方向上产生拉伸应力的内部应力膜称为第1种内部应力膜，将在MISFET的沟道区中在与载流子的移动方向实质上平行的方向上产生压缩应力的内部应力膜称为第2种内部应力膜。
在此，半导体衬底1是主面为{100}面的Si衬底，为方便起见，称为Si(100)衬底。但是，所谓{100}面，是(±100)面、(0±10)面、(00±1)面的总称，即使严格地说不是{100}面，但在不超过10°的范围内，假定也将偏离{100}面的面实质上称为{100}面。此外，在本实施例中，nMISFET的电子的移动方向和pMISFET的空穴的移动方向(即，各MISFET的栅长方向)都是[011]方向。但是，在本实施例中，在Si(100)衬底的主面上记载为[011]方向时，是在作为与[011]等效的方向的[01-1]、[0-11]、[0-1-1]方向、即总称<011>方向的范围内包含的方向，即使严格地说不是[011]方向，但在不超过10°的范围内，假定也将偏离[011]方向的方向实质上称为[011]方向。
按照本实施例，可得到以下那样的作用和效果。
在nMISFET中，如果使第1种内部应力膜8a与半导体层直接接触或夹住薄的膜使第1种内部应力膜8a与半导体层对置，则在第1种内部应力膜8a中产生使自身缩小的力、即压缩应力。其结果，由于第1种内部应力膜8a的缘故，可在与边界面垂直的方向上伸展与其邻接的半导体层。即，第1种内部应力膜8a对nMISFET的有源区1a中的源区3a和漏区4a在与主面平行的方向上供给压缩应力，其结果，对处于源区3a与漏区4a之间的区域、即沟道区1x在栅长方向(在nMISFET的工作时电子移动的方向)上供给拉伸应力。而且，由于该拉伸应力的缘故，电子受到压电阻效应，提高了电子的迁移率。在此，所谓「实质上平行的方向」，也包含在不超过10°的范围内偏离电子移动的方向的方向。
例如，在半导体衬底1是Si(100)衬底、电子移动的方向是[011]方向时，在与半导体层邻接的第1种内部应力膜8a的内部应力为氮化硅膜的一般的值的1.5GPa、厚度为10nm、在源·漏区3a、4a中分别与第1种内部应力膜8a接触的部分相互间的间隔、即沟道区1x的长度为0.2μm时，在从表面死区深度为10nm的位置上产生的栅长方向的拉伸应力为0.3GPa(J.Appl.Phys.，vol.38-7，pp.2913，1967)。此时的电子的迁移率的提高率为+10％(Phys.Rev，vol.94，pp.42，1954)。为了得到比其大的迁移率变化，由于增加半导体的拉伸应力即可，故或是使用具有大的内部应力的膜作为第1种内部应力膜8a，或是增加第1种内部应力膜8a的厚度，或是缩短源·漏区3a、4a中分别与第1种内部应力膜8a接触的部分相互间的间隔、即沟道区1x的长度即可。例如，如果使第1种内部应力膜8a的膜厚为2倍、源·漏区3a、4a中分别与各第1种内部应力膜8a接触的部分相互间的间隔、即沟道区1x的长度为一半，则电子的迁移率的提高率为+40％。作为另外的得到大的迁移率的方法，通过使电子的移动方向从[011]变化为[010]方向，电子的迁移率对于拉伸应力的提高率变化，在相同的拉伸应力下，迁移率的提高率约为3.5倍。源·漏区3a、4a也因第1种内部应力膜8a的缘故而受到压缩应力，但由于使用了低电阻的高掺杂半导体或硅化膜，故压电阻效应较小。此外，可忽略层间绝缘膜9的内部应力对沟道区的影响。这是因为，由于层间绝缘膜9覆盖了衬底的整个面，故层间绝缘膜9中的内部应力互相抵消，对有源区1a、1b施加应力的功能减小了。
在pMISFET中，如果使第2种内部应力膜8b与半导体层直接接触或夹住薄的膜使第2种内部应力膜8b与半导体层对置，则在第2种内部应力膜8b中产生使自身伸展的力、即拉伸应力。其结果，由于第2种内部应力膜8b的缘故，起到在与边界面垂直的方向上压缩与其邻接的半导体层的作用。第2种内部应力膜8b在与主面平行的方向上对nMISFET的有源区1b中的源区3b和漏区4b供给拉伸应力，其结果，对处于源区3b与漏区4b之间的区域、即沟道区1y在栅长方向(在pMISFET的工作时空穴移动的方向)上供给压缩应力。而且，由于该压缩应力的缘故，空穴受到压电阻效应，提高了空穴的迁移率。在此，所谓「实质上平行的方向」，也包含在不超过10°的范围内偏离空穴移动的方向的方向。
再有，形成了源·漏区3a、4a、3b、4b的半导体膜本身也可以是具有内部应力的膜、例如在SOI衬底中的最上部的半导体层等，来代替内部应力膜8a、8b。
再者，即使内部应力膜8a、8b不是单层而是多层的，作为整体只要能对衬底产生应力即可。
此外，在本实施例中，使用了Si(100)衬底，但即使使用Si(110)衬底，如果将电子的移动方向定为[001]方向，则也能利用拉伸应力来提高电子的迁移率。一般来说，无论是哪一个衬底的面方向，根据应力的方向，都有可提高迁移率的电子的移动方向或空穴的移动方向。
在本实施例中，在各源·漏区3a、4a、3b、4b上存在内部应力膜8a、8b，但即使只在源·漏区3a、4a中的一方的区域或源·漏区3a、3b中的一方的区域上存在内部应力膜8a、8b的情况下，也可得到载流子的迁移率的增大作用。但是，迁移率的提高率为一半。在以下的全部的实施例中，在只在源·漏区的某一方的区域上存在内部应力膜的情况下，如果与在双方的区域上存在内部应力膜的情况相比，迁移率的提高率为一半，但也能提高迁移率。
图2(a)-(c)和图3(a)-(c)是示出与第1实施例有关的半导体器件的制造工序的剖面图。
首先，在图2(a)中示出的工序中，对作为Si(110)衬底的半导体衬底1的一部分减小槽的形成和埋入氧化膜的形成，形成划分有源区1a、1b、…的元件隔离区2。其后，在进行了由各有源区1a、1b的表面的热氧化得到的栅绝缘膜5的形成、栅电极用的多晶硅膜的淀积后，利用使用了光刻的构图和各向异性干法刻蚀来刻蚀多晶硅膜和栅绝缘膜5，形成栅电极6a、6b。各栅电极6a、6b的栅长方向为[011]方向。其次，以nMISFET的栅电极6a为掩摸，在注入能量10keV、剂量1×1013/cm2的条件下对nMISFET形成区Rn进行低浓度的n型杂质(例如砷)的离子注入，以pMISFET的栅电极6b为掩摸，在注入能量2keV、剂量1×1015/cm2的条件下对pMISFET形成区Rp进行低浓度的p型杂质(例如硼)的离子注入。其后，在衬底上淀积了厚度约为50nm的侧壁用绝缘膜后，利用回刻(etchback)在栅电极6a、6b的侧面上形成侧壁7。其次，以nMISFET的栅电极6a和侧壁7为掩摸，在注入能量20keV、剂量1×1014/cm2的条件下对nMISFET形成区Rn进行高浓度的n型杂质(例如砷)的离子注入，以pMISFET的栅电极6b和侧壁7为掩摸，在注入能量5keV、剂量1×1016/cm2的条件下对pMISFET形成区Rp进行高浓度的p型杂质(例如硼)的离子注入。其后，进行杂质激活用的热处理(RTA)。利用以上的处理，在nMISFET形成区Rn中形成由n型低浓度杂质扩散区和n型高浓度杂质扩散区构成的源·漏区3a、4a，在pMISFET形成区Rp中形成由p型低浓度杂质扩散区和p型高浓度杂质扩散区构成的源·漏区3b、4b。
其次，在图2(b)中示出的工序中，在衬底上以表面为平坦的方式形成厚的氮化硅膜8x。在该时刻，氮化硅膜8x覆盖了各MISFET的栅电极6a、6b的上表面。其后，利用光刻在氮化硅膜8x上形成抗蚀剂膜12，以抗蚀剂膜12为掩摸对氮化硅膜8x进行构图，只在nMISFET形成区Rn中留下氮化硅膜8x。
其次，在图2(c)中示出的工序中，在除去了抗蚀剂膜12后，对氮化硅膜8x进行回刻，除去氮化硅膜8x中位于栅电极6a上的部分，进一步减薄厚度，形成厚度约为20nm的第1种内部应力膜8a。即，第1种内部应力膜8a不在nMISFET的栅电极6a上存在，而是只在源·漏区3a、4a上存在。
其次，在图3(a)中示出的工序中，在衬底上以表面为平坦的方式形成厚的TEOS膜8y。在该时刻，TEOS膜8y覆盖了各MISFET的栅电极6a、6b的上表面。其后，利用光刻在TEOS膜8y上形成抗蚀剂膜(未图示)，以抗蚀剂膜为掩摸对TEOS膜8y进行构图，在pMISFET形成区Rp中留下TEOS膜8y。
其次，在图3(b)中示出的工序中，在除去了抗蚀剂膜后，通过对TEOS膜8y进行回刻，除去TEOS膜8y中位于栅电极6a、6b上的部分，进一步减薄厚度，形成厚度大致与第1种内部应力膜8a的厚度相同的第2种内部应力膜8b。即，第2种内部应力膜8b不在pMISFET的栅电极6b和第1种内部应力膜8a上存在，而是只在源·漏区3b、4b上存在。
利用以上的工序，在nMISFET的源·漏区3a、4a上和在pMISFET的源·漏区3b、4b上分别形成施加彼此方向相反的应力用的内部应力膜8a、8b。
其次，在图3(c)中示出的工序中，在衬底上形成了层间绝缘膜9后，利用光刻和干法刻蚀形成贯通层间绝缘膜9并分别到达nMISFET的源·漏区3a、4a、pMISFET的源·漏区3b、4b和各栅电极6a、6b的接触孔。其后，通过在各接触孔内填埋金属(例如钨)，形成接点栓11。再者，在层间绝缘膜9上淀积了铝合金膜等的金属膜后，对金属膜进行构图，形成连接到接点栓11上的引出电极10。由此，可从外部导电性地连接到各MISFET的源·漏区3a、4a、3b、4b或栅电极6a、6b上。
在本实施例的制造方法中，关于形成2种内部应力膜8a、8b的的顺序，先形成哪一种都可以，各内部应力膜8a、8b在元件隔离区2上或源·漏区3a、4a、3b、4b上可彼此重叠。
—第1实施例的变形例—
图4(a)-(c)是示出与第1实施例有关的第1～第3变形例的剖面图。
与图4(a)中示出的第1变形例有关的半导体器件具有省略了第1实施例中的侧壁7的结构。此外，源·漏区3a、4a、3b、4b都没有低浓度杂质扩散区，只包含了高浓度杂质扩散区。其它的部分的结构与第1实施例的半导体器件相同。按照该变形例，因为在加上内部应力膜时不存在侧壁，故缩短了源·漏区3a、4a中分别与各第1种内部应力膜8a接触的部分相互间的间隔。于是，由于对沟道区1x、1y施加的应力增加了，故与第1实施例相比，可得到更大的载流子迁移率的提高效果。
与图4(b)中示出的第2变形例有关的半导体器件具有用由氮化硅膜构成的第1种内部应力膜8a覆盖nMISFET的栅电极6a的侧面、用由TEOS膜构成的第2种内部应力膜8b覆盖pMISFET的栅电极6b的侧面以代替第1实施例中的由氧化硅膜构成的侧壁7的结构。此外，源·漏区3a、4a、3b、4b都没有低浓度杂质扩散区，只包含了高浓度杂质扩散区。其它的部分的结构与第1实施例的半导体器件相同。
按照该变形例，除了第1变形例的作用和效果外，可得到以下的作用和效果。在nMISFET中，由于第1种内部应力膜8a与栅电极6a在栅电极6a的大致全部的侧面上接触，故利用第1种内部应力膜8a将栅电极6a压缩到下方。而且，通过将栅电极6a压缩到下方，在沟道区1x中在与主面垂直的方向上产生压缩应力，进一步提高nMISFET的电子的迁移率。
此外，在pMISFET中，由于第2种内部应力膜8b与栅电极6b在栅电极6b的大致全部的侧面上接触，故利用第2种内部应力膜8b将栅电极6b向上方伸展。而且，通过将栅电极6b向上方伸展，在沟道区1y中在与主面垂直的方向上产生拉伸应力，进一步提高pMISFET的空穴的迁移率。
因而，在该结构的情况下，与第1变形例相比，进一步提高迁移率的提高率。
与图4(c)中示出的第3变形例有关的半导体器件具有用由氮化硅膜构成的第1种内部应力膜8a覆盖nMISFET的栅电极6a的侧面和上面、用由TEOS膜构成的第2种内部应力膜8b覆盖pMISFET的栅电极6b的侧面和上面以代替第1实施例中的由氧化硅膜构成的侧壁7的结构。此外，源·漏区3a、4a、3b、4b都没有低浓度杂质扩散区，只包含了高浓度杂质扩散区。其它的部分的结构与第1实施例的半导体器件相同。
按照该变形例，除了第2变形例的作用和效果外，可得到以下的作用和效果。在nMISFET中，由于第1种内部应力膜8a与栅电极6a在栅电极6a的大致全部的侧面和上面上接触，故利用第1种内部应力膜8a将栅电极6a压缩到下方的作用更大。而且，通过更强地将栅电极6a压缩到下方，在沟道区1x中在与主面垂直的方向上产生压缩应力，更加提高了nMISFET的电子的迁移率。
此外，在pMISFET中，由于第2种内部应力膜8b与栅电极6b在栅电极6b的大致全部的侧面和上面上接触，故利用第2种内部应力膜8b将栅电极6b拉伸到上方的作用更大。而且，通过更强地将栅电极6b拉伸到上方，在沟道区1y中在与主面垂直的方向上产生拉伸应力，更加提高了pMISFET的空穴的迁移率。
因而，在该结构的情况下，与第2变形例相比进一步增加迁移率的提高率。
在上述第1～第3变形例中，作为源·漏区只成为高浓度杂质区，但也可以是由低浓度杂质区和高浓度杂质区构成的源·漏区。此时，如图2(a)中所示，使用栅电极和侧壁形成低浓度杂质区和高浓度杂质区，如果其后在除去侧壁之后形成图4(a)～(c)中示出的内部应力膜，则可形成由低浓度杂质区和高浓度杂质区构成的源·漏区。
—第1变形例的制造方法—
图5(a)-(d)是示出与第1实施例中的第1变形例有关的半导体器件的制造工序的剖面图。
首先，在到图5(a)中示出的工序为止，进行与第1实施例中的图2(a)中示出的工序相同的处理，形成划分有源区1a、1b、…的元件隔离区2、栅绝缘膜5、栅电极6a、6b、只包含n型高浓度杂质区的源·漏区3a、4a和只包含p型高浓度杂质区的源·漏区3b、4b。在此，只用高浓度杂质扩散区形成了源·漏区3a、4a、3b、4b，但也可以是由低浓度杂质扩散区和高浓度杂质扩散区构成的源·漏区。此时，在利用图2(a)中示出的工序以侧壁为掩摸形成了高浓度杂质扩散区后，通过除去侧壁，可形成由低浓度杂质扩散区和高浓度杂质扩散区构成的源·漏区。
其次，在图5(a)中示出的工序中，在衬底上以表面为平坦的方式形成厚的氮化硅膜8x。在该时刻，氮化硅膜8x覆盖了各MISFET的栅电极6a、6b的上表面。其后，利用光刻在氮化硅膜8x上形成抗蚀剂膜12，以抗蚀剂膜12为掩摸对氮化硅膜8x进行构图，在nMISFET形成区Rn上留下氮化硅膜8x。
其次，在图5(b)中示出的工序中，在除去了抗蚀剂膜12后，对氮化硅膜8x进行回刻，除去氮化硅膜8x中位于栅电极6a上的部分，进一步减薄厚度，形成厚度约为20nm的第1种内部应力膜8a。即，第1种内部应力膜8a不在nMISFET的栅电极6a上存在，而是只在源·漏区3a、4a上存在。
其次，在图5(c)中示出的工序中，在衬底上以表面为平坦的方式形成厚的TEOS膜8y。在该时刻，TEOS膜8y覆盖了各MISFET的栅电极6a、6b的上表面。
其次，在图5(d)中示出的工序中，对TEOS膜8y进行回刻，除去TEOS膜8y中位于第1种内部应力膜8a上和pMISFET的栅电极6b上的部分，进一步减薄厚度，形成厚度大致与第1种内部应力膜8a的厚度相同的第2种内部应力膜8b。
利用以上的工序，在nMISFET的源·漏区3a、4a上和在pMISFET的源·漏区3b、4b上分别形成施加彼此方向相反的应力用的内部应力膜8a、8b。
省略其后的工序的图示，但利用与图3(c)中示出的工序同样的工序，进行层间绝缘膜9的形成、贯通层间绝缘膜9并分别到达nMISFET的源·漏区3a、4a、pMISFET的源·漏区3b、4b和各栅电极6a、6b的接触孔的形成和接点栓的形成。再者，通过在层间绝缘膜上形成引出电极，可从外部导电性地连接到各MISFET的源·漏区3a、4a、3b、4b或栅电极6a、6b上。
按照本实施例，通过形成第1种内部应力膜8a和第2种内部应力膜8b，可得到图4(a)中示出的结构。因而，因为不存在侧壁，故缩短了源·漏区3a、4a中分别与各第1种内部应力膜8a接触的部分相互间的间隔。于是，由于对沟道区1x、1y施加的应力增大，故与第1实施例相比可得到更大的载流子迁移率的提高效果。由于有源区1a与第1种内部应力膜8a的距离接近，在有源区1a中产生的拉伸应力增大了。
—第3变形例的制造方法—
图6(a)-(d)是示出与第1实施例中的第3变形例有关的半导体器件的制造工序的剖面图。
首先，在到图6(a)中示出的工序为止，进行与第1实施例中的图2(a)中示出的工序相同的处理，形成划分有源区1a、1b、…的元件隔离区2、栅绝缘膜5、栅电极6a、6b、只包含n型高浓度杂质区的源·漏区3a、4a和只包含p型高浓度杂质区的源·漏区3b、4b。在此，只用高浓度杂质扩散区形成了源·漏区3a、4a、3b、4b，但也可以是由低浓度杂质扩散区和高浓度杂质扩散区构成的源·漏区。此时，在利用图2(a)中示出的工序以侧壁为掩摸形成了高浓度杂质扩散区后，除去侧壁。
其次，在图6(a)中示出的工序中，在衬底上形成比栅电极6a、6b薄的、厚度约为20nm的氮化硅膜。在该时刻，氮化硅膜从各MISFET的栅电极6a、6b的侧面起覆盖了上表面。其后，利用光刻在氮化硅膜上形成抗蚀剂膜12，以抗蚀剂膜12为掩摸对氮化硅膜进行构图，只在nMISFET形成区Rn上留下由氮化硅膜构成的压缩应力膜8a。
其次，在图6(b)中示出的工序中，在除去了抗蚀剂膜12后，在衬底上形成比栅电极6a、6b薄的、厚度约为20nm的TEOS膜。在该时刻，TEOS膜从各MISFET的栅电极6a、6b的侧面起覆盖了上表面，而且也覆盖了第1种内部应力膜8a。其次，利用光刻在TEOS膜上形成抗蚀剂膜13，以抗蚀剂膜13为掩摸，对TEOS膜进行构图，除去TEOS膜中位于pMISFET的栅电极6B上的部分，在元件隔离区2上形成与第1种内部应力膜8a重叠的第2种内部应力膜8b。此时，在理想的情况下，没有第1种内部应力膜8a与第2种内部应力膜8b的重叠，但即使在元件隔离区2上或在源·漏区上重叠，由于离开一定的距离，故第2种内部应力膜8b对有源区1a的应力较小。
对氮化硅膜进行回刻，除去氮化硅膜中位于栅电极6a上的部分，进一步减薄厚度，形成厚度约为20nm的第1种内部应力膜8a。即，第1种内部应力膜8a不在nMISFET的栅电极6a上存在，而是只在源·漏区3a、4a上存在。
利用以上的工序，在nMISFET的源·漏区3a、4a上和在pMISFET的源·漏区3b、4b上分别形成施加彼此方向相反的应力用的内部应力膜8a、8b。
其次，在图6(c)中示出的工序中，进行与第1实施例的图3(c)中示出的工序相同的处理，进行层间绝缘膜9的形成、贯通层间绝缘膜9并分别到达nMISFET的源·漏区3a、4a、pMISFET的源·漏区3b、4b和各栅电极6a、6b的接触孔的形成和接点栓11的形成。再者，通过在层间绝缘膜上形成引出电极10，可从外部导电性地连接到各MISFET的源·漏区3a、4a、3b、4b或栅电极6a、6b上。
具有利用由氮化硅膜构成的第1种内部应力膜8a覆盖了nMISFET的栅电极6a的侧面和上面、利用由TEOS膜构成的第1种内部应力膜8a覆盖了pMISFET的栅电极6b的侧面和上面的间隔。其它的部分的结构与第1实施例的半导体器件是相同的。
按照本实施例，可得到以下的作用和效果。在nMISFET中，由于第1种内部应力膜8a与栅电极6a在栅电极6a的大致全部的侧面和上面接触，故利用第1种内部应力膜8a较强地将栅电极6a压缩到下方。而且，通过将栅电极6a压缩到下方，在沟道区1x中在与主面垂直的方向上产生压缩应力。在本实施例中，由于使用Si(110)衬底，电子的移动方向为[011]，故由于该压缩应力的缘故，nMISFET的电子的迁移率进一步提高。
此外，在pMISFET中，由于第2种内部应力膜8b与栅电极6b在栅电极6b的大致全部的侧面和上面接触，故利用第2种内部应力膜8b较强地将栅电极6b拉伸到上方。而且，通过将栅电极6b拉伸到上方，在沟道区1y中在与主面垂直的方向上产生拉伸应力。在本实施例中，由于使用Si(110)衬底，空穴的移动方向为[011]，故由于该拉伸应力的缘故，pMISFET的空穴的迁移率进一步提高。
再者，在本实施例的制造方法的情况下，在由氮化硅膜形成第1种内部应力膜8a和由TEOS膜形成第2种内部应力膜8b的工序中，由于进行构图来代替回刻，故成为更简单的制造方法。
(第2实施例)
图7(a)-(d)和图8(a)-(d)是示出与第2实施例有关的半导体器件的制造工序的剖面图。
首先，在图7(a)中示出的工序中，在半导体衬底1的一部分中进行槽的形成和埋入氧化膜的形成，形成划分有源区1a、1b、…的元件隔离区2。
其次，在图7(b)中示出的工序中，在衬底上形成其厚度比栅电极的厚度厚的氮化硅膜。在该时刻，由于没有形成各MISFET的栅电极，故氮化硅膜覆盖了各有源区1a、1b和元件隔离区2。其后，利用光刻在氮化硅膜上形成抗蚀剂膜12，以该以抗蚀剂膜12为掩摸对氮化硅膜进行构图，只在nMISFET形成区Rn上留下由氮化硅膜构成的第1种内部应力膜8a。
其次，在图7(c)中示出的工序中，在衬底上形成其厚度比栅电极的厚度厚的TEOS膜。在该时刻，由于没有形成各MISFET的栅电极，故TEOS膜覆盖了有源区1b和元件隔离区2。其后，利用光刻在TEOS膜上形成抗蚀剂膜13，以该以抗蚀剂膜13为掩摸对TEOS膜进行构图，在pMISFET形成区Rp上留下由TEOS膜构成的第2种内部应力膜8b。此时，在元件隔离区2上第1种内部应力膜8a与第2种内部应力膜8b重叠。
其次，在图7(d)中示出的工序中，利用光刻在第1种内部应力膜8a和第2种内部应力膜8b上形成对各MISFET的栅形成区开了口而构成的抗蚀剂膜14，以抗蚀剂膜14为掩摸，刻蚀第1种内部应力膜8a和第2种内部应力膜8b，形成到达半导体衬底1的上面的槽6x、6y。此时，在有源区1a中的沟道区1x中由第1种内部应力膜8a产生横方向的拉伸应力，在有源区1b中的沟道区1y中由第1种内部应力膜8a产生压缩应力。
其次，在图8(a)中示出的工序中，在除去了抗蚀剂膜14后，进行在半导体衬底1中在槽6x、6y的底面上露出的区域的热氧化，形成栅绝缘膜5。其次，在槽6x、6y内和第1种内部应力膜8a和第2种内部应力膜8b上淀积多晶硅膜6直至其上面大致为平坦的厚度。
其次，在图8(b)中示出的工序中，对多晶硅膜6进行回刻，除去位于第1种内部应力膜6a和第2种内部应力膜6b的上方的部分，在各槽6x、6y内填埋多晶硅膜，形成栅电极6a、6b。再者，进行光刻和离子注入，在nMISFET形成区Rn的栅电极8a中掺了n型杂质，在pMISFET形成区Rp的栅电极8b中掺了p型杂质，使各栅电极6a、6b实现低电阻化。
其次，在图8(c)中示出的工序中，在利用有选择的刻蚀除去了内部应力膜8a、8b后，空穴光刻和以各栅电极6a、6b为掩摸的离子注入，在nMISFET形成区Rn中注入n型杂质，在pMISFET形成区Rp中注入p型杂质。由此，形成nMISFET的只包含n型高浓度杂质扩散区的源·漏区3a、4a和pMISFET的只包含p型高浓度杂质扩散区的源·漏区3b、4b。因除去内部应力膜8a、8b的缘故，由内部应力膜8a、8b对各沟道区1x、1y施加的应力减少。但是，由于在沟道区1x、1y中发生了应力的状态下形成栅绝缘膜5，故栅绝缘膜5保持了作为栅绝缘膜5的正下方的区域的沟道区1x、1y的应力。例如，在使用Si(110)衬底作为半导体衬底1、使用氧化硅膜作为栅绝缘膜5时，如果除去内部应力膜8a、8b，则由于氧化硅膜与Si(110)衬底的杨氏模量的比为1∶3，故沟道区1x、1y中的应力减少为4分之1。为了将拉伸应力或压缩应力保持得较大，将杨氏模量比Si(110)衬底的杨氏模量大的绝缘性材料用作栅绝缘膜5即可。作为杨氏模量比Si(110)衬底的杨氏模量大的绝缘性材料，例如有氮化硅膜。在此，只用高浓度杂质扩散区形成了源·漏区3a、4a、3b、4b，但也可以是用低浓度杂质扩散区和高浓度杂质扩散区形成的源·漏区。此时，在以栅电极为掩摸利用低浓度离子注入形成了低浓度杂质区后，在栅电极的侧面上形成侧壁，其后以侧壁为掩摸利用高浓度离子注入形成高浓度杂质区即可。
其次，在图8(d)中示出的工序中，进行与第1实施例的图3(c)中示出的工序相同的处理，进行层间绝缘膜9的形成、贯通层间绝缘膜9并分别到达nMSFET的源·漏区3a、4a、pMISFET的源·漏区3b、4b和各栅电极6a、6b的接触孔的形成和接点栓11的形成。再者，通过在层间绝缘膜上形成引出电极10，可从外部导电性地连接到各MISFET的源·漏区3a、4a、3b、4b或栅电极6a、6b上。
按照本实施例，与第1实施例相比有以下的优点。在第1实施例中，在沟道区1x、1y中产生应力时，由于存在栅电极6a、6b，故存在第1种内部应力膜8a和第2种内部应力膜8b在沟道区1x、1y中要产生的应力被栅电极6a、6b遮蔽而减少的可能性。与此不同，在本实施例中，在图7(d)中示出的工序中形成了槽6x、6y时，由于作为与内部应力膜8a、8b相接的构件只是半导体衬底1，故在沟道区1x、1y中产生的应力增大了。
再有，在本实施例中，使用了掺了杂质的多晶硅膜作为栅电极6a、6b。但是，通过使用即使不掺杂也有导电型的膜(例如，铜膜、钨膜、钴膜、镍膜等的金属膜)来代替多晶硅膜作为形成栅电极6a、6b用的膜，其后没有必要进行离子注入，可谋求工序的简化。
此外，在本实施例中，为了进行形成源·漏区3a、4a、3b、4b用的离子注入，除去了内部应力膜8a、8b。但是，如果内部应力膜8a、8b的厚度较薄，则由于可越过内部应力膜8a、8b在半导体衬底1内注入杂质离子，故也可不除去内部应力膜8a、8b而将其留下。
此外，在图8(a)中示出的工序中，为了形成栅绝缘膜而对半导体衬底的露出了的表面部进行了热氧化，但也可利用CVD或PVD来淀积栅绝缘膜。此时，在栅电极6a、6b的侧面上留下栅绝缘膜用的绝缘膜(例如氧化硅膜)，但即使该侧面上的膜作为侧壁留下，也不产生不利的情况。
(第3实施例)
图9(a)、(b)是分别按顺序示出第3实施例中的半导体器件中的1个MISFET的平面图和IX-IX线剖面(栅宽方向剖面)中的结构的剖面图。在本实施例中，说明在MISFET的栅宽方向、即在与半导体衬底的主面平行且与载流子的移动方向垂直的方向上产生应力用的结构。
如图9(a)、(b)中所示，在作为Si(110)衬底的半导体衬底1的有源区17中设置了具备栅绝缘膜5、栅电极15和源·漏区3、4的MISFET。MISFET可以是nMISFET和pMISFET的任一种。此外，在栅电极15的两端部上设置了从栅电极15的侧面、端面和上面跨过半导体衬底1和元件隔离区2的、由氮化硅膜构成的第1种内部应力膜16、16。
在本实施例中，利用第1种内部应力膜16在源·漏区3、4中位于第1种内部应力膜16的正下方的两端部上产生压缩应力，在源·漏区3、4中在上部不存在第1种内部应力膜16的区域在栅宽方向上产生拉伸应力。再者，因栅电极15的两端部也被第1种内部应力膜16压缩，在栅电极15的不存在第1种内部应力膜16的部分中在栅宽方向上产生拉伸应力。其结果，在沟道区17x中，产生因被栅电极15吸引而伸展而产生的应力，该栅电极15受到了因受到拉伸应力的源·漏区3、4引起的应力和拉伸应力，在栅宽方向上产生大的拉伸应力。该拉伸应力的方向是与半导体衬底1的主面平行的方向，而且，是与载流子移动的方向正交的方向。在使用Si(110)衬底作为半导体衬底1、将栅长方向深度为[011]方向的情况下，即使在沟道区17x中移动的载流子是电子、空穴的任一种(即在nMISFET、pMISFET的任一种中)，也可利用压电阻效应来提高载流子的迁移率。
再有，在图9(a)、(b)中示出的结构中，2个第1种内部应力膜16、16覆盖了栅电极15的各端部中的侧面和上面，但即使第1种内部应力膜16、16只覆盖栅电极15的侧面，也能产生沟道区17x中的栅宽方向的拉伸应力。
再者，即使在只在栅电极15的一方的端部上设置了第1种内部应力膜16的情况下，也可在沟道区17x中产生某种程度的拉伸应力。
此外，除了该结构外，也可在栅电极15的两端部的下方设置第1种内部应力膜。
如上所述，本发明通过利用内部应力膜在半导体衬底中产生应力，使用与现在的半导体器件制造工序具有一致性的制造工序，可在半导体衬底上的任意的位置上产生应力，可提高载流子的迁移率。

Claims (11)

1.一种半导体器件，具有nMISFET及pMISFET，
上述nMISFET具备：
第1有源区，该区由半导体衬底构成；
第1栅绝缘膜，该膜被设置在上述第1有源区上；
第1栅电极，该电极被设置在上述第1栅绝缘膜上；
n型源·漏区，该区被设置在位于上述第1有源区中上述第1栅电极的两侧方的区域中；以及
第1内部应力膜，该膜形成在上述n型源·漏区之上，在与栅长方向实质上平行的方向上对上述第1有源区中被上述n型源·漏区间夹住的区域的第1沟道区产生拉伸应力，
上述pMISFET具备：
第2有源区，该区由上述半导体衬底构成；
第2栅绝缘膜，该膜被设置在上述第2有源区上；
第2栅电极，该电极被设置在上述第2栅绝缘膜上；
p型源·漏区，该区被设置在位于上述第2有源区中上述第2栅电极的两侧方的区域中；以及
第2内部应力膜，该膜形成在上述p型源·漏区之上，在与栅长方向实质上平行的方向上对上述第2有源区中被上述p型源·漏区间夹住的区域的第2沟道区产生压缩应力，
上述第1内部应力膜及上述第2内部应力膜，没有形成在上述第1栅电极及上述第2栅电极的上面。
2.如权利要求1中所述的半导体器件，其特征在于：
上述拉伸应力的实质上平行的方向，也包含偏离电子移动的方向不超过10°的范围内的方向，
上述压缩应力的实质上平行的方向，也包含偏离空穴移动的方向不超过10°的范围内的方向。
3.如权利要求1中所述的半导体器件，其特征在于：
上述第1内部应力膜由氮化硅膜构成，
上述第2内部应力膜由TEOS膜构成。
4.如权利要求1中所述的半导体器件，其特征在于：
上述第1内部应力膜直接接触上述n型源·漏区，
上述第2内部应力膜直接接触上述p型源·漏区。
5.如权利要求1中所述的半导体器件，其特征在于：
上述第1内部应力膜在上述n型源·漏区上夹着薄的膜形成，
上述第2内部应力膜在上述p型源·漏区上夹着薄的膜形成。
6.如权利要求1中所述的半导体器件，其特征在于：
上述第1内部应力膜及上述第2内部应力膜中，至少有一方是多层。
7.如权利要求1中所述的半导体器件，其特征在于：
上述n型源·漏区包含n型低浓度杂质扩散区、n型高浓度杂质扩散区及硅化物层，
上述p型源·漏区包含p型低浓度杂质扩散区、p型高浓度杂质扩散区及硅化物层。
8.如权利要求1中所述的半导体器件，其特征在于：
还具有形成在上述第1栅电极的侧面上的第1侧壁和形成在上述第2栅电极的侧面上的第2侧壁。
9.如权利要求1中所述的半导体器件，其特征在于：
上述第1内部应力膜与上述第1栅电极的侧面接触，
上述第2内部应力膜与上述第2栅电极的侧面接触。
10.如权利要求1～9中任一项中所述的半导体器件，其特征在于：
上述半导体衬底的主面实质上为{100}面，
上述第1栅电极及上述第2栅电极的栅长方向实质上都是<011>方向。
11.一种半导体器件的制造方法，其特征在于，包含下述工序：
工序a，在半导体衬底的第1有源区中形成具有第1栅绝缘膜、第1栅电极、第1源·漏区和第1沟道区的nMISFET，在半导体衬底的第2有源区中形成具有第2栅绝缘膜、第2栅电极、第2源·漏区和第2沟道区的pMISFET；
工序b，形成覆盖上述nMISFET的第1源·漏区，并在与上述nMISFET的上述第1沟道区中的栅长方向实质上平行的方向上产生拉伸应力的第1内部应力膜；以及
工序c，在上述工序b的之前或之后，形成覆盖上述pMISFET的第2源·漏区，并在与上述pMISFET的上述第2沟道区中的栅长方向实质上平行的方向上产生压缩应力的第2内部应力膜，
去除上述第1内部应力膜中的位于上述第1栅电极上的部分，
去除上述第2内部应力膜中的位于上述第2栅电极上的部分。
CNB2004100592710A 2003-06-16 2004-06-15 半导体器件及其制造方法 Expired - Lifetime CN1317772C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003170335 2003-06-16
JP2003170335A JP4557508B2 (ja) 2003-06-16 2003-06-16 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CNB2007101012260A Division CN100499168C (zh) 2003-06-16 2004-06-15 半导体器件

Publications (2)

Publication Number Publication Date
CN1574399A CN1574399A (zh) 2005-02-02
CN1317772C true CN1317772C (zh) 2007-05-23

Family

ID=33509118

Family Applications (2)

Application Number Title Priority Date Filing Date
CNB2004100592710A Expired - Lifetime CN1317772C (zh) 2003-06-16 2004-06-15 半导体器件及其制造方法
CNB2007101012260A Expired - Lifetime CN100499168C (zh) 2003-06-16 2004-06-15 半导体器件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CNB2007101012260A Expired - Lifetime CN100499168C (zh) 2003-06-16 2004-06-15 半导体器件

Country Status (3)

Country Link
US (5) US7205615B2 (zh)
JP (1) JP4557508B2 (zh)
CN (2) CN1317772C (zh)

Families Citing this family (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4557508B2 (ja) * 2003-06-16 2010-10-06 パナソニック株式会社 半導体装置
US7053400B2 (en) * 2004-05-05 2006-05-30 Advanced Micro Devices, Inc. Semiconductor device based on Si-Ge with high stress liner for enhanced channel carrier mobility
JP4994581B2 (ja) * 2004-06-29 2012-08-08 富士通セミコンダクター株式会社 半導体装置
US8669145B2 (en) * 2004-06-30 2014-03-11 International Business Machines Corporation Method and structure for strained FinFET devices
JP2006041118A (ja) * 2004-07-26 2006-02-09 Toshiba Corp 半導体装置及びその製造方法
US7402535B2 (en) * 2004-07-28 2008-07-22 Texas Instruments Incorporated Method of incorporating stress into a transistor channel by use of a backside layer
DE102004042167B4 (de) * 2004-08-31 2009-04-02 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Ausbilden einer Halbleiterstruktur, die Transistorelemente mit unterschiedlich verspannten Kanalgebieten umfasst, und entsprechende Halbleiterstruktur
US7736964B2 (en) 2004-11-22 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and method for manufacturing the same
US7335544B2 (en) * 2004-12-15 2008-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making MOSFET device with localized stressor
US7195969B2 (en) * 2004-12-31 2007-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Strained channel CMOS device with fully silicided gate electrode
US7288451B2 (en) * 2005-03-01 2007-10-30 International Business Machines Corporation Method and structure for forming self-aligned, dual stress liner for CMOS devices
JP4982958B2 (ja) * 2005-03-24 2012-07-25 富士通セミコンダクター株式会社 半導体装置とその製造方法
US7545004B2 (en) * 2005-04-12 2009-06-09 International Business Machines Corporation Method and structure for forming strained devices
JP4369438B2 (ja) * 2005-04-26 2009-11-18 シャープ株式会社 電界効果型トランジスタ
EP1717864A1 (en) * 2005-04-27 2006-11-02 STMicroelectronics ( Crolles 2) SAS Method for managing the stress configuration in the channel of a MOS transistor, and corresponding integrated circuit.
DE102005020133B4 (de) * 2005-04-29 2012-03-29 Advanced Micro Devices, Inc. Verfahren zur Herstellung eines Transistorelements mit Technik zur Herstellung einer Kontaktisolationsschicht mit verbesserter Spannungsübertragungseffizienz
JP2006324278A (ja) 2005-05-17 2006-11-30 Sony Corp 半導体装置およびその製造方法
US7586158B2 (en) * 2005-07-07 2009-09-08 Infineon Technologies Ag Piezoelectric stress liner for bulk and SOI
US7488670B2 (en) * 2005-07-13 2009-02-10 Infineon Technologies Ag Direct channel stress
FR2888990B1 (fr) * 2005-07-22 2007-09-07 Commissariat Energie Atomique Dispositif microelectronique dote de transistors surmontes d'une couche piezoelectrique
TWI282624B (en) 2005-07-26 2007-06-11 Fujitsu Ltd Semiconductor device and method for fabricating the same
JP5114881B2 (ja) * 2005-07-26 2013-01-09 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7569888B2 (en) * 2005-08-10 2009-08-04 Toshiba America Electronic Components, Inc. Semiconductor device with close stress liner film and method of manufacturing the same
JP4774882B2 (ja) * 2005-09-20 2011-09-14 ソニー株式会社 絶縁ゲート電界効果トランジスタ及びその製造方法
WO2007034718A1 (ja) * 2005-09-21 2007-03-29 Nec Corporation 半導体装置
WO2007046150A1 (ja) * 2005-10-21 2007-04-26 Fujitsu Limited フィン型半導体装置及びその製造方法
JP4829591B2 (ja) * 2005-10-25 2011-12-07 パナソニック株式会社 半導体装置及びその製造方法
JP4768399B2 (ja) * 2005-10-31 2011-09-07 株式会社東芝 半導体装置
JP5209196B2 (ja) 2005-11-07 2013-06-12 三星電子株式会社 半導体装置の製造方法
US7307320B2 (en) * 2005-11-07 2007-12-11 Samsung Electronics Co., Ltd. Differential mechanical stress-producing regions for integrated circuit field effect transistors
KR100834737B1 (ko) * 2006-08-04 2008-06-05 삼성전자주식회사 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치
JP2007134577A (ja) * 2005-11-11 2007-05-31 Toshiba Corp 半導体装置
JP2007141977A (ja) 2005-11-16 2007-06-07 Matsushita Electric Ind Co Ltd 半導体装置
JP4764160B2 (ja) * 2005-12-21 2011-08-31 株式会社東芝 半導体装置
JPWO2007077748A1 (ja) 2005-12-27 2009-06-11 日本電気株式会社 半導体装置および半導体装置の製造方法
JP4951978B2 (ja) * 2006-01-13 2012-06-13 ソニー株式会社 半導体装置及びその製造方法
US8729635B2 (en) * 2006-01-18 2014-05-20 Macronix International Co., Ltd. Semiconductor device having a high stress material layer
CN101060099B (zh) * 2006-04-21 2010-05-12 联华电子股份有限公司 半导体器件及其制造方法
US7592653B2 (en) * 2006-04-24 2009-09-22 Toshiba America Electronic Components, Inc. Stress relaxation for top of transistor gate
US7521307B2 (en) * 2006-04-28 2009-04-21 International Business Machines Corporation CMOS structures and methods using self-aligned dual stressed layers
US7670938B2 (en) * 2006-05-02 2010-03-02 GlobalFoundries, Inc. Methods of forming contact openings
US8354726B2 (en) * 2006-05-19 2013-01-15 Panasonic Corporation Semiconductor device and method for fabricating the same
JP5080844B2 (ja) * 2006-05-19 2012-11-21 パナソニック株式会社 半導体装置及びその製造方法
US7504336B2 (en) * 2006-05-19 2009-03-17 International Business Machines Corporation Methods for forming CMOS devices with intrinsically stressed metal silicide layers
US7935587B2 (en) * 2006-06-09 2011-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced forming method and structure of local mechanical strained transistor
US7585720B2 (en) * 2006-07-05 2009-09-08 Toshiba America Electronic Components, Inc. Dual stress liner device and method
US7364957B2 (en) * 2006-07-20 2008-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for semiconductor device with improved source/drain junctions
US7439120B2 (en) * 2006-08-11 2008-10-21 Advanced Micro Devices, Inc. Method for fabricating stress enhanced MOS circuits
US7675118B2 (en) * 2006-08-31 2010-03-09 International Business Machines Corporation Semiconductor structure with enhanced performance using a simplified dual stress liner configuration
US7442601B2 (en) * 2006-09-18 2008-10-28 Advanced Micro Devices, Inc. Stress enhanced CMOS circuits and methods for their fabrication
JP4584222B2 (ja) * 2006-09-26 2010-11-17 シャープ株式会社 高耐圧トランジスタの製造方法
JP5092340B2 (ja) 2006-10-12 2012-12-05 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2008103607A (ja) * 2006-10-20 2008-05-01 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US20080142897A1 (en) * 2006-12-19 2008-06-19 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system having strained transistor
WO2008096587A1 (ja) * 2007-02-07 2008-08-14 Nec Corporation 半導体装置
US7935588B2 (en) * 2007-03-06 2011-05-03 International Business Machines Corporation Enhanced transistor performance by non-conformal stressed layers
JP5003515B2 (ja) 2007-03-20 2012-08-15 ソニー株式会社 半導体装置
US20080246061A1 (en) * 2007-04-03 2008-10-09 United Microelectronics Corp. Stress layer structure
US7723798B2 (en) * 2007-08-07 2010-05-25 International Business Machines Corporation Low power circuit structure with metal gate and high-k dielectric
US20090039436A1 (en) * 2007-08-07 2009-02-12 Doris Bruce B High Performance Metal Gate CMOS with High-K Gate Dielectric
US7880243B2 (en) * 2007-08-07 2011-02-01 International Business Machines Corporation Simple low power circuit structure with metal gate and high-k dielectric
CN101447457B (zh) * 2007-11-27 2011-07-06 中芯国际集成电路制造(上海)有限公司 双应力膜互补金属氧化物半导体晶体管的制造方法
US7696542B2 (en) * 2008-01-22 2010-04-13 International Business Machines Corporation Anisotropic stress generation by stress-generating liners having a sublithographic width
JP2009212413A (ja) * 2008-03-06 2009-09-17 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
CN101789377B (zh) * 2009-01-23 2012-07-25 中芯国际集成电路制造(上海)有限公司 增大引入沟道中的应力的方法和半导体器件
CN101853882B (zh) 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
US8816391B2 (en) 2009-04-01 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain engineering of devices with high-mobility channels
US8455860B2 (en) * 2009-04-30 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing source/drain resistance of III-V based transistors
US9768305B2 (en) 2009-05-29 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient ternary or quaternary multiple-gate transistor
US8617976B2 (en) 2009-06-01 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain re-growth for manufacturing III-V based transistors
JP5434360B2 (ja) * 2009-08-20 2014-03-05 ソニー株式会社 半導体装置及びその製造方法
KR101673018B1 (ko) 2010-04-20 2016-11-07 삼성전자 주식회사 반도체 소자, 반도체 메모리 장치 및 이들의 제조 방법
CN102411644B (zh) * 2010-09-19 2013-03-27 中芯国际集成电路制造(上海)有限公司 电路布局的调整方法
US8216928B1 (en) * 2011-01-26 2012-07-10 GlobalFoundries, Inc. Methods for fabricating semiconductor devices having local contacts
JP5693380B2 (ja) * 2011-05-30 2015-04-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20130249011A1 (en) * 2012-03-22 2013-09-26 Texas Instruments Incorporated Integrated circuit (ic) having tsvs and stress compensating layer
CN103325749A (zh) * 2012-03-22 2013-09-25 德州仪器公司 具有tsv和应力补偿层的集成电路(ic)
CN102709195A (zh) * 2012-06-21 2012-10-03 上海华力微电子有限公司 Nmos器件制作方法
CN102709193A (zh) * 2012-06-21 2012-10-03 上海华力微电子有限公司 Nmos器件制作方法
CN103777468B (zh) * 2012-10-23 2016-06-15 无锡华润上华半导体有限公司 基于高台阶斜坡的光刻方法及***
US9728637B2 (en) * 2013-11-14 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanism for forming semiconductor device with gate

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5023676A (en) * 1988-08-01 1991-06-11 Fujitsu Limited Compound semiconductor MESFET device with passivation film
CN1129358A (zh) * 1994-09-26 1996-08-21 摩托罗拉公司 迁移率提高了的mosfet器件及其制造方法
EP1178532A2 (en) * 2000-07-24 2002-02-06 President of Tohoku University NMOS and PMOS with strained channel layer
JP2003060076A (ja) * 2001-08-21 2003-02-28 Nec Corp 半導体装置及びその製造方法
US6573172B1 (en) * 2002-09-16 2003-06-03 Advanced Micro Devices, Inc. Methods for improving carrier mobility of PMOS and NMOS devices

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3982465A (en) * 1973-02-04 1976-09-28 Schabauer Fritz M Cartridge case decapping tool
JPS52120776A (en) 1976-04-05 1977-10-11 Agency Of Ind Science & Technol Semiconductor device
IN162554B (zh) * 1984-04-30 1988-06-11 Rca Corp
JPS6442840A (en) * 1987-08-11 1989-02-15 Seiko Epson Corp Semiconductor device
US6437404B1 (en) * 2000-08-10 2002-08-20 Advanced Micro Devices, Inc. Semiconductor-on-insulator transistor with recessed source and drain
KR100767950B1 (ko) * 2000-11-22 2007-10-18 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
JP2003086708A (ja) * 2000-12-08 2003-03-20 Hitachi Ltd 半導体装置及びその製造方法
JP4139586B2 (ja) * 2001-11-27 2008-08-27 松下電器産業株式会社 半導体装置およびその製造方法
US7022561B2 (en) * 2002-12-02 2006-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device
JP4406200B2 (ja) * 2002-12-06 2010-01-27 株式会社東芝 半導体装置
JP4557508B2 (ja) * 2003-06-16 2010-10-06 パナソニック株式会社 半導体装置
US6939814B2 (en) * 2003-10-30 2005-09-06 International Business Machines Corporation Increasing carrier mobility in NFET and PFET transistors on a common wafer
US6977194B2 (en) * 2003-10-30 2005-12-20 International Business Machines Corporation Structure and method to improve channel mobility by gate electrode stress modification
JP4700295B2 (ja) * 2004-06-08 2011-06-15 富士通セミコンダクター株式会社 半導体装置とその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5023676A (en) * 1988-08-01 1991-06-11 Fujitsu Limited Compound semiconductor MESFET device with passivation film
CN1129358A (zh) * 1994-09-26 1996-08-21 摩托罗拉公司 迁移率提高了的mosfet器件及其制造方法
EP1178532A2 (en) * 2000-07-24 2002-02-06 President of Tohoku University NMOS and PMOS with strained channel layer
JP2003060076A (ja) * 2001-08-21 2003-02-28 Nec Corp 半導体装置及びその製造方法
US6573172B1 (en) * 2002-09-16 2003-06-03 Advanced Micro Devices, Inc. Methods for improving carrier mobility of PMOS and NMOS devices

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Electron Devices Meeting,2001.IEDM Technical Digest.International Shimizu,A.,Hachimine,K.,Ohki,N.,Ohta,H.,et.al.,433.436,Local mechanical.stress control(LMC): a new technique forCMOS.performance enhancement 2001 *

Also Published As

Publication number Publication date
US20110101422A1 (en) 2011-05-05
JP4557508B2 (ja) 2010-10-06
US20090050981A1 (en) 2009-02-26
US20070194388A1 (en) 2007-08-23
US20120238068A1 (en) 2012-09-20
US20040251479A1 (en) 2004-12-16
US8203186B2 (en) 2012-06-19
US8383486B2 (en) 2013-02-26
US7417289B2 (en) 2008-08-26
CN1574399A (zh) 2005-02-02
US7893501B2 (en) 2011-02-22
US7205615B2 (en) 2007-04-17
CN100499168C (zh) 2009-06-10
JP2005005633A (ja) 2005-01-06
CN101038934A (zh) 2007-09-19

Similar Documents

Publication Publication Date Title
CN1317772C (zh) 半导体器件及其制造方法
CN1293637C (zh) 具有应变沟道的互补式金属氧化物半导体及其制作方法
CN1270380C (zh) 半导体器件及其制造方法
CN1222021C (zh) Mosfet器件***和方法
CN1251316C (zh) 半导体器件及其制造方法
CN1293635C (zh) 可同时具有部分耗尽晶体管与完全耗尽晶体管的芯片及其制作方法
CN1215554C (zh) 互补型金属氧化物半导体器件及其制造方法
CN1956222A (zh) 半导体装置及其制造方法
CN1879218A (zh) 半导体装置及半导体集成电路装置
CN1734786A (zh) 晶体管及其形成方法
CN1684246A (zh) 低噪声和高性能大规模集成器件、布局以及制造方法
CN1240131C (zh) 半导体装置及其制造方法
CN1674298A (zh) 场效应晶体管
CN1873990A (zh) 半导体器件及其制造方法
CN1692489A (zh) 具有铟掺杂子区域的栅隔离区的半导体结构
CN1877839A (zh) 半导体器件及其制造方法
CN1893085A (zh) 半导体装置及其制造方法
CN1976033A (zh) 半导体器件及其制造方法
CN1909247A (zh) 场效应晶体管及其制造方法
CN1893002A (zh) 半导体器件的制造方法和半导体器件
CN1761071A (zh) 半导体器件及其制造方法
CN101030541A (zh) 半导体晶体管元件及其制作方法
CN1941418A (zh) 存储单元以及具有该存储单元的半导体非易失性存储器的结构
CN1695254A (zh) 半导体装置及其制造方法
CN1858913A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: INTELLECTUAL PROPERTY BRIDGE NO. 1 CO., LTD.

Free format text: FORMER OWNER: MATSUSHITA ELECTRIC INDUSTRIAL CO, LTD.

Effective date: 20140604

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20140604

Address after: Tokyo, Japan

Patentee after: Godo Kaisha IP Bridge 1

Address before: Osaka Japan

Patentee before: Matsushita Electric Industrial Co.,Ltd.

CX01 Expiry of patent term

Granted publication date: 20070523