CN1893085A - 半导体装置及其制造方法 - Google Patents

Abstract

提供具有因为元件隔离区域的应力抑制了金属绝缘体半导体晶体管的特性变动的静态随机访问存储器的半导体装置及其制造方法。使第一存取晶体管(TrA1)的激活区域和衬底接触点区域(Rsub)从平面看成为一体地形成隔离绝缘膜(26)。并且，位于第一存取晶体管(TrA1)的激活区域和衬底接触点区域(Rsub)之间的半导体衬底(11)上形成虚设栅极电极(16c)。并将虚设栅极电极(16c)与衬底接触点区域(Rsub)的p型杂质区域(19)电连接。

Description

半导体装置及其制造方法

技术领域

本发明，关于一种半导体装置及其制造方法，特别是关于具有静态随机访问存储器的半导体装置及其制造方法。

背景技术

迄今为止，具有静态随机访问存储器的半导体装置，由于大容量·高集成化的要求精细化正在加速发展。在静态随机访问存储器的构造上，为了得到驱动晶体管的漏极区域电位，有必要将衬底接触点区域在存储器元件排列中以一定的间隔排列。为此，精细化的研究就不只是存储元件，包含衬底接触点区域一起进行是必要的。

具有以前的一般性静态随机访问存储器的半导体装置中，由于元件分离区域，隔离衬底接触点区域和与其相邻的N型金属绝缘体半导体晶体管(例如参照专利文献1)。

以下，就具有以前的一般性静态随机访问存储器的半导体装置及其制造方法，参照图8予以说明。图8(a)，是表示具有以前静态随机访问存储器半导体装置的构造平面图。图8(b)，是图8(a)沿C-C线的剖面图。如图8所示，以前的半导体装置中，由分离绝缘膜206a、206b隔离了第一驱动晶体管TrD1的激活区域200a、第二驱动晶体管TrD2的激活区域200b、第一存取晶体管TrA1的激活区域200c、第二存取晶体管TrA2的激活区域200d以及衬底接触点区域200e。

各晶体管TrD1、TrD2、TrA1、TrA2的激活区域200a、200b、200c、200d的上面，形成了栅极电极209a、209b、209c、209d。还有，各活性区域200a至200d中栅极电极209a至209d的两侧，形成了针型接触点215a至215h。针型接触点215a至215h连接在金属布线217a至217h上。

接下来，就具有以前静态随机访问存储器的半导体装置的制造方法，参照图9(a)至图9(e)予以说明。图9(a)至图9(e)，是表示具有以前静态随机访问存储器半导体装置的制造工序的剖面图。图9(a)至图9(e)中，表示了图8(a)中沿C-C线的剖面图。

以前的半导体装置的制造方法中，首先由图9(a)所示的工序，在半导体衬底200的表面上，通过众所周知的膜形成技术，形成硅氧化膜201及硅氮化膜202。

接下来，由图9所示工序，在硅氮化膜202上形成具有向元件分离形成区域开口的抗蚀膜(未图示)后，以抗蚀膜为掩模蚀刻硅氮化膜202，形成图案化了的硅氮化膜202a。其后，再以抗蚀膜或硅氮化膜202a为掩模，蚀刻硅氧化膜201形成硅氧化膜201a之后，干蚀刻半导体衬底200形成沟槽205a、205b。沟槽205a，设置在N型金属绝缘体半导体晶体管的N型驱动晶体管的激活区域203a和衬底接触点区域204之间，沟槽205b，设置在N型金属绝缘体半导体晶体管的N型存取晶体管的激活区域203b和衬底接触点区域204之间。

接下来，由图9(c)所示的工序，包含在沟槽205a、205b内半导体衬底200的整个面上，通过使用HPD(High Density Plasma)等离子CVD法形成硅氧化膜206。

接下来，由图9(d)所示的工序，通过使用CMP技术，将硅氧化膜206，研磨到露出硅氮化膜202a的表面为止的高度，在沟槽205a、205b内形成由硅氧化膜形成的隔离绝缘膜206a、206b。

接下来，由图9(e)所示的工序，通过除去硅氮化膜202a及硅氧化膜201a，形成在沟槽205a、205b内埋入了隔离绝缘膜206a、206b的元件隔离区域。

其后，利用众所周知的技术，如图8所示那样，形成p型阱区域207、P型杂质区域218、栅极绝缘膜208a、208b、栅极电极209a、209b、209c、侧壁210、N型源·漏极区域211a、211b、金属硅化物膜212、衬垫膜213、层间绝缘膜214、针型接触点215a至215j、层间绝缘膜216、金属布线217a至217h。

由此，形成了包括具有存取晶体管及驱动晶体管的静态随机访问存储器的半导体装置。

(专利文献1)特开2004-39902号公报

(发明所要解决的课题)

然而，上述那样的具有以前静态随机访问存储器的半导体装置中，出现了下述那样的不适。

由于图9所示的方法，在半导体衬底上形成沟槽205a、205b中埋入隔离绝缘膜206a、206b制成的元件隔离区域的情况，如图8所示那样，存在如下的问题，即：对于第一驱动晶体管的激活区域200a、第二驱动晶体管的激活区域200b、第一存取晶体管的激活区域200c、第二存取晶体管的激活区域200d施加来自元件隔离区域的大应力的问题。这是因为，向沟槽埋入硅氧化膜的工序或氧化·激活退火等热处理工序中，在元件隔离区域的周围，硅和硅氧化膜的热处理膨胀系数差或衬底硅的氧化引起应力而发生的。

这个应力，由于伴随着精细化导致沟槽宽度减小而增大，不只是劣化晶体管的性能，还引起结晶缺陷或转位的发生，产生扩散层或阱的漏电电流或元件之间的短路。其结果，就产生了阻碍具有静态随机访问存储器的半导体装置的高集成化、抑制性能的提高、增加电力消费等课题。

发明内容

本发明，是为解决上述课题而发明的，其目的在于，提供具有因为元件隔离区域的应力抑制了金属绝缘体半导体晶体管的特性变动的静态随机访问存储器的半导体装置及其制造方法。

(解决课题的方法)

本发明的半导体装置，是具有包含第一金属绝缘体半导体晶体管的静态随机访问存储器的半导体装置，包括：由元件隔离区域隔离的半导体衬底形成，上述第一金属绝缘体半导体晶体管的第一激活区域，和由元件隔离区域隔离的半导体衬底形成的衬底接触点区域，上述第一激活区域和上述衬底接触点区域，没有被上述元件隔离区域隔离。

根据本发明的半导体装置，上述第一激活区域和上述衬底接触点区域没有被上述元件隔离区域隔离，形成为一体。为此，第一金属绝缘体半导体晶体管中，因为激活区域的栅极长度方向的长度变长，从元件隔离区域加到第一金属绝缘体半导体晶体管的沟道区域的应力减小。由此，就能够降低由于来自元件隔离区域的应力引起的特性变动。

本发明的半导体装置，还包括位于上述第一激活区域和上述衬底接触点区域之间形成在上述半导体衬底上方的第一虚设栅极电极，上述第一虚设栅极电极，也可以与上述衬底接触点区域电连接。由此，因为第一虚设栅极电极被固定到接地电位，就可以将第一激活区域和衬底接触点区域绝缘。

本发明的半导体装置，还可以包括设置在上述半导体衬底上的层间绝缘膜，和贯通上述层间绝缘膜，电连接上述衬底接触点区域及上述第一虚设栅极电极的共用接触点。

本发明的半导体装置，还包括设置在上述半导体衬底上的层间绝缘膜，设置在上述层间绝缘膜上的与上述衬底接触点区域电连接的针型接触点，和与上述针型接触点电连接的布线，通过上述针型接触点及上述布线，上述衬底接触点区域可以被接地。

本发明的半导体装置，上述第一金属绝缘体半导体晶体管，也可以是存取晶体管。

本发明的半导体装置，上述静态随机访问存储器具有上述第二金属绝缘体半导体晶体管，上述第二金属绝缘体半导体晶体管的激活区域，是由上述元件隔离区域隔离的上述半导体衬底形成，上述第二激活区域和上述衬底接触点区域，也可以不被上述元件隔离区域隔离。

本发明的半导体装置，上述第二金属绝缘体半导体晶体管，也可以是驱动晶体管。

本发明的半导体装置，还包括位于上述第二激活区域和上述衬底接触点区域之间形成在上述半导体衬底上方的第二虚设栅极电极，上述第一金属绝缘体半导体晶体管是存取晶体管，上述第二虚设栅极电极的栅极长度，可以比上述第一虚设栅极电极的栅极长度短。

本发明的半导体装置的制造方法，是包括具有第一金属绝缘体半导体晶体管的静态随机访问存储器的半导体装置的制造方法，具有在半导体衬底上形成隔离上述第一金属绝缘体半导体晶体管的激活区域及衬底接触点区域的元件隔离区域的工序，上述形成元件隔离区域工序中，不用上述元件隔离区域隔离上述第一激活区域和上述衬底接触点区域。

根据本发明的半导体装置的制造方法，因为不用上述元件隔离区域隔离上述第一激活区域和上述衬底接触点区域而形成为一体，所以，第一金属绝缘体半导体晶体管的激活区域的栅极长度方向的长度就能变长。因此，由该方法制造的半导体装置中，从元件隔离区域加到第一金属绝缘体半导体晶体管的沟道区域的应力被降低。由此，降低由于来自元件隔离区域的应力的特性变动成为可能。

本发明的半导体装置的制造方法中，还可以包括形成在位于上述第一激活区域和上述衬底接触点区域之间的半导体衬底上方，与上述衬底接触点区域电连接的第一虚设栅极电极的工序。由该方法制造的半导体装置中，因为第一虚设栅极电极被固定到接地电位，所以，能够绝缘第一激活区域和衬底接触点区域。

-发明的效果-

根据本发明，通过整体化形成激活区域和衬底接触点区域，就能够抑制由于元件隔离区域的应力的金属绝缘体半导体晶体管的特性降低。

附图说明

图1(a)，是表示具有本发明的第一实施方式所涉及的静态随机访问存储器的半导体装置的概略平面图。

图1(b)，是沿图1(a)A-A线剖面图。

图1(c)，是沿图1(b)B-B线剖面图。

图2(a)至图2(d)，是表示本发明的实施方式所涉及制造工序图，是沿图1(a)的B-B线剖面图。

图3(a)至图3(d)，是表示本发明的实施方式所涉及制造工序图，是沿图1(a)的B-B线剖面图。

图4(a)至图4(d)，是表示本发明的实施方式所涉及的半导体装置的制造工序图，是沿图1(a)的A-A线剖面图。

图5(a)至图5(d)，是表示本发明的实施方式所涉及的半导体装置的制造工序图，是沿图1(a)的A-A线剖面图。

图6(a)，是表示图2(b)及图4(b)所示工序中衬底表面的平面图。

图6(b)，是表示图2(d)及图4(d)所示工序中衬底表面的平面图。

图7(a)，是表示具有本发明的第二实施方式所涉及的静态随机访问存储器的半导体装置的概略平面图。

图7(b)，是沿图7(a)A-A线剖面图。

图7(c)，是沿图7(b)B-B线剖面图。

图8，是表示具有以前静态随机访问存储器半导体装置的构造平面图。

图9(a)至图9(e)，是表示具有以前静态随机访问存储器半导体装置的制造工序的剖面图。

(符号说明)

10                                   沟槽

11                                   半导体衬底

11a、11b、11c                        区域

12                                   硅氧化膜12

12a                                  基膜12a

13                                   硅氮化膜13

13a                                  保护膜13a

14                                   p型阱区域

15a、15d                             栅极绝缘膜

15b、15c                             虚设栅极绝缘膜

16a、16d、16e、16h                   栅极电极

16b、16c、16f、16g                   虚设栅极电极

17                                   侧壁

18a、18b、18c、18d                   N型源·漏极区域

19                                   P型杂质区域

20                                   金属硅化物膜

21                                   衬垫膜

22                                   第一层间绝缘膜

23c                                   共用接触点

24                                   第二层间绝缘膜

26、27                               分离绝缘膜

具体实施方式

(第一实施方式)

以下，就本发明的第一实施方式所涉及的半导体装置参照图1予以说明。

图1(a)，是表示具有本发明的第一实施方式所涉及的静态随机访问存储器的半导体装置的概略平面图。图1(b)，是沿图1(a)A-A线剖面图。图1(c)，是沿图1(b)B-B线剖面图。尚，图1(a)，是突出表示了由被隔离绝缘膜所围的半导体衬底形成的晶体管的激活区域及衬底接触点区域，栅极电极，虚设栅极电极，针型接触点，金属布线的图。也就是，为了便于阅图，在图1(a)中，省略了图1(b)及图1(c)中层间绝缘膜，侧壁，金属硅化物层及杂质扩散层的表示。尚，本实施方式中，构成静态随机访问存储器元件的金属绝缘体半导体晶体管中，省略了N型驱动晶体管及N型存取晶体管以外的金属绝缘体半导体晶体管的图示及说明。

本实施方式的半导体装置，如图1(a)所示，具有第一驱动晶体管TrD1，第二驱动晶体管TrD2，第一存取晶体管TrA1，第二存取晶体管TrA2，衬底接触点区域Rsub。

驱动晶体管TrD1、TrD2，存取晶体管TrA1、TrA2及衬底接触点区域Rsub，形成在半导体衬底11上。半导体衬底11，从平面看，由隔离绝缘膜27所围。还有，从平面所看到的半导体衬底11表面，具有平行排列的两条区域11a、11b，将区域11a、11b从它们的中央部相互连接的区域11c。换句话说，半导体衬底11，具有象平放的英文字母“H”的平面形状。但是，区域11a、11b的两端部，即可以再连接其他晶体管的激活区域，也可以不接。区域11c，成为衬底接触点区域Rsub。区域11a的中央部，区域11a的中央部，与区域11c的端部(附图的上端部)相接。区域11a中与区域11c相接处的左侧，成为第一驱动晶体管TrD1的激活区域。区域11a中与区域11c相接处的右侧，成为第一存取晶体管TrA1的激活区域。

另一方面，区域11b中与区域11c相接处的左侧，成为第二驱动晶体管TrD2的激活区域。区域11b中与区域11c相接处的右侧，成为第二存取晶体管TrA2的激活区域。

第一驱动晶体管TrD1，如图1(b)所示，具有形成在半导体衬底11的p型阱区域14上的栅极绝缘膜15a及栅极电极16a，形成在栅极电极16a侧面上的侧壁17，形成在半导体衬底11的侧壁17的侧下方的N型源·漏极区域18a、18b，形成在N型源·漏极区域18a、18b及栅极电极16a上的金属硅化物膜20。

第二驱动晶体管TrD2，如图1(a)所示具有栅极电极16e，尽管省略了附图表示，但是具有与第一驱动晶体管TrD1一样的构成。

第一存取晶体管TrA1，如图1(b)所示，具有形成在半导体衬底11的p型阱区域14上的栅极绝缘膜15d及栅极电极16d，形成在栅极电极16d侧面上的侧壁17，形成在半导体衬底11的侧壁17的侧下方的N型源·漏极区域18c、18d，形成在N型源·漏极区域18c、18d及栅极电极16a上的金属硅化物膜20。

第二存取晶体管TrA2，具有由与第一存取晶体管TrA1的栅极电极16d共同的膜形成的栅极电极16h，尽管省略了剖面构造的图示，但是具有与第一存取晶体管TrA1一样的构成。

衬底接触点区域Rsub的半导体衬底11上，如图1(b)所示，形成了p型阱区域14，形成在p型阱区域14之上的p型杂质区域19。P型杂质区域19上，形成了金属硅化物膜20。

并且，如图1(b)所示，设置了第一驱动晶体管TrD1的N型源·漏极区域18b，位于与衬底接触点区域Rsub的p型杂质区域19之间的区域，在虚设栅极绝缘膜15b上形成虚设栅极电极16b，在虚设栅极电极16b的侧面上形成侧壁17，形成在虚设栅极电极16b上的金属硅化物膜20。

还有，如图1(a)所示，在位于第二驱动晶体管TrD2和衬底接触点区域Rsub之间的区域上，设置了虚设栅极电极16f。尽管省略了虚设栅极电极16f的剖面构造的图示，但是，虚设栅极电极16f，与虚设栅极电极16b具有相同的构成。尚，本实施方式中，尽管形成了虚设栅极电极16b、16f，但是，虚设栅极电极16b、16f并非一定要设置。

还有，如图1(b)所示，设置了第一存取晶体管TrA1的N型源·漏极区域18c，位于与衬底接触点区域Rsub的p型杂质区域19之间的区域上，形成在半导体衬底11的p型阱区域14的虚设栅极绝缘膜15c，形成在虚设栅极绝缘膜15c上的虚设栅极电极16c，形成在虚设栅极电极16c的侧面上的侧壁17，形成在虚设栅极电极16c上的金属硅化物膜20。

还有，如图1(a)所示，位于第二存取晶体管TrA2和衬底接触点区域Rsub之间的区域，也设置了具有与虚设栅极电极16c同样构成的虚设栅极电极16g。

如图1(b)、图1(c)所示，金属硅化物膜20或侧壁17上，形成了第一层间绝缘膜22。第一层间绝缘膜22上，贯通了针型接触点23a至23k。第一层间绝缘膜22上，形成了第二层间绝缘膜24。各针型接触点23a至23k上，形成了金属布线25a至25h。

并且，如图1(b)所示，第一驱动晶体管TrD1的N型源·漏极区域18a，介于金属硅化物膜20及针型接触点23a与金属布线25a连接，N型源·漏极区域18b，介于金属硅化物膜20及针型接触点23b与金属布线25b连接。

另一方面，如图1(a)所示，第二驱动晶体管TrD2中，N型源·漏极区域之一，介于金属硅化物膜及针型接触点23e与金属布线25e连接，另一个N型源·漏极区域，介于金属硅化物膜及针型接触点23f与金属布线25b连接。

还有，如图1(b)所示，第一存取晶体管TrA1中，N型源·漏极区域18c，介于金属硅化物膜20及针型接触点23c与金属布线25c连接，N型源·漏极区域18d，介于金属硅化物膜20及针型接触点23d与金属布线25d连接，栅极电极16d，介于金属硅化物膜20及针型接触点23k与金属布线25h连接。

另一方面，如图1(a)所示，第二存取晶体管TrA2中，其中之一的N型源·漏极区域，介于金属硅化物膜及针型接触点23g与金属布线25f连接，另一个N型源·漏极区域，介于金属硅化物膜及针型接触点23h与金属布线25g连接。

还有，如图1(c)所示，衬底接触点区域Rsub中，p型杂质区域19，介于金属硅化物膜20及针型接触点23i与金属布线25b连接。

在此，所谓的衬底接触点区域Rsub，是为将半导体衬底11(更具体地说，是p型阱区域14)接地的区域。衬底接触点区域Rsub中，p型阱区域14，通过金属硅化物膜20、针型接触点23i及金属布线25b与外部连接，从外部，将p型阱区域14的电位固定为0V。尚，衬底接触点区域Rsub中，半导体衬底11上部形成了p型杂质区域19。这个p型杂质区域19的杂质浓度设定的比p型阱区域14的杂质浓度高，通过这个p型杂质区域19，金属硅化物膜20和半导体衬底11之间的接触点电阻被降低。还有，所谓的激活区域，是包括各晶体管的源·漏极区域和沟道区域的区域。

根据本实施方式的构成，第一存取晶体管TrA1的激活区域、第二存取晶体管TrA2的激活区域、第一驱动晶体管TrD1的激活区域和第二驱动晶体管TrD2的激活区域，形成为一体化连续形成在半导体衬底11上。由此，第一存取晶体管TrA1中，因为激活区域的栅极长度方向变长，所以从栅极电极16d的端部到形成N型源·漏极区域18c的激活区域端部为止的距离增大。由此，因为来自隔离绝缘膜27的应力的特性变动就能降低。还有，第二存取晶体管TrA2、第一驱动晶体管TrD1以及第二驱动晶体管TrD2也是一样，因为到栅极为止的距离变大，所以，由于来自元件隔离区域的隔离绝缘膜27的应力对特性的影响就能降低。

再有，本实施方式的构成中，因为将各存取晶体管TrA1、TrA2的激活区域和衬底接触点区域Rsub绝缘，所以设置了虚设栅极电极16c、16g。虚设栅极电极16c，通过针型接触点23i、23j以及金属布线25b，因为与衬底接触点区域Rsub的p型杂质区域19电连接，所以被固定到与p型阱区域14同电位的接地电位上。因此，如果将虚设栅极电极16c作为栅极电极的话金属绝缘体半导体晶体管就常为不通。由此，就能够绝缘第一存取晶体管TrA1的N型源·漏极区域18c和衬底接触点区域Rsub的p型杂质区域19。同样，由虚设栅极电极16g能够绝缘第二存取晶体管TrA2的N型源·漏极区域和衬底接触点区域Rsub的p型杂质区域19。

还有，各驱动晶体管TrD1、TrD2的激活区域和衬底接触点区域Rsub之间，设置了虚设栅极电极16b、16f。图1中，表示了虚设栅极电极16b、16f不与外部电连接的形态，但是，将它们连接到外部亦可。通过设置这些虚设栅极电极16b、16f，可以将这个区域的图案密度与其他区域相同，为此，就可以将栅极电极16a、16e在安定的状态下形成。但是，本实施方式中，并非一定要设置虚设栅极电极16b、16f。衬底接触点区域Rsub的p型杂质区域19、第一驱动晶体管TrD1的激活区域(在此，激活区域中与针型接触点23b连接一侧的区域)及第二驱动晶体管TrD2的激活区域(在此，激活区域中与针型接触点23f连接一侧的区域)，因为各自接地，这些区域不用虚设栅极电极16b、16f色缘亦可。

还有，将虚设栅极电极16c、16g的栅极长度，制得比虚设栅极电极16b、16f的栅极长度长亦可。如上所述，对于并非一定要设置虚设栅极电极16b、16f，虚设栅极电极16c、16g中，就确实需要隔离衬底接触点区域Rsub和各存取晶体管TrA1、TrA2的激活区域。这样，只要将虚设栅极电极16c、16g的栅极长度，制得比虚设栅极电极16b、16f的栅极长度长，由虚设栅极电极16c、16g，就确实能够隔离衬底接触点区域Rsub和各存取晶体管TrA1、TrA2的激活区域，也就能够抑制泄漏电流。

以下，就本发明的实施方式所涉及的半导体装置的制造方法，参照图2至图6予以说明。

图2(a)至图2(d)及图3(a)至图3(d)，是表示本发明的实施方式所涉及的制造工序图，沿图1(a)的B-B线剖面图。还有，图4(a)至图4(d)及图5(a)至图5(d)，表示本发明的实施方式所涉及的半导体装置的制造工序，沿图1(a)的A-A线剖面图。并且，图2(a)至图3(d)的各个工序，和图4(a)至图5(d)的各个工序，分别表示的是同一个工序。

本实施方式的制造方法中，首先，由图2(a)及图4(a)所示的工序，在半导体衬底11上，形成厚度为5nm至20nm的硅氧化膜(SiO₂膜)12后，在硅氧化膜12上形成厚度为50nm至150nm的硅氮化膜(Si₃N₄)13。

接下来，由图2(b)及图4(b)所示的工序，在硅氮化膜13上形成具有向元件隔离形成区域开口的抗蚀膜(未图示)之后，通过进行以抗蚀膜为掩模的蚀刻，形成图案化了的由硅氮化膜形成的保护膜13a。其后，再通过进行以抗蚀膜或保护膜13a为掩模的蚀刻，形成由硅氧化膜12形成的基膜12a后，干蚀刻半导体衬底11形成深度250nm至400nm的沟槽10。

图6(a)，是表示图2(b)及图4(b)所示工序中衬底表面的平面图。如图6(a)所示，本工序的保护膜13a，覆盖形成驱动晶体管TrD1、TrD2的激活区域，存取晶体管TrA1、TrA2的激活区域以及衬底接触点区域Rsub部分的半导体衬底11，且，一体化形成了各激活区域及衬底接触点区域Rsub。并且，沟槽10，形成在没有形成保护膜13a的区域。也就是，围绕着驱动晶体管TrD1、TrD2的激活区域，存取晶体管TrA1、TrA2的激活区域以及衬底接触点区域Rsub的半导体衬底11而形成。由这个沟槽10，决定驱动晶体管TrD1、TrD2的激活区域，存取晶体管TrA1、TrA2的激活区域以及衬底接触点区域Rsub的尺寸。

接下来，由图2(c)及图4(c)所示的工序，在包含沟槽10表面的半导体衬底11上的整个面上，通过使用HDP的等离子CVD法，形成600nm的硅氧化膜。其后，用CMP技术，将硅氧化膜研磨到露出保护膜13a的表面为止的高度，由此，在沟槽10内形成由硅氧化膜形成的隔离绝缘膜27制成的元件隔离区域。且，在形成硅氧化膜之前，通过热氧化露出沟槽10内的半导体衬底11的表面，进行蚀刻妨碍层的除去亦可。

接下来，由图2(d)及图4(d)所示的工序，除去保护膜13a以后，通过向半导体衬底11离子注入p型杂质离子，形成p型阱区域14。其后，除去基膜12a。图6(b)，是表示图2(d)及图4(d)所示工序的衬底表面的平面图。如图6(b)所示，由本工序，在半导体衬底11中，驱动晶体管TrD1、TrD2的激活区域，存取晶体管TrA1、TrA2的激活区域以及衬底接触点区域Rsub由隔离绝缘膜27所围。

接下来，由图3(a)及图5(a)所示的工序，在半导体衬底11上形成厚度2nm的硅氮氧化膜后，在硅氮氧化膜上形成厚度150nm的多晶硅膜。其后，用平版印刷技术及干蚀刻技术，进行多晶硅膜及硅氮氧化膜的图案化，由此，形成第一驱动晶体管TrD1的栅极绝缘膜15a及栅极电极16a，第一存取晶体管TrA1的栅极绝缘膜15d及栅极电极16d。同时，第一驱动晶体管的激活区域和衬底接触点区域Rsub之间，形成虚设栅极绝缘膜15b及虚设栅极电极16b，在第一存取晶体管的激活区域和衬底接触点区域Rsub之间，形成虚设栅极绝缘膜15c及虚设栅极电极16c。其后，以栅极电极16a、16d为掩模，离子注入N型杂质离子形成N型外延区域(未图示)。

接下来，由图3(b)及图5(b)所示的工序，在栅极电极16a、16d及虚设栅极电极16b、16c的侧面上形成绝缘性侧壁17。这个侧壁17，用硅氧化膜或硅氮化膜，或者这些的叠层膜亦可。还有，各电极和侧壁17之间形成偏置衬垫亦可。其后，在第一驱动晶体管TrD1的激活区域和第一存取晶体管TrA1的激活区域上，以栅极电极16a、16d及侧壁17为掩模有选择地离子注入N型杂质离子，形成N型源·漏极区域18a、18b、18c、18d。还有，衬底接触点区域Rsub上，以虚设栅极电极16b、16c及侧壁17为掩模有选择地离子注入p型杂质离子，形成p型杂质区域19。

接下来，由图3(c)及图5(c)所示的工序，在半导体衬底11的整个面上，形成镍(Ni)或钴(Co)等金属膜后，进行热处理，使露出的硅和金属反应，由此，在栅极电极16a、16d，虚设栅极电极16b、16c，N型源·漏极区域18a、18b、18c、18d及p型杂质区域19上有选择地形成金属硅化物膜20。其后，有选择地除去未反应而剩下的金属膜。

接下来，由图3(d)及图5(d)所示的工序，在半导体衬底11的整个面上，形成由硅氮化膜形成的衬垫膜21后，衬垫膜21上形成第一层间绝缘膜22。其后，蚀刻第一层间绝缘膜22及衬垫膜21形成接触点孔后，在该接触点孔内埋入导电材料形成针型接触点23a、23b、23c、23d、23i、23j、23k。其后，在第一层间绝缘膜22上形成第二层间绝缘膜24后，在第二层间绝缘膜24上形成布线槽，通过有选择地在布线槽内埋入金属材料，形成金属布线25a、25b、25c、25d、25h。在此，虚设栅极电极16c，介于虚设栅极电极16c上的金属硅化物膜20，针型接触点23j，金属布线25b，针型接触点23i及p型杂质区域19上的金属硅化物膜20与p型杂质区域19电连接，与p型杂质区域19同电位。还有，栅极电极16d和虚设栅极电极16c之间的N型源·漏极区域18c，介于金属硅化物膜20，针型接触点23c与成为位线的金属布线25c连接。通过以上的工序，形成本发明的半导体装置。

(第二实施方式)

以下，就本发明的第二实施方式所涉及的半导体装置，参照图7予以说明。图7(a)，是表示具有本发明的第二实施方式所涉及的静态随机访问存储器的半导体装置的概略平面图。图7(b)，是沿图7(a)A-A线剖面图。图7(c)，是沿图7(b)B-B线剖面图。

本实施方式的半导体装置中与第一实施方式的半导体装置的不同点，是衬底接触点区域Rsub和虚设栅极电极16c、16g，与一个共用接触点23s连接这一点。也就是，第一实施方式中，如图1(a)及图1(c)所示，衬底接触点区域Rsub与针型接触点23i连接，虚设栅极电极16c、16g与针型接触点23j连接，对此，本实施方式中，如图7(a)所示，这些针型接触点被共有化，成为共用接触点23s。更具体地说明的话，如图7(c)所示，共用接触点23s，从衬底接触点区域Rsub的金属硅化物膜20，介于虚设栅极电极16c侧面上的侧壁17，连接虚设栅极电极16c上的金属硅化物膜20上为止的区域形成。这个共用接触点23s，通过金属布线25b及金属硅化物膜20，与衬底接触点区域Rsub和虚设栅极电极16c(及虚设栅极电极16g)保持相同的电位。其他的构成，与第一实施方式一样，省略其说明。

本实施方式，能够得到与第一实施方式相同的效果。再有，通过形成共用接触点23s，与第一实施方式那样的形成两个针型接触点相比，能够得到缩小面积得效果。

(其他实施方式)

上述实施方式中，从平面看半导体衬底11得表面，具有横放的英文字母“H”得形状。然而，本发明的半导体衬底11的表面形状，并非只限于此。也就是，只要以前的由元件隔离区域隔离的各晶体管激活区域和衬底接触点区域是一体化形状，变成什么形状都是可以的。

-产业上的利用可能性-

正如以上所说明的，本发明，对于具有静态随机访问存储器的半导体装置是有用的。

Claims (10)

1.一种半导体装置，具有包含第一金属绝缘体半导体晶体管的静态随机访问存储器，其特征为：

包括：

第一激活区域，由元件隔离区域隔离的半导体衬底形成，是上述第一金属绝缘体半导体晶体管的激活区域，和

衬底接触点区域，由元件隔离区域隔离的半导体衬底形成，另外

上述第一激活区域和上述衬底接触点区域，没有被上述元件隔离区域隔离。

2.根据权利要求1所述的半导体装置，其特征为：

还包括第一虚设栅极电极，该第一虚设栅极电极，形成在位于上述第一激活区域和上述衬底接触点区域之间的上述半导体衬底的上方，

上述第一虚设栅极电极，与上述衬底接触点区域电连接。

3.根据权利要求2所述的半导体装置，其特征为：

还包括：

层间绝缘膜，设置在上述半导体衬底上，和

共用接触点，贯通上述层间绝缘膜电连接上述衬底接触点区域及上述第一虚设栅极电极。

4.根据权利要求1或2所述的半导体装置，其特征为：

还包括：

层间绝缘膜，设置在上述半导体衬底上，

针型接触点，设置在上述层间绝缘膜上，并与上述衬底接触点区域电连接，和

布线，与上述针型接触点电连接，另外

通过上述针型接触点及上述布线，上述衬底接触点区域被接地。

5.根据权利要求1或2所述的半导体装置，其特征为：

上述第一金属绝缘体半导体晶体管，是存取晶体管。

6.根据权利要求1或2所述的半导体装置，其特征为：

上述静态随机访问存储器具有上述第二金属绝缘体半导体晶体管，

上述第二金属绝缘体半导体晶体管的激活区域，是由上述元件隔离区域隔离的上述半导体衬底形成，

上述第二激活区域和上述衬底接触点区域，没有被上述元件隔离区域隔离。

7.根据权利要求6所述的半导体装置，其特征为：

上述第二金属绝缘体半导体晶体管，是驱动晶体管。

8.根据权利要求7所述的半导体装置，其特征为：

还包括第二虚设栅极电极，该第二虚设栅极电极，形成在位于上述第二激活区域和上述衬底接触点区域之间的上述半导体衬底的上方，另外

上述第一金属绝缘体半导体晶体管，是存取晶体管，

上述第二虚设栅极电极的栅极长度，比上述第一虚设栅极电极的栅极长度短。

9.一种半导体装置的制造方法，上述半导体装置，具有第一金属绝缘体半导体晶体管的静态随机访问存储器，其特征为：

具有元件隔离区域形成工序，该元件隔离区域形成工序，在半导体衬底上形成隔离上述第一金属绝缘体半导体晶体管的激活区域及衬底接触点区域的元件隔离区域，

上述元件隔离区域形成工序中，不用上述元件隔离区域隔离上述第一激活区域和上述衬底接触点区域。

10.根据权利要求9所述的半导体装置的制造方法，其特征为：

还包括第一虚设栅极电极形成工序，该第一虚设栅极电极形成工序，在位于上述第一激活区域和上述衬底接触点区域之间的半导体衬底上方，形成与上述衬底接触点区域电连接的第一虚设栅极电极。

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