CN102709193A - Nmos器件制作方法 - Google Patents

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徐强
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Abstract

一种NMOS器件制作方法，包括：提供含有NMOS的基底；在所述基底上沉积具有高拉应力的氮化硅层；按照NMOS沟道长度的长短次序，依次对所述氮化硅层进行曝光和远端等离子体蚀刻，使得沟道长度与其对应的所述氮化硅层的厚度成正比；继续后续通用的半导体工艺流程，以形成NMOS晶体管。本发明所提供的NMOS器件制作方法在通常的高拉应力氮化硅层沉积完成之后，根据NMOS器件沟道长度的长短对所述氮化硅层进行曝光和远端等离子体蚀刻，使得NMOS器件的沟道与其对应的氮化硅层厚度成正比，从而能够实现对NMOS器件性能调整的一致性。

Description

NMOS器件制作方法
技术领域
本发明涉及半导体制造工艺，且特别涉及NMOS器件制作方法。
背景技术
随着半导体制造工艺技术的发展，集成电路芯片的特征线宽越来越小，为了改善半导体器件的性能，应力工程技术被广泛应用于半导体工艺中，用以提高载流子的电迁移率。其中，比较常见的，例如在NMOS器件的制作过程中采用通孔刻蚀停止层（Contact Etch StopLayer，CESL）应力工程技术。
通孔刻蚀停止层应力工程，是在通孔刻蚀停止层薄膜沉积过程中，通过调整沉积条件，在薄膜内部产生应力，使该应力传导到器件沟道中，从而对载流子的迁移率产生影响。例如，对于NMOS器件，可通过通孔刻蚀停止层应力工程，形成通孔刻蚀停止层薄膜，在薄膜内部产生压应力，并将该应力传导至NMOS的沟道中，对沟道形成张应力。由于沟道方向的张应力有助于提高NMOS器件的电子迁移率，从而能够有助于改善NMOS器件的性能。实践中，已经有实验可以证明，通过沉积高拉应力氮化硅薄膜，可以提高NMOS的性能达到10%以上。
然而，发明人通过在实践发现，采用常规通孔刻蚀停止层应力工程的方法来提升NMOS的性能，对于不同沟道长度的NMOS，其提升效果是不一致的。参考图1，随着沟道长度的增加，提升性能的效果变小。
目前，在生产实际中，为了解决这一问题，通常在版图设计时就考虑到沟道长度的影响，从而采用特殊结构的晶体管设计，并对所设计的版图不断地进行检验与修正，这种方法无疑大大增加了产品的研发生产周期和成本。
发明内容
本发明提供了一种NMOS器件制作方法，根据沟道长度对所述氮化硅层进行曝光和远端等离子体蚀刻，使得氮化硅层厚度与沟道长度成正比，从而实现对NMOS器件性能调整的一致性。
为了实现上述技术目的，本发明提出一种NMOS器件制作方法，包括：提供含有NMOS的基底；在所述基底上沉积具有高拉应力的氮化硅层；按照NMOS沟道长度的长短次序，依次对所述氮化硅层进行曝光和远端等离子体蚀刻，使得沟道长度与其对应的所述氮化硅层的厚度成正比；继续后续通用的半导体工艺流程，以形成NMOS晶体管。
可选的，采用等离子体增强化学气相沉积法沉积所述氮化硅层。
可选的，所述氮化硅层的厚度为300埃至800埃。
可选的，所述氮化硅层的应力为0.7吉帕至2.0吉帕。
可选的，所述按照NMOS沟道长度的长短次序包括：按照所述沟道长度递增的顺序，或者按照沟道长度递减的顺序。
可选的，对氮化硅层进行曝光和远端等离子体蚀刻至少为2次及以上。
可选的，所述对氮化硅层进行远端等离子体蚀刻采用的刻蚀气体为含有氢气和/或三氟化氮的远端等离子体。
可选的，所述继续后续通用的半导体工艺流程包括沉积金属前介电质层。
相较于现有技术，本发明NMOS器件制作方法充分考虑了氮化硅层所具有的高拉应力对沟道载流子所造成的影响，根据NMOS器件沟道长度的长短，通过对所述氮化硅层进行曝光和远端等离子体蚀刻，使得所述氮化硅层的厚度与沟道长度成正比，从而能够实现对NMOS器件性能调整的一致性。
附图说明
图1为NMOS器件的沟道长度与其对应性能的示意图；
图2为本发明NMOS器件制作方法一种实施方式的流程示意图；
图3为按照图2所示步骤S2所形成的NMOS器件的剖面示意图；
图4-图5为按照图2所示步骤S3一种具体实施方式所形成的NMOS器件的剖面示意图。
具体实施方式
本发明所提供的NMOS器件制作方法通过在通常的高拉应力氮化硅层沉积完成之后，根据NMOS器件沟道长度的长短对所述氮化硅层进行曝光和远端等离子体蚀刻，使得NMOS器件的沟道越长，其对应的所述氮化硅层越厚，从而能够实现对NMOS器件性能调整的一致性。
下面将结合具体实施例和附图，对本发明NMOS晶体管制作方法进行详细阐述。
参考图2，在一种实施方式中，本发明NMOS器件制作方法包括：
步骤S1，提供含有NMOS的基底；
步骤S2，在所述基底上沉积具有高拉应力的氮化硅层；
步骤S3，按照NMOS沟道长度的长短次序，依次对所述氮化硅层进行曝光和远端等离子体蚀刻，使得沟道长度与其对应的所述氮化硅层的厚度成正比；
步骤S4，继续后续通用的半导体工艺流程，以形成NMOS晶体管。
具体来说，参考图3，在具有NMOS的基底100上沉积氮化硅层110。其中，所述氮化硅层的厚度为300埃至800埃，可采用等离子体增强化学气相沉积法进行沉积。所述氮化硅层110具有高拉应力，应力范围为0.7吉帕（GPa）至2.0吉帕。
基底100中的NMOS分别具有长度不同的沟道，其中按照沟道长度递增的顺序依次为NMOS101、NMOS102以及NMOS103，可按照所述沟道长度递增的顺序，或者按照沟道长度递减的顺序，对所沉积的氮化硅层110进行处理。其中，对所述氮化硅层110的曝光和远端等离子体蚀刻至少为2次及以上。
在一种具体实施方式中，按照沟道长度递增的顺序，参考图4，先对沟道长度最短的NMOS101上所沉积的氮化硅层进行曝光和远端等离子体蚀刻，去除氮化硅层110的厚度为H1；接着，参考图5，再对沟道长度次短的NMOS102上所沉积的氮化硅层进行曝光和远端等离子体蚀刻，去除氮化硅层110的厚度为H2；并且，厚度H1大于厚度H2。因此，当去除掩膜层之后，所述基底100上所沉积的氮化硅层110具有不同的厚度，与沟道长度相对应的，沟道长度越长，氮化硅层110的厚度越厚。由于所沉积的氮化硅层110具有高拉应力，并且该应力能传导至沟道中，以提高载流子的迁移速率，而氮化硅层越厚，其应力所能影响的载流子数量越多，从而能够对具有较长的沟道的NMOS的性能进行调整。
其中，所述远端等离子体蚀刻时采用的刻蚀气体为含有氢气（H2）和／或三氟化氮（NF3）等气体的远端等离子体，可采用例如美国应用材料公司的SiCoNi制程。
在一种具体实施方式中，步骤S4还可包括沉积金属前介电质层。
相较于现有技术，本发明NMOS器件制作方法充分考虑了氮化硅层所具有的高拉应力对沟道载流子所造成的影响，根据NMOS器件沟道长度的长短，通过对所述氮化硅层进行曝光和远端等离子体蚀刻，使得所述氮化硅层的厚度与沟道长度成正比，从而能够实现对NMOS器件性能调整的一致性。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (8)

1.一种NMOS器件制作方法，其特征在于，包括：
提供含有NMOS的基底；
在所述基底上沉积具有高拉应力的氮化硅层；
按照NMOS沟道长度的长短次序，依次对所述氮化硅层进行曝光和远端等离子体蚀刻，使得沟道长度与其对应的所述氮化硅层的厚度成正比；
继续后续通用的半导体工艺流程，以形成NMOS晶体管。
2.如权利要求1所述的NMOS器件制作方法，其特征在于，采用等离子体增强化学气相沉积法沉积所述氮化硅层。
3.如权利要求1所述的NMOS器件制作方法，其特征在于，所述氮化硅层的厚度为300埃至800埃。
4.如权利要求1所述的NMOS器件制作方法，其特征在于，所述氮化硅层的应力为0.7吉帕至2.0吉帕。
5.如权利要求1所述的NMOS器件制作方法，其特征在于，所述按照NMOS沟道长度的长短次序包括：按照所述沟道长度递增的顺序，或者按照沟道长度递减的顺序。
6.如权利要求1所述的NMOS器件制作方法，其特征在于，对氮化硅层进行曝光和远端等离子体蚀刻至少为2次及以上。
7.如权利要求1所述的NMOS器件制作方法，其特征在于，所述对氮化硅层进行远端等离子体蚀刻采用的刻蚀气体为含有氢气和/或三氟化氮的远端等离子体。
8.如权利要求1所述的NMOS器件制作方法，其特征在于，所述继续后续通用的半导体工艺流程包括沉积金属前介电质层。
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PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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