JP4774882B2 - 絶縁ゲート電界効果トランジスタ及びその製造方法 - Google Patents
絶縁ゲート電界効果トランジスタ及びその製造方法 Download PDFInfo
- Publication number
- JP4774882B2 JP4774882B2 JP2005272400A JP2005272400A JP4774882B2 JP 4774882 B2 JP4774882 B2 JP 4774882B2 JP 2005272400 A JP2005272400 A JP 2005272400A JP 2005272400 A JP2005272400 A JP 2005272400A JP 4774882 B2 JP4774882 B2 JP 4774882B2
- Authority
- JP
- Japan
- Prior art keywords
- forming
- layer
- stress
- semiconductor substrate
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
本発明が解決しようとする課題は、一層の高速動作が可能な絶縁ゲート電界効果トランジスタ及びその製造方法の提供を目的とする。
チャネルが形成される半導体基板の領域と、当該領域にそれぞれ接し互いに離れて前記半導体基板上に形成されている一対のエクステンション部と、前記一対のエクステンション部の対向端から互いに離反する向きにさらに離れて前記エクステンション部上に形成されているソース領域とドレイン領域と、前記ソース領域および前記ドレイン領域の間のチャネルが形成される半導体基板上において前記エクステンション部の端部にかかる位置まで形成されているゲート絶縁膜と前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極、前記一対のエクステンション部、前記ソース領域および前記ドレイン領域を被覆するように形成された、前記チャネルが形成される半導体基板の領域に応力を印加する応力調整層と、前記応力調整層上に形成された層間膜と、を有し、前記ゲート電極側の、前記ソース領域の端部および前記ドレイン領域の端部の各々で、前記応力調整層がゲート長方向の断面視において各々2つの鋭角を有するように形成され、前記応力調整層の被覆形状が前記断面視においてZ字状またはZの鏡文字状である。
チャネルが形成される箇所の半導体基板の上にダミーゲート層を形成するステップと、前記チャネルが形成される箇所に相当する箇所の半導体基板にそれぞれ接し互いに離れた一対のエクステンション部を前記半導体基板上に成長により形成するステップと、前記エクステンション部の端部の上層であって、前記ダミーゲート層の側壁を覆うように酸化シリコン膜のサイドウォールを形成するステップと、前記一対のエクステンション部の対向端から互いに離反する向きにさらに離れて前記エクステンション部上に一対のソース領域およびドレイン領域を成長により形成するステップと、前記ダミーゲート層、前記酸化シリコン膜、前記一対のエクステンション部、前記ソース領域および前記ドレイン領域を被覆するように、前記チャネルが形成される半導体基板の領域に応力を印加する第一応力調整層を形成するステップと、前記第一応力調整層の上層に第一層間膜を形成するステップと、前記ダミーゲート層および前記酸化シリコン膜の上部の部分の前記第一応力調整層および前記第一層間膜を除去するステップと、前記ダミーゲート層および前記酸化シリコン膜を除去するステップと、前記ダミーゲート層および前記酸化シリコン膜が除去されて形成された空洞内における前記半導体基板上において前記エクステンション部の端部にかかる位置までゲート絶縁膜を形成するステップと、前記ゲート絶縁膜の上部の部分にゲート電極を形成するステップと、少なくとも前記ゲート電極の上層に第二応力調整層を形成するステップと、前記第二応力調整層上に第二層間膜を形成するステップと、を含み、前記各ステップは記載順に実施され、前記ソース領域、前記ドレイン領域および前記第一応力調整層を形成するステップは、前記ゲート電極側の、前記ソース領域の端部および前記ドレイン領域の端部の各々で、前記第一応力調整層がゲート長方向の断面視において各々2つの鋭角を有するように形成され、前記第一応力調整層の被覆形状が前記断面視においてZ字状またはZの鏡文字状を示すように実施される。
前記第二応力調整層を形成するステップの後に、前記ゲート電極の上部以外に存在する前記第二応力調整層を除去するステップをさらに有する。
チャネルが形成される箇所の半導体基板の上にダミーゲート層を形成するステップと、前記チャネルが形成される箇所に相当する箇所の半導体基板にそれぞれ接し互いに離れた一対のエクステンション部を前記半導体基板上に成長により形成するステップと、前記エクステンション部の端部の上層であって、前記ダミーゲート層の側壁を覆うように酸化シリコン膜のサイドウォールを形成するステップと、前記一対のエクステンション部の対向端から互いに離反する向きにさらに離れて前記エクステンション部上に一対のソース領域およびドレイン領域を成長により形成するステップと、前記ダミーゲート層、前記酸化シリコン膜、前記一対のエクステンション部、前記ソース領域および前記ドレイン領域を被覆するように第一層間膜を形成するステップと、前記ダミーゲート層および前記酸化シリコン膜の上部の部分の前記第一層間膜を除去するステップと、前記ダミーゲート層および前記酸化シリコン膜を除去するステップと、前記ダミーゲート層および前記酸化シリコン膜が除去されて形成された空洞内における前記半導体基板上において前記エクステンション部の端部にかかる位置までゲート絶縁膜を形成するステップと、前記ゲート絶縁膜の上部の部分にゲート電極を形成するステップと、前記一対のエクステンション部、前記ソース領域および前記ドレイン領域の上部に残された前記第一層間膜を除去するステップと、前記ゲート電極、前記一対のエクステンション部、前記ソース領域および前記ドレイン領域を被覆するように、前記チャネルが形成される半導体基板の領域に応力を印加する応力調整層を形成するステップと、前記応力調整層上に第二層間膜を形成するステップと、を含み、前記各ステップは記載順に実施され、前記ソース領域、前記ドレイン領域および前記応力調整層を形成するステップは、前記ゲート電極側の、前記ソース領域の端部および前記ドレイン領域の端部の各々で、前記応力調整層がゲート長方向の断面視において各々2つの鋭角を有するように形成され、前記応力調整層の被覆形状が前記断面視においてZ字状またはZの鏡文字状を示すように実施される。
まず、例えばSiからなる半導体基板2を熱水蒸気雰囲気に置き、半導体基板上に3nm程度の酸化膜9を形成する。次に、LPCVD(Low Pressure Chemical Vapor Deposition)法により、厚さ150nmの多結晶シリコン10を酸化膜9上に堆積する。そして、図2a)に示すように、リソグラフィ技術によりSiNマスク11を形成し、SiNマスク11が形成された箇所以外の酸化膜9と多結晶シリコン10を除去する。そして、除去されなかった多結晶シリコン10と酸化膜9はダミーゲート層となり、後に形成するゲート絶縁膜に置き換えられる。
以上により、図1に示した絶縁ゲート電界効果トランジスタが完成する。なお、図7c)中では第一の応力調整層も第二の応力調整層も同じ材質により構成され、一体となっているので同一の符号8を付してある。
Claims (4)
- チャネルが形成される半導体基板の領域と、
当該領域にそれぞれ接し互いに離れて前記半導体基板上に形成されている一対のエクステンション部と、
前記一対のエクステンション部の対向端から互いに離反する向きにさらに離れて前記エクステンション部上に形成されているソース領域とドレイン領域と、
前記ソース領域および前記ドレイン領域の間のチャネルが形成される半導体基板上において前記エクステンション部の端部にかかる位置まで形成されているゲート絶縁膜と前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極、前記一対のエクステンション部、前記ソース領域および前記ドレイン領域を被覆するように形成された、前記チャネルが形成される半導体基板の領域に応力を印加する応力調整層と、
前記応力調整層上に形成された層間膜と、を有し、
前記ゲート電極側の、前記ソース領域の端部および前記ドレイン領域の端部の各々で、前記応力調整層がゲート長方向の断面視において各々2つの鋭角を有するように形成され、前記応力調整層の被覆形状が前記断面視においてZ字状またはZの鏡文字状である、
絶縁ゲート電界効果トランジスタ。 - チャネルが形成される箇所の半導体基板の上にダミーゲート層を形成するステップと、 前記チャネルが形成される箇所に相当する箇所の半導体基板にそれぞれ接し互いに離れた一対のエクステンション部を前記半導体基板上に成長により形成するステップと、
前記エクステンション部の端部の上層であって、前記ダミーゲート層の側壁を覆うように酸化シリコン膜のサイドウォールを形成するステップと、
前記一対のエクステンション部の対向端から互いに離反する向きにさらに離れて前記エクステンション部上に一対のソース領域およびドレイン領域を成長により形成するステップと、
前記ダミーゲート層、前記酸化シリコン膜、前記一対のエクステンション部、前記ソース領域および前記ドレイン領域を被覆するように、前記チャネルが形成される半導体基板の領域に応力を印加する第一応力調整層を形成するステップと、
前記第一応力調整層の上層に第一層間膜を形成するステップと、
前記ダミーゲート層および前記酸化シリコン膜の上部の部分の前記第一応力調整層および前記第一層間膜を除去するステップと、
前記ダミーゲート層および前記酸化シリコン膜を除去するステップと、
前記ダミーゲート層および前記酸化シリコン膜が除去されて形成された空洞内における前記半導体基板上において前記エクステンション部の端部にかかる位置までゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜の上部の部分にゲート電極を形成するステップと、
少なくとも前記ゲート電極の上層に第二応力調整層を形成するステップと、
前記第二応力調整層上に第二層間膜を形成するステップと、を含み、
前記各ステップは記載順に実施され、
前記ソース領域、前記ドレイン領域および前記第一応力調整層を形成するステップは、前記ゲート電極側の、前記ソース領域の端部および前記ドレイン領域の端部の各々で、前記第一応力調整層がゲート長方向の断面視において各々2つの鋭角を有するように形成され、前記第一応力調整層の被覆形状が前記断面視においてZ字状またはZの鏡文字状を示すように実施される、
絶縁ゲート電界効果トランジスタの製造方法。 - 前記第二応力調整層を形成するステップの後に、前記ゲート電極の上部以外に存在する前記第二応力調整層を除去するステップをさらに有する、
請求項2記載の絶縁ゲート電界効果トランジスタの製造方法。 - チャネルが形成される箇所の半導体基板の上にダミーゲート層を形成するステップと、 前記チャネルが形成される箇所に相当する箇所の半導体基板にそれぞれ接し互いに離れた一対のエクステンション部を前記半導体基板上に成長により形成するステップと、
前記エクステンション部の端部の上層であって、前記ダミーゲート層の側壁を覆うように酸化シリコン膜のサイドウォールを形成するステップと、
前記一対のエクステンション部の対向端から互いに離反する向きにさらに離れて前記エクステンション部上に一対のソース領域およびドレイン領域を成長により形成するステップと、
前記ダミーゲート層、前記酸化シリコン膜、前記一対のエクステンション部、前記ソース領域および前記ドレイン領域を被覆するように第一層間膜を形成するステップと、
前記ダミーゲート層および前記酸化シリコン膜の上部の部分の前記第一層間膜を除去するステップと、
前記ダミーゲート層および前記酸化シリコン膜を除去するステップと、
前記ダミーゲート層および前記酸化シリコン膜が除去されて形成された空洞内における前記半導体基板上において前記エクステンション部の端部にかかる位置までゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜の上部の部分にゲート電極を形成するステップと、
前記一対のエクステンション部、前記ソース領域および前記ドレイン領域の上部に残された前記第一層間膜を除去するステップと、
前記ゲート電極、前記一対のエクステンション部、前記ソース領域および前記ドレイン領域を被覆するように、前記チャネルが形成される半導体基板の領域に応力を印加する応力調整層を形成するステップと、
前記応力調整層上に第二層間膜を形成するステップと、を含み、
前記各ステップは記載順に実施され、
前記ソース領域、前記ドレイン領域および前記応力調整層を形成するステップは、前記ゲート電極側の、前記ソース領域の端部および前記ドレイン領域の端部の各々で、前記応力調整層がゲート長方向の断面視において各々2つの鋭角を有するように形成され、前記応力調整層の被覆形状が前記断面視においてZ字状またはZの鏡文字状を示すように実施される、
絶縁ゲート電界効果トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005272400A JP4774882B2 (ja) | 2005-09-20 | 2005-09-20 | 絶縁ゲート電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005272400A JP4774882B2 (ja) | 2005-09-20 | 2005-09-20 | 絶縁ゲート電界効果トランジスタ及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007088046A JP2007088046A (ja) | 2007-04-05 |
JP4774882B2 true JP4774882B2 (ja) | 2011-09-14 |
Family
ID=37974761
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005272400A Expired - Fee Related JP4774882B2 (ja) | 2005-09-20 | 2005-09-20 | 絶縁ゲート電界効果トランジスタ及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4774882B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009302317A (ja) | 2008-06-13 | 2009-12-24 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP5452211B2 (ja) * | 2009-12-21 | 2014-03-26 | ルネサスエレクトロニクス株式会社 | 半導体装置、および、半導体装置の製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4047492B2 (ja) * | 1998-06-25 | 2008-02-13 | 株式会社東芝 | Mis型半導体装置およびその製造方法 |
JP2000223703A (ja) * | 1999-01-29 | 2000-08-11 | Toshiba Corp | 半導体装置及びその製造方法 |
JP3492973B2 (ja) * | 2000-03-30 | 2004-02-03 | 株式会社東芝 | 半導体装置の製造方法 |
JP2003060076A (ja) * | 2001-08-21 | 2003-02-28 | Nec Corp | 半導体装置及びその製造方法 |
JP4557508B2 (ja) * | 2003-06-16 | 2010-10-06 | パナソニック株式会社 | 半導体装置 |
-
2005
- 2005-09-20 JP JP2005272400A patent/JP4774882B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007088046A (ja) | 2007-04-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8106456B2 (en) | SOI transistors having an embedded extension region to improve extension resistance and channel strain characteristics | |
CN105185785B (zh) | 半导体装置及其制造方法 | |
JP4551811B2 (ja) | 半導体装置の製造方法 | |
TWI402984B (zh) | 藉由自我對齊氧化之自我對齊平面雙閘極程序 | |
TWI620314B (zh) | 具有替代通道材料之電性絕緣鰭片結構及其製法 | |
US8022483B2 (en) | Semiconductor and manufacturing method for the same | |
US7439120B2 (en) | Method for fabricating stress enhanced MOS circuits | |
US20070020861A1 (en) | Method to engineer etch profiles in Si substrate for advanced semiconductor devices | |
CN106033725B (zh) | 半导体元件及其制作工艺 | |
TW201434155A (zh) | 半導體裝置及其製造方法 | |
US20120171820A1 (en) | Strained mos device and methods for its fabrication | |
JP5390068B2 (ja) | チップ、fet製造方法(誘電体ストレッサ要素を有するトランジスタ) | |
US20140054657A1 (en) | Semiconductor device and method of manufacturing same | |
JP2011151166A (ja) | 半導体装置及びその製造方法 | |
JP2009065020A (ja) | 半導体装置及びその製造方法 | |
JP5137378B2 (ja) | 半導体装置及びその製造方法 | |
US7341915B2 (en) | Method of making planar double gate silicon-on-insulator structures | |
KR100414735B1 (ko) | 반도체소자 및 그 형성 방법 | |
US7456058B1 (en) | Stressed MOS device and methods for its fabrication | |
JP2010157588A (ja) | 半導体装置及びその製造方法 | |
JP4958408B2 (ja) | 半導体装置 | |
JP4774882B2 (ja) | 絶縁ゲート電界効果トランジスタ及びその製造方法 | |
US9875941B1 (en) | Method for fabricating semiconductor device | |
US7994008B2 (en) | Transistor device with two planar gates and fabrication process | |
JP4590979B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080724 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110310 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110322 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110513 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110531 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110613 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140708 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |