CN1873990A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括形成在绝缘层(12)上的半导体层上的n沟道MIS晶体管和p沟道MIS晶体管，其中，n沟道MIS晶体管的沟道由具有双轴拉应变的应变硅层(22)构成，而p沟道MIS晶体管的沟道由沿沟道长度方向具有单轴压应变的应变硅锗层(31)构成。

Description

半导体器件及其制造方法
技术领域
本发明涉及到半导体器件及其制造方法，此半导体器件包括形成在同一个衬底上的n沟道MIS(金属绝缘体半导体)晶体管和p沟道MIS晶体管。
背景技术
利用基于按比例缩小规则的微制造MOSFET，已经得到了CMOS电路性能的巨大改善。但目前在已经突破栅长度为50nm或以下的情况下，微制造所固有的各种问题正在突显出来。在这种情况下。为了进一步改善CMOS电路的性能，关键是创立一种提高沟道迁移率的技术。为了提高沟道迁移率，已经提出了将应变施加于形成沟道的硅的方法，或将硅锗(或锗)用于沟道的方法。
将应变施加于硅的方法主要被分成二类，一类是用外延生长方法将硅形成在晶格弛豫的硅锗上，另一类是产生应力的氮化物膜被淀积在晶体管上。前者是一种双轴拉应变被施加于硅的方法，而后者是一种沿栅长度方向施加单轴拉应变的方法。此二种方法都能够提高nMOSFET的迁移率。但上述应变施加伴有的缺点是pMOSFET迁移率的提高很少或基本上没有提高。
在很长一段时间内已经尝试过用双轴压应变的硅锗(或锗)作为沟道材料来提高pMOSFET的迁移率。基于这一想法，已经提出了一种CMOS结构，其中，应变的硅被用于nMOSFET的沟道，而应变的硅锗被用于pMOSFET的沟道(日本专利申请公开No.2001-160594)。但若锗组分小于50％，则利用具有双轴压应变的硅锗材料无法得到足够的例如大约2倍的迁移率提高。而且，就与nMOSFET分别制作、晶体缺陷、泄漏电流、栅绝缘膜的界面特性、与已有硅LSI工艺的兼容性等而言，高锗浓度沟道的使用存在着大量问题。
如上所述，除非锗组分被提高从而施加大的应变，否则，其中用晶格应变来改善迁移率的常规CMOS结构仍然伴有无法得到n和p晶体管迁移率的足够提高的缺点。
发明内容
根据本发明的一种情况，提供了一种半导体器件，它包含：
绝缘膜；
形成在绝缘膜上且具有双轴拉应变的应变硅层；
形成在绝缘膜上且具有单轴压应变的应变硅锗层；
形成在应变硅层上的n沟道MIS晶体管；以及
形成在应变硅锗层上的p沟道MIS晶体管，此p沟道MIS晶体管的沟道长度方向相同于压应变的单轴方向。
根据本发明的另一情况，提供了一种半导体器件，它包含：
绝缘膜；
形成在绝缘膜上且具有双轴拉应变的第一应变硅层；
形成在绝缘膜上且具有单轴拉应变的第二应变硅层；
形成在第一应变硅层上的n沟道MIS晶体管；以及
形成在第二应变硅层上的p沟道MIS晶体管，此p沟道MIS晶体管的沟道宽度方向相同于拉应变的单轴方向。
根据本发明的另一情况，提供了一种半导体器件，它包含：
绝缘膜；
形成在绝缘膜上且具有单轴拉应变的应变硅层；
形成在绝缘膜上且具有单轴压应变的应变硅锗层；
形成在应变硅层上的n沟道MIS晶体管，此n沟道MIS晶体管的沟道宽度方向相同于拉应变的单轴方向；以及
形成在应变硅锗层上的p沟道MIS晶体管，此p沟道MIS晶体管的沟道长度方向相同于压应变的单轴方向。
根据本发明的另一情况，提供了一种半导体器件，它包含：
绝缘膜；
形成在绝缘膜上且具有单轴拉应变的第一应变硅层；
形成在绝缘膜上且具有单轴拉应变的第二应变硅层；
形成在第一应变硅层上的n沟道MIS晶体管，此n沟道MIS晶体管的沟道宽度方向相同于拉应变的单轴方向；以及
形成在第二应变硅层上的p沟道MIS晶体管，此p沟道MIS晶体管的沟道宽度方向相同于拉应变的单轴方向。
根据本发明的另一情况，提供了一种制造半导体器件的方法，它包含：
在绝缘膜上，形成被双轴压应变的硅锗层；
选择性地腐蚀其中要形成n沟道MIS晶体管的硅锗层区的周围，从而在n沟道MIS晶体管形成区中留下小岛形的硅锗层部分；
对n沟道MIS晶体管形成区中留下的小岛形硅锗层部分进行热处理，从而使硅锗层部分的晶格应变弛豫；
选择性地腐蚀其中要形成p沟道MIS晶体管的硅锗层区的周围，从而留下沿沟道长度方向长而沿沟道宽度方向短的小岛形硅锗层部分，从而使硅锗层中沿沟道宽度方向的晶格应变弛豫，并保持沿沟道长度方向的单轴压应变；
在n沟道MIS晶体管形成区中，在其中晶格应变被弛豫的硅锗层部分上形成硅层，从而形成具有双轴拉应变的应变硅层；以及
在应变硅层中形成n沟道MIS晶体管，并在p沟道MIS晶体管形成区中，在具有单轴压应变的硅锗层部分上形成p沟道MIS晶体管。
根据本发明的另一情况，提供了一种制造半导体器件的方法，它包含：
在绝缘膜上，形成被双轴压应变的硅锗层；
选择性地腐蚀其中要形成n沟道MIS晶体管的硅锗层区的周围，从而在n沟道MIS晶体管形成区中留下小岛形的硅锗层部分；
对n沟道MIS晶体管形成区中留下的小岛形硅锗层部分进行热处理，从而使硅锗层部分的晶格应变弛豫；
选择性地腐蚀其中要形成p沟道MIS晶体管的硅锗层区的周围，从而留下沿沟道长度方向长而沿沟道宽度方向短的小岛形硅锗层部分，从而使硅锗层中沿沟道宽度方向的晶格应变弛豫，并保持沿沟道长度方向的单轴压应变；
在n沟道MIS晶体管形成区中，在其中晶格应变被弛豫的硅锗层部分上形成硅层，从而形成具有双轴拉应变的第一应变硅层；
在p沟道MIS晶体管形成区中，在具有单轴压应变的硅锗层部分上形成硅层，从而形成具有沿沟道宽度方向的单轴拉应变的第二应变硅层；以及
在第一应变硅层中形成n沟道MIS晶体管，并在第二应变硅层上形成p沟道MIS晶体管。
根据本发明的另一情况，提供了一种制造半导体器件的方法，它包含：
在绝缘膜上，形成被双轴压应变的硅锗层；
选择性地腐蚀硅锗层，从而在各个n沟道MIS晶体管形成区和p沟道MIS晶体管形成区中留下沿沟道长度方向长而沿沟道宽度方向短的小岛形硅锗层部分，从而使硅锗层中沿沟道宽度方向的晶格应变弛豫，并保持沿沟道长度方向的单轴压应变；
在n沟道MIS晶体管形成区中，在具有单轴压应变的硅锗层部分上形成硅层，从而形成沿沟道宽度方向具有单轴拉应变的应变硅层；以及
在n沟道MIS晶体管形成区的应变硅层中形成n沟道MIS晶体管，并在p沟道MIS晶体管形成区中具有单轴压应变的应变硅锗层上形成p沟道MIS晶体管。
根据本发明的另一情况，提供了一种制造半导体器件的方法，它包含：
在绝缘膜上，形成被双轴压应变的硅锗层；
选择性地腐蚀硅锗层，从而在各个n沟道MIS晶体管形成区和p沟道MIS晶体管形成区中留下沿沟道长度方向长而沿沟道宽度方向短的小岛形硅锗层部分，从而使硅锗层中沿沟道宽度方向的晶格应变弛豫，并保持沿沟道长度方向的单轴压应变；
在各个n沟道MIS晶体管形成区和p沟道MIS晶体管形成区中，在具有单轴压应变的硅锗层部分上形成硅层，从而形成沿沟道宽度方向具有单轴拉应变的应变硅层；以及
在n沟道MIS晶体管形成区的应变硅层中形成n沟道MIS晶体管，并在p沟道MIS晶体管形成区的应变硅层上形成p沟道MIS晶体管。
附图说明
图1是平面图，示出了根据第一实施方案的CMOS半导体器件的简要结构；
图2是剖面图，示出了根据第一实施方案的CMOS半导体器件的简要结构；
图3A-3E是剖面图，示出了根据第一实施方案的CMOS半导体器件的制造步骤；
图4A和4B是平面图，各示出了第一实施方案的不同变型；
图5是剖面图，示出了根据第二实施方案的CMOS半导体器件的简要结构；
图6是剖面图，示出了根据第二实施方案的CMOS半导体器件的制造步骤；
图7是平面图，示出了根据第三实施方案的CMOS半导体器件的简要结构；
图8是剖面图，示出了根据第三实施方案的CMOS半导体器件的简要结构；
图9A-9D是剖面图，示出了根据第三实施方案的CMOS半导体器件的制造步骤；
图10是剖面图，示出了根据第四实施方案的CMOS半导体器件的简要结构；
图11是剖面图，示出了根据第四实施方案的CMOS半导体器件的制造步骤；
图12是平面图，示出了本发明的不同变型；
图13A和13B是剖面图，示出了本发明不同变型的简要结构。
具体实施方式
下面参照附图来详细描述本发明。
(第一实施方案)
图1和2示出了根据本发明第一实施方案的半导体器件的简要结构。图1是器件的平面图，图2是沿图1中I-I箭头的剖面图。
如在图中所见，氧化硅膜(埋置的绝缘层)12被形成在硅衬底11上。晶格弛豫的硅锗层21被形成在部分氧化硅膜12上，且应变硅层22被形成在硅锗层21上。nMOSFET被形成在应变硅层22上。亦即，栅电极24隔着栅绝缘膜23被形成在应变硅层22上。栅侧壁绝缘膜25被形成在栅电极24的各个侧壁上，而且，源-漏区26被形成在应变硅层22上。
应变硅锗层31被形成在部分氧化硅膜12上，以便将元件分隔绝缘膜15***在层31本身与硅锗层21之间。而且，pMOSFET被形成在应变硅锗层31上。亦即，栅电极34隔着栅绝缘膜33被形成在应变硅锗层31上。栅侧壁绝缘膜35被形成在栅电极34的各个侧壁上，而且，源-漏区36被形成在应变硅锗层31上。
nMOSFET的沟道由具有双轴拉应变的应变硅层22构成，并用外延生长方法形成在晶格弛豫的硅锗层21上。pMOSFET的沟道由具有单轴压应变的应变硅锗层31构成。如图1平面图所示，pMOSFET的元件区的特征在于，元件区的长度Lp大于沟道宽度Wp。此处，沟道宽度Wp被设定为5μm或以下。另一方面，nMOSFET元件区的沟道宽度Wn以及元件区的长度Ln都被设定为5μm或以下。应该指出的是，元件区的长度Lp被设定为10μm或以上。
栅绝缘膜23和33可以由二氧化硅或介电常数大于二氧化硅介电常数的绝缘膜材料(高介电常数绝缘膜)构成。这种材料的例子是Si3N4、Al2O3、Ta2O3、TiO2、La2O5、CeO2、ZrO2、HfO2、SrTiO3、Pr2O3。或者，借助于将金属离子混合到氧化硅而制备的材料，诸如Zr硅酸盐或Hf硅酸盐，或这些材料的组合，也是可用的材料。而且，对于栅电极24和34，若依赖于晶体管是哪一代而适当地选择和使用必须的材料，就足够了，这些材料的例子是硅、硅锗、硅化物、锗硅化物、以及各种金属。锗硅化物或硅化物可以被用于源-漏区26和36。
应该指出的是，也有可能采取所谓抬高的源-漏结构，其中，在用外延生长方法在源-漏区上形成硅层之后来形成电极，但在本实施方案中未示出。此结构可用来降低寄生电阻和抑制短沟道效应。
下面参照简要地示出了主要制造步骤的图3A-3E来描述根据本实施方案的CMOS结构的制造过程。
首先，如图3A所示，埋置的氧化物膜12被形成在硅衬底11上，硅层(未示出)被形成在埋置的氧化物膜12上，从而制备了SOI(绝缘体上硅)衬底10。硅锗层13在被双轴压应变的情况下被生长在SOI衬底10上，从而制作了应变的SGOI(绝缘体上硅锗)衬底。
可以用氧化缩合方法来形成应变的SGOI衬底，此氧化缩合方法应该在SOI衬底上外延生长硅锗之后进行。(见T.Tezuka，“A NovelFabrication Technique of Ultrathin snd Relaxed SiGe Buffer Layerswith High Ge Fraction for Sub-100nm Strained Silicon-on-InsulatorMOSFETs”，Japanese Journal of Applied Physics，Vol.40，p2866-2874，2001。)或者，可以采用复合SGOI衬底。不特别限制制作应变SGOI衬底的方法，但硅锗层13应该被双轴压应变。
接着，如图3B所示，用常规光刻工艺对nMOSFET的元件区进行台面处理。更具体地说，位于nMOSFET的元件区周围的硅锗层区13被腐蚀。
然后，如图3C所示，用氮化物膜保护硅层13的表面和侧面，然后在1000-1300℃的温度下对得到的结构进行半小时或以上的热处理。经台面处理过的区域多半要被此热处理弛豫，因而在此步骤中，仅仅nMOSFET区的SGOI被晶格弛豫。于是能够得到弛豫的硅锗层21。在此弛豫过程中，不会引入位错。(见T.Tezuka et al.，“Dislocation-freerelaxed SiGe-on-insulation mesa structures fabricated byhigh-temperature oxidation”，Journal of Applied Physics，94，p7553-7559(2003)。)此处，有可能在热处理之前进行H、He、B、N、Ar、Si、Ge、Xe等的离子注入，以便借助于引入点缺陷而促进弛豫。
接着，如图3D所示，对pMOSFET的元件区进行台面处理。此处，应该使沿沟道宽度方向的尺寸足够短(例如2μm)，同时使沿沟道长度方向的尺寸足够长(例如10μm)。然后进行常规的STI(浅沟槽隔离)步骤。此处，有可能在氮化物膜14于STI之后仍然保留在表面上的情况下再次进行热处理。由于以上述形状经历了上述过程，故能够形成单轴压应变的硅锗层31，其中，仅仅使沿沟道宽度方向的应变被弛豫，而保留了沿沟道长度方向的应变。
此处应该指出的是，由于pMOSFET区的沟道宽度Wp较短，故更有利于弛豫硅锗层的晶格。具体地说，当Wp的数值为5μm或以下时，能够容易地弛豫晶格应变。另一方面，当元件区的长度Lp为10μm或以上时，能够确保晶格应变。而且，在nMOSFET区中，在用氮化硅膜14保护硅锗层之后，晶格被热处理弛豫。此处，为了以更确定的方式来弛豫晶格，希望沟道宽度Wn和元件区的长度Ln应该是5μm或以下。
接着，如图3E所示，nMOSFET区的氮化物膜14被剥离，并用CVD选择性外延生长方法在硅锗层21上形成应变硅层22。nMOSFET区的SGOI被双轴弛豫，从而能够形成具有双轴拉应变的应变硅层22。
亦即，具有双轴拉应变的应变硅层22被形成在nMOSFET区上，且具有单轴拉应变的应变硅锗层31被形成在pMOSFET区上。
根据一般的CMOS工艺来进行下列各步骤，因而没有提供这些一般步骤的说明。更具体地说，nMOSFET被形成在应变硅层22上，而pMOSFET被形成在应变硅锗层31上，从而完成了诸如图1和2所示的互补MOSFET。
如上所述，根据本实施方案，各个pMOSFET和nMOSFET的应变模式被独立地优化，因而有可能以比较小的应变有效地提高各MOSFET的迁移率。以这种方式，能够在n和pMOS晶体管二者中改善迁移率而不使用高锗浓度的沟道。例如，对于其中锗组分为20％的比较小的应变，在二种晶体管中能够提高迁移率大约二倍。特别是在pMOSFET的情况下，用常规的双轴应变仅仅能够稍许提高迁移率。根据其中施加单轴应变的本实施方案，迁移率能够被有效地提高。
而且，根据本实施方案，利用低的锗浓度，能够得到迁移率的大幅度提高，就nMOSFET与pMOSFET彼此分别制作、晶体缺陷、泄漏电流、栅绝缘膜的界面特性、与已有硅LSI工艺的兼容性等而言，能够得到比常规技术更好的特性。而且，本实施方案中形成的SGOI衬底是无位错的，因而能够进一步降低泄漏电流，并能够改善产品的可靠性。
应该指出的是，如从图1可见，pMOSFET区包含一个不用作元件部分的无用区。考虑到此，如图4A所示，有可能增大沟道区之外的区域中硅锗层31的元件区宽度。而且，还有可能如图4B所示平行地形成宽度窄的多个沟道。
(第二实施方案)
图5是剖面图，示出了根据本发明第二实施方案的CMOS半导体器件的简要结构。用相同的参考号来表示相同于图2所示的结构元件，其详细解释不再赘述。本实施方案的平面图基本上相同于上述的图1，因而被省略。
本实施方案不同于第一实施方案之处在于pMOSFET不由沿沟道长度方向具有单轴压应变的应变硅锗层31构成，而由沿沟道宽度方向具有单轴拉应变的应变硅层32构成。
如第一实施方案的情况那样，nMOSFET的沟道是具有双轴拉应变的应变硅层22，并用外延生长形成在晶格弛豫的硅锗层21上。另一方面，pMOSFET具有这样一种结构，其中，用外延生长方法，硅层32被形成在沿沟道长度方向具有单轴压应变的应变硅锗层31上。利用这种结构，单轴拉应变沿沟道宽度方向被施加到硅层32。因此，pMOSFET的沟道由具有单轴拉应变的应变硅层32构成。
各个nMOSFET和pMOSFET的元件区长度和沟道宽度以相同于第一实施方案的方式被限定。
下面参照图3和6来描述根据本实施方案的CMOS结构的制造过程。
直至结合第一实施方案所述的图3D所示的步骤，本实施方案的制造过程都相同于第一实施方案。亦即，nMOSFET的元件区和pMOSFET的元件区被逐个制造。然后，晶格弛豫的硅锗层21被形成在nMOSFET区上，而具有单轴压应变的应变硅锗层31被形成在pMOSFET区上。
接着，如图6所示，在清除形成在nMOSFET区和pMOSFET区上的氮化物膜14之后，用CVD外延生长方法，硅层22和32被分别形成在硅锗层21和31上。此处，硅锗层21的晶格被弛豫，双轴拉应变因而出现在其上形成的硅层22中。另一方面，硅锗层31具有沿沟道长度方向的单轴压应变，且其晶格沿沟道宽度方向被弛豫。因此，在其上形成的硅层32中出现沿其沟道宽度方向的单轴拉应变。以这种方式，CMOS结构的元件区由双轴拉应变硅nMOSFET和单轴拉应变硅pMOSFET构成。
在STI之后，用一般的CMOS工艺来进行CMOS电路的形成，从而得到图5所示的结构。
根据本实施方案，各个pMOSFET和nMOSFET的应变模式被独立地优化，因而有可能以比较小的应变有效地提高各个MOSFET的迁移率。以这种方式，能够得到相似于第一实施方案的有利效果。
应该指出的是，如从图4A或4B可见，有可能重新塑造pMOSFET。
(第三实施方案)
图7和8示出了根据本发明第三实施方案的半导体器件的简要结构。图7是器件的平面图，而图8是沿图7所示箭头I-I的剖面图。用相同的参考号来表示相同于图1和2所示的结构元件，其详细解释不再赘述。
本实施方案不同于第一实施方案之处在于nMOSFET不由具有双轴拉应变的应变硅层构成，而由沿沟道宽度方向具有单轴拉应变的应变硅层42构成。
亦即，nMOSFET的沟道由具有单轴拉应变的应变硅层42构成，并用外延生长方法形成在具有单轴压应变的应变硅锗层41上。另一方面，如在第一实施方案中那样，pMOSFET的沟道由具有单轴压应变的应变硅锗层31构成。
如图7平面图所示，nMOSFET和pMOSFET的元件区的特征在于各个元件区的长度Ln和Lp分别大于沟道宽度Wn和Wp，且沟道宽度Wn和Wp被设定为5μm或以下。栅绝缘膜、栅电极、源-漏区与第一实施方案所述的相似。
下面参照图9A-9D来描述根据本实施方案的CMOS结构的制造过程。
首先，如图9A所示，以相似于第一实施方案的方式来制造应变的SGOI衬底。
接着，如图9B所示，同时对nMOSFET和pMOSFET的元件区进行台面处理，并进行STI工艺。此处，以它们被形成为沿沟道长度方向长而沿沟道宽度方向短的方式，来形成各元件区。在STI之后，此处有可能如图9C所示在氮化物膜14仍然保留在表面上的情况下进行热处理。由于以上述形状经历了上述过程，故形成了具有单轴压应变的应变硅锗层31和41，其中，晶格应变仅仅沿沟道宽度方向被弛豫，而保留了沿沟道长度方向的应变。
接着，如图9D所示，nMOSFET区的氮化物膜14被剥离，并用CVD选择性外延生长方法在应变硅锗层41上形成应变硅层42。硅锗层41具有沿沟道长度方向的单轴压应变，且其晶格沿沟道宽度方向被弛豫。因此，在其上形成的硅层42中出现沿其沟道宽度方向的单轴拉应变。以这种方式，CMOS结构的元件区由单轴拉应变硅nMOSFET和单轴压应变硅锗pMOSFET构成。
在STI之后，用一般的CMOS工艺来进行CMOS电路的形成，从而得到图7和8所示的结构。
根据本实施方案，各个pMOSFET和nMOSFET的应变模式被独立地优化，因而有可能以比较小的应变有效地提高各个MOSFET的迁移率。以这种方式，能够得到相似于第一实施方案的有利效果。
应该指出的是，如从图4A或4B可见，有可能不仅重新塑造pMOSFET，而且还重新塑造nMOSFET。
(第四实施方案)
图10示出了根据本发明第四实施方案的半导体器件的简要结构。用相同的参考号来表示相同于图8的结构元件，其详细解释不再赘述。本实施方案的平面图基本上相同于上述图7，因而被省略。
本实施方案不同于第三实施方案之处在于pMOSFET不由沿沟道长度方向具有单轴压应变的应变硅锗层31构成，而如第二实施方案的情况那样由沿沟道宽度方向具有单轴拉应变的应变硅层32构成。
亦即，nMOSFET和pMOSFET的沟道由具有单轴拉应变的应变硅层42和43构成，并用外延生长方法形成在具有单轴压应变的应变硅锗层31和41上。
如图7所示，nMOSFET和pMOSFET的元件区的特征在于各个元件区的长度Ln和Lp分别大于沟道宽度Wn和Wp，且沟道宽度Wn和Wp被设定为5μm或以下。栅绝缘膜、栅电极、源-漏区与第一
实施方案所述的相似。
下面参照图9A-9D和图11来描述根据本实施方案的CMOS结构的制造过程。
直至结合第三实施方案所述的图9C所示的步骤，本实施方案的制造过程都相同于第三实施方案。于是，具有单轴压应变的应变硅锗层41和31被形成，其中，晶格应变仅仅沿沟道宽度方向被弛豫，而保留了沿沟道长度方向的应变。
接着，如图11所示，nMOSFET区和pMOSFET区的氮化物膜14被剥离，并用CVD选择性外延生长方法在应变硅锗层41和31上形成应变硅层42和32。硅锗层41具有沿沟道长度方向的单轴压应变，且其晶格沿沟道宽度方向被弛豫。因此，在其上形成的硅层42中出现沿其沟道宽度方向的单轴拉应变。以这种方式，CMOS结构的元件区由单轴拉应变硅nMOSFET和单轴拉应变硅pMOSFET构成。
在STI之后，用一般的CMOS工艺来进行CMOS电路的形成，从而得到图7和8所示的结构。
根据本实施方案，各个pMOSFET和nMOSFET的应变模式被独立地优化，因而有可能以比较小的应变有效地提高各个MOSFET的迁移率。以这种方式，能够得到相似于第一实施方案的有利效果。
应该指出的是，如从图4A或4B可见，有可能不仅重新塑造pMOSFET，而且还重新塑造nMOSFET。
(变型)
本发明不局限于上述各个实施方案。这些实施方案建立在一种MOSFET被形成在一种元件区的前提下；但本发明也可应用于图12所示的情况，亦即，其中多个MOSFET以阵列的形式被形成在一种元件区内的集成电路。此图示出了元件区50、栅电极54、以及元件分离绝缘膜55。
上面提供的各实施方案的目标是采用氧化物膜作为栅绝缘膜的MOSFET的情况，但本发明也可应用于MIS结构，其中，氧化物膜之外的绝缘膜被用作栅绝缘膜。而且，nMISFET和pMISFET不一定要互补制作，但本发明能够被应用于其中nMISFET和pMISFET被形成在同一个衬底上的结构。
而且，本发明的MOSFET可以是所谓的鳍型MOSFET或三栅型MOSFET。
图13A是剖面图，示出了鳍型MOSFET的简要结构，这是本发明第一实施方案的一种应用。弛豫的硅锗层21和由例如氮化硅膜构成的帽层28，被层叠在支持衬底11的部分埋置氧化物膜12上。而且，用外延生长方法，应变硅层22被形成在硅锗层21周围。然后，栅绝缘膜23和栅电极24被形成，从而构成鳍型n MOSFET。另一方面，单轴应变硅锗层31和例如由氮化硅膜构成的帽层28，被层叠在部分氧化物膜12上，而且进一步形成栅绝缘膜33和栅电极34。这样就形成了鳍型p MOSFET。
图13B是剖面图，示出了三栅型MOSFET的简要结构，这是本发明第一实施方案的一种应用。与图13A相比，图13B所示的结构还包括应变硅层22、栅绝缘膜23、以及栅电极24，它们被形成在应变硅锗层31上和上方。而且，栅绝缘膜23和栅电极24被形成在硅锗层31上和上方。
在上述鳍型MOSFET和三栅型MOSFET中，能够得到本发明的迁移率改善效果。利用元件区的排列，能够改变造成沟道的表面的取向，因而能够得到甚至更高的电流驱动能力。更具体地说，利用元件区相对于平面取向为(100)的晶片的排列，来改变其中形成鳍型沟道或三栅沟道的元件区的侧面的取向。亦即，造成沟道的半导体层的侧面平面取向例如被设定为(100)。结果，在pMOSFET中就能够改善迁移率或能够抑制杂质的扩散。这样就减小了源-漏扩散层的寄生电阻。以这种方式，能够提高电流驱动能力，并能够得到进一步抑制短沟道效应的效果。应该指出的是，上述的鳍型或三栅型不仅可应用于第一实施方案，而且可应用于其它实施方案。
对于本技术领域的熟练人员，可以容易地作出其它的优点和修正。因此，本发明在其更广阔的情况下不局限于此处所述的具体细节和代表性实施方案。因此，可以作出各种修正而不偏离所附权利要求及其等效物所定义的本发明的构思与范围。

Claims (27)

1.一种半导体器件，其特征在于包含：
绝缘膜(12)；
应变硅层(22)，此应变硅层(22)形成在绝缘膜(12)上且具有双轴拉应变；
应变硅锗层(31)，此应变硅锗层(31)形成在绝缘膜(12)上且具有单轴压应变；
形成在应变硅层(22)上的n沟道金属-绝缘体-半导体(MIS)晶体管；以及
p沟道MIS晶体管，此p沟道MIS晶体管形成在应变硅锗层(31)上且沟道长度方向相同于单轴压应变的单轴方向。
2.根据权利要求1的半导体器件，其特征在于，还包含形成在应变硅层(22)与绝缘膜(12)之间的其中晶格应变被弛豫的非应变硅锗层(21)，且应变硅锗层(31)沿p沟道MIS晶体管的沟道长度方向伸长而沿p沟道MIS晶体管的沟道宽度方向缩短。
3.根据权利要求2的半导体器件，其特征在于，n沟道MIS晶体管的非应变硅锗层(21)的沟道长度为5μm或以下，且沟道宽度为5μm或以下，p沟道MIS晶体管的应变硅锗层(31)的沟道宽度为5μm或以下，且沟道长度为10μm或以上。
4.根据权利要求1的半导体器件，其特征在于，还包含以薄壁形式形成在绝缘膜(12)上的其中晶格应变被弛豫的非应变硅锗层(21)，应变硅层(22)被形成在非应变硅锗层(21)的二侧面上，且应变硅锗层(31)以薄壁形式被形成在绝缘膜(12)上，沿p沟道MIS晶体管的沟道长度方向伸长而沿p沟道MIS晶体管的沟道宽度方向缩短。
5.根据权利要求1的半导体器件，其特征在于，还包含以薄壁形式形成在绝缘膜(12)上的其中晶格应变被弛豫的非应变硅锗层(21)，应变硅层(22)被形成在非应变硅锗层(21)的上表面和二侧面上，且应变硅锗层(31)以薄壁形式被形成在绝缘膜(12)上，且沿沟道长度方向伸长而沿沟道宽度方向缩短。
6.一种半导体器件，其特征在于包含：
绝缘膜(12)；
第一应变硅层(22)，此第一应变硅层(22)形成在绝缘膜(12)上且具有双轴拉应变；
第二应变硅层(32)，此第二应变硅层(32)形成在绝缘膜(12)上且具有单轴拉应变；
形成在第一应变硅层(12)上的n沟道MIS晶体管；以及
形成在第二应变硅层(32)上的p沟道MIS晶体管，此p沟道MIS晶体管的沟道宽度方向相同于拉应变的单轴方向。
7.根据权利要求6的半导体器件，还包含其中晶格应变被弛豫且形成在第一应变硅层(22)与绝缘膜(12)之间的非应变硅锗层(21)，以及在沿p沟道MIS晶体管的沟道长度方向具有单轴压应变的应变硅锗层(31)，其形成在第二应变硅层(32)与绝缘膜(12)之间的晶格应变沿p沟道MIS晶体管的沟道宽度方向被弛豫，且
其中，第一应变硅层(22)被形成在非应变硅锗层(21)上，而第二应变硅层(32)被形成在应变硅锗层(31)上。
8.根据权利要求7的半导体器件，其特征在于，应变硅锗层(31)沿p沟道MIS晶体管的沟道长度方向伸长，而沿p沟道MIS晶体管的沟道宽度方向缩短。
9.根据权利要求7的半导体器件，其特征在于，n沟道MIS晶体管的非应变硅锗层(21)的沟道长度为5μm或以下，且沟道宽度为5μm或以下，p沟道MIS晶体管的应变硅锗层(31)的沟道宽度为5μm或以下，且沟道长度为10μm或以上。
10.一种半导体器件，其特征在于包含：
绝缘膜(12)；
应变硅层(42)，此应变硅层(42)形成在绝缘膜(12)上且具有单轴拉应变；
应变硅锗层(31)，此应变硅锗层(31)形成在绝缘膜(12)上且具有单轴压应变；
形成在应变硅层(42)上的n沟道MIS晶体管，此n沟道MIS晶体管的沟道宽度方向相同于单轴拉应变的单轴方向；以及
形成在应变硅锗层(31)上的p沟道MIS晶体管，此p沟道MIS晶体管的沟道长度方向相同于单轴压应变的单轴方向。
11.根据权利要求10的半导体器件，还包含沿n沟道MIS晶体管的沟道长度方向具有单轴压应变的另一应变硅锗层(41)，其形成在应变硅层(42)与绝缘膜(12)之间且晶格应变沿n沟道MIS晶体管的沟道长度方向被弛豫。
12.根据权利要求11的半导体器件，其特征在于，应变硅锗层(31)沿p沟道MIS晶体管的沟道长度方向伸长，而沿p沟道MIS晶体管的沟道宽度方向缩短，且另一应变硅锗层(41)沿n沟道MIS晶体管的沟道长度方向伸长，而沿n沟道MIS晶体管的沟道宽度方向缩短。
13.根据权利要求11的半导体器件，其特征在于，p沟道MIS晶体管的应变硅锗层(31)的沟道宽度为5μm或以下，且沟道长度为10μm或以上，各个n沟道MIS晶体管的另一应变硅锗层(41)的沟道宽度为5μm或以下，且沟道长度为10μm或以上。
14.一种半导体器件，其特征在于包含：
绝缘膜(12)；
第一应变硅层(42)，此第一应变硅层(42)形成在绝缘膜(12)上且具有单轴拉应变；
第二应变硅层(32)，此第二应变硅层(32)形成在绝缘膜(12)上且具有单轴拉应变；
形成在第一应变硅层(42)上的n沟道MIS晶体管，此n沟道MIS晶体管的沟道宽度方向相同于拉应变的单轴方向；以及
形成在第二应变硅层(32)上的p沟道MIS晶体管，此p沟道MIS晶体管的沟道宽度方向相同于拉应变的单轴方向。
15.根据权利要求14的半导体器件，其特征在于，还包含沿n沟道MIS晶体管的沟道长度方向具有单轴压应变的第一应变硅锗层(41)以及沿p沟道MIS晶体管的沟道长度方向具有单轴压应变的第二应变硅锗层(31)，第一应变硅锗层(41)形成在第一应变硅层(42)与绝缘膜(12)之间且晶格应变沿n沟道MIS晶体管的沟道宽度方向被弛豫，而第二应变硅锗层(31)形成在第二应变硅层(32)与绝缘膜(12)之间且晶格应变沿p沟道MIS晶体管的沟道宽度方向被弛豫。
16.根据权利要求15的半导体器件，其特征在于，各个n沟道MIS晶体管和p沟道MIS晶体管的应变硅锗层(41)沿沟道长度方向伸长，而沿沟道宽度方向缩短。
17.根据权利要求15的半导体器件，其特征在于，各个n沟道MIS晶体管和p沟道MIS晶体管的应变硅锗层(31，41)的沟道宽度为5μm或以下，且沟道长度为10μm或以上。
18.一种制造半导体器件的方法，其特征在于包含：
在绝缘膜(12)上，形成其表面被双轴压应变的硅锗层(13)；
选择性地腐蚀其中要形成n沟道MIS晶体管的硅锗层(13)区的周围，以便在n沟道MIS晶体管形成区中留下小岛形的硅锗层(21)部分；
对n沟道MIS晶体管形成区中留下的小岛形硅锗层部分进行热处理，以便使硅锗层(21)部分的晶格应变弛豫；
选择性地腐蚀其中要形成p沟道MIS晶体管的硅锗层(13)区的周围，以便留下沿沟道长度方向伸长而沿沟道宽度方向缩短的小岛形硅锗层(31)部分，从而使硅锗层(31)中沿沟道宽度方向的晶格应变弛豫，并保持沿沟道长度方向的单轴压应变；
在n沟道MIS晶体管形成区中，在其中晶格应变被弛豫的硅锗层(21)部分上形成硅层(22)，从而形成具有双轴拉应变的应变硅层(22)；以及
在应变硅层(22)中形成n沟道MIS晶体管，并在p沟道MIS晶体管形成区中，在具有单轴压应变的硅锗层(31)部分上形成p沟道MIS晶体管。
19.根据权利要求18的方法，其特征在于，n沟道MIS晶体管形成区的硅锗层(21)部分被处理成其沟道长度和沟道宽度都被设定在5μm以内，且p沟道MIS晶体管形成区的硅锗层(31)部分被处理成沟道宽度为5μm或以下，沟道长度为10μm或以上。
20.根据权利要求18的方法，其特征在于，n沟道MIS晶体管形成区的硅锗层(21)部分被处理成小岛形，然后，在用氮化物膜保护硅锗层(21)部分的表面之后，对其进行热处理，以便使n沟道MIS晶体管形成区的硅锗层(21)的晶格应变弛豫。
21.一种制造半导体器件的方法，其特征在于包含：
在绝缘膜(12)上，形成其表面被双轴压应变的硅锗层(13)；
选择性地腐蚀其中要形成n沟道MIS晶体管的硅锗层(13)区的周围，以便在n沟道MIS晶体管形成区中留下小岛形的硅锗层(21)部分；
对n沟道MIS晶体管形成区中留下的小岛形硅锗层(21)部分进行热处理，以便使硅锗层(21)部分的晶格应变弛豫；
选择性地腐蚀其中要形成p沟道MIS晶体管的硅锗层(13)区的周围，以便留下沿沟道长度方向长而沿沟道宽度方向短的小岛形硅锗层(31)部分，从而使硅锗层(31)中沿沟道宽度方向的晶格应变弛豫，并保持沿沟道长度方向的单轴压应变；
在n沟道MIS晶体管形成区中，在其中晶格应变被弛豫的硅锗层(21)部分上形成硅层(22)，从而形成具有双轴拉应变的第一应变硅层(22)；
在p沟道MIS晶体管形成区中，在具有单轴压应变的硅锗层(31)部分上形成硅层(32)，从而形成沿沟道宽度方向具有单轴拉应变的第二应变硅层(32)；以及
在第一应变硅层(22)中形成n沟道MIS晶体管，并在第二应变硅层(32)上形成p沟道MIS晶体管。
22.根据权利要求21的方法，其特征在于，n沟道MIS晶体管形成区的硅锗层(21)部分被处理成其沟道长度和沟道宽度都被设定在5μm以内，且p沟道MIS晶体管形成区的硅锗层(31)部分被处理成沟道宽度为5μm或以下，沟道长度为10μm或以上。
23.根据权利要求21的方法，其特征在于，n沟道MIS晶体管形成区的硅锗层(21)部分被处理成小岛形，然后，在用氮化物膜保护硅锗层(21)部分的表面之后，对其进行热处理，以便使n沟道MIS晶体管形成区的硅锗层(21)的晶格应变弛豫。
24.一种制造半导体器件的方法，其特征在于包含：
在绝缘膜(12)上，形成被双轴压应变的硅锗层(13)；
选择性地腐蚀硅锗层(13)，以便在各个n沟道MIS晶体管形成区和p沟道MIS晶体管形成区中留下沿沟道长度方向伸长而沿沟道宽度方向缩短的小岛形硅锗层(41)部分，从而使硅锗层(41)中沿沟道宽度方向的晶格应变弛豫，并保持沿沟道长度方向的单轴压应变；
在n沟道MIS晶体管形成区中，在具有单轴压应变的硅锗层(41)部分上形成硅层(42)，以便形成沿沟道宽度方向具有单轴拉应变的应变硅层(42)；以及
在n沟道MIS晶体管形成区的应变硅层(42)中形成n沟道MIS晶体管，并在p沟道MIS晶体管形成区中具有单轴压应变的应变硅锗层(31)上形成p沟道MIS晶体管。
25.根据权利要求24的方法，其特征在于，硅锗层(41)部分被处理成沟道宽度为5μm或以下，且沟道长度为10μm或以上，以便在硅锗层(41)中保持单轴压应变。
26.一种制造半导体器件的方法，其特征在于包含：
在绝缘膜(12)上，形成其表面被双轴压应变的硅锗层(13)；
选择性地腐蚀硅锗层(13)，以便在各个n沟道MIS晶体管形成区和p沟道MIS晶体管形成区中留下沿沟道长度方向伸长而沿沟道宽度方向缩短的小岛形硅锗层(41，31)部分，从而使硅锗层(41，31)中沿沟道宽度方向的晶格应变弛豫，并保持沿沟道长度方向的单轴压应变；
在各个n沟道MIS晶体管形成区和p沟道MIS晶体管形成区中，在具有单轴压应变的硅锗层(41，31)部分上形成硅层(42，32)，以便形成沿沟道宽度方向具有单轴拉应变的应变硅层(42，32)；以及
在n沟道MIS晶体管形成区的应变硅层(42)中形成n沟道MIS晶体管，并在p沟道MIS晶体管形成区的应变硅层(32)上形成p沟道MIS晶体管。
27.根据权利要求26的方法，其特征在于，硅锗层(41，31)部分被处理成沟道宽度为5μm或以下，且沟道长度为10μm或以上，以便在硅锗层(41，31)中保持单轴压应变。
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