CN1251316C - 半导体器件及其制造方法 - Google Patents

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Abstract

提供一种适于在1个半导体衬底上形成存储器单元用的晶体管和高耐压电路部用的晶体管，并且，用去除共用接头部分的侧壁绝缘膜的结构使电气特性恶化小的半导体器件及其制造方法。往共用接头(18a)形成处中的侧壁绝缘膜被去除的部分追加注入杂质而形成活性层(16)。另外，在高耐压电路部(AR1)层积绝缘膜而形成较宽的侧壁绝缘膜(10d)。由此，可以在存储器单元部(AR2)用的MOS晶体管中，使侧壁绝缘膜(10a)的形成宽度小，在高耐压电路部用的MOS晶体管中，使侧壁绝缘膜(10d)的形成宽度大。这样，在高耐压电路部(AR1)中，可以将源极/漏极活性层形成在更远离栅极的位置。

Description

半导体器件及其制造方法
技术领域
本发明涉及含有MOS(Metal Oxide Semiconductor)晶体管和布线等的半导体器件及其制造方法。
背景技术
以前，通过往半导体衬底内注入杂质、和在半导体衬底的表面上形成绝缘膜和导电膜，制造出含有MOS晶体管和布线等的半导体器件。
另外，作为与该申请的发明有关的现有技术文献信息有以下。
〔专利文献1〕
特开2000-353803号公报
〔专利文献2〕
特开2002-231821号公报
〔非专利文献1〕
K.Imai et al.，“CMOS device optimization for system-on-a-chip applications”，(美国)，IEDM，2000，p.455-458
〔非专利文献2〕
H.Watanabe et al.，“Novel 0.44μm2 Ti-Salicide STI CellTechnology for high-Density NOR Flash Memories and PerformanceEmbedded Application”，(美国)，IEDM，1998，p.975-976
成为MOS晶体管的源极/漏极区域的活性层一般由扩展区域和杂质浓度比该扩展区域高的区域构成。其中，高杂质浓度区域是通过在扩展区域形成之后在栅极侧设置侧壁绝缘膜，屏蔽栅极和侧壁绝缘膜并注入杂质来形成。因此，高杂质浓度区域的形成位置由晶体管的沟道方向的侧壁绝缘膜的形成宽度来确定。
一般，用于SRAM(Static Random Access Memory)等存储器单元的MOS晶体管中，直到栅极附近高杂质浓度区域形成得较大。这是为了减小源极/漏极区域的电阻值。因此，将侧壁绝缘膜的形成宽度设计为较小的值。
另一方面，与存储器单元用MOS晶体管的场合相比，用于高耐压电路部的MOS晶体管形成为高杂质浓度区域远离栅极。这是因为高耐压电路部中，为了防止所谓的称为GIDL(Gate Induced DrainLeakage)生成的现象(对栅极施加高电压时，在漏极区域稳定存在的原子分解为空穴和电子，泄漏电流流入漏极-衬底间的现象)，最好是高杂质浓度区域远离栅极。因此，将侧壁绝缘膜的形成宽度设计为较大的值。
但是，有时在1个半导体衬底上同时形成存储器单元用的MOS晶体管和高耐压电路部用的MOS晶体管。此时，一般是不增加工序数量而在同一工序形成两种MOS晶体管，将侧壁绝缘膜的形成宽度规定为相同。即，将侧壁绝缘膜的形成宽度设定为与某个MOS晶体管一致的值。一般，优先确保高耐压电路部的漏极耐压，采用适于高耐压电路部用的MOS晶体管的侧壁绝缘膜的形成宽度。
但是，如上所述，本来最好是在存储器单元用的MOS晶体管中，侧壁绝缘膜的形成宽度较小，在高耐压电路部用的MOS晶体管中，侧壁绝缘膜的形成宽度较大。
另外，有时用共用接头使往半导体衬底内注入杂质而形成的源极/漏极区域等的活性层与在其附近的半导体衬底上形成的布线短路。此时，如专利文献1的图23所示，有时设置在布线侧方的侧壁绝缘膜被去除。
去除该侧壁绝缘膜时有以下问题。即，在侧壁绝缘膜下，由于杂质的注入量少，所以成为杂质浓度小的活性层，该部分的活性层和共用接头间的接触电阻值容易变高。另外，由于通过侧壁绝缘膜去除时的蚀刻，侧壁绝缘膜下的部分半导体衬底容易受到损伤，所以在活性层和半导体衬底之间不明确形成PN结，有时会增大接合泄漏电流。
发明内容
因此，本发明的课题是适于在1个半导体衬底上形成存储器单元用的晶体管和高耐压电路部用的晶体管，并且，用去除了共用接头部分的侧壁绝缘膜的结构、提供电气特性恶化小的半导体器件及其制造方法。
权利要求1所述的发明是一种半导体器件的制造方法，具有：(a)在半导体衬底上形成导电膜的工序；(b)利用光刻技术和蚀刻技术使上述导电膜图形化的工序；(c)上述半导体衬底的表面中，往图形化的上述导电膜的附近注入杂质，形成第1活性层的工序；(d)在上述半导体衬底的表面形成层间绝缘膜的工序；(e)利用光刻技术和蚀刻技术，在上述层间绝缘膜内形成露出上述第1活性层和上述导电膜两者的接触孔的工序；(f)在上述接触孔内露出的上述半导体衬底的表面注入杂质，形成第2活性层的工序。
权利要求3所述的发明是一种半导体器件，具有：半导体衬底；含有在上述半导体衬底上形成的第1栅极、在上述半导体衬底上的上述第1栅极的侧方形成的第1侧壁绝缘膜、以及在上述半导体衬底内形成的第1源极/漏极活性层的第1晶体管；含有在上述半导体衬底上形成的第2栅极、在上述半导体衬底上的上述第2栅极的侧方形成的第2侧壁绝缘膜、以及在上述半导体衬底内形成的第2源极/漏极活性层的第2晶体管，构成上述第2侧壁绝缘膜的绝缘膜的层数比构成上述第1侧壁绝缘膜的绝缘膜的层数多，由此，上述第2晶体管的沟道方向的上述第2侧壁绝缘膜的宽度比上述第1晶体管的沟道方向的上述第1侧壁绝缘膜的宽度宽。
本发明还包括：
一种半导体器件的制造方法，具有：
(a)在半导体衬底上形成导电膜的工序；
(b)利用光刻技术和蚀刻技术而使上述导电膜图形化的工序；
(c)所述半导体衬底的表面中，往已图形化的所述导电膜的附近注入杂质，形成第1活性层的工序；
(d)在所述半导体衬底的表面形成层间绝缘膜的工序；
(e)利用光刻技术和蚀刻技术，在所述层间绝缘膜内形成露出所述第1活性层和所述导电膜两者的接触孔的工序；
(f)往所述接触孔内露出的所述半导体衬底的表面注入杂质，形成第2活性层的工序，
还具有：(g)在所述工序(b)之后、所述工序(c)之前，在所述导电膜的侧方形成侧壁绝缘膜的工序，
在所述工序(c)中，一边把所述侧壁绝缘膜和所述导电膜作为掩模一边注入杂质而形成所述第1活性层，
在所述工序(e)中，进而去除在所述接触孔内露出的所述侧壁绝缘膜。
附图说明
图1是表示实施例1的半导体器件的制造方法的图。
图2是表示实施例1的半导体器件的制造方法的图。
图3是表示实施例1的半导体器件的制造方法的图。
图4是表示实施例1的半导体器件的制造方法的图。
图5是表示实施例1的半导体器件的制造方法的图。
图6是表示实施例1的半导体器件的制造方法的图。
图7是表示实施例1的半导体器件的制造方法的图。
图8是表示实施例2的半导体器件的制造方法的图。
图9是表示实施例2的半导体器件的制造方法的图。
图10是表示实施例2的半导体器件的制造方法的图。
图11是表示实施例2的半导体器件的制造方法的图。
图12是表示实施例2的半导体器件的制造方法的图。
图13是表示实施例1或实施例2的半导体器件的变形例的图。
图14是表示实施例1或实施例2的半导体器件的变形例的图。
具体实施方式
<实施例1>
本实施例是往共用接头形成处中的侧壁绝缘膜被去除的部分追加注入杂质的半导体器件的制造方法。另外，本实施例的半导体器件的制造方法中，在高耐压电路部层积绝缘膜而形成较宽的侧壁绝缘膜。这样，在存储器单元用的MOS晶体管中，侧壁绝缘膜的形成宽度变小，在高耐压电路部用的MOS晶体管中，侧壁绝缘膜的形成宽度变大。
图1～图7是表示本实施例的半导体器件的制造方法的图。以下，使用这些图说明本实施例。
首先，参考图1进行说明，准备区分为高耐压电路部AR1、存储器单元部AR2、以及存储器单元***电路部AR3的硅衬底等半导体衬底1。另外，对半导体衬底1的整体注入硼等P型杂质离子。
接着，在半导体衬底1的表面的各规定区域形成用于绝缘分离各元件的元件分离区域2、2a。元件分离区域2、2a由硅氧化膜等绝缘膜形成。接着，在高耐压电路部AR1、存储器单元部AR2、以及存储器***电路部AR3的各部中，往应形成N沟道型MOS晶体管的区域注入硼等P型杂质，往应形成P沟道型MOS晶体管的区域注入磷和砷等N型杂质离子。这样，在各区域形成N型阱3a、3b以及P型阱3c。
另外，在注入杂质离子时，利用光刻技术将光刻胶图形化成所希望的形状，一边把被图形化的光刻胶作为掩模，一边向所希望的地方注入离子即可。以下所述的注入其它杂质离子时也同样。
另外，图1～图7中，为了简化图示，在高耐压电路部AR1和存储器单元部AR2只示出N型阱部分，在存储器单元***电路部AR3只示出P型阱部分。但是，当然，在高耐压电路部AR1和存储器单元部AR2也形成P型阱，在存储器单元***电路部AR3也形成N型阱。另外，在P型阱上可以形成N沟道MOS晶体管，在N型阱上可以形成P沟道MOS晶体管。
接着，对元件分离区域2、2a的形成处以外的半导体衬底1的表面实施热氧化处理，形成栅极绝缘膜5a～5c。接着，利用例如CVD(Chemical Vapor Deposition)法在半导体衬底1的整个面上形成多晶硅膜等导电膜，利用光刻技术和蚀刻技术图形化成所希望的形状。由此，形成栅极6a、6b、6d以及布线6c。另外，布线6c成为其一部分在元件分离区域2a上的形状，但当然不是必需形成这样的形状。
另外，在上述的多晶硅膜图形化之前，多晶硅膜中，对成为P型阱上的栅极和布线的部分注入P型杂质离子，对成为N型阱上的栅极和布线的部分注入N型杂质离子即可。这样，栅极6a、6b以及布线6c成为N+掺杂多晶硅栅极，栅极6d成为P+掺杂多晶硅栅极。
接着，在存储器单元部AR2和存储器单元***电路部AR3中，一边屏蔽元件分离区域2、2a、栅极6b、6d、布线6c，一边形成扩展区域4a～4d。更具体说来，在两区域，对P沟道MOS晶体管的形成区域注入P型杂质离子，形成P-扩展区域4a、4b。另一方面，对N沟道MOS晶体管的形成区域注入N型杂质离子，形成N-扩展区域4c、4d。另外，在该工序中，在高耐压电路部AR1的整个面形成光刻胶，防止对高耐压电路部AR1注入杂质离子。
另外，为了覆盖半导体衬底1、栅极6a、6b、6d以及布线6c，利用例如CVD法在半导体衬底1的整个表面形成硅氧化膜7。
接着，参考图2进行说明，为了覆盖半导体衬底1、栅极6a、6b、6d以及布线6c，利用例如CVD法在半导体衬底1的整个表面，在硅氧化膜7上，还形成硅氮化膜8。
另外，在硅氮化膜8的下面形成硅氧化膜7的理由是为了缓和硅氮化膜8给予半导体衬底1的应力。因此，虽然硅氧化膜7不是必须的，但为了防止器件特性的恶化，最好形成。
另外，在存储器单元部AR2和存储器单元***电路部AR3中选择性地对硅氮化膜8和硅氧化膜7进行背面蚀刻。这样，在两区域形成包含硅氮化膜8a和硅氧化膜7a的侧壁绝缘膜10a、包含硅氮化膜8b和硅氧化膜7b的侧壁绝缘膜10b、以及包含硅氮化膜8c和硅氧化膜7c的侧壁绝缘膜10c。另外，该工序中，在高耐压电路部AR1的整个面形成光刻胶，防止在高耐压电路部AR1形成侧壁绝缘膜。
另外，在存储器单元部AR2和存储器单元***电路部AR3选择性地一边屏蔽栅极6b、6d、布线6c以及侧壁绝缘膜10a～10c，一边注入杂质。这样，在半导体衬底1内形成源极/漏极活性层9a～9d，形成存储器单元用晶体管TR1和存储器单元***电路部用晶体管TR2。
更具体说来，在两区域侧壁绝缘膜10a、10b形成之后，对P沟道MOS晶体管的形成区域注入P型杂质离子，形成P+源极/漏极活性层9a、9b。另一方面，在形成侧壁绝缘膜10c之后，对N沟道MOS晶体管的形成区域注入N型杂质离子，形成N+源极/漏极活性层9c、9d。另外，该工序中，在高耐压电路部AR1的整个面也形成光刻胶，防止在高耐压电路部AR1形成源极/漏极活性层。
另外，利用例如喷溅法在半导体衬底1的整个面形成Ti或Co的金属膜，利用例如喷溅法在其之上再形成TiN膜。
另外，在氮氛围中进行退火处理，将金属膜和TiN膜与硅材料进行反应，在栅极6b、6d、布线6c以及源极/漏极活性层9a～9d上分别形成硅化物层11a～11d、12a～12c。之后，选择性去除未反应的金属膜和TiN膜。另外，在该工序中，在高耐压电路部AR1的整个面也形成光刻胶，防止在高耐压电路部AR1形成硅化物层。
在金属膜上设置了TiN膜的理由是为了抑制Ti或Co的金属膜过剩地进行硅化物化。若不设置TiN膜，则Ti或Co的金属膜的硅化物化反应过剩，容易形成厚的硅化物层11a～11d、12a～12c。
下面，参考图3进行说明，为了覆盖高耐压电路部AR1的硅氮化膜8、以及存储器单元部AR2和存储器单元***电路部AR3的整个面，利用例如CVD法在半导体衬底1的整个表面层积并形成硅氮化膜13和硅氧化膜14。
另外，在硅氧化膜14的下面形成硅氮化膜13的理由是为了在存储器单元部AR2和存储器单元***电路部AR3中，将硅氮化膜用作随后形成层间绝缘膜并开口了接触孔时的蚀刻抑制器。因此，虽然硅氮化膜13不是必须的，但由于在制造工艺上有优点，所以最好形成。
另外，在高耐压电路部AR1中，选择性地背面蚀刻硅氧化膜7、硅氮化膜8、硅氮化膜13以及硅氧化膜14的层积结构。这样，如图4所示，在栅极6a的侧方形成包含硅氧化膜7d、硅氮化膜8d、13a以及硅氧化膜14a的侧壁绝缘膜10d。另外，该工序中，在存储器单元部AR2和存储器单元***电路部AR3的整个面形成光刻胶，在存储器单元部AR2和存储器单元***电路部AR3中，防止对硅氮化膜13和硅氧化膜14的背面蚀刻。
另外，在高耐压电路部AR1中，选择性地一边屏蔽栅极6a和侧壁绝缘膜10d一边注入第2阶段的杂质。即，进行扩展区域的形成和源极/漏极活性层的形成。这样，在半导体衬底1内形成高耐压电路部用晶体管TR3。
更具体说来，在高耐压电路部AR1中，对P沟道MOS晶体管的形成区域注入P型杂质离子，形成P-扩展区域4e、4f。之后，提高浓度而注入P型杂质离子，为了收敛在P-扩展区域4e、4f的形成区域内，形成P+源极/漏极活性层9e、9f。没有图示高耐压电路部AR1的N沟道MOS晶体管，但与P沟道MOS晶体管的场合同样，一边屏蔽栅极和侧壁绝缘膜一边注入第2阶段的N型杂质离子即可。
另外，该工序中，在存储器单元部AR2和存储器单***电路部AR3的整个面形成光刻胶，防止在存储器单元部AR2和存储器单***电路部AR3形成扩展区域和源极/漏极活性层。
另外，在高耐压电路部AR1的MOS晶体管中，在栅极和源极/漏极活性层没有形成硅化物层，其理由是为了防止硅化物层的形成导致产生泄漏电流。
下面，参考图5进行说明，利用CVD法在半导体衬底1的表面形成例如由硅氧化膜构成的层间绝缘膜15。另外，对层间绝缘膜15的表面进行CMP(Chemical Mechanical Polishing)处理等，使其平坦化。
另外，本实施例中，存储器单元部AR2中，利用共用接头短路P+源极/漏极活性层9b和布线6c。为此，利用光刻技术和蚀刻技术在层间绝缘膜15内形成露出P+源极/漏极活性层9b和布线6c的两方的接触孔15a。
另外，在开口接触孔15a时，其下层的硅氧化膜14也被同时去除。另外，通过适当选择腐蚀剂和蚀刻时的温度条件，可以将对构成层间绝缘膜15的硅氧化膜具有蚀刻选择性的硅氮化膜13用作蚀刻抑制器。
接着，利用蚀刻还去除硅氮化膜13、以及接触孔15a内露出的侧壁绝缘膜10b。在此，为了能去除构成侧壁绝缘膜10b的硅氮化膜8b和硅氧化膜7b的任一个，适当选择蚀刻剂和蚀刻时的温度条件，以便使两者间没有蚀刻选择性。此时，将硅化物层11b、12b以及P+源极/漏极活性层9b用作蚀刻抑制器即可。
下面，对接触孔15a内露出的半导体衬底1的表面中的与布线6c邻接的部分注入P型杂质离子，在P+源极/漏极活性层9b重叠而形成新的P+活性层16。另外，P+活性层16也可以不是必需在P+源极/漏极活性层9b重叠而形成，至少接触P+源极/漏极活性层9b即可。
另外，如图6所示，利用光刻技术和蚀刻技术在层间绝缘膜15内形成分别与源极/漏极活性层9a、9c～9f连接的接触孔15b～15f。另外，在接触孔15d～15f开口时，也与接触孔15a的场合同样，通过适当选择蚀刻剂或蚀刻时的温度条件，可以将对构成层间绝缘膜15的硅氧化膜具有蚀刻选择性的硅氮化膜13用作蚀刻抑制器。
下面，参考图7进行说明，利用喷溅法或CVD法在层间绝缘膜15的表面、以及接触孔15a～15f内的底面和侧面形成Ti等金属膜，利用喷溅法或CVD法再在其之上形成TiN膜。
接着，在氨氛围中进行退火处理，将金属膜和TiN膜与硅材料进行反应，在高耐压电路部AR1的P+源极/漏极活性层9e、9f中的接触孔15b、15c露出的部分上形成硅化物层11e、11f。另外，虽然没有图示，但此时在高耐压电路部AR1的N沟道MOS晶体管中也同样，在N+源极/漏极活性层中的接触孔露出的部分上形成硅化物层。
此时，在接触孔15a内露出的P+活性层16的表面中的未硅化物化的部分、以及在布线6c的侧面的未硅化物化的部分也同样形成硅化物层。这样，已经形成的硅化物层11b、和在P+活性层16的表面新形成的硅化物层连接，硅化物层11b的区域扩大至布线6c的邻接部分，已经形成的硅化物层12b、和在布线6c的侧面部分新形成硅化物层连接，硅化物层12b的区域扩大至半导体衬底1的表面部分。
另外，在底面已经形成硅化物层的其它接触孔15d～15f中，几乎不进行硅化物化反应。
由于若将Ti的金属膜在氨氛围中进行退火，则变成TiN膜，所以在接触孔15a～15f的侧面以及层间绝缘膜15的表面形成TiN膜。在此，若对层间绝缘膜15的表面实施CMP处理，则只在接触孔15a～15f的侧面残留TiN膜17a～17f。
另外，也可以采用Co作为金属膜代替Ti，但此时最好在Ar氛围中进行退火处理。此时，硅化物层11e、11f等、半导体衬底1的表面或布线6c的侧面可以进行硅化物化，但接触孔15a～15f的侧面以及层间绝缘膜15的表面的Co仍然是未反应的状态。因此，用规定的药液(可以残留Co硅化物)去除未反应的Co，重新利用喷溅法或CVD法形成TiN膜。接着，若对层间绝缘膜15的表面实施CMP处理，则只在接触孔15a～15f的侧面残留TiN膜17a～17f。
接着，利用喷溅法或CVD法形成W等金属膜，充分埋入接触孔15a～15f内。接着，对层间绝缘膜15的表面实施CMP处理，使其平坦化，在接触孔15a～15f内形成接头18a～18f。
接着，在平坦化的层间绝缘膜15的表面层积TiN膜和W等金属膜。接着，利用光刻技术和蚀刻技术对该层积膜进行图形化，形成由TiN膜19a～19f、金属膜20a～20f的各层积结构构成的布线。
根据本实施例的半导体器件的制造方法，形成露出P+源极/漏极活性层9b和布线6c的两方的接触孔15a，在接触孔15a内露出的半导体衬底1的表面中的、与布线6c邻接的部分形成至少与P+源极/漏极活性层9b接触的P+活性层16。由于形成P+活性层16，所以在接触孔15a内埋入W等金属膜，形成了与P+源极/漏极活性层9b和布线6c的两方导通的共用接头18a时，可以进一步降低共用接头18a和P+源极/漏极活性层9b之间的接触电阻。
本实施例中，在形成接触孔15a时，去除侧壁绝缘膜10b。在去除侧壁绝缘膜10b时，侧壁绝缘膜10b下面部分的半导体衬底1容易受到损伤，但本实施例中，由于形成P+活性层16，所以可以将P+源极/漏极活性层9b规定为与P+活性层16成为一体的新的活性层。这样，可以明确形成活性层和半导体衬底1之间的PN结，可以降低半导体衬底1的损伤对电气特性的影响。其结果，可以抑制接合泄漏电流增大，可以得到即使是去除了共用接头部分的侧壁绝缘膜的结构，电气特性恶化也少的半导体器件。
另外，根据本实施例的半导体器件的制造方法，可以制造高耐压电路部AR1的MOS晶体管TR3和、存储器单元部AR2以及存储器单元***电路部AR3的MOS晶体管TR1、TR2。另外，侧壁绝缘膜10a～10c是背面蚀刻硅氮化膜8而形成，侧壁绝缘膜10d是背面蚀刻硅氮化膜8和硅氧化膜14的层积结构而形成。
因此，进一步层积了硅氧化膜14的侧壁绝缘膜10d的一方比侧壁绝缘膜10a～10c更宽，在MOS晶体管TR3和MOS晶体管TR1、TR2之间可以改变侧壁绝缘膜的形成宽度。即，可以将包含侧壁绝缘膜10d的MOS晶体管TR3用作高耐压电路部用，将包含侧壁绝缘膜10a、10c的MOS晶体管TR1、TR2用作存储器单元用，可以实现适于在1个半导体衬底上形成存储器单元用的晶体管和高耐压电路部用的晶体管的半导体器件的制造方法。
即，根据本实施例的半导体器件，由于侧壁绝缘膜10d的宽度比侧壁绝缘膜10a～10c的宽度宽，所以与MOS晶体管TR1、TR2相比，在晶体管TR3中，可以将源极/漏极活性层形成在更远离栅极的位置。因此，可以得到适于在1个半导体衬底上形成存储器单元用的晶体管和高耐压电路部用的晶体管的半导体器件。
另外，根据本实施例的半导体器件的制造方法，作为侧壁绝缘膜的材料采用硅氮化膜8和硅氧化膜14。由于侧壁绝缘膜10a～10d的任一个都含有可防止金属原子等移动的硅氮化膜，所以可以防止金属原子从与各源极/漏极活性层连接的接头18a～18f向各晶体管的栅极侵入等。
另外，由于构成侧壁绝缘膜10a～10d的硅氮化膜8a～8d具有对作为硅氧化膜的层间绝缘膜15的蚀刻选择性，所以在层间绝缘膜15上形成各接触孔时，即使有定位偏差，侧壁绝缘膜10a～10d也难以去除。
另一方面，在侧壁绝缘膜10d中，通过将硅氧化膜14a层积在硅氮化膜8d上来增大宽度。因此，侧壁绝缘膜10d的层积部分成为与层间绝缘膜15的材料相同，在层间绝缘膜15内形成各接头时，还可以同时去除侧壁绝缘膜10d的硅氧化膜14a的部分。这样，在高耐压电路部AR1中接近地配置多个MOS晶体管时，即使因精细化而缩短栅极间的距离，在栅极间也容易形成接头。
<实施例2>
本实施例是实施例1的半导体器件的制造方法的变形例，在高耐压电路部AR1也形成与存储器单元部AR2和存储器单元***电路部AR3的侧壁绝缘膜10a～10c相同结构的侧壁绝缘膜，通过在该侧壁绝缘膜上再层积绝缘膜并对其进行背面蚀刻，形成高耐压电路部AR1用的侧壁绝缘膜。
首先，与实施例1的场合同样，准备图1所示的结构。接着，为了覆盖半导体衬底1、栅极6a、6b、6d以及布线6c，在半导体衬底1的整个表面，进而在硅氧化膜7上利用CVD法再形成硅氮化膜8。
参考图8进行说明，在高耐压电路部AR1、存储器单元部AR2和存储器单元***电路部AR3的整个区域中，对硅氮化膜8和硅氧化膜7进行背面蚀刻。这样，在整个区域形成含有硅氮化膜8a和硅氧化膜7a的侧壁绝缘膜10a、含有硅氮化膜8b和硅氧化膜7b的侧壁绝缘膜10b、含有硅氮化膜8c和硅氧化膜7c的侧壁绝缘膜10c、以及含有硅氮化膜8e和硅氧化膜7e的侧壁绝缘膜10e。
接着，在存储器单元部AR2和存储器单元***电路部AR3中选择性地一边屏蔽栅极6b、6d、布线6c、以及侧壁绝缘膜10a～10c，一边注入杂质。这样，在半导体衬底1内形成源极/漏极活性层9a～9d，形成存储器单元用晶体管TR1和存储器单元***电路部用晶体管TR2。
更具体说来，在两区域中，在侧壁绝缘膜10a、10b形成之后，对P沟道MOS晶体管的形成区域注入P型杂质离子，形成P+源极/漏极活性层9a、9b。另一方面，在侧壁绝缘膜10c形成之后，对N沟道MOS晶体管的形成区域注入N型杂质离子，形成N+源极/漏极活性层9c、9d。在该工序中，在高耐压电路部AR1的整个面形成光刻胶，防止在高耐压电路部AR1形成源极/漏极活性层。
接着，利用例如喷溅法在半导体衬底1的整个面形成Ti或Co的金属膜，利用例如喷溅法再在其之上形成TiN膜。
接着，在氮氛围中进行退火处理，将金属膜和TiN膜与硅材料进行反应，在栅极6b、6d、布线6c、以及源极/漏极活性层9a～9d上分别形成硅化物层11a～11d、12a～12c。之后，选择性去除未反应的金属膜和TiN膜。该工序中，在高耐压电路部AR1的整个面也形成光刻胶，防止在高耐压电路部AR1形成硅化物层。
接着，为了覆盖高耐压电路部AR1的硅氧化膜7、存储器单元部AR2以及存储器单元***电路部AR3的整个面，分别利用例如CVD法在半导体衬底1的整个表面层积形成硅氮化膜13和硅氧化膜14。
接着，在高耐压电路部AR1选择性地背面蚀刻硅氮化膜13和硅氧化膜14的层积结构。这样，如图9所示，在栅极6a的侧方形成含有硅氧化膜7e、硅氮化膜8e、13b以及硅氧化膜14b的侧壁绝缘膜10f。该工序中，在存储器单元部AR2和存储器单元***电路部AR3的整个面形成光刻胶，防止在存储器单元部AR2和存储器单元***电路部AR3中对硅氮化膜13和硅氧化膜14的背面蚀刻。
另外，在高耐压电路部AR1选择性地一边屏蔽栅极6a和侧壁绝缘膜10f一边注入第2阶段杂质。即，进行扩展区域的形成和源极/漏极活性层的形成。这样，在半导体衬底1内形成高耐压电路部用晶体管TR3。
更具体说来，在高耐压电路部AR1中，对P沟道MOS晶体管的形成区域注入P型杂质离子，形成P-扩展区域4e、4f。之后，提高浓度并注入P型杂质离子，为了收敛在P-扩展区域4e、4f的形成区域内，形成P+源极/漏极活性层9e、9f。没有图示高耐压电路部AR1的N沟道MOS晶体管，但与P沟道MOS晶体管的场合同样，一边屏蔽栅极和侧壁绝缘膜一边注入第2阶段的N型杂质离子即可。
另外，该工序中，在存储器单元部AR2和存储器单元***电路部AR3的整个面也形成光刻胶，防止在存储器单元部AR2和存储器单元***电路部AR3形成扩展区域和源极/漏极活性层。
下面，参考图10进行说明，利用CVD法在半导体衬底1的表面形成例如由硅氧化膜构成的层间绝缘膜15。另外，对层间绝缘膜15的表面进行CMP处理等，使其平坦化。
接着，与实施例1同样，利用光刻技术和蚀刻技术在层间绝缘膜15内形成接触孔15a。接着，通过蚀刻去除侧壁绝缘膜10b。另外，在P+源极/漏极活性层9b重叠而形成新的P+活性层16。
如图11所示，利用光刻技术和蚀刻技术在层间绝缘膜15内形成接触孔15b～15f。另外，如图12所示，与实施例1的场合同样，形成硅化物层11e、11f、TiN膜17a～17f、接头18a～18f、TiN膜19a～19f、以及金属膜20a～20f。
本实施例中，进一步层积了硅氮化膜13b和硅氧化膜14b的层积结构的侧壁绝缘膜10f的一方比侧壁绝缘膜10a～10c宽，在MOS晶体管TR3和MOS晶体管TR1、TR2之间可以改变侧壁绝缘膜的形成宽度。即，在高耐压电路部采用含有侧壁绝缘膜10f的MOS晶体管TR3，可以将包含侧壁绝缘膜10a、10c的MOS晶体管TR1、TR2用作存储器单元用，可以实现适于在1个半导体衬底上形成存储器单元用的晶体管和高耐压电路部用的晶体管的半导体器件的制造方法。
另外，其它效果也与实施例1的相同。
<其它>
上述实施例中，作为栅极6a、6b、6d以及布线6c的材料例示了多晶硅膜，并且，在存储器单元部AR2和存储器单元***电路部AR3区域中，对栅极6b、6d以及布线6c设置了硅化物层。
但是，本发明当然不限于这样的栅极和布线的制造，例如如图13所示，也可以是没有硅化物层的结构，另外，也可以是如图14所示，不是多晶硅膜，而是具有由Ti、Co、W等金属膜形成的栅极6b1和布线6c1的结构。
此外，也可以是在图14的金属膜的栅极6b1和布线6c1进一步形成硅化物层的结构、或省略了各源极/漏极活性层的硅化物层的结构(都没有图示)。
另外，在图13和图14中为了简化图示，只示出存储器单元部AR2，但其它区域的栅极和布线结构是同样的。
根据权利要求1所述的发明，形成露出第1活性层和导电膜两方的接触孔，在接触孔内露出的半导体衬底的表面形成第2活性层。由于形成第2活性层，所以在接触孔内埋入导电物，在形成与第1活性层和导电膜两方导通的共用接头时，可以进一步降低共用接头和第1活性层之间的接触电阻。
根据权利要求3所述的发明，由于第2侧壁绝缘膜的宽度比第1侧壁绝缘膜的宽度宽，所以与第1晶体管相比，在第2晶体管中，可以将源极/漏极活性层形成在更远离栅极的位置。因此，将第2晶体管用作高耐压电路部用，将第1晶体管用作存储器单元用，可以得到适于在1个半导体衬底上形成存储器单元用的晶体管和高耐压电路部用的晶体管的半导体器件。

Claims (1)

1.一种半导体器件的制造方法，具有：
(a)在半导体衬底上形成导电膜的工序；
(b)利用光刻技术和蚀刻技术而使上述导电膜图形化的工序；
(c)所述半导体衬底的表面中，往已图形化的所述导电膜的附近注入杂质，形成第1活性层的工序；
(d)在所述半导体衬底的表面形成层间绝缘膜的工序；
(e)利用光刻技术和蚀刻技术，在所述层间绝缘膜内形成露出所述第1活性层和所述导电膜两者的接触孔的工序；
(f)往所述接触孔内露出的所述半导体衬底的表面注入杂质，形成第2活性层的工序，
还具有：(g)在所述工序(b)之后、所述工序(c)之前，在所述导电膜的侧方形成侧壁绝缘膜的工序，
在所述工序(c)中，一边把所述侧壁绝缘膜和所述导电膜作为掩模一边注入杂质而形成所述第1活性层，
在所述工序(e)中，进而去除在所述接触孔内露出的所述侧壁绝缘膜。
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