CN1252932C - 半导体集成电路 - Google Patents

半导体集成电路 Download PDF

Info

Publication number
CN1252932C
CN1252932C CNB028016971A CN02801697A CN1252932C CN 1252932 C CN1252932 C CN 1252932C CN B028016971 A CNB028016971 A CN B028016971A CN 02801697 A CN02801697 A CN 02801697A CN 1252932 C CN1252932 C CN 1252932C
Authority
CN
China
Prior art keywords
clock signal
phase
circuit
signal
comparison
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB028016971A
Other languages
English (en)
Other versions
CN1463494A (zh
Inventor
冈村淳一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
THine Electronics Inc
Original Assignee
THine Electronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by THine Electronics Inc filed Critical THine Electronics Inc
Publication of CN1463494A publication Critical patent/CN1463494A/zh
Application granted granted Critical
Publication of CN1252932C publication Critical patent/CN1252932C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/14—Preventing false-lock or pseudo-lock of the PLL

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

本发明公开一种包含有一个相位比较电路的半导体集成电路。该相位比较电路用在串行时钟传输信号接收电路的延迟锁定环中。由于防止了误锁定，提高了延迟锁定环整体的响应速度和锁定精度，从而改进了相位比较电路的相探测性能。该半导体集成电路包括：一系列串联的延迟元件，每个延迟元件的延迟时间根据一个控制电压调节；一个相位比较电路，它根据相位差产生一个电压，该相位差为上述某个特定延迟元件的输入时钟信号与另外一个特定延迟元件的输出时钟信号的相位差；一个控制电路，当上述相位差处于某个特定的范围内时，它控制相位比较电路产生一个特定的电压；一个滤波电路，它过滤相位比较电路产生的电压，产生作用于延迟元件的控制电压。

Description

半导体集成电路
技术领域
本发明涉及一种包含有用于延迟锁定环(delay-locked loop，以下简称DLL)的相位比较电路的集成电路，特别涉及一种所包含的用在DLL中的相位比较电路的功能是产生多相时钟信号，该时钟信号用于解调串行传输的数字信号的半导体集成电路。
背景技术
通常，用于接收高速串行传输信号的现有电路使用这样一种方法：使用多相时钟信号对串行数据进行抽样，解调接收数据时，多相时钟信号的数目一定要大于或等于表示每个字符的串行数据的符号位数。这些多相时钟信号必须与一个传输时钟信号同步，该时钟信号与表示每个字符的串行数据一起传输。并且，多相时钟信号之间的相位差必须与表示每个字符的串行数据中符号位之间的间隔相同。
为了产生具有等间隔相位差的多相时钟信号，这种接收电路使用了含有一个压控振荡器和一个相位比较电路的锁相回路(phase-locked loop，以下简称PLL)，或者使用含有一个压控延迟元件和一个相位比较电路的DLL。
在实际的高速串行数字传输过程中，传输电路中电源电压的起伏及干扰等因素会在串行传输数据及传输时钟信号中引起所谓的涨落，其表现为短周期的频率涨落。在高速串行数字传输信号接收电路中，用于抽样接收的数据的多相时钟信号必须跟踪这种频率起伏的涨落。多数情况下，一个使用了DLL的接收电路正好能产生用于高速串行数字信号接收电路的多相时钟信号，因为它能很好地跟踪传输时钟信号中这种频率起伏的涨落。
在一个使用了DLL的接收电路中，DLL整体的相探测性能决定了多相时钟信号相对于串行传输数据的相误差，它由电路***和相位比较电路的性能决定，相位比较电路是DLL的一部分。因此，高速串行数字传输接收电路中DLL使用的相位比较电路必须是一个具有高精度相探测特性的电路。
一般而言，相位比较电路比较两个输入时钟信号的相位，其中之一为参考时钟信号，另一个为比较时钟信号，判断比较时钟信号的相位是超前还是滞后于参考时钟信号。进一步而言，相位比较电路通常能够探测两个输入时钟信号之间的相位差，这个相位差大于(n-1)π且小于(n+1)π(n是一个自然数)，或者在一个大于2(n-1)π且小于2(n+1)π的范围之内，然后产生一个正比于输入时钟信号间相位差的控制电压，给压控延迟元件提供一个负反馈，从而控制整个***。***设计的要求是当输入时钟信号间的相位差为2nπ时，相位比较电路输出的控制电压稳定在一个参考值(如0V)。当输入时钟信号间相位差稳定在2nπ时，就称DLL被锁住了。
例如，当高速串行数字传输中表示每个字符的串行数据包含N个符号位时，接收串行传输数据的接收电路产生包含第1个到第(N+1)个时钟信号的多相时钟信号。在理想的情况下，第1个时钟信号和第(N+1)个时钟信号间的相位差为2π。因此，具有完全不同相位的时钟信号的数目为N，这些时钟信号被称为N相时钟信号。
在使用了DLL的接收电路中，为了控制多相时钟信号的延迟时间，以使多相时钟信号中两个相邻时钟信号间的相位差被精确地锁定在传输时钟信号周期的1/N，需要比较第1个时钟信号的相位与第(N+1)个时钟信号的相位。
在传输信号有一个宽频带的情况下，接收电路产生的时钟信号的相位变化范围必然同样会大。然而，时钟信号的相位变化范围很大时，时钟信号之间的相位差可能等于或大于4π，所以必须进行测量以避免发生相位比较电路锁相位差于2mπ(m表示等于或大于2的整数)而不是2π的问题。这个问题被称为误锁定。
图1所示的接收电路可用来避免误锁定问题。图1是一个常规接收电路按照抽样方法接收高速串行传输数据的框图。在这种情况下，由于表示每个字符的串行数据包含的符号位数为八位，接收电路产生的多相时钟信号由八个不同相位的时钟信号组成。
DLL100包括：压控延迟线103，它根据接收到的传输时钟信号输出多相时钟信号φ0至φ8；比较时钟信号产生电路106，它根据多相时钟信号φ0至φ8产生用于相位比较的两种时钟信号φ04和φ48；相位比较电路107，它根据时钟信号φ04和φ48比较传输时钟信号的相位与多相时钟信号的相位；滤波电路109，它接收相位比较电路107的输出信号。
滤波电路109的输出信号作为延迟控制电压作用于压控延迟线103，构成了一个负反馈控制***。压控延迟线103的信号延迟时间由延迟控制电压控制。滤波电路109的作用是调节DLL的响应特性，一般情况下在信号线和大地电势之间使用一个电容(电容器)。
在图1所示的DLL100中，比较时钟信号发生电路106产生用于相位比较的两种时钟信号φ04和φ48，以便使多相时钟信号中各两相邻时钟信号的相位差精确地锁定在传输时钟信号周期的1/8，相位比较电路107根据这些时钟信号比较传输时钟信号的相位与多相时钟信号的相位。
串并行转换电路110使用这样产生的多相时钟信号φ0至φ7对串行数据进行抽样，并将抽样所得的串行数据解码从而将接收到的串行数据转换成并行数据。
图2为图1所示的接收电路中DLL所使用的相位比较电路示意图。如图2所示，相位比较电路107包括：与非电路301，它得到用于相位比较的时钟信号φ04至φ48的逻辑积；或非电路302，它获得时钟信号φ04和φ48的逻辑和；输出电路303，它根据与非电路301输出的相位比较信号 UP和或非电路302输出的相位比较信号DN产生一个输出信号，并把这个输出信号传送给输出端108。
图3为图1所示接收电路中多相时钟信号和用于相位比较的时钟信号的波形，图中还有用来生成相位比较所用时钟信号的逻辑表达式。如图3所示，用于相位比较的时钟信号φ04是根据多相时钟信号中时钟信号φ0至φ4而产生的，用于相位比较的时钟信号φ48是根据多相时钟信号中时钟信号φ4至φ8而产生的。当时钟信号φ04和φ48同处于高电平时，与非电路301的输出信号处于低电平，这将导致输出端108有一个电位增加。当时钟信号φ04和φ48同处于低电平时，或非电路302的输出信号处于高电平，这将导致输出端108有一个电位降低。
图4A所示为当多相时钟信号中时钟信号φ8的相位对于图3所示的情形有一个相位滞后时，用于相位比较的时钟信号和相位比较信号的波形。图4B为当多相时钟信号中时钟信号φ8的相位对于图3所示的情形有一个相位超前时，用于相位比较的时钟信号和相位比较信号的波形。
当多相时钟信号中时钟信号φ0和φ8间的相位差大于2π(360°)时，如图4A所示，连接在相位比较电路输出端108上的滤波电路109的电容充电完成控制，压控延迟线103中的信号延迟时间缩短，从而使相位差等于2π。
另一方面，当时钟信号φ0和φ8间的相位差小于2π(360°)时，如图4B所示，连接在相位比较电路输出端108上的滤波电路109的电容放电完成控制，压控延迟线103中的信号延迟时间增加从而使相位差等于2π。结果，多相时钟信号中各两相邻时钟信号间的相位差被精确地锁定为传输时钟信号周期的1/8。
显而易见，如图1至图4B所示，常规的高速串行数字传输信号接收电路中使用的相位比较电路107比较时钟信号φ04和φ48的相位，它们由比较时钟信号发生电路106根据时钟信号φ0和φ8产生。它不直接比较由压控延时线103产生的多相时钟信号中时钟信号φ0和φ8的相位。
因此，比较时钟信号发生电路106产生的相误差与相位比较电路107中产生的比较误差被迭加，它使得DLL整体的相探测性能不如直接比较时钟信号φ0和φ8的相位好。而且，由于使用不同类型的门电路，即与非电路301和或非电路302，在门的运算中常会出现计时误差，当时钟信号φ0和φ8的相位差接近2π时，延迟控制电压很低，计时误差的效应不能被忽略。
美国专利6,157,263提供了一个可应用于快速高精度PLL的相位比较电路。图5是一个用于PLL的相位比较电路的结构示意图。如图5所示，相位比较电路500包含两个动态D锁存电路501和502；一个给D锁存电路501和502提供数据的或非电路503；和反相器504和505，它们分别将D锁存电路501和502的输出信号反相。D锁存电路501和502的结构如图6所示。
再回到图5，当复位信号RS处于低电平时，D锁存电路501锁住一个与参考时钟信号φREF同步的低电平信号，D锁存电路502锁住一个与压控振荡器(Voltage-controlled oscillator，简称VCO)输出的VCO时钟信号φVCO同步的低电平信号。当D锁存电路501的输出信号 UP和D锁存电路502的输出信号 DN变为低电平时，从或非电路503输出的复位信号RS变为高电平，以便复位D锁存电路501和502。从D锁存电路501输出的信号 UP和D锁存电路502输出的信号 DN分别由反相器504和505反相，作为相位比较信号UP和DN输出。
图7是图5所示的相位比较电路的工作波形图。图中画出了当VCO时钟信号φVCO相对于参考时钟信号φREF有2π至4π的相移时，复位信号RS和相位比较信号UP和DN的波形。如图7所示，使用这个相位比较电路无法区分如下的两种情形：情形I，VCO时钟信号φVCO与参考时钟信号φREF之间的相位差是2π的第1个整数倍；情形II，它们之间的相位差为2π的第2个整数倍。当输入时钟信号间的相位差大于0小于4π时，具有上述探测性能的相位比较电路可以有效地用在PLL中。但是，这种相位比较电路不能用在探测相位差很大的DLL中。
发明内容
鉴于上述问题，本发明的目标是改善相位比较电路的相探测性能，防止半导体集成电路中DLL使用的相位比较电路带来的误锁定，而该接收电路用于接收串行数字传输信号，所以本发明能改进DLL的整体响应速度和锁定精度。
为了解决上述问题，本发明采用下述的技术方案：
一种半导体集成电路，用于产生多相位时钟信号，在该多相位时钟信号中，相邻的两个时钟信号之间存在1/N个时钟信号周期的相位差，所述N为不小于2的整数，其特征在于所述半导体集成电路包括：
一个压控延迟线，包括至少(N+1)个相互串联、用于延迟时钟信号的延迟元件，每一元件的延迟时间由一个延迟控制电压来控制，以产生至少(N+1)个时钟信号；
一个相位比较电路，包括：第一动态D锁存电路，它的一个时钟信号输入端输入的时钟信号是第m个时钟信号；第二动态D锁存电路，它的一个时钟信号输入端输入的时钟信号是第N+m个时钟信号；第一逻辑电路，它根据所述第一和第二动态D锁存电路的输出信号给所述第一动态D锁存电路的数据输入端提供第一数据；第二逻辑电路，它根据所述第一和第二动态D锁存电路的输出信号给所述第二动态D锁存电路的数据输入端提供第二数据；以及一个产生相位比较电路输出电压的电路，该电压根据所述第一和第二动态D锁存电路的输出信号产生；
一个滤波电路，它过滤由所述相位比较电路产生的电压，输出作用于所述压控延迟线的延迟控制电压；
一个比较控制信号产生电路，用于执行基于所述压控延迟线输出的时钟信号中的至少p个时钟信号进行的逻辑运算，以产生至少一个比较控制信号，所述至少一个比较控制信号被提供给所述第一逻辑电路和第二逻辑电路中的至少一个，所述p为不小于2的整数；
当所述第m个时钟信号和第(N+m)个时钟信号之间的相位差大于2π时，所述比较控制信号产生电路产生至少一个比较控制信号，以减少所述压控延迟线中的延迟时间。
根据本发明，多相位时钟信号中两个时钟信号间的相位差直接由相位比较电路比较得到，控制电路能避免相位差等于或大于4π时可能发生的误锁定情况，这使得改进DLL整体的响应速度和锁定精度成为可能。
附图说明
下面结合附图和具体实施例对本发明作进一步的说明。
图1是常规接收电路的框图。
图2为图1所示接收电路中DLL使用的相位比较电路。
图3为图1所示接收电路中多相时钟信号和用于相位比较的时钟信号的波形。图中还给出了用于生成相位比较时钟信号的逻辑表达式。
图4A为一个时钟信号的相位滞后时，用于相位比较的时钟信号和相位比较信号的波形。图4B为一个时钟信号的相位超前时，用于相位比较的时钟信号和相位比较信号的波形。
图5是PLL中使用的一个常规相位比较电路的结构框图。
图6是图5所示相位比较电路使用的一个动态D锁存电路的电路图。
图7是图5所示的相位比较电路的工作波形图。
图8是根据本发明的第1个实现方案而设计的一个接收电路的框图，该电路包含在一个半导体集成电路中，用于接收高速串行数字传输信号。
图9是图8所示接收电路中DLL使用的一个相位比较电路结构示意图。
图10是图9所示相位比较电路中一个动态D锁存电路的电路图。
图11为图8所示接收电路中多相时钟信号、比较控制信号和相位比较信号的波形图。图中有用于生成比较控制信号的逻辑表达式。
图12A为图8所示接收电路中一个时钟信号相位滞后时，比较控制信号和相位比较信号的波形图。图12B为一个时钟信号相位超前时，比较控制信号和相位比较信号的波形图。
图13是根据本发明的第二个实现方案而设计的一个接收电路的框图，该电路包含在一个半导体集成电路中用于接收高速串行数字传输信号。
图14为图13所示接收电路中用于DLL的一个相位比较电路的结构图。
图15为图13所示接收电路中多相时钟信号和比较控制信号的波形图。图中还有用于生成比较控制信号的逻辑表达式。
具体实施方式
图8是根据本发明的第1个实现方案而设计的一个接收电路框图。该电路包含在半导体集成电路中用于接收高速串行数字传输信号。这个接收电路包括：DLL800，它根据一个传输时钟信号产生多相时钟信号，其中包括第1至第(N+1)个时钟信号；串并行转换电路810，它使用这些多相时钟信号将串行数据转换成并行数据。
DLL800将第1个时钟信号的相位与第(N+1)个时钟信号的相位进行比较并控制多相时钟信号的延迟时间，以便使多相时钟信号中各相邻时钟信号间的相位差精确地锁定在传输时钟信号周期的1/N。在这种情况下，由于表示每个字符的串行数据的符号位数是8，接收电路产生的多相时钟信号包含有八个相位的时钟信号。
DLL800包括：一个压控延迟线803，它根据输入传输时钟信号产生多相时钟信号φ0至φ8，这些信号间有相同的相位差；一个相位比较电路807，它将第1个时钟信号φ0的相位与第9个时钟信号φ8的相位进行比较；一个比较控制信号产生电路806，它控制相位比较电路807的比较操作；一个滤波电路809，它的输入信号是相位比较电路807的一个输出信号。
滤波电路809的一个输出信号作为延迟控制电压传送给压控延迟线803，构成了一个负反馈控制***。压控延迟线803的信号延迟时间由延迟控制电压控制。滤波电路809用于调整DLL的响应特性，例如，使用一个连接在信号线和地线之间的电容(电容器)。
当时钟信号φ0与时钟信号φN之间的相位差超过一个特定的范围时，比较控制信号产生电路806根据多相时钟信号φ0至φ8产生一个比较控制信号来控制相位比较电路807的操作，这样就避免了误锁定。
串并行转换电路810用这样产生的多相时钟信号φ0至φ8对串行数据抽样，然后将抽样的串行数据解码，从而将串行数据转换成并行数据。
图9是图8所示的接收电路中DLL所用的相位比较电路结构示意图。相位比较电路包括：两个动态D锁存电路901和902；第一逻辑电路903和第二逻辑电路904，它们分别为D锁存电路901和902提供数据；一个反相器905，它将D锁存电路902的输出数据 DN反相为输出反相数据〔相位比较信号〕DN；一个P-沟道晶体管907，它的一个栅极接收D锁存电路901的输出数据〔相位比较信号〕 UP；一个N-沟道晶体管908，它的一个栅极接收反相器905输出的相位比较信号DN；电流源906和909分别为晶体管907和908提供电流。
图10是图9所示相位比较电路中动态D锁存电路的结构示意图。由于动态D锁存电路901和902分别由6个晶体管构成，结构简单，所以它能在高速下工作。由于使用了两个相同结构的动态D锁存电路901和902，图9所示的相位比较电电路807工作精度很高。
如图9所示，第一逻辑电路903由一个或非电路构成。当D锁存电路901的输出数据 UP或D锁存电路902的输出数据 DN处于高电平时，第一逻辑电路903送给D锁存电路901一个低电平的数据。当输入数据处于低电平，第1个时钟信号φ0上升的情况下，D锁存电路901的输出数据处于低电平。当输入数据随后变为高电平时，D锁存电路901被复位，以便使输出数据处于高电平。
第二逻辑电路904由一个或电路和一个与非电路构成。根据设计每个输入信号等量地通过这些晶体管，与第一逻辑电路903的情况相同。因此，它加在每个输入信号上的延迟时间与第一逻辑电路903的延迟时间基本相等。
当比较信号Sc处于高电平且D锁存电路901的输出数据 UP或D锁存电路902的输出数据 DN处于高电平时，第二逻辑电路904输送低电平的数据给D锁存电路902。当输入数据处于低电平时，第九个时钟信号φ8上升的情况下，D锁存电路902置输出数据于低电平。当其后的输入数据变为高电平时，D锁存电路902被复位，以便使输出数据置于高电平。
而且，第二逻辑电路904能够根据比较控制信号Sc独立地控制D锁存电路902。特别是当比较信号Sc处在低电平时，第二逻辑电路904置输出信号于高电平。结果，D锁存电路902被复位，从而使输出数据保持在高电平，反相器905输出的相位比较信号DN保持在低电平。这一时刻起，动态D锁存电路901不再复位，输出数据 UP被保持在低电平。
图11是图8所示接收电路中多相时钟信号、比较控制信号和相位比较信号的波形图。图中还给出了用于生成比较控制信号的逻辑表达式。尽管在时钟信号φ0上升时，相位比较信号 UP暂时处于低电平，但由于第一逻辑电路903的输出信号很快就变为高电平， UP再次被复位到高电平。尽管在时钟信号φ8上升时，相位比较信号DN暂时处于高电平，但由于第二逻辑电路904的输出信号很快就变为高电平，DN再次被复位到低电平。
比较控制信号Sc是根据多相时钟信号中时钟信号φ2至φ6产生的。当多相时钟信号中时钟信号φ0与φ8之间的相位差接近2π(360°)时，如图11所示，比较控制信号Sc不影响相位比较电路的工作。
图12A是图8所示接收电路中，当多相时钟信号中的时钟信号φ8的相位比图11所示的状态滞后时，比较控制信号和相位比较信号的波形图。图12B是图8所示接收电路中，当时钟信号φ8的相位比图11所示的状态超前时，比较控制信号和相位比较信号的波形图。
当时钟信号φ0和时钟信号φ8之间的相位差大于2π(360°)，且在一个特定的范围内时，如图12A所示，比较控制信号Sc变为低电平。其结果是，相位比较信号DN一直处于低电平，相位比较信号 UP保持在低电平不被复位。因此，图9所示晶体管907被打开，而晶体管908被关闭，以便升高输出端808的电压。由此完成缩短压控延迟线803(图8)延迟时间的工作，直到相位差等于2π。
在图5所示的相位比较电路中，当时钟信号φ0和时钟信号φ8之间的相位差为4π时，探测到的相位差比实际相位差小2π。然而，在本实现方案中，由于相位比较信号 UP和DN保持在低电平，即使时钟信号φ0和φ8间的相位差等于或大于4π，控制***仍能缩短相位差。
在时钟信号φ0和时钟信号φ8间的相位差小于2π(360°)的情况下，如图12B所示，当时钟信号φ8上升时，相位比较信号DN被置于高电平，时钟信号φ0上升后，相位比较信号DN立即被复位到低电平，与先前的技术相同。在相位比较信号 UP和DN同处于高电平期间，图9中所示的晶体管907被关闭，晶体管908被打开，输出端808的电压被降低，从而完成增加压控延迟线803(图8)的信号延迟时间的工作，直至相位差等于2π。通常情况下，压控延迟线803的信号延迟时间不会为零，所以不会发生由于时钟信号φ0和时钟信号φ8间的零相位差导致的误锁定。
如上所述，在本实现方案中，时钟信号φ0的上升边缘和时钟信号φ8的上升边缘被直接进行比较，以锁定DLL使多相时钟信号中各两相邻时钟信号间的相位差精确地变为传输时钟信号周期的1/N。因此，比较时钟信号产生电路的相误差并没有迭加在相位比较电路产生的比较误差上，解决了先前技术上的问题，因而DLL的整体相探测性得以改进。
下面介绍本发明的第二个实现方案。
图13是根据本发明的第二个实现方案而设计的一个接收电路的框图，该电路包括在半导体集成电路中用于接收高速串行数字传输信号。在本实现方案中，比较控制信号发生电路826产生第一比较控制信号Sc1和第二比较控制信号Sc2，相位比较电路827根据第一比较控制信号Sc1和第二比较控制信号Sc2对时钟信号φ0和时钟信号φ8的相位进行比较。本实现方案的其余部分与第1个实现方案类似。
图14是图13所示接收电路中DLL使用的相位比较电路的结构示意图。这个相位比较电路包括：两个动态D锁存电路901和902；第一逻辑电路923和第二逻辑电路904，它们分别用于复位D锁存电路901和902；反相器905，它反相D锁存电路902的输出信号 DN，输出一个反相信号(相位比较信号)DN；P-沟道晶体管907，它的一个栅极接收D锁存电路901的输出信号(相位比较信号) UP；N-沟道晶体管908，它的一个栅极接收反相器905输出的相位比较信号DN；电流源906和909，它们给晶体管907和908提供电流。
第一逻辑电路923和第二逻辑电路904类似，它由一个或电路和一个与非电路组成。当第一比较控制信号Sc1处于高电平，且当相位比较信号 UP或相位比较信号 DN处于高电平时，第一逻辑电路923送给D锁存电路901处于低电平的数据。在输入数据处于低电平，第一时钟信号φ0上升的情况下，D锁存电路901置输出数据于低电平。当输入数据变为高电平后，D锁存电路901被复位，从而使输出数据处在高电平。
当第二比较控制信号Sc2处在高电平且相位比较信号 UP或相位比较信号 DN处于高电平时，第二逻辑电路904送给D锁存电路902处于低电平的数据。当输入数据处于低电平，第九时钟信号φ8上升的情况下，D锁存电路902置输出数据于低电平。当输入数据变为高电平后，D锁存电路902被复位，从而使输出数据处于高电平。
而且，第一逻辑电路923和第二逻辑电路904能够分别独立地根据第一和第二比较控制信号Sc1和Sc2控制动态D锁存电路901和902。
当时钟信号φ0和时钟信号φ8之间的相位差小于2π且处在第一设定范围内时，第一比较控制信号Sc1变为低电平，第一逻辑电路923置输出信号于高电平。结果是，D锁存电路901输出的相位比较信号 UP被复位并保持在高电平。D锁存电路902的输出信号 DN保持在低电平而没有被复位，反相器905输出的相位比较信号DN保持在高电平。因此，如图14所示晶体管907被关闭，晶体管908被打开，以降低输出端808上的电压，从而完成增加压控延迟线803(图13)的信号延迟时间的工作，直到相位差等于2π。
另一方面，当时钟信号φ0和时钟信号φ8之间的相位差大于2π且处在第二设定范围内时，第二比较控制信号Sc2变为低电平，第二逻辑电路903置输出信号于高电平。其结果是，D锁存电路902输出的相位比较信号 DN被复位并保持在高电平，反相器905输出的相位比较信号DN保持在低电平。D锁存电路901输出的相位比较信号 UP保持在低电平没有被复位。因此，如图14所示晶体管907被打开，而晶体管908被关闭，输出端808上的电压被增加，压控延迟线803(图13)的信号延迟时间被缩短，直到相位差等于2π。
图15是图13所示接收电路中多相时钟信号和比较控制信号的波形图。图中还有用于生成比较控制信号的逻辑表达式。第一比较控制信号Sc1是根据多相时钟信号中时钟信号φ3至φ5产生的。第二比较控制信号Sc2是根据多相时钟信号中时钟信号φ2至φ6产生的。当多相时钟信号中时钟信号φ0和时钟信号φ8之间的相位差接近2π时，如图15所示，第一比较控制信号Sc1和第二比较控制信号Sc2不影响相位比较电路的工作。
在本发明的第二实现方案中，如图13至图15所示，由于比较控制信号提供了一个用于控制相位比较操作的界限，该界限存在于时钟信号φ0和φ8间相位差缩小的方向上(在相位超前侧)或相位差增大的方向上(在相位滞后侧)，即使接收电路本身在缩短相位差的方向上可能发生误锁定，该误锁定也能有效地被防止。
在高速串行数字传输信号接收电路中，使用根据本发明设计的半导体集成电路，可以提供一个能极好地跟踪各种涨落的多相时钟信号发生电路，即使这些传输时钟信号的涨落是由传输电路中电源电压的起伏或是对传输线的干扰等因素引起的。它使DLL的整体相探测性明显地得到提高。
尽管用上述的一些实现方案描述了本发明，本发明并不仅仅局限于上述的实现方案，它可以在本专利的范围内任意地修改和变动。例如，在介绍本发明的优点时使用了特殊的动态D锁存电路来构成相位比较电路，但是使用其它的具有类似功能的动态D锁存电路时，本发明仍然有效实用。

Claims (6)

1.一种半导体集成电路，用于产生多相位时钟信号，在该多相位时钟信号中，相邻的两个时钟信号之间存在1/N个时钟信号周期的相位差，所述N为不小于2的整数，其特征在于所述半导体集成电路包括：
一个压控延迟线，包括至少N+1个相互串联、用于延迟时钟信号的延迟元件，每一元件的延迟时间由一个延迟控制电压来控制，以产生至少N+1个时钟信号；
一个相位比较电路，包括：第一动态D锁存电路，它的一个时钟信号输入端输入的时钟信号是第m个时钟信号；第二动态D锁存电路，它的一个时钟信号输入端输入的时钟信号是第N+m个时钟信号；第一逻辑电路，它根据所述第一和第二动态D锁存电路的输出信号给所述第一动态D锁存电路的数据输入端提供第一数据；第二逻辑电路，它根据所述第一和第二动态D锁存电路的输出信号给所述第二动态D锁存电路的数据输入端提供第二数据；以及一个产生相位比较电路输出电压的电路，该电压根据所述第一和第二动态D锁存电路的输出信号产生；
一个滤波电路，它过滤由所述相位比较电路产生的电压，输出作用于所述压控延迟线的延迟控制电压；
一个比较控制信号产生电路，用于执行基于所述压控延迟线输出的时钟信号中的至少p个时钟信号进行的逻辑运算，以产生至少一个比较控制信号，所述至少一个比较控制信号被提供给所述第一逻辑电路和第二逻辑电路中的至少一个，所述p为不小于2的整数；
当所述第m个时钟信号和第N+m个时钟信号之间的相位差大于2π时，所述比较控制信号产生电路产生至少一个比较控制信号，以减少所述压控延迟线中的延迟时间。
2.如权利要求1所述的半导体集成电路，其特征在于：
所述比较控制信号产生电路产生(i)至少一个比较控制信号，该比较控制信号当所述相位比较电路获得第m个时钟信号的相位和第N+m个时钟信号的相位，该第m个时钟信号和第N+m个时钟信号之间的相位差大于2π时，处于第一电平；以及(ii)至少一个比较控制信号，该比较控制信号当第m个时钟信号和第N+m个时钟信号之间的相位差为2π时，处于不同于第一电平的第二电平。
3.如权利要求1所述的半导体集成电路，其特征在于：
所述第一逻辑电路根据所述的第一和第二动态D锁存电路的输出信号复位所述第一动态D锁存电路；
所述第二逻辑电路根据所述的第一和第二动态D锁存电路的输出信号复位所述第二动态D锁存电路。
4.如权利要求3所述的半导体集成电路，其特征在于：
所述比较控制信号产生电路产生一个比较控制信号；
所述第二逻辑电路根据所述比较控制信号复位所述第二动态D锁存电路。
5.如权利要求3所述的半导体集成电路，其特征在于：
所述比较控制信号产生电路产生第一比较控制信号和第二比较控制信号；
所述第一逻辑电路根据第一比较控制信号复位所述第一动态D锁存电路；
所述第二逻辑电路根据第二比较控制信号复位所述第二动态D锁存电路。
6.一种半导体集成电路，其特征在于它包括：
一系列相互串联的延迟元件，各自独立产生多相位时钟信号，每一所述延迟元件的延迟时间由一个延迟控制电压来控制；
一个相位比较电路，包括第一锁存电路，用于伴随所述多相位时钟信号中的第一时钟信号来锁存第一数据，第二锁存电路，用于伴随所述多相位时钟信号中的第二时钟信号来锁存第二数据，基于所述第一锁存电路和第二锁存电路所输出的信号中的第一时钟信号和第二时钟信号之间的相位差产生对应电压的电路，基于所述第一锁存电路和第二锁存电路所输出的信号，产生用于所述第一锁存电路和第二锁存电路的第一和第二数据的逻辑电路；
一个比较控制信号产生电路，周期性地产生至少一个比较控制信号，该信号用于控制所述逻辑电路，使其确定第一数据和第二数据中的至少一个，以使第一时钟信号和第二时钟信号之间的所述相位差为2π；以及
一个滤波电路，用于过滤由所述相位比较电路产生的电压，产生作用于所述系列延迟元件的延迟控制电压。
CNB028016971A 2001-05-17 2002-05-14 半导体集成电路 Expired - Lifetime CN1252932C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001147185 2001-05-17
JP147185/2001 2001-05-17

Publications (2)

Publication Number Publication Date
CN1463494A CN1463494A (zh) 2003-12-24
CN1252932C true CN1252932C (zh) 2006-04-19

Family

ID=18992707

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB028016971A Expired - Lifetime CN1252932C (zh) 2001-05-17 2002-05-14 半导体集成电路

Country Status (6)

Country Link
US (1) US6911850B2 (zh)
JP (1) JP3755663B2 (zh)
KR (1) KR20030017623A (zh)
CN (1) CN1252932C (zh)
TW (1) TW541798B (zh)
WO (1) WO2002095947A1 (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4366233B2 (ja) 2003-05-30 2009-11-18 キヤノン株式会社 Ｄｌｌ回路及び同回路を用いたビデオカメラ
CN101501995B (zh) * 2006-07-28 2012-07-25 松下电器产业株式会社 相位比较器、相位比较装置以及时钟数据恢复***
JP5097508B2 (ja) * 2007-11-07 2012-12-12 ラピスセミコンダクタ株式会社 遅延ロックループ回路
JP5588254B2 (ja) * 2009-08-04 2014-09-10 キヤノン株式会社 遅延同期ループ回路
US8513991B2 (en) * 2010-06-18 2013-08-20 Hynix Semiconductor Inc. Delay-locked loop having a loop bandwidth dependency on phase error
JP2013172344A (ja) 2012-02-21 2013-09-02 Toshiba Corp ロック検出回路、ｄｌｌ回路及び受信回路
KR102013840B1 (ko) * 2013-03-15 2019-08-23 삼성전자주식회사 다중 위상 생성기
CN103888132A (zh) * 2014-04-02 2014-06-25 广东顺德中山大学卡内基梅隆大学国际联合研究院 一种产生i/q两路正交时钟的电路及方法
KR102375949B1 (ko) 2015-01-02 2022-03-17 삼성전자주식회사 주파수 합성기의 출력을 제어하기 위한 장치 및 방법
CN104601166B (zh) * 2015-01-23 2017-08-25 北京大学 一种具有启动控制功能的延时锁相环电路
KR102377453B1 (ko) * 2015-11-05 2022-03-23 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 동작 방법
CN108183708B (zh) * 2018-01-17 2022-04-15 上海艾为电子技术股份有限公司 相位锁定检测方法及其电路、锁相环
CN112242169B (zh) * 2019-07-16 2024-03-01 武汉杰开科技有限公司 一种调整采样相位的方法及串行闪存控制器
CN114930730A (zh) * 2020-01-08 2022-08-19 发那科株式会社 通信装置、工业机械及通信质量判定方法
KR20210141813A (ko) * 2020-05-13 2021-11-23 삼성디스플레이 주식회사 클록 데이터 복원 회로, 표시 장치, 및 클록 데이터 복원 회로의 구동 방법
KR102529583B1 (ko) 2022-08-12 2023-05-08 (주)스페이스엔지니어링 휠체어 탑승이 가능한 피난용 슬라이드

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5815041A (en) * 1996-04-12 1998-09-29 Silicon Image, Inc. High-speed and high-precision phase locked loop having phase detector with dynamic logic structure
JPH11205102A (ja) * 1998-01-13 1999-07-30 Mitsubishi Electric Corp 遅延同期回路
JP3523069B2 (ja) * 1998-06-30 2004-04-26 株式会社東芝 遅延型位相同期回路
JP2001339294A (ja) * 2000-05-30 2001-12-07 Mitsubishi Electric Corp Ｄｌｌ回路
JP2002022524A (ja) 2000-07-13 2002-01-23 Tanita Corp 摂取塩分計
US6411142B1 (en) * 2000-12-06 2002-06-25 Ati International, Srl Common bias and differential structure based DLL with fast lockup circuit and current range calibration for process variation

Also Published As

Publication number Publication date
US6911850B2 (en) 2005-06-28
US20040036087A1 (en) 2004-02-26
TW541798B (en) 2003-07-11
JPWO2002095947A1 (ja) 2004-09-09
WO2002095947A1 (fr) 2002-11-28
CN1463494A (zh) 2003-12-24
KR20030017623A (ko) 2003-03-03
JP3755663B2 (ja) 2006-03-15

Similar Documents

Publication Publication Date Title
CN1252932C (zh) 半导体集成电路
CN1266835C (zh) 用于生成准确的低抖动时钟的时钟生成器
CN1095248C (zh) 全数字化锁相回路
CN103684438B (zh) 延迟锁相环
US7405604B2 (en) Variable delay clock circuit and method thereof
CN1612483A (zh) 延迟锁定环电路
CN1449119A (zh) 具有加大建立和保持时间的容限的串行器－解串器电路
CN1622466A (zh) 具有锁相检测功能的锁相环电路及其检测锁相的方法
CN1574629A (zh) 时钟和数据恢复电路
CN1415137A (zh) 用于扩频时钟***的零延迟缓冲电路以及方法
CN1909376A (zh) 相位及频率检测电路
CN1893277A (zh) 可调整增益曲线的相位检测电路与其方法
CN1716783A (zh) 寄存器控制的延迟锁定回路及其控制方法
CN1934455A (zh) 测试装置与测试方法
CN101242184A (zh) 基于数字延迟线的频率合成器及相关方法
CN1099163C (zh) 高频全数字化锁相回路
KR20180060100A (ko) 하이브리드 클럭 데이터 복원 회로 및 수신기
CN1201490C (zh) 相位同步循环电路以及数据再生装置
CN101494457A (zh) 延迟锁定回路电路及其中消除信号间抖动和偏移的方法
CN1391338A (zh) 用于驱动无刷电机的装置
CN1217486C (zh) 相位比较电路
CN1378343A (zh) Pll电路的模式转换方法和pll电路的模式控制电路
CN1702970A (zh) 相位同步电路
CN1913420A (zh) 对称d型触发器和包含其的相位频率检测器
CN1156085C (zh) 数字处理锁相环的相位补偿电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20060419

CX01 Expiry of patent term