CN1217486C - 相位比较电路 - Google Patents
相位比较电路 Download PDFInfo
- Publication number
- CN1217486C CN1217486C CN02801888.5A CN02801888A CN1217486C CN 1217486 C CN1217486 C CN 1217486C CN 02801888 A CN02801888 A CN 02801888A CN 1217486 C CN1217486 C CN 1217486C
- Authority
- CN
- China
- Prior art keywords
- circuit
- signal
- clock signal
- phase
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title abstract description 9
- 230000001960 triggered effect Effects 0.000 claims description 20
- 230000003111 delayed effect Effects 0.000 claims description 9
- 230000000630 rising effect Effects 0.000 description 18
- 238000010586 diagram Methods 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000001172 regenerating effect Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
在包含用于PLL或DLL的相位比较电路中,通过消除相位比较器电路的死区来提高PLL或DLL的整个闩锁精度并防止电荷泵电路的输出电流偏差。该相位比较电路包括相位比较器电路,用于接收第一时钟信号和第二时钟信号,当与第二时钟信号的相位相比较第一时钟信号的相位延迟超过最小脉冲宽度时该相位比较器电路用于触发相应于第一时钟信号和第二时钟信号之间的相位差的第一相位差信号,并且当与第二时钟信号的相位相比较第一时钟信号的相位提前超过最小脉冲宽度时该相位比较器电路用于触发相应于第一时钟信号和第二时钟信号之间的相位差的第二相位差信号;判优电路,用于接收第一时钟信号和第二时钟信号,当与第二时钟信号的边缘相比较第一时钟信号的边缘被延迟时该判优电路用于触发第一脉冲信号,并且当与第二时钟信号的边缘相比较第一时钟信号的边缘提前时该判优电路用于触发第二脉冲信号;第一合成电路,用于将从相位比较器电路输出的第一相位差信号和从判优电路输出的第一脉冲信号合成;以及第二合成电路,用于将从相位比较器电路输出的第二相位差信号和从判优电路输出的第二脉冲信号合成。
Description
技术领域
本发明涉及一种包含用于检测两个时钟信号之间相位差的相位比较电路,特别地涉及一种包含用于PLL(锁相回路)或DLL(延迟锁定环)的相位比较电路。
背景技术
例如,在用于再生记录数据的再生电路或用于接收传输数据的接收电路中,具有电压控制振荡器和相位比较器电路组合的PLL(锁相回路)或具有电压控制延迟元件和相位比较器电路组合的DLL(延迟锁定环)常用于产生与输入数据同步的时钟信号。
图1示出了采用传统的相位比较器电路的PLL电路的结构。这种PLL电路包括用于比较参考时钟信号REF的相位和时钟信号CLK的相位以便根据相位差输出UP信号或DOWN信号的相位比较器电路1、用于根据从相位比较器电路1输出的UP信号或DOWN信号提供输出电流IPDI的电荷泵电路5、用于将电荷泵电路5输出的电流IPDI转换为控制电压VCTL并具有低导通特性的环路滤波器6、以及在由控制电压VCTL控制的频率下振荡输出时钟信号CLK的VCO(电压控制振荡器)7。
图2示出了图1中的相位比较器电路的结构。如图2所示,相位比较器电路包括两个触发电路11和12以及一个与(AND)电路13。
高电平信号“1”提供到触发器11和12的数据输入端D。触发器11输出一个与提供到时钟输入端CK的参考时钟信号REF的上升缘同步的高电平UP信号,而触发器12输出一个与提供到时钟输入端CK的时钟信号CLK的上升缘同步的高电平DOWN信号。
当UP信号和DOWN信号两者都变成高电平时,AND电路13将高电平信号提供到触发器11和12的清除端CLR。在此方式下,清除触发器11和12并且UP信号和DOWN信号两者都变为低电平。
结果,在此情况下,与参考时钟信号REF比较、时钟信号CLK的相位被延迟,相位比较器电路1就从参考时钟信号REF的上升缘开始到时钟信号CLK的上升缘为止输出高电平UP信号。另一方面,如果时钟信号CLK的相位与参考时钟信号REF的相位比较超前,那么相位比较器电路1就从时钟信号CLK的上升缘开始到参考时钟信号REF的上升缘为止输出高电平DOWN信号。
然而,所采用的制造技术确定了相位比较器电路1输出的UP信号和DOWN信号的最小脉冲宽度,在时钟信号CLK和参考时钟信号REF之间的相位差的绝对值小于最小脉冲宽度的情况下,无论是否输出UP信号或DOWN信号,相位比较器电路1均存在死区(dead zone)。图3示出了在相位比较器电路中死区存在时,两个时钟信号之间的相位差与电荷泵电路的输出电流之间的关系。
为了消除相位比较器电路1的死区,已经考虑提高AND电路13的延迟时间。如果这样做,其结果,时钟信号CLK和参考时钟信号REF之间的相位差变小,并且输出用于UP信号和DOWN信号两者的脉冲,电荷泵电路5能根据这些脉冲的宽度提供输出电流IPDI。然而,关于电荷泵电路5的操作,将出现下列问题。
图4示出了图1中的电荷泵电路的结构。如图4所示,电荷泵电路5包括用于反向UP信号的反向器(inverter)51、用于基于反向的UP信号提供电流的P沟道晶体管Q1、用于基于DOWN信号提供电流的N沟道晶体管Q2、以及恒定电流源52和53。这里,如果当恒定电流源不被提供高于或等于特定电压的电压时,恒定电流源52和53通常就停止工作。如果恒定电流源52和53不作为恒定电流源工作,就不能正确地平衡在晶体管Q1和Q2中的电流。
特别地,晶体管Q1在接近电源电压VDD下工作的情况下,提供到连接晶体管Q1的恒流源52的电源电压VDD变小,因此流过晶体管Q1的电流就会变得比固定值更小。类似地,晶体管Q2在接近电源电压VSS下工作的情况下,提供到连接晶体管Q2的恒流源53的电源电压VSS变小,因此流过晶体管Q2的电流就会变得比固定值更小。在此情况下,如果恒流源52和53不能正常工作,如图5中所示,那么在时钟信号CLK和参考时钟信号REF之间的相位差变为零的位置,电荷泵电路5的输出电流IPDI就不再变为零。
如上所述,在相位比较器电路的特性中存在死区的情况下,或在电荷泵电路的恒流源不能正常工作的情况下,即使在相位比较器电路的特性中不存在死区,也存在问题,例如时钟信号CLK的波动将变大并且相对于参考时钟信号REF的时钟信号CLK的相位的偏差将增大。
发明的描述
考虑到上面描述的情况,本发明的目的是通过防止相位比较器电路的死区以及防止电荷泵电路的输出电流偏差提高用于PLL或DLL的包含相位比较器电路的半导体集成电路中的PLL或DLL的整个闩锁的精度。
为了达到上述目的,本发明提供的一种相位比较电路,它包括:一相位比较器电路,用于接收第一时钟信号和第二时钟信号;当与第二时钟信号的相位相比较第一时钟信号的相位被延迟超过最小脉冲宽度时,该相位比较器电路触发相应于第一时钟信号和第二时钟信号之间的相位差的第一相位差信号;并且,当与第二时钟信号的相位相比较,第一时钟信号的相位被提前超过最小脉冲宽度时,该相位比较器电路触发相应于第一时钟信号和第二时钟信号之间的相位差的第二相位差信号;
一判优电路,包括一边缘检测电路和第一、第二脉冲产生电路;所述边缘检测电路接收第一时钟信号和第二始终信号;当与第二时钟信号的边缘相比,第一时钟信号的边缘被延迟时,该判优电路触发第一输出端电压;当与第二时钟信号的边缘相比,第一时钟信号的边缘被提前时,该判优电路触发第二输出端电压;当第一输出端电压被触发时,所述第一脉冲产生电路触发具有预定脉冲宽度的第一脉冲信号;当第二输出端电压被触发时,所述第二脉冲产生电路触发具有预定脉冲宽度的第二脉冲信号;
一第一合成电路,用于将从上述相位比较器电路输出的第一相位差信号和从上述第一脉冲产生电路输出的第一脉冲信号进行逻辑OR操作;以及
一第二合成电路,用于将从上述相位比较器电路输出的第二相位差信号和从上述第二脉冲产生电路输出的第二脉冲信号进行逻辑OR操作。
当与第二时钟信号的边缘相比第一时钟信号的边缘被延迟时,所述判优电路在固定周期期间触发第一脉冲信号而与第一时钟信号和第二时钟信号之间的相位差无关;并且,当与第二时钟信号的边缘相比第一时钟信号的边缘被提前时,所述判优电路在固定周期期间触发第二脉冲信号而与第一时钟信号和第二时钟信号之间的相位差无关。
所述第一脉冲产生电路包括用于将从所述相位比较器电路输出的第一相位差信号和从所述判优电路输出的第一脉冲信号进行逻辑OR操作的OR电路;所述第二脉冲产生电路包括用于将从所述相位比较器电路输出的第二相位差信号和从所述判优电路输出的第二脉冲信号进行逻辑OR操作的OR电路。
根据本发明,通过将相位比较器电路和判优电路组合,该相位比较器电路具有在第一时钟信号和第二时钟信号之间的相位差检测相关的死区、该判优电路用于确定第二时钟信号的边缘是否超前或落后于第一时钟信号的边缘,就能够消除相位比较电路的死区并能够防止电荷泵电路的输出电流偏差。
附图的简要描述
本发明的优点和特征将从下面的详细描述和附图中变得清楚。在这些附图中,相同的参考数字表示相同的结构元件。
图1为采用传统的相位比较器电路的PLL电路结构方框图。
图2为图1中所示的相位比较器电路的电路结构图。
图3显示了相位比较器电路中死区存在时两个时钟信号的相位差和电荷泵电路输出电流之间的关系图。
图4为图1中所示的电荷泵电路的电路图。
图5为当图4中的恒流源不能正常工作时两个时钟信号的相位差与电荷泵电路的输出电流之间的关系图
图6为根据本发明的第一实施例包含在半导体集成电路中的采用相位比较器电路的PLL电路的方框图。
图7为图6中所示的判优电路的电路图。
图8A和8B为图7中所示的判优电路的输入信号的波形时序图。
图9为采用图7中所示的判优电路时两个时钟信号的相位差和电荷泵电路输出电流之间的关系图。
图10A-10D为图6中所示的相位比较器电路中各个信号的波形时序图。
图11为当采用图6中所示的PLL电路时两个时钟信号的相位差和电荷泵电路输出电流之间的关系图。
图12为根据本发明的第二实施例包含在半导体集成电路中的采用相位比较器电路的DLL电路的方框图。
本发明的最佳实施方式
图6是采用包含在根据本发明的第一实施例的半导体集成电路中的相位比较器电路的PLL电路的方框图。
如图6中所示,该PLL电路包括:相位比较电路10,用于进行参考时钟信号REF的相位和时钟信号CLK的相位比较,并根据相位差输出UP信号和DOWN信号;电荷泵电路5,用于根据从相位比较电路10输出的UP信号和DOWN信号提供输出电流IPDI;环路滤波器6,具有低导通特性,用于将从电荷泵电路5提供的输出电流IPDI转换为控制电压VCTL;VCO 7(压控振荡器),用于在由控制电压VCTL控制的频率下振荡输出时钟信号CLK。
这里,相位比较电路10包括:相位比较器电路1,用于进行参考时钟信号REF的相位与时钟信号CLK的相位的比较以便根据相位差输出相位差信号UP0和DOWN0;判优电路2,当与参考时钟信号REF的上升缘比较时钟信号CLK的上升缘被延迟时,该判优电路2用于输出脉冲信号UP1,并且当与参考时钟信号REF的上升缘比较时钟信号CLK的上升缘被提前时该判优电路2用于输出脉冲信号DOWN1;合成电路(combining circuit)3,用于合并相位差信号UP0和脉冲信号UP1输出UP信号;以及合成电路4,用于合并相位差信号DOWN0和脉冲信号DOWN1输出DOWN信号。
相位比较器电路1与图2中所示的相位比较器电路一样。如果与参考时钟信号REF的相位比较,时钟信号CLK的相位被延迟,那么相位比较器电路1就从参考时钟信号REF的上升缘开始到时钟信号CLK的上升缘为止输出高电平UP0信号。另一方面,如果与参考时钟信号REF的相位比较,时钟信号CLK的相位被提前,那么相位比较器电路1就从时钟信号CLK上升缘开始到参考时钟信号REF的上升缘为止,输出高电平DOWN0信号。
在相位比较器电路1中,如果时钟信号CLK和参考时钟信号REF之间的相位差的绝对值小于或等于由制造技术确定的最小脉冲宽度,就会在输出UP0信号或DOWN0信号处存在死区(参考图3)。然而,如果时钟信号CLK和参考时钟信号REF之间的相位差为零,由于不会输出UP0信号或DOWN0信号,所以电荷泵电路5的输出电流IPDI就变为零并且没有偏差产生。电荷泵电路5的结构与图4中所示的结构一样。
图7为图6中所示的判优电路的结构图。如图7中所示,判优电路2包括边缘检测电路8和脉冲产生电路9。边缘检测电路8包括两个与非门电路81和82、由P沟道晶体管Q3和N沟道晶体管Q4组成的第一反向器和由P沟道晶体管Q5和N沟道晶体管Q6组成的第二反向器。与非门81和第一反向器相连组成一路,另一个与非门82和第二反向器相连组成另一路,每一路与非门的一个输入端分别与第一、第二时钟信号REF、CLK相连,每一路与非门的另一个输入端分别与另一路与非门的输出端相连。另外,第一、第二时钟信号即CLK、REF又分别作为第一、第二反向器的电源控制信号,与第一、第二反向器的电源端相连,控制第一、第二反向器的工作。脉冲产生电路9包括六个反向器91-96和两个与门电路97和98。边缘检测电路8输出的信号经反向器91-96延时后,与边缘检测电路8输出的信号由与门电路97和98执行与操作,输出第一、第二脉冲信号UP1和DOWN1。
如图8A所示,将给出与时钟信号CLK的上升缘相比参考时钟信号REF的上升缘提前的情况的描述。如果参考时钟信号REF变为高电平,NAND电路81的输出就变为低电平。随后,一旦时钟信号CLK变为接近高电平,第一反向器的输出就变成高电平。相反,NAND电路81的输出就保持高电平。在此方式下,在脉冲产生电路9中,从AND电路97输出具有相应于反向器91至93的延迟时间的脉冲宽度的脉冲信号UP1。
如图8B所示,将给出与参考时钟信号REF的上升缘相比时钟信号CLK的上升缘提前的情况的描述。如果时钟信号CLK变为高电平,NAND电路82的输出就变为低电平。随后,一旦参考时钟信号REF变为接近高电平,第二反向器的输出就变成高电平。相反,NAND电路82的输出就保持高电平。在此方式下,在脉冲产生电路9中,从AND电路98输出具有相应于反向器94至96的延迟时间的脉冲宽度的脉冲信号DOWN1。
图9示出当采用图7中所示的判优电路时两个时钟信号的相位差和电荷泵电路的输出电流之间的关系。图7中所示的判优电路输出具有只响应于参考时钟信号REF和时钟信号CLK的数量级的固定(fixed)脉冲宽度的脉冲信号。因此,如果该脉冲信号输入到电荷泵电路,那么当时钟信号CLK和参考时钟信号REF之间的相位差为负时电荷泵电路就输出正的恒定电流,当相位差为正时电荷泵电路就输出负的恒定电流。
再次参照图6,在相位比较电路10中,从相位比较器电路1输出的相位差信号UP0和DOWN0分别与从判优电路2输出的脉冲信号UP1和DOWN1通过合成电路3和4合成,以至产生UP和DOWN信号。例如,采用OR电路作为合成电路3和4是可能的。
图10A-10D中示出图6中所示的相位比较电路10的各个信号的波形。
图10A-10B示出在与时钟信号CLK的相位相比参考时钟信号REF的相位提前的情况下各个信号的波形。在图10A中,相位差的绝对值Δt大并且通过相位差信号UP0确定UP信号为高电平下的周期。在图10B中,位差的绝对值Δt小并且通过脉冲信号UP1确定UP信号为高电平下的周期。
图10C-10D示出在与参考时钟信号REF的相位相比时钟信号CLK的相位提前的情况下各个信号的波形。在图10C中,相位差的绝对值Δt小并且通过脉冲信号DOWN1确定DOWN信号为高电平下的周期。在图10D中,相位差的绝对值Δt大并且通过相位差信号DOWN0确定DOWN信号为高电平下的周期。
通过采用在此方式下产生的UP信号和DOWN信号来驱动电荷泵电路5,两个时钟信号的相位差和电荷泵电路的输出电流之间的关系就变为图3中所示的特性和图9中所示的特性相加的特性。图11示出采用图6中所示的PLL电路的两个时钟信号的相位差和电荷泵电路的输出电流之间的关系。由于判优电路2的特性的缘故,所以在相位比较器电路1的死区之外,电荷泵电路的输出电流随着两个时钟信号之间相位差的变化而变化,而在死区之内,根据相位差是否为正或负来改变电荷泵电路的输出电流的极性。
在本实施例中,通过采用相位比较电路10来驱动电荷泵电路5,在电荷泵电路5的输出电流变为零处就不存在死区,当时钟信号CLK的相位和参考时钟信号REF的相位一致时在输出电流中就没有偏差产生。因此,通过采用环路滤波器6将从电荷泵电路5提供的输出电流IPDI转换为控制电压VCTL并通过采用该控制电压VCTL来控制VCO 7,就能够实现一种PLL,该PLL降低了由于相位比较器电路的死区引起的波动并且还减少了时钟信号CLK和参考时钟信号REF之间的相位偏差。
下面,将描述本发明的第二实施例。
图12是采用包含在根据本发明的第二实施例的半导体集成电路中的相位比较器电路的DLL电路的方框图。在此DLL电路中,图6中所示的VCO 7由可变延迟电路20替代。
该可变延迟电路20接收作为输入信号的参考时钟信号REF,通过延迟周期延迟时钟参考信号REF、通过从环路滤波器6输出的控制电压VCTL控制该延迟周期,并输出作为时钟信号CLK的延迟的参考时钟信号REF。可变延迟电路20还可以由具有通过控制电压控制的延迟周期的多个延迟元件组成。在此情况下,就能够从这些延迟元件输出大量的多相时钟信号。例如,多相时钟信号常常用于解码高速连续传输的数据。
在本实施例中,通过采用相位比较电路10来驱动电荷泵电路5,在电荷泵电路5的输出电流变为零处不存在死区,当时钟信号CLK的相位和参考时钟信号REF的相位一致时在输出电流中就没有偏差产生。因此,通过采用环路滤波器6将从电荷泵电路5提供的输出电流IPDI转换为控制电压VCTL并通过采用该控制电压VCTL来控制可变延迟电路20,就能够实现一种DLL,该DLL降低了由于相位比较器电路的死区引起的波动并且还减少了时钟信号CLK和参考时钟信号REF之间的相位偏差。
如上所述,根据本发明,在包含采用PLL或DLL的相位比较器电路的半导体检测电路中,能够消除比较器电路的死区,还能够防止电荷泵电路输出电流的偏差。在此方式下,就能够降低时钟信号的波动和偏差,并能够提高PLL或DLL的整个闩锁精度。
根据实施例已经描述了本发明,但上面描述的实施例并不限制本发明,在附加的专利权利要求书的范围之内的各种形态和修改是可能的。
工业应用
本发明可以在用于产生与输入数据同步的时钟信号的PLL或DLL中采用。
Claims (3)
1、一种相位比较电路,其特征在于:它包括:
一相位比较器电路,用于接收第一时钟信号和第二时钟信号;当与第二时钟信号的相位相比较第一时钟信号的相位被延迟超过最小脉冲宽度时,该相位比较器电路触发相应于第一时钟信号和第二时钟信号之间的相位差的第一相位差信号;并且,当与第二时钟信号的相位相比较,第一时钟信号的相位被提前超过最小脉冲宽度时,该相位比较器电路触发相应于第一时钟信号和第二时钟信号之间的相位差的第二相位差信号;
一判优电路,包括一边缘检测电路和第一、第二脉冲产生电路;所述边缘检测电路接收第一时钟信号和第二始终信号;当与第二时钟信号的边缘相比,第一时钟信号的边缘被延迟时,该判优电路触发第一输出端电压;当与第二时钟信号的边缘相比,第一时钟信号的边缘被提前时,该判优电路触发第二输出端电压;当第一输出端电压被触发时,所述第一脉冲产生电路触发具有预定脉冲宽度的第一脉冲信号;当第二输出端电压被触发时,所述第二脉冲产生电路触发具有预定脉冲宽度的第二脉冲信号;
第一合成电路,用于将从上述相位比较器电路输出的第一相位差信号和从上述第一脉冲产生电路输出的第一脉冲信号进行逻辑OR操作;以及
第二合成电路,用于将从上述相位比较器电路输出的第二相位差信号和从上述第二脉冲产生电路输出的第二脉冲信号进行逻辑OR操作。
2、根据权利要求1所述的相位比较电路,其特征在于:当与第二时钟信号的边缘相比第一时钟信号的边缘被延迟时,所述判优电路在固定周期期间触发第一脉冲信号而与第一时钟信号和第二时钟信号之间的相位差无关;并且,当与第二时钟信号的边缘相比第一时钟信号的边缘被提前时,所述判优电路在固定周期期间触发第二脉冲信号而与第一时钟信号和第二时钟信号之间的相位差无关。
3、根据权利要求1所述的相位比较电路,其特征在于:所述第一脉冲产生电路包括用于将从所述相位比较器电路输出的第一相位差信号和从所述判优电路输出的第一脉冲信号进行逻辑OR操作的OR电路;所述第二脉冲产生电路包括用于将从所述相位比较器电路输出的第二相位差信号和从所述判优电路输出的第二脉冲信号进行逻辑OR操作的OR电路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001162684 | 2001-05-30 | ||
JP162684/2001 | 2001-05-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1463491A CN1463491A (zh) | 2003-12-24 |
CN1217486C true CN1217486C (zh) | 2005-08-31 |
Family
ID=19005775
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN02801888.5A Expired - Fee Related CN1217486C (zh) | 2001-05-30 | 2002-05-28 | 相位比较电路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6774679B2 (zh) |
JP (1) | JP3779713B2 (zh) |
CN (1) | CN1217486C (zh) |
TW (1) | TW543300B (zh) |
WO (1) | WO2002099971A1 (zh) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100531469B1 (ko) * | 2003-01-09 | 2005-11-28 | 주식회사 하이닉스반도체 | 지연고정 정보저장부를 구비한 아날로그 지연고정루프 |
US7443941B2 (en) * | 2003-01-22 | 2008-10-28 | Rambus Inc. | Method and system for phase offset cancellation in systems using multi-phase clocks |
US7098696B2 (en) * | 2003-07-31 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and semiconductor integrated circuit |
KR100537196B1 (ko) * | 2004-03-05 | 2005-12-16 | 주식회사 하이닉스반도체 | 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법 |
JP3993860B2 (ja) * | 2004-04-19 | 2007-10-17 | 富士通株式会社 | Dll回路 |
KR100537202B1 (ko) * | 2004-05-06 | 2005-12-16 | 주식회사 하이닉스반도체 | 지연고정루프의 지연고정상태 정보의 이용이 가능한반도체 소자 |
JP4673613B2 (ja) * | 2004-12-02 | 2011-04-20 | エルピーダメモリ株式会社 | Pll回路 |
US7427900B2 (en) * | 2004-12-30 | 2008-09-23 | Silicon Laboratories Inc. | Integrated PLL loop filter and charge pump |
WO2007002182A1 (en) * | 2005-06-21 | 2007-01-04 | Stheno Corporation | Improved systems and methods for chiral detection and analysis |
JP2007274081A (ja) * | 2006-03-30 | 2007-10-18 | Mitsubishi Electric Corp | 位相同期ループ形周波数シンセサイザ |
US8212610B2 (en) * | 2008-09-19 | 2012-07-03 | Altera Corporation | Techniques for digital loop filters |
EP2458773B1 (en) * | 2009-07-24 | 2019-01-30 | Thine Electronics, Inc. | Clock data restoration device |
US20210376622A1 (en) * | 2020-06-02 | 2021-12-02 | Qualcomm Incorporated | Trickle charging and precharging a dead multi-cell-in-series battery |
CN114512079A (zh) * | 2020-11-16 | 2022-05-17 | 群创光电股份有限公司 | 电子装置 |
US11989148B2 (en) * | 2020-12-30 | 2024-05-21 | Stmicroelectronics International N.V. | Data bridge for interfacing source synchronous datapaths with unknown clock phases |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5721064B2 (zh) * | 1974-06-07 | 1982-05-04 | ||
JP2768708B2 (ja) * | 1988-12-17 | 1998-06-25 | 株式会社日立製作所 | 位相同期回路およびこれに用いるチャージポンプならびに位相同期回路の運転方法 |
JP2522413B2 (ja) * | 1989-10-17 | 1996-08-07 | 日本電気株式会社 | 位相周波数比較器 |
JPH05206845A (ja) * | 1992-01-24 | 1993-08-13 | Hitachi Ltd | 位相同期回路 |
US5315186A (en) * | 1992-07-31 | 1994-05-24 | Sony Electronics Inc. | Frequency and phase lock detector |
US5455540A (en) * | 1994-10-26 | 1995-10-03 | Cypress Semiconductor Corp. | Modified bang-bang phase detector with ternary output |
JPH098655A (ja) * | 1995-06-16 | 1997-01-10 | Hitachi Ltd | 周波数シンセサイザー |
JP4198303B2 (ja) * | 2000-06-15 | 2008-12-17 | 富士通マイクロエレクトロニクス株式会社 | Fractional−NPLL周波数シンセサイザの位相誤差除去方法及びFractional−NPLL周波数シンセサイザ |
-
2002
- 2002-05-28 JP JP2003502957A patent/JP3779713B2/ja not_active Expired - Fee Related
- 2002-05-28 CN CN02801888.5A patent/CN1217486C/zh not_active Expired - Fee Related
- 2002-05-28 WO PCT/JP2002/005159 patent/WO2002099971A1/ja active Application Filing
- 2002-05-28 US US10/333,021 patent/US6774679B2/en not_active Expired - Fee Related
- 2002-05-29 TW TW091111499A patent/TW543300B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JPWO2002099971A1 (ja) | 2004-09-24 |
WO2002099971A1 (fr) | 2002-12-12 |
JP3779713B2 (ja) | 2006-05-31 |
CN1463491A (zh) | 2003-12-24 |
US20030174003A1 (en) | 2003-09-18 |
TW543300B (en) | 2003-07-21 |
US6774679B2 (en) | 2004-08-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1217486C (zh) | 相位比较电路 | |
US8457269B2 (en) | Clock and data recovery (CDR) architecture and phase detector thereof | |
CN1095248C (zh) | 全数字化锁相回路 | |
CN1278420C (zh) | 半导体器件内的延迟锁定回路 | |
CN1418402A (zh) | 相位检测器 | |
CN1846391A (zh) | 相位检测器 | |
CN1815892A (zh) | 一种检测相位误差并产生控制信号的电路 | |
CN1893277A (zh) | 可调整增益曲线的相位检测电路与其方法 | |
CN1201490C (zh) | 相位同步循环电路以及数据再生装置 | |
CN101075809A (zh) | 时钟生成电路和时钟生成方法 | |
CN101079627A (zh) | 一种工作周期的修正电路 | |
WO2006083324A1 (en) | A system and method of detecting a phase, a frequency and an arrival-time difference between signals | |
CN1788417A (zh) | 带有用于改善线性和最大化频率的传播延迟补偿的张弛振荡器 | |
US20100148842A1 (en) | Multi-phase clock signal generating circuit having improved phase difference and a controlling method thereof | |
CN1252932C (zh) | 半导体集成电路 | |
CN1224178C (zh) | 恢复时钟信号及其数据的抗噪、猝发模式接收设备和方法 | |
CN1913420A (zh) | 对称d型触发器和包含其的相位频率检测器 | |
CN1452318A (zh) | 具有在单输入下减少偏离的差动输出结构 | |
CN1577611A (zh) | 延迟锁定回路及使用其闭锁时钟延迟的方法 | |
CN1172443C (zh) | 输出相对输入时钟具有固定相位差的时钟的pll电路 | |
JPH08102661A (ja) | デジタル制御発振機 | |
JP6479449B2 (ja) | クロックデータリカバリ回路、位相同期回路及び半導体装置 | |
US7764096B2 (en) | DLL circuit and method of controlling the same | |
US6650146B2 (en) | Digital frequency comparator | |
CN1230052A (zh) | 数字处理锁相环的相位补偿电路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C17 | Cessation of patent right | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20050831 |