CN1909376A - 相位及频率检测电路 - Google Patents

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Abstract

本发明是揭露一种锁定***，此***的接收器使用有相同频率但不同相位的第一时钟及第二时钟对所接收输入数据进行取样，相位产生器所产生的第一控制信号用以控制电荷泵浦电路，其输出信号经过滤波后用以驱动VCO电路以产生第一时钟及第二时钟。频率检测器根据第一时钟及第二时钟与输入数据的至少一相位关系，产生第二控制信号。检验电路根据该第二控制信号，来判断是否调整第一时钟及第二时钟的频率。

Description

相位及频率检测电路
技术领域
本发明是有关于一种锁定回路，特别是有关于一种锁定回路中的相位及频率检测电路。
背景技术
相位检测器(Phase Detector，PD)为锁定回路(Locked Loop，LL)中的元件，用以检测二输入信号的相位关系。锁定回路可为相位锁定回路(PLL)或延迟锁定回路(DLL)。锁定回路可使***时钟相位与输入数据比特流中的时钟对齐，使得接收器可以适当时刻对输入数据比特流进行取样，然而，最佳取样时间点是在位间隔的中间点进行取样。一般而言，相位检测器可分为线性相位检测器及位相位检测器，美国专利4,535,459揭露一线性相位检测器的范例。线性相位检测器的输出信号代表压控振荡器(Voltage ControlledOscillator，VCO)时钟与输入数据比特流之间的相位误差的脉冲，然而，线性相位检测器的问题是无法在极高速数据率下正常运作，其原因是必须产生极窄宽度的脉冲以表示小相位误差，位相位检测器产生固定宽度的脉冲，其宽度通常为数据位间隔，用以指示输入数据或VCO时钟是否相位领先或落后。请参阅图1，其绘示位相位检测器的检测特性，其根据输入数据与VCO时钟相位关系，产生输出信号VOUT。例如，当VCO时钟落后输入数据时，产生正值输出信号VOUT，当VCO时钟领先输入数据时，产生负值输出信号VOUT。
若VCO时钟的初始频率与输入数据的传送速率(data baud rate)相差太多，则相位检测器本身无法获取到输入数据，因此需在回路中加入频率检测器以协助数据取得。一般所使用的频率检测器可分为两类：自动调相(quadricorrelator)频率检测器及回转式(rotational)频率检测器。下列两篇论文揭露回转式频率检测器的相关技术：A.Pottbacke于IEEE journal所提出的“A Si Bipolar Phase and Frequency Detector IC for ClockExtraction up to Gigabit/s”，以及D.G.Messerachmitt于IEEE所提出的“Frequency Detectors for PLL Acquisition”。
参阅图2，其绘示现有技术的利用频率及相位检测器的PLL***200的方块图。PLL***200是由rotational频率检测器222、相位检测器(PD)206、加法器208、电荷泵浦(charge pump，CP)电路209、低通滤波器(LPF)210及VCO 211。而rotational频率检测器222是由同相检测器(IPD)201、90度相位检测器(quadrature-phase detector，QPD)、频率检测器(FD)203及加法器204所组成。rotational频率检测器222亦包含lock-in检测器(LID)207，用以检测PLL***200是否已成功地锁定输入数据(在图2标示为DATA)的时钟。当输入数据的时钟尚未被锁定时，LID 207控制三态缓冲器(tri-statebuffer)205以致能rotational频率检测器222的输出信号可通过加法器208、CP 209及LPF 210来控制VCO 211。当输入数据的频率被锁定于一范围时，LID 207控制三态缓冲器205以使rotational频率检测器222的输出信号无效。在此情况下，VCO 211是专由PD输出信号228所控制。PD的输出信号228是表示输入数据流及同相时钟CLK_1之间的相位误差。
然而，实际上因为IPD输出信号220及FD输出信号225间的不匹配(mismatch)及非理想电路，即使现频率误差，ratational频率检测器的输出信号226还是不会有相同极性，而造成PLL***的效能降低。此外，当VCO频率被锁定时，ratational频率检测器222需要LID 207将其输出信号无效，否则ratational频率检测器222可能中断相位的锁定。不幸地，LID 207可能不正确地检测到未锁定状态而不正确地致能ratational频率检测器的输出信号226，而造成PLL***效能降低。
发明内容
有鉴于此，本发明的目的是提供一种使用相位及频率检测器的PLL***。
在本发明的实施例中，相位检测器提供UP控制信号及DOWN控制信号的其一，分别驱动VCO变快或变慢。当相位检测器的取样点领先或落后每一位间隔的中间位置时，频率检测器根据输入数据信号的传送速率(baud rate)及VCO时钟间的频率与相位差异，产生控制信号。再通过检验电路(qualifiercircuit)，接收该控制信号，来决定UP及DOWN是否为有效信号，进而驱动VCO变快或变慢。
通过VCO时钟的多个相位，对输入数据(如不归零数据)进行取样，以检测出相位误差及频率误差。通过观察取样波形的相关转变时间(transitiontime)，可判定出输入数据的传送速率与VCO的时钟频率的差异。一旦输入数据被锁定(如相位及频率皆被锁定)，则频率检测器产生与UP/DOWN信号一致的控制信号，即不再改变VCO的时钟频率。在锁定过程中，频率检测器在没有相位检测器的干扰下明显地运作较顺利，一旦输入数据脱离锁定状态，则频率检测器立即协助取得输入数据的相位及频率。锁定检测电路用以判断PLL***是否不正确锁定。一旦锁定错误消息出现，PLL***将暂时忽略来自频率检测器的控制信号，并允许相位检测器独自对输入数据流进行处理，将PLL***带离不正确锁定的状态。
在本发明的实施例中，相位检测器还提供retiming功能以减少相位误差，锁定的过程中，频率检测器扮演协助相位检测器的角色，以提供VCO时钟与输入数据间的相位误差的较佳分辨率。另外，本发明的实施例可以全部由数字相位检测器及频率检测器来实现，使此PLL***有利于使用sub-micron VLSI技术。此外，此PLL***可扩大为一半传输速率时钟架构。换句话说，VCO时钟可用输入数据的二分之一传送速率进行运作，使PLL***可应用于频宽受限制的环境，以及本发明还提出一种方法及一种装置，可以省去link-in检测器，并提供锁定检测器以检测不正确锁定的状态。此外，本发明还提出一种aided相位检测器以达成相位误差的较佳分辨率，使相位锁定过程中有更小的相位误差。
根据本发明的一个方面，提供了一种锁定回路，包含：时钟产生电路，用来产生第一时钟；相位检测器，用来检测输入信号与该第一时钟的相位关系，并产生第一控制信号及相位信号；频率检测器，依据该相位信号产生第二控制信号；以及检验电路，依据该第二控制信号检验该第一控制信号；其中，若该第二控制信号指示该第一控制信号为无效信号时，则该锁相回路停止依据该第一控制信号来调整该第一时钟的频率。
根据本发明的另一个方面，还提供了一种同步方法，包含：产生第一时钟；检测输入信号与该第一时钟的相位关系，并产生第一控制信号及相位信号；依据该相位信号以产生第二控制信号；以及依据该第二控制信号以决定是否依据该第一控制信号来调整该第一时钟及该第二时钟的频率。
根据本发明的另一个方面，还提供了一种同步方法，包含：接收输入信号；依据第一控制信号以产生第一时钟及第二时钟，且该第一时钟及该第二时钟是相同频率；检测该第一时钟与该输入信号的相位关系，以产生该第一控制信号及第一相位信号；检测该输入信号与该第二时钟的相位关系，以产生第二相位信号根据该第一相位信号与该第二相位信号以产生第二控制信号；以及依据该第二控制信号决定是否停止依据该第一控制信号来调整该第一时钟及该第二时钟的频率。
根据本发明的另一个方面，还提供了一种锁定回路，包含：时钟产生电路，产生第一时钟及第二时钟，该第一时钟及该第二时钟为相同频率；电荷泵浦，控制该第一时钟及该第二时钟的频率，该电荷泵浦电路是由第一控制信号所驱动；第一相位检测电路，用来检测输入信号与该第一时钟的相位关系，并产生第一控制信号及第一相位信号；第二相位检测电路，用来检测该输入信号与该第二时钟的相位关系，以产生第二相位信号；以及频率检测电路，根据该第一相位信号与该第二相位信号以产生第二控制信号；其中，该锁定回路依据该第二控制信号来决定是否停止依据该第一控制信号来调整该第一时钟及该第二时钟的频率。
附图说明
图1是绘示一位相位检测器的相位检测特性；
图2是绘示已知相位锁定回路***的方块图；
图3A是绘示本发明的PLL***的实施例的方块图；
图3B是绘示本发明的PLL***的另一实施例的方块图；
图4是绘示图3A及图3B所示的输入数据与VCO时钟于相位锁定过程的相位关系波形图；
图5是绘示本发明的实施例的同相检测器的架构图；
图6是绘示本发明的实施例的90度相位检测器的架构图；
图7是绘示图5的同相检测器及图6的90度相位检测器的相对应数据转变的输入波形范例；
图8A是绘示图3A的PLL***的频率检测器的架构图；
图8B是绘示图3B的PLL***的频率检测器的架构图；
图9A是绘示当输入MODE信号有效时图3A的PLL***的相位检测特性；
图9B是绘示当可获得更多VCO时钟相位时图3A的PLL***的相位检测特性；
图10是绘示当频率及相位皆锁定时图3B的PLL***的输出波形范例及当输入MODE信号有效时图3A的PLL***的输出波形范例；
图11是绘示当VCO时钟较快时PLL***300的输出波形范例及当输入MODE信号无效时第3图的PLL***的输出波形范例；
图12是绘示当输入MODE信号有效时第3图的PLL***的相位锁定过程中相对应数据转变的输出波形范例；
图13A是绘示图3A所示的PLL***的泵浦脉冲量化器(pump-pulsequalifier)的架构图；
图13B是绘示图3B所示的PLL***的泵浦脉冲量化器的架构图；
图14A是绘示图3A所示的PLL***的电荷泵浦电路的架构图；
图14B是绘示图3B所示的PLL***的电荷泵浦电路的架构图；
图15是绘示本发明的通讯接收器的输入数据处理方法的一实施例的流程图。
具体实施方式
以下说明将参照相关图式说明本发明的较佳实施例，使任何本领域技术人员可据以实施本发明，虽本发明的实施例有所差异，然个别特色、结构或特征说明于本文中用以联系任一实施例者，在无需脱离本发明的范围内，可据以实施于其它实施例中。此外，个别元件于每一揭露的实施例的安排与位置，在不脱离本发明的范围内当可作适当更动，因此本发明的保护范围当视所附的权利要求范围所界定者为准。
以下内容佐以具体详细文字描述之，然本发明的实施例，在无需具体详细文字描述下仍可据以实施。在其它例子如已知电路、结构、技术等无需于内容中呈现而不致对此内容的理解产生混淆，进一步言，然本发明可在多种方式下据以实行，而非仅以下所述方式。
请参阅图3A，其绘示本发明的PLL***300A的实施例的方块图。一实施例中，PLL***300A以节点321的输入数据的传送速率进行运作，输入数据包含不归零(NRZ)数据。本发明亦可适用不归零技术之外的数据。PLL***300A包含同相检测器301、90度相位检测器302、频率检测器303、泵浦脉冲检验器(pump-pulse quailifier)304、电荷泵浦电路305、低通滤波器306及电压控制振荡器(VCO)307。VCO 307产生同相时钟CLK_I及90度相位时钟CLK_Q。在此实施例中，同相时钟CLK_I是与90度相位时钟CLK_Q成90度的相位差正缘正缘。VCO 307及低通滤波器306为已知电路，不多描述。同相检测器301应用同相时钟CLK_I的正缘位置及负缘位置对输入数据进行检测，而90度相位检测器302应用90度相位时钟CLK_Q的正缘位置及负缘位置对输入数据进行检测。PLL***300A可运用此些四个位置的取样点来判断相位及频率误差。频率检测器303根据检测器301及302的输出信号，判断该输入数据的传送速率是否高于或低于VCO时钟的频率。泵浦脉冲检验器304根据输入MODE信号及频率检测器303的判定信号，对来自同相检测器301的电荷UP/DOMN信号进行检验。电荷泵浦电路305接收电荷UP/DOMN信号并提供控制电压予低通滤波器306。经过低通滤波器306滤波之后，控制电压被传送至VCO 307的控制输入端以调整VCO 307的操作频率。
其中，当MODE信号被致能(enabled)时，频率检测器303是作为辅助相位检测器，致使相位误差有较佳的分辨率，使得PLL***300在相位锁定的过程仅产生极小的相位误差。MODE信号可产生自其它电路，如开关、暂存器或其它不影响本发明效能的电路。当MODE信号被除能(disabled)时，频率检测器303纯粹为频率检测器而不参予相位检测。此外，位于节点321的输入数据通过VCO时钟(时钟CLK_I及时钟CLK_Q)被取样。与传统相位锁定***(如图2所示)相比，传统相位锁定***系使用输入数据对VCO时钟进行取样，取样结果系传送至IPD 201及QPD 202。因此，在本发明的相位锁定过程中，来自同相检测器301的取样数据是已与VCO时钟对齐，一实施例，同相检测器301，及90度相位检测器302的输出信号“Q”包含UP信号、DOWN信号(图中标示为DN)及领先/落后状态信号。请参阅图3B，绘示本发明的PLL***300B的实施例的方块图。PLL***300B为PLL***300A的特定的实施方式，其中，该MODE信号是一直被除能(disabled)。
请参阅图4，其绘示PLL***300A及PLL***300B的VCO时钟与输入数据于相位锁定过程中的相位关系波形图。图中，输入数据标示为“DADA”(如D1，D2，D3等等)。输入数据发生转变的边缘位置，在图中标示为X。VCO 307产生同相时钟CLK_I及90度相位时钟CLK_Q，同相时钟CLK_I领先90度相位时钟CLK_Q 90度。同相检测器301及90度相位检测器302分别使用时钟CLK_I及时钟CLK_Q，对不同输入数据点进行取样。如图4所示，时钟CLK_I及时钟CLK_Q的正缘位置之间(如S1与B1之间)的时间间隔是标示为I1。时钟CLK_I的负缘及时钟CLK_Q的正缘位置之间的时间间隔(如S2与B1之间)的时间间隔是标示为I2。时钟CLK_I的负缘及时钟CLK_Q的负缘位置之间的时间间隔(如S2与B2之间)的时间间隔系标示为I3。时钟CLK_I的正缘及时钟CLK_Q的负缘位置之间的时间间隔(如S3与B2之间)的时间间隔是标示为I4。PLL***运用I1、I2、I3及I4所表示的取样点，以判断相位及频率误差。
请参阅图5，其绘示本发明的同相检测器301的一实施例的架构图。图中，触发器(flip-flop)501及502利用时钟CLK_I的正缘及负缘对输入数据进行取样。若时钟CLK_I的负缘位置落后数据转变边缘位置(datatransition edge)，则同相检测器301使输出信号UP保持致能。若时钟CLK_I的负缘位置领先数据转变边缘位置，则同相检测器301保持输出信号DN(即DOWN)致能。UP及DN信号是输入至泵浦脉冲检验器(PPQ 304或305)，使其用以控制电荷泵浦以驱动VCO 307之前，先进行检验。输出信号LE_0是表示在上一个数据转变时，时钟CLK_I的负缘与数据转变边缘的领先/落后状态。若时钟CLK_I的负缘落后数据转变边缘，则输出信号LE_0被保持致能，否则，则输出信号LE_0被保持禁能。输出信号LE_0被提供予频率检测器(如FD 303或FD 305)以允许频率检测器比对输入数据的传送速率及VCO 307的时钟频率。
图5中，触发器501及502分别利用时钟CLK_I的正缘及负缘对输入数据进行取样。在相位锁定期间，用升缘取样的取样点位于每一位间隔的中间点，而用降缘取样的取样点位于数据转变边缘。此些取样点是用于时钟CLK_I领先或落后输入数据的判断。若时钟CLK_I的降缘的取样点S2领先数据转变边缘(于图4中以“X”标示)，则输出信号DN保持致能以降低VCO 307的频率。输出信号DN的值可通过检查数据取样点S1、S2及S3来决定。若数据取样点S2与S3相异，即表示数据取样点S1与S3之间出现数据转变，则将信号DN保持致能，否则，则维持信号DN禁能。若时钟CLK_I的降缘的取样点S2落后数据转变边缘(于图4中以“X”标示)，则维持输出信号UP以提高VCO307的频率。若数据取样点S1与S2相异，即表示数据取样点S1与S3之间出现数据转变，则维持信号UP致能，否则，则维持信号DN禁能。输出信号LE_0是表示上一个数据转变时，时钟CLK_I的降缘与数据转变边缘的领先/落后状态。若输出信号LE_0被保持致能，表示时钟CLK_I在上一个数据转变时落后输入数据，若输出信号LE_0保持禁能(de-asserted)，表示时钟CLK_I在上一个数据转变时领先输入数据。
触发器503延迟来自触发器501的输出信号一个时钟周期。Latch 504延迟来自触发器502的输出信号二分之一个时钟周期，致使时钟CLK_I的正缘及负缘的取样数据对齐相同时间框页(time frame)，让组合逻辑(combinational logic)得以进行数据处理。若时钟CLK_I落后输入数据，则EXCLUSIVE-OR门511于输出端551产生位1，否则产生位0。同样地，若时钟CLK_I领先输入数据，则EXCLUSIVE-OR门512于输出端552产生位1。若两个连续位之间发生转变，EXCLUSIVE-OR门513维持信号553致能，信号553用以确保信号554及555不会同时被与门514及与门515设定为1。若信号553被保持致能(assert)，则信号554通过多工器516加载触发器507，锁住上一次数据转变的领先/落后状态。
请参阅图6，其绘示本发明的90度相位检测器302的一实施例的架构图。触发器601及602利用时钟CLK_Q的正缘及负缘对输入数据进行取样。输出信号LE_90是表示在上一个数据转变时，时钟CLK_Q的负缘与数据转变边缘的领先/落后状态。若时钟CLK_Q的负缘落后数据转变边缘，则输出信号LE_90被保持致能，否则，则输出信号LE_90被保持禁能。输出信号LE_270是表示在上一个数据转变时，时钟CLK_Q的正缘与数据转变边缘的领先/落后状态。若时钟CLK_Q的正缘落后数据转变边缘，则输出信号LE_270被保持致能，否则，则输出信号LE_270被保持禁能。输出信号LE_90及输出信号LE_270被提供予频率检测器(如FD 303或FD 353)以允许频率检测器比对输入数据的传送速率及VCO 307的时钟频率。
图6中，触发器601及602分别利用时钟CLK_Q(如图4所示的时钟CLK_Q的取样点B1及B2)的正缘及负缘对节点321的输入数据进行取样。锁存器(latch)603、604、605及606用以对齐取样数据，以检测时钟CLK_Q的正缘及负缘是否领先或落后输入数据。若时钟CLK_Q的负缘落后数据转变边缘，则信号651通过EXCLUSIVE-OR门611被保持致能，否则信号651被保持禁能。若连续两个时钟CLK_Q的正缘之间发生数据转变，则信号652通过EXCLUSIVE-OR门612被保持致能。若信号652被保持致能，则信号651于时钟CLK_Q的负缘通过多工器615加载触发器607。输出信号LE_90是表示在上一个数据转变时，时钟CLK_Q的负缘与数据转变边缘的领先/落后状态。同样地，若时钟CLK_Q的正缘落后数据转变边缘，则信号653通过EXCLUSIVE-OR门613被保持致能，否则信号653被保持禁能(de-assert)。若连续两个时钟CLK_Q的负缘之间发生数据转变，则信号654通过EXCLUSIVE-OR门614被保持致能。若信号654被保持致能，则信号653于时钟CLK_Q的负缘通过多工器616加载触发器608。输出信号LE_270是表示在上一个数据转变时，时钟CLK_Q的正缘与数据转变边缘的领先/落后状态。
请参阅图7，其绘示同相检测器301及90度相位检测器302的相对应数据转变的输入波形范例。在此范例中有三个数据转变边缘TR12、TR34及TR56。图中，数据转变边缘TR12领先时钟CLK_I的负缘，使得输出信号UP于时间T2被保持致能，以及，数据转变边缘TR34、TR56落后同相时钟CLK_I的负缘，使得输出信号DN分别于时间T4及T7被保持致能，若无转变发生时，则信号UP及DN被保持禁能。输出信号LE_0是表示在上一个数据转变时，时钟CLK_I的负缘与数据转变边缘的领先/落后状态。在此范例中，输出信号LE_0分别因为转变边缘TR12及TR34而于时间T2及时间T4被保持致能及被保持禁能，LE_90分别因为转变边缘TR12及TR56而于时间T1及时间T6被保持致能(assert)及被保持禁能(de-assert)，以及，LE_270分别因为转变边缘TR12及TR56而于时间T1及时间T8被保持禁能及被保持致能。
请参阅图8A，其绘示本发明的实施例的频率检测器303的一实施例的架构图。频率检测器303根据输入的相位领先/落后信号LE_0、LE_90以及LE_270来产生控制信号QA_UP及QA_DN，其系输入泵浦脉冲检验器304。在泵浦脉冲检验器304中，信号QA_UP及QA_DN分别用来检验同相相位检测器301所产生的信号UP及DN。若频率检测器303的控制信号被保持致能，则来自同相检测器301的相对应的泵浦脉冲被视为有效脉冲，且输入至电荷泵浦电路305。否则，泵浦脉冲被检验成无效脉冲且不被提供予电荷泵浦电路305。
输入信号MODE来自外部电路，如开关、暂存器或其它电路。当MODE信号被除能(disabled)时，此频率检测器303纯粹为频率检测器而不参予相位检测，当MODE信号被致能(enabled)时，若数据转变落于间隔I1(在图4中，时钟CLK_I的正缘与随后的时钟CLK_Q的正缘之间的间隔)，则控制信号QA_UP被保持致能。若数据转变落于间隔I1之外，则控制信号QA_UP被保持禁能。若数据转变落于间隔I4(时钟CLK_Q的负缘与随后的时钟CLK_I的正缘之间的间隔)，控制信号QA_DN被保持致能。若数据转变落于间隔I4之外，则控制信号QA_DN被保持禁能。当控制信号QA_UP及QA_DN的其一被保持致能时，电荷泵浦电路305可泵浦(pump up/down)更多电流进入回路滤波器(如低通滤波器306)，以导致更小的相位误差。在此情况下，频率检测器是作为辅助相位检测器，图9A是绘示当输入MODE信号被致能时PLL***300A的相位检测特性。
在图8A所示的范例中，控制信号QA_UP及QA_DN是由一对或门809及810所产生，信号857及859是输入至或门809的输入端，信号858及859系输入至或门810的输入端，信号857及858分别被检验为电荷升脉冲及电荷降脉冲。频率检测器303包含锁定检测器842，其具有NOR门813、锁存器811及812。锁定检测器842产生错误锁定信号859。若信号859被保持致能，其表示PLL***300A是处于不正确锁定状态，此时泵浦脉冲检验器304暂停检验同相相位检测器301的泵浦脉冲。若信号855及信号856皆等于位0时，信号859被保持致能。若输入信号LE_270于信号LE_0的正缘等于二元值1，则信号855被设定为二元值0。若输入信号LE_90于信号LE_0的负缘等于二元值0，则信号856被设定为二元值0。在错误锁定期间，因为数据转变边缘在同相相位时钟CLK_1的正缘附近跳动，所以信号855及856皆被清除为二元值0。多工器807及808分别根据信号851、852及LE_0，产生信号857及858。当输入信号LE_0等于0，信号857一直被设定为0而信号858被设定为信号852，当输入信号LE_0等于1，信号858一直被设定为0而信号857被设定为信号851。
输入MODE信号控制多工器803及804的运作。当输入MODE信号被除能时，信号851是由锁存器801产生，而信号852是由锁存器802产生。当输入信号LE_0为0时，锁存器801为非锁定(transparent)，若信号851在输入信号LE_0的正缘被保持致能，则信号851是用以表示VCO 307的时钟频率是较慢的。同样地，当输入信号LE_0为二元值1时，锁存器802为非锁定，若信号852在输入信号LE_0的负缘位置被保持致能，则信号852是用以表示VCO 307的时钟频率是较快的。当MODE信号被致能，信号851随着输入信号LE_270改变，而信号852随着输入信号LE_90改变。若信号851被保持致能，其表示上一次数据转变落于时间间隔I1。若信号852被保持致能，其表示上一次数据转变落于时间间隔I4。
请参阅图8B，其绘示本发明的实施例的频率检测器353的一实施例的架构图。与图8A不同的是省去了多工器803、804，此频率检测器353是以与频率检测器303的输入MODE信号除能时，有相同的运作方式，在此不多赘述。
请参阅图9A，此图为本发明的相位频率检测器在MODE信号为致能时，其特性曲线图，由图可知，当输入数据与VCO时钟的相位误差较大时(I1及I4)，所产生的VOUT会较大，相反的，当输入数据与VCO时钟的相位误差较小时(I2及I3)，所产生的VOUT会较小，也就是说，此时频率检测器303作为辅助相位检测器，依据不同的相位误差信号(I1、I2、I3及I4)，来产生相对应的量化控制信号至泵浦脉冲检验器304，来调整电荷泵浦的充放电能力以增加锁相回路的性能。另外依据本发明的变化实施例，是可设计更多的取样时间点来增加此相位频率检测器的分辨率，其特性曲线图如图9B所示。
请参阅图10，其绘示当频率及相位皆锁定时PLL***300B的输出波形范例及当输入MODE信号有效时PLL***300A的输出波形范例。图中的时序图是假设信号LE_0的初始值为0而PLL***是处于相位锁定状态。图中可看出，在相位锁定期间，信号QA_UP及QA_DN与信号UP及DN一致。换句话说，在相位锁定期间，信号UP被保持致能且信号QA_UP亦被保持致能，以指示VCO的时钟为较慢的。因此，升电荷信号将被检验为有效信号以对电荷泵浦电路进行充电，此外，当信号QA_DN被保持致能时，亦如同上述过程进行。
请参阅图11，其绘示当VCO时钟较快时PLL***300B的输出波形范例及当输入MODE信号除能时PLL***300A的输出波形范例。图中，在初始状态，转变边缘TR12领先同相相位时钟CLK_I的相对应负缘，由于VCO时钟较快，转变边缘TR34开始落后时钟CLK_I，图中亦绘示此情况下，同相相位检测器301的输出信号LE_0。因为转变边缘TR34，使得信号LE_0于时间T3被保持禁能。当转变边缘TR56开始落后90度相位时钟CLK_Q的负缘时，信号LE_90于时间T5被保持禁能。同样地，当转变边缘TR56领先时钟CLK_Q的正缘时，转变边缘TR12及TR34领先时钟CLK_Q的正缘，信号LE_270于时间T7被保持禁能。于信号LE_0的负缘，信号LE_90的值是储存于PLL***300A的锁存器802及PLL***300B的锁存器822中，此些锁存器于时间T3使输出信号QA_DN保持致能。因此，所有来自同相相位检测器301的放电脉冲皆被检验为有效信号以驱动VCO 307变慢，而所有来自同相相位检测器301的充电脉冲皆被检验为无效信号。
请参阅图12，其绘示当输入MODE信号被致能时PLL***300A的相位锁定过程中，相对应数据转变的输出波形范例。图中，因为输入MODE信号被致能，频率检测器是作为辅助相位检测器。由图中可看出，因为转变边缘TR56落入时间间隔I4，所以控制信号QA_DN于时间T4被保持致能。当控制信号QA_DN被保持致能时，电荷泵浦电路放电出更多的电流以降低控制电压，以导致更小的相位误差，此相位检测特性系绘示于图9A。
请参阅图13A，其绘示本发明的泵浦脉冲量化器(pump-pulsequalifier)304的一实施例的架构图。图中，输入信号UP及DN来自同相相位检测器，输入信号QA_UP及QA_DN来自频率检测器，同相相位时钟CLK_I来自VCO 307。输出信号UP_P、UP_F、DN_P及DN_F是提供予电荷泵浦电路305作为驱动信号。当输入MODE信号被除能时，输出信号UP_P及DN_P一直保持为0。输入信号QA_UP及QA_DN分别检验输入信号UP及DN，以产生相对应的输出信号UP_F及DN_F。若输入信号QA_UP被保持致能，信号UP是提供为输出信号UP_F。否则，输出信号UP_F被设定为0。同理，若输入信号QA_DN被保持致能，信号DN是提供为输出信号DN_F。否则，输出信号DN_F被设定为0。另外，当输入MODE信号被致能时，输出信号UP_P及DN_P反应输入信号UP及DN的变化。输出信号UP_F及DN_F的决定方式与当输入MODE信号被除能时的决定方式相同。当上一次数据转变落于时间间隔I1，来自频率检测器303的输入信号QA_UP被保持致能。若输入信号UP被保持致能，则输出信号UP_F及UP_P被设定为1，在此状况下，更多电流流入电荷泵浦电路305。当上一次数据转变落于时间间隔I4，来自频率检测器303的输入信号QA_DN被保持致能。若输入信号DN被保持致能，则输出信号DN_F及DN_P被设定为1，在此状况下，更多电流流出电荷泵浦电路305。其PD特性是绘示于图9A。
触发器1301、1302、1303及1304系分别用以同步信号UP、DN、QA_UP及QA_DN。多工器1305及1306的输入端“1”分别连接触发器1301及1302的输出端。若同步信号1353及1354被保持致能，则信号1351是提供为输出信号UP_F且信号1352是提供为输出信号DN_F。否则，输出信号DN_F及输出信号UP_F被设定为0。当输入MODE信号被致能时，输出信号UP_P反应输入信号UP的变化，且输出信号DN_P反应输入信号DN的变化。当输入MODE信号被除能时，输出信号DN_F及输出信号UP_F被设定为0。
请参阅图13B，其绘示本发明的泵浦脉冲量化器354的一实施例的架构图。图中，输入信号UP及DN来自同相相位检测器301，输入信号QA_UP及QA_DN来自频率检测器353，同相时钟CLK_I来自VCD 307。输出信号UP_F即DN_F是提拱予电荷泵浦电路355作为驱动信号。此架构为图13A中，当MODE为除能状态时的实施例，其操作方式如前述，故在此不另赘述。
请参阅图14A，其绘示本发明的电荷泵浦电路305的一实施例的架构图。图中，输入信号UP_F、DN_F、UP_P及DN_P是来自泵浦脉冲检验器304，输出信号CP_CTRL是提供予低通滤波器306(如图3A所示)，以便在用于调整VCO307的时钟频率之前先进行低通滤波。在图14A中，切换装置1401及1403根据其控制信号UP_F及UP_P是否被保持致能，来对输出信号CP_CTRL进行充电。同样地，切换装置1402及1404根据其控制信号DN_F及DN_P是否被保持致能，来对输出信号CP_CTRL进行放电。请参阅图14B，其绘示本发明的电荷泵浦电路355的一实施例的架构图。图中，输入信号UP_F、DN_F是来自泵浦脉冲检验器354，输出信号CP_CTRL是提供予低通滤波器306(如图3B所示)，以便在用于调整VCO 307的时钟频率之前先进行低通滤波。切换装置1411根据其控制信号UP_F是否被保持致能，来对输出信号CP_CTRL进行充电。同样地，切换装置1412根据其控制信号DN_F是否被保持致能，来对输出信号CP_CTRL进行放电。
本发明的PLL***的实施例可以输入数据的全传送速率及半传送速率的其一进行运作。在“全速率”的实施例中，VCO时钟的频率与数据比特流的传送速率相同。在“半速率”的实施例中，VCO时钟的频率仅为数据比特流的传送速率的一半。两种实施例的差别仅在电路的实施方式，其功能及原理皆相同。虽然上述的实施例皆以全速率进行运作，但其亦可以半速率运作，或以相同的原理延伸为其它实施例，如四分之一速率的实施例，其VCO时钟为输入数据的传送速率的四分之一。
请参阅图15，其绘示本发明的通讯接收器的输入数据处理方法100的一实施例的流程图。在步骤102中，输入信号被通讯接收器接收。此输入数据可通过传输线传送至接收器。在步骤104中，接收器产生同相时钟及90度相位时钟。实施例中，同相时钟被调整为与输入数据同相，而90度相位时钟与同相时钟成90度相位差，而具有相同频率。在步骤106中，使用同相时钟对输入数据进行取样，以判断输入数据与同相时钟之间的相位关系，并产生第一控制信号(如UP，DN)及相位关系信号(如LE_0)。此步骤，可使用同相相位检测器来实现。在步骤108中，使用90度相位时钟对输入数据进行取样，以判断输入数据与90度相位时钟之间的相位关系。步骤108可使用90度相位相位检测器302来实现。在步骤110中，根据输入数据与同相时钟的相位关系(LE_0)及输入数据与90度相位时钟的相位关系(LE_90，LE_270)，以判断输入数据的传送速率是否高于或低于同相时钟及90度相位时钟的频率并输出第二控制信号(QA_UP，QA_DN)，该步骤可使用频率检测器来实现。在步骤114中，通过检验电路接收第二控制信号QA_UP，QA_DN用以检验第一控制信号UP，DN。检验电路的范例如泵浦脉冲检验器304、354。若第一控制信号被视为无效，则泵浦脉冲检验器可防止第一控制信号被用以调整产生同相时钟及90度相位时钟的VCO电路的频率。反之，若第一控制信号被视为有效，则泵浦脉冲检验器允许第一控制信号驱动电荷泵浦电路，来调整VCO时钟的频率。
以上所述仅为举例性，而非为限制性者。任何未脱离本发明的精神与范畴，而对其进行的等效修改或变更，均应包含于所附的权利要求范围中。

Claims (17)

1.一种锁定回路，包含：
时钟产生电路，用来产生第一时钟；
相位检测器，用来检测输入信号与该第一时钟的相位关系，并产生第一控制信号及相位信号；
频率检测器，依据该相位信号产生第二控制信号；以及
检验电路，依据该第二控制信号检验该第一控制信号；
其中，若该第二控制信号指示该第一控制信号为无效信号时，则该锁相回路停止依据该第一控制信号来调整该第一时钟的频率。
2.根据权利要求1所述的锁定回路，其中该时钟产生电路输出第二时钟，该锁定回路还包含：
第二相位检测器，用来检测该输入信号与第二时钟的相位关系，以产生第二相位信号。
3.根据权利要求2所述的锁定回路，其中该第二时钟与该第一时钟是成实质上90度的相位差。
4.根据权利要求2所述的锁定回路，还包含：
电荷泵浦，用来接收该第一控制信号，并根据该第一控制信号以调整该第一时钟及该第二时钟的频率。
5.根据权利要求1所述的锁定回路，还包含：
锁定检测电路，用来检测该锁相回路锁定的状态。
6.根据权利要求1所述的锁定回路，其中该频率检测器接收模式信号，当启动该模式信号时，该频率检测器为辅助相位检测器。
7.一种同步方法，包含：
产生第一时钟；
检测输入信号与该第一时钟的相位关系，并产生第一控制信号及相位信号；
依据该相位信号以产生第二控制信号；以及
依据该第二控制信号以决定是否依据该第一控制信号来调整该第一时钟及该第二时钟的频率。
8.根据权利要求7所述的同步方法，还包含：
产生第二时钟；以及
检测该输入信号与该第二时钟的相位关系，并产生第二相位信号；
9.根据权利要求8所述的同步方法，其中该第二时钟与该第一时钟是成实质上90度的相位差。
10.根据权利要求7所述的同步方法，还包含：
输出该第一控制信号至电荷泵浦；以及
依据该第一控制信号以输出一输出电压，其中该输出电压与该第一时钟的频率相对应。
11.一种同步方法，包含：
接收输入信号；
依据第一控制信号以产生第一时钟及第二时钟，且该第一时钟及该第二时钟是相同频率；
检测该第一时钟与该输入信号的相位关系，以产生该第一控制信号及第一相位信号；
检测该输入信号与该第二时钟的相位关系，以产生第二相位信号根据该第一相位信号与该第二相位信号以产生第二控制信号；以及
依据该第二控制信号决定是否停止依据该第一控制信号来调整该第一时钟及该第二时钟的频率。
12.根据权利要求11所述的处理方法，其中该第一时钟及该第二时钟是呈90度相位差。
13.根据权利要求11所述的同步方法，其中该第一控制信号用以控制电荷泵浦的充电或放电，该同步方法还包含：
依据该第二控制信号来决定是否提供该第一控制信号予该电荷泵浦；以及
依据该电荷泵浦的输出信号以调整该第一时钟的频率。
14.根据权利要求11所述的同步方法，还包含：
根据该第一相位信号与该第二相位信号来判断该输入信号的传送速率与该第一时钟的频率的关系。
15.一种锁定回路，包含：
时钟产生电路，产生第一时钟及第二时钟，该第一时钟及该第二时钟为相同频率；
电荷泵浦，控制该第一时钟及该第二时钟的频率，该电荷泵浦电路是由第一控制信号所驱动；
第一相位检测电路，用来检测输入信号与该第一时钟的相位关系，并产生第一控制信号及第一相位信号；
第二相位检测电路，用来检测该输入信号与该第二时钟的相位关系，以产生第二相位信号；以及
频率检测电路，根据该第一相位信号与该第二相位信号以产生第二控制信号；
其中，该锁定回路依据该第二控制信号来决定是否停止依据该第一控制信号来调整该第一时钟及该第二时钟的频率。
16.根据权利要求15所述的锁定回路，其中该输入信号包含不归零数据。
17.根据权利要求15所述的锁定回路，其中该第二时钟与该第一时钟是呈90度相位差。
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