CN1156085C - 数字处理锁相环的相位补偿电路 - Google Patents

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Abstract

本发明提供一种DPPLL的相位补偿电路，该电路能够无瞬时扰动地进行切换，其方法是：精确地匹配关于小于能够用数字方式检测到的最小差动相位的相位差的DPPLL的频率和相位，并且通过辨别关于另一个共用时钟的相位差、以使得每个时钟单元交替地共同具有从该对时钟单元产生的时钟，并且在辨别没有差别的情况下通过使用该对具有与参考时钟不同步的相位的时钟单元来切换时钟供给***内的***时钟。

Description

数字处理锁相环的相位补偿电路
技术领域
本发明一般地涉及一种***时钟供给电路，特别涉及一种数字处理锁相环(下文称之为DPPLL)的相位补偿电路，该电路通过在DPPLL中精确地匹配相位和补偿频率，能够无瞬时扰动地进行切换，以便在切换***时钟期间相位不会改变。
另外，本发明涉及DPPLL的相位补偿电路，该电路在由于输入到每个时钟单元上的参考时钟包含抖动而使相位发生改变的情况下或者在没有输入参考时钟的情况下，通过与从一个时钟供给***中的一对时钟单元产生的频率补偿和尽可能地匹配相位，能够无瞬时扰动地进行切换，其中，时钟供给***包括通过分别复制该对时钟单元来提供时钟的一个主单元和保留单元。
背景技术
图1显示了表示一种常规DPPLL结构的方框图。DPPLL包括一个以一预定分频率对***时钟进行分频并反馈回***时钟的分频器17，一个通过利用脉冲宽度将从分频器17分频的***时钟与参考时钟进行相位比较来计算一差动相位并输出相位差的相位比较器12，一个使用***时钟对相位比较器12的输出进行计数的差动相位计数器13，一个通过接收计数器13的计数结果来对差动相位进行平均的微处理器(数字滤波器)14，一个用于将微处理器14输出的平均值转换成一个相应的模拟幅度信号的D/A转换器(数/模转换器)15，以及一个根据该模拟幅度信号振荡一个频率时钟的压控晶体振荡器(下文称之为VCXO)16。这里，相位比较器12包括一个非门和一个AND门(“与”门)。
现在说明上面的常规DPPLL。
首先，分频器17用一预定分频率对VCXO 16振荡出的***时钟进行分频，并将***时钟加到相位比较器12。
然后相位比较器12在非门中将通过分频器17的时钟反相并加到AND门，AND门将反相信号和参考时钟进行与运算。从而，比较器12将通过分频器17分频的***时钟的相位与参考时钟的相位进行比较，计算出差动相位，使用脉冲宽度对相位差进行调制并输出脉冲宽度。
因此，差动相位计数器13使用从VCXO 16反馈回的直接(express)***时钟对来自相位比较器12的差动相位脉冲进行计数，并将计数值(N)加到微处理器(数字滤波器)14上。
然后，微处理器14连续地接收几个来自计数器13的与相位差相同的计数值，对计数值进行平均，并将平均值输出到D/A转换器15。D/A转换器15将来自微处理器14的平均值转换成一个相应的模拟幅度值，并将该模拟值加到VCXO 16上。
另外，VCXO 16根据来自转换器15的模拟幅度值振荡一频率时钟，以后则***时钟如上面步骤重复运行。因此，频率根据参考时钟变得快些或慢些，从而能够获得频率被逐步补偿的***时钟。
因此，由于在DPPLL内的频率是稳定的，这防止了抖动或相位瞬时扰动。这里的抖动和相位瞬时扰动是在频率突然改变时产生的。
然而，因为DPPLL是以一种数字计数方式完成的，通过使用***时钟对差动相位脉冲幅度值进行计数来进行检测，所以数字计数器的最小计数值为1。因此，DPPLL只能补偿差动相位脉冲幅度，其中差动相位脉冲幅度相应于***时钟的一个周期(数字计数值为1)或相应于不止一个***时钟周期(数字计数值大于1)。其缺陷在于不能补偿关于相应于小于***时钟的一个周期(数字计数值为0)的差动相位脉冲幅度的频率。
例如，在***时钟频率为10MHz的情况下，当比较器12输出的差动相位脉冲幅度大于100ns时，从计数器13输出的计数值可以超过1。换句话说，当差动相位小于100ns时，很难读出计数值。
除此之外，当频率被如上补偿时，将一个同步数字分级(下文称之为SDH)通信N/W(网络)进行同步并不是一个大问题。但是，大多数SDH装置由一对时钟单元逐一地复制，这对时钟单元是用上述的DPPLL实现的，并使用相同的方式读出差动相位。
并且在逐一复制的结构中将相同的参考时钟同时分别加到这对时钟单元上。
因为这对时钟单元具有不同的振荡时间(即使频率在时钟单元内同步)，在***时钟的一个周期内相位是彼此不同的。换句话说，这对时钟单元的***时钟相位差可以为180度或90到270度。
由于这个原因，存在的缺陷为在切换时钟单元期间***时钟的相位改变会引起正常数据的改变。
发明内容
因此，提供了本发明来解决上述问题。本发明的第一个目的是提供一种DPPLL的相位补偿电路，该电路通过确切地匹配关于小于能够用数字方式检测到的最小差动相位的相位差(具有小于***时钟的一个周期的差动相位)的DPPLL的频率和相位，能够在***时钟切换期间无瞬时扰动地进行切换，其中建立DPPLL是为了通过用数字方式检测***时钟和参考时钟的差动相位以进行补偿。
本发明的第二个目的是提供一种DPPLL的相位补偿电路，该电路通过辨别关于另一个共用时钟的相位差、以使得每个时钟单元交替地共同具有从该对时钟单元产生的时钟，并且在辨别之后没有差别的情况下通过使用该对具有与参考时钟不同步的相位的时钟单元来切换时钟供给***内的***时钟，从而能够无瞬时扰动地进行切换。
为了实现上述发明目的，本发明提供了一种数字处理锁相环，包括：
第一检测路径，将从相位比较器输出的差动相位脉冲的值转换为数字第一差动相位值；
第二检测路径，将所述的差动相位脉冲的值转换为模拟值，并产生第二差动相位值；
控制装置，用于将数字第一差动相位值与一个***时钟值进行比较，并且在数字第一差动相位值小于***时钟值的一特定范围的情况下选择和输出第二差动相位值；以及
压控振荡装置，利用控制装置所输出的差动相位值输出一个相位补偿***时钟，
其中，所述***时钟值的特定范围是小于一个周期；
所述第一检测路径包括一个差动相位计数器，用于以***时钟对相位比较器输出的差动相位脉冲进行计数，将所述差动相位脉冲的值转换成数字值，并输出所述的数字第一差动相位值；
所述第二检测路径包括：
一个模拟滤波器，用于检测从所述相位比较器输出的差动相位脉冲，并提供所述的模拟值；以及
一个模/数转换器，用于将所述的模拟值转换成所述的第二差动相位值；
所述控制装置包括相位比较器。
对于本领域普通技术人员来说，从下面的附图、说明和权利要求可以容易地得出其他技术优点。
附图说明
从下面结合附图的详细说明中，本发明的其他目的、特征和优点将变得更加明显，其中：
图1是显示一种常规DPPLL结构的方框图；
图2是依据本发明的第一个实施例的DPPLL的相位补偿电路的方框图；
图3是图2的每个部分的操作时序图；
图4是显示依据本发明的第二个实施例的用于无瞬时扰动切换的DPPLL的相位补偿电路的方框图；
图5是图4的相位差比较器的详细电路图；以及
图6是图5的每个部分的操作时序图。
具体实施方式
下面将参考图2至6说明本发明的实施例。
图2显示了依据本发明的第一个实施例的DPPLL的相位补偿电路的方框图。该电路包括分频器21、相位比较器22、差动相位计数器23、微处理器24、D/A转换器25、VCXO 26、模拟滤波器27以及A/D转换器(模/数转换器)28，该电路在比较了***时钟与参考时钟的相位之后，分别根据幅度对一差动相位脉冲进行滤波，对差动相位进行平均，以平均值生成一个振荡控制电压，并输出频率和相位被补偿的***时钟。
图3显示了表示图2所示的差动相位的改变的操作时序图。
分频器21、相位比较器22、差动相位计数器23、D/A转换器25以及VCXO 26的结构与图1中相同，这里不再说明。
模拟滤波器27将来自比较器22的差动相位脉冲宽度变为一个模拟幅度值，并将相应的转换的模拟幅度值加到A/D转换器28上。
A/D转换器28将模拟幅度值转换成一个相应的数字值，将该数字值加到微处理器24上。
微处理器24根据微处理器24的内部逻辑从来自计数器23的差动相位计数值或来自A/D转换器28的数字值中选择出一种，并对所选值进行平均，然后将相应的平均值加到D/A转换器25上。这里，当计数器23中的差动相位计数值大于1时微处理器24选择差动计数值，当计数器23中的差动相位计数值为0时微处理器24选择来自A/D转换器28的数字值，然后对所选值进行滤波。可以通过在微处理器的程序设计期间设计为复制一个滤波器结构系数来完成这一点。
现在说明依据本发明的一个实施例的操作。
首先参见图3，图3显示了差动相位改变，分频器21以一预定分频率对VCXO 26产生的***时钟进行分频，将其加到相位比较器22，以便在DPPLL操作中将参考时钟与***时钟的相位进行比较。
然后，相位比较器22通过一个非门7将来自分频器21的时钟信号反相，将反相时钟信号加到AND门，AND门对反相***时钟(如图3b所示)和参考时钟(如图3a所示)进行与操作，并在比较了两个时钟相位之后输出差动相位脉冲(如图3c所示)。
因此，差动相位计数器23应用VCXO 26振荡出的一个直接***时钟(如图3d所示)对差动相位脉冲进行计数，以便读出来自比较器22的差动相位脉冲宽度，并输出计数值。这里，差动相位计数器23根据时钟***的设计结构将具有“n”位的计数值加到DPPLL中的微处理器(数字滤波器)24上。
另外，模拟滤波器27将来自比较器22的差动相位脉冲宽度变成一个模拟幅度值，并通过A/D转换器28将相应的模拟幅度值转换成一个数字值，将该数字值加到微处理器24上。
然而，微处理器24设置了内部逻辑，以便当差动相位计数值大于1时接收计数器23的数字计数值作为输入。于是，在微处理器24中用下面的公式1对来自计数器23的具有“n”位的计数值进行滤波。
           A＝∑C(M)/M                      -----式1
这里，“M”代表应用来自差动计数器23的具有“n”位的计数值的次数，“C(M)”为在第“M”次应用的具有“n”位的计数值，“∑C(M)”代表“M”次连续应用的具有“n”位的计数值的总和，“A”为“M”次连续应用的具有“n”位的计数值的平均值。
将微处理器24计算出的平均值(A)输出到D/A转换器25，D/A转换器25将平均值(A)转换成一个相应的模拟幅度值，并通过将相应的转换模拟幅度值加到VCXO 26上来控制VCXO 26的振荡电压。
然后，VCXO 26振荡并输出频率与D/A转换器25输出的模拟幅度值一致的***时钟。
将VCXO 26输出的***时钟加到分频器21上，分频器21以一预定分频率对***时钟进行分频，用于将差动相位与参考时钟进行比较。然后顺序地重复上述操作。
在上述操作重复期间，***时钟逐次跟随着参考时钟，与参考时钟的差动相位(如图3e所示)(第二差动脉冲)变得越来越小，直到小于***时钟的一个周期，从计数器23输出的具有“n”位的计数值最终变为0。因此，差动相位计数器23不再对差动相位幅度进行计数。
但微处理器24已经被设计为当计数器23的计数值小于1时(当来自比较器的差动脉冲宽度变为小于***时钟的一个周期时)能够切换大约两个输入(数字计数值和模拟幅度值)。
因此，当计数器23的计数值小于0时，在微处理器24内完成内部切换操作，通过模拟滤波器27和A/D转换器28将第二差动相位脉冲加到微处理器24上。
于是，在微处理器24中用下面的公式2对来自A/D转换器28的数字值进行滤波。
      A′＝∑C(M′)′/n′             ------公式2
这里，n′是差动相位计数值小于1的次数，C(M′)′代表在差动相位计数值小于1的情况下的一个相应的数字值，A′代表在差动相位计数值小于1的情况下的差动相位平均值。
D/A转换器25将平均值(A′)转换成模拟幅度值，将该模拟幅度值加到VCXO 26。VCXO 26振荡出频率与D/A转换器25输出的模拟幅度值一致的***时钟，并输出该***时钟。
以这种方式，在VCXO 26振荡出的***时钟和参考输入值之间的绝对差动相位变得越来越小。当连续地重复上述将VCXO 26振荡出的***时钟加到分频器21并进行分频的操作时，差动相位宽度象第三差动相位脉冲(图3f)或第四差动相位脉冲(图3g)一样逐渐变为0。
除此之外，在非正常情况下，例如，突然发生参考时钟的频率改变或相位漂移，差动相位脉冲宽度变得越来越大，差动计数器23的数字计数值大于1。这里，在“M”次期间“C(M)”值可以为计数器23或A/D转换器28的输出值。
换句话说，在计数器23输出的具有n位的计数值为0的情况下，A/D转换器28的输出值为“C(M)”。而在计数器23输出的具有n位的计数值大于1的情况下，差动相位计数器23的输出值为“C(M)”。
这里，在具有n位的计数值中，“n”可以根据与相应***一致的设计结构和时钟频率而不同，控制VCXO 26的“M”和周期可以由考虑***时钟频率、微处理器24的能力、D/A转换器25的转换步骤等的推理计算和重复测试来获得。
最后，在DPPLL锁定在参考时钟即由每个时钟单元提供的***时钟相位后，***时钟和参考时钟几乎完全匹配，即使每个单元是分别在使用该对时钟单元的逐一切换结构中进行PLL操作的，因为参考时钟和相位匹配，从每个时钟单元提供出的***时钟相位因此自动匹配。即使在上述情况下完成了***切换，相应的切换对***服务也没有任何影响。
图4是表示依据本发明的第二个实施例的通过使用成对时钟单元用于在复制的时钟供给***中的无瞬时扰动切换的DPPLL的相位补偿电路的方框图。参见图4，只显示了一个时钟单元。
依据本发明的另一个实施例，在图2的DPPLL中还包括一个相位差比较器29、一个时钟选择器30和一个时钟和参考信号供给器31，以便通过共同具有另一个共用时钟，并且通过在差动相位小的区域切换***时钟，使一个时钟单元将自有时钟来与相位进行比较。
这里，相位差比较器29最好通过接收自有时钟和另一个共用时钟作为输入来比较两个时钟相位，在比较后检测相位差最小的区域，然后产生一个输出(时钟选择信号)。
时钟选择器30根据时钟选择信号选择自有时钟或另一个共用时钟，将自有时钟或另一个共用时钟加到时钟和参考信号供给器31。供给器31根据来自时钟选择器30的时钟，在主单元的情况下输出自有时钟来提供参考信号和时钟，而在保留单元的情况下输出另一个共用时钟来提供参考信号和时钟。两个时钟和参考信号的相位在接收时钟和参考信号的单元中总是相同的。原因是主单元和保留单元是使用一个单元的DPPLL来操作的，但输出时钟是主单元中的一个。换句话说，该对单元的输出时钟源是一个。
图5详细显示了一个相位差比较器的电路图。通过一个异或门将自有时钟和另一个共用时钟的相位差输出为一个脉冲(图6的(1)波形)。通过多个寄存器和电容将差动相位脉冲转换成相应的直流(DC)电平(图6的(2)波形)。应用第一电压比较器(COMP1)将DC电平与较高的参考值(a)进行比较，应用第二电压比较器(COMP2)将DC电平与较低的参考值(b)进行比较。在DC电平高于较高的参考值或低于较低的参考值的情况下，通过两个电压比较器输出逻辑高(图6的(3)、(4)波形)。
这里，应该根据一个相应的时钟频率来调节用于将相位差转换成DC电平的寄存器和电容。
从比较器(COMP1，2)输出的两个脉冲经过一个NOR门(“或非”门)(NOR1)，将NOR1的输出(图6的(5)波形)作为时钟选择器30的一个时钟选择信号输入，该时钟选择器30包括两个AND门(AND1，2)、一个非门(INV1)、一个OR门(OR1)和一个触发器(FF1)。
因此，在逻辑高期间在自有时钟的下降沿向时钟选择器30输出时钟选择信号。在自有时钟的下降沿输出时钟选择信号的原因是，在当另一个共用时钟为逻辑低、自有时钟为逻辑高时不使用FF1的情况下，输出一个无用时钟的正边沿(假定时钟供给***使用正边沿)。
图6是图5的每个部分的操作时序图。
在时钟相位具有一个不影响***的相位差的情况下可以输出从本发明的另一个实施例输出的时钟选择信号。
换句话说，将来自时钟选择器30的一个时钟作为自有时钟输出，并输入到时钟和参考信号供给器31。供给器31根据主单元或保留单元的状态，在主单元的情况下输出自有参考时钟，在保留单元的情况下输出另一个共用参考时钟。结果，输出在该对单元中绝对匹配的时钟和参考信号。
这里，通过与图4所示时钟比较彼此的相位差，可以不需要切换，因为在匹配图2中所示的绝对相位的情况下本发明总是相位匹配的。但存在的情况是，由于参考时钟是通过几个步骤输入到***中的，由于参考时钟故障而在一种保持模式中振荡，并且由于用户选择处于一种自由振荡状态，所以SDHN/W(同步数字分级网络)的参考时钟包含***中的自身抖动。因此，通过在任何情况下比较彼此的时钟之后根据相位差切换可以防止***中的突然问题。
依据本发明，通过在接收一个正确的参考时钟的情况下与参考时钟匹配绝对相位，在两个时钟单元之间切换期间能够在不影响***的情况下进行切换。另外，如果参考时钟有问题或者时钟被截断，两个时钟单元的输出接着不再匹配。因此，通过在相位同步的情况下切换，能够进行无瞬时扰动的切换。
本发明并不限于这里所特别公开的实施例，在不偏离本发明的范围的情况下可以作出变化和修改。

Claims (2)

1.一种数字处理锁相环，包括：
第一检测路径，将从相位比较器输出的差动相位脉冲的值转换为数字第一差动相位值；
第二检测路径，将所述的差动相位脉冲的值转换为模拟值，并产生第二差动相位值；
控制装置，用于将数字第一差动相位值与一个***时钟值进行比较，并且在数字第一差动相位值小于***时钟值的一特定范围的情况下选择和输出第二差动相位值；以及
压控振荡装置，利用控制装置所输出的差动相位值输出一个相位补偿***时钟，
其中，所述***时钟值的特定范围是小于一个周期；
所述第一检测路径包括一个差动相位计数器，用于以***时钟对相位比较器输出的差动相位脉冲进行计数，将所述差动相位脉冲的值转换成数字值，并输出所述的数字第一差动相位值；
所述第二检测路径包括：
一个模拟滤波器，用于检测从所述相位比较器输出的差动相位脉冲，并提供所述的模拟值；以及
一个模/数转换器，用于将所述的模拟值转换成所述的第二差动相位值；
所述控制装置包括相位比较器。
2.如权利要求1所述的数字处理锁相环，其特征在于，进一步包括：
相位切换装置，通过将所述相位补偿***时钟的相位与第二相位补偿***时钟的相位进行比较，并且检测差动相位最小的区域，从而切换***时钟，该相位切换装置包括：
差动相位比较器；
时钟选择器，用于根据一个来自差动相位比较器的时钟选择信号来选择所述相位补偿***时钟中的一个，以及
时钟和参考信号供给器，根据时钟选择装置的输出信号来提供***时钟和参考信号。
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