KR20210141813A - 클록 데이터 복원 회로, 표시 장치, 및 클록 데이터 복원 회로의 구동 방법 - Google Patents

클록 데이터 복원 회로, 표시 장치, 및 클록 데이터 복원 회로의 구동 방법 Download PDF

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KR20210141813A
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Abstract

표시 장치의 데이터 드라이버에 포함된 클록 데이터 복원 회로는, 입력 데이터에 기초하여 다중-위상 클록 신호를 생성하는 위상 고정 루프 회로로서, 복수의 레이트들로 동작 가능하고, 초기 구간에서 복수의 레이트들 중 미리 결정된 하나인 초기 레이트로 동작하는 멀티-레이트 위상 검출기를 포함하는 위상 고정 루프 회로, 위상 고정 루프 회로의 락 상태를 검출하여 락 인에이블 신호를 생성하는 락 검출기, 락 인에이블 신호에 응답하여 복수의 레이트들 중 입력 데이터의 데이터 레이트에 상응하는 최종 레이트를 결정하는 데드 존 교정 회로, 및 최종 레이트로 동작하도록 멀티-레이트 위상 검출기를 제어하고, 교정 인에이블 신호를 생성하는 디지털 블록을 포함한다. 데드 존 교정 회로는 교정 인에이블 신호에 응답하여 다중-위상 클록 신호가 데드 존 내에서 락되었는지 여부를 판단하고, 다중-위상 클록 신호가 데드 존 내에서 락된 경우, 다중-위상 클록 신호의 위상을 변경한다.

Description

클록 데이터 복원 회로, 표시 장치, 및 클록 데이터 복원 회로의 구동 방법{CLOCK DATA RECOVERY CIRCUIT, DISPLAY DEVICE, AND METHOD OF OPERATING A CLOCK DATA RECOVERY CIRCUIT}
본 발명은 표시 장치에 관한 것으로서, 보다 구체적으로, 클록 데이터 복원 회로, 상기 클록 데이터 복원 회로를 포함하는 표시 장치, 및 상기 클록 데이터 복원 회로의 구동 방법에 관한 것이다.
표시 장치의 데이터 드라이버는 클록 데이터 복원(Clock Data Recovery; CDR) 회로를 이용하여 상기 표시 장치의 컨트롤로부터 수신된 입력 데이터로부터 클록 신호 및 데이터를 복원할 수 있다. 한편, 표시 패널의 해상도 및 프레임 주파수에 따라 상기 입력 데이터가 복수의 데이터 레이트들 중 하나로 전송될 수 있고, 이에 따라 상기 CDR 회로가 상기 복수의 데이터 레이트들에 상응하는 멀티-레이트를 지원하는 것이 요구되고 있다.
이러한 멀티-레이트 CDR 회로는 멀티-레이트 위상 검출기를 이용한 멀티-레이트 CDR 회로 및 멀티-레이트 전압 제어 발진기를 이용한 멀티-레이트 CDR 회로로 구분될 수 있다. 한편, 상기 멀티-레이트 위상 검출기를 이용한 멀티-레이트 CDR 회로는, 상기 멀티-레이트 전압 제어 발진기를 이용한 멀티-레이트 CDR 회로 보다, 작은 사이즈를 가지고, 전력 소모가 작은 장점을 가진다. 다만, 상기 멀티-레이트 위상 검출기를 이용한 멀티-레이트 CDR 회로에서, 클록 신호가 데드 존 내에 락될 수 있는 문제가 있다.
본 발명의 일 목적은 클록 신호가 데드 존 내에서 락되는 것을 방지할 수 있는 클록 데이터 복원 회로를 제공하는 것이다.
본 발명의 다른 목적은 클록 신호가 데드 존 내에서 락되는 것을 방지할 수 있는 클록 데이터 복원 회로를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 클록 신호가 데드 존 내에서 락되는 것을 방지할 수 있는 클록 데이터 복원 회로의 구동 방법을 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치의 데이터 드라이버에 포함된 클록 데이터 복원 회로는 입력 데이터에 기초하여 다중-위상 클록 신호를 생성하는 위상 고정 루프 회로로서, 복수의 레이트들로 동작 가능하고, 초기 구간에서 상기 복수의 레이트들 중 미리 결정된 하나인 초기 레이트로 동작하는 멀티-레이트 위상 검출기를 포함하는 상기 위상 고정 루프 회로, 상기 위상 고정 루프 회로의 락 상태를 검출하여 락 인에이블 신호를 생성하는 락 검출기, 상기 락 인에이블 신호에 응답하여 상기 복수의 레이트들 중 상기 입력 데이터의 데이터 레이트에 상응하는 최종 레이트를 결정하는 데드 존 교정 회로, 및 상기 최종 레이트로 동작하도록 상기 멀티-레이트 위상 검출기를 제어하고, 교정 인에이블 신호를 생성하는 디지털 블록을 포함한다. 상기 데드 존 교정 회로는 상기 교정 인에이블 신호에 응답하여 상기 다중-위상 클록 신호가 데드 존 내에서 락되었는지 여부를 판단하고, 상기 다중-위상 클록 신호가 상기 데드 존 내에서 락된 경우, 상기 다중-위상 클록 신호의 위상을 변경한다.
일 실시예에서, 상기 복수의 레이트들은 상기 멀티-레이트 위상 검출기가 상기 다중-위상 클록 신호의 매 주기마다 위상 검출을 수행하는 풀 레이트, 상기 멀티-레이트 위상 검출기가 상기 다중-위상 클록 신호의 매 절반 주기마다 상기 위상 검출을 수행하는 하프 레이트, 및 상기 멀티-레이트 위상 검출기가 상기 다중-위상 클록 신호의 매 1/4 주기마다 상기 위상 검출을 수행하는 쿼터 레이트를 포함하고, 상기 초기 레이트는 상기 풀 레이트일 수 있다.
일 실시예에서, 상기 입력 데이터의 상기 데이터 레이트는 제1 데이터 레이트, 상기 제1 데이터 레이트의 두 배인 제2 데이터 레이트, 또는 상기 제2 데이터 레이트의 두 배인 제3 데이터 레이트 중 하나이고, 상기 데드 존 교정 회로는, 상기 입력 데이터의 상기 데이터 레이트가 상기 제1 데이터 레이트인 경우, 상기 락 인에이블 신호에 응답하여 상기 최종 레이트를 상기 풀 레이트로 결정하고, 상기 입력 데이터의 상기 데이터 레이트가 상기 제2 데이터 레이트인 경우, 상기 락 인에이블 신호에 응답하여 상기 최종 레이트를 상기 하프 레이트로 결정하고, 상기 입력 데이터의 상기 데이터 레이트가 상기 제3 데이터 레이트인 경우, 상기 락 인에이블 신호에 응답하여 상기 최종 레이트를 상기 쿼터 레이트로 결정할 수 있다.
일 실시예에서, 상기 다중-위상 클록 신호의 하나의 주기에 상응하는 상기 다중-위상 클록 신호의 위상 범위가 제1 위상 범위, 제2 위상 범위, 제3 위상 범위 및 제4 위상 범위로 구분되고, 상기 다중-위상 클록 신호는 상기 초기 레이트로 동작하는 상기 멀티-레이트 위상 검출기에 의해 상기 제1 위상 범위 내에서 락되고, 상기 데드 존 교정 회로는, 상기 제2 위상 범위 내에서의 상기 입력 데이터의 제1 에지 및 상기 제3 위상 범위 내에서의 상기 입력 데이터의 제2 에지를 검출하고, 상기 제1 에지 및 상기 제2 에지가 검출되지 않은 경우, 상기 락 인에이블 신호에 응답하여 상기 최종 레이트를 상기 풀 레이트로 결정하고, 상기 제1 에지가 검출되지 않고, 상기 제2 에지가 검출된 경우, 상기 락 인에이블 신호에 응답하여 상기 최종 레이트를 상기 하프 레이트로 결정하고, 상기 제1 에지 및 상기 제2 에지가 검출된 경우, 상기 락 인에이블 신호에 응답하여 상기 최종 레이트를 상기 쿼터 레이트로 결정할 수 있다.
일 실시예에서, 상기 데드 존 교정 회로는, 상기 제4 위상 범위 내에서 상기 입력 데이터의 제3 에지를 더욱 검출하고, 상기 최종 레이트가 상기 풀 레이트로 결정된 경우, 상기 교정 인에이블 신호에 응답하여 상기 제1 에지, 상기 제2 에지 또는 상기 제3 에지가 검출될 때 상기 다중-위상 클록 신호가 상기 데드 존 내에서 락된 것으로 판단하고, 상기 최종 레이트가 상기 하프 레이트로 결정된 경우, 상기 교정 인에이블 신호에 응답하여 상기 제1 에지 또는 상기 제3 에지가 검출될 때 상기 다중-위상 클록 신호가 상기 데드 존 내에서 락된 것으로 판단하고, 상기 최종 레이트가 상기 쿼터 레이트로 결정된 경우, 상기 교정 인에이블 신호에 응답하여 상기 다중-위상 클록 신호가 상기 데드 존 내에서 락되지 않은 것으로 판단할 수 있다.
일 실시예에서, 상기 데드 존 교정 회로는, 상기 다중-위상 클록 신호가 상기 데드 존 내에서 락된 것으로 판단된 경우, 상기 다중-위상 클록 신호의 상기 위상을 변경하도록 상기 위상 고정 루프 회로에 포함된 루프 필터에 추가 차지 펌프 전류를 제공할 수 있다.
일 실시예에서, 상기 다중-위상 클록 신호의 하나의 주기에 상응하는 상기 다중-위상 클록 신호의 위상 범위가 제1 위상 범위, 제2 위상 범위, 제3 위상 범위 및 제4 위상 범위로 구분되고, 상기 데드 존 교정 회로는, 상기 제2 위상 범위 내에서의 상기 입력 데이터의 제1 에지, 상기 제3 위상 범위 내에서의 상기 입력 데이터의 제2 에지, 및 상기 제4 위상 범위 내에서의 상기 입력 데이터의 제3 에지를 검출하는 에지 검출 블록, 상기 락 인에이블 신호, 상기 제1 에지 및 상기 제2 에지에 기초하여 상기 최종 레이트를 결정하는 레이트 결정 블록, 상기 교정 인에이블 신호, 상기 최종 레이트, 상기 제1 에지, 상기 제2 에지 및 상기 제3 에지에 기초하여 상기 다중-위상 클록 신호가 상기 데드 존 내에서 락되었는지 여부를 판단하는 데드 존 검출 블록, 및 상기 다중-위상 클록 신호가 상기 데드 존 내에서 락된 것으로 판단된 경우, 상기 위상 고정 루프 회로에 포함된 루프 필터에 추가 차지 펌프 전류를 제공하는 데드 존 차지 펌프를 포함할 수 있다.
일 실시예에서, 상기 다중-위상 클록 신호는 서로 다른 위상들을 가지는 제1 내지 제8 클록 신호들을 포함하고, 상기 에지 검출 블록은, 상기 제3 클록 신호에 응답하여 상기 입력 데이터를 샘플링하는 제1 플립-플롭, 상기 제5 클록 신호에 응답하여 상기 입력 데이터를 샘플링하는 제2 플립-플롭, 상기 제7 클록 신호에 응답하여 상기 입력 데이터를 샘플링하는 제3 플립-플롭, 상기 제1 클록 신호에 응답하여 상기 입력 데이터를 샘플링하는 제4 플립-플롭, 상기 제1 플립-플롭의 출력 신호 및 상기 제2 플립-플롭의 출력 신호에 XOR 연산을 수행하여 상기 제1 에지를 검출하는 제1 XOR 게이트, 상기 제2 플립-플롭의 상기 출력 신호 및 상기 제3 플립-플롭의 출력 신호에 XOR 연산을 수행하여 상기 제2 에지를 검출하는 제2 XOR 게이트, 및 상기 제3 플립-플롭의 상기 출력 신호 및 상기 제4 플립-플롭의 출력 신호에 XOR 연산을 수행하여 상기 제3 에지를 검출하는 제3 XOR 게이트를 포함할 수 있다.
일 실시예에서, 상기 에지 검출 블록은, 상기 제1 플립-플롭과 상기 제1 XOR 게이트 사이에 위치하고, 상기 제4 클록 신호에 응답하여 상기 제1 플립-플롭의 상기 출력 신호를 샘플링하는 제5 플립-플롭, 상기 제2 플립-플롭과 상기 제1 XOR 게이트 사이에 위치하고, 상기 제6 클록 신호에 응답하여 상기 제2 플립-플롭의 상기 출력 신호를 샘플링하는 제6 플립-플롭, 상기 제2 플립-플롭과 상기 제2 XOR 게이트 사이에 위치하고, 상기 제6 클록 신호에 응답하여 상기 제2 플립-플롭의 상기 출력 신호를 샘플링하는 제7 플립-플롭, 상기 제3 플립-플롭과 상기 제2 XOR 게이트 사이에 위치하고, 상기 제6 클록 신호에 응답하여 상기 제3 플립-플롭의 상기 출력 신호를 샘플링하는 제8 플립-플롭, 상기 제3 플립-플롭과 상기 제3 XOR 게이트 사이에 위치하고, 상기 제8 클록 신호에 응답하여 상기 제3 플립-플롭의 상기 출력 신호를 샘플링하는 제9 플립-플롭, 및 상기 제4 플립-플롭과 상기 제3 XOR 게이트 사이에 위치하고, 상기 제8 클록 신호에 응답하여 상기 제4 플립-플롭의 상기 출력 신호를 샘플링하는 제10 플립-플롭을 더 포함할 수 있다.
일 실시예에서, 상기 레이트 결정 블록은, 상기 락 인에이블 신호에 응답하여 상기 제1 XOR 게이트의 출력 신호 또는 저 전원 전압을 선택적으로 출력하는 제1 멀티플렉서, 상기 락 인에이블 신호에 응답하여 상기 제2 XOR 게이트의 출력 신호 또는 상기 저 전원 전압을 선택적으로 출력하는 제2 멀티플렉서, 상기 제1 멀티플렉서의 출력 신호에 응답하여 고 전원 전압을 샘플링하여 제1 레이트 검출 신호를 생성하는 제11 플립-플롭, 및 상기 제2 멀티플렉서의 출력 신호에 응답하여 상기 고 전원 전압을 샘플링하여 제2 레이트 검출 신호를 생성하는 제12 플립-플롭을 포함할 수 있다.
일 실시예에서, 상기 디지털 블록은, 상기 제1 레이트 검출 신호 및 상기 제2 레이트 검출 신호가 모두 로우 레벨을 가지는 경우, 상기 최종 레이트로서 풀 레이트로 동작하도록 상기 멀티-레이트 위상 검출기를 제어하고, 상기 제1 레이트 검출 신호가 상기 로우 레벨을 가지고, 상기 제2 레이트 검출 신호가 하이 레벨을 가지는 경우, 상기 최종 레이트로서 하프 레이트로 동작하도록 상기 멀티-레이트 위상 검출기를 제어하고, 상기 제1 레이트 검출 신호 및 상기 제2 레이트 검출 신호가 모두 상기 하이 레벨을 가지는 경우, 상기 최종 레이트로서 쿼터 레이트로 동작하도록 상기 멀티-레이트 위상 검출기를 제어할 수 있다.
일 실시예에서, 상기 데드 존 검출 블록은, 상기 교정 인에이블 신호에 응답하여 제1 교정 신호로서 상기 제1 XOR 게이트의 출력 신호 또는 저 전원 전압을 선택적으로 출력하는 제3 멀티플렉서, 상기 교정 인에이블 신호에 응답하여 제2 교정 신호로서 상기 제2 XOR 게이트의 출력 신호 또는 상기 저 전원 전압을 선택적으로 출력하는 제4 멀티플렉서, 상기 교정 인에이블 신호에 응답하여 제3 교정 신호로서 상기 제3 XOR 게이트의 출력 신호 또는 상기 저 전원 전압을 선택적으로 출력하는 제5 멀티플렉서, 상기 제1 교정 신호, 상기 제2 교정 신호 및 상기 제3 교정 신호에 OR 연산을 수행하여 풀 레이트 교정 신호를 출력하는 제1 OR 게이트, 상기 제1 교정 신호 및 상기 제3 교정 신호에 OR 연산을 수행하여 하프 레이트 교정 신호를 출력하는 제2 OR 게이트, 및 상기 최종 레이트에 상응하는 최종 레이트 신호에 응답하여 데드 존 검출 신호로서 상기 풀 레이트 교정 신호, 상기 하프 레이트 교정 신호 또는 상기 저 전원 전압을 선택적으로 출력하는 제6 멀티플렉서를 포함할 수 있다.
일 실시예에서, 상기 데드 존 차지 펌프는, 상기 데드 존 검출 신호가 로우 레벨을 가지는 경우, 상기 루프 필터에 상기 추가 차지 펌프 전류를 제공하지 않고, 상기 데드 존 검출 신호가 하이 레벨을 가지는 경우, 상기 루프 필터에 상기 추가 차지 펌프 전류를 제공할 수 있다.
일 실시예에서, 상기 추가 차지 펌프 전류는 음의 전류이고, 상기 위상 고정 루프 회로는 상기 데드 존 차지 펌프에 의해 제공되는 상기 추가 차지 펌프 전류에 기초하여 상기 다중-위상 클록 신호의 상기 위상을 증가시킬 수 있다.
일 실시예에서, 상기 위상 고정 루프 회로는, 상기 입력 데이터와 상기 다중-위상 클록 신호의 위상 차를 검출하는 상기 멀티-레이트 위상 검출기, 상기 멀티-레이트 위상 검출기에 의해 검출된 상기 위상 차에 응답하여 차지 펌프 전류를 생성하는 차지 펌프, 상기 차지 펌프 전류를 필터링하여 제어 전압을 생성하는 루프 필터, 및 상기 제어 전압에 기초하여 상기 다중-위상 클록 신호를 생성하는 전압 제어 발진기를 포함할 수 있다.
일 실시예에서, 상기 다중-위상 클록 신호는 서로 다른 위상들을 가지는 제1 내지 제8 클록 신호들을 포함하고, 상기 멀티-레이트 위상 검출기는, 상기 제1 내지 제8 클록 신호들에 각각 응답하여 상기 입력 데이터를 샘플링하는 제1 내지 제8 플립-플롭들, 제1 입력 단자, 제2 입력 단자, 및 업 신호를 출력하는 제1 출력 단자를 포함하는 제1 XOR 게이트, 제3 입력 단자, 제4 입력 단자, 및 다운 신호를 출력하는 제2 출력 단자를 포함하는 제2 XOR 게이트, 상기 디지털 블록으로부터 수신된 디지털 코드에 응답하여 상기 제1 입력 단자에 상기 제1 플립-플롭의 출력 신호, 상기 제3 플립-플롭의 출력 신호, 상기 제5 플립-플롭의 출력 신호 또는 상기 제7 플립-플롭의 출력 신호를 제공하는 제1 스위칭 블록, 상기 디지털 코드에 응답하여 상기 제2 입력 단자 및 상기 제3 입력 단자에 상기 제2 플립-플롭의 출력 신호, 상기 제4 플립-플롭의 출력 신호, 상기 제6 플립-플롭의 출력 신호 또는 상기 제8 플립-플롭의 출력 신호를 제공하는 제2 스위칭 블록, 및 상기 디지털 코드에 응답하여 상기 제4 입력 단자에 상기 제3 플립-플롭의 상기 출력 신호, 상기 제5 플립-플롭의 상기 출력 신호, 상기 제7 플립-플롭의 상기 출력 신호 또는 상기 제1 플립-플롭의 상기 출력 신호를 제공하는 제3 스위칭 블록을 포함할 수 있다.
일 실시예에서, 상기 멀티-레이트 위상 검출기는, 상기 최종 레이트가 풀 레이트로 결정된 경우, 복원된 데이터로서 상기 제6 플립-플롭의 상기 출력 신호를 출력하고, 상기 최종 레이트가 하프 레이트로 결정된 경우, 상기 복원된 데이터로서 상기 제4 플립-플롭의 상기 출력 신호 및 상기 제8 플립-플롭의 상기 출력 신호를 출력하고, 상기 최종 레이트가 쿼터 레이트로 결정된 경우, 상기 복원된 데이터로서 상기 제1 플립-플롭의 상기 출력 신호, 상기 제3 플립-플롭의 상기 출력 신호, 상기 제5 플립-플롭의 상기 출력 신호 및 상기 제7 플립-플롭의 상기 출력 신호를 출력할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 복수의 화소들을 포함하는 표시 패널, 입력 데이터에 기초하여 다중-위상 클록 신호 및 복원된 데이터를 생성하는 클록 데이터 복원 회로를 포함하고, 상기 복수의 화소들에 상기 복원된 데이터에 상응하는 데이터 신호들을 제공하는 데이터 드라이버, 및 상기 데이터 드라이버에 상기 입력 데이터를 제공하는 컨트롤러를 포함한다. 상기 클록 데이터 복원 회로는, 상기 입력 데이터에 기초하여 상기 다중-위상 클록 신호를 생성하는 위상 고정 루프 회로로서, 복수의 레이트들로 동작 가능하고, 초기 구간에서 상기 복수의 레이트들 중 미리 결정된 하나인 초기 레이트로 동작하는 멀티-레이트 위상 검출기를 포함하는 상기 위상 고정 루프 회로, 상기 위상 고정 루프 회로의 락 상태를 검출하여 락 인에이블 신호를 생성하는 락 검출기, 상기 락 인에이블 신호에 응답하여 상기 복수의 레이트들 중 상기 입력 데이터의 데이터 레이트에 상응하는 최종 레이트를 결정하는 데드 존 교정 회로, 및 상기 최종 레이트로 동작하도록 상기 멀티-레이트 위상 검출기를 제어하고, 교정 인에이블 신호를 생성하는 디지털 블록을 포함한다. 상기 데드 존 교정 회로는 상기 교정 인에이블 신호에 응답하여 상기 다중-위상 클록 신호가 데드 존 내에서 락되었는지 여부를 판단하고, 상기 다중-위상 클록 신호가 상기 데드 존 내에서 락된 경우, 상기 다중-위상 클록 신호의 위상을 변경한다.
본 발명의 또 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치의 데이터 드라이버에 포함된 클록 데이터 복원 회로의 구동 방법에서, 복수의 레이트들로 동작 가능한 멀티-레이트 위상 검출기를 초기 구간에서 상기 복수의 레이트들 중 미리 결정된 하나인 초기 레이트로 동작시켜 입력 데이터에 기초하여 다중-위상 클록 신호가 생성되고, 상기 멀티-레이트 위상 검출기를 포함하는 위상 고정 루프 회로의 락 상태가 검출되며, 상기 복수의 레이트들 중 상기 입력 데이터의 데이터 레이트에 상응하는 최종 레이트가 결정되고, 상기 최종 레이트로 동작하도록 상기 멀티-레이트 위상 검출기가 제어되고, 상기 다중-위상 클록 신호가 데드 존 내에서 락되었는지 여부가 판단되며, 상기 다중-위상 클록 신호가 상기 데드 존 내에서 락된 경우, 상기 다중-위상 클록 신호의 위상이 변경된다.
일 실시예에서, 상기 멀티-레이트 위상 검출기의 상기 복수의 레이트들은 풀 레이트, 하프 레이트 및 쿼터 레이트를 포함하고, 상기 초기 레이트는 상기 풀 레이트일 수 있다.
본 발명의 실시예들에 따른 클록 데이터 복원 회로, 표시 장치, 및 클록 데이터 복원 회로의 구동 방법에서, 멀티-레이트 위상 검출기가 초기 구간에서 풀 레이트로 동작하고, 데드 존 교정 회로가 락 인에이블 신호에 응답하여 데이터 레이트에 상응하는 최종 레이트를 결정하며, 상기 멀티-레이트 위상 검출기가 상기 최종 레이트로 동작하고, 상기 데드 존 교정 회로가 교정 인에이블 신호에 응답하여 다중-위상 클록 신호가 데드 존 내에서 락된 경우 상기 다중-위상 클록 신호의 위상을 변경하는 데드 존 교정 동작을 수행할 수 있다. 이에 따라, 상기 다중-위상 클록 신호가 상기 데드 존 내에서 락되는 것이 방지되고, 복원된 데이터의 에러가 방지되며, 상기 클록 데이터 복원 회로의 사이즈 및 소비 전력이 감소될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 클록 데이터 복원 회로를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 클록 데이터 복원 회로에 포함된 위상 고정 루프 회로의 일 예를 나타내는 블록도이다.
도 3는 도 2의 위상 고정 루프 회로에 포함된 멀티-레이트 위상 검출기의 일 예를 나타내는 블록도이다.
도 4는 위상 검출 레이트에 따른 디지털 코드의 예들을 나타내는 도면이다.
도 5는 풀 레이트, 하프 레이트 및 쿼터 레이트로 동작하는 멀티-레이트 위상 검출기의 위상 검출의 예들을 설명하기 위한 타이밍도이다.
도 6은 데드 존 교정 회로를 포함하지 않는 클록 데이터 복원 회로에서의 다중-위상 클록 신호의 락 포인트 및 데드 존의 예들을 나타내는 도면이다.
도 7은 본 발명의 실시예들에 따른 클록 데이터 복원 회로에 포함된 멀티-레이트 위상 검출기의 초기 구간에서의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 실시예들에 따른 클록 데이터 복원 회로에 포함된 데드 존 교정 회로의 일 예를 나타내는 블록도이다.
도 9는 제1 레이트 검출 신호 및 제2 레이트 검출 신호에 따른 최종 레이트의 일 예를 설명하기 위한 도면이다.
도 10은 최종 레이트 신호, 제1 교정 신호, 제2 교정 신호 및 제3 교정 신호에 따른 데드 존 검출 신호의 일 예를 설명하기 위한 도면이다.
도 11은 본 발명의 실시예들에 따른 클록 데이터 복원 회로에서의 다중-위상 클록 신호의 락 포인트 및 데드 존의 예들을 나타내는 도면이다.
도 12는 본 발명의 실시예들에 따른 클록 데이터 복원 회로의 구동 방법을 나타내는 순서도이다.
도 13은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 클록 데이터 복원 회로를 나타내는 블록도이고, 도 2는 본 발명의 실시예들에 따른 클록 데이터 복원 회로에 포함된 위상 고정 루프 회로의 일 예를 나타내는 블록도이고, 도 3는 도 2의 위상 고정 루프 회로에 포함된 멀티-레이트 위상 검출기의 일 예를 나타내는 블록도이고, 도 4는 위상 검출 레이트에 따른 디지털 코드의 예들을 나타내는 도면이고, 도 5는 풀 레이트, 하프 레이트 및 쿼터 레이트로 동작하는 멀티-레이트 위상 검출기의 위상 검출의 예들을 설명하기 위한 타이밍도이고, 도 6은 데드 존 교정 회로를 포함하지 않는 클록 데이터 복원 회로에서의 다중-위상 클록 신호의 락 포인트 및 데드 존의 예들을 나타내는 도면이고, 도 7은 본 발명의 실시예들에 따른 클록 데이터 복원 회로에 포함된 멀티-레이트 위상 검출기의 초기 구간에서의 동작을 설명하기 위한 타이밍도이고, 도 8은 본 발명의 실시예들에 따른 클록 데이터 복원 회로에 포함된 데드 존 교정 회로의 일 예를 나타내는 블록도이고, 도 9는 제1 레이트 검출 신호 및 제2 레이트 검출 신호에 따른 최종 레이트의 일 예를 설명하기 위한 도면이고, 도 10은 최종 레이트 신호, 제1 교정 신호, 제2 교정 신호 및 제3 교정 신호에 따른 데드 존 검출 신호의 일 예를 설명하기 위한 도면이고, 도 11은 본 발명의 실시예들에 따른 클록 데이터 복원 회로에서의 다중-위상 클록 신호의 락 포인트 및 데드 존의 예들을 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 표시 장치의 데이터 드라이버에 포함된 클록 데이터 복원 회로(100)는 입력 데이터(DAT)에 기초하여 다중-위상 클록 신호(MPCK)를 생성하는 위상 고정 루프 회로(110), 위상 고정 루프 회로(110)의 락 상태를 검출하는 락 검출기(170), 위상 고정 루프 회로(110)에 포함된 멀티-레이트 위상 검출기(120)에 디지털 코드(DCODE)를 제공하는 디지털 블록(180), 및 다중-위상 클록 신호(MPCK)에 대한 데드 존 교정(Dead Zone Calibration) 동작을 수행하는 데드 존 교정 회로(200)를 포함할 수 있다.
위상 고정 루프 회로(110)는 상기 표시 장치의 컨트롤러(예를 들어, 타이밍 컨트롤러(Timing Controller; TCON)로부터 입력 데이터(DAT)를 수신하고, 입력 데이터(DAT)에 기초하여 다중-위상 클록 신호(MPCK)를 생성하며, 다중-위상 클록 신호(MPCK)에 응답하여 입력 데이터(DAT)를 샘플링함으로써 복원된 데이터(RDAT)를 생성할 수 있다. 다중-위상 클록 신호(MPCK)는 서로 다른 위상들을 가지는 복수의 클록 신호들을 포함할 수 있다. 예를 들어, 다중-위상 클록 신호(MPCK)는, 하나의 주기를 8개로 등분한 시점들에서 에지들을 가지는, 즉 상기 하나의 주기에 상응하는 360도의 위상을 8개로 등분한 위상들을 가지는 제1 내지 제8 클록 신호들을 포함할 수 있다.
일 실시예에서, 위상 고정 루프 회로(110)는 상기 데이터 드라이버에 의해 구동되는 표시 패널의 해상도 및/또는 프레임 주파수에 따라 다양한 데이터 레이트들(DR1, DR2, DR3) 중 하나로 입력 데이터(DAT)를 수신할 수 있다. 예를 들어, 위상 고정 루프 회로(110)는, 상기 표시 패널이 4K UHD(Ultra High Definition) 해상도를 가지고, 약 60Hz의 프레임 주파수로 구동되는 경우, 약 1Gbps의 제1 데이터 레이트(DR1)로 입력 데이터(DAT)를 수신하고, 상기 표시 패널이 상기 4K UHD 해상도를 가지고, 약 120Hz의 프레임 주파수로 구동되는 경우, 제1 데이터 레이트(DR1)의 두 배인, 약 2Gbps의 제2 데이터 레이트(DR2)로 입력 데이터(DAT)를 수신하고, 상기 표시 패널이 8K UHD 해상도를 가지고, 약 120Hz의 상기 프레임 주파수로 구동되는 경우, 제2 데이터 레이트(DR2)의 두 배인, 약 4Gbps의 제3 데이터 레이트(DR3)로 입력 데이터(DAT)를 수신할 수 있다. 이러한 입력 데이터(DAT)의 다양한 데이터 레이트들(DR1, DR2, DR3)을 지원하도록, 위상 고정 루프 회로(110)는 복수의 레이트들로 동작 가능한 멀티-레이트 위상 검출기(120)를 포함할 수 있다.
일 실시예에서, 도 2에 도시된 바와 같이, 위상 고정 루프 회로(110)는 멀티-레이트 위상 검출기(120), 차지 펌프(140), 루프 필터(150) 및 전압 제어 발진기(160)를 포함할 수 있다. 멀티-레이트 위상 검출기(120)는 입력 데이터(DAT)와 다중-위상 클록 신호(MPCK)의 위상 차를 검출하고, 상기 위상 차에 상응하는 신호(예를 들어, 업 신호(UP) 및/또는 다운 신호(DN))를 생성할 수 있다. 예를 들어, 멀티-레이트 위상 검출기(120)는 입력 데이터(DAT)가 다중-위상 클록 신호(MPCK)를 앞서는(lead) 경우 업 신호(UP)를 생성하고, 다중-위상 클록 신호(MPCK)가 입력 데이터(DAT)를 앞서는 경우 다운 신호(DN)를 생성할 수 있다. 차지 펌프(140)는 멀티-레이트 위상 검출기(120)에 의해 검출된 상기 위상 차에 응답하여 차지 펌프 전류(ICP)를 생성할 수 있다. 예를 들어, 차지 펌프(140)는 업 신호(UP)에 응답하여 루프 필터(150)에 양의 차지 펌프 전류(ICP)를 제공하고, 다운 신호(DN)에 응답하여 루프 필터(150)에 음의 차지 펌프 전류(ICP)를 제공, 즉 루프 필터(150)로부터 차지 펌프 전류(ICP)를 끌어당길(draw) 수 있다. 루프 필터(150)는 차지 펌프 전류(ICP)를 필터링하여 제어 전압(VC)을 생성할 수 있다. 예를 들어, 루프 필터(150)는 양의 차지 펌프 전류(ICP)에 응답하여 제어 전압(VC)을 증가시키고, 음의 차지 펌프 전류(ICP)에 응답하여 제어 전압(VC)을 감소시킬 수 있다. 또한, 일 실시예에서, 루프 필터(150)는 다중-위상 클록 신호(MPCK)의 고주파 노이즈 성분을 제거할 수 있다. 전압 제어 발진기(160)는 제어 전압(VC)에 기초하여 다중-위상 클록 신호(MPCK)를 생성할 수 있다. 예를 들어, 전압 제어 발진기(160)는 제어 전압(VC)이 증가되면 다중-위상 클록 신호(MPCK)의 위상을 감소시키고, 제어 전압(VC)이 감소되면 다중-위상 클록 신호(MPCK)의 위상을 증가시킬 수 있다. 일 실시예에서, 전압 제어 발진기(160)는, 다중-위상 클록 신호(MPCK)로서, 서로 다른 위상들을 가지는 제1 내지 제8 클록 신호들(CK0, CK45, CK90, CK135, CK180, CK225, CK270, CK315)을 생성하는 8-위상(8-PHASE) 전압 제어 발진기일 수 있다. 예를 들어, 제1 클록 신호(CK0)는 약 0도의 위상을 가지고, 제2 클록 신호(CK45)는 약 45도의 위상을 가지고, 제3 클록 신호(CK90)는 약 90도의 위상을 가지고, 제4 클록 신호(CK135)는 약 135도의 위상을 가지고, 제5 클록 신호(CK180)는 약 180도의 위상을 가지고, 제6 클록 신호(CK225)는 약 225도의 위상을 가지고, 제7 클록 신호(CK270)는 약 270도의 위상을 가지고, 제8 클록 신호(CK315)는 약 315도의 위상을 가질 수 있다.
멀티-레이트 위상 검출기(120)는 복수의 레이트들 중 하나로 동작 가능할 수 있다. 일 실시예에서, 멀티-레이트 위상 검출기(120)는 입력 데이터(DAT)의 제1 데이터 레이트(DR1)에 상응하는 풀 레이트(FULL RATE), 제1 데이터 레이트(DR1)의 두 배인 제2 데이터 레이트(DR2)에 상응하는 하프 레이트(HALF RATE), 및 제2 데이터 레이트(DR2)의 두 배인 제3 데이터 레이트(DR3)에 상응하는 쿼터 레이트(QUARTER RATE)로 동작할 수 있다. 일 실시예에서, 풀 레이트(FULL RATE), 하프 레이트(HALF RATE) 및 쿼터 레이트(QUARTER RATE)로 동작 가능하도록, 도 3에 도시된 바와 같이, 멀티-레이트 위상 검출기(120)는 제1 내지 제8 플립-플롭들(121 내지 128), 제1 내지 제3 스위칭 블록들(131, 133, 135), 및 제1 및 제2 XOR 게이트들(137, 139)을 포함할 수 있다.
제1 내지 제8 플립-플롭들(121 내지 128)은 제1 내지 제8 클록 신호들(CK0, CK45, CK90, CK135, CK180, CK225, CK270, CK315)에 각각 응답하여 입력 데이터(DAT)를 샘플링할 수 있다. 예를 들어, 제1 플립-플롭(121)은 약 0도의 위상을 가지는 제1 클록 신호(CK0)에 응답하여 입력 데이터(DAT)를 샘플링하고, 제2 플립-플롭(122)은 약 45도의 위상을 가지는 제2 클록 신호(CK45)에 응답하여 입력 데이터(DAT)를 샘플링하고, 제3 플립-플롭(123)은 약 90도의 위상을 가지는 제3 클록 신호(CK90)에 응답하여 입력 데이터(DAT)를 샘플링하고, 제4 플립-플롭(124)은 약 135도의 위상을 가지는 제4 클록 신호(CK135)에 응답하여 입력 데이터(DAT)를 샘플링하고, 제5 플립-플롭(125)은 약 180도의 위상을 가지는 제5 클록 신호(CK180)에 응답하여 입력 데이터(DAT)를 샘플링하고, 제6 플립-플롭(126)은 약 225도의 위상을 가지는 제6 클록 신호(CK225)에 응답하여 입력 데이터(DAT)를 샘플링하고, 제7 플립-플롭(127)은 약 270도의 위상을 가지는 제7 클록 신호(CK270)에 응답하여 입력 데이터(DAT)를 샘플링하고, 제8 플립-플롭(128)은 약 315도의 위상을 가지는 제8 클록 신호(CK315)에 응답하여 입력 데이터(DAT)를 샘플링할 수 있다.
제1 스위칭 블록(131)은 디지털 블록(180)으로부터 수신된 디지털 코드(DCODE)에 응답하여 제1 XOR 게이트(137)의 제1 입력 단자에 제1 플립-플롭(121)의 출력 신호, 제3 플립-플롭(123)의 출력 신호, 제5 플립-플롭(125)의 출력 신호 또는 제7 플립-플롭(127)의 출력 신호를 제공할 수 있다. 예를 들어, 디지털 코드(DCODE)는 제1 내지 제4 디지털 신호들(D1 내지 D4)를 포함하고, 제1 스위칭 블록(131)은 제1 내지 제4 스위치들(SW1 내지 SW4)를 포함할 수 있다. 제1 스위치(SW1)는 제1 디지털 신호(D1)에 응답하여 상기 제1 입력 단자에 제1 플립-플롭(121)의 상기 출력 신호를 전송하고, 제2 스위치(SW2)는 제2 디지털 신호(D2)에 응답하여 상기 제1 입력 단자에 제3 플립-플롭(123)의 상기 출력 신호를 전송하고, 제3 스위치(SW3)는 제3 디지털 신호(D3)에 응답하여 상기 제1 입력 단자에 제5 플립-플롭(125)의 상기 출력 신호를 전송하고, 제4 스위치(SW4)는 제4 디지털 신호(D4)에 응답하여 상기 제1 입력 단자에 제7 플립-플롭(127)의 상기 출력 신호를 전송할 수 있다.
제2 스위칭 블록(133)은 디지털 코드(DCODE)에 응답하여 제1 XOR 게이트(137)의 제2 입력 단자 및 제2 XOR 게이트(139)의 제3 입력 단자에 제2 플립-플롭(122)의 출력 신호, 제4 플립-플롭(124)의 출력 신호, 제6 플립-플롭(126)의 출력 신호 또는 제8 플립-플롭(128)의 출력 신호를 제공할 수 있다. 예를 들어, 제2 스위칭 블록(133)은 제5 내지 제8 스위치들(SW5 내지 SW8)를 포함할 수 있다. 제5 스위치(SW5)는 제1 디지털 신호(D1)에 응답하여 상기 제2 및 제3 입력 단자들에 제2 플립-플롭(122)의 상기 출력 신호를 전송하고, 제6 스위치(SW6)는 제2 디지털 신호(D2)에 응답하여 상기 제2 및 제3 입력 단자들에 제4 플립-플롭(124)의 상기 출력 신호를 전송하고, 제7 스위치(SW7)는 제3 디지털 신호(D3)에 응답하여 상기 제2 및 제3 입력 단자들에 제6 플립-플롭(126)의 상기 출력 신호를 전송하고, 제8 스위치(SW8)는 제4 디지털 신호(D4)에 응답하여 상기 제2 및 제3 입력 단자들에 제8 플립-플롭(128)의 상기 출력 신호를 전송할 수 있다.
제3 스위칭 블록(135)은 디지털 코드(DCODE)에 응답하여 제2 XOR 게이트(139)의 제4 입력 단자에 제3 플립-플롭(123)의 상기 출력 신호, 제5 플립-플롭(125)의 상기 출력 신호, 제7 플립-플롭(127)의 상기 출력 신호 또는 제1 플립-플롭(121)의 상기 출력 신호를 제공할 수 있다. 예를 들어, 제3 스위칭 블록(135)은 제9 내지 제12 스위치들(SW9 내지 SW12)를 포함할 수 있다. 제9 스위치(SW9)는 제1 디지털 신호(D1)에 응답하여 상기 제4 입력 단자에 제3 플립-플롭(123)의 상기 출력 신호를 전송하고, 제10 스위치(SW10)는 제2 디지털 신호(D2)에 응답하여 상기 제4 입력 단자에 제5 플립-플롭(125)의 상기 출력 신호를 전송하고, 제11 스위치(SW11)는 제3 디지털 신호(D3)에 응답하여 상기 제4 입력 단자에 제7 플립-플롭(127)의 상기 출력 신호를 전송하고, 제12 스위치(SW12)는 제4 디지털 신호(D4)에 응답하여 상기 제4 입력 단자에 제1 플립-플롭(121)의 상기 출력 신호를 전송할 수 있다.
제1 XOR 게이트(137)는 상기 제1 입력 단자에서 제1 스위칭 블록(131)의 출력 신호를 수신하고, 상기 제2 입력 단자에서 제2 스위칭 블록(133)의 출력 신호를 수신하고, 제1 스위칭 블록(131)의 상기 출력 신호 및 제2 스위칭 블록(133)의 상기 출력 신호에 XOR 연산을 수행하여 업 신호(UP)를 생성하고, 제1 출력 단자에서 업 신호(UP)를 출력할 수 있다.
또한, 제2 XOR 게이트(139)는 상기 제3 입력 단자에서 제2 스위칭 블록(133)의 상기 출력 신호를 수신하고, 상기 제4 입력 단자에서 제3 스위칭 블록(135)의 출력 신호를 수신하고, 제2 스위칭 블록(133)의 상기 출력 신호 및 제3 스위칭 블록(135)의 상기 출력 신호에 XOR 연산을 수행하여 다운 신호(DN)를 생성하고, 제2 출력 단자에서 다운 신호(DN)를 출력할 수 있다.
멀티-레이트 위상 검출기(120)를 입력 데이터(DAT)의 제1 데이터 레이트(DR1)에 상응하는 풀 레이트(FULL RATE)로 구동시키도록, 도 4에 도시된 바와 같이, 디지털 블록(180)은 멀티-레이트 위상 검출기(120)에 "1000"의 디지털 코드(DCODE)를 제공할 수 있다. 예를 들어, 멀티-레이트 위상 검출기(120)는 하이 레벨의 제1 디지털 신호(D1) 및 로우 레벨의 제2, 제3 및 제4 디지털 신호들(D2, D3, D4)을 수신할 수 있다. 상기 하이 레벨의 제1 디지털 신호(D1) 및 상기 로우 레벨의 제2, 제3 및 제4 디지털 신호들(D2, D3, D4)에 응답하여, 제1 스위칭 블록(131)은 제1 플립-플롭(121)의 상기 출력 신호, 즉 약 0도의 위상에서 샘플링된 입력 데이터(DAT)를 출력하고, 제2 스위칭 블록(133)은 제2 플립-플롭(122)의 상기 출력 신호, 즉 약 45도의 위상에서 샘플링된 입력 데이터(DAT)를 출력하고, 제3 스위칭 블록(133)은 제3 플립-플롭(123)의 상기 출력 신호, 즉 약 90도의 위상에서 샘플링된 입력 데이터(DAT)를 출력할 수 있다. 제1 XOR 게이트(137)는 제1 스위칭 블록(131)의 상기 출력 신호, 즉 약 0도의 위상에서 샘플링된 입력 데이터(DAT), 및 제2 스위칭 블록(133)의 상기 출력 신호, 즉 약 45도의 위상에서 샘플링된 입력 데이터(DAT)에 XOR 연산을 수행하여 업 신호(UP)를 생성할 수 있다. 이에 따라, 업 신호(UP)는 입력 데이터(DAT)가 다중-위상 클록 신호(MPCK)의 약 0도 내지 약 45도의 위상 범위 내에서 에지를 가지는 경우 하이 레벨을 가질 수 있다. 한편, 상기 하이 레벨을 가지는 업 신호(UP)는 입력 데이터(DAT)가 다중-위상 클록 신호(MPCK), 즉 약 45도의 위상을 가지는 제2 클록 신호(CK45)보다 앞서는 것을 나타내고, 위상 고정 루프 회로(110)는 상기 하이 레벨을 가지는 업 신호(UP)에 응답하여 다중-위상 클록 신호(MPCK)의 위상을 감소시킬 수 있다. 또한, 제2 XOR 게이트(139)는 제2 스위칭 블록(133)의 상기 출력 신호, 즉 약 45도의 위상에서 샘플링된 입력 데이터(DAT), 및 제3 스위칭 블록(135)의 상기 출력 신호, 즉 약 90도의 위상에서 샘플링된 입력 데이터(DAT)에 XOR 연산을 수행하여 다운 신호(DN)를 생성할 수 있다. 이에 따라, 다운 신호(DN)는 입력 데이터(DAT)가 다중-위상 클록 신호(MPCK)의 약 45도 내지 약 90도의 위상 범위 내에서 에지를 가지는 경우 하이 레벨을 가질 수 있다. 한편, 상기 하이 레벨을 가지는 다운 신호(DN)는 다중-위상 클록 신호(MPCK), 즉 약 45도의 위상을 가지는 제2 클록 신호(CK45)가 입력 데이터(DAT)보다 앞서는 것을 나타내고, 위상 고정 루프 회로(110)는 상기 하이 레벨을 가지는 다운 신호(DN)에 응답하여 다중-위상 클록 신호(MPCK)의 위상을 증가시킬 수 있다. 이러한 방식으로, 도 5의 310에 도시된 바와 같이, 멀티-레이트 위상 검출기(120)는, 입력 데이터(DAT)의 약 1Gbps의 제1 데이터 레이트(DR1)에 상응하는 풀 레이트(FULL RATE)로 구동될 때, 다중-위상 클록 신호(MPCK)(예를 들어, 제1 클록 신호(CK0))의 매 주기(PED)마다 입력 데이터(DAT)와 다중-위상 클록 신호(MPCK)의 위상 차를 검출하는 위상 검출을 한 번 수행할 수 있다. 또한, 일 실시예에서, 멀티-레이트 위상 검출기(120)가 풀 레이트(FULL RATE)로 구동할 때, 예를 들어 입력 데이터(DAT)가 약 45도의 위상에서 에지를 가지도록 다중-위상 클록 신호(MPCK)의 위상이 조절될 때, 멀티-레이트 위상 검출기(120)는 복원된 데이터(RDAT)로서 제6 플립-플롭(126)의 상기 출력 신호, 즉 약 225도의 위상에서 샘플링된 입력 데이터(DAT)를 출력할 수 있다.
또한, 멀티-레이트 위상 검출기(120)를 입력 데이터(DAT)의 제2 데이터 레이트(DR2)에 상응하는 하프 레이트(HALF RATE)로 구동시키도록, 도 4에 도시된 바와 같이, 디지털 블록(180)은 멀티-레이트 위상 검출기(120)에 하나의 주기(PED) 내에서 "1000" 및 "0010"으로 교번하는 디지털 코드(DCODE)를 제공할 수 있다. 예를 들어, 멀티-레이트 위상 검출기(120)는 주기(PED)의 제1 절반에서 상기 하이 레벨의 제1 디지털 신호(D1) 및 상기 로우 레벨의 제2, 제3 및 제4 디지털 신호들(D2, D3, D4)을 수신하고, 주기(PED)의 제2 절반에서 상기 하이 레벨의 제3 디지털 신호(D3) 및 상기 로우 레벨의 제1, 제2 및 제4 디지털 신호들(D1, D2, D4)을 수신할 수 있다. 이 경우, 멀티-레이트 위상 검출기(120)는 입력 데이터(DAT)가 약 0도 내지 약 45도의 위상 범위 내에서 에지를 가지는 경우 업 신호(UP)를 출력하고, 입력 데이터(DAT)가 약 45도 내지 약 90도의 위상 범위 내에서 에지를 가지는 경우 다운 신호(DN)를 출력하고, 입력 데이터(DAT)가 약 180도 내지 약 225도의 위상 범위 내에서 에지를 가지는 경우 업 신호(UP)를 출력하고, 입력 데이터(DAT)가 약 225도 내지 약 270도의 위상 범위 내에서 에지를 가지는 경우 다운 신호(DN)를 출력할 수 있다. 이에 따라, 도 5의 330에 도시된 바와 같이, 멀티-레이트 위상 검출기(120)는, 입력 데이터(DAT)의 약 2Gbps의 제2 데이터 레이트(DR2)에 상응하는 하프 레이트(HALF RATE)로 구동될 때, 다중-위상 클록 신호(MPCK)의 매 절반 주기마다 상기 위상 검출을 수행하고, 즉 다중-위상 클록 신호(MPCK)의 매 주기(PED)마다 상기 위상 검출을 두 번 수행할 수 있다. 또한, 일 실시예에서, 멀티-레이트 위상 검출기(120)가 하프 레이트(HALF RATE)로 구동할 때, 예를 들어 입력 데이터(DAT)가 약 45도 및 약 225도의 위상들에서 에지를 가지도록 다중-위상 클록 신호(MPCK)의 위상이 조절될 때, 멀티-레이트 위상 검출기(120)는 복원된 데이터(RDAT)로서 제4 플립-플롭(124)의 상기 출력 신호, 즉 약 135도의 위상에서 샘플링된 입력 데이터(DAT), 및 제8 플립-플롭(128)의 상기 출력 신호, 약 315도의 위상에서 샘플링된 입력 데이터(DAT)를 출력할 수 있다.
또한, 멀티-레이트 위상 검출기(120)를 입력 데이터(DAT)의 제3 데이터 레이트(DR3)에 상응하는 쿼터 레이트(QUARTER RATE)로 구동시키도록, 도 4에 도시된 바와 같이, 디지털 블록(180)은 멀티-레이트 위상 검출기(120)에 하나의 주기(PED) 내에서 "1000", "0100", "0010"및 "0001"로 교번하는 디지털 코드(DCODE)를 제공할 수 있다. 예를 들어, 멀티-레이트 위상 검출기(120)는 주기(PED)의 제1 1/4에서 상기 하이 레벨의 제1 디지털 신호(D1) 및 상기 로우 레벨의 제2, 제3 및 제4 디지털 신호들(D2, D3, D4)을 수신하고, 주기(PED)의 제2 1/4에서 상기 하이 레벨의 제2 디지털 신호(D2) 및 상기 로우 레벨의 제1, 제3 및 제4 디지털 신호들(D1, D3, D4)을 수신하고, 주기(PED)의 제3 1/4에서 상기 하이 레벨의 제3 디지털 신호(D3) 및 상기 로우 레벨의 제1, 제2 및 제4 디지털 신호들(D1, D2, D4)을 수신하고, 주기(PED)의 제4 1/4에서 상기 하이 레벨의 제4 디지털 신호(D4) 및 상기 로우 레벨의 제1, 제2 및 제3 디지털 신호들(D1, D2, D3)을 수신할 수 있다. 이 경우, 멀티-레이트 위상 검출기(120)는 입력 데이터(DAT)가 약 0도 내지 약 45도의 위상 범위 내에서 에지를 가지는 경우 업 신호(UP)를 출력하고, 입력 데이터(DAT)가 약 45도 내지 약 90도의 위상 범위 내에서 에지를 가지는 경우 다운 신호(DN)를 출력하고, 약 90도 내지 약 135도의 위상 범위 내에서 에지를 가지는 경우 업 신호(UP)를 출력하고, 입력 데이터(DAT)가 약 135도 내지 약 180도의 위상 범위 내에서 에지를 가지는 경우 다운 신호(DN)를 출력하고, 입력 데이터(DAT)가 약 180도 내지 약 225도의 위상 범위 내에서 에지를 가지는 경우 업 신호(UP)를 출력하고, 입력 데이터(DAT)가 약 225도 내지 약 270도의 위상 범위 내에서 에지를 가지는 경우 다운 신호(DN)를 출력하고, 입력 데이터(DAT)가 약 270도 내지 약 315도의 위상 범위 내에서 에지를 가지는 경우 업 신호(UP)를 출력하고, 입력 데이터(DAT)가 약 315도 내지 약 360도의 위상 범위 내에서 에지를 가지는 경우 다운 신호(DN)를 출력할 수 있다. 이에 따라, 도 5의 350에 도시된 바와 같이, 멀티-레이트 위상 검출기(120)는, 입력 데이터(DAT)의 약 4Gbps의 제3 데이터 레이트(DR3)에 상응하는 쿼터 레이트(QUARTER RATE)로 구동될 때, 다중-위상 클록 신호(MPCK)의 매 1/4 주기마다 상기 위상 검출을 수행하고, 즉 다중-위상 클록 신호(MPCK)의 매 주기(PED)마다 상기 위상 검출을 네 번 수행할 수 있다. 또한, 일 실시예에서, 멀티-레이트 위상 검출기(120)가 쿼터 레이트(QUARTER RATE)로 구동할 때, 예를 들어 입력 데이터(DAT)가 약 45도, 약 135도, 약 225도 및 약 315도의 위상들에서 에지를 가지도록 다중-위상 클록 신호(MPCK)의 위상이 조절될 때, 멀티-레이트 위상 검출기(120)는 복원된 데이터(RDAT)로서 제1 플립-플롭(121)의 상기 출력 신호, 즉 약 0도의 위상에서 샘플링된 입력 데이터(DAT), 제3 플립-플롭(123)의 상기 출력 신호, 즉 약 90도의 위상에서 샘플링된 입력 데이터(DAT), 제5 플립-플롭(125)의 상기 출력 신호, 즉 약 180도의 위상에서 샘플링된 입력 데이터(DAT), 및 제7 플립-플롭(127)의 상기 출력 신호, 약 270도의 위상에서 샘플링된 입력 데이터(DAT)를 출력할 수 있다.
한편, 도 2에는 위상 고정 루프 회로(110)의 구성의 일 예가 도시되어 있으나, 본 발명의 실시예들에 따른 위상 고정 루프 회로(110)의 구성은 도 2의 예에 한정되지 않는다. 또한, 도 3에는 멀티-레이트 위상 검출기(120)의 구성의 일 예가 도시되어 있으나, 본 발명의 실시예들에 따른 멀티-레이트 위상 검출기(120)의 구성은 도 3의 예에 한정되지 않는다.
한편, 클록 데이터 복원 회로(100)가 데드 존 교정 회로(200)를 포함하지 않는 경우, 도 6에 도시된 바와 같이, 다중-위상 클록 신호(MPCK)가 일반 락 포인트(NLP)가 아닌, 데드 존(DZ1, DZ2) 내에서 락될 수 있다. 예를 들어, 도 6의 410으로 도시된 바와 같이, 멀티-레이트 위상 검출기(120)가 제1 데이터 레이트(DR1)에 상응하는 풀 레이트(FULL RATE)로 구동할 때, 다중-위상 클록 신호(MPCK), 예를 들어 제2 클록 신호(CK45)가 입력 데이터(DAT)보다 약 0UI(Unit Interval) 내지 약 0.125UI만큼 뒤처진 경우, 즉 약 0도 내지 약 45도만큼 큰 위상을 가지는 경우, 업 신호(UP)가 다운 신호(DN)보다 높은 레벨을 가지고, 양의 차지 펌프 전류(ICP)가 제공되며, 다중-위상 클록 신호(MPCK)의 위상이 감소될 수 있다. 여기서, 상기 UI(Unit Interval)는 입력 데이터(DAT)의 각 비트의 폭 또는 시간에 상응할 수 있다. 또한, 제2 클록 신호(CK45)가 입력 데이터(DAT)보다 약 0UI 내지 약 0.125UI만큼 앞선 경우, 즉 약 0도 내지 약 45도만큼 작은 위상을 가지는 경우, 다운 신호(DN)가 업 신호(UP)보다 높은 레벨을 가지고, 음의 차지 펌프 전류(ICP)가 제공되며, 다중-위상 클록 신호(MPCK)의 위상이 증가될 수 있다. 이에 따라, 제2 클록 신호(CK45)가 입력 데이터(DAT)에 대하여 약 -0.125UI 내지 약 0.125UI, 즉 약 -45도 내지 약 45도의 위상 차(또는 약 0UI 내지 약 0.125UI 및 약 0.875UI 내지 약 1UI, 즉 약 0도 내지 약 45도 및 약 315도 내지 약 360도의 위상 차)를 가지는 경우, 다중-위상 클록 신호(MPCK)는 제2 클록 신호(CK45)가 입력 데이터(DAT)에 대하여 약 0UI, 즉 약 0도의 위상 차를 가지도록 조절되고, 일반 락 포인트(NLP)에서 락될 수 있다. 그러나, 제2 클록 신호(CK45)가 입력 데이터(DAT)에 대하여 약 0.125UI 내지 약 0.875UI, 즉 약 45도 내지 약 315도의 위상 차를 가지는 경우, 차지 펌프 전류(ICP)가 생성되지 않고, 다중-위상 클록 신호(MPCK)가 조절되지 않으며, 일반 락 포인트(NLP)에서 락되지 않을 수 있다. 이에 따라, 멀티-레이트 위상 검출기(120)가 풀 레이트(FULL RATE)로 구동할 때, 약 45도 내지 약 315도의 제1 데드 존(DZ1)이 존재할 수 있다. 또한, 도 6의 430으로 도시된 바와 같이, 멀티-레이트 위상 검출기(120)가 제2 데이터 레이트(DR2)에 상응하는 하프 레이트(HALF RATE)로 구동할 때, 다중-위상 클록 신호(MPCK), 예를 들어 제2 클록 신호(CK45)가 입력 데이터(DAT)에 약 0UI 내지 약 0.25UI 및 약 0.75UI 내지 약 1UI, 즉 약 0도 내지 약 90도 및 약 270도 내지 약 360도의 위상 차를 가지는 경우, 다중-위상 클록 신호(MPCK)는 일반 락 포인트(NLP)에서 락될 수 있다. 그러나, 멀티-레이트 위상 검출기(120)가 하프 레이트(HALF RATE)로 구동할 때, 약 90도 내지 약 270도의 제2 데드 존(DZ2)이 존재할 수 있다. 한편, 도 6의 450으로 도시된 바와 같이, 멀티-레이트 위상 검출기(120)가 제3 데이터 레이트(DR3)에 상응하는 쿼터 레이트(QUARTER RATE)로 구동할 때, 다중-위상 클록 신호(MPCK)는 일반 락 포인트(NLP)에서 락될 수 있고, 데드 존이 존재하지 않을 수 있다.
그러나, 본 발명의 실시예들에 따른 데드 존 교정 회로(200)를 포함하는 클록 데이터 복원 회로(100)에서는, 다중-위상 클록 신호(MPCK)가 제1 및 제2 데드 존들(DZ1, DZ2) 내에서 락되지 않도록, 멀티-레이트 위상 검출기(120)는 초기 구간에서 입력 데이터(DAT)의 데이터 레이트와 무관하게 미리 결정된 초기 레이트로 동작하고, 다중-위상 클록 신호(MPCK)가 락된 후 멀티-레이트 위상 검출기(120)가 입력 데이터(DAT)의 상기 데이터 레이트에 상응하는 최종 레이트로 동작하며, 데드 존 교정 회로(200)는 제1 및 제2 데드 존들(DZ1, DZ2) 내에서 락된 다중-위상 클록 신호(MPCK)의 위상을 변경하는 데드 존 교정 동작을 수행할 수 있다.
예를 들어, 도 7에 도시된 바와 같이, 멀티-레이트 위상 검출기(120)는 상기 초기 구간에서 입력 데이터(DAT)의 데이터 레이트(DR1, DR2, DR3)와 무관하게 상기 초기 레이트로서 풀 레이트(FULL RATE)로 동작할 수 있다. 일 실시예에서, 상기 초기 구간은 입력 데이터(DAT)가 전송되기 시작한 시점으로부터 다중-위상 클록 신호(MPCK)가 락된 시점까지의 구간일 수 있으나, 이에 한정되지 않는다. 즉, 상기 초기 구간에서, 입력 데이터(DAT)가 약 1Gbps의 제1 데이터 레이트(DR1)로 수신되거나, 약 2Gbps의 제2 데이터 레이트(DR2)로 수신되거나, 약 4Gbps의 제3 데이터 레이트(DR3)로 수신되는 지와 무관하게, 디지털 블록(180)은 멀티-레이트 위상 검출기(120)에 "1000"의 디지털 코드(DCODE)를 제공할 수 있다. 이에 따라, 멀티-레이트 위상 검출기(120)는 도 7의 510에 도시된 바와 같이 약 1Gbps의 제1 데이터 레이트(DR1)로 수신된 입력 데이터(DAT)에 대하여 제1, 제2 및 제3 클록 신호들(CK0, CK45, CK90)을 이용하여 상기 위상 검출을 수행하고, 도 7의 530에 도시된 바와 같이 약 2Gbps의 제2 데이터 레이트(DR2)로 수신된 입력 데이터(DAT)에 대하여 제1, 제2 및 제3 클록 신호들(CK0, CK45, CK90)을 이용하여 상기 위상 검출을 수행하고, 도 7의 530에 도시된 바와 같이 약 4Gbps의 제3 데이터 레이트(DR3)로 수신된 입력 데이터(DAT)에 대하여 제1, 제2 및 제3 클록 신호들(CK0, CK45, CK90)을 이용하여 상기 위상 검출을 수행할 수 있다. 이에 따라, 입력 데이터(DAT)의 데이터 레이트(DR1, DR2, DR3)와 무관하게, 다중-위상 클록 신호(MPCK)는 다중-위상 클록 신호(MPCK)의 약 0도 내지 약 90도의 제1 위상 범위 내에서 락될 수 있다.
다시 도 1을 참조하면, 상기 초기 구간에서 다중-위상 클록 신호(MPCK)가 락 되면, 락 검출기(170)는 위상 고정 루프 회로(110)의 락 상태를 검출하여 락 인에이블 신호(LOCK_EN)를 생성할 수 있다. 예를 들어, 락 검출기(170)는 전압 제어 발진기(160)에 제공되는 제어 전압(VC)이 소정의 시간 동안 실질적으로 일정한 전압 레벨을 가지는 경우, 락 인에이블 신호(LOCK_EN)를 생성할 수 있다.
데드 존 교정 회로(200)는 락 인에이블 신호(LOCK_EN)에 응답하여 멀티-레이트 위상 검출기(120)의 상기 복수의 레이트들 중 입력 데이터(DAT)의 데이터 레이트(DR1, DR2, DR3)에 상응하는 최종 레이트를 결정할 수 있다. 예를 들어, 데드 존 교정 회로(200)는 입력 데이터(DAT)의 상기 데이터 레이트가 제1 데이터 레이트(DR1)인 경우 상기 최종 레이트를 풀 레이트(FULL RATE)로 결정하고, 입력 데이터(DAT)의 상기 데이터 레이트가 제1 데이터 레이트(DR1)의 두 배인 제2 데이터 레이트(DR2)인 경우 상기 최종 레이트를 하프 레이트(HALF RATE)로 결정하고, 입력 데이터(DAT)의 상기 데이터 레이트가 제2 데이터 레이트(DR2)의 두 배인 제3 데이터 레이트(DR3)인 경우 상기 최종 레이트를 쿼터 레이트(QUARTER RATE)로 결정할 수 있다.
일 실시예에서, 다중-위상 클록 신호(MPCK)의 하나의 주기(PED)에 상응하는 다중-위상 클록 신호(MPCK)의 약 0도 내지 약 360도의 위상 범위가 약 0도 내지 약 90도의 제1 위상 범위, 약 90도 내지 약 180도의 제2 위상 범위, 약 180도 내지 약 270도의 제3 위상 범위 및 약 270도 내지 약 360도의 제4 위상 범위로 구분되고, 다중-위상 클록 신호(MPCK)는 상기 초기 구간에서 상기 초기 레이트, 예를 들어 풀 레이트(FULL RATE)로 동작하는 멀티-레이트 위상 검출기(120)에 의해 약 0도 내지 약 90도의 상기 제1 위상 범위 내에서 락될 수 있다. 데드 존 교정 회로(200)는 약 90도 내지 약 180도의 상기 제2 위상 범위 내에서의 입력 데이터(DAT)의 제1 에지 및 약 180도 내지 약 270도의 상기 제3 위상 범위 내에서의 상기 입력 데이터의 제2 에지를 검출할 수 있다. 또한, 데드 존 교정 회로(200)는 상기 제1 에지 및 상기 제2 에지가 검출되지 않은 경우, 락 인에이블 신호(LOCK_EN)에 응답하여 상기 최종 레이트를 풀 레이트(FULL RATE)로 결정하고, 상기 제1 에지가 검출되지 않고, 상기 제2 에지가 검출된 경우, 락 인에이블 신호(LOCK_EN)에 응답하여 상기 최종 레이트를 하프 레이트(HALF RATE)로 결정하고, 상기 제1 에지 및 상기 제2 에지가 검출된 경우, 락 인에이블 신호(LOCK_EN)에 응답하여 상기 최종 레이트를 쿼터 레이트(QUARTER RATE)로 결정할 수 있다.
디지털 블록(180)은 데드 존 교정 회로(200)에 의해 결정된 상기 최종 레이트로 동작하도록 멀티-레이트 위상 검출기(180)를 제어할 수 있다. 예를 들어, 디지털 블록(180)은 상기 최종 레이트가 풀 레이트(FULL RATE)로 결정된 경우 멀티-레이트 위상 검출기(120)에 "1000"의 디지털 코드(DCODE)를 제공하고, 상기 최종 레이트가 하프 레이트(HALF RATE)로 결정된 경우 멀티-레이트 위상 검출기(120)에 하나의 주기(PED) 내에서 "1000" 및 "0010"으로 교번하는 디지털 코드(DCODE)를 제공하고, 상기 최종 레이트가 쿼터 레이트(QUARTER RATE)로 결정된 경우 멀티-레이트 위상 검출기(120)에 하나의 주기(PED) 내에서 "1000", "0100", "0010"및 "0001"로 교번하는 디지털 코드(DCODE)를 제공할 수 있다. 디지털 블록(180)은 교정 인에이블 신호(CAL_EN)를 생성할 수 있다. 일 실시예에서, 교정 인에이블 신호(CAL_EN)는 멀티-레이트 위상 검출기(180)의 상기 최종 레이트가 결정된 후 계속하여 하이 레벨을 가질 수 있으나, 이에 한정되지 않는다. 다른 실시예에서, 상기 최종 레이트가 결정된 후, 교정 인에이블 신호(CAL_EN)는 주기적으로 또는 비주기적으로 상기 하이 레벨을 가질 수 있다.
데드 존 교정 회로(200)는 교정 인에이블 신호(CAL_EN)에 응답하여 데드 존 교정(Dead Zone Calibration) 동작을 수행할 수 있다. 일 실시예에서, 데드 존 교정 회로(200)는 교정 인에이블 신호(CAL_EN)에 응답하여 다중-위상 클록 신호(MPCK)가 데드 존 내에서 락되었는지 여부를 판단하고, 다중-위상 클록 신호(MPCK)가 상기 데드 존 내에서 락된 경우, 다중-위상 클록 신호(MPCK)의 위상을 변경할 수 있다.
일 실시예에서, 데드 존 교정 회로(200)는 약 270도 내지 약 360도의 상기 제4 위상 범위 내에서 입력 데이터(DAT)의 제3 에지를 더욱 검출할 수 있다. 상기 최종 레이트가 풀 레이트(FULL RATE)로 결정된 경우, 데드 존 교정 회로(200)는 교정 인에이블 신호(CAL_EN)에 응답하여 상기 제1 에지, 상기 제2 에지 또는 상기 제3 에지가 검출될 때 다중-위상 클록 신호(MPCK)가 상기 데드 존 내에서 락된 것으로 판단하고, 상기 제1 에지, 상기 제2 에지 및 상기 제3 에지가 검출되지 않을 때 다중-위상 클록 신호(MPCK)가 상기 데드 존 내에서 락되지 않은 것으로 판단할 수 있다. 또한, 상기 최종 레이트가 하프 레이트(HALF RATE)로 결정된 경우, 데드 존 교정 회로(200)는 교정 인에이블 신호(CAL_EN)에 응답하여 상기 제1 에지 또는 상기 제3 에지가 검출될 때 다중-위상 클록 신호(MPCK)가 상기 데드 존 내에서 락된 것으로 판단하고, 상기 제1 에지 및 상기 제3 에지가 검출되지 않을 때 다중-위상 클록 신호(MPCK)가 상기 데드 존 내에서 락되지 않은 것으로 판단할 수 있다. 또한, 상기 최종 레이트가 쿼터 레이트(QUARTER RATE)로 결정된 경우, 데드 존 교정 회로(200)는 교정 인에이블 신호(CAL_EN)에 응답하여 다중-위상 클록 신호(MPCK)가 상기 데드 존 내에서 락되지 않은 것으로 판단할 수 있다. 데드 존 교정 회로(200)는, 다중-위상 클록 신호(MPCK)가 상기 데드 존 내에서 락된 것으로 판단된 경우, 다중-위상 클록 신호(MPCK)의 상기 위상을 변경하도록 위상 고정 루프 회로(110)에 포함된 루프 필터(150)에 추가 차지 펌프 전류(IACP)를 제공할 수 있다.
일 실시예에서, 상기 최종 레이트를 결정하고, 상기 데드 존 교정 동작을 수행하도록, 도 8에 도시된 바와 같이, 데드 존 교정 회로(200)는 에지 검출 블록(210), 레이트 결정 블록(230), 데드 존 검출 블록(250) 및 데드 존 차지 펌프(280)를 포함할 수 있다.
에지 검출 블록(210)은 약 90도 내지 약 180도의 상기 제2 위상 범위 내에서의 입력 데이터(DAT)의 상기 제1 에지, 약 180도 내지 약 270도의 상기 제3 위상 범위 내에서의 입력 데이터(DAT)의 상기 제2 에지, 및 약 270도 내지 약 360도의 상기 제4 위상 범위 내에서의 입력 데이터(DAT)의 상기 제3 에지를 검출할 수 있다.
예를 들어, 도 8에 도시된 바와 같이, 에지 검출 블록(210)은 약 90도의 위상을 가지는 제3 클록 신호(CK90)에 응답하여 입력 데이터(DAT)를 샘플링하는 제1 플립-플롭(211), 약 180도의 위상을 가지는 제5 클록 신호(CK180)에 응답하여 입력 데이터(DAT)를 샘플링하는 제2 플립-플롭(212), 약 270도의 위상을 가지는 제7 클록 신호(CK270)에 응답하여 입력 데이터(DAT)를 샘플링하는 제3 플립-플롭(213), 약 0도의 위상, 즉 약 360도의 위상을 가지는 제1 클록 신호(CK0)에 응답하여 입력 데이터(DAT)를 샘플링하는 제4 플립-플롭(214), 제1 플립-플롭(211)의 출력 신호 및 제2 플립-플롭(212)의 출력 신호에 XOR 연산을 수행하여 상기 제1 에지를 검출하는 제1 XOR 게이트(221), 제2 플립-플롭(212)의 상기 출력 신호 및 제3 플립-플롭(213)의 출력 신호에 XOR 연산을 수행하여 상기 제2 에지를 검출하는 제2 XOR 게이트(222), 및 제3 플립-플롭(213)의 상기 출력 신호 및 제4 플립-플롭(214)의 출력 신호에 XOR 연산을 수행하여 상기 제3 에지를 검출하는 제3 XOR 게이트(223)를 포함할 수 있다. 일 실시예에서, 에지 검출 블록(210)은 제1 내지 제4 플립-플롭들(211 내지 214)의 상기 출력 신호들의 정렬(align)을 위한 제5 내지 제10 플립-플롭들(215 내지 220)을 더 포함할 수 있다. 예를 들어, 제5 플립-플롭(215)는 제1 플립-플롭(211)과 제1 XOR 게이트(221) 사이에 위치하고, 약 135도의 위상을 가지는 제4 클록 신호(CK135)에 응답하여 제1 플립-플롭(211)의 상기 출력 신호를 샘플링할 수 있다. 제6 플립-플롭(216)은 제2 플립-플롭(212)과 제1 XOR 게이트(221) 사이에 위치하고, 약 225도의 위상을 가지는 제6 클록 신호(CK225)에 응답하여 제2 플립-플롭(212)의 상기 출력 신호를 샘플링할 수 있다. 제7 플립-플롭(217)은 제2 플립-플롭(212)과 제2 XOR 게이트(222) 사이에 위치하고, 약 225도의 위상을 가지는 제6 클록 신호(CK225)에 응답하여 제2 플립-플롭(212)의 상기 출력 신호를 샘플링할 수 있다. 제8 플립-플롭(218)은 제3 플립-플롭(213)과 제2 XOR 게이트(222) 사이에 위치하고, 약 225도의 위상을 가지는 제6 클록 신호(CK225)에 응답하여 제3 플립-플롭(213)의 상기 출력 신호를 샘플링할 수 있다. 제9 플립-플롭(219)는 제3 플립-플롭(213)과 제3 XOR 게이트(223) 사이에 위치하고, 약 315도의 위상을 가지는 제8 클록 신호(CK315)에 응답하여 제3 플립-플롭(213)의 상기 출력 신호를 샘플링할 수 있다. 제10 플립-플롭(220)은 제4 플립-플롭(214)과 제3 XOR 게이트(223) 사이에 위치하고, 약 315도의 위상을 가지는 제8 클록 신호(CK315)에 응답하여 제4 플립-플롭(214)의 상기 출력 신호를 샘플링할 수 있다.
레이트 결정 블록(230)은 락 인에이블 신호(LOCK_EN), 제1 XOR 게이트(221)의 상기 출력 신호, 즉 상기 제1 에지 및 제2 XOR 게이트(222)의 상기 출력 신호, 즉 상기 제2 에지에 기초하여 상기 최종 레이트를 결정할 수 있다.
예를 들어, 도 8에 도시된 바와 같이, 레이트 결정 블록(230)은 락 인에이블 신호(LOCK_EN)에 응답하여 제1 XOR 게이트(221)의 상기 출력 신호 또는 저 전원 전압(VSS)을 선택적으로 출력하는 제1 멀티플렉서(231), 락 인에이블 신호(LOCK_EN)에 응답하여 제2 XOR 게이트(222)의 상기 출력 신호 또는 저 전원 전압(VSS)을 선택적으로 출력하는 제2 멀티플렉서(232), 제1 멀티플렉서(231)의 출력 신호에 응답하여 고 전원 전압(VDD)을 샘플링하여 제1 레이트 검출 신호(RDS1)를 생성하는 제11 플립-플롭(241), 및 제2 멀티플렉서(232)의 출력 신호에 응답하여 고 전원 전압(VDD)을 샘플링하여 제2 레이트 검출 신호(RDS2)를 생성하는 제12 플립-플롭(242)을 포함할 수 있다.
도 9에 도시된 바와 같이, 로우 레벨을 가지는 제1 레이트 검출 신호(RDS1) 및 상기 로우 레벨을 가지는 제2 레이트 검출 신호(RDS2)는 상기 제1 에지 및 상기 제2 에지가 검출되지 않은 것을 나타내고, 즉 입력 데이터(DAT)가 제1 데이터 레이트(DR1)로 수신되는 것을 나타낼 수 있다. 이에 따라, 제1 레이트 검출 신호(RDS1) 및 제2 레이트 검출 신호(RDS2)가 모두 상기 로우 레벨을 가지는 경우, 디지털 블록(180)은 상기 최종 레이트로서 제1 데이터 레이트(DR1)에 상응하는 풀 레이트(FULL RATE)로 동작하도록 멀티-레이트 위상 검출기(120)를 제어할 수 있다. 또한, 상기 로우 레벨을 가지는 제1 레이트 검출 신호(RDS1) 및 하이 레벨을 가지는 제2 레이트 검출 신호(RDS2)는 상기 제1 에지가 검출되지 않고 상기 제2 에지가 검출된 것을 나타내고, 즉 입력 데이터(DAT)가 제1 데이터 레이트(DR1)의 두 배인 제2 데이터 레이트(DR2)로 수신되는 것을 나타낼 수 있다. 이에 따라, 제1 레이트 검출 신호(RDS1)가 상기 로우 레벨을 가지고, 제2 레이트 검출 신호(RDS2)가 상기 하이 레벨을 가지는 경우, 디지털 블록(180)은 상기 최종 레이트로서 제2 데이터 레이트(DR2)에 상응하는 하프 레이트(HALF RATE)로 동작하도록 멀티-레이트 위상 검출기(120)를 제어할 수 있다. 또한, 상기 하이 레벨을 가지는 제1 레이트 검출 신호(RDS1) 및 상기 하이 레벨을 가지는 제2 레이트 검출 신호(RDS2)는 상기 제1 에지 및 상기 제2 에지가 검출되지 않은 것을 나타내고, 즉 입력 데이터(DAT)가 제2 데이터 레이트(DR2)의 두 배인 제3 데이터 레이트(DR3)로 수신되는 것을 나타낼 수 있다. 이에 따라, 제1 레이트 검출 신호(RDS1) 및 제2 레이트 검출 신호(RDS2)가 모두 상기 하이 레벨을 가지는 경우, 디지털 블록(180)은 상기 최종 레이트로서 제3 데이터 레이트(DR3)에 상응하는 쿼터 레이트(QUARTER RATE)로 동작하도록 멀티-레이트 위상 검출기(120)를 제어할 수 있다.
데드 존 검출 블록(250)는 교정 인에이블 신호(CAL_EN), 상기 최종 레이트, 상기 제1 에지, 상기 제2 에지 및 상기 제3 에지에 기초하여 다중-위상 클록 신호(MPCK)가 상기 데드 존 내에서 락되었는지 여부를 판단할 수 있다.
예를 들어, 도 8에 도시된 바와 같이, 데드 존 검출 블록(250)은 교정 인에이블 신호(CAL_EN)에 응답하여 제1 교정 신호(CAL1)로서 제1 XOR 게이트(221)의 상기 출력 신호 또는 저 전원 전압(VSS)을 선택적으로 출력하는 제3 멀티플렉서(251), 교정 인에이블 신호(CAL_EN)에 응답하여 제2 교정 신호(CAL2)로서 제2 XOR 게이트(222)의 상기 출력 신호 또는 저 전원 전압(VSS)을 선택적으로 출력하는 제4 멀티플렉서(252), 교정 인에이블 신호(CAL_EN)에 응답하여 제3 교정 신호(CAL3)로서 제3 XOR 게이트(223)의 상기 출력 신호 또는 저 전원 전압(VSS)을 선택적으로 출력하는 제5 멀티플렉서(253), 제1 교정 신호(CAL1), 제2 교정 신호(CAL2) 및 제3 교정 신호(CAL3)에 OR 연산을 수행하여 풀 레이트 교정 신호(FULL_CAL)를 출력하는 제1 OR 게이트(261), 제1 교정 신호(CAL1) 및 제3 교정 신호(CAL3)에 OR 연산을 수행하여 하프 레이트 교정 신호(HALF_CAL)를 출력하는 제2 OR 게이트(262), 및 상기 최종 레이트에 상응하는 최종 레이트 신호(FRATES)에 응답하여 데드 존 검출 신호(DZDS)로서 풀 레이트 교정 신호(FULL_CAL), 하프 레이트 교정 신호(HALF_CAL) 또는 저 전원 전압(VSS)을 선택적으로 출력하는 제6 멀티플렉서(270)를 포함할 수 있다.
하이 레벨을 가지는 제1 교정 신호(CAL1)는 입력 데이터(DAT)가 약 90도 내지 약 180도의 상기 제2 위상 범위 내에서 상기 제1 에지를 가지는 것을 나타내고, 상기 하이 레벨을 가지는 제2 교정 신호(CAL2)는 입력 데이터(DAT)가 약 180도 내지 약 270도의 상기 제3 위상 범위 내에서 상기 제2 에지를 가지는 것을 나타내고, 상기 하이 레벨을 가지는 제3 교정 신호(CAL3)는 입력 데이터(DAT)가 약 270도 내지 약 360도의 상기 제4 위상 범위 내에서 상기 제3 에지를 가지는 것을 나타낼 수 있다. 또한, 제1 OR 게이트(261)는 제1 교정 신호(CAL1), 제2 교정 신호(CAL2) 및 제3 교정 신호(CAL3) 중 임의의 하나 이상이 상기 하이 레벨을 가질 때 상기 하이 레벨의 풀 레이트 교정 신호(FULL_CAL)를 출력하고, 제2 OR 게이트(262)는 제1 교정 신호(CAL1) 및 제3 교정 신호(CAL3) 중 임의의 하나 이상이 상기 하이 레벨을 가질 때 상기 하이 레벨의 하프 레이트 교정 신호(HALF_CAL)를 출력할 수 있다. 또한, 제6 멀티플렉서(270)는 풀 레이트(FULL RATE)에 상응하는 최종 레이트 신호(FRATES)에 응답하여 데드 존 검출 신호(DZDS)로서 풀 레이트 교정 신호(FULL_CAL)를 출력하고, 하프 레이트(HALF RATE)에 상응하는 최종 레이트 신호(FRATES)에 응답하여 데드 존 검출 신호(DZDS)로서 하프 레이트 교정 신호(HALF_CAL)를 출력하고, 쿼터 레이트(QUARTER RATE)에 상응하는 최종 레이트 신호(FRATES)에 응답하여 데드 존 검출 신호(DZDS)로서 저 전원 전압(VSS)을 출력할 수 있다.
이에 따라, 도 10에 도시된 바와 같이, 최종 레이트 신호(FRATES)가 풀 레이트(FULL RATE)에 상응하는 경우, 데드 존 검출 블록(250)는 제1 교정 신호(CAL1), 제2 교정 신호(CAL2) 및 제3 교정 신호(CAL3)가 모두 로우 레벨을 가질 때 로우 레벨의 데드 존 검출 신호(DZDS)를 출력하고, 제1 교정 신호(CAL1), 제2 교정 신호(CAL2) 또는 제3 교정 신호(CAL3) 중 임의의 하나 이상이 하이 레벨을 가질 때 하이 레벨의 데드 존 검출 신호(DZDS)를 출력할 수 있다. 또한, 최종 레이트 신호(FRATES)가 하프 레이트(HALF RATE)에 상응하는 경우, 데드 존 검출 블록(250)는 제1 교정 신호(CAL1) 및 제3 교정 신호(CAL3)가 모두 로우 레벨을 가질 때 로우 레벨의 데드 존 검출 신호(DZDS)를 출력하고, 제1 교정 신호(CAL1) 또는 제3 교정 신호(CAL3) 중 임의의 하나 이상이 하이 레벨을 가질 때 하이 레벨의 데드 존 검출 신호(DZDS)를 출력할 수 있다. 또한, 최종 레이트 신호(FRATES)가 쿼터 레이트(QUARTER RATE)에 상응하는 경우, 데드 존 검출 블록(250)는, 제1 교정 신호(CAL1), 제2 교정 신호(CAL2) 및 제3 교정 신호(CAL3)와 무관하게, 로우 레벨의 데드 존 검출 신호(DZDS)를 출력할 수 있다.
데드 존 차지 펌프(280)는, 다중-위상 클록 신호(MPCK)가 상기 데드 존 내에서 락된 것으로 판단된 경우, 위상 고정 루프 회로(110)에 포함된 루프 필터(150)에 추가 차지 펌프 전류(IACP)를 제공할 수 있다. 데드 존 차지 펌프(280)는, 데드 존 검출 신호(DZDS)가 상기 로우 레벨을 가지는 경우, 루프 필터(150)에 추가 차지 펌프 전류(IACP)를 제공하지 않고, 데드 존 검출 신호(DZDS)가 상기 하이 레벨을 가지는 경우, 루프 필터(150)에 추가 차지 펌프 전류(IACP)를 제공할 수 있다. 일 실시예에서, 추가 차지 펌프 전류(IACP)는 음의 전류이고, 위상 고정 루프 회로(110)는 데드 존 차지 펌프(280)에 의해 제공되는 추가 차지 펌프 전류(IACP)에 기초하여 다중-위상 클록 신호(MPCK)의 상기 위상을 증가시킬 수 있다.
이에 따라, 도 11의 610에 도시된 바와 같이, 멀티-레이트 위상 검출기(120)가 풀 레이트(FULL RATE)로 구동하는 경우, 다중-위상 클록 신호(MPCK)가 약 45도 내지 약 315도의 제1 데드 존(DZ1)에서 락되더라도, 다중-위상 클록 신호(MPCK)의 위상이 추가 차지 펌프 전류(IACP)에 의해 증가되고, 다중-위상 클록 신호(MPCK)이 일반 락 포인트(NLP)에서 락될 수 있다. 또한, 도 11의 630에 도시된 바와 같이, 멀티-레이트 위상 검출기(120)가 하프 레이트(HALF RATE)로 구동하는 경우, 다중-위상 클록 신호(MPCK)가 약 90도 내지 약 270도의 제2 데드 존(DZ2)에서 락되더라도, 다중-위상 클록 신호(MPCK)의 위상이 추가 차지 펌프 전류(IACP)에 의해 증가되고, 다중-위상 클록 신호(MPCK)이 일반 락 포인트(NLP)에서 락될 수 있다. 한편, 도 11의 650에 도시된 바와 같이, 멀티-레이트 위상 검출기(120)가 쿼터 레이트(QUARTER RATE)로 구동하는 경우, 데드 존이 존재하지 않고, 다중-위상 클록 신호(MPCK)는 일반 락 포인트(NLP)에서 락될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 클록 데이터 복원 회로(100)에서, 멀티-레이트 위상 검출기(120)가 상기 초기 구간에서 풀 레이트(FULL RATE)로 동작하고, 데드 존 교정 회로(200)가 락 인에이블 신호(LOCK_EN)에 응답하여 데이터 레이트(DR1, DR2, DR3)에 상응하는 상기 최종 레이트를 결정하며, 멀티-레이트 위상 검출기(120)가 상기 최종 레이트로 동작하고, 데드 존 교정 회로(200)가 교정 인에이블 신호(CAL_EN)에 응답하여 다중-위상 클록 신호(MPCK)가 상기 데드 존 내에서 락된 경우 다중-위상 클록 신호(MPCK)의 위상을 변경하는 상기 데드 존 교정 동작을 수행할 수 있다. 이에 따라, 다중-위상 클록 신호(MPCK)가 상기 데드 존 내에서 락되는 것이 방지되고, 다중-위상 클록 신호(MPCK)에 응답하여 입력 데이터(DAT)를 샘플링함으로써 생성된 복원된 데이터(RDAT)의 에러가 방지될 수 있다. 또한, 클록 데이터 복원 회로(100)가 멀티-레이트 위상 검출기(120)를 이용하므로, 클록 데이터 복원 회로(100)는 작은 사이즈 및 작은 소비 전력을 가질 수 있다.
도 12는 본 발명의 실시예들에 따른 클록 데이터 복원 회로의 구동 방법을 나타내는 순서도이다.
도 1 및 도 12를 참조하면, 표시 장치의 데이터 드라이버에 포함된 클록 데이터 복원 회로(100)에서, 위상 고정 루프 회로(110)는, 복수의 레이트들로 동작 가능한 멀티-레이트 위상 검출기(120)가 초기 구간에서 상기 복수의 레이트들 중 미리 결정된 하나인 초기 레이트로 동작하면서, 입력 데이터(DAT)에 기초하여 다중-위상 클록 신호(MPCK)를 생성할 수 있다(S710). 일 실시예에서, 멀티-레이트 위상 검출기(120)의 상기 복수의 레이트들은 풀 레이트, 하프 레이트 및 쿼터 레이트를 포함하고, 상기 초기 레이트는 상기 풀 레이트일 수 있다.
락 검출기(170)는 위상 고정 루프 회로(110)의 락 상태를 검출하고, 상기 락 상태가 검출되면 락 인에이블 신호(LOCK_EN)를 생성할 수 있다(S720). 데드 존 교정 회로(200)는 락 인에이블 신호(LOCK_EN)에 응답하여 상기 복수의 레이트들 중 입력 데이터(DAT)의 데이터 레이트에 상응하는 최종 레이트를 결정할 수 있다(S730).
디지털 블록(180)은 상기 최종 레이트로 동작하도록 멀티-레이트 위상 검출기(120)를 제어할 수 있다(S740). 또한, 디지털 블록(180)은 교정 인에이블 신호(CAL_EN)를 생성할 수 있다. 데드 존 교정 회로(200)는 교정 인에이블 신호(CAL_EN)에 응답하여 다중-위상 클록 신호(MPCK)가 데드 존 내에서 락되었는지 여부를 판단할 수 있다(S750). 데드 존 교정 회로(200)는, 다중-위상 클록 신호(MPCK)가 상기 데드 존 내에서 락된 경우, 다중-위상 클록 신호(MPCK)의 위상을 변경할 수 있다(S760). 이에 따라, 다중-위상 클록 신호(MPCK)가 상기 데드 존 내에서 락되는 것이 방지되고, 다중-위상 클록 신호(MPCK)에 응답하여 입력 데이터(DAT)를 샘플링함으로써 생성된 복원된 데이터(RDAT)의 에러가 방지될 수 있다. 또한, 클록 데이터 복원 회로(100)가 멀티-레이트 위상 검출기(120)를 이용하므로, 클록 데이터 복원 회로(100)는 작은 사이즈 및 작은 소비 전력을 가질 수 있다.
도 13은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 13을 참조하면, 표시 장치(800)는 복수의 화소들(PX)을 포함하는 표시 패널(810), 복수의 화소들(PX)에 게이트 신호들(GS)을 제공하는 게이트 드라이버(820), 복수의 화소들(PX)에 데이터 신호들(DS)을 제공하는 데이터 드라이버(830), 및 게이트 드라이버(820) 및 데이터 드라이버(830)를 제어하는 컨트롤러(850)를 포함할 수 있다.
표시 패널(810)은 복수의 데이터 라인들, 복수의 게이트 라인들, 및 상기 복수의 데이터 라인들과 상기 복수의 게이트 라인들에 연결된 복수의 화소들(PX)을 포함할 수 있다. 일 실시예에서, 각 화소(PX)는 스위칭 트랜지스터, 및 상기 스위칭 트랜지스터에 연결된 액정 커패시터를 포함할 수 있고, 표시 패널(810)은 액정 표시(Liquid Crystal Display; LCD) 패널일 수 있다. 다른 실시예에서, 각 화소(PX)는 적어도 두 개의 트랜지스터들, 적어도 하나의 커패시터 및 유기 발광 다이오드(Organic Light Emitting Diode; OLED)를 포함할 수 있고, 표시 패널(810)은 OLED 표시 패널일 수 있다. 다만, 표시 패널(810)은 상기 LCD 패널 및 상기 OLED 표시 패널에 한정되지 않고, 임의의 표시 패널일 수 있다.
게이트 드라이버(820)는 컨트롤러(850)로부터 수신된 게이트 제어 신호(GCTRL)에 기초하여 게이트 신호들(GS)을 생성하고, 상기 복수의 게이트 라인들을 통하여 복수의 화소들(PX)에 게이트 신호들(GS)을 제공할 수 있다. 일 실시예에서, 게이트 제어 신호(GCTRL)는 게이트 시작 신호 및 게이트 클록 신호를 포함할 수 있으나, 이에 한정되지 않는다. 일 실시예에서, 게이트 드라이버(820)는 표시 패널(810)의 주변부에 집적되는 비정질 실리콘 게이트(Amorphous Silicon Gate; ASG) 드라이버로 구현될 수 있다. 다른 실시예에서, 게이트 드라이버(820)는 하나 이상의 게이트 집적 회로(Integrated Circuit; IC)들로 구현될 수 있다. 또한, 실시예에 따라, 게이트 드라이버(820)는 표시 패널(810)상에 직접 실장되거나, 유연 필름을 통하여 COF(Chip On Film) 형태로 표시 패널(810)에 연결될 수 있다.
데이터 드라이버(830)는 컨트롤러(850)로부터 입력 데이터(DAT)를 수신하는 클록 데이터 복원 회로(840)를 포함할 수 있다. 클록 데이터 복원 회로(840)는 입력 데이터(DAT)에 기초하여 다중-위상 클록 신호를 생성하고, 상기 다중-위상 클록 신호에 기초하여 입력 데이터(DAT)를 샘플링함으로써 복원된 데이터(RDAT)를 생성할 수 있다. 일 실시예에서, 클록 데이터 복원 회로(840)는 도 1의 클록 데이터 복원 회로(100)일 수 있다. 데이터 드라이버(830)는 복원된 데이터(RDAT)에 기초하여 데이터 신호들(DS)을 생성하고, 상기 복수의 데이터 라인들을 통하여 복수의 화소들(PX)에 복원된 데이터(RDAT)에 상응하는 데이터 신호들(DS)을 제공할 수 있다. 일 실시예에서, 데이터 드라이버(830)는 하나 이상의 데이터 드라이버 IC들로 구현될 수 있다. 실시예에 따라, 상기 데이터 드라이버 IC들은 표시 패널(810) 상에 직접 실장(mounted)되거나, COF 형태로 표시 패널(810)에 연결될 수 있다. 다른 실시예에서, 데이터 드라이버(830)는 표시 패널(810)의 주변부에 집적(integrated)될 수 있다.
컨트롤러(예를 들어, 타이밍 컨트롤러(Timing Controller; TCON)(850)는 외부의 호스트 프로세서(예를 들어, 그래픽 처리 유닛(Graphic Processing Unit; GPU) 또는 그래픽 카드)로부터 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)를 제공받을 수 있다. 일 실시예에서, 입력 영상 데이터(IDAT)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함하는 RGB 영상 데이터일 수 있다. 컨트롤러(850)는 입력 영상 데이터(IDAT)를 데이터 드라이버(830)에 적합한 형식을 가지는 입력 데이터(DAT)로 변환할 수 있다. 또한, 일 실시예에서, 제어 신호(CTRL)는 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호, 마스터 클록 신호 등을 포함할 수 있으나, 이에 한정되지 않는다. 컨트롤러(850)는 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)에 기초하여 입력 데이터(DAT) 및 게이트 제어 신호(GCTRL)를 생성할 수 있다. 컨트롤러(850)는 게이트 드라이버(820)에 게이트 제어 신호(GCTRL)를 제공하여 게이트 드라이버(820)의 동작을 제어하고, 데이터 드라이버(830)에 입력 데이터(DAT)를 제공하여 데이터 드라이버(830)의 동작을 제어할 수 있다.
본 발명의 실시예들에 따른 표시 장치(100)에서, 클록 데이터 복원 회로(840)의 멀티-레이트 위상 검출기가 초기 구간에서 풀 레이트로 동작하고, 클록 데이터 복원 회로(840)의 데드 존 교정 회로가 락 인에이블 신호에 응답하여 입력 데이터(DAT)의 데이터 레이트에 상응하는 최종 레이트를 결정하며, 상기 멀티-레이트 위상 검출기가 상기 최종 레이트로 동작하고, 상기 데드 존 교정 회로가 교정 인에이블 신호에 응답하여 상기 다중-위상 클록 신호가 데드 존 내에서 락된 경우 상기 다중-위상 클록 신호의 위상을 변경하는 데드 존 교정 동작을 수행할 수 있다. 이에 따라, 상기 다중-위상 클록 신호가 상기 데드 존 내에서 락되는 것이 방지되고, 상기 다중-위상 클록 신호에 응답하여 입력 데이터(DAT)를 샘플링함으로써 생성된 복원된 데이터(RDAT)의 에러가 방지될 수 있다. 또한, 클록 데이터 복원 회로(840)가 상기 멀티-레이트 위상 검출기를 이용하므로, 클록 데이터 복원 회로(840)는 작은 사이즈 및 작은 소비 전력을 가질 수 있다.
도 14는 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
도 14를 참조하면, 전자 기기(1100)는 프로세서(1110), 메모리 장치(1120), 저장 장치(1130), 입출력 장치(1140), 파워 서플라이(1150) 및 표시 장치(1160)를 포함할 수 있다. 전자 기기(1100)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1110)는 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU) 등일 수 있다. 프로세서(1110)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라서, 프로세서(1110)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(1120)는 전자 기기(1100)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1120)는 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치 및/또는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
저장 장치(1130)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1140)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1150)는 전자 기기(1100)의 동작에 필요한 파워를 공급할 수 있다. 표시 장치(1160)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.
표시 장치(1160)에서, 데이터 드라이버에 포함된 클록 데이터 복원 회로의 멀티-레이트 위상 검출기가 초기 구간에서 풀 레이트로 동작하고, 상기 클록 데이터 복원 회로의 데드 존 교정 회로가 락 인에이블 신호에 응답하여 입력 데이터의 데이터 레이트에 상응하는 최종 레이트를 결정하며, 상기 멀티-레이트 위상 검출기가 상기 최종 레이트로 동작하고, 상기 데드 존 교정 회로가 교정 인에이블 신호에 응답하여 다중-위상 클록 신호가 데드 존 내에서 락된 경우 상기 다중-위상 클록 신호의 위상을 변경하는 데드 존 교정 동작을 수행할 수 있다. 이에 따라, 상기 다중-위상 클록 신호가 상기 데드 존 내에서 락되는 것이 방지되고, 상기 다중-위상 클록 신호에 응답하여 상기 입력 데이터를 샘플링함으로써 생성된 복원된 데이터의 에러가 방지될 수 있다. 또한, 상기 클록 데이터 복원 회로가 상기 멀티-레이트 위상 검출기를 이용하므로, 상기 클록 데이터 복원 회로는 작은 사이즈 및 작은 소비 전력을 가질 수 있다.
실시예에 따라, 전자 기기(1100)는 디지털 TV(Digital Television), 3D TV, 개인용 컴퓨터(Personal Computer; PC), 가정용 전자기기, 노트북 컴퓨터(Laptop Computer), 태블릿 컴퓨터(Tablet Computer), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 내비게이션(Navigation) 등과 같은 표시 장치(1160)를 포함하는 임의의 전자 기기일 수 있다.
본 발명은 데이터 드라이버가 클록 트레이닝을 수행하는 임의의 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 표시 장치를 포함하는 TV(Television), 디지털 TV, 3D TV, 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 컴퓨터(Tablet Computer), 노트북 컴퓨터(Laptop Computer), 개인용 컴퓨터(Personal Computer; PC), 가정용 전자기기, 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 내비게이션(Navigation) 등과 같은 임의의 전자 기기에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 클록 데이터 복원 회로
110: 위상 고정 루프 회로
120: 멀티-레이트 위상 검출기
140: 차지 펌프
150: 루프 필터
160: 전압 제어 발진기
170: 락 검출기
180: 디지털 블록
200: 데드 존 교정 회로
210: 에지 검출 블록
230: 레이트 결정 블록
250: 데드 존 검출 블록
280: 데드 존 차지 펌프
800: 표시 장치
810: 표시 패널
820: 게이트 드라이버
830: 데이터 드라이버
840: 클록 데이터 복원 회로
850: 컨트롤러

Claims (20)

  1. 표시 장치의 데이터 드라이버에 포함된 클록 데이터 복원 회로에 있어서,
    입력 데이터에 기초하여 다중-위상 클록 신호를 생성하는 위상 고정 루프 회로로서, 복수의 레이트들로 동작 가능하고, 초기 구간에서 상기 복수의 레이트들 중 미리 결정된 하나인 초기 레이트로 동작하는 멀티-레이트 위상 검출기를 포함하는 상기 위상 고정 루프 회로;
    상기 위상 고정 루프 회로의 락 상태를 검출하여 락 인에이블 신호를 생성하는 락 검출기;
    상기 락 인에이블 신호에 응답하여 상기 복수의 레이트들 중 상기 입력 데이터의 데이터 레이트에 상응하는 최종 레이트를 결정하는 데드 존 교정 회로; 및
    상기 최종 레이트로 동작하도록 상기 멀티-레이트 위상 검출기를 제어하고, 교정 인에이블 신호를 생성하는 디지털 블록을 포함하고,
    상기 데드 존 교정 회로는 상기 교정 인에이블 신호에 응답하여 상기 다중-위상 클록 신호가 데드 존 내에서 락되었는지 여부를 판단하고, 상기 다중-위상 클록 신호가 상기 데드 존 내에서 락된 경우, 상기 다중-위상 클록 신호의 위상을 변경하는 것을 특징으로 하는 클록 데이터 복원 회로.
  2. 제1 항에 있어서, 상기 복수의 레이트들은 상기 멀티-레이트 위상 검출기가 상기 다중-위상 클록 신호의 매 주기마다 위상 검출을 수행하는 풀 레이트, 상기 멀티-레이트 위상 검출기가 상기 다중-위상 클록 신호의 매 절반 주기마다 상기 위상 검출을 수행하는 하프 레이트, 및 상기 멀티-레이트 위상 검출기가 상기 다중-위상 클록 신호의 매 1/4 주기마다 상기 위상 검출을 수행하는 쿼터 레이트를 포함하고,
    상기 초기 레이트는 상기 풀 레이트인 것을 특징으로 하는 클록 데이터 복원 회로.
  3. 제2 항에 있어서, 상기 입력 데이터의 상기 데이터 레이트는 제1 데이터 레이트, 상기 제1 데이터 레이트의 두 배인 제2 데이터 레이트, 또는 상기 제2 데이터 레이트의 두 배인 제3 데이터 레이트 중 하나이고,
    상기 데드 존 교정 회로는,
    상기 입력 데이터의 상기 데이터 레이트가 상기 제1 데이터 레이트인 경우, 상기 락 인에이블 신호에 응답하여 상기 최종 레이트를 상기 풀 레이트로 결정하고,
    상기 입력 데이터의 상기 데이터 레이트가 상기 제2 데이터 레이트인 경우, 상기 락 인에이블 신호에 응답하여 상기 최종 레이트를 상기 하프 레이트로 결정하고,
    상기 입력 데이터의 상기 데이터 레이트가 상기 제3 데이터 레이트인 경우, 상기 락 인에이블 신호에 응답하여 상기 최종 레이트를 상기 쿼터 레이트로 결정하는 것을 특징으로 하는 클록 데이터 복원 회로.
  4. 제2 항에 있어서, 상기 다중-위상 클록 신호의 하나의 주기에 상응하는 상기 다중-위상 클록 신호의 위상 범위가 제1 위상 범위, 제2 위상 범위, 제3 위상 범위 및 제4 위상 범위로 구분되고, 상기 다중-위상 클록 신호는 상기 초기 레이트로 동작하는 상기 멀티-레이트 위상 검출기에 의해 상기 제1 위상 범위 내에서 락되고,
    상기 데드 존 교정 회로는,
    상기 제2 위상 범위 내에서의 상기 입력 데이터의 제1 에지 및 상기 제3 위상 범위 내에서의 상기 입력 데이터의 제2 에지를 검출하고,
    상기 제1 에지 및 상기 제2 에지가 검출되지 않은 경우, 상기 락 인에이블 신호에 응답하여 상기 최종 레이트를 상기 풀 레이트로 결정하고,
    상기 제1 에지가 검출되지 않고, 상기 제2 에지가 검출된 경우, 상기 락 인에이블 신호에 응답하여 상기 최종 레이트를 상기 하프 레이트로 결정하고,
    상기 제1 에지 및 상기 제2 에지가 검출된 경우, 상기 락 인에이블 신호에 응답하여 상기 최종 레이트를 상기 쿼터 레이트로 결정하는 것을 특징으로 하는 클록 데이터 복원 회로.
  5. 제4 항에 있어서, 상기 데드 존 교정 회로는,
    상기 제4 위상 범위 내에서 상기 입력 데이터의 제3 에지를 더욱 검출하고,
    상기 최종 레이트가 상기 풀 레이트로 결정된 경우, 상기 교정 인에이블 신호에 응답하여 상기 제1 에지, 상기 제2 에지 또는 상기 제3 에지가 검출될 때 상기 다중-위상 클록 신호가 상기 데드 존 내에서 락된 것으로 판단하고,
    상기 최종 레이트가 상기 하프 레이트로 결정된 경우, 상기 교정 인에이블 신호에 응답하여 상기 제1 에지 또는 상기 제3 에지가 검출될 때 상기 다중-위상 클록 신호가 상기 데드 존 내에서 락된 것으로 판단하고,
    상기 최종 레이트가 상기 쿼터 레이트로 결정된 경우, 상기 교정 인에이블 신호에 응답하여 상기 다중-위상 클록 신호가 상기 데드 존 내에서 락되지 않은 것으로 판단하는 것을 특징으로 하는 클록 데이터 복원 회로.
  6. 제1 항에 있어서, 상기 데드 존 교정 회로는,
    상기 다중-위상 클록 신호가 상기 데드 존 내에서 락된 것으로 판단된 경우, 상기 다중-위상 클록 신호의 상기 위상을 변경하도록 상기 위상 고정 루프 회로에 포함된 루프 필터에 추가 차지 펌프 전류를 제공하는 것을 특징으로 하는 클록 데이터 복원 회로.
  7. 제1 항에 있어서, 상기 다중-위상 클록 신호의 하나의 주기에 상응하는 상기 다중-위상 클록 신호의 위상 범위가 제1 위상 범위, 제2 위상 범위, 제3 위상 범위 및 제4 위상 범위로 구분되고,
    상기 데드 존 교정 회로는,
    상기 제2 위상 범위 내에서의 상기 입력 데이터의 제1 에지, 상기 제3 위상 범위 내에서의 상기 입력 데이터의 제2 에지, 및 상기 제4 위상 범위 내에서의 상기 입력 데이터의 제3 에지를 검출하는 에지 검출 블록;
    상기 락 인에이블 신호, 상기 제1 에지 및 상기 제2 에지에 기초하여 상기 최종 레이트를 결정하는 레이트 결정 블록;
    상기 교정 인에이블 신호, 상기 최종 레이트, 상기 제1 에지, 상기 제2 에지 및 상기 제3 에지에 기초하여 상기 다중-위상 클록 신호가 상기 데드 존 내에서 락되었는지 여부를 판단하는 데드 존 검출 블록; 및
    상기 다중-위상 클록 신호가 상기 데드 존 내에서 락된 것으로 판단된 경우, 상기 위상 고정 루프 회로에 포함된 루프 필터에 추가 차지 펌프 전류를 제공하는 데드 존 차지 펌프를 포함하는 것을 특징으로 하는 클록 데이터 복원 회로.
  8. 제7 항에 있어서, 상기 다중-위상 클록 신호는 서로 다른 위상들을 가지는 제1 내지 제8 클록 신호들을 포함하고,
    상기 에지 검출 블록은,
    상기 제3 클록 신호에 응답하여 상기 입력 데이터를 샘플링하는 제1 플립-플롭;
    상기 제5 클록 신호에 응답하여 상기 입력 데이터를 샘플링하는 제2 플립-플롭;
    상기 제7 클록 신호에 응답하여 상기 입력 데이터를 샘플링하는 제3 플립-플롭;
    상기 제1 클록 신호에 응답하여 상기 입력 데이터를 샘플링하는 제4 플립-플롭;
    상기 제1 플립-플롭의 출력 신호 및 상기 제2 플립-플롭의 출력 신호에 XOR 연산을 수행하여 상기 제1 에지를 검출하는 제1 XOR 게이트;
    상기 제2 플립-플롭의 상기 출력 신호 및 상기 제3 플립-플롭의 출력 신호에 XOR 연산을 수행하여 상기 제2 에지를 검출하는 제2 XOR 게이트; 및
    상기 제3 플립-플롭의 상기 출력 신호 및 상기 제4 플립-플롭의 출력 신호에 XOR 연산을 수행하여 상기 제3 에지를 검출하는 제3 XOR 게이트를 포함하는 것을 특징으로 하는 클록 데이터 복원 회로.
  9. 제8 항에 있어서, 상기 에지 검출 블록은,
    상기 제1 플립-플롭과 상기 제1 XOR 게이트 사이에 위치하고, 상기 제4 클록 신호에 응답하여 상기 제1 플립-플롭의 상기 출력 신호를 샘플링하는 제5 플립-플롭;
    상기 제2 플립-플롭과 상기 제1 XOR 게이트 사이에 위치하고, 상기 제6 클록 신호에 응답하여 상기 제2 플립-플롭의 상기 출력 신호를 샘플링하는 제6 플립-플롭;
    상기 제2 플립-플롭과 상기 제2 XOR 게이트 사이에 위치하고, 상기 제6 클록 신호에 응답하여 상기 제2 플립-플롭의 상기 출력 신호를 샘플링하는 제7 플립-플롭;
    상기 제3 플립-플롭과 상기 제2 XOR 게이트 사이에 위치하고, 상기 제6 클록 신호에 응답하여 상기 제3 플립-플롭의 상기 출력 신호를 샘플링하는 제8 플립-플롭;
    상기 제3 플립-플롭과 상기 제3 XOR 게이트 사이에 위치하고, 상기 제8 클록 신호에 응답하여 상기 제3 플립-플롭의 상기 출력 신호를 샘플링하는 제9 플립-플롭; 및
    상기 제4 플립-플롭과 상기 제3 XOR 게이트 사이에 위치하고, 상기 제8 클록 신호에 응답하여 상기 제4 플립-플롭의 상기 출력 신호를 샘플링하는 제10 플립-플롭을 더 포함하는 것을 특징으로 하는 클록 데이터 복원 회로.
  10. 제8 항에 있어서, 상기 레이트 결정 블록은,
    상기 락 인에이블 신호에 응답하여 상기 제1 XOR 게이트의 출력 신호 또는 저 전원 전압을 선택적으로 출력하는 제1 멀티플렉서;
    상기 락 인에이블 신호에 응답하여 상기 제2 XOR 게이트의 출력 신호 또는 상기 저 전원 전압을 선택적으로 출력하는 제2 멀티플렉서;
    상기 제1 멀티플렉서의 출력 신호에 응답하여 고 전원 전압을 샘플링하여 제1 레이트 검출 신호를 생성하는 제11 플립-플롭; 및
    상기 제2 멀티플렉서의 출력 신호에 응답하여 상기 고 전원 전압을 샘플링하여 제2 레이트 검출 신호를 생성하는 제12 플립-플롭을 포함하는 것을 특징으로 하는 클록 데이터 복원 회로.
  11. 제10 항에 있어서, 상기 디지털 블록은,
    상기 제1 레이트 검출 신호 및 상기 제2 레이트 검출 신호가 모두 로우 레벨을 가지는 경우, 상기 최종 레이트로서 풀 레이트로 동작하도록 상기 멀티-레이트 위상 검출기를 제어하고,
    상기 제1 레이트 검출 신호가 상기 로우 레벨을 가지고, 상기 제2 레이트 검출 신호가 하이 레벨을 가지는 경우, 상기 최종 레이트로서 하프 레이트로 동작하도록 상기 멀티-레이트 위상 검출기를 제어하고,
    상기 제1 레이트 검출 신호 및 상기 제2 레이트 검출 신호가 모두 상기 하이 레벨을 가지는 경우, 상기 최종 레이트로서 쿼터 레이트로 동작하도록 상기 멀티-레이트 위상 검출기를 제어하는 것을 특징으로 하는 클록 데이터 복원 회로.
  12. 제8 항에 있어서, 상기 데드 존 검출 블록은,
    상기 교정 인에이블 신호에 응답하여 제1 교정 신호로서 상기 제1 XOR 게이트의 출력 신호 또는 저 전원 전압을 선택적으로 출력하는 제3 멀티플렉서;
    상기 교정 인에이블 신호에 응답하여 제2 교정 신호로서 상기 제2 XOR 게이트의 출력 신호 또는 상기 저 전원 전압을 선택적으로 출력하는 제4 멀티플렉서;
    상기 교정 인에이블 신호에 응답하여 제3 교정 신호로서 상기 제3 XOR 게이트의 출력 신호 또는 상기 저 전원 전압을 선택적으로 출력하는 제5 멀티플렉서;
    상기 제1 교정 신호, 상기 제2 교정 신호 및 상기 제3 교정 신호에 OR 연산을 수행하여 풀 레이트 교정 신호를 출력하는 제1 OR 게이트;
    상기 제1 교정 신호 및 상기 제3 교정 신호에 OR 연산을 수행하여 하프 레이트 교정 신호를 출력하는 제2 OR 게이트; 및
    상기 최종 레이트에 상응하는 최종 레이트 신호에 응답하여 데드 존 검출 신호로서 상기 풀 레이트 교정 신호, 상기 하프 레이트 교정 신호 또는 상기 저 전원 전압을 선택적으로 출력하는 제6 멀티플렉서를 포함하는 것을 특징으로 하는 클록 데이터 복원 회로.
  13. 제12 항에 있어서, 상기 데드 존 차지 펌프는,
    상기 데드 존 검출 신호가 로우 레벨을 가지는 경우, 상기 루프 필터에 상기 추가 차지 펌프 전류를 제공하지 않고,
    상기 데드 존 검출 신호가 하이 레벨을 가지는 경우, 상기 루프 필터에 상기 추가 차지 펌프 전류를 제공하는 것을 특징으로 하는 클록 데이터 복원 회로.
  14. 제7 항에 있어서, 상기 추가 차지 펌프 전류는 음의 전류이고,
    상기 위상 고정 루프 회로는 상기 데드 존 차지 펌프에 의해 제공되는 상기 추가 차지 펌프 전류에 기초하여 상기 다중-위상 클록 신호의 상기 위상을 증가시키는 것을 특징으로 하는 클록 데이터 복원 회로.
  15. 제1 항에 있어서, 상기 위상 고정 루프 회로는,
    상기 입력 데이터와 상기 다중-위상 클록 신호의 위상 차를 검출하는 상기 멀티-레이트 위상 검출기;
    상기 멀티-레이트 위상 검출기에 의해 검출된 상기 위상 차에 응답하여 차지 펌프 전류를 생성하는 차지 펌프;
    상기 차지 펌프 전류를 필터링하여 제어 전압을 생성하는 루프 필터; 및
    상기 제어 전압에 기초하여 상기 다중-위상 클록 신호를 생성하는 전압 제어 발진기를 포함하는 것을 특징으로 하는 클록 데이터 복원 회로.
  16. 제15 항에 있어서, 상기 다중-위상 클록 신호는 서로 다른 위상들을 가지는 제1 내지 제8 클록 신호들을 포함하고,
    상기 멀티-레이트 위상 검출기는,
    상기 제1 내지 제8 클록 신호들에 각각 응답하여 상기 입력 데이터를 샘플링하는 제1 내지 제8 플립-플롭들;
    제1 입력 단자, 제2 입력 단자, 및 업 신호를 출력하는 제1 출력 단자를 포함하는 제1 XOR 게이트;
    제3 입력 단자, 제4 입력 단자, 및 다운 신호를 출력하는 제2 출력 단자를 포함하는 제2 XOR 게이트;
    상기 디지털 블록으로부터 수신된 디지털 코드에 응답하여 상기 제1 입력 단자에 상기 제1 플립-플롭의 출력 신호, 상기 제3 플립-플롭의 출력 신호, 상기 제5 플립-플롭의 출력 신호 또는 상기 제7 플립-플롭의 출력 신호를 제공하는 제1 스위칭 블록;
    상기 디지털 코드에 응답하여 상기 제2 입력 단자 및 상기 제3 입력 단자에 상기 제2 플립-플롭의 출력 신호, 상기 제4 플립-플롭의 출력 신호, 상기 제6 플립-플롭의 출력 신호 또는 상기 제8 플립-플롭의 출력 신호를 제공하는 제2 스위칭 블록; 및
    상기 디지털 코드에 응답하여 상기 제4 입력 단자에 상기 제3 플립-플롭의 상기 출력 신호, 상기 제5 플립-플롭의 상기 출력 신호, 상기 제7 플립-플롭의 상기 출력 신호 또는 상기 제1 플립-플롭의 상기 출력 신호를 제공하는 제3 스위칭 블록을 포함하는 것을 특징으로 하는 클록 데이터 복원 회로.
  17. 제16 항에 있어서, 상기 멀티-레이트 위상 검출기는,
    상기 최종 레이트가 풀 레이트로 결정된 경우, 복원된 데이터로서 상기 제6 플립-플롭의 상기 출력 신호를 출력하고,
    상기 최종 레이트가 하프 레이트로 결정된 경우, 상기 복원된 데이터로서 상기 제4 플립-플롭의 상기 출력 신호 및 상기 제8 플립-플롭의 상기 출력 신호를 출력하고,
    상기 최종 레이트가 쿼터 레이트로 결정된 경우, 상기 복원된 데이터로서 상기 제1 플립-플롭의 상기 출력 신호, 상기 제3 플립-플롭의 상기 출력 신호, 상기 제5 플립-플롭의 상기 출력 신호 및 상기 제7 플립-플롭의 상기 출력 신호를 출력하는 것을 특징으로 하는 클록 데이터 복원 회로.
  18. 복수의 화소들을 포함하는 표시 패널;
    입력 데이터에 기초하여 다중-위상 클록 신호 및 복원된 데이터를 생성하는 클록 데이터 복원 회로를 포함하고, 상기 복수의 화소들에 상기 복원된 데이터에 상응하는 데이터 신호들을 제공하는 데이터 드라이버; 및
    상기 데이터 드라이버에 상기 입력 데이터를 제공하는 컨트롤러를 포함하고,
    상기 클록 데이터 복원 회로는,
    상기 입력 데이터에 기초하여 상기 다중-위상 클록 신호를 생성하는 위상 고정 루프 회로로서, 복수의 레이트들로 동작 가능하고, 초기 구간에서 상기 복수의 레이트들 중 미리 결정된 하나인 초기 레이트로 동작하는 멀티-레이트 위상 검출기를 포함하는 상기 위상 고정 루프 회로;
    상기 위상 고정 루프 회로의 락 상태를 검출하여 락 인에이블 신호를 생성하는 락 검출기;
    상기 락 인에이블 신호에 응답하여 상기 복수의 레이트들 중 상기 입력 데이터의 데이터 레이트에 상응하는 최종 레이트를 결정하는 데드 존 교정 회로; 및
    상기 최종 레이트로 동작하도록 상기 멀티-레이트 위상 검출기를 제어하고, 교정 인에이블 신호를 생성하는 디지털 블록을 포함하고,
    상기 데드 존 교정 회로는 상기 교정 인에이블 신호에 응답하여 상기 다중-위상 클록 신호가 데드 존 내에서 락되었는지 여부를 판단하고, 상기 다중-위상 클록 신호가 상기 데드 존 내에서 락된 경우, 상기 다중-위상 클록 신호의 위상을 변경하는 것을 특징으로 하는 표시 장치.
  19. 표시 장치의 데이터 드라이버에 포함된 클록 데이터 복원 회로의 구동 방법에 있어서,
    복수의 레이트들로 동작 가능한 멀티-레이트 위상 검출기를 초기 구간에서 상기 복수의 레이트들 중 미리 결정된 하나인 초기 레이트로 동작시켜 입력 데이터에 기초하여 다중-위상 클록 신호를 생성하는 단계;
    상기 멀티-레이트 위상 검출기를 포함하는 위상 고정 루프 회로의 락 상태를 검출하는 단계;
    상기 복수의 레이트들 중 상기 입력 데이터의 데이터 레이트에 상응하는 최종 레이트를 결정하는 단계;
    상기 최종 레이트로 동작하도록 상기 멀티-레이트 위상 검출기를 제어하는 단계;
    상기 다중-위상 클록 신호가 데드 존 내에서 락되었는지 여부를 판단하는 단계; 및
    상기 다중-위상 클록 신호가 상기 데드 존 내에서 락된 경우, 상기 다중-위상 클록 신호의 위상을 변경하는 단계를 포함하는 클록 데이터 복원 회로의 구동 방법.
  20. 제19 항에 있어서, 상기 멀티-레이트 위상 검출기의 상기 복수의 레이트들은 풀 레이트, 하프 레이트 및 쿼터 레이트를 포함하고,
    상기 초기 레이트는 상기 풀 레이트인 것을 특징으로 하는 클록 데이터 복원 회로의 구동 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230216508A1 (en) * 2022-01-05 2023-07-06 Xilinx, Inc. FAST LINE RATE SWITCHING IN PERIPHERAL COMPONENT INTERCONNECT EXPRESS (PCIe) ANALYZERS

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210141813A (ko) * 2020-05-13 2021-11-23 삼성디스플레이 주식회사 클록 데이터 복원 회로, 표시 장치, 및 클록 데이터 복원 회로의 구동 방법
KR20230087027A (ko) * 2021-12-09 2023-06-16 주식회사 엘엑스세미콘 디스플레이의 클럭 복원 회로

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55132132A (en) * 1979-03-30 1980-10-14 Nec Corp Phase synchronizing circuit
US6211741B1 (en) * 1998-10-16 2001-04-03 Cypress Semiconductor Corp. Clock and data recovery PLL based on parallel architecture
US6307413B1 (en) * 1999-12-23 2001-10-23 Cypress Semiconductor Corp. Reference-free clock generator and data recovery PLL
WO2002095947A1 (fr) * 2001-05-17 2002-11-28 Thine Electronics, Inc. Circuit integre sur semi-conducteur
US7409031B1 (en) * 2002-10-04 2008-08-05 Silicon Image, Inc. Data sampling method and apparatus with alternating edge sampling phase detection for loop characteristic stabilization
KR100547831B1 (ko) 2003-06-18 2006-01-31 삼성전자주식회사 가변 데이터 전송률에 대응이 가능한 클럭 및 데이터 복원장치
KR100574619B1 (ko) * 2004-08-04 2006-04-27 삼성전자주식회사 수신 데이터 레이트의 4분의 1 주파수 클록으로 동작하는클록 데이터 복원 회로 및 그 동작 방법
US20060067452A1 (en) * 2004-09-24 2006-03-30 Intel Corporation Clock and data recovery circuit
KR101301698B1 (ko) 2006-08-24 2013-08-30 고려대학교 산학협력단 선형 위상검출기 및 그것을 포함하는 클럭 데이터 복원회로
KR100839488B1 (ko) 2006-08-30 2008-06-19 삼성전자주식회사 기준 클럭이 불필요한 클럭 데이터 복원 회로
ATE505870T1 (de) * 2006-11-29 2011-04-15 Nxp Bv Verfahren und schaltung zum empfangen von daten
US8497708B2 (en) * 2011-05-06 2013-07-30 National Semiconductor Corporation Fractional-rate phase frequency detector
US8368449B1 (en) * 2011-07-09 2013-02-05 Altera Corporation Dead zone detection for phase adjustment
US9692429B1 (en) * 2012-11-15 2017-06-27 Gsi Technology, Inc. Systems and methods involving fast-acquisition lock features associated with phase locked loop circuitry
JP2015149669A (ja) * 2014-02-07 2015-08-20 富士通株式会社 クロック制御回路，受信器および通信装置
KR101591679B1 (ko) 2014-08-04 2016-02-05 서울대학교산학협력단 지연 동기화 루프 기반의 클럭 전송형 수신기
KR102501200B1 (ko) * 2016-02-15 2023-02-21 에스케이하이닉스 주식회사 클럭 데이터 복구 회로, 클럭 데이터 복구 방법 및 그를 포함하는 집적 회로
US10411922B2 (en) * 2016-09-16 2019-09-10 Kandou Labs, S.A. Data-driven phase detector element for phase locked loops
US10141949B1 (en) * 2017-11-07 2018-11-27 Cavium, Llc Modular serializer and deserializer
US10396803B2 (en) * 2018-01-10 2019-08-27 Marvell International Ltd. Clock and data recovery of sub-rate data
US10637637B2 (en) * 2018-09-24 2020-04-28 Qualcomm Incorporated Fixing dead-zone in clock data recovery circuits
TWI692206B (zh) * 2019-02-01 2020-04-21 群聯電子股份有限公司 時脈資料回復電路、記憶體儲存裝置及快閃記憶體控制器
KR20210141813A (ko) * 2020-05-13 2021-11-23 삼성디스플레이 주식회사 클록 데이터 복원 회로, 표시 장치, 및 클록 데이터 복원 회로의 구동 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230216508A1 (en) * 2022-01-05 2023-07-06 Xilinx, Inc. FAST LINE RATE SWITCHING IN PERIPHERAL COMPONENT INTERCONNECT EXPRESS (PCIe) ANALYZERS
US11705910B1 (en) * 2022-01-05 2023-07-18 Xilinx, Inc. Fast line rate switching in peripheral component interconnect express (PCIe) analyzers

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