541798 A7 B7 五、發明説明（1 ) 〔技術領域〕 本發明係有關包括有DLL (Delay Locked loop，延 (請先閲讀背面之注意事項再填寫本頁) 遲鎖定環路）用之相位比較電路的半導體積體電路’尤其有 關具有要產生使用於解調成串列傳輸之數位信號的多相時 鐘信號之功能的D L L用的相位比較電路之半導體積體電 路。 〔背景技術〕 於近幾年來之高速串列傳輸資料的接收電路’當要解 調接收資料時，一般乃採用以使用與包含於被串列化之一 字元的資料之符號數元數目相同或其以上之數量的多相時 鐘信號來取樣串列資料之方式。而該等之多相時鐘信號乃 需要同步於以對應於被串列化之一字元資料來傳輸的傳輸 時鐘信號，並需要具有會對應於包含於被串列化之一字元 資料的符號數元間隔之等間隔相位差。 經濟部智慧財產局員工消費合作社印製 在於如此之接收電路，乃爲了產生具有等間隔之相位 差的多相時鐘信號，使用著組合了電壓控制振盪器和相位 比較電路的P L L〔相鎖環路（迴路）〕，或組合了電壓 控制延遲元件和相位比較電路的D L L。 而現實之高速串列數位傳輸中，會由在發送（傳送） 電路之電源電壓之變動或對於傳輸電路的干擾等，而產生 稱呼爲顫動之短周期的頻率變動於串列傳輸資料及傳輸時 鐘信號。使得在於高速串列數位傳輸信號之接收電路，有 需要令要使用於取樣接收資料的多相時鐘信號追隨於由該 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -4- 541798 A7 __B7_____ 五、發明説明（2 ) (請先閲讀背面之注意事項再填寫本頁) 顫動所產生之頻率變動，一般使用有D L L之接收電路’ 因對於由傳輸時鐘信號之顫動所產生的頻率變動之追隨性 良好，因而爲了在高速串列數位傳輸信號的接收電路產生 多相時鐘信號，極爲想要的電路方式。 而在使用D L L之接收電路，由要構成D L L之相位 比較電路的電路方式和其性能所決定之D L L整體的相位 檢測特性，將成爲要決定對於串列傳輸資料之多相時鐘信 號的相位誤差。因此，對於適用於高速串列數位傳輸之接 收電路的D L L用的相位比較電路，會要求著能獲得高精 度之相位檢測特性的電路（迴路）方式。 經濟部智慧財產局員工消費合作社印製 通常，相位電路係比較基準時鐘信號和比較信號之2 個輸入時鐘信號，以判斷對於基準時鐘信號是否比較時鐘 信號更超前或延遲。又相位比較電路，一般乃動作成可在 於較（η - 1) 7Γ大而較（η + 1) 7Γ爲小之範圍（η爲 自然數），或者是在於較2 (η - 1) 大而較2 (η + 1 ) π爲小之範圍來檢測輸入時鐘信號間的相位差，並以 產生成比例的輸入時鐘信號間之相位差的控制電壓而施加 負反饋於電壓控制延遲元件來控制系統。而該系統乃設計 成，輸入時鐘信號間之相位差剛如成爲2 η 7Γ時，會成爲 從相位比較電路所輸出之控制電壓形成基準値（例如0 V )而成爲穩定，並在輸入時鐘信號間之相位差成爲2 η 7Γ 且系統成爲穩定時，就稱爲D L L已鎖定。 例如在於高速串列數位傳輸中，被串列化之一字元的 資料含有Ν個之符號數元時，用於接收串列傳輸資料之接 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -5- 541798 A7 B7 五、發明説明（3 ) 收電路，將產生包含有第1〜第（N+ 1 )之時鐘信號的 多相時鐘信號。而此時，第1之時鐘信號和第（N+1) 之時鐘信號，在理想上爲具有2 之相位差。因此’在實 質上具有相異相位之時鐘信號之數目爲N個，而該等之時 鐘信號予以稱呼爲N相時鐘信號。 於使用D L L之接收電路，將控制多相時鐘信號之延 遲時間能由比較第1之時鐘信號的相位和第（N + 1 )之 時鐘信號而使包含於多相時鐘信號之各時鐘信號間的相位 差能正確地成爲傳輸時鐘信號之周期的1 / N倍來鎖定。 當傳輸時鐘信號之頻率爲廣濶時，由接收電路所產生之 時鐘信號的相位之可變範圍雖也需要同樣地弄爲寬’但當 弄寬時鐘信號相位的可變範圍時，要實施相位比較之時鐘 信號間，有可能發生4 7Γ以上之相位差，因而有需要想辦 法避免相位比較電路會以2 7Γ以外之2 m 7Γ ( m爲2以上 之整數）的相位差鎖定之不良狀態（稱呼爲假鎖定’ false lock) 〇 爲了避免如之不良狀態，乃使用著如圖1所示之接收 電路。圖1係顯示由取樣（抽樣）方式來接收高速串列傳 輸資料的習知接收電路之方塊圖。在此’因被串列化之一 字元數元所含有之符號數元數（目）作爲8 (個）數元， 因此接收電路乃作爲多相時鐘信號可產生8個之時鐘信號 〇 D L L 1 0 0乃包含有：依據所輸入之傳輸時鐘信號 會輸出多相時鐘信號0 Q〜0 Q 8之電壓控制延遲線1 0 3 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ------------- (請先閱讀背面之注意事項再填寫本頁) 訂 •辦 經濟部智慧財產局員工消費合作社印製 541798 A7 __B7_ 五、發明説明（4 ) (請先閲讀背面之注意事項再填寫本頁) •，依據多相時鐘信號0 Q及0 ^ 8產生相位比較用之2種類 的時鐘信號0Q4及0 48之比較時鐘信號產生電路1 〇 6 ; 依據時鐘信號0。4及0 4 8來比較傳輸時鐘信號之相位和多 相時鐘信號之相位的相位比較電路1 〇 7 ;及要輸入相位 比較電路1 0 7之輸出信號的過濾電路1 〇 9 ° 而過濾電路1 0 9之輸出信號’將作爲延遲控制電壓 來施加於電壓控制延遲線1 〇 3，構成負反饋之控制系（ 統）。且由該延遲控制電壓來控制在電壓控制延遲線 1 0 3的信號延遲時間。至於過濾電路1 〇 9係要用於控 制D L L之回應特性用者，一般乃使連接於信號線和接地 電位間之電容（電容器）。 於圖1所示之DLL 1 0 0，比較時鐘信號產生電路 1 0 6乃產生相位比較用之2種類的時鐘信號及048 ，而相位比較電路1 0 7，將依據該等之時鐘信號來比較 傳輸時鐘信號之相位和多相時鐘信號之相位，以令包含於 多相時鐘信號之各時鐘信號間的相位差可正確地成爲傳輸 時鐘信號之周期的1 / 8倍。 經濟部智慧財產局員工消費合作社印製 而串並列變換電路1 1 0則使用以如此所產生之多相 時鐘信號0 〇及0 0 7來取樣串列資料後，予以解碼所取樣 之串列資料而變換所輸入之串列資料爲並列資料。 圖2係顯示在圖1所示之接收電路的D L L用之相位 比較電路的圖。如圖2所示，相位比較電路1 〇 7乃包括 有依據要求出相位比較用之時鐘信號0 Q4及0 48的邏輯乘 積的NAND電路3 0 1，和要求出時鐘信號0。4及048 本紙張尺度適用中國國家標準（CNS ) A4規格（2i〇X297公羡) ； " 541798 A7 B7 五、發明説明（5 ) (請先閱讀背面之注意事項再填寫本頁) 之邏輯和的NOR電路3 0 2，及依據從NAND電路 3 0 1所輸出之相位比較信號U P劃線（ϋΓ )和從N〇R 電路3 0 2所輸出之相位比較信號DN來作成輸出信號， 並供應該輸出信號給予輸出端（子）1 〇 8用的輸出電路 3 0 3。 圖3係顯示在圖1所示之接收電路之多相時鐘信號及 相位比較用時鐘信號的波形，及爲了產生相位比較用之時 鐘信號所採用之邏輯表達式之圖。如圖3所示，相位比較 用之時鐘信號0 Q4乃依據包含於多相時鐘信號之時鐘信號 公0〜0 04來產生，而相位比較用之時鐘信號0 48係依據 包含於多相時鐘信號的時鐘信號0 4〜0 8來產生。 當時鐘信號0 04和時鐘信號0 48雙方爲高位準時’ NAND電路3 0 1之輸出信號會成爲低位準’而使輸出 端子1 0 8電位會上升。又在時鐘信號0。4和時鐘信號 雙方爲低位準時，NOR電路3 0 2之輸出信號會成 爲高位準而使輸出端子1 0 8之電位降低。 經濟部智慧財產局員工消費合作社印製 圖4 A係顯示在圖1所示之接收電路’包含於多相時 鐘信號之時鐘信號0 8之相位較圖3所示之狀態延遲時的相 位比較用時鐘信號及相位比較信號之波形圖’圖4 B係顯 示時鐘信號0 8之相位較圖3所示之狀態達超前時的相位比 較用時鐘信號及相位比較信號之波形圖。 如圖4 A所示，當包含於多相時鐘信號之時鐘信號 和時鐘信號之相位差成爲較2ττ (360° )更大時， 就會充電連接於相位比較電路輸出端1 〇 8之過濾電路 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -8- 541798 A7 B7_ 五、發明説明（6 ) 1 0 9的電容（器），而控制直至電壓控制延遲線1 0 3 之信號延遲時間縮短而相位差剛好能成爲2 7Γ爲止。 (請先閲讀背面之注意事項再填寫本頁) 另一方面，如圖4 B所示，當時鐘信號和時鐘信號 0 〇 8之相位差成爲較2 7Γ ( 3 6 0 ° )更小時，就會放電 連接於相位比較電路輸出端1 0 8之過濾電路1 0 9的電 容（器）之電荷，而控制直至電壓控制延遲線1 0 3之信 號延遲時間成爲加長而相位差剛好能成爲2 7Γ爲止。由而 ，可令包含於多相時鐘信號之各時鐘信號間的相位差正確 地成爲傳輸信號周期之1 / 8而成爲鎖定。 由以上之說明可察明，使用於從圖1至圖4 B所示之 習知的高速串列數位傳輸信號之接收電路的相位比較電路 1 0 7，並非直接比較包含於在電壓控制延遲線1 0 3所 .產生之多相時鐘信號的時鐘信號0 〇及0。8之栢位，而是 比較時鐘信號產生電路1 0 6予以比較依據時鐘信號及 0 0 8所產生之相位比較用之時鐘信號0 0 4及0 4 8的相位 〇 經濟部智慧財產局員工消費合作社印製 其結果，較直接比較時鐘信號0。及0。8之相位，會 在比較時鐘信號產生電路1 0 6所產生的相位誤差重疊於 在相位比較電路1 0 7所產生之比較誤差，使得具有所謂 D L L整體之相位檢測特性會劣化（惡化）之問題。又因 使用著所謂NAND電路3 0 1和NOR電路3 0 2之相 異種類之閘極，而會產生在於閘極動作之定時（時序）誤 差，使得時鐘信號0 0及時鐘信號0 08之相位差在於2 7Γ 附近且延遲控制電壓之位準爲小的時候，會具有所謂定時 ^紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） " -9- 541798 Α7 Β7 五、發明説明（7 ) 誤差之影響不能忽視的問題。 在於美國專利（USP) 6， 157，263公報， (請先閱讀背面之注意事項再填寫本頁) 揭不有要實現尚速筒精度P L L用之相位比較電路，圖5 係顯示該P L L用之相位比較電路之結構圖。如圖5所示 ，相位比較電路5 0 0係包括有：2個之動態型D閂鎖電 路501及502 ;供應資料給予D閂鎖電路501及 5 0 2的N〇R電路5 0 3 ;及要倒轉D閂鎖電路5 0 1 及502之各輸出信號的反相器504及505 閂鎖 電路5 0 1及5 0 2之各個係構成如圖6所示。 再參照圖5時，復置（重設）信號R S爲低位準時， 經濟部智慧財產局員工消費合作社印製 D閂鎖電路5 0 1會同步於基準（參考）時鐘信號0REF 而閂鎖低位準之信號，D閂鎖電路5 0 2則會同步於從 VCO(電壓控制振盪器）所輸出之VCO時鐘信號 0 v。。來閂鎖低位準信號。當D閂鎖電路5 0 1之輸出信 號ϋΤ及D閂鎖電路5 0 2之輸出信號Μ成位低位準時， 從NOR電路5 0 3所輸出之復置信號RS會成爲高位準 ，而使D閂鎖電路5 0 1及5 0 2復置。而D閂鎖電路 5 0 1之輸出信號ϋΓ及D閂鎖電路5 0 2之輸出信號ϋΤΪ ，將各別由倒置（反相）電路5 0 4及5 0 5而被倒置， 而作爲相位比較信號U Ρ及D Ν來輸出。 圖7係顯示圖5所示之相位比較電路的動作之波形圖 。在此，顯示著V C 0時鐘信號0 ν c ◦之相位對於基準時 鐘信號0 E f之相位從2 7Γ錯開4 7Γ爲止時之復置信號 R S和相位比較信號U Ρ及D Ν之波形。如圖7所示，依 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -10- 541798 A7 B7 五、發明説明（8 ) (請先閱讀背面之注意事項再填寫本頁) 據該相位比較電路，當V C〇時鐘信號0 ve。和基準時鐘 信號0 R E f之相位差爲2 7Γ之整數倍時，就無法區別該等 。具有如此之檢測特性之相位比較電路，對於輸入時鐘信 號間之相位差，在於較零爲大而較4 7Γ爲小之範圍來檢測 的P L L用雖爲有效，但對於作爲有需要較該範圍更爲廣 濶範圍來檢測相位差的D L L用則無法來使用。 〔發明之揭示〕 爲此，鑑於上述之問題，本發明之目的係在於包括要 接收串列數位傳輸信號之接受電路的D L L用之柑位比較 電路的半導體積體電路，以防止假鎖定之同時予以增進相 位比較電路的相位檢測特性，而改善D L L整體之回應速 度及鎖定精度爲其目的者。 經濟部智慧財產局員工消費合作社印製 爲了解決以上之課題，有關本發明之半導體積體電路 乃具備有：依照控制電壓控制延遲時間之成串聯的複數延 遲元件；要產生對應於要輸入於複數延遲元件內之所定延 遲元件的時鐘信號，及從複數延遲元件內之其他所定延遲 元件所輸出的時鐘信號之相位差的相位比較電路；要控制 相位比較電路爲在於該相位差爲所定範圍時可產生所定電 壓的控制電路；及以過濾由相位比較電路所產生之電壓來 產生應施加於複數延遲元件的控制電壓之過濾電路。 依據本發明，因由相位比較電路直接比較包含於多項 時鐘信號之2個時鐘信號的相位差之同時，由控制電路來 防止相位差爲4 7Γ以上時所容易產生的假鎖定，因而可改 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -11 - 541798 A7 B7 五、發明説明（9 ) 善D L L整體的回應速度及鎖定精度。 (請先閱讀背面之注意事項再填寫本頁) 〔實施發明用之最佳形態〕 圖8係顯示包含於有關本發明第1實施形態之半導體 積體電路的高速串列數位傳輸信號之接受電路的方塊圖。 該接受電路具有：依據傳輸時鐘信號來產生包括第1〜第 (N+ 1 )之時鐘信號的多相時鐘信號用之DLL 8 0 0 ;及使用該等多相時鐘信號來變換（轉換）串列資料成爲 並列資料的串並列變換電路8 1 0。 D L L 8 0 0係以比較第1之時鐘信號的相位和第（ N + 1 )之時鐘信號的相位而控制多相時鐘信號之延遲時 間，以令包含於多相時鐘信號之各時鐘信號間的相位差可 正確地成爲傳輸時鐘信號周期之1 /N倍來鎖定。在此’ 因將包含於被串列化之一字元的資料之符號數元數（目） 作成8數元，因而接受電路乃作爲多相時鐘信號可產生8 相之時鐘信號。 經濟部智慧財產局員工消費合作社印製 D L L 8 0 0乃包括有：依據所輸入之傳輸時鐘信號 來產生具有相等相位差之多相時鐘信號0 ◦及0 8的電壓控 制延遲線8 0 3 ;要比較第1之時鐘信號0 ◦的相位和第9 之時鐘信號0 8的相位之相位比較電路8 0 7 ;要控制相位 比較電路8 0 7之比較動作的比較控制信號產生電路 8 0 6 ;及會輸入相位比較電路8 0 7之輸出信號的過濾 電路8 0 9。 而過濾電路8 0 9之輸出信號，將作爲延遲控制電壓 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -12 - 541798 Α7 Β7 五、發明説明（1〇) (請先閲讀背面之注意事項再填寫本頁) 來供予電壓控制延遲線8 0 3，而構成負反饋之控制系。 由該延遲控制電壓而控制在於電壓控制延遲線8 0 3之信 號延遲時間。過濾電路8 0 9係用於調整D L L之回應特 性者，將使用例如連接於信號線和接地電位間的電容（電 容器）。 比較控制信號發生電路8 0 6係依據多相時鐘信號公〇 及0 8產生比較控制信號，並在時鐘信號0 〇和時鐘信號 0 n之相位差超過所定之範圍時，予以控制相位比較電路 8 0 7之動作。由而可迴避假鎖定。 串並列變換電路8 1 0乃使用以如此所產生之多相時 鐘信號0 〇及0 7來取樣串列資料後，以解碼所取樣之串列 資料而變換所輸入之串列資料爲並列資料。 經濟部智慧財產局員工消費合作社印製 圖9係顯示在圖8所示之接收電路的D L L用的相位 比較電路之結構圖。該相位比較電路係包括有·· 2個之動 態型D閂鎖電路9 0 1及9 0 2 ;供資料給予各D閂鎖電 路9 0 1及9〇2用的第1邏輯電路9 0 3及第2邏輯電 路9 0 4 ;倒置D閂鎖電路9 0 2之輸出資料Μ來輸出反 相（倒置）資料（相位比較信號）D Ν的反相器9 0 5 ; 供D閂鎖電路9 0 1之輸出資料（相位比較信號）ϋ下給予 閘極的Ρ頻道（通道）電晶體9 0 7 ;供從反相器9 0 5 所輸出之相位比較信號D Ν給予閘極的Ν頻道電晶體 9 0 8 ;及要供電流給予電晶體9 0 7及9 0 8的電流源 9 0 6 及 9 0 9。 圖1 0係顯示使用於圖9所示之相位比較電路的動態 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -13- 541798 A7 B7 五、發明説明（11) 型D閂鎖電路之結構圖。以如此，各動態型D閂鎖電路 9 0 1及9 0 2因由電晶體6個所形成之簡單結構，因而 可高速動作。又圖9所示之相位比較電路8 0 7係由使用 同~結構之2個動態型D閂鎖電路9 0 1及9 0 2，使得 可進行高精度之動作。 如圖9所示，第1邏輯電路9 0 3係以NOR電路 來構成，而在D閂鎖電路9 0 1之輸出資料ϋΓ或D閂鎖電 路9 0 2之輸出ΰΒ爲高位準時，就供低位準資料給予d閂 鎖電路9 0 1。D閂鎖電路9 0 1係在輸入資料爲低位準 時，若第1之1時鐘信號00升起（上升），就設定輸出資 料爲低位準。而後，輸入資料若成爲高位準，D閂鎖電路 9 0 1會被復置，而輸出資料會成爲高位準。 第2邏輯電路9 0 4係結合〇R電路和N AND電路 者’並設計各輸入信號所會通過之電晶體之數量成爲與在 第1邏輯電路9 0 3者相等。因此，所施加於各輸入信號 之延遲時間，也會與在第1邏輯電路9 0 3者大致成相等 〇 第2邏輯電路9 0 4乃在比較控制信號Sc爲高位準， 且D閂鎖電路9 0 1之輸出資料或D閂鎖電路9 0 2之 輸出資料ϋΒ爲高位準時，就會供低位準之資料給予d閂鎖 電路9 0 2。D閂鎖電路9 0 2係在輸入資料爲低位準時 ’右第9時鐘信號0 8升起（上升）時，就設定輸出資料爲 低位準。而後，輸入資料成爲高位準時，D閂鎖電路 9 0 2會被復置而使輸出資料成爲高位準。 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ297公釐) m mj mmm m —J— ϋ ml ϋι·1 —-II n (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -14- 541798 A7 __B7_ 五、發明説明（12) (請先閲讀背面之注意事項再填寫本頁} 再者，第2邏輯電路9 0 4係可依照比較控制信號 S c來獨自地控制D閂鎖電路9 0 2。亦即，第2邏輯電路 9 0 4，比較控制信號S c爲低位準時，就使輸出信號成爲 高位準。由而，D閂鎖電路9 0 2被復置而使輸出資料維 持高位準，至於從反相器9 0 5所輸出之相位比較信號D N會維持低位準。同時會使動態型D閂鎖電路9 0 1不會 被復置，而使輸出資料Iff維持低位準。 圖1 1係顯示在圖8所示之接收電路的多相時鐘信號 ，比較控制信號及相位比較信號之波形，及用於產生比較 控制信號用之邏輯表達式的圖。相位比較信號ϋΓ雖在上升 時鐘信號％。時，會暫時被設定爲低位準，但由於第1邏輯 電路9 0 3之輸出信號會馬上成爲高位準，使得被復置而 再度成爲高位準。又相位比較信號會在時鐘信號0 8之 上升時，暫時被設定爲高位準，但由於第2邏輯電路 9 0 4之輸出信號會馬成爲高位準，使得被復置而再度成 爲低位準。 經濟部智慧財產局員工消費合作社印製 比較控制信號S。乃依據包含於多相時鐘信號之時鐘信 號02〜06來產生。如圖1 1所示，當多相時鐘信號所包 含之時鐘信號及08之相位差在於2 7Γ ( 3 6 0° )附 近時，比較控制信號S C並不會對於相位比較信號之動作帶 來影響。
圖1 2 Α顯示在圖8所示之接收電路，當包含於多相 時鐘信號之時鐘信號◊ 8之相位成爲較圖1 1所示之狀態延 遲時的比較控制信號及相位比較信號之波形圖，圖1 2 B 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -15- 541798 __B7 ___ 五、發明説明（13) 係顯示時鐘信號0 8之之相位成爲較圖1 1所示之狀態超前 時的比較控制信號及相位比較信號之波形圖。 如圖1 2A所示，當時鐘信號00及時鐘信號08之相 位差形成較2;r (360° )更大而在所定範圍時’比較 控制信號S c會成爲低位準。由而相位比較信號D Ν會經常 成爲低位準，而使相位比較信號ϋΓ也不會被復置予以維持 低位準。因此，圖9所示之電晶體9 0 7成爲接通（〇Ν )狀態，而電晶體9 0 8成爲斷路（〇F F )狀態，使得 輸出端子8 0 8之電壓上升，且控制電壓控制延遲線 8 0 3 (參照圖3 )之信號延遲時間成爲縮短直至相位差 剛好形成爲2 π爲止。 於圖5所示之相位比較電路，當時鐘信號0 〇和時鐘信 號0 8之相位差成爲4 π時，仍檢測較實際之相位差小2 π 的相位差。然而，於本實施形態，即使時鐘信號0 〇和0 8 之相位差成爲4 7Γ以上，相位比較信號ϋΓ及D Ν會維持低 位準，使得控制系會作用爲令相位差減少。 如圖1 2 Β所示，時鐘信號0 〇和時鐘信號0 8之相位 差成爲較2 π ( 3 6 0 ° )小時，則與以往（先前）同樣 ，會在時鐘信號0 8上升時，設定相位比較信號D Ν爲高位 準，並在時鐘信號0 〇剛上升後，復置相位比較信號D Ν爲 低位準。而在.相位比較信號ϋΓ及D Ν爲高位準期間，圖9 所示之電晶體9 0 7成爲斷路狀態，電晶體9 0 8成爲接 通狀態，使得輸出端子8 0 8之電壓降低，而控制電壓控 制延遲線8 0 3 (參照圖8 )之信號延遲時間成爲長。再 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） " ' -16- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 541798 A7 _____B7 五、發明説明（14) (請先閱讀背面之注意事項再填寫本頁) 者，電壓控制延遲線8 0 3之信號延遲時間通常絕對不可 能成爲零，因而，並不需要憂慮時鐘信號0 〇及時鐘信號 0 8之相位差成爲零而形成假鎖定（False Lock)。 如以上所述，於本實施形態，以直接比較時鐘信號0 〇 之上升邊（前緣）和時鐘信號0 〇 8之上升邊，就可鎖定 D L L成爲包含於多相時鐘信號之各時鐘信號間的相位差 可正確地形成傳輸時鐘信號周期的1 / N倍。因此，並不 會產生如爲習知問題之比較時鐘信號產生電路之相位誤差 重疊於相位比較電路之比較誤差的情事，而增進D L L整 體之相位檢測特性。 接著，說明有關本發明之第2實施形態。 經濟部智慧財產局員工消費合作社印製 圖1 3係顯示包括於有關本發明第2實施形態之半導 體積體電路的高速串列數位傳輸信號之接收電路的方塊圖 。於本實施形態，比較控制信號產生電路8 2 6會產生第 1比較控制信號S c 1及第2比較控制信號S e 2，而相位 比較電路8 2 7，將依照第1比較控制信號S c 1及第1比 較控制信號S e 2來比較時鐘信號0。之相位和時鐘信號 0 8之之相位。至於有關其他，則與第1實施形態相同。 圖1 4係顯示在圖1 3所示之接收電路的D L L用之 相位比較電路的結構圖。該相位比較電路乃包含有：2個 之動態型D閂鎖電路9 0 1及9 0 2 ;用於復置（重置） D閂鎖電路9 0 1及9 0 2各個的第1邏輯電路9 〇 3及 第2邏輯電路9 0 4 ;予以反轉（倒置）D閂鎖電路9 〇 2之輸出信號^來輸出反轉信號（相位比較電路）d N的 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） ' " -17- 541798 A7 B7 五、發明説明（15) (請先閱讀背面之注意事項再填寫本頁) S年目器9 0 5 ;將供應D閂鎖電路9 0 1之輸出信號（相 it較信號）ΰΓ給予閘極之ρ通道電晶體9 0 7 ;將從反 相器9 0 5所輸出之相位比較信號d Ν供予閘極之Ν通道 «晶體9 0 8 ;及供電流給予電晶體9 0 7及9 0 8的電 流源9 0 6及9 0 9。 第1邏輯電路9 2 3係與第2邏輯電路9 0 4同樣， 予以結合OR電路和NAND電路者。第1邏輯電路 9 2 3，當第1比較控制信號s c 1爲高位準，且相位比較 信號ϋΓ或相位比較信號爲高位準時，就會供應低位準 資料給予D閂鎖電路9 0 1。D閂鎖電路9 0 1乃在輸入 資料爲低位準時，且第1時鐘信號0。上升時，就設定輸出 資料成爲低位準。而後，輸入資料若成爲高位準時，就復 置D閂鎖電路9 0 1，使得輸出資料成爲高位準。 經濟部智慧財產局員工消費合作社印製 第2邏輯電路9 0 4乃在第2比較控制信號Sc2爲高 位準’且相位比較信號ΪΪΓ或相位比較信號Μ爲高位準時 ’將供低位準資料給予D閂鎖電路9 0 2。D閂鎖電路 9 0 2，當輸入資料爲低位準時，而第9之時鐘信號08上 升時，就設定輸出資料爲低位準。而後，輸入資料若成爲 高位準，就會復置D閂鎖電路9 0 2，而使輸出資料成爲 高位準。 再者，第1邏輯電路923及第2邏輯電路904， 可依照第1及第2之比較控制信號S c 1及S c 2來各別獨 自地控制動態型D閂鎖電路9 0 1及9 0 2。 當時鐘信號0 〇及時鐘信號0 8之相位差形成小於2 π 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -18- 541798 A7 _____B7 五、發明説明（16) (請先閲讀背面之注意事項再填寫本頁) 而在第1所定範圍時，第1比較控制信號S C 1會成爲低位 準，而第1邏輯電路9 2 3會使輸出信號成爲高位準。由 而’使從D閂鎖電路9 0 1所輸出之相位比較信號UP被復 置而維持高位準。又D閂鎖電路9 0 2之輸出信號δΤΪ不會 被復置而維持低位準，使得從反相器9 0 5所輸出之相位 比較信號D Ν會維持高位準。由而，圖1 4所示之電晶體 9 0 7形成斷路（〇F F )狀態，電晶體9 0 8成爲接通 狀態，使得輸出端子8 0 8之電壓上升，且直至相位差剛 好成爲2 π爲止，予以控制電壓控制延遲線8 0 3 (參照 圖1 3 )的信號延遲時間使之縮短。 圖1 5係威不在圖1 3所不之接受電路的多相時鐘信 號及比較控制信號之波形，及用於產生比較控制信號用之 邏輯表達式的圖。第1比較控制信號S C 1係依據包含於多 相時鐘信號之時鐘信號0 3〜0 5來產生。又第2比較控制 信號S c 2係依據包含於多相時鐘信號之時鐘信號0 2〜 經濟部智慧財產局員工消費合作社印製 來產生。如圖5所示，當包含於多相時鐘信號之時鐘信 號0 0和0 8之相位差在於2 7Γ附近時，第1比較控制信號 s c 1及第2比較控制信號S c 2，並不會對於相位比較電 路之動作帶來影響。 於圖1 3〜圖1 5所示之本發明的第2實施形態，將 使用比較控制信號來進行控制相位比較動作之範圍予以配 設成除了會使時鐘信號0 〇和0 8之相位差成增大之方向（ 相位延遲側）外，也配設成相位差可縮小之方向（相位超 前側），因而，甚至在於具有朝相位差會縮小之方向有可 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） " -19 - 541798 A7 __B7_ 五、發明説明（17) 能產生假鎖定之接收電路，也可確實地防止假鎖定。 當使用有關本發明之半導體積體電路時，即使在高速 串列數位傳輸信號的接收電路，由發送（傳送）電路之電 源電壓的變動或對於傳輸線路之干擾而在傳輸時鐘信號產 生顫動時，也可實現對於顫動之跟蹤（追蹤）性良好之多 相時鐘信號產生電路，使得可大幅度地增進D L L整體之 相位檢測特性。 以上，本發明雖依據實施形態來加以說明，但本發明 並未被上述之實施形態所限定，而是在申請專利範圍所記 載之範圍內，可自由地變形、變更。例如有關要構成相位 比較電路之動態型D閂鎖電路，雖顯示特定電路來說明本 發明之有效性，但在本發明，即使採用可實施同樣動作之 動態型D閂鎖電路，也爲有效且可予以實現。 〔產業上之利用性〕 本發明乃可利用於會產生使用在解調進行串列傳輸之 數位的多相時鐘信號之D L L。 〔圖式之簡單說明〕 圖1係顯示習知（傳統）之接收電路的方塊圖。 圖2係顯示在圖1所示之接收電路的D L L用之相位 比較電路圖。 圖3係顯示在圖1所示之接收電路的多相時鐘信號及 相位比較用時鐘信號之波形，及用爲產生相位比較用之時 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -20- 541798 A7 B7 五、發明説明（1δ) 鐘信號的邏輯表達式的圖。 (請先閲讀背面之注意事項再填寫本頁) 圖4 Α係顯示在圖1所示之接收電路，當時鐘信i之 相位有延遲時的相位比較用時鐘信號及相位比較信號之波 形，圖4 B係顯示當時鐘信號之相位有超前時的相位比較 用時鐘信號及相位比較信號之波形。 圖5係顯示習知之P L L用的相位比較電路結構之方 塊圖。 圖6係顯示用於圖5所示之相位比較電路的動態型D 閂鎖電路結構的電路圖。 圖7係顯示圖5所示之相位比較電路的動作之波形圖 〇 圖8係顯示包含於有關本發明第1實施形態之半導體 積體電路之高速串列數位傳輸信號的接受電路之方塊圖。 圖9係顯示在圖8所示之接受電路的D L L用之相位 比較電路的結構圖。 圖1 0係顯示用於圖9所示之相位比較電路的動態型 D閂鎖電路之結構圖。 經濟部智慧財產局員工消費合作社印製 圖1 1係顯示在圖8所示之接收電路的多相時鐘信號 ，比較控制信號及相位比較信號之波形，及用於產生比較 控制信號的邏輯表達式之圖。 圖1 2 A係顯示在圖8所示之接收電路，當時鐘信號 之相位延遲時的比較控制信號及相位比較信號之波形圖， 圖1 2 B係顯示時鐘信號之相位當超過時的比較控制信號 及相位比較信號之波形圖。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）~ -21 - 541798 A7 ____B7 五、發明説明（19) 圖1 3係顯示包含於有關本發明第2實施形態之半導 體積體電路的高速串列數位傳輸信號之接收電路的方塊圖 〇 圖1 4係顯示在圖1 3所示之接收電路的D L L用之 相位比較電路結構圖。 圖1 5係顯示在圖1 3所示之接收電路的多相時鐘信 號及比較信號之波形，及用於產生比較控制信號的邏輯表 達式的圖。 〔符號之說明〕 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 100 DLL (延遲鎖定環路） 103 電壓控制延遲線 106 比較時鐘信號產生器 107 相位比較電路 108 輸出端（子） 109 過濾電路 1 10 串並列變換電路 301 N A N D電路 302 N〇R電路 302 輸出電路 500 相位比較電路 501,502 D閂鎖電路 503 N〇R電路 504,505 反相器 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -22- 541798 A7 B7 五、發明説明（20) 經濟部智慧財產局員工消費合作社印製 800 801 803 806 807 808 809 810 826 827 901,902 903 904 905 906,909 907 908 923 RS VCO 0 V C 0 0 R E F 0 〇〜0
UP，DN DLL 串並列變換電路 電壓控制延遲線 比較控制信號產生電路 相位比較電路 輸出端子 過濾電路 串並列變換電路 比較控制信號產生電路 相位比較電路 D閂鎖電路 第1邏輯電路 第2邏輯電路 反相器 電流源 P通道電晶體 N通道電晶體 第1邏輯電路 復置（重設）信號 電壓控制振盪器 V C〇時鐘信號 基準（參考）時鐘信號 (多相）時鐘信號 相位比較信號（輸出信號 輸出資料） (請先閲讀背面之注意事項再填寫本頁)
訂 辦 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -23- 541798 A7 B7 五、發明説明（21) U P，D N 相位比較信號（反轉信號） S c 比較控制信號 P L L 相鎖環路 -------------- (請先閲讀背面之注意事項再填寫本頁) 訂 y 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -24-