CN1198332C - 布线基片、半导体器件和布线基片的制造方法 - Google Patents

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Abstract

布线基片(1)具有以下部分：具有连接孔(11)的绝缘性基材(10)，在连接孔(11)的表面部分上、在未达到里面的范围中配置的埋置导体(12)，连接埋置导体(12)的布线层(14)。埋置导体(12)补加布线层(14)的膜厚，可在连接孔(11)的里面侧形成用于构成三维安装结构的定位部(110)。布线层(14)具有膜厚较薄的端子部(14A)和布线部(14B)以及膜厚较厚的电极部(14C)，用同一制造工序进行端子部(14A)和布线部(14B)的薄膜化以及埋置导体(12)的倒置。布线基片(1)的电极部(14C)上安装半导体元件(2)。

Description

布线基片、半导体器件和布线基片的制造方法
技术领域
本发明涉及布线基片、在该布线基片上安装半导体元件的半导体器件和布线基片的制造方法。尤其涉及适合于高密度安装的布线基片、适合于小型化和多端子化的半导体器件以及布线基片的制造方法。进而，本发明涉及适合于三维安装的布线基片、半导体器件和布线基片的制造方法的有效技术。
背景技术
印刷布线基片上的电子部件的安装密度有增大的倾向。随着这种安装的高密度化，在印刷电路基片的电子部件的安装部(搭载区域)中，为了缩小电子部件电连接的端子间隔、从端子引出的布线间隔并确保端子间、布线间、端子和布线间等的相互连线，微细布线技术、多层布线技术得到了惊人的发展。另外，自如地运用这些微细布线技术、多层布线技术，又促进电子部件、例如半导体元件的小型化，更进一步实现安装的高密度。
作为一般的半导体元件，例如树脂封装型半导体元件，已知在引线框上安装裸芯片，树脂模压该裸芯片和引线框架的内引线。裸芯片是在硅基片上将无源元件和有源元件集成电路化而成。树脂封装型半导体元件的安装形式也有多种，采用管脚***型和面安装型。
在采用该种安装形式的树脂封装型半导体元件中，外部引线由树脂模压部突出，因此难以实现安装的高密度化。因此，在1个公共布线基片上安装多个裸芯片，用保护树脂覆盖这些裸芯片后，将布线基片安装在引线框上，将布线基片和裸芯片都进行树脂模压的多芯片模块(下面简称MCM)结构的半导体器件令人关注。裸芯片以带自动粘贴(TAB)方式、芯片载体粘结(CCB)方式等安装。另外，裸芯片用绝缘性粘结剂或导电性粘结剂安装在布线基片上后，用焊丝将裸芯片的焊片和布线基片的端子之间电连结。
最近，以进一步安装的高密度化为目的，在具有和裸芯片尺寸相同大小的布线基片上安装裸芯片的芯片大小组件(下面简称CSP)结构的半导体器件的开发引人注目。在该CSP结构的半导体器件中，用一次连接用电极将配置在布线基片的表面的端子和裸芯片的焊片之间进行电连接，用二次连接用电极将配置在布线基片的第二主表面上的端子和外部装置之间进行电连接。一次连接用电极、二次连接用电极分别使用例如焊锡球、焊锡膏等。在这种CSP结构的半导体器件中，可实现组件内堆积多层裸芯片或组件本身堆积多层的所谓的三维安装结构，希望实现更高的安装密度。
但是，在上述CSP结构的半导体器件中，为实现三维安装结构，对以下各点未作考虑。
(1)如上所述，配置在布线基片上的端子和从该端子引出的布线有狭间距化倾向，用μm级的薄膜形成。在这种薄膜的端子上用于多层堆积裸芯片和组件的连接用电极，形成例如具有毫米级厚度的焊锡球时，因热循环产生的应力集中在端子和连接用电极之间的连接部分，该连接部分易产生损坏。因此，由于有产生电导通不良的可能性，从而难以实现三维安装结构。
(2)另一方面，为防止端子和连接用电极之间的连接部分的损坏，加厚端子的膜厚时，端子和布线的微细加工变难，不能实现半导体器件的小型化。
(3)为了多层堆积裸芯片，多层堆积组件，必需新配置上下裸芯片间或上下组件间的定位部件。因此，与定位部件相当的部件数增加，与定位部件相当的结构需要变更，结构自身变得复杂，因此难以实现半导体器件的小型化或三维安装结构。
(4)而且，为了增加部件数目或变更结构自身，半导体器件的制造过程(组装过程)的工序数增多。制造过程的工序数增加是导致产品成本、生产成本等增加，降低制造中的成品率的主要原因。
发明内容
本发明就是为解决上述问题而做出。因此本发明的目的是提供一种可实现端子微细化和多端子化从而可实现装置的小型化，并且可实现三维安装结构的布线基片。
本发明的另一目的是提供一种可实现端子微细化和多端子化从而实现装置的小型化，并且可实现三维安装结构的半导体器件。
本发明的再一目的是提供一种可减少制造过程的工序数的布线基片的制造方法。尤其是，本发明的目的是提供能够通过减少制造过程的工序数而减少产品成本、生产成本等，并可提高制造过程中的成品率的布线基片的制造方法。
为解决上述问题，本发明的第一特征是一种布线基片，包括：表面导体层，其具有用于搭载基片间连接部件的端子部，连接至该端子部的布线部，以及连接至该布线部的电极部；在上述端子部的里面，与该表面导体层电连接的多个埋置导体；具有与该表面导体层的里面连接的第一主表面和与该第一主表面相对的第二主表面、并与埋置导体的侧壁连接而形成的绝缘性基材。表面导体层可通过对其布图，在绝缘性基材的第一主表面的布线区域中可形成布线、端子等，在半导体元件搭载区域中可形成用于与裸芯片的焊片、组件的端子等电连接的电极部。
在本发明的第一特征中，优选的是绝缘性基材还与埋置导体的底面连接而形成，该底面和绝缘性基材的第二主表面的距离是1μm以上50μm以下。通过选定在1μm以上50μm以下的厚度，使其后的研磨工序变得容易。或者在本发明的第一特征中，可以是绝缘性基材露出埋置导体的底面而形成。此时，绝缘性基材的第二主表面和埋置导体的底面可以是同一平面水平，也可以是埋置导体的底面相对绝缘性基材的第二主表面突出。
本发明的第二特征是一种布线基片，包括：具有布线区域和半导体元件搭载区域的绝缘性基材；在上述布线区域中从上述绝缘性基材的第一主表面通向第二主表面的连接孔；在上述绝缘性基材的第一主表面上的布线层，该布线层具有用于搭载基片间连接部件的端子部，连接至该端子部的布线部，以及连接至该布线部的电极部，上述端子部的里面连接至上述连接孔，上述电极部位于上述半导体元件搭载区域内；与上述端子部的里面电连接的埋置导体，该埋置导体埋置在上述连接孔内以不达到上述绝缘性基材的第二主表面。。这里，布线区域和半导体元件搭载区域是平面上(空间上)不同位置的区域。例如，可能是由布线区域夹住半导体元件搭载区域的平面配置、或者由布线区域包围半导体元件搭载区域的平面配置等。第一主表面和第二主表面是彼此相对的两个主表面，存在若一个是表面，则另一个是里面的关系。连接孔可具有用作通过埋置导体将绝缘性基材的第一主表面的布线层和配置在第二主表面侧上的其他半导体器件(装置)及其他布线基片的端子、电极等之间电连接的通路孔的功能。即，在层叠三维安装等的多个布线基片时，是适合于彼此电连接的连接孔。该连接孔既可配置在布线区域中，也可配置在半导体元件搭载区域中。布线层可在绝缘性基材的第一主表面的布线区域中形成布线、端子等，在半导体元件搭载区域中形成用于与裸芯片的焊片、组件的端子等电连接的电极部。而且，在本发明的第二特征涉及的布线基片中，包含印刷布线基片、集成电路用基片、液晶显示装置用基片(例如透明玻璃基板)、MCM结构的半导体器件中使用的布线基片、CSP结构的半导体器件中使用的布线基片等。
在本发明的第二特征涉及的布线基片中，由于可用埋置导体补加布线层的布线区域的膜厚，因此可提高布线层的布线区域的机械强度，防止该区域的损坏。而且，由于用埋置导体补加布线层的膜厚，因此可使布线层的布线区域的膜厚薄膜化，容易进行微细布图。因此，可实现布线、端子等的微细化或端子的多端子化、端子的窄间距化。其结果，可实现布线基片的小型化。
而且，使用本发明的第二特征涉及的布线基片，可利用连接孔作为三维安装结构必需的定位部。因此，不用特别增加部件数目或不使结构变复杂就能形成定位部。
本发明的第三特征是一种布线基片，包括：具有布线区域和半导体元件搭载区域的绝缘性基材；在上述布线区域中从上述绝缘性基材的第一主表面通向第二主表面的连接孔；在上述绝缘性基材的第一主表面上的布线层，该布线层具有用于搭载基片间连接部件的端子部，连接至该端子部的布线部，以及连接至该布线部的电极部，上述端子部的里面连接至上述连接孔，上述电极部位于上述半导体元件搭载区域内；选择性地形成在露出在上述连接孔内的上述端子部的里面的金属薄膜。本发明的第四特征是一种布线基片，包括：具有布线区域和半导体元件搭载区域的绝缘性基材；在布线区域中从绝缘性基材的第一主表面贯通第二主表面设置的埋置导体；在上述绝缘性基材的第一主表面上的布线层，该布线层具有用于搭载基片间连接部件的端子部，连接至该端子部的布线部，以及连接至该布线部的电极部，上述端子部的里面电连接至上述埋置导体，上述电极部位于上述半导体元件搭载区域内。这里，布线区域和半导体元件搭载区域是如第二特征中定义的平面上(空间上)不同位置的区域。埋置导体既可配置在布线区域中，也可配置在半导体元件搭载区域中。作为埋置导体，可使用截面形状为圆形、矩形(方形)、五边形以上的多边形等的柱状金属等。布线层如第二特征中所述在布线区域中形成布线、端子等，在半导体元件搭载区域中形成用于与裸芯片的焊片、组件的端子等电连接的电极部。
而且，在本发明的第四特征涉及的布线基片中，包含印刷布线基片、集成电路用基片、液晶显示装置用基片(例如透明玻璃基板)、MCM结构的半导体器件中使用的布线基片、CSP结构的半导体器件中使用的布线基片等。在这些布线基片中，由于可用埋置导体补加布线层的布线区域的膜厚，因此可提高布线层的布线区域的机械强度，防止该区域的损坏。而且，由于用埋置导体补加布线层的膜厚，因此可使布线层的布线区域的膜厚薄膜化，容易进行微细布图。因此，可实现布线、端子等的微细化或端子的多端子化、端子的窄间距化。其结果，可实现布线基片的小型化。此时，绝缘性基材的第二主表面和埋置导体的底面既可以是同一平面水平，或者是埋置导体的底面相对绝缘性基材的第二主表面突出。
而且，在本发明的第二，第三和第四特征涉及的布线基片中，可形成将布线层的另一端侧(半导体元件搭载区域)的膜厚加厚的电极部。这样一来，可以面朝下(倒置片)的方式直接将例如裸芯片的焊片连接在该电极部。即，在布线层的另一端侧的电极部和裸芯片的焊片之间的电连接中，由于可以丧失沿着裸芯片的表面、侧面和第二主表面迂回的这种连接路径，因此在裸芯片的大小范围内进行二者的连接，可实现布线基片的小型化。
本发明的第五特征是一种半导体器件，包括：具有布线区域和半导体元件搭载区域的第一绝缘性基材；在上述布线区域中、从上述第一绝缘性基材的第一主表面通向第二主表面的第一连接孔；在上述绝缘性基材的第一主表面上的第一布线层，该第一布线层具有用于搭载基片间连接部件的端子部，连接至该端子部的布线部，以及连接至该布线部的电极部，上述端子部的里面连接至上述连接孔，上述电极部位于上述半导体元件搭载区域内；埋置在上述第一连接孔内以不达到上述第一绝缘性基材的第二主表面、并与上述端子部的里面电连接的埋置导体；在上述半导体元件搭载区域中，连接至上述第一布线层的第一半导体元件。。这里，半导体元件至少包含裸芯片、在内部包含裸芯片的组件等。第一连接孔既可是与第二特征同样的配置在布线区域，也可配置在半导体元件搭载区域中。
在本发明的第五特征的半导体器件中，与由本发明的第二特征的布线基片得到的效果同样，可防止布线层的布线区域的损坏，使布线层的布线区域的膜厚薄膜化，从而可实现布线、端子等的微细化或端子的多端子化。或者，在层叠多个布线基片时，可不用复杂结构，就能形成层叠时的定位部。因此，可实现适合于三维安装结构的半导体器件。
本发明的第六特征是一种半导体器件，包括：具有布线区域和半导体元件搭载区域的第一绝缘性基材；在上述布线区域中、从上述第一绝缘性基材的第一主表面通向第二主表面的第一连接孔；在上述绝缘性基材的第一主表面上的第一布线层，该第一布线层具有用于搭载基片间连接部件的端子部，连接至该端子部的布线部，以及连接至该布线部的电极部，上述端子部的里面连接至上述连接孔，上述电极部位于上述半导体元件搭载区域内；选择性地形成在露出在上述第一连接孔内的上述端子部的里面的金属薄膜；在上述半导体元件搭载区域中，连接至上述第一布线层的第一半导体元件。
本发明的第七特征是一种半导体器件，包括：具有布线区域和半导体元件搭载区域的第一绝缘性基材；在布线区域中从第一绝缘性基材的第一主表面贯通到第二主表面设置的第一埋置导体；在上述绝缘性基材的第一主表面上的第一布线层，该第一布线层具有用于搭载基片间连接部件的端子部，连接至该端子部的布线部，以及连接至该布线部的电极部，上述端子部的里面连接至上述连接孔，上述电极部位于上述半导体元件搭载区域内；在第一绝缘性基材的第一主表面上、一端电连接第一埋置导体、另一端位于半导体元件搭载区域的第一布线层；在半导体元件搭载区域中与第一布线层连接的第一半导体元件。如第四特征所述那样，半导体元件至少包含裸芯片、在内部包含裸芯片的组件等。第一埋置导体与第三特征同样的既可配置在布线区域中，也可配置在半导体元件搭载区域中。
在本发明的第七特征的半导体器件中，与由本发明的第四特征的布线基片得到的效果同样，可防止布线层的布线区域的损坏，使布线层的布线区域的膜厚薄膜化，可实现布线、端子等的微细化或端子的多端子化。
在本发明的第五，第六和第七特征涉及的半导体器件中，在布线基片的布线层一端侧具有膜厚薄的布线部和端子部，在布线层的另一端侧具有膜厚厚的电极部，半导体元件的焊片可与布线层的电极部电连接。这样，通过在布线层具有膜厚薄的布线部、端子部和膜厚厚的电极部，可得到与本发明的第二，第三和第四特征涉及的布线基片得到的效果同样的效果。
在本发明的第五特征涉及的半导体器件中，如果还具有：配置在布线基片的第一布线层的布线区域上的基片间连接部件、具有埋置该基片间连接部件的第二连接孔的第二绝缘性基材、在该第二绝缘性基材的第一主表面上、一端连接第二连接孔而另一端位于半导体元件搭载区域内的第二布线层、在半导体元件搭载区域中与第二布线层连接的第二半导体元件，则可构成三维安装结构。当然，第二连接孔既可配置在布线区域中，也可配置在半导体元件搭载区域中。这里，基片间连接部件至少包含由导电性材料构成的片块、焊锡球、金(Au)凸片、焊锡膏、各向异性导电材料等。这样，在本发明的第四特征涉及的半导体器件中，通过使用连接孔内的埋置导体和基片间连接部件，在基片厚度方向上层叠多个分别具有半导体元件的多个布线基片，可实现高密度安装。
或者，在本发明的第七特征涉及的半导体器件中，可由以下部分构成三维安装结构，即：配置在布线基片的第一布线层的布线区域上的基片间连接部件，与该基片间连接部件电连接的第二埋置导体，至少埋置该第二埋置导体的第二绝缘性基材，在该第二绝缘性基材的第一主表面上、一端电连接第二埋置导体而另一端位于半导体元件搭载区域内的第二布线层，在半导体搭载区域中与第二布线层连接的第二半导体元件。当然，第二埋置导体既可配置在布线区域中，也可配置在半导体元件搭载区域中。
而且，在上面的说明中，为了简单，仅说明了2层结构的部分，但在本发明的第五和第七特征涉及的半导体器件中，不用说可以是3层、4层…等。这样，由于能够使用基片间连接部件在基片厚度方向上层叠所希望的层数的、分别具有半导体元件的多个布线基片，因此可实现高密度安装。
本发明的第八特征是一种布线基片的制造方法，由如下工序构成：(1)在里面导体层的上方形成表面导体层的工序，该表面导体层具有用于搭载基片间连接部件的端子部，连接至该端子部的布线部，以及连接至该布线部的电极部；(2)选择性地去除里面导体层的一部分，形成埋置导体的工序；(3)通过在上述埋置导体侧加压，与表面导体层的里面连接形成绝缘性基材，使其至少覆盖布图的埋置导体的周围的工序；(4)选择性地减薄表面导体层的一部分的工序；(5)在膜厚方向上去除埋置导体的一部分的工序；(6)对选择性地减薄的表面导体层的一部分布图，形成布线部和端子部的工序。这里，(4)的选择性地减薄表面导体层的一部分的工序和(5)的在膜厚方向上去除埋置导体的一部分的工序可同时执行。通过(2)的选择性地去除里面导体层的一部分并布图的工序，埋置导体被布图为柱状或突起状。这里，(3)的工序的“至少覆盖周围”是指，可以是覆盖埋置导体时，使埋置导体从绝缘性基材露出或突出。即，在(3)的工序中，绝缘性基材既可以覆盖埋置导体的侧壁面的一部分，也可以是绝缘性基材覆盖埋置导体的全部侧壁面。而且，可以是绝缘性基材完全覆盖埋置导体，甚至包含埋置导体的底面。
在本发明的第八特征涉及的布线基片的制造方法中，如果同时执行(4)的工序和(5)的工序，则可减少制造工序数。随着该布线基片的制造工序数减少，可提高制造中的成品率，而且可减少生产成本、制品成本等。而且，在本发明的第六特征涉及的布线基片的制造方法中，由于可将覆盖布图的埋置导体的周围的绝缘性基材作为掩模，可在膜厚方向上去除该布图的埋置导体的一部分，从而可去除与形成该掩模(在布线基片的第二主表面侧上形成的例如抗蚀剂膜)的工序相当的部分，可减少布线基片的制造工序数。
在本发明的第八特征涉及的布线基片的制造方法中，(1)的在里面导体层的上方形成表面导体层的工序优选由如下工序构成：在里面导体层上形成蚀刻停止层的工序，和在蚀刻停止层上形成表面导体层的工序。
这里，：“蚀刻停止层”是在里面导体层蚀刻时，由蚀刻速度比里面导体层慢的材料构成的层。而且，该“蚀刻停止层”是在蚀刻停止层蚀刻时，同时满足表面导体层的蚀刻速度比蚀刻停止层的蚀刻速度慢的条件的材料。此时，表面导体可与里面导体层用同一材料构成。例如，作为蚀刻停止层，使用镍(Ni)薄膜，作为表面导体及里面导体层，若使用铜(Cu)薄膜或包含适当的添加物的铜合金薄膜，则可得到希望的蚀刻选择比。
这样，通过在表面导体与里面导体层之间***蚀刻停止层，可分别用适当的膜厚独立地对表面导体层与里面导体层布图。具体说，为实现微细化或多端子化，将布线层的膜厚设定得较薄，为增加膜厚而把埋置导体的膜厚设定得厚，但通过***蚀刻停止层，可不损坏表面导体层的膜厚，按希望的形状对里面导体层布图，形成埋置导体。
附图说明
图1是本发明的第一实施例的布线基片和利用该布线基片构筑的半导体器件的模式截面图；
图2是本发明的第一实施例的布线基片和半导体器件的平面结构图；
图3是发明的第一实施例的布线基片的工序截面图；
图4是接着图3的布线基片的工序截面图；
图5是接着图4的布线基片的工序截面图；
图6是接着图5的布线基片的工序截面图；
图7是接着图6的布线基片的工序截面图；
图8是接着图7的布线基片的工序截面图；
图9是接着图8的布线基片的工序截面图；
图10是接着图9的布线基片的工序截面图；
图11是接着图10的布线基片的工序截面图；
图12是接着图11的布线基片的工序截面图；
图13是接着图12的布线基片的工序截面图；
图14是接着图13的布线基片的工序截面图；
图15是接着图14的布线基片的工序截面图；
图16是本发明的第一实施例的半导体器件的工序截面图；
图17是接着图16的半导体器件的工序截面图；
图18是本发明的第一实施例的具有三维安装结构的半导体器件的工序截面图；
图19是本发明的第一实施例的具有三维安装结构的半导体器件的模式截面图；
图20是本发明的第一实施例的第一变形例的半导体器件的截面结构图；
图21是本发明的第二实施例的布线基片的平面图；
图22是本发明的第三实施例的半导体器件的截面结构图；
图23是本发明的第四实施例的半导体器件的截面结构图；
图24是本发明的第五实施例的半导体器件的截面结构图；
图25是本发明的第五实施例的变形例(第一变形例)的半导体器件的截面结构图；
图26是本发明的第五实施例的变形例(第二变形例)的布线基片的截面结构图；
图27是本发明的第五实施例的变形例(第二变形例)的半导体器件的截面结构图；
图28是本发明的其他实施例的半导体器件的截面结构图。
具体实施方式
下面，参照附图，通过本发明的第一到第五实施例说明本发明的布线基片、半导体器件及其制造方法。在下面的附图记载中，相同或类似的部分加上相同或类似的符号。但是，应注意附图是模式性的，厚度和平面尺寸的关系、各层的厚度比率等与实际不同。因此，具体厚度和尺寸应参考下面的说明来判断。当然，也包含各图之间相互的尺寸关系和比率不同的部分。
第一实施例
首先，说明布线基片和半导体器件的基本结构。
如图1所示，本发明的第一实施例的半导体器件由在布线基片1上安装半导体元件2的CSP结构构成。
布线基片1具有布线区域101和半导体元件搭载区域102，在布线区域101上备有：具有从第一主表面(图1中上侧)通向第二主表面(图1中下侧)的连接孔11的绝缘性基材10、埋置在连接孔11内使其未到达绝缘性基材10的第二主表面的埋置导体12、在绝缘性基材10的第一主表面上一端与连接孔11内的埋置导体12电连接而另一端延伸到半导体元件搭载区域102的布线层14。如图2所示，布线区域101呈平面配置，使其包围半导体元件搭载区域102。即，布线区域101是布线基片1的周边部分区域，半导体元件搭载区域102是布线基片1的中央部分区域。并且，第一实施例的半导体器件在半导体元件搭载区域102中搭载半导体元件2。即，半导体元件2在半导体元件搭载区域102中与布线层14连接。
绝缘性基材10是具有绝缘性的布线基片1的基材(母材)。虽然不必限定其形状，但如图2所示，绝缘性基材10的平面形状基本上按与半导体元件2的平面形状类似的方形构成。实用中该绝缘性基材10可使用例如绝缘性树脂。
连接孔11至少用作通过在其内部埋置的埋置导体12，将布线基片1的第一主表面的布线层14和布线基片1的第二主表面侧的未示出的其他设备、如另一布线基片1(参考后面的图19)之间进行电连接的连接孔。虽然也不必限定其形状，但如图2所示，连接孔11的平面形状(开口形状)按圆形形成。作为连接孔11的平面形状，可使用矩形(方形)形状、五边形以上的多边形形状等。而且，由于连接孔11内在第一主表面部分配置埋置导体12并使其未到达绝缘性基材10的第二主表面，因此连接孔11由其内壁面和从布线基片1的第二主表面向第一主表面侧倒置的埋置导体12的第一主表面构成凹型形状的空隙部(定位部)110。该空隙部(定位部)110可用作多层堆积布线基片1(第一布线基片1a)和另一布线基片(第二布线基片1b)的定位用空间。
埋置导体12具有用作与在布线基片1的第二主表面侧上配置的其他布线基片电连接的电极(端子)的功能，并且具有用作将布线基片1的布线层14和其他布线基片之间进行电连接的连接孔布线(通孔布线或通路孔布线)的功能。并且，该埋置导体12还在布线基片1的第一主表面补加布线层14(尤其是端子部14A)的膜厚以提高机械强度，在布线基片1的第二主表面形成作为和其他布线基片层叠的定位部110的凹部形状。即，埋置导体12基本上用比绝缘性基材10的厚度薄的膜厚形成，为提高机械强度，优选用比布线层14的膜厚厚的膜厚形成。埋置导体12中可使用导电性优良的、例如50~60μm的，优选55μm膜厚的铜(Cu)薄膜或包含适当添加物的铜合金薄膜。
布线层14在一端具有膜厚薄的端子部14A和从端子部14A引出的布线部14B，在另一端具有膜厚比端子部14A和布线部14B厚的突起状的电极部14C。这些端子部14A和布线部14B以及电极部14C作为一体由相同导电材料做成。端子部14A和布线部14B配置在布线基片1的布线区域101。布线区域101延伸到半导体元件搭载区域102，电极部14C配置在该半导体元件搭载区域102。端子部14A与埋置导体12进行电连接。布线部14B和端子部14A和电极部14C之间予以电连接。电极部14C与配置在半导体元件(半导体芯片)2的元件形成面侧(图1中的下侧)上的焊片20之间进行电连接。
半导体元件2在本发明的第一实施例中，是在硅(Si)单晶基片(硅单晶芯片)表面部将有源元件、无源元件等集成电路化的半导体芯片。图1中，该半导体元件(半导体芯片)2是裸芯片，表示为未用树脂封装体等整体模压的状态。在该半导体元件(半导体芯片)2的表面上配置多个焊片20。这些多个焊片20用于由有源元件、无源元件等构成的集成电路和布线层14的电极部14C之间的电连接。
具体说，多个焊片20分别连接到例如，在半导体元件(半导体芯片)2的元件形成面上形成的1×1018cm-3～1×1021cm-3左右的施主(doner)或受主(acceptor)等的多个高杂质浓度区域(源区域/漏区域或发射极区域/集电极区域等)等中。并且，在该多个高杂质浓度区域形成由铝(Al)或铝合金(Al-Si，Al-Cu，Al-Cu-Si)等金属构成的多个电极层使其形成电阻接触。并且，在该多个电极层上部形成氧化膜(SiO2)、PSG膜、BPSG膜、氮化膜(Si3N4)或由聚酰亚胺膜等构成的钝化膜。而且，在钝化膜的一部分上设置多个开口部(窗口部)以便露出多个电极层，从而构成多个焊片20。或者，作为用金属布线与多个电极层连接的其他金属图形，也可形成多个焊片20。另外，如果是MOSFET等，则在多晶硅栅电极上可形成由铝(Al)或铝合金(Al-Si，Al-Cu，Al-Cu-Si)等金属构成的多个焊片20。或者，通过与多个多晶硅栅电极连接的栅布线等的多个信号线，可设置其他多个焊片20。也可以用钨(W)、钛(Ti)、钼(Mo)等高熔点金属、它们的硅化物(WSi2，TiSi2，MoSi2)等或使用这些硅化物的多硅化物等构成的栅电极来替代多晶硅构成的栅电极。并且，如图1所示，半导体元件2以将设有集成电路的表面部朝向下侧的面朝下(倒装片)方式安装(布置)在布线基片1的表面上。倒装片结构的情况下，这些焊片20不必配置在半导体元件(半导体芯片)2的周边部。在布线层14可以使用与埋置导体12同样的、导电性优良的膜厚最厚的电极部14C中的例如30～40μm，优选35μm膜厚的铜薄膜等。
如图2所示，在本发明的第一实施例中，多个电极部14C的平面尺寸设定得小于条状的多个布线部14B的宽度尺寸。这样，该布线基片1在将半导体元件2的焊片20按多端子窄间距的面阵列型配置时是有效的。
在连接孔11内，在埋置导体12和布线层14的端子部14A之间设置具有导电性，至少在埋置导体12(和布线层14)之间具有适当的蚀刻选择比的蚀刻停止层13。该蚀刻停止层13可使用例如0.1～0.3μm，优选0.2μm膜厚的镍(Ni)薄膜等。
在半导体元件2的安装中，例如，在多个焊片20与多个电极部14C之间可进行电导通，在除此以外的区域则使用可以确保绝缘性的状态接合的各向异性导电材料3。各向异性导电材料3通过将金(Au)、银(Ag)、镍(Ni)、或钛镍合金(Ti-Ni)等的金属粉末分散在尿烷树脂或环氧树脂等绝缘性树脂中的材料构成。各向异性导电材料3由于具有仅在施加应力的场所具有导电性的各向异性，因此仅在多个电极部14C附近具有导电性。
如上说明那样，本发明的第一实施例的布线基片1中，由于位于布线层14的布线区域101的端子部14A的膜厚可用连接孔11内埋置的埋置导体12补加(可增加表观膜厚)，因此可提高端子部14A的机械强度，防止该区域的损坏，尤其是可防止基片间连接部6(参考图19)之间的损坏。而且，由于端子部14A的膜厚如上所述可用埋置导体12补加，因而位于布线层14的布线区域101的端子部14A和布线部14B的膜厚可薄膜化，可实现端子部14A和布线部14B等的微细化或端子部14A的多端子化。
而且，在本发明的第一实施例的布线基片1中，由于在布线层14的一端(布线区域101)上备有膜厚薄的端子部14A和布线部14B，因此可实现端子部14A和布线部14B的狭间距化和端子部14A的多端子化，从而可实现布线基片1的小型化。并且，由于具有增大布线层14的另一端(半导体元件搭载区域102)膜厚的厚度的电极部14C，因而可以面朝下焊接方式将例如半导体元件(裸芯片)2的焊片20直接连接到电极部14C。即，在电极部14C和焊片20之间的电连接中，由于可沿半导体元件2的表面、侧面和里面形成迂回的连接路径，因此可在半导体元件2的大小范围内进行二者的连接，可实现布线基片1的小型化。
并且，在本发明的第一实施例的半导体器件中，与上述布线基片1得到的效果同样，可防止位于布线基片1的布线层14的布线区域101的端子部14A的损坏，可使布线层14的布线区域101的膜厚薄膜化，可实现端子部14A和布线部14B等的微细化或端子部14A的多端子化，从而可不用复杂结构就形成定位部110。从而，可实现如图19所示的、适合于三维安装结构的半导体器件。图19是表示本发明的具有三维安装结构的半导体器件的概况的模式截面图，将图1所示半导体器件与通过基片间连接部件6层叠的结构相对应。
即，图19中，下层的第一布线基片1a具有布线区域101a和半导体元件搭载区域102a，在布线区域101a上备有：具有从第一主表面通向第二主表面的第一连接孔11a的第一绝缘性基材10a、埋置在第一连接孔11a内的第一埋置导体12a、在第一绝缘性基材10的第一主表面上一端与第一埋置导体12a电连接，而另一端配置到半导体元件搭载区域102a的第一布线层14a。并且，下层的第一半导体元件2a的焊片20a于半导体元件搭载区域102a连接到第一布线层14a的电极部14C。
而且，在第一布线基片1a的布线区域101a中配置基片间连接部件6，该基片间连接部件6上与第二布线基片1b的第二埋置导体12b电连接。作为基片间连接部件6，可使用焊锡球、金(Au)凸片、银(Ag)凸片、铜(Cu)凸片、镍/金(Ni-Au)凸片或镍/金/铟(Ni-Au-In)凸片等。作为焊锡球，可使用直径100μm到250μm、高50μm到200μm的锡(Sn)∶铅(Pb)＝6∶4的共晶焊锡等。或者也可使用Sn∶Pb＝5∶95等其他组成的焊锡。
该上层的第二布线基片1b基本上与下层的第一布线基片1a的结构相同。即，第二布线基片1b也具有布线区域101b和半导体元件搭载区域102b。并且，在第二绝缘性基材10b的布线区域101b中，形成从第一主表面通向第二主表面的第二连接孔11b。在该第二连接孔11b内埋置第二埋置导体12b。后面说明制造工序，但第二连接孔11b的底部附近的空隙部成为定位部110b，由于在该定位部110b内部装入基片间连接部件6，因此可自动进行上下第一布线基片1a和第二布线基片1b之间的定位。第二埋置导体12b在第二绝缘性基材10b的第一主表面上与第二布线层14b连接。该第二布线层14b的另一端延伸形成到半导体元件搭载区域102b。并且，第二半导体元件2b的焊片20b在半导体元件搭载区域102b中与第二布线层14b的电极部14C连接。
在第一半导体元件2a和第二半导体元件2b的安装中，使用可在各个焊片20a，20b与第一布线层14a、第二布线层14b之间进行电导通的各向异性导电材料3a，3b。
图19例示出层叠2块第一布线基片1a和第二布线基片1b的结构，但不用说可构成多层堆积第三布线基片、第四布线基片….等的三维安装结构的半导体器件。这样，根据本发明的第一实施例的半导体器件，通过使用基片间连接部件6，通过基片间连接部件6在基片厚度方向层叠多个分别具有第一半导体元件2a、第二半导体元件2b、第三半导体元件……的多个(多数)的第一布线基片1a、第二布线基片1b、第三布线基片……因此可实现能够得到高密度安装的三维安装结构。可用通过利用连接孔11(11b)，仅在连接孔11内的表面部分配置埋置导体12(12b)，在第二主表面侧设置埋置导体12(12b)的空隙部生成的凹部来形成如图19所示的三维安装结构的构筑需要的定位部110(110b)。因此，不需要特别增加部件数目，或制作复杂的结构就可形成定位部110(110b)。
其次，说明布线基片的制造方法。
下面，使用图3到图15说明本发明的第一实施例的布线基片1的制造方法。
(1)如图3所示，在包含布线区域101和与该布线区域101不同的半导体元件搭载区域102的范围中，在里面导体层120上***蚀刻停止层13来形成表面导体层140，准备里面导体层120、蚀刻停止层13和表面导体层140的三层金属层叠体。里面导体层120用于形成埋置导体12，该里面导体层120可使用例如50～80μm，优选65μm左右的膜厚的铜薄膜等。表面导体层140用于形成布线层14，即端子部14A、布线部14B和电极部14C，在表面导体层140可使用例如30～40μm，优选35μm的膜厚的铜薄膜等。并且，该蚀刻停止层13可使用例如0.1～0.3μm，优选0.2μm的膜厚的镍(Ni)薄膜。
(2)在里面导体层120的表面(图3中为里面导体层120的下面)上涂布抗蚀剂膜，对该抗蚀剂膜进行曝光处理和显影处理，用抗蚀剂膜制作蚀刻掩模(未示出)。该蚀刻掩模是正型抗蚀剂膜的情况下，使其覆盖里面导体层120的布线区域101的连接孔11的预定形成区域，其余的区域不覆盖。使用由该抗蚀剂膜构成的蚀刻掩模，在半导体元件搭载区域102中通过蚀刻去除里面导体层120，如图4所示，由在布线区域101中残留的里面导体层120形成多个柱状(突起状)埋置导体(突起电极)12。该埋置导体12形成时，里面导体层120的半导体元件搭载区域102蚀刻量由蚀刻停止层13控制，在与蚀刻停止层13的界面上可确实去除里面导体层120的半导体元件搭载区域102。形成埋置导体12后，去除蚀刻掩模(剥离抗蚀剂膜)。
(3)将埋置导体12用作蚀刻掩模，如图5所示通过蚀刻去除蚀刻停止层13的半导体元件搭载区域102。由于在蚀刻停止层13与表面导体层140之间具有蚀刻选择比，因此在表面导体层140侧不用全部蚀刻，可选择地去除。去除蚀刻停止层13后，进行粗化处理。在该粗化处理中，作为粗化处理液，可利用例如三菱气体化学公司制造的商品名为CPE-900。
(4)如图6所示，在埋置导体12侧，准备包含布线区域101和半导体元件搭载区域102范围的绝缘性基材100和平坦部件16。在绝缘性基材100中可使用例如玻璃填充无纺布中包含环氧树脂的日立化成工业株式会社制造的商品名为E679-P等的绝缘性树脂。绝缘性基材100使用厚度比埋置导体12的膜厚还厚者，其厚度选择为例如51～130μm左右。总之，该绝缘性基材100的厚度优选选择为从埋置导体12的底部到绝缘性基材100的第二主表面的距离为1μm以上50μm以下。而在平坦部件16实际上可使用具有例如18μm的膜厚的铜箔，该铜箔具有未粗化的叫做光面的平滑面。安装平坦部件16，使该平坦部件16的光面与绝缘性基材100的表面接触。
(5)在埋置导体12和平坦部件16之间***绝缘性基材100，如图7所示，通过平坦部件16向埋置导体12侧对绝缘性基材100加压。通过该加压，用平坦部件16可确保绝缘性基材100的表面(图7中下侧表面)的平坦性，并且可将埋置导体12上的绝缘性基材100的一部分押向周围。因此，可形成绝缘性基材100以用绝缘性树脂覆盖埋置导体12的周围(半导体元件搭载区域102)。由于使平坦部件16的光面与绝缘性基材100的表面接触，埋置导体12上的绝缘性基材100可平滑地押向周围。
(6)之后，如图8所示，去除平坦部件16。如上所述，由于使平坦部件16的光面与绝缘性基材100的表面接触，可从绝缘性基材100的表面平滑地剥离平坦部件16。图9是表示完全去除平坦部件16的状态的绝缘性基材100。即，图9中，表示出具有与表面导体层140的里面连接的第一主表面和与该第一主表面相对的第二主表面，并与埋置导体12的侧壁连接而形成的绝缘性基材100。绝缘性基材100还连接埋置导体12的底面而形成。其结果，如上所述，底面和绝缘性基材100的第二主表面之间的距离t是1μm以上50μm以下。通过选择为1μm以上50μm以下的厚度，容易进行下面说明的研磨工序。
(7)如图10所示，研磨绝缘性基材100的表面，直到露出埋置导体12的表面，去除绝缘性基材100的绝缘性树脂和向该绝缘性树脂中填充的填充物，可由该研磨的绝缘性基材100在表面导体层140上形成覆盖埋置导体12的周围的绝缘性基材10。研磨例如如下进行。首先，在表面导体层140侧涂布低温熔融固化的粘合材料，将该粘合材料固化了的面固定到定盘上。对该定盘，向平行度高的旋转盘注入规定量的研磨剂，使定盘朝着旋转盘下降。在加上14.7kPa的荷重的状态下，使旋转盘旋转，进行约15分钟的研磨。在这种条件下，可露出埋置导体12的表面。其结果是绝缘性基材10露出埋置导体12的底面。
(8)之后，在表面导体层140的表面(图11中，为表面导体层140的上面)上涂布抗蚀剂膜。对该抗蚀剂膜进行曝光处理和显影处理，如图11所示形成抗蚀剂膜构成的蚀刻掩模145。该蚀刻掩模145覆盖表面导体层140的半导体元件搭载区域102的电极部14C的预定形成区域，其余的区域不覆盖。抗蚀剂膜可使用例如日立化成工业株式会社制造的商品名为抗蚀剂膜Hi-RC、日本合成化学工业株式会社制造的商品名为抗蚀剂膜401y25等。在使用后者的401y25的情况下，在辊温度为110℃，辊速度为0.6m/min的条件下涂布(层叠)抗蚀剂膜。曝光处理中，在累计曝光量约为80mJ/cm2的曝光条件下，显出电极部14C的图案形象。显影处理中，用碳酸钠溶液、或羟三甲基胺溶液显影。显影处理结束后，对蚀刻掩模145用100mJ/cm2～300mJ/cm2的曝光量进行后曝光，可使蚀刻掩模145的密合性可靠。
(9)使用该蚀刻掩模145进行半蚀刻，以用于选择性地减薄表面导体层140的布线区域101。由此，如图12所示，形成局部减薄膜厚的表面导体层141，用蚀刻掩模145覆盖的表面导体层140的剩余部分中形成膜厚厚的电极部14C。即，电极部14C维持原样的表面导体层140的膜厚，例如按35μm厚的膜厚形成，进行选择性半蚀刻的表面导体层141减薄到例如10～15μm左右的膜厚。这里，在埋置导体12的里面(底部)上不形成蚀刻掩模。即，埋置导体12的里面(底部)成为由绝缘性基材10露出的状态，将绝缘性基材10用作蚀刻掩模，通过蚀刻同时去除埋置导体12的膜厚方向的一部分。通过该埋置导体12的里面(底部)的蚀刻，埋置导体12在连接孔11内倒置，可形成由该连接孔11的内壁面和埋置导体12的里面(底部)生成的凹状的定位部110。上述半蚀刻使用例如由主成分为硫酸、过氧化氢构成的溶液作为蚀刻液。具体说，可使用三菱气体化学公司制造的化学研磨液、商品名为SE-07、商品名为CPE-750、商品名CPS或其混合液作为蚀刻液。蚀刻液的过氧化氢浓度调整为2.0g～10.0g/100ml，铜浓度调整到3.0g～10.0g/100ml，通过传送蚀刻装置的喷淋在液体温度为20～35℃的范围内进行半蚀刻。半蚀刻后，去除蚀刻掩模145。该蚀刻掩模145的去除用氢氧化钠溶液或氢氧化钾溶液进行。
(10)并且，如图13所示，在表面侧(图13中为上侧)，在表面导体层141上层叠抗蚀剂膜，在里面侧(图13中为下侧)层叠抗蚀剂膜。这些抗蚀剂膜可在表面侧和里面侧同时层叠，也可分别层叠。在表面层层叠的抗蚀剂膜中使用规定的掩模进行曝光处理和显影处理。其结果如图13所示，做成由里面侧的抗蚀剂膜构成的蚀刻掩模146。该蚀刻掩模146如图2所示，为覆盖位于表面导体层141的布线区域101的端子部14A和条状的布线部14B的预定形成区域和电极部14C的特定的图形，其余的区域不覆盖。在里面侧层叠的抗蚀剂膜也同样进行曝光处理和显影处理，制成如图13所示的里面侧整个面被覆盖了的蚀刻掩模147。抗蚀剂膜可使用例如日立化工业株式会社制造的商品名为抗蚀剂膜Hi-RC、日本合成化学工业株式会社制造的商品名为抗蚀剂膜401y25等。抗蚀剂膜可在例如110℃的辊温度下层叠。层叠速度比形成电极部14C的蚀刻掩模145的抗蚀剂膜的层叠速度慢，例如设定在0.3m/min，可减少膜厚薄的表面导体层141和膜厚厚的电极部14C的边界的台阶部的气泡卷入。曝光处理中，在累计曝光量约为80mJ/cm2的曝光条件下，烧制出端子部14A和布线部14B以及电极部14C的图案形象。显影处理中，用碳酸钠溶液、或羟三甲基胺溶液显影。
(11)之后，使用蚀刻掩模146，147选择性地蚀刻表面导体层141。其结果如图14所示，去除蚀刻掩模146以外的表面导体层141，形成多个端子部14A和多个条状的布线部14B。通过形成该多个端子部14A和多个布线部14B，可形成图2所示的平面形状的具有多个端子部14A和多个布线部14B以及多个电极部14C的布线层14。蚀刻可使用二氯化铁，二氯化铜为主成分的蚀刻液或碱蚀刻液，例如メルストリツプ公司制造的商品名为A处理液。
(12)之后，如图14所示，去除蚀刻掩模146，147。该去除中可使用氢氧化钠溶液或氢氧化钾溶液。蚀刻掩模146，147去除后，在埋置导体12和布线层14以外的露出表面上最好形成焊料抗蚀剂膜。焊料抗蚀剂膜尤其可防止布线层14的布线部14B的断线不良，或者在后面工序中进行电镀处理的情况下，可减少电镀面积。焊料抗蚀剂膜实际可使用例如四国化成制造的商品名为抗蚀剂FCハ一ド，抗蚀剂FCハ一ド可通过用丝网印刷印刷后的热硬化而形成焊料抗蚀剂膜(本发明的第一实施例的布线基片1中不形成焊料抗蚀剂膜)。
(13)并且，如图15所示，在埋置导体12表面上、布线层14的端子部14A上、布线部14B以及电极部14C上形成电镀层15。电镀层15实际上可使用镀镍(Ni)、镀金(Au)等，电镀层15可通过例如无电解电镀法或电解电镀法形成。
在至此工序结束的阶段，可以说完成了本发明的第一实施例的布线基片1。
在上述的本发明的第一实施例的布线基片1的制造方法中，可用同一工序进行选择性地减薄埋置导体12的一部分的工序、在膜厚方向上去除表面导体层140的布线区域101的一部分并形成端子部14A和布线部14B的工序、在表面导体层140的半导体元件搭载区域102中形成电极部14C的工序(形成具有端子部14A和布线部14B的布线层14的工序)。因此，可减少布线基片1的制造工序数。随着该布线基片1的制造工序数减少，可提高制造的成品率，可减少生产成本、产品成本等。而且，在本发明的第一实施例的布线基片1的制造方法中，由于可将覆盖埋置导体12周围的绝缘性基材10作为掩模而在膜厚方向上去除埋置导体12的一部分，因此与形成该掩模(形成在布线基片1的里面侧的例如抗蚀剂膜)的工序相当的部分可减少，可减少布线基片1的制造工序数。
而且，在本发明的第一实施例的布线基片1的制造方法中，可通过在里面导体层120和表面导体层140之间***蚀刻停止层13，可用适当的膜厚独立地使里面导体层120和表面导体层140各自做成图案。具体说，为实现微细化或多端子化，将布线层14的膜厚设定得很薄，为了增加膜厚而将埋置导体12的膜厚设定得厚，但通过***蚀刻停止层13，可不损坏表面导体层140的膜厚，可将里面导体层120图案化而形成突起状的埋置导体12。
下面，说明半导体器件的制造方法。
以下，使用图1，图2，图16和图17说明本发明的第一实施例的半导体器件的制造方法(组装方法)。
(1)首先，在布线基片1的表面的半导体元件搭载区域102中配置各向异性导电材料3，在规定的加热温度、施加规定的荷重的状态下，通过一定时间的压合，如图16所示，可临时压合各向异性导电材料3。各向异性导电材料3可使用例如日立化成工业株式会社制造的各向异性导电膜。
(2)在各向异性导电材料3上配置半导体元件2，如图17所示，进行布线基片1的电极部14C和半导体元件2的焊片20之间的定位(对齐)。在本发明的第一实施例中，由于半导体元件2使用裸芯片，因此半导体元件2按面朝下(倒装片)方式配置，使得半导体元件2的焊片20可直接与布线基片1的电极部14C相连接。半导体元件2的对齐目标可原样使用半导体元件2的轮廓形状。另一方面，在布线基片1中，虽未示出，但可采用例如，和端子部14A、布线部14B的形成工序相同的工序利用表面导体层141形成对齐目标。由于表面导体层141以薄的膜厚形成，因此可提高对齐目标的加工精度。
(3)定位后，在规定加热温度、施加规定的荷重的状态下，通过将半导体元件2押向布线基片1一定时间，可将半导体元件2临时固定在布线基片1上。之后，进行真固定，可完成上述图1和图2所示的半导体器件。在布线基片1的电极部14C和半导体元件2的焊片20之间，通过各向异性导电材料3可确保良好的电连接状态。而且，半导体元件2自身经各向异性导电材料3机械上稳固地安装在布线基片1的表面上。可不进行临时固定，而直接将半导体元件2真固定在布线基片1上。
下面，说明具有三维安装结构的半导体器件的制造方法。
以下，使用图18，图19说明本发明第一实施例的具有三维安装结构的半导体器件的制造方法。
(1)首先，如图18所示，在布线基片(第一布线基片)1a的端子部14A上形成基片间连接部件6。在本发明的第一实施例中，可在基片间连接部件6中使用焊锡球。该焊锡球可通过例如使用日立ビアメカニクス株式会社制造的焊锡球搭载机简单地形成。
(2)接着，如图19所示，在第一布线基片1a上多层堆积用同样的制造方法形成的同一结构的其他布线基片(第二布线基片)1b。在第一布线基片1a的端子部14A上的基片间连接部件6的上部，装入其他(第二)布线基片1b的里面侧的定位部110b的内部，可自动地进行上下的第一布线基片1a和第二布线基片1b的定位。并且，如图19所示，进行焊锡回流，在将第一布线基片1a的端子部14A和基片间连接部件6之间实现电气并机械连接的同时，还将从上层堆积的第二布线基片1b的定位部110b露出的第二埋置导体12b和基片间连接部件6之间实现电气并机械连接。该焊锡回流可通过例如用传送带运送使多层堆积的第一布线基片1a和第二布线基片1b通过红外线回流装置进行。可由红外线回流装置的加热温度和传送带运送的速度设定焊锡回流条件。在该焊锡回流结束的阶段，可完成多层堆积的第一布线基片1a、第二布线基片1b、第三布线基片的三维安装结构的半导体器件。
下面，说明变形例。
图20是本发明的第一实施例的变形例的半导体器件的截面图。如图20所示，在布线基片1的电极部14C安装组件化的半导体元件21。不必限定该结构，但半导体元件21用无引线芯片载体(LCC)结构构成，树脂模压裸芯片。半导体元件21的外部引线沿着树脂模压部成型。未示出详细结构，但裸芯片可按面朝上焊接方式安装在内引线上。
安装这种半导体元件21的布线基片1与上述图19所示的半导体器件同样地可构成多层堆积的，三维安装结构。
三维安装结构的半导体器件并不限定于多层堆积同一半导体元件2或同一半导体元件21的方式，可以是多层堆积安装了半导体元件2的布线基片1和安装半导体元件21的布线基片1。该半导体元件21可以是TAB结构。
第二实施例
本发明的第二实施例是说明代替本发明的第一实施例的布线基片1的电极部14C的形状的例子。图21所示的布线基片1的平面图是与上述本发明的第一实施例的布线基片1的制造方法的图13所示的工序相对应的工序的平面图。
即，在以连接状态形成多个电极部14C后，用于将1个端子部14A和1个布线部14B形成图案的蚀刻掩模146以与电极部14C交叉的形状形成。通过使用该蚀刻掩模146将表面导体层141形成图案，从而在形成端子部14A和布线部14B的同时，还分别将多个电极部14C予以分割。
这样形成的布线基片1的电极部14C与布线部14B可以相同的宽度尺寸形成，半导体元件2的焊片20可以少管脚宽间距的***配置方式形成有效的布线基片1。
第三实施例
如图22所示，本发明的第三实施例是在布线基片1上安装多个半导体元件2的MCM结构的半导体器件。多个半导体元件2可以如存储器器件一样是相同的，也可以是如存储器器件和逻辑器件混合存在的。
而且，可多层堆积图22所示结构的多个布线基片1a，1b，1c，1d，，做成与上述图19所示的同样的三维安装结构。
第四实施例
如图23所示，本发明的第四实施例的半导体器件由以下部分构成，即：具有布线区域101和半导体元件搭载区域102的绝缘性基材10，在布线区域101中从绝缘性基材10的第一主表面通向第二主表面的连接孔11，在绝缘性基材10的第一主表面上、一端连接连接孔11而另一端延伸到半导体元件搭载区域102的布线层14，在半导体元件搭载区域102中与布线层14连接的半导体元件2。但是，与第一实施例不同，在连接孔11的内部不存在埋置导体(12)。即，在露出在连接孔11内的布线层14的里面进而具有选择性地形成的金属薄膜15来替代所使用的埋置导体。金属薄膜15可以由例如，用厚度为5～30μm的镍镀层、及在该镍镀层上形成的厚度为2～10μm的金镀层等构成。该布线层14的里面的金属薄膜15在本发明的第四实施例中和在布线层14的表面上形成的金属薄膜15一起通过同一工序形成。
在本发明的第四实施例中，在连接孔11内存在大的空隙部110。因此，可将该大的空隙部110用作三维安装结构所必需的定位部。总之，不用特别增加部件数目，也不用复杂的结构就可形成定位部。因此，如上述的图19所示，具有多层堆积多个布线基片1a，1b，，容易制造三维安装结构的优点。
第五实施例
如图24所示，本发明第五实施例的半导体器件具有以下各部分：具有布线区域101和半导体元件搭载区域102的绝缘性基材10，在布线区域101中从绝缘性基材10的第一主表面贯通到第二主表面设置的埋置导体12、在绝缘性基材10的第一主表面上、一端电连接到埋置导体12而另一端延伸到半导体元件搭载区域102的布线层14、在半导体元件搭载区域102中与布线层14连接的半导体元件2。在埋置导体12与布线层14的端子部14A之间设置蚀刻停止层13。该蚀刻停止层13具有导电性，相对埋置导体12与布线层14具有适当的蚀刻选择比。例如，如果埋置导体12与布线层14为铜(Cu)，蚀刻停止层13为镍(Ni)，可得到希望的选择比。在埋置导体12的底面上还设置金属薄膜15。金属薄膜15可由例如，镀镍层和在该镀镍层上形成的镀金层的复合膜等构成。并且，绝缘性基材10的第二主表面和金属薄膜15的底面为同一平面水平。
这样的绝缘性基材10的第二主表面和金属薄膜15的底面为同一平面水平的结构，也与第一实施例同样的可容易地达到端子部14A和布线部14B的微细化以及端子部14A的多端子化的效果。因此，可实现装置的小型化，并且可提供适合于三维安装结构的结构优良的半导体器件。
图25是本发明第五实施例的变形例(第一变形例)的半导体器件的截面图。在第一变形例中，如图25所示，具有以下各部门布分：具有布线区域101和半导体元件搭载区域102的绝缘性基材10，在布线区域101中从绝缘性基材10的第一主表面贯通到第二主表面设置的埋置导体12，在绝缘性基材10的第一主表面上、一端电连接埋置导体12而另一端延伸到半导体元件搭载区域102的布线层14，在半导体元件搭载区域102中与布线层14连接的半导体元件2。与图24不同，绝缘性基材10的第二主表面和埋置导体12的底面为同一平面水平。并且，在埋置导体12的底面上还具有金属薄膜15。即，从绝缘性基材10的第二主表面仅突出镍/金镀层等的金属薄膜15的厚度部分。
而且，在本发明第五实施例的半导体器件中，埋置导体12的底面可相对绝缘性基材10的第二主表面突出。图27是本发明第五实施例的第二变形例的半导体器件的截面图，图26是该半导体器件所使用的布线基片的截面图。图26中，具有以下各部分：表面导体层140，在该表面导体层140里面与该表面导体层140电连接的多个埋置导体12，具有与表面导体层140里面相连接的第一主表面和与该第一主表面相对的第二主表面并且与埋置导体12的侧壁连接形成的绝缘性基材10。绝缘性基材10比埋置导体12和蚀刻停止层13的总厚度薄，埋置导体12的底面相对绝缘性基材10的第二主表面突出。例如，将埋置导体12和蚀刻停止层13的总厚度选择为50～80μm，优选在65μm左右，将绝缘性基材10的厚度选择为30～60μm左右，就能容易制造图26的结构。
图27表示进一步对图26的表面导体层140布图，形成由端子部14A、布线部14B和电极部14C构成的布线层14，并在其上搭载半导体元件2的结构。即，图27所示的半导体器件具有以下各部分：具有布线区域101和半导体元件搭载区域102的绝缘性基材10，在布线区域101中从绝缘性基材10的第一主表面贯通到第二主表面设置的埋置导体12，在绝缘性基材10的第一主表面上、一端电连接埋置导体12而另一端延伸到半导体元件搭载区域102的布线层14，在半导体元件搭载区域102中与布线层14连接的半导体元件2。在埋置导体12的底面上还具有金属薄膜15。
本发明第五实施例的半导体器件如上述的图19所示，勿用说，可多层堆积多个布线基片1a，1b，作为三维安装结构。
其他实施例
本发明虽由上述多个实施例记载，但不应理解为将本发明限定于对该公开部分进行的论述和附图。对本领域技术人员而言，从公开的内容可知，这些是各种等同代换的实施形式、实施例和运用技术。
例如，在上述第一到第五实施例的说明中，说明了连接孔和埋置导体配置在布线区域的情况，但这些是举例，本发明的连接孔和埋置导体也可配置在半导体元件搭载区域。
另外，在上述的图18和图19所示的三维安装结构的半导体器件中，基片间连接部件6可使用焊锡膏。焊锡膏由丝网印刷法形成。在丝网印刷法中，预先在布线基片1上安装半导体元件2时，丝网印刷掩模与半导体元件2接触，由于在端子部14A和丝网印刷掩模之间不能确保形成焊锡膏所需要的间隙，因此焊锡膏在安装半导体元件2之前预先形成为好。而且，基片间连接部件6可使用与上述图1所示的各向异性导电材料3相同的各向异性导电材料(例如各向异性导电膜)。
在图1，图17～20，图22～25或图27中，示出了以将配置了集成电路的表面部朝向下侧的面朝下(倒装片)方式搭载在布线基片1的表面上的结构。但是，本发明不限定于倒装片安装方式，如图28所示，也可以使用焊线25，将配置在半导体元件(半导体芯片)2的周边部的焊片20和布线层14的电极部14C连接。半导体芯片2和布线层14的电极部14C用保护树脂31模压。使用焊丝25连接时，由于布线层14的电极部14C形成得较厚，因此可减少首次焊接区域(焊片20)和二次焊接区域(电极部14C)的焊接高度差。这样，通过减少焊接高度，使焊接变得容易的同时，可使半导体元件2的角部和焊丝25不致产生不必要的短路，可提高制造中的成品率。除丝焊方式外，还可使用TAB带的连接方式。
而且，本发明虽通过第一实施例等说明了使用硅(Si)单晶基片(硅单晶芯片)的集成电路，但也可以是砷化镓(GaAs)等化合物半导体的集成电路等。
而且，可将上述实施例的布线基片1作为印刷布线基片、集成电路用基片、液晶显示装置用基片(例如透明玻璃基板)等。
另外，本发明可用各种金属材料形成布线基片1的埋置导体12和布线层14。
这样，本发明当然也包含这里未记载的各种实施的形式等。因此，本发明的技术范围可从上述的说明仅通过适当的权利要求的范围的发明特定事项决定。
使用本发明，可实现端子的微细化和多端子化，从而实现器件的小型化，并且可提供实现三维安装结构的布线基片。
使用本发明，可实现端子的微细化和多端子化，从而实现装置的小型化，并且可提供实现三维安装结构的半导体器件。
而且，使用本发明，可提供能够减少制造过程的工序数的布线基片的制造方法。尤其是，使用本发明，通过减少制造过程的工序数，可减少产品成本、生产成本等，进而可提供能够提高制造过程中的成品率的布线基片的制造方法。

Claims (21)

1.一种布线基片，其特征在于，包括：
表面导体层，其具有用于搭载基片间连接部件的端子部，连接至该端子部的布线部，以及连接至该布线部的电极部；
在上述端子部的里面，与该表面导体层电连接的多个埋置导体；
具有连接该表面导体层的里面的第一主表面和与该第一主表面相对的第二主表面、并与上述埋置导体的侧壁连接形成的绝缘性基材。
2.根据权利要求1所述的布线基片，其特征在于，上述绝缘性基材进而与上述埋置导体的底面连接形成，该底面和上述绝缘性基材的上述第二主表面间的距离是1μm以上50μm以下。
3.根据权利要求1所述的布线基片，其特征在于，上述绝缘性基材露出上述埋置导体的底面形成。
4.根据权利要求3所述的布线基片，其特征在于，上述绝缘性基材的上述第二主表面和上述埋置导体的底面是同一平面水平。
5.根据权利要求3所述的布线基片，其特征在于，上述埋置导体的底面相对上述绝缘性基材的上述第二主表面突出。
6.一种布线基片，其特征在于，包括：
具有布线区域和半导体元件搭载区域的绝缘性基材；
在上述布线区域中从上述绝缘性基材的第一主表面通向第二主表面的连接孔；
在上述绝缘性基材的第一主表面上的布线层，该布线层具有用于搭载基片间连接部件的端子部，连接至该端子部的布线部，以及连接至该布线部的电极部，上述端子部的里面连接至上述连接孔，上述电极部位于上述半导体元件搭载区域内；
与上述端子部的里面电连接的埋置导体，该埋置导体埋置在上述连接孔内以不达到上述绝缘性基材的第二主表面。
7.一种布线基片，其特征在于，包括：
具有布线区域和半导体元件搭载区域的绝缘性基材；
在上述布线区域中从上述绝缘性基材的第一主表面通向第二主表面的连接孔；
在上述绝缘性基材的第一主表面上的布线层，该布线层具有用于搭载基片间连接部件的端子部，连接至该端子部的布线部，以及连接至该布线部的电极部，上述端子部的里面连接至上述连接孔，上述电极部位于上述半导体元件搭载区域内；
选择性地形成在露出在上述连接孔内的上述端子部的里面的金属薄膜。
8.一种布线基片，其特征在于，包括：
具有布线区域和半导体元件搭载区域的绝缘性基材；
在上述布线区域中，从上述绝缘性基材的第一主表面贯通到第二主表面设置的埋置导体；
在上述绝缘性基材的第一主表面上的布线层，该布线层具有用于搭载基片间连接部件的端子部，连接至该端子部的布线部，以及连接至该布线部的电极部，上述端子部的里面电连接至上述埋置导体，上述电极部位于上述半导体元件搭载区域内。
9.根据权利要求8所述的布线基片，其特征在于，上述绝缘性基材的上述第二主表面和上述埋置导体的底面是同一平面水平。
10.根据权利要求8所述的布线基片，其特征在于，上述埋置导体的底面相对上述绝缘性基材的上述第二主表面突出。
11.根据权利要求8所述的布线基片，其特征在于，上述布线部和端子部在布线区域配置，上述电极部比上述布线部和端子部的膜厚要厚。
12.一种半导体器件，其特征在于，包括：
具有布线区域和半导体元件搭载区域的第一绝缘性基材；
在上述布线区域中、从上述第一绝缘性基材的第一主表面通向第二主表面的第一连接孔；
在上述绝缘性基材的第一主表面上的第一布线层，该第一布线层具有用于搭载基片间连接部件的端子部，连接至该端子部的布线部，以及连接至该布线部的电极部，上述端子部的里面连接至上述连接孔，上述电极部位于上述半导体元件搭载区域内；
埋置在上述第一连接孔内以不达到上述第一绝缘性基材的第二主表面、并与上述端子部的里面电连接的埋置导体；
在上述半导体元件搭载区域中，连接至上述第一布线层的第一半导体元件。
13.一种半导体器件，其特征在于，包括：
具有布线区域和半导体元件搭载区域的第一绝缘性基材；
在上述布线区域中、从上述第一绝缘性基材的第一主表面通向第二主表面的第一连接孔；
在上述绝缘性基材的第一主表面上的第一布线层，该第一布线层具有用于搭载基片间连接部件的端子部，连接至该端子部的布线部，以及连接至该布线部的电极部，上述端子部的里面连接至上述连接孔，上述电极部位于上述半导体元件搭载区域内；
选择性地形成在露出在上述第一连接孔内的上述端子部的里面的金属薄膜；
在上述半导体元件搭载区域中，连接至上述第一布线层的第一半导体元件。
14.一种半导体器件，其特征在于，包括：
具有布线区域和半导体元件搭载区域的第一绝缘性基材；
在上述布线区域中、从上述第一绝缘性基材的第一主表面贯通到第二主表面设置的第一埋置导体；
在上述绝缘性基材的第一主表面上的第一布线层，该第一布线层具有用于搭载基片间连接部件的端子部，连接至该端子部的布线部，以及连接至该布线部的电极部，上述端子部的里面连接至上述连接孔，上述电极部位于上述半导体元件搭载区域内；
在上述第一绝缘性基材的第一主表面上、一端电连接上述第一埋置导体、另一端位于上述半导体元件搭载区域的第一布线层；
在上述半导体元件搭载区域中与上述第一布线层连接的第一半导体元件。
15.根据权利要求14所述的半导体器件，其特征在于，上述第一绝缘性基材的上述第二主表面和上述第一埋置导体的底面是同一平面水平。
16.根据权利要求14所述的半导体器件，其特征在于，上述第一埋置导体的底面相对上述第一绝缘性基材的上述第二主表面突出。
17.根据权利要求14所述的半导体器件，其特征在于，上述布线部和端子部在布线区域配置，上述电极部比上述布线部和端子部的膜厚要厚。
18.根据权利要求14所述的半导体器件，其特征在于，至少包含还具有以下部分的结构：配置在上述端子部上的上述基片间连接部件，具有埋置该基片间连接部件的第二连接孔的第二绝缘性基材，在该第二绝缘性基材的第一主表面上、一端连接上述第二连接孔而另一端位于上述半导体元件搭载区域内的第二布线层，在上述半导体元件搭载区域中与上述第二布线层连接的第二半导体元件。
19.根据权利要求14所述的半导体器件，其特征在于，至少包含还具有以下部分的结构：配置在上述端子部上的上述基片间连接部件，与该基片间连接部件电连接的第二埋置导体，至少埋置该第二埋置导体的第二绝缘性基材，在该第二绝缘性基材的第一主表面上、一端电连接上述第二埋置导体而另一端位于上述半导体元件搭载区域内的第二布线层，在上述半导体元件搭载区域中与上述第二布线层连接的第二半导体元件。
20.一种布线基片的制造方法，其特征在于，由如下工序构成：
在里面导体层的上方形成表面导体层的工序，该表面导体层具有用于搭载基片间连接部件的端子部，连接至该端子部的布线部，以及连接至该布线部的电极部；
选择性地去除上述里面导体层的一部分，形成埋置导体的工序；
通过在上述埋置导体侧加压，与上述表面导体层的里面连接形成绝缘性基材，使其至少覆盖上述埋置导体的周围的工序；
选择性地减薄上述表面导体层的一部分的工序；
在膜厚方向上去除上述埋置导体的一部分的工序；
对上述选择性地减薄的上述表面导体层的一部分布图，形成布线部和端子部的工序。
21.根据权利要求20所述的布线基片的制造方法，其特征在于，在上述里面导体层的上方形成表面导体层的工序由如下工序构成：
在上述里面导体层蚀刻时，将蚀刻速度比上述里面导体层慢的蚀刻停止层形成在上述里面导体层上的工序；
在上述蚀刻停止层蚀刻时，将蚀刻速度比上述蚀刻停止层慢的表面导体层形成上述蚀刻停止层上的工序。
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