JP3277083B2 - 半導体チップおよびそれを用いた半導体装置 - Google Patents
半導体チップおよびそれを用いた半導体装置Info
- Publication number
- JP3277083B2 JP3277083B2 JP29523494A JP29523494A JP3277083B2 JP 3277083 B2 JP3277083 B2 JP 3277083B2 JP 29523494 A JP29523494 A JP 29523494A JP 29523494 A JP29523494 A JP 29523494A JP 3277083 B2 JP3277083 B2 JP 3277083B2
- Authority
- JP
- Japan
- Prior art keywords
- pad
- chip
- semiconductor chip
- corner
- connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Wire Bonding (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【0001】
【産業上の利用分野】本発明は、半導体チップおよびそ
れを用いた半導体装置に係り、特に片面樹脂封止型パッ
ケージ構造を有する半導体装置およびそれに使用される
半導体チップに関する。
れを用いた半導体装置に係り、特に片面樹脂封止型パッ
ケージ構造を有する半導体装置およびそれに使用される
半導体チップに関する。
【0002】
【従来の技術】例えば集積回路カード、ゲーム用マスク
ROMカード、小型携帯電話器などに使用される半導体
装置は、パッケージの小型化・薄型化に対する要求が特
に強い。このような要求に応じるべく、ベア状態の半導
体チップ(ベア・チップ)の実装技術が発展しており、
チップ・オン・ボード(COB)実装、フリップチップ
実装などが知られている。
ROMカード、小型携帯電話器などに使用される半導体
装置は、パッケージの小型化・薄型化に対する要求が特
に強い。このような要求に応じるべく、ベア状態の半導
体チップ(ベア・チップ)の実装技術が発展しており、
チップ・オン・ボード(COB)実装、フリップチップ
実装などが知られている。
【0003】上記フリップチップ実装は、ベア・チップ
の素子形成面の金属バンプ電極を配線基板上の一主面に
形成されている電極パッドに押し付けて接続(フリップ
チップボンディング)するものである。これは、ワイヤ
ーボンディングを必要とするCOB実装よりも実装密度
が優れているが、基板の熱膨脹などに起因する応力が基
板・チップの接続部に加わって接続の信頼性を損なうと
いう問題がある。
の素子形成面の金属バンプ電極を配線基板上の一主面に
形成されている電極パッドに押し付けて接続(フリップ
チップボンディング)するものである。これは、ワイヤ
ーボンディングを必要とするCOB実装よりも実装密度
が優れているが、基板の熱膨脹などに起因する応力が基
板・チップの接続部に加わって接続の信頼性を損なうと
いう問題がある。
【0004】上記フリップチップ実装の改良例として、
ベア・チップと基板との間に樹脂を介在させて基板・チ
ップ相互を機械的に固定した片面樹脂封止型パッケージ
構造が例えば特公平2−7180号などにより知られて
いる。
ベア・チップと基板との間に樹脂を介在させて基板・チ
ップ相互を機械的に固定した片面樹脂封止型パッケージ
構造が例えば特公平2−7180号などにより知られて
いる。
【0005】さらに、上記片面樹脂封止型パッケージ構
造の改良例およびその製造方法として、本願出願人の出
願に係る特願平6−32296号、特願平6−5075
7号、特願平6−60493号などにより種々の提案が
なされている。
造の改良例およびその製造方法として、本願出願人の出
願に係る特願平6−32296号、特願平6−5075
7号、特願平6−60493号などにより種々の提案が
なされている。
【0006】図5は、上記提案に係る特願平6−507
57号に開示されている片面樹脂封止型パッケージ構造
の一例を示している。このパッケージ構造は、一主面に
被接続部(例えば接続パッド1b)を含む配線1aを有
する配線基板1と、上記基板の一主面にフェースダウン
型に実装された半導体チップ2と、上記チップと配線基
板との間に充填された樹脂層5と、前記基板の他の主面
側に導出・露出され、前記チップに電気的に接続された
外部接続用端子4とを具備する。なお、図5中、2aは
バンプ電極、3はスルーホール配線であり、チップ2の
露出している上面は、緻密、堅牢な素材(例えばシリコ
ン)からなり、樹脂封止を行わなくても信頼性上の問題
は少ない。
57号に開示されている片面樹脂封止型パッケージ構造
の一例を示している。このパッケージ構造は、一主面に
被接続部(例えば接続パッド1b)を含む配線1aを有
する配線基板1と、上記基板の一主面にフェースダウン
型に実装された半導体チップ2と、上記チップと配線基
板との間に充填された樹脂層5と、前記基板の他の主面
側に導出・露出され、前記チップに電気的に接続された
外部接続用端子4とを具備する。なお、図5中、2aは
バンプ電極、3はスルーホール配線であり、チップ2の
露出している上面は、緻密、堅牢な素材(例えばシリコ
ン)からなり、樹脂封止を行わなくても信頼性上の問題
は少ない。
【0007】図6は、前記提案に係る特願平6−604
93号に開示されている片面樹脂封止型パッケージ構造
の一例を示している。このパッケージ構造は、図5のパ
ッケージ構造の改良例であり、前記基板1の一主面に対
してほぼ同一平面(平面性が±10μm程度)を成すよ
うに前記配線1aを埋め込み形成している。なお、図6
において、図5中と同一部分には同一符号を付してい
る。
93号に開示されている片面樹脂封止型パッケージ構造
の一例を示している。このパッケージ構造は、図5のパ
ッケージ構造の改良例であり、前記基板1の一主面に対
してほぼ同一平面(平面性が±10μm程度)を成すよ
うに前記配線1aを埋め込み形成している。なお、図6
において、図5中と同一部分には同一符号を付してい
る。
【0008】このパッケージ構造によれば、チップ・基
板間に対して毛細管現象を利用して樹脂を流し込む際、
チップ・基板間の平坦性がよく、樹脂が容易に流れ込む
ので、ボイドのない緻密な樹脂層を形成でき、チップ・
基板間固定の信頼性を高めることができる。
板間に対して毛細管現象を利用して樹脂を流し込む際、
チップ・基板間の平坦性がよく、樹脂が容易に流れ込む
ので、ボイドのない緻密な樹脂層を形成でき、チップ・
基板間固定の信頼性を高めることができる。
【0009】また、上記したような提案に係るパッケー
ジ構造を有する半導体装置は、樹脂封止後に温度ストレ
スおよび/または電界ストレスを印加するためのバーン
インテストを実施し得るので、樹脂封止を行わないフリ
ップチップ実装よりも優れている。
ジ構造を有する半導体装置は、樹脂封止後に温度ストレ
スおよび/または電界ストレスを印加するためのバーン
インテストを実施し得るので、樹脂封止を行わないフリ
ップチップ実装よりも優れている。
【0010】図7は、従来の樹脂封止型半導体装置に使
用される半導体チップの素子・パッド形成面の一例を示
している。このチップ70の素子・パッド形成面には、
コーナー部以外のパッド形成領域にパッド71が設けら
れている、つまり、コーナー部にはパッド71が設けら
れていない、あるいは、パッドが設けられるとしても、
それはTEG(テスト・エレメント・グループ)などの
テスト・パターン用のパッドである。
用される半導体チップの素子・パッド形成面の一例を示
している。このチップ70の素子・パッド形成面には、
コーナー部以外のパッド形成領域にパッド71が設けら
れている、つまり、コーナー部にはパッド71が設けら
れていない、あるいは、パッドが設けられるとしても、
それはTEG(テスト・エレメント・グループ)などの
テスト・パターン用のパッドである。
【0011】ところで、上記したような半導体チップ7
0を前記したような片面樹脂封止型パッケージ構造を有
する半導体装置に使用し、チップのパッド71上に形成
される導電性物質(例えば金属からなるバンプ電極)と
配線基板上に形成される平面型の接続パッドとが固定さ
れると共に電気的に接続した場合を考える。この場合、
このような構造を有する半導体装置においては、熱サイ
クルなどにより熱応力が最も集中するチップ・コーナー
部にパッドが存在しないので、チップ・コーナー近傍部
に設けられている回路接続用のパッド71が応力を受
け、このパッド部における配線基板との電気的な接続が
損なわれるおそれがあり、チップ・基板間の電気的な接
続の信頼性が低下する。
0を前記したような片面樹脂封止型パッケージ構造を有
する半導体装置に使用し、チップのパッド71上に形成
される導電性物質(例えば金属からなるバンプ電極)と
配線基板上に形成される平面型の接続パッドとが固定さ
れると共に電気的に接続した場合を考える。この場合、
このような構造を有する半導体装置においては、熱サイ
クルなどにより熱応力が最も集中するチップ・コーナー
部にパッドが存在しないので、チップ・コーナー近傍部
に設けられている回路接続用のパッド71が応力を受
け、このパッド部における配線基板との電気的な接続が
損なわれるおそれがあり、チップ・基板間の電気的な接
続の信頼性が低下する。
【0012】
【発明が解決しようとする課題】上記したように従来の
片面樹脂封止型パッケージ構造を有する半導体装置およ
びそれに使用される半導体チップは、チップ・コーナー
近傍部に設けられている回路接続用パッド部におけるチ
ップ・基板間の電気的な接続の信頼性が低下するという
問題があった。
片面樹脂封止型パッケージ構造を有する半導体装置およ
びそれに使用される半導体チップは、チップ・コーナー
近傍部に設けられている回路接続用パッド部におけるチ
ップ・基板間の電気的な接続の信頼性が低下するという
問題があった。
【0013】本発明は上記の問題点を解決すべくなされ
たもので、片面樹脂封止型パッケージ構造を有する半導
体装置に使用した場合にチップ・コーナー近傍部に設け
られている回路接続用パッド部におけるチップ・基板間
の電気的な接続の信頼性の低下を防止し得る半導体チッ
プおよびそれを用いた半導体装置を提供することを目的
とする。
たもので、片面樹脂封止型パッケージ構造を有する半導
体装置に使用した場合にチップ・コーナー近傍部に設け
られている回路接続用パッド部におけるチップ・基板間
の電気的な接続の信頼性の低下を防止し得る半導体チッ
プおよびそれを用いた半導体装置を提供することを目的
とする。
【0014】
【課題を解決するための手段】本発明の半導体チップ
は、素子・パッド形成面における各コーナー部に形成さ
れ、前記素子を含む集積回路の電源電位あるいは接地電
位が与えられる接続補強用パッドと、上記素子・パッド
形成面の各コーナー部以外のパッド形成領域に形成さ
れ、上記集積回路に電気的に接続されている回路接続用
パッドとを具備することを特徴とする。
は、素子・パッド形成面における各コーナー部に形成さ
れ、前記素子を含む集積回路の電源電位あるいは接地電
位が与えられる接続補強用パッドと、上記素子・パッド
形成面の各コーナー部以外のパッド形成領域に形成さ
れ、上記集積回路に電気的に接続されている回路接続用
パッドとを具備することを特徴とする。
【0015】なお、前記接続補強用パッドは、前記素子
を含む集積回路の電源電位あるいは接地電位が与えられ
る電源用パッドであり、前記各コーナー部を含むコーナ
ー周辺部に形成されていてもよい。
を含む集積回路の電源電位あるいは接地電位が与えられ
る電源用パッドであり、前記各コーナー部を含むコーナ
ー周辺部に形成されていてもよい。
【0016】また、本発明の半導体装置は、上記半導体
チップと、一主面に被接続部を含む配線を有し、上記一
主面に上記半導体チップがフェースダウン型に実装さ
れ、上記被接続部に上記半導体チップのパッドがバンプ
電極を介して電気的に接続された状態で固定され、上記
被接続部から他の主面側に導出・露出された外部接続用
端子を有する配線基板と、上記半導体チップと配線基板
との間に充填されて硬化された樹脂層とを具備すること
を特徴とする。
チップと、一主面に被接続部を含む配線を有し、上記一
主面に上記半導体チップがフェースダウン型に実装さ
れ、上記被接続部に上記半導体チップのパッドがバンプ
電極を介して電気的に接続された状態で固定され、上記
被接続部から他の主面側に導出・露出された外部接続用
端子を有する配線基板と、上記半導体チップと配線基板
との間に充填されて硬化された樹脂層とを具備すること
を特徴とする。
【0017】
【作用】本発明の半導体チップは、素子・パッド形成面
における各コーナー部に接続補強用パッドが形成されて
いる。また、本発明の半導体装置は、上記半導体チップ
を使用した片面樹脂封止型パッケージ構造を有する。
における各コーナー部に接続補強用パッドが形成されて
いる。また、本発明の半導体装置は、上記半導体チップ
を使用した片面樹脂封止型パッケージ構造を有する。
【0018】このような半導体チップおよびそれを用い
た半導体装置によれば、熱サイクルなどにより熱応力が
最も集中するチップ・コーナー部に接続補強用パッドが
存在するので、チップ・コーナー近傍部に設けられてい
る回路接続用パッドが応力を受けにくくなる。
た半導体装置によれば、熱サイクルなどにより熱応力が
最も集中するチップ・コーナー部に接続補強用パッドが
存在するので、チップ・コーナー近傍部に設けられてい
る回路接続用パッドが応力を受けにくくなる。
【0019】従って、上記回路接続用パッド部における
配線基板との電気的な接続が損なわれなくなり、チップ
・基板間の接続の信頼性の低下を防止し、半導体装置の
信頼性および歩留りの向上、コストダウンが可能にな
る。
配線基板との電気的な接続が損なわれなくなり、チップ
・基板間の接続の信頼性の低下を防止し、半導体装置の
信頼性および歩留りの向上、コストダウンが可能にな
る。
【0020】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図1(a)は、本発明の一実施例に係る片
面樹脂封止型パッケージ構造を有する半導体装置に使用
される半導体チップの素子・パッド形成面の一例を概略
的に示している。
に説明する。図1(a)は、本発明の一実施例に係る片
面樹脂封止型パッケージ構造を有する半導体装置に使用
される半導体チップの素子・パッド形成面の一例を概略
的に示している。
【0021】図1(b)は、図1(a)のチップがフリ
ップチップボンディングされる配線基板の一主面の一例
を概略的に示している。図2(a)および(b)は、図
1(a)のチップおよび図1(b)の基板を用いた片面
樹脂封止型パッケージ構造を有する半導体装置の一例を
示す斜視図および断面図である。
ップチップボンディングされる配線基板の一主面の一例
を概略的に示している。図2(a)および(b)は、図
1(a)のチップおよび図1(b)の基板を用いた片面
樹脂封止型パッケージ構造を有する半導体装置の一例を
示す斜視図および断面図である。
【0022】図1(a)に示した半導体チップは、素子
・パッド形成面における各コーナー部に接続補強用パッ
ド2c(本例では、前記素子を含む集積回路とは電気的
に接続されていないダミーパッド)が形成されており、
上記素子・パッド形成面の各コーナー部以外のパッド形
成領域には、上記集積回路に電気的に接続されている回
路接続用パッド2bが形成されている。この場合、本例
では、ダミーパッド2cが回路接続用パッド2bと同じ
大きさで形成されている。
・パッド形成面における各コーナー部に接続補強用パッ
ド2c(本例では、前記素子を含む集積回路とは電気的
に接続されていないダミーパッド)が形成されており、
上記素子・パッド形成面の各コーナー部以外のパッド形
成領域には、上記集積回路に電気的に接続されている回
路接続用パッド2bが形成されている。この場合、本例
では、ダミーパッド2cが回路接続用パッド2bと同じ
大きさで形成されている。
【0023】また、上記半導体チップは、図2(b)中
に示すように、上記チップ2の素子形成面の各パッド部
2c、2b上には、フリップチップボンディングを行う
ための導電性物質、例えば金属からなるバンプ電極(例
えば直径100μm、高さ30μm)2aが形成されて
いる。上記バンプ電極2aは、例えば電気メッキ法によ
り形成された金バンプあるいはボールボンディング法に
より形成された金のボールバンプである。
に示すように、上記チップ2の素子形成面の各パッド部
2c、2b上には、フリップチップボンディングを行う
ための導電性物質、例えば金属からなるバンプ電極(例
えば直径100μm、高さ30μm)2aが形成されて
いる。上記バンプ電極2aは、例えば電気メッキ法によ
り形成された金バンプあるいはボールボンディング法に
より形成された金のボールバンプである。
【0024】図1(b)に示した基板1は、一主面に被
接続部(接続パッド)1bを含む配線1aを有し、上記
一主面の各コーナー部に接続補強用パッド1cが形成さ
れている。上記基板1に被接続部1bを形成する際に
は、基板1を例えば真空吸着機構付きのスクリーン印刷
機のステージ上に固定し、基板上1で前記チップの金属
バンプ電極2aに対応する部分に導電性ペースト、例え
ば銀ペースト(銀の粒径1μm、粘度100ps)をス
クリーン印刷して平面型の接続パッド(例えば直径15
0μm、高さ80μm)1bを形成する。
接続部(接続パッド)1bを含む配線1aを有し、上記
一主面の各コーナー部に接続補強用パッド1cが形成さ
れている。上記基板1に被接続部1bを形成する際に
は、基板1を例えば真空吸着機構付きのスクリーン印刷
機のステージ上に固定し、基板上1で前記チップの金属
バンプ電極2aに対応する部分に導電性ペースト、例え
ば銀ペースト(銀の粒径1μm、粘度100ps)をス
クリーン印刷して平面型の接続パッド(例えば直径15
0μm、高さ80μm)1bを形成する。
【0025】また、上記基板1は、図2(b)中に示す
ように、前記被接続部1bから例えばスルーホール配線
3を介して他の主面側に導出・露出された外部接続用端
子4を有する。
ように、前記被接続部1bから例えばスルーホール配線
3を介して他の主面側に導出・露出された外部接続用端
子4を有する。
【0026】なお、本例では、上記基板1の配線1aお
よび外部接続用端子4は、基板1の一主面に対してほぼ
同一平面(平面性が±10μm程度)を成すように埋め
込み形成されている。また、上記基板1のサイズは、例
えば縦横とも15mm、厚さ0.2mmであり、前記チ
ップ2のサイズは、例えば縦横とも13mm、厚さ0.
25mmである。
よび外部接続用端子4は、基板1の一主面に対してほぼ
同一平面(平面性が±10μm程度)を成すように埋め
込み形成されている。また、上記基板1のサイズは、例
えば縦横とも15mm、厚さ0.2mmであり、前記チ
ップ2のサイズは、例えば縦横とも13mm、厚さ0.
25mmである。
【0027】図2(a)、(b)に示した半導体装置
は、前記基板1の一主面に前記チップ2がフェースダウ
ン型に実装され、上記基板1の被接続部1bにチップ2
のパッド2cが電気的に接続された状態で固定されてお
り、上記チップ2と基板1との間に充填されて硬化され
た樹脂層5を具備する。
は、前記基板1の一主面に前記チップ2がフェースダウ
ン型に実装され、上記基板1の被接続部1bにチップ2
のパッド2cが電気的に接続された状態で固定されてお
り、上記チップ2と基板1との間に充填されて硬化され
た樹脂層5を具備する。
【0028】上記基板1とチップ2とは、前記バンプ電
極2aを介して接続されると共に固定されている。この
固定に際しては、基板1の接続パッド1bにバンプ電極
2aの少なくとも先端部を埋め込むように圧入して両者
を固定させ、この状態で前記接続パッド1b用の銀ペー
ストを熱硬化させることにより両者を接合している。こ
の場合、チップ2の素子・パッド形成面には前記したよ
うに回路接続用パッド2bの他に各コーナー部に接続補
強用パッド2cが接続されており、これに対応して基板
1の一主面の各コーナー部にも接続補強用パッド1cが
形成されているので、チップ2・基板1間の対向面の平
面性がよくなり、チップ2・基板1の接合性が向上す
る。
極2aを介して接続されると共に固定されている。この
固定に際しては、基板1の接続パッド1bにバンプ電極
2aの少なくとも先端部を埋め込むように圧入して両者
を固定させ、この状態で前記接続パッド1b用の銀ペー
ストを熱硬化させることにより両者を接合している。こ
の場合、チップ2の素子・パッド形成面には前記したよ
うに回路接続用パッド2bの他に各コーナー部に接続補
強用パッド2cが接続されており、これに対応して基板
1の一主面の各コーナー部にも接続補強用パッド1cが
形成されているので、チップ2・基板1間の対向面の平
面性がよくなり、チップ2・基板1の接合性が向上す
る。
【0029】なお、前記樹脂層5は、チップと基板との
間(本例では30〜40μm)に充填されると共にチッ
プの各外周側面部にほぼ均等なフィレットを有する。ま
た、上記樹脂層5を形成する際に使用される樹脂として
は、樹脂層として形成された状態でチップ・基板の材質
の違い(ヤング率、熱膨脹率など)から生じる内部応力
によりチップ・基板相互の接続部が劣化することを緩和
する性質を持ち、かつ、チップ・基板間への充填時にチ
ップ・基板間へ入り込める径(例えば25μm以下)の
フィラーを含むものを選択することが望ましい。
間(本例では30〜40μm)に充填されると共にチッ
プの各外周側面部にほぼ均等なフィレットを有する。ま
た、上記樹脂層5を形成する際に使用される樹脂として
は、樹脂層として形成された状態でチップ・基板の材質
の違い(ヤング率、熱膨脹率など)から生じる内部応力
によりチップ・基板相互の接続部が劣化することを緩和
する性質を持ち、かつ、チップ・基板間への充填時にチ
ップ・基板間へ入り込める径(例えば25μm以下)の
フィラーを含むものを選択することが望ましい。
【0030】即ち、上記実施例の半導体チップは、素子
・パッド形成面における各コーナー部に接続補強用パッ
ド2cが形成されている。また、上記実施例の半導体装
置は、上記半導体チップ2を使用した超薄型、超小型の
片面樹脂封止型パッケージ構造を有する。
・パッド形成面における各コーナー部に接続補強用パッ
ド2cが形成されている。また、上記実施例の半導体装
置は、上記半導体チップ2を使用した超薄型、超小型の
片面樹脂封止型パッケージ構造を有する。
【0031】このような半導体チップと半導体装置によ
れば、熱サイクルなどにより熱応力が最も集中するチッ
プ・コーナー部に接続補強用パッド2cが存在するの
で、チップ・コーナー近傍部に設けられている回路接続
用パッド2bが応力を受けにくくなる。従って、上記回
路接続用パッド部における基板との電気的な接続が損な
われなくなり、チップ・基板間の接続の信頼性の低下を
防止し、半導体装置の信頼性および歩留りの向上、コス
トダウンが可能になる。
れば、熱サイクルなどにより熱応力が最も集中するチッ
プ・コーナー部に接続補強用パッド2cが存在するの
で、チップ・コーナー近傍部に設けられている回路接続
用パッド2bが応力を受けにくくなる。従って、上記回
路接続用パッド部における基板との電気的な接続が損な
われなくなり、チップ・基板間の接続の信頼性の低下を
防止し、半導体装置の信頼性および歩留りの向上、コス
トダウンが可能になる。
【0032】なお、上記実施例では、チップの素子・パ
ッド形成面の各コーナー部にダミーパッドを形成した例
を示したが、これに限らず、素子・パッド形成面におけ
る各コーナー部(あるいはそれを含むコーナー周辺部)
に上記実施例のダミーパッド以外の接続補強用パッド、
例えば前記集積回路の電源電位あるいは接地電位が与え
られる電源用パッドを形成した場合にも、上記実施例と
同様の効果が得られる。しかも、この場合には、仮に上
記電源用パッドの一部と基板側の接続パッドとの接続が
損なわれても、集積回路の動作に殆んど影響を受けなく
て済む。
ッド形成面の各コーナー部にダミーパッドを形成した例
を示したが、これに限らず、素子・パッド形成面におけ
る各コーナー部(あるいはそれを含むコーナー周辺部)
に上記実施例のダミーパッド以外の接続補強用パッド、
例えば前記集積回路の電源電位あるいは接地電位が与え
られる電源用パッドを形成した場合にも、上記実施例と
同様の効果が得られる。しかも、この場合には、仮に上
記電源用パッドの一部と基板側の接続パッドとの接続が
損なわれても、集積回路の動作に殆んど影響を受けなく
て済む。
【0033】また、上記実施例では、半導体チップの素
子・パッド形成面の各コーナー部に接続補強用パッドを
形成した例を示したが、これに限らず、各コーナー部を
含むコーナー周辺部に接続補強用パッドを形成した場合
には、上記実施例で述べた効果がより顕著に得られるよ
うになる。
子・パッド形成面の各コーナー部に接続補強用パッドを
形成した例を示したが、これに限らず、各コーナー部を
含むコーナー周辺部に接続補強用パッドを形成した場合
には、上記実施例で述べた効果がより顕著に得られるよ
うになる。
【0034】この場合における半導体チップおよび基板
の一例を図3(a)および図3(b)に示す。図3
(a)に示す半導体チップ12は、素子・パッド形成面
の各コーナー部を含むコーナー周辺部に、例えば3個の
接続補強用パッド2cをL字形配列で形成した例を示し
ている。
の一例を図3(a)および図3(b)に示す。図3
(a)に示す半導体チップ12は、素子・パッド形成面
の各コーナー部を含むコーナー周辺部に、例えば3個の
接続補強用パッド2cをL字形配列で形成した例を示し
ている。
【0035】図3(b)に示す基板11は、一主面上の
各コーナー部を含むコーナー周辺部に、前記接続補強用
パッド1cの例えば3個分を連結した大きさを有するほ
ぼL字形のベタ型の接続補強用パッド11cを形成した
例を示している。
各コーナー部を含むコーナー周辺部に、前記接続補強用
パッド1cの例えば3個分を連結した大きさを有するほ
ぼL字形のベタ型の接続補強用パッド11cを形成した
例を示している。
【0036】このように基板の一主面上の各コーナー部
を含むコーナー周辺部にベタ型の接続補強用パッド11
cを形成したものを用意すれば、フリップチップボンデ
ィングを行う際に、ベタ型の接続補強用パッド11cに
よる補強的な作用により、基板の割れや反りなどの発生
が抑制され、完成品の歩留りが良くなり、完成品をメモ
リカードなどに組み込んだ場合に耐ノイズ性も良好にな
る。また、前記バンプ電極を、チップ側ではなく基板側
に形成してもよい。
を含むコーナー周辺部にベタ型の接続補強用パッド11
cを形成したものを用意すれば、フリップチップボンデ
ィングを行う際に、ベタ型の接続補強用パッド11cに
よる補強的な作用により、基板の割れや反りなどの発生
が抑制され、完成品の歩留りが良くなり、完成品をメモ
リカードなどに組み込んだ場合に耐ノイズ性も良好にな
る。また、前記バンプ電極を、チップ側ではなく基板側
に形成してもよい。
【0037】図4(a)および(b)は、図3(a)の
チップおよび図3(b)の基板を用いた片面樹脂封止型
パッケージ構造を有する半導体装置の一例を示す斜視図
および断面図である。
チップおよび図3(b)の基板を用いた片面樹脂封止型
パッケージ構造を有する半導体装置の一例を示す斜視図
および断面図である。
【0038】なお、基板およびチップは、外形が正方形
のものに限らず、長方形のものを用いてもよい。また、
基板は、アルミナ系、窒化アルミ系のものに限らず、樹
脂系のもの(BTレジン基板など)を用いてもよい。
のものに限らず、長方形のものを用いてもよい。また、
基板は、アルミナ系、窒化アルミ系のものに限らず、樹
脂系のもの(BTレジン基板など)を用いてもよい。
【0039】また、基板は、図6に示したように、配線
および外部接続用端子が配線基板に対してほぼ同一平面
を成すように埋め込まれているもの(例えばアルミナ系
の絶縁基材に対してグリーンシート法により形成された
ものとか、樹脂系の絶縁基材に対してプリプレグ法によ
り形成されたもの)に限らず、図5に示したように、配
線および外部接続用端子が配線基板から突出する状態で
形成されているものものを用いてもよい。
および外部接続用端子が配線基板に対してほぼ同一平面
を成すように埋め込まれているもの(例えばアルミナ系
の絶縁基材に対してグリーンシート法により形成された
ものとか、樹脂系の絶縁基材に対してプリプレグ法によ
り形成されたもの)に限らず、図5に示したように、配
線および外部接続用端子が配線基板から突出する状態で
形成されているものものを用いてもよい。
【0040】また、基板は、ブラインドビアホールを介
して上下面が電気的に接続されているものや多層構造の
ものを用いてもよい。さらに、チップを基板上にフリッ
プチップボンディングする際、前記実施例のように接続
パッドにバンプ電極の少なくとも先端部を埋め込むよう
に圧入する方法に限らず、前記特願平6−50757号
に詳細に記載されているように、例えば金の接続パッド
と金のバンプ電極との間で固相拡散を起こさせて接合さ
せるようにしてもよい。
して上下面が電気的に接続されているものや多層構造の
ものを用いてもよい。さらに、チップを基板上にフリッ
プチップボンディングする際、前記実施例のように接続
パッドにバンプ電極の少なくとも先端部を埋め込むよう
に圧入する方法に限らず、前記特願平6−50757号
に詳細に記載されているように、例えば金の接続パッド
と金のバンプ電極との間で固相拡散を起こさせて接合さ
せるようにしてもよい。
【0041】
【発明の効果】上述したように本発明によれば、チップ
外縁・基板外縁間の距離が微小の場合でも、樹脂により
ベア・チップの各外周側面部を覆うように封止でき、パ
ッケージ構造の一層の小型化、配線基板上のチップが占
める有効面積比の向上、コストダウンを図り得る片面樹
脂封止型パッケージ構造を有する半導体装置およびその
製造方法を提供することができる。
外縁・基板外縁間の距離が微小の場合でも、樹脂により
ベア・チップの各外周側面部を覆うように封止でき、パ
ッケージ構造の一層の小型化、配線基板上のチップが占
める有効面積比の向上、コストダウンを図り得る片面樹
脂封止型パッケージ構造を有する半導体装置およびその
製造方法を提供することができる。
【図1】本発明の一実施例に係る半導体チップおよびそ
れとフリップチップボンディングされる配線基板を概略
的に示す平面図。
れとフリップチップボンディングされる配線基板を概略
的に示す平面図。
【図2】図1のチップと基板を使用して形成された半導
体装置の一例を示す斜視図および断面図。
体装置の一例を示す斜視図および断面図。
【図3】本発明の他の実施例に係る半導体チップおよび
それとフリップチップボンディングされる配線基板を概
略的に示す平面図。
それとフリップチップボンディングされる配線基板を概
略的に示す平面図。
【図4】図3のチップと基板を使用して形成された半導
体装置の一例を示す斜視図および断面図。
体装置の一例を示す斜視図および断面図。
【図5】先願に係る片面樹脂封止型パッケージ構造の一
例を示す断面図。
例を示す断面図。
【図6】他の先願に係る片面樹脂封止型パッケージ構造
の一例を示す断面図。
の一例を示す断面図。
【図7】従来の樹脂封止型半導体装置に使用される半導
体チップの素子・パッド形成面の一例を示す図。
体チップの素子・パッド形成面の一例を示す図。
1、11…配線基板、1a…配線、1b…被接続部、1
c、11c…接続補強用パッド、2、12…半導体チッ
プ、2a…バンプ電極、2b…回路接続用パッド、2c
…接続補強用パッド(ダミーパッド)、3…スルーホー
ル配線、4…外部接続用端子、5…樹脂層、5a…樹
脂。
c、11c…接続補強用パッド、2、12…半導体チッ
プ、2a…バンプ電極、2b…回路接続用パッド、2c
…接続補強用パッド(ダミーパッド)、3…スルーホー
ル配線、4…外部接続用端子、5…樹脂層、5a…樹
脂。
フロントページの続き (56)参考文献 特開 昭58−53837(JP,A) 特開 平6−224259(JP,A) 特開 昭53−14564(JP,A) 特開 平1−111344(JP,A) 特開 平1−238148(JP,A) 特開 平5−335310(JP,A) 実開 平4−94732(JP,U) 登録実用新案3012948(JP,U) (58)調査した分野(Int.Cl.7,DB名) H01L 21/60 H01L 23/12
Claims (3)
- 【請求項1】 素子・パッド形成面における各コーナー
部に形成され、前記素子を含む集積回路の電源電位ある
いは接地電位が与えられる接続補強用パッドと、 上記素子・パッド形成面の各コーナー部以外のパッド形
成領域に形成され、上記集積回路に電気的に接続されて
いる回路接続用パッドとを具備することを特徴とする半
導体チップ。 - 【請求項2】 請求項1記載の半導体チップにおいて、
前記接続補強用パッドは、前記素子・パッド形成面にお
ける各コーナー部を含むコーナー周辺部に形成されてい
ることを特徴とする半導体チップ。 - 【請求項3】 素子・パッド形成面における各コーナー
部に形成され、前記素子を含む集積回路の電源電位ある
いは接地電位が与えられる接続補強用パッドと、上記素
子・パッド形成面の各コーナー部以外のパッド形成領域
に形成され、上記集積回路に電気的に接続されている回
路接続用パッドとを有する半導体チップと、 一主面に被接続部を含む配線を有し、上記一主面に上記
半導体チップがフェースダウン型に実装され、上記被接
続部に上記半導体チップのパッドがバンプ電極を介して
電気的に接続された状態で固定され、上記被接続部から
他の主面側に導出・露出された外部接続用端子を有する
配線基板と、 上記半導体チップと配線基板との間に充填されて硬化さ
れた樹脂層とを具備することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29523494A JP3277083B2 (ja) | 1994-11-29 | 1994-11-29 | 半導体チップおよびそれを用いた半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29523494A JP3277083B2 (ja) | 1994-11-29 | 1994-11-29 | 半導体チップおよびそれを用いた半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08153747A JPH08153747A (ja) | 1996-06-11 |
JP3277083B2 true JP3277083B2 (ja) | 2002-04-22 |
Family
ID=17817958
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29523494A Expired - Lifetime JP3277083B2 (ja) | 1994-11-29 | 1994-11-29 | 半導体チップおよびそれを用いた半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3277083B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3752949B2 (ja) | 2000-02-28 | 2006-03-08 | 日立化成工業株式会社 | 配線基板及び半導体装置 |
JP2002305284A (ja) | 2001-02-05 | 2002-10-18 | Mitsubishi Electric Corp | 半導体装置積層構造体 |
JP4854148B2 (ja) * | 2001-08-28 | 2012-01-18 | 富士通セミコンダクター株式会社 | 半導体装置 |
US7215026B2 (en) * | 2005-04-14 | 2007-05-08 | Samsung Electonics Co., Ltd | Semiconductor module and method of forming a semiconductor module |
WO2007023747A1 (ja) | 2005-08-23 | 2007-03-01 | Rohm Co., Ltd. | 半導体チップおよびその製造方法ならびに半導体装置 |
JP5292836B2 (ja) * | 2008-02-05 | 2013-09-18 | 富士通株式会社 | プリント基板ユニットおよび半導体パッケージ並びに半導体パッケージ用コネクタ |
JP5186344B2 (ja) | 2008-12-01 | 2013-04-17 | パナソニック株式会社 | チップを有する半導体装置 |
JP7164653B2 (ja) * | 2021-03-18 | 2022-11-01 | アンリツ株式会社 | チップ実装構造及びチップ実装方法、並びにそれを用いたサンプリングオシロスコープ |
-
1994
- 1994-11-29 JP JP29523494A patent/JP3277083B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH08153747A (ja) | 1996-06-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3619773B2 (ja) | 半導体装置の製造方法 | |
JP2725637B2 (ja) | 電子回路装置およびその製造方法 | |
US6380048B1 (en) | Die paddle enhancement for exposed pad in semiconductor packaging | |
JP3546131B2 (ja) | 半導体チップパッケージ | |
US5677575A (en) | Semiconductor package having semiconductor chip mounted on board in face-down relation | |
JPH07302858A (ja) | 半導体パッケージ | |
JP3683996B2 (ja) | 半導体装置およびその製造方法 | |
JP2001077293A (ja) | 半導体装置 | |
JP3055619B2 (ja) | 半導体装置およびその製造方法 | |
JPH07263587A (ja) | 半導体パッケージ | |
JPH08153830A (ja) | 半導体装置およびその製造方法 | |
US6395581B1 (en) | BGA semiconductor package improving solder joint reliability and fabrication method thereof | |
JPH10233463A (ja) | 半導体装置およびその製造方法 | |
JP2915282B2 (ja) | プラスチックモールドした集積回路パッケージ | |
JP3277083B2 (ja) | 半導体チップおよびそれを用いた半導体装置 | |
US6847102B2 (en) | Low profile semiconductor device having improved heat dissipation | |
JPH07273243A (ja) | 半導体パッケージ | |
JP3496569B2 (ja) | 半導体装置及びその製造方法並びにその実装構造 | |
JP3246826B2 (ja) | 半導体パッケージ | |
JP3686047B2 (ja) | 半導体装置の製造方法 | |
JP3325410B2 (ja) | 半導体装置の製造方法 | |
JP3272889B2 (ja) | 半導体装置の製造方法 | |
JP3424184B2 (ja) | 樹脂封止型半導体装置 | |
JPH08153738A (ja) | 半導体装置の製造方法 | |
JP4416618B2 (ja) | 半導体装置実装体及びその製造方法 |