CN1190262A - 单片混合型半导体集成电路器件及其检查方法 - Google Patents
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Abstract
本发明提供一种单片混合型半导体集成电路器件,在测试时可正确地测定混装在1个半导体芯片上,彼此功能不同的多个功能电路的每个特性。把彼此功能不同的功能电路,如处理器2、SRAM3、DRAM4、Flash－EEPROM5混装在半导体芯片1上,在这些功能电路内,利用设置在半导体芯片1内的分离区域10、使半导体芯片1电位脉动的Flash－EEPROM5与其他功能电路分离,同时沿全周使分离区域10与半导体芯片1侧面接触。
Description
本本发明涉及一种单片混合型半导体集成电路器件，把彼此功能不同的多个功能电路混装在1个半导体芯片上。
应用半导体器件的制品，尤其是在个人电脑、移动电话、游戏机等主要领域中，对于多功能、小型、低价等的要求高。
多功能发展使***变得复杂。这就需要各种功能的半导体器件。并且需增大存储器的容量。因此，为了作成***，必要的单个半导体器件数量增加。
在单个半导体器件中，特别是处理器，在单片上集成许多功能，同时要小型化。并且存储器也一样，增加集成在单片上的容量，依然要求小型化。
然而，多功能化的发展是急速的，但现实是小型化进展却难以适应。
于是近年来，出现了把彼此不同功能的半导体芯片装在1个组件上的多片模块，这促进了半导体制品的小型化发展。多片模块把合格的半导体芯片装在1个组件中。因此，与单个半导体器件比较，需要装配正品半导体芯片的装配工艺。在该装配工艺中，若连接不良，则只含正品半导体芯片也要变成次品，阻碍了成本的降低。从上述情况来看，多片模块不能说是根据低价要求而满足的技术。
鉴于上述情况，近来逐渐进入对把彼此功能不同的多个功能电路混装在1个半导体芯片上的技术，即所谓硅片上设置***技术的开发。硅片上设置***的技术孕含着可全部满足多功能、小型、低价格等的要求。
在硅片上设置***的技术在目前如具有以下应解决的技术课题：
(1)在测试时正确地测定混装在1个半导体芯片上的彼此功能不同的多个功能电路的各个特性；
(2)最大限度地发挥彼此功能不同的多个功能电路各特性，混装在1个半导体芯片上。
本发明根据上述情况产生，所以其第1目的是提供一种单片混合型半导体集成电路器件，在检测时，能正确地测定混装在1个半导体芯片上，彼此功能不同的多个功能电路各特性。
并且第2个同的是提供一种单片混合型半导体集成电路器件，最大限度地发挥彼此不同功能的多个功能电路的各特性。
此外，第3个目的是提供一种单片混合型半导体集成电路器件，能正确测定混装在1个半导体芯片上，彼此功能不同的多个功能电路的每个特性。
进而，第4个目的是提供一种半导体集成电路器件，其构成特点是，在一个晶片上，在多个半导体集成电路器件中即使同时作半导体集成电路器件的测试，也能使所述半导体集成电路器件之间的电气干扰，尤其是电源电压间干扰得到抑制，能以高精度测定半导体集成电路器件的各特性。
还有，第5个目的提供一种半导体集成电路器件的检测装置，在一块晶片上，在多个半导体集成电路器件中即使同时作半导体集成电路器件的静态消耗电流测试，也能高精度地测定半导体集成电路器件各静态消耗电流特性。
为了达到所述第1目的，在涉及权利要求1的发明中，一种单片混合型半导体集成电路器件，在1个半导体芯片上混装彼此功能不同的多个功能电路，其特征是，在所述多个功能电路内，由设置在所述半导体芯片内的分离区域，使所述半导体芯片的电位摆动的功能电路与其他功能电路彼此分离，同时，通过所述半导体芯片稳固使所述分离区域与所述半导体芯片侧面接触。并且在有关权利要求2的发明中，其特征是，使所述半导体芯片电位摆动的功能电路至少包括一个非易失性存储电路和一个模拟电路；其他功能电路至少包括数字电路、数字/模拟变换电路、静态型存储电路、动态型存储电路中一个。在权利要求3的发明中，其特征是，所述分离区域是第1导电型半导体村底，在所述每个功能电路，在所述半导体衬底中设置的第2导电型半导体区域中，分别形成所述功能电路。在权利要求4的发明中，其特征是，所述每个功能电路在所述半导体村底中设置的第2导电型半导体区域，形成提供负电压的第1导电型第2半导体区域，在所述第2半导体区域中，形成输入/输出电路，接口电路的任一个。根据象这样的权利要求1至4的本发明，尤其是利用分离区域使半导体芯片电位摆动的功能电路与其他功能电路彼此分离，以此，半导体芯片电位摆动的功能电路不对其他电路施加影响，因此可在测试时正确地测定混装在1个半导体芯片上的彼此功能不同的多个功能电路之各自特性。并且通过其四周使所述分离区域与半导体芯片的侧面接触，借此，即使同时测试多个芯片，使半导体芯片电位波动的功能电路也不影响到在其他芯片中所含的功能电路，因此，纵使同时测试多个芯片，也能分别测定彼此功能不同的多个功能电路的各特性。
为了达到所述第2个目的，在权利要求5的发明中，一种单片型半导体集成电路器件，彼此功能不同的多个功能电路混装在1个半导体芯片上，其特征是，通过设置在所述半导体芯片内的分离区域，使所述多个各功能电路相互分离，同时，通过所述半导体芯片全周，使所述分离区域与所述半导体芯片侧面接触，所述多个功能电路的每个具有专用电源。在权利要求6的发明中，其特征是，所述多个功能电路至少包括非易失性存储电路、模拟电路、数字电路、数字/模拟变换电路、静态型存储电路、动态型存储电路中的2个。在权利要求7的发明中，其特征是所述分离区域是第1导电型半导体衬底，所述功能电路分别形成在每个所述功能电路设置在所述半导体衬底中的第2导电型半导体区域上。在权利要求8的发明中，其特征是，在每个所述功能电路设置在所述半导体村底中的第2导电型半导体区域上，形成提供负电位的第1导电型第2半导体区域，在所述第2半导体区域上，形成输入/输出电路、接口电路的任一个。根据象这样权利要求5至8的发明，尤其是分别在多个功能电路的每个备有专用电源，以此可向各功能电路的每个提供最大限度发挥其特性的电源电压。
为了达到所述第3个所述目的，在权利要求9的发明中，一种将彼此功能不同的多个功能电路混装在1个半导体芯片上的单片混合型半导体集成电路装置的检测方法，其特征是，利用在所述半导体芯片内设置的分离区域使所述多个各功能电路彼此分离，同时，通过所述半导体芯片的全周，使所述分离区域与所述半导体芯片的侧面接触，向所述多个功能电路的每个提供专用电源，根据检查工序，使所述专用电源闭合/打开。权利要求10的发明中，其特征是所述多个功能电路至少包括非易失性存储电路、模拟电路、数字电路、数字/模拟变换电路、静态型存储电路、动态型存储电路中2个，从所述非易失性存储电路及所述动态型存储电路的任一个中指定故障行、故障列的检查工序中，使其他功能电路的电源打开。根据这样的权利要求9及10的发明，尤其根据检查工序，利用使所述专用电源闭合/打开，可正确地测定混装在1个半导体芯片上的相互功能不同的多个功能电路的各特性。
为达到上述第4个目的，在权利要求11的发明中，其特征是，备有以下部分：至少1个以上第2型的第1半导体区域，形成在所述半导体主体内；和第1导电半导体主体；和第1导电型第2导体区域，利用形成在所述第2导电型第1半导体区域内形成的第1半导体区域，与所述半导体主体绝缘；和半导体集成电路部，由分别形成于第1和第2半导体区域的半导体器件构成；和主体偏置***，与成为电位施加点的第1焊点电极连接用于提供偏置电位给所述半导体主体和电源***，成为各电位施加点，包括与所述第1焊点(パツド)电极电极不同的第2、第3焊点电极分别连接的用于向所述半导体集成电路部提供工作电压的高电位电源及低电位电源；所述主体偏置***与所述电源***相互独立，并设置于芯片之内。
权利要求12的发明中，其特征是，涉及权利要求11的发明，当测试所述半导体集成电路部时，所述主体偏置电位和所述工作电压，通过所述第1、2、3焊点电极，彼此独立地提供。
在权利要求13的发明中，其特征是，在涉及权利要求12的发明，构成1个芯片的所述半导体集成电路部，通过在所述半导体集成电路部分别设置的所述第1、2、3焊点电极，以形成在所述半导体主体中多个状态，彼此独立地提供所述主体偏置电位和所述工作电位，在多个芯片中同时作所述半导体集成电路的测试。
在权利要求14的发明中，其特征是，在权利要求11至13中任一项的发明中，所述第1焊盘电极与所述第2、3焊点电极之任一个分别作电极连接，在所述主体偏置***和所述高电位电源及所述低电位电源之任一个中间，具有公共的外部引线，在实际使用时，与所述高电位电源及所述低电位电源之任一个共同提供所述主体偏置电位。
在权利要求15的发明中，其特征是，在涉及权利要求14的发明中，与所述主体偏置电位共同的电源是这样的电源，向所述第2半导体区域提供在该第2半导体区域形成的所述半导体器件的反向栅极偏置(バツクグ-トバイアス)电位。
在权利要求16的发明中，其特征是，在涉及权利要求11至15的任一项的发明中，所述半导体主体是构成晶片的部分。
在权利要求17的发明中，其特征是，涉及权利要求11至16中任一项的发明中，所述第1半导体区域有2个以上，在所述2个以上第1半导体区域的每个中形成彼此功能不同的集成电路，把由所述彼此功能不同的集成电路的结合构成的半导体器件***集成为所述半导体主体。
在权利要求18的发明中，其特征是，涉及权利要求17的发明中，所述彼此功能不同的集成电路从处理器、动态型RAM、静态型RAM、EEPROM、D/A变换器、模拟电路以及逻辑电路中任选。
根据有关这些权利要求11至18的发明，在形成于半导体主体内的至少1个以上第2导电型第1半导体区域中，配置半导体集成电路部分，同时，用于向所述半导体主体提供偏置电位的主体偏置***，和包括用于向所述半导体集成电路提供工作电压的高电位电源及低电位电源的电源***，彼此独立地设置于片内部。因此，在一块晶片上同时测试多个芯片时，在各芯片半导体集成电路部发生的电源脉动分别形成的高次谐波可得到消除。因而，半导体集成电路器件之间的电气干扰，尤其是电源电压向干扰得到抑制，其结构可使得能高精度地测定半导体集成电路器件之各特性。
为了达到所述第4个目的，在权利要求19的发明中，其特征是，备有：电源电压发生器，对应于同时检查的多个半导体集成电路器件芯片而设置，每个半导体集成电路器件芯片，使发生用于集成电路工作的电位电压；探测器，在同时检查所述多个半导体集成电路芯片时，探测每个半导体集成电路芯片的电压变化；判定器，判定所述每个芯片上被探测的电源电压变功是否在允许范围内；断路器，由所述判定器判定的所述各芯片每个的电源电压之变化若表示在允许范围以外时，则切断对使所述允许范围以外的电源电压变动发生的芯片的所述电源电压之供应。
根据所述权利要求19的发明，在同时检查多个半导体集成电路器件芯片时，对于使允许范围外电源电压发生变化的芯片，可断开电源电压的供应。然后使允许范围外电源电压变动产生的芯片停止其工作。以此，中止使允许范围外电源电压发生变化的芯片检查，同时只是一点点检查电源电压变动在允许范围内所包括的芯片。
象这样的检查装置，由于在电源电压变动小的状态下能检查半导体集成电路器件，所以即使在一块晶片上，多个半导体集成电路器件中同时进行如半导体集成电路器件的静态消耗电流测试，也能以高精度测定半导体集成电路器件每个静态消耗电流特性。
图1表示本发明的第1实施例的半导体集成电路器件；(A)为平面图，(B)为沿图(A)中1B-1B线剖切的截面图，(C)为沿图(A)中1C-1C线剖切的截面图；
图2是在晶片上形成本发明第1实施例的半导体集成电路器件时的平面图；
图3是图2所示的晶片放大图；(A)为图2中点划线框3A内平面图；(B)为沿(A)图中3B-3B线剖切的截面图，(C)为沿(A)图中3C-3C线剖切的截面图；
图4是测试本发明第1实施例的半导体集成电路器件时的平面图；
图5是表示晶片检测***图；
图6是本发明第2实施例的半导体集成电路器件之截面图；
图7是图6中所示的阱22-2截面图；
图8是图6中所示的阱22-3截面图；
图9的(A)及(B)分别是图6中所示的阱22-4截面图；
图10的(A)及(B)分别是图6中所示的阱22-5截面图；
图11是第2实施例器件所具有的电源***方框图；
图12是表示外部电源及内部电源产生定时的图；(A)为实用时的发生时序图，(B)及(C)分别为测试时的发生时序例子图；
图13是本发明第3实施例的半导体集成电路器件截面图；
图14的(A)及(B)分别表示图13中所示的阱22-2的截面图；
图15是本发明第4实施例的半导体集成电路器件截面图；
图16的(A)和(B)分别是图15所示的阱22-4截面图；
图17是本发明第5实施例的半导体集成电路器件截面图；
图18的(A)及(B)分别是图17所示的阱22A-4、22B-4截面图；
图19是本发明第6实施例的半导体集成电路器件截面图；
图20的(A)及(B)分别是图19所示的阱22A-5、22B-5截面图；
图21是本发明第7实施例的半导体集成电路器件图，(A)为平面图，(B)为沿(A)图中21B-21B线剖切截面图，(C)为沿(A)图中21C-21C线剖切截面图；
图22的(A)及(B)分别为本发明第8实施例的半导体集成电路器件截面图；
图23是在图22(A)及(B)中所示的阱22-6之截面图；
图24是图22(A)及(B)中所示的阱22-7截面图；
图25是本发明第9实施例的半导体集成电路器件图，(A)为表面图，(B)为沿图(A)中253-25B线剖切截面图；(C)为沿图(A)中25C-25C剖切截面图；
图26是本发明第10实施例的半导体集成电路器件截面图；
图27是图26中所示的阱22-8截面图；
图28是测试本发明第11实施例的半导体集成电路器件时的平面图；
图29是表示本发明第1-11实施例的半导体集成电路器件芯片基本构成的平面图；
图30是表示对图29所示的芯片作多重测试的状态模式图；
图31是图30所示的状态等效电路图；
图32是表示图30所示的各芯片电源脉动图；
图33是表示本发明第12实施例的测试***构成的***结构图；
图34是表示本发明第13实施例的半导体集成电路器件芯片的基本构成平面图；
图35是表示对图34所示的芯片作多重测试的状态模式图；
图36是图35所示的状态等效电路图；
图37是表示图35所示的各芯片电源脉动图；
图38是表示本发明第13实施例的半导体集成电路芯片在晶片中形成的状态平面图：
图39是封装本发明第13实施例的半导体集成电路器件芯片封装时的平面图；
图40是表示本发明第14实施例的检测***构成的***结构图；
图41是表示本发明第15实施例的测试装置构成的结构图；
图42是表示本发明第16实施例的半导体集成电路器件图，(A)为平面图，(B)为沿(A)图中42B-42B线剖切截面图；
图43是表示本发明第17实施例的半导体集成电路器件图，(A)为平面，(B)为沿(A)图中43B-43B线剖切截面图；
图44是表示本发明第18实施例的半导体集成电路器件图，(A)为平面图，(B)为沿(A)图中44B-44B线剖切截面图；
图45是表示本发明第19实施例的半导体集成电路器件图，(A)为平面图，(B)为沿(A)图中45B-45B线剖切截面图；
图46是表示本发明第20实施例的半导体集成电路器件图，(A)为平面图，(B)为沿(A)图中46B-46B线剖切截面图；
图47是本发明第21实施例的半导体集成电路器件平面图；
图48为示意性表示使用本发明第22实施例的半导体集成电路器件构成的***图，(A)表示电源电压相同的产品之间耦合的***图，(B)表示电源电压不同的产品之间耦合的***图；
图49是表示本发明第22实施例的半导体集成电路器件图，(A)为平面图，(B)为(A)图中沿49B-49B线的截面图；
图50表示本发明第22实施例的半导体集成电路器件所具有的阱偏置电位切换电路的图，(A)为构成图，(B)为电源电压和阱偏置电位关系图；
图51是本发明第22实施例的半导体集成电路器件具有的输入电路及输出电路的电路图；
图52是表示图51所示的电路截面构造图，(A)为输出电路之截面图，(B)为输入电路之截面图；
图53是表示本发明第23实施例的半导体集成电路器件图，(A)为平面图，(B)为沿(A)图中53B-53B线的截面图；
图54是表示本发明第24实施例的半导体集成电路器件图，(A)为平面图，(B)为沿(12)图中54B-54B线的截面图；
图55是表示本发明第25实施例的半导体集成电路器件图，(A)为平面图，(B)为沿(A)图中55B-55B线的截面图；
图56是表示本发明第26实施例的半导体集成电路器件图，(A)为平面图，(B)为沿(A)图中56B-56B线的截面图；
图57是表示本发明第27实施例的非易失性存储器的多重测试分析图，(A)为形成多个非易失性存储芯片的晶片的平面图，(B)是沿(A)图中57B-57B线的截面图。
实施例
图1是表示本发明第l实施例的半导体集成电路器件，(A)为平面图，(B)为沿(A)图中1B-1B线的截面图，(C)为沿(A)图中lC-1C线截面图。
如图l(A)-(C)所示，在半导体集成电路芯片1上形成处理器2、SRAM3、DRAM4、Flash-EEPROM5，作为功能电路。这些各功能电路之间，由芯片1上设置的隔离区10被隔开。并且隔离区10通过其全(四)周与芯片1的侧面接触。
在本发明的实施例说明中，处理器2定义为除微处理器、CPU(中央处理单元)、DSP(数字信号处理器)等控制电路外，包括由运算电路等基本逻辑电路组成的电路。同样，SRAM3除SRAM外定义为包括由由交扰耦合(クロスカツプル)型芯片电路等基本逻辑电路构成的存储电路。并且DRAM4定义为除非同步型控制DRAM外，包括同步型控制的DRAM等。Flash(快速)-EEPRO5定义为除NOR型外，包括NAND型等。
图2是本发明第1实施例的半导体集成电路器件形成在晶片上时的平面图。
如图2所示，多个芯片1形成在硅晶片11上时，由于隔离区10通过全(四)周和芯片1的侧面接触，所以各芯片间由隔离区10彼此分离。
图3是图2所示的晶片放大图，(A)为图2中点划线框3A的平面图，(B)为沿(A)图中3B-3B的截面图，(C)为沿(A)图中3C-3C线的截面图。
如图3(A)-(C)所示，在各芯片间有点划线12。晶片11沿点划线12被切块。由此，从晶片11分离各芯片。这时，在点划线12上也构成为，通过形成隔离区域10，隔离区域10与芯片1的侧面全周接触。
图4是测试本发明第1实施例的半导体集成电路器件时的平面图。
如图4所示，探测件100具有对应4个芯片1的测定部101A-101D。测定部101A-101D上分别导出探测器102。在探测件100的边缘上，设置使探测器102与未图示的晶片探针作电气连接的接触器103。探测器102与芯片1的焊点104作电接触。晶体探针通过探测器102同时将工作电压及测试图形分配给4个芯片。以此，同时测试4个芯片，测定其特性，制定芯片1的好坏。
图5是表示晶片检测***图。
传统的测试***是一台测试装置分配1个测试台(单台型)。与此相反，在图5所示的***中，每台测试装置300，分配多个测试台200A、200B。象这样的***，称之为多台型，与单台型比较，每个芯片1的测试时间少了。使用单台型和图5所示的多台型测试***，测试本发明第1实施例的器件。
作为象这样的第1实施例的器件，处理器2、SRAM3、DRAM4、Flash-EEPROM5等的各功能电路之间由分离区10分开。因此，可不受其他功能电路的影响地测试每个功能电路。因而，能正确地测定混装在一个芯片1中，彼此功能不同的多个电路的特性。
而且，分离区101通过其全周与芯片1的侧面接触，所以在图4所示状态下，即使是同时测试多个芯片1，也可不受在其他芯片中包括的功能电路影响地测试在芯片1中所含的功能电路的每一个。这样，可在芯片1中同时分别正确地测定混装在一个芯片1中彼此功能不同的各个电路的特性。
以下说明本发明第2实施例的半导体集成电路器件。
图6是本发明第2实施例的半导体集成电路器件截面图。
图6所示的截面图，是在硅晶片上形成芯片时的状态。
如图6所示，在第2实施例的器件中，分离区10是P型硅衬底(P-SUB)。P型硅衬底10例如是晶片本身。在衬底10中，设置多个大的N型阱(N-WELL)。在第2实施例器件中，设置大的阱22-2～22-5的4个。在4个大的阱22-2～22-5上分别形成SRAM3、DRAM4、Flash-EEPROM5。在大的阱22-2～22-5上要向各功能电路提供最佳电源电位。在第2实施例的半导体集成电路器件中，向阱22-2提供高电位电源VCC、向阱22-3提供高电位电源VDD2，向阱22-4提供高电位电源VDD4，向阱22-5提供高电位电源VDD5。高电位电源VCC连同未图示的低电位电源VSS，是由芯片1外部提供的外部电源，高电位电源VDD3-VDD5分别是在芯片1内使外部电源电位作电压变换而发生的内部电源。上述电压变换包括使外部电源电平下降的降压，及使电平上升的升压等。P型硅衬底10在应用时及测试时，要接地。
下面说明各阱的详细截面构造，然后，要说明具有第2实施例的器件的电源***。
图7是图6所示的阱22-2的剖面图。
如图7所示，在大的N型阱22-2中，分别形成P型阱23-2、和N型阱24-2。向P型阱23-2提供低电位电源VSS(接地电位)。在P型阱23-2上形成N沟道型MOSFET(下称NMOS)1。并且，向N型阱24-2与大的N型阱22-2一样提供高电位电源VCC。在N型阱24-2上形成P沟道型MOSFET(下称PMOS)1。N型阱24-2具有高于大的N型阱22-2的杂质浓度。因此，可求得PMOS1的微细化，N型阱24-2可无。
在大的N型阱22-2中，形成P型阱25-2。在P型阱25-2上提供低电位电源VSS(接地电位)。在P型阱25-2的上面分别形成N型阱26-2、P型阱27-2。向N型阱26-2提供高电位电源VDD2。电源VDD2与电源VCC不同，是在芯片1内对外部电源电位作电压变换而产生的内部电源。在N型阱26-2上形成PMOS2。并且，向P型阱27-2提供低电位电源VSS。在P型阱27-2上形成NMOS2。P型阱27-2具有比p型阱25-2还要高的杂质浓度。P型阱27-2与N型阱24-2一样可无。
处理器2虽然基本上由MOS1、2，PMOS1、2构成，但也可仅由通过内部电源VDD2驱动的MOS2、PMOS2构成处理器2。在该情况下，由外部电源VCC驱动的NMOS1、PMOS1可以在比如通过外部电源VCC产生内部电源VDD2的电源产生电路等中使用。并且大的N型阱22-2中可形成多个与P型阱25-2一样的P型阱。
此外在图7中，参照标号G表示MOSFET的栅极。
图8是图6所示的阱22-3截面图。
如图8所示，在大的N型阱22-3中分别形成P型阱23-3、和N型阱24-3。向P型阱23-3提供低电位电源VSS(接地电位)。在P型阱23-3上形成NMOS3。并向N型阱24-3与大的N型阱22-3一样提供高电位内部电源VDD3。在N型阱24-3上形成PMOS3。N型阱24-3具有比大的N型阱22-3还要高的杂质浓度，N型阱24-3可无。
在大的N型阱22-3中形成P型阱25-3。向P型阱25-3提供低电位电源VSS(接地电位)。在P型阱25-3中分别形成N型阱26-3和P型阱27-3。向N型阱26-3提供高电位内部电源VDD3经在芯片1内对内部电源VDD3作电压变换产生。在N型阱26-3上形成PMOS4。并且向P型阱27-3提供低电位电源VSS。在P型阱27-3上形成NMOS4。P型阱27-3具有比P型阱25-3还要高的杂质浓度。P型阱27-3与N型阱24-3一样无关。
SRAM3一般由NMOS3、4，PMOS3、4构成，但也可仅由通过内部电源VDD3驱动的NMOS4、PMOS4构成。在该情况下，由内部电源VDD3驱动的NMOS3、PMOS3可用于例如通过内部电源VDD3产生内部电源VDD3的电压发生电路等中。并且，在大的N型阱22-3中也可形成与P型阱25-3一样的多个P型阱。
此外在图8，参照标号G表示MOSFET的栅极。
图9(A)及(B)分别表示图6所示的阱22-4的截面图。
如图9(A)及(B)所示，在大的N型阱22-4中，分别形成P型阱23-4和N型阱24-4。P型阱23-4上提供低电位电源VSS(接地电位)。在P型阱23-4中型成NMOS5。而且向N型阱24-4与大的N型阱22-4一样是供高电位内部电源VDD4。在N型阱24-4中形成PMOS5。N型阱24-4具有比大的N型阱22-4还要高浓度的杂质。N型阱24-4可无。
还有，在大的N型阱22-4中形成3个P型阱25A-4、25B-4、25C-4。
向第1P型阱25A-4提供负电位电源VBB(-2～-3V)。通过在芯片1内对内部电源VDD4作电压变换产生负电位电源VBB。P型阱25A-4形成动态型存储单元晶体管。
向第2P型阱25B-4提供低电位电源VSS(接地电位)。在P型阱25B-4中分别形成N型阱26B-4、和P型阱27B-4。向N型阱26B-4提供高电位内部电源VDD4。通过在芯片1内对内部电源VDD4作电压变换产生内部电源VDD4。在N型阱26B-4上形成PMOS6。并且向P型阱27B-4提供低电位电源VSS。在P型阱27B-4上提供低电位电源VSS。在P型阱27B-4上形成NMOS6。P型阱27B-4具有比P型阱25B-4还要高的浓度杂质。P型阱27B-4与N型阱24-4一样可无。
向第3P型阱25C-4提供负电位电源VBB(-2～-3V)。分别在P型阱25C-4中形成N型阱26C-4和P型阱27C-4。向N型阱26C-4提供高电位内部电源VDD4”。在芯片1内通过对内部电源VDD4作电压变换产生内部电压VDD”4。在N型阱26C-4上形成PMOS7。向P型阱27C-4提供负电位电源VBB。在P型阱27C-4上形成NMOS7。p型阱27C-4具有比P型阱25C-4还要高的浓度杂质。P型阱27C-4与N型阱24-4一样可无。
DRAM4的存储单元阵列由动态型存储单元晶体管构成，DRAM4的***电路由NMOS5、6，PMOS5、6构成。DRAM4的***电路也可仅以由内部电源VDD4驱动的NMOS6、PMOS6构成。这时，内部电源VDD4驱动的NMOS5、PMOS5也可用于例如通过内部电源VDD4产生内部电源VDD’4、VDD”4、VBB的电压发生电路中。
并且，在DRAM4的***电路上包括使用升压电位VPP的电路，如字线驱动器。为了构成象这样的电路，在P型阱25B-4等中也可形成供给升压电位VPP的N型阱。
并且，在供给负电位电源VBB的P型阱25C-4上形成的NMOS7、PMOS7、例如进行与芯片1外部信号交流的输入输出电路和形成在其他阱上的处理器2等作在芯片1中，最好用于与由不同电源驱动的其他功能电路的信号交流的内部接口电路之构成中。输入输出电路和内部接口电路存在输入电涌的可能性。为使该电涌被钳位，向P型阱25C-4提供作为负电压的VBB。象这样的负电位供给的P型阱，不仅为N型阱22-4，而且分别可设置于N型阱22-2、22-3、22-5中。并且，最好在提供负电位的P型阱上形成与芯片1的外部进行信号交流的输入输出电路，与其他功能电路作信号交流的内部接口电路。
此外，在图9的(A)及(B)中，参考标号G为MOSFE的栅电极、BL为位线、WL为字线、PL为存储电容器的板电极，SN为存储电容的存储电极。
图10(A)及(B)分别表示图6所示的阱22-5截面图。
如图10(A)及(B)所示，在2的N型阱22-5中分别形成P型阱23-5、和N型阱24-5。在P型阱23-5上提供低电位电源VSS(接地电位)。在P型阱23-5上形成NMOS9。并且，在N型阱24-5上，与大的N型阱22-5一样，提供高电位内部电源VDD5。在N型阱24-5上形成PMOS9。N型阱24-5具有浓度比大的N型阱22-5还要高的杂质，N型阱24-5可无。
并且，在大的N型阱22-5中，形成2个P型阱25A-5、25B-5。
在第1P型阱25A-5中，供给低电位电源VSS(接地电位)。在P型阱25A-5中分别形成N型阱26A-5和P型阱27A-5。向N型阱26A-5提供高电位内部电源VDD5”。在芯片1内对内部电源VDD5作电压变换产生内部电源VDD5”。在N型阱26A-5上形成PMOS8。并且在P型阱27A-5上提供低电位电源VSS。在P型阱27A-5中形成MOS8。P型阱27A-5具有浓度比P型阱25A-5还要高的杂质。P型阱27A-5与N型阱24-5一样可无。
并且，在第1P型阱25A-5之中还形成N型阱26A0-5。互相交替地向N型阱26A0-5提供高电位内部电源VDD5’和升压电位VEE。在芯片1内使内VDD5和电压变换产生内部电源VDD5’及升压电位VEE。在N型阱26A0-5中形成P型阱28-5。向P型阱28-5上，相互交替地提供低电位电源VSS和升压电位VEE和降压电位VBB。在芯片1内使内部电源VDD5作电压变换产生降压电位VBB。在P型阱28-5中形成NAND型存储单元晶体管。当通过NAND型存储单元晶体管消除数据时，使控制栅CG接地，向N型阱26A0-5及P阱28-5上分别提供升降电位VEE。借此，把电子从浮置栅FG引至P型阱28-5，消除数据。另一方面，将数据写入NAND型存储单元晶体管时，把控制栅CG作成程序电压，把电压VDD5’供给N型阱26AA0-5，向P型阱28-5提供降压电位VBB。以此，把电子从浮置栅FG的F沟道注入浮置栅FG，读入数据。并且，当读出存储在NAND型存储单元晶体管上的数据时，读出控制栅CG作为电压，向N型阱26A0-5提供电压VDD5’，给P型阱28-5提供低电位VSS。借此，根据浮置栅FG的带电状态判断用是否在沟道上流动电流表示的“0、1”数据，在位线BL上读出数据。
向第2P型阱25B-5供应低电位电源VSS(接地电位)。在P型阱25B-5中分别形成N型阱26B-5和P型阱27B-5。向N型阱26B-5，提供高电位部电源VDD5”。在芯片1内经使内部电源VDD5作电压变换产生内部电源VDD5”’。在N型阱26B-5上形成PMOS10。并且，向P型阱27B-5提供低电位电源VSS。在P型阱27B-5上形成NMOS10。P型阱27B-5具有浓度比P型阱25B-5还要高的杂质。P型阱27B-5与N型阱24-5一样可无。
Flash-EEPROM5的存储单元阵列由NAND型存储单元晶体管构成，Flash-EEPROM5的***电路由NMOS8、9、10，PMOS8、9、10构成，Flash-EEPROM5的***电路也可仅由通过内电源VDD5”，VDD5”’驱动的NMOS8、10，PMOS8、10构成。该情况下由内部电源VDD5驱动的NMOS9，PMOS9也可用于比如通过内部电源VDD5使VDD5’，VDD5”，VDD5”’、VBB、VEE产生的电压发生电路中。
此外在图10(A)及(B)中，标号G为MOSFET的栅极。
图11是具有第2实施例的器件的电源***方框图。
如图11所示，在大的N型阱22-2中，形成电压发生电路30-2，由外部电源VCC、VSS进行驱动，通过外部电源VCC产生内部电源VDD2、VDD3、VDD4、VDD5。内部电源VDD2是处理器2一部分或以整体使用的高电位电源。并且，内部电源VDD3是供给大的N型阱22-3的高电位电源，内部电源VDD4是供给大的N型阱22-4的高电位电源，内部电源VDD5是供给大的N型阱22-5的高电位电源。再有在大的N型阱22-2上形成-控制电路31-2，由外部电源VCC、VSS驱动，通过控制信号TV3、TV4、TV5控制VDD3、VDD4、VDD5的发生。而且在电压发生电路30-2上分别连接内部电源监视器用端子VDD3M-VDD5M。利用该监视器用端子，可监视电压发生电路30-2实际发生的电压电平。
在大的N型阱22-3上形成电压发生电路30-3，由内部电源VDD3、外部电源VSS驱动，通过内部电源VDD3，产生内部电源VDD3’、VDD3”。内部电源VDD3’、VDD3”分别是SRAM一部分或整体使用的高电位电源(图11所示的内部电源VDD3”在图8省略)。并且在大的N型阱22-3上形成控制电路31-3，由内部电源VDD3、外部电源VSS驱动，通过控制信号TO3控制内部电源VDD3’，VDD3”的产生。另外在电压发生电路30-3上分别连接内部电源监视器用端子VDD3’M、VDD3”M。通过该监视器用端子，可监视电压发生电路30-3实际发生的电压电平等。
在大的N型阱22-4中，形成电压发生电路30-4，由内部电源VDD4、外部电源VSS驱动，通过内部电源VDD4产生内部电源VDD4’、VDD4”、VBB。内部电源VDD4’、VDD4”分别是DRAM4之一部分或整体使用的高电位电源。并且，内部电源VBB是在DRAM4k使用的负电位电源。还在大的N型阱22-4上形成控制电路31-4，由外部电源VSS驱动，通过控制信号TO4控制内部电源VDD4’、VDD”、VBB的产生。在电压发生电路30-4上分别连接内部电源监视器用端子VDD4’M、VDD4”M、VBBM。通过该监视器用端子、可监视电压发生电路30-4实际发生的电压电平等。
在大的N型阱22-5上形成电压发生电路30-5，由内部电源VDD5、外部电源VSS驱动，通过内部电源VDD5产生内部电源VDD5’、VDD5”、VBB、VEE。内部电源VDD5’、VDD5”分别是Flash-EEPROM5之一部分或整体使用的高电位电源(图10所示的内部电源VDD5”’在图11中省略)。并且内部电源VBB是在FlashEEPRO5使用的升压电位电源。在大的N型阱22-5中形成控制电路31-5，由内部电源VDD5、外部电源VSS驱动，通过控制信号TO5控制内部电源VDD5’VDD5”，VBB、VEE的发生。再在电压发生电路30-5上分别连接用于内部电源监视器的端子VDD5’M、VDD5”M、VBB、VEE。利用这监视器用端子可监视电压发生电路305实际发生的电压电平等。
此外，有关控制信号输入用端子、监视用端子至少在测试时存在就行。因此不把控制信号输入用端子、监视器子用端设置于芯片1之上，也可设置于如点划线之上。
图12是表示外部电源及内部电源发生定时的图，(A)图是表示应用时的产生定时的图，(B)图及(C)图是各表示测试时的发生定时的例子图。
图11所示的***中，如图12(A)所示，在应用时，在时间0接受外部电源VCC供应之后，在时间1同时产生供给阱22-3～22-5的内部电源VDD3-VDD5。借此，把电位分配给全部阱22-2～22-5，在芯片1中包括的所有功能电路处于可工作状态。
与此相反，如图12(B)及(C)所示，测试时，在时刻t0，接受外部电源VCC供应之后，通过控制信号TV3-TV5的输入，在任意时间(t01-t08)产生供给阱22-3～22-5的内部电源VDD3-VDD5。借此，在阱22-3～22-5中可任意提供电位，在包括于芯片1上的多个功能电路之内，只是可任意地使选择了的部分工作。例如使产生内部电源VDD4，使内部电源VDD3、VDD5的产生停止。借此，因向DRAM4供应电源而使工作处于可能状态，但因没向SRAM3及Flash-EEPROM5供应电源，所以不工作。
此外，控制信号T03-T05也与控制信号TV3-TV5一样，控制内部电源发生定时，借此，在构成功能电路的若干电路方框内，只是可任意地使选择的部分工作。例如仅发生内部电源VDD3’，停止内部电源VDD3”’的产生。借此，在SRAM3内，在使用内部电源VDD3-的电路方框中虽然供给电源、处于可工作状态，但由于在使用内部电源VDD3”的电路方框中没有供应电源，所以不工作。
作为象这样的第2实施例的装置，分别在N型阱22-2～22-5形成处理器2、SRAM3、DRAM4、Flash-EEPROM5等的功能电路，通过N型阱22-2～22-5和P型硅衬底10的PN接合，使各功能电路之间分离。因此，不受其他功能电路影响情况下能测试每一个功能电路。借此，能分别正确地测定混装在一个芯片1上，彼此功能不同的多个功能电路的每个特性。
P型硅衬底10由于是晶片本身，所以即使是各芯片相互之间也能使各功能电路分开。所以在不受其他芯片中包括的功能电路影响情况下，对于多个芯片1可用时测试包括在芯片1中所包括的功能电路之每一个。借此，可同时分别正确地测定在多个芯片1中混装在1个芯片1中彼此功能不同的多个功能电路的各特性。
并且，在阱22-2～22-5的每个上，因提供彼此不同的电位，所以向各功能电路的每一个可分配如大最大限度发挥各功能电路特性的电源电位。
具有第2实施例的器件的电源***在测试时，由于可任意地使内部电源的产生停止，所以在多个功能电路内或仅使选好的部分工作，或在构成功能电路的若干电路方框内可仅使选择的部分工作。因此在检查工序中，仅使检查的功能电路工作，其他功能电路则不工作。若这样地检查，由于检查的功能电路不受其他功能电路影响，所以可测定正确的特性。例如在DRAM4、Flash-EEPROM5等具有大规模存储容量的电路，虽然存在指定故障行、故意列的检查工序，但这时使其他功能电路电源打开，则会更正确地作故障行、故障列的指定。
处理器2当测试使DRAM4存取的动作时，仅向处理器2及DRAM4加入电源，先切断其他功能电路SRAM3的电源及Flash-EEPROM5的电源。这样，因不受其他功能电路影响，所以处理器2及DRAM4各测试精度提高了。同样，处理器2当测试使SRAM3作存取的工作时，以及处理器2当测试使Flash-EEPROM5作存取的工作时，也切断其他功能电路的电源，分别使测试精度提高。
并且，当同时测定多个芯片1时，如果存在故障芯片1，则当在衬底10上流动大电流时，其他的芯片1受到影响，有丧失正确测定的可能性。这时，使用上述电源***，使在故障芯片1中所含的功能电路的电源都断开。这样，纵使有故障芯片，也不会对其他芯片1产生影响。
下面说明本发明第3实施例的半导体集成电路器件。图13是本发明第3实施例的半导体集成电路器件的截面图。
如图13所示，在第3实施例的器件中，在大的阱22-2上形成处理器2和SRAM3，向阱22-2提供高电位电压VCC。
图14(A)及(B)分别为图13所示的阱22-2之截面图。
轺图14(A)及(B)所示，在大的N型阱22-2中，分别形成P型阱23-2和N型阱24-2。向P型阱23-2提供低电位电源VSS(接地电位)。在P型阱23-2上形成N沟道型MOSFET(以下称NMOS)。与大的N型阱22-2一样向N型阱24-2提供高电压电源VDD。在N型阱24-2上形成P沟道型MOSFET(以下称PMOS)1。N型阱24-2具有浓度比大的N型阱22-2还要高的杂质。N型阱24-2也可无。
在大的N型阱22-2中形成第1P型阱25A-2和第2P型阱25B-2。向P型阱25-2、25B-2分别提供低电位电源VSS(接地电位)。
在第1p型阱25A-2中分别形成N型阱26A-2和P型阱27A-2。向N型阱26A-2提供高电位电源VDD2。电源VDD2是与电源VCC不同的电源，是在芯片1内使外部电源电位作电压变换而产生的内部电源。N型阱26A-2上形成PMOS2。并且向P型阱27A-2提供低电位电源VSS。在P型阱27A-2上形成NMOS2。P型阱27A-2具有浓度比P型阱25A--2还要高的杂质。P型阱27A-2与N型阱24-2一样可无。
在第2P型阱25B-2中分别形成N型阱26B-2、P型阱27B-2。向N型阱26B-2提供高电位电源VDD3。电源VDD3与电源VCC不同，是在芯片1内使外部电源电位作电压变换而发生的内部电源。在N型阱26B-2上形成NOS3。在P形阱27B-2上供应低电位电源VSS。在P型阱27B-2上形成NMOS3。P型阱27B-2具有比P型阱25B-2还要高的杂质浓度。P型阱27B-2与N型阱24-2一样可无。
处理器2基本上由NMOS1、2，PMOS1、2组成，但也可代用通过内部电源VDD2驱动的NMOS2、PMOS2构成。该情况下，由外部电源VCC驱动的NMOS1、PMOSI、最好用于例如通过外部电源VCC产生内部电源VDD2的电压发生电路等中。
SRAM3基本NMOS1、3，PMOS1、3，但也可仅由通过内部电源VDD3驱动的NMOS3、PMOS3构成SRAM3。
如上所述，也可在一个N型阱22-2中形成处理器2和SRAM3。
此外，在图14(A)及(B)中，标号G表示MOSFET的栅极。
接着说明本发明第4实施例的半导体集成电路器件。
图15是本发明第4实施例半导体集成电路器件的截面图。
如图15所示，在本发明第4实施例的器件中，大的阱22-4上形成SRAM3和DRAM4。向阱22-4提供内部电源VDD4。
图16(A)及(B)分别为图15所示的阱224截面图。
如图16(A)及(B)所示，在大的N型阱22-4中分别形成P型阱23-4和N型阱24-4。向P型阱23-4提供低电位电源VSS(接地电位)。P型阱23-4上形成NMOS5。并且，向N型阱24-4上与大的N型阱22-4一样地提供高电位内部电源VDD4。在N型阱24-4上形成PMOS5。N型阱24-4具有比大的N型阱22-4还要高的杂质浓度。N型阱24-4可无。
而且，在大的N型阱22-4中形成3个P型阱25A-4、25B-4、25C-4。
向第1P型阱25A-4提供负电位电源VBB(-2～-3V)。负电位电源VBB在芯片1内使内部电源VDD4作电压变换而产生。在P型阱25A-4上形成动态型存储单元晶体管。
向第2P型阱25B-4提供低电位电源VSS(接地电位)。在P型阱25B-4上分别形成N型阱26B-4和P型阱27B-4。向N型阱26B-4分别提供高电位内部电源VDD4’。在芯片1内经使内部电源VDD4作电压变换而产生内部电源VDD4’。在N型阱26B-4上形成PMOS6。并且，向P型阱27B3-4提供低电位电源VSS。在P型阱27B-4上形成NMOS6。P型阱27B-4具有比P型阱25B-4还要高的杂质浓度。P型阱27B-4与N型阱24-4一样也可无。
向第3P型阱25C-4提供低电位电源VSS(接地电位)。在P型阱25C-4中分别形成N型阱26C-4和P型阱27C-4。向N型阱26C-4提供高电位内部电源VDD3。在芯片1内对内部电源VDD4作电压变换而产生内部电源VDD3。在N型阱26C-4上形成PMOS3。并且向P型阱27C-4提供低电位电源VSS。在P型阱27C-4上形成NMOS3。P型阱27C-4有比P型阱25C-4还要高的杂质浓度。P型阱27C-4与N型阱24-4一样可无。
DRAM4的存储单元阵列由动态型存储单元晶体管构成，DRAM4***电路由NMOS5、6，PMOS5、6构成。DRAM4的***电路也可仅用由内部电源VDD4’驱动的NMOS6、PMOS6构成。这种情况下，由内部电源VDD4驱动的NMOS5、PMOS5最好用于比如通过内部电源VDD4发生电源VDD4、VDD3的电压发生电路中。
SRAM3基本上由NMOS3、5，PMOS3、5构成，但也可仅由通过内部电源VDD3驱动的NMOS3、PMOS3构成。
象这样，也可在一个N型阱22-4上形成SRAM3和DRAM3。
此外，在图16(A)及(B)中，标号G为MOSFET的栅极；标号BL为位线；标号WL为字线；标号PL的存储电容的板电极，标号SN为存储电容的存储电极。
下面，说明本发明第5实施例的半导体集成电路器件。
图17是本发明第5实施例的半导体集成电路器件截面图。
如图17所示，在第5实施例的器件中，在大的阱22A-4、22B-4上分散地形成DRAM4。向阱22A-4提供内部电源VDD4A，向阱22B-4提供内部电源VDD4B。
图18(A)及(B)分别是在图17中所示的阱22A-4、22B-4的截面图。
如图18(A)及(B)所示，在大的N型阱22A-4中分别形成P型阱23A-4和N型阱24A-4。向P型阱23A-4提供低电位电源VSS(接地电位)。在P型阱23A-4上形成NMOS5A。并且，向N型阱24A-4与大的N型阱22A-4一样提供高电位内部电源VDD4A。在N型阱24A-4上形成PMOS5A。N型阱24A-4具有比大的N型阱22A-4还要高的杂质浓度。N型阱24A-4也可无。
还有在大的N型阱22A-4中形成2个P型阱25AA-4、25AB-4。
把负电位电源VBB(-2～-3V)提供给第1P型阱25AA-4。负电位电源VBB经在芯片1中使内部电源VDD4A作电压变换被产生。在P型阱25AA-4上形成动态型存储单元晶体管。
向第2P型阱25AB-4供应低压电源VSS(接地电位)。在P型阱25AB-4中分别形成N型阱26AB-4和P型阱27AB-4。N型阱26AB-4提供高电位内部电源VDD4A’。内部电源VDD4A’经在芯片1内将内部电源VDD4A作电压变换被产生。N型阱26AB-4上形成PMOS6A。向P型阱27AB-4提供低电位电源VSS。在P型阱27AB-4上形成NMOS6A。P型阱27AB-4具有比P型阱25AB-4还要高的杂质浓度。在P型阱27AB-4与N型阱24A-4一样也可无。
在大的N型阱22B-4中分别形成P型阱23B-4和N型阱24B-4。P型阱23B-4上供应低电位电源VSS(接地电位)。在P型阱23B-4上形成NMOS5B。并且N型阱24B-4上与大的N型阱22B-4一样把供高电位内部电源VDD4B。在N型阱24B-4上形成PMOS5B。N型阱24B-4具有比大的N型阱22B-4还要高的杂质浓度。N型阱24B-4也可无。
另外，在大的N型阱22B-4中形成P型阱25BA-4。在P型阱25BA-4上提供低电位电源VSS(接地电位)。在P型阱25BA-4上分别形成N型阱26BA-4和P型阱27BA-4。N型阱26BA-4上供应高电位内部电源VDD4B’。在芯片内部把内部电源VDD4B作电压变换而产生内部电源VDD4B’。在N型阱26BA-4上形成PMOS6B。并且，给P型阱27BA-4个提供低电位电源VSS。在P型阱27BA-4上形成NMOS6B。P型阱27BA-4具有比P型阱25BA-4还要高的杂质浓度。P型阱27BA-4与N型阱24B4一样也可无。
DRAM4的存储单元阵列由动态型存储单元晶体管构成，DRAM4的***电路由NMOS5A、6A、5B、6B，PMOS5A、6A、5B、6B构成。DRAM4的***电路也可仅由通过内部电源VDD4A’及VDD4B’驱动的NMOS6A、6B、PMOS6A、6B构成。该情况下由内部电源VDD4A驱动的NMOS5A、PMO5A最好用于例如通过内部电源VDD4A使内部电源VDD4A’产生的电压发生电路中；由内部电源VDD4B驱劝的NMOS5B、PMOS5B最好用于例如通过内部电源VDD4产生内部电源VDD4B’的电压发生电路中。
象这样，DRAM3可分散形成在2个N型阱22A-4、22B-4上。
此外，在图18(A)及(B)中，标号G为MOSFET的栅极，标号BL为位线，标号WL为字线，标号PL为存储电容的存储电极，标号SN为存储电容的板电极。
接着说明本发明第6实施例的半导体集成电路器件。
图19是本发明第6实施例的半导体集成电路器件之截面图。
如图19所示，在第6实施例的器件中，Flash-EEPROM5分别形成在大的阱22A-5、22B-5上。在阱22A-5上提供内部电源VDD5A，在阱22B-5上供应内部电源VDD5B。
图20(A)及(B)分别为图19所示的阱22A-5、22B-5的截面图。
如图20(A)及(B)所示，大的N型阱22A-5中分别形成P型阱23A-5和N型阱24A-5。为P型阱23A-5提供低电位电源VSS(接地电位)。在P型阱23A-5上形成NMOS9A。并且，在N型阱24A-5上与大的N型阱22A-5一样提供高电位内部电源VDD5A。在N型阱24A-5上形成PMOS9A。N型阱24A-5具有比大的N型阱22A-5还要高的杂质浓度。N型阱24A-5也可无。
另外，在大N型阱22A-4中形成P型阱25AA-5。为P型阱25M-5提供低电位电源VSS(接地电位)。在P型阱25AA-5中分别形成N型阱26AA-5和P型阱27AA-5。N型阱26AA-5上供给高电位内部电源VDD5A”。通过在芯片1中使内部电源VDD5A作电压变换产生内部电源VDD5A”。N型阱26AA-5上形成PMOS8A。并且向P型阱27A-5提供低电位电源VSS。在P型阱27AA-5上形成NMOS8A。P型阱27AA-5具有比P型阱25AA-5还要高的杂质浓度。p型阱27M-5与N型阱24A-5一样也可无。
并且，在p型阱25AA-5中，还进一步形成N型阱26A0-5。在N型阱26A0-5上彼此交替地提供高电位内部电源VDD5A’和升压电位VEE。内部电源VDD5A’及升压电位VEE通过在芯片1内使内部电源VDD5A作电压变换而产生。在N型阱26A0-5中，形成P型阱28-5。向P型阱28-5相互交替地提供低电位电源VSS和升压电位VEE和降压电位VBB。通过在芯片1内使内部电源VDD5A作电压变换产生降压电位VBB。在P型阱28-5上形成NAND型存储单元晶体管。
在大N型阱22B-5中分别形成P型阱23B-5和N型阱24B-5。P型阱23B-5上供应低电位电源VSS(接地电位)。在P型阱23B-5上形成NMOS9B。并且向N型阱24B-5与大的N型阱22B-5一样提供高电位内部电源VDD5B。在N型阱24B-5上形成PMOS9B。N型阱24B-5具有比大N型阱22B-5还要高的杂质浓度。N型阱24B-5也可无。
在大N型阱22B-4中形成P型阱25BA-5。向P型阱25BA-5提供低电位电源VSS(接地电位)。在P型阱25B-5中分别形成N型阱26BA-5和P型阱27BA-5。N型阱26BA-5上供应高电位内部电源VDD5B’。在芯片1内通过对内部电源VDD5B作电压变换产生内部电源VDD5B’。在N型阱26BA-5上形成PMOS10B。并且向P型阱27BA-5提供低电位电源VSS。在P型阱27BA-5上形成NMOS10B。P型阱27BA-5具有比P型阱25BA-5还要高的杂质浓度。P型阱27BA-5与N型阱24B-5一样可无。
Flash-EEPOM5的存储单元阵列由NAND型存储单元晶体管构成，Flash-EEPROM的***电路由NMOS8A、9A、9B、10B、PMOS8A、9A、9B、10B构成。Flash-EEPROM5***电路也可仅由通过内部电源VDD5A”、VDD5B’驱动的NMOS8A、10B、PMOS8A、10B构成。在这种情况下，由内部电源VDD5A驱动的NMOS9A、PMOS9A最好用于比如通过内部电源VDD5产生内部电源VDD5A’、VDD5A”、VBB、VEE的电压发生电路中；由内部电源VDD5B驱动的NMOS9B、PMOS9B最好用于通过内部电源VDD5B产生内部电源VDD5B’的电压发生电路中。
如上所述，也可在2个N型阱22A-5、22B-5上分散形成Flash-EEPROM53。
此外在图20(A)及(B)中，标号G为MOSFET的栅极、标号BL为位线、标号CG为控制栅极、标号FG为浮置栅。
图21是表示本发明第7实施例的半导体集成电路器件图，(A)为平面图，(B)为沿(A)图中21B-21B线的截面图，(C)为沿(A)图中21C-21C线的截面图。
如图21(A)-(C)所示，在半导体集成电路芯片1上分别形成处理器2、SRAM3、DRAM4、Flash-EEPROM5、D/A变换器6模拟电路7作为功能电路。这些功能电路之间通过在芯片1中设置的隔离区10彼此分离。并且隔离区10通过其全周与芯片1侧面接触。
下面说明本发明第8实施例的半导体集成电路器件。
图22(A)及(B)分别是本发明第8实施例的半导体集成电路的截面图。
图22(A)及(B)所示的截面是芯片1形成在硅晶片上时的图。
如图22(A)及(B)所示，在第8实施例的器件中，分离区10是P型硅衬底(P-SVB)。P型硅衬底10是例如晶片其本身。在衬底10中设置多个大N型阱(N-WELL)22。在第2实施例的器件中设置6个大阱22-2～22-7。在6个大阱22-2～22上分别形成处理器2、SRAM3、DRAM4、Flash-EEEPROM5，D/A变换器6、模拟电路7。在大阱22-2～22-7上要形成分别向各功能电路提供最佳电源电位的状态。在第8实施例的半导体集成电路中，给阱22-2提供高电位电源VCC，给阱22-3提供高电位电源VDD3、给阱22-4提供高电位电源VDD4、给阱22-5提供高电位电源VDD5，给阱22-6提供高电位电源VDD6，给阱22-7提供高电位电源VDD7。高电位电源VCC与未图示的低电位电源VSS一起是从芯片1外部供给的外部电源，高电位电源VDD3-VDD7分别是在芯片1内对外部电源电位作电压变换而产生的内部电源。
图23是图22(A)及(B)所示的阱22-6之截面图。
如图23所示，在大N型阱22-6中分别形成P型阱23-6和N型阱24-6。向N型阱P型阱23-6提供低电位电源VSS(接地电位)。在P型阱23-6上形成NMOS11。并且N型阱24-6上与大N型阱22-6一样供给高电位电源VDD6。在N型阱24-6上形成PMOS11。N型阱24-6具有比大的N型阱22-6还要高的杂质浓度，N型阱24-6也可无。
在大N型阱22-6中形成P型阱25-6。向P形阱25-6提供低电位电源VSS(接地电位)。在P型阱25-6中分别形成N型阱26-6和P型阱27-6。向26-6提供高电位电源。电源VDD6-是通过在芯片1内使电源VDD6作电压变换而发生的内部电源。在N型阱27-6上形成PMOS12。并且向P型阱27-6提供低电位电源VSS。在P型阱27-6中形成NMOS12。P型阱27-6具有比P型阱25-6还要高的杂质浓度。P型阱27-6与N型阱24-6一样可无。
D/A变换器基本上由NMOS11、12、PMOS11、12构成，但也可代以通过内部电源VDD6’驱动的NMOS12、PMOS12构成D/A变换器。在该情况下，由内部电源VDD6驱动的NMOS11，PMOS11最好用于例如通过内部电源VDD6使内部电源VDD6’产生的电压发生电路等中。并且在大N型阱22-6中也可形成与P型阱25-6一样的P型阱多个。
此外，在图23中，标号G表示MOSFET的栅极。
图24是图22(A)及(B)所示的阱22-7之剖面图。
如图24所示，在大N型阱22-7中分别形成P23-7和N型阱24-7。向P型阱23-7提供低电位电源VSS(接地电位)。在P型阱23-7上形成NMOS13。并且，向N型阱24-7与大N型阱22-7一样地提供高电位内部电源VDD7。在N型阱24-7上形成PMOS13。N型阱24-7具有比大N型阱22-7还要高的杂质浓度。N型阱24-7也可无。
在大N型阱22-7中形成P型阱25-7。向P型阱25-7提供低电位电源VSS(接地电位)。在P型阱25-7中分别形成N型阱26-7和P型阱27-7。向N型阱26-7提供高电位内部电源VDD7’。在芯片1内使内部电源VDD7作电压变换而产生内部电源VDD7’。在N型阱26-7上形成PMOS14。并且向P型阱27-7提供低电位电源VSS。在P型阱27-7上形成NMOS14，P型阱27-7具有比P型阱25-7还要高的浓度杂质。P型阱27-7与N型阱24-7一样也可无。
模拟电路7基本上由NOS13、14、PMOS13、14构成，但也可仅由通过内部电源VDD7’驱动的NMOS14、PMOS14构成上述电路。在该情况下，由内部电源VDD7驱动的NMOS13、PMOS13最好用于例如通过内部电源VDD7使内部电源VDD7’产生的电压发生电路等中。并且在大N型阱22-7中也可形成与P型阱25-7一样的P型阱多个。
此外在图24中，标号G表示MOSFE的栅极。
图25是表示本发明第9实施例的半导体集成电路器件图，(A)为平面图，(B)为沿(A)图中25B-25B线的截面图，(C)为沿(A)图中25C-25C线的截面图。
如图25(A)-(C)所示，关半导体集成电路芯片1中形成SRAM3、DRAM4、Flash-EEPROMS、逻辑电路8。作为功能电路。在这些电路之间、利用在芯片1上设置的隔离区10彼此分开。再有，隔离区10通过其全用与芯片1的侧面接触。
并且上述逻辑电路8虽然是与处理器2一样由逻辑电路构成的电路，但可以称为其电路规模比处理器2还要小的电路。
接着说明本发明第10实施例的半导体集成电路器件。
图26是本发明第10实施例的半导体集成电路器件的截面图。
图26所示的截面是在硅芯片上形成芯片1时的图。
如图26所示，在第10实施例的器件中，分离区10为P型硅衬底(P-SUB)。P型硅衬底10比如是晶片其本身。在衬底10上设置多个大N型阱(N-WELL)22。在第2实施例的器件中设置4个大阱22-3～22-5、22-8。在4个大阱22-3～22-5、22-8上分别形成SRAM3、DRAM4、Flash-EEROM5、逻辑电路8。在大阱22-3～22-5、22-8上处于分别向各功能电路提供最佳电源电位状态。在第10实施例的半导体集成电路器件中，向阱22-3提供高电位电源VCC，向阱22-4提供高电位电源VDD4，向阱22-5提供高电位电源VDD5，向阱22-8提供高电位电源VDD8。高电位电源VCC连同未图示的低电位电源VSS，是由芯片1外部供给的外部电源、高电位电源VDD4、VDD5、VDD8分别是通过在芯片1内使外部电源电位VCC作电压变换而发生的内部电源。
图27是图26所示的阱22-8之截面图。
图27所示，在大N型阱22-8中分别形成P型阱23-8和N型24-8。向P型阱23-8提供低电位电源VSS(接地电位)。在P型阱23-8上形成NMOS15。并且，与大N型阱22-8一样向N型阱24-8提供高电位电源VDD8。在N型阱24-8上形成PMOS15。N型阱24-8具有比大N型阱22-8还要高的杂质浓度。N型阱24-8也可无。
在大N型阱22-8中形成P型阱25-8。向P型阱25-8提供低电位电源VSS(接地电位)。在P型阱25-8中分别形成N型阱26-8和P型阱27-8。向N型阱26-8提供高电位电源VDD8’VDD8’是通过在芯片1内使电源VDD8作电压变换而发生的内部电源。在N型阱26-8上形成PMOS16。并且，向P型阱27-8提供低电位电源VSS。在P型阱27-8上形成NMOS16。P型阱27-8具有比P型阱25-8还要高的杂质浓度。与N型阱24-8一样，P型阱27-8也可无。
逻辑电路8基本上由NMOS15、16，PMOS15、16构成。但也可仅由通过内部电源VDD8’驱动的NMOS16、PMOS16构成。这种情况下，由内部电源VDD8驱动的NMOS15、PMOS15最好用于例如从内部电源VDD8产生内部电源VDD8’的电压发生电路等中。而且，在大N型阱22-8中，也可形成多个与P型阱25-6同样的P型阱。
此外在图27中，标号G表示MOSFET的栅极。
接着，说明本发明第11实施例的半导体集成电路器件。
图28是测试本发明第11实施例的半导体集成电路器件时的平面图。
如图28所示，焊盘也可成为3列锯齿配置。
以上通过该发明实施例作了说明，但可作如下变形。例如作为功能电路，虽然举出了处理器2、SRAM3、DRAM4、Flash-EEPROM5、D/A变换器6、棚以电路7、逻辑电路8七种，但也可是其他电路。并且，在一个半导体芯片上形成的功能电路可作种种组合。
并且，虽然把外部电位电源VCC分配给形成处理器2或SRAM3的阱，但也可提供给形成其他功能电路的阱。进而再形成提供外部电源VCC的阱，在该阱中，也可形成产生给予其他阱的电位的电路。
接着说明本发明第12实施例。
图29是表示本发明第1-第11实施例的集成电路器件芯片基本构成的平面图。
如图29所示，在本发明的半导体集成电路中，在彼此分离的阱22-2～22-5上分别形成如处理器2、SRAM3、DRAM4、Flash-EEPROM5等功能电路。因此，即使同时测试在晶片上形成的多个芯片，不易使在其他芯片中所含的功能电路受影响，如参照图5所作说明那样，在各功能电路中，可实现高精度测试。通过实现高精度测试，晶片阶段制品合格率提高。
该第12实施例，如当比目前的3.3V还要低时，要使晶片阶段的制品检查合格率再提高。
如图29所示，在本发明的半导体集成电路器件的基本构成中，在功能电路电源***VCC、VSS内，电源VSS与衬底偏置***是公共的。
图30是表示在图29中所示的芯片作多重测试的状态的模式图。另外，图30仅表示电源***。
如图30所示，存在一块晶片11上形成的芯片1A-1D。测试装置300具有分别对应于芯片1A-1D的VCC发生器301A-301D。VCC发生器301A-301D通过测试装置内高电位V和测试装置内接地电位GND之电位差，产生芯片1A-1D的电源，即高电位VCC、低电位VSS。所产生的高电位VCC、低电位VSS分别提供给芯片1A-1D的每个。高电位VCC用于使集成电路工作的高电位电源，低电位VSS用于使集成电路工作的低电位电源，以及P型衬底的偏置电位。
图31是图30所示的状态的等效电路。在图31表示把在芯片1A-1D中形成的集成电路分别作为负载RA-RD。
如图31所示，同时测试芯片1A-1D的每个的状态是在负载RA-RD的每个上同时流动电流的状态。负载RA-RD的每个中流动的电流流入低电位VSS。低电位VSS分别通过晶片11彼此连接。因此，供给芯片1A的电源(VCCA、VSSA)的脉动，供给芯片1D的电源(VCCD、VSSD)的脉动分别成为各电源脉动的高次谐波。施加在各负载RA-RD的两端。对此表示在图32中。
图32是表示在图30所示的各芯片的电源脉动的模式图。
在图32中标号400A表示芯片1A的电源脉动，标号400D表示芯片1B的电源脉动，标号400C表示芯片1C电源的脉动，标号400D表示芯片1D的电源脉动。当一个个地测试芯片1A-1D情况下，芯片1A-1D备电源脉动如标号4000A-400D所示。
然而，当同时测试芯片1A-1D情况下，标号400A-400D所示的电源脉动彼此重合，成为如标号401中所示的高次谐波。而且，芯片1A-1D的各电源脉动，如图401A-401D所示，成为高次谐波。
若同时测试芯片1A-1D时，在芯片1C中存在故障，则从芯片1C的高电位VCCC到低电位VSSC中流动大电流。这时如标号400C中所示，芯片1C的电源脉动变大，形成更大的高次谐波401。因此，标号401A-401D中所示的各芯片的电源脉动也变得更大。
目前随着晶体管的微小化，电源电压从5V低至3.3V，从3.3V低至2.5V。在电源电压极小时，一旦在电源上产生大的脉动，则如标号402所示，电源电压或成为晶体管工作保证电压以下，或如标号403所示，成为晶体管耐压保证电压以上。当电源电压成为晶体管的工作保证电压以下，则故障芯片1C以外的其他芯片B、1D上也引起工作故障，测试时判定为不合格。并且如果电源电压高于晶体管耐压保证电压，则芯片1A、1B、1C、1D上的晶体管被破坏。象这样的问题，当随着晶体管的微小化，电源电压化的发展，变得愈加明显。
并且，同时测试的芯片数量目前虽然是4个、8个、16个，但以后增至32个、64个，最终要同时测试位于晶片11的全部芯片。在该情况下，为测试1个芯片，会使31个芯片或63个芯片出现故障，最坏情况下晶片11上形成的全部芯片不合格。
根据这样的情况，对促进低电压化的芯片作多重测试，晶片阶段的制品检查合格率以后会下降。
为了解决上述问题，最好一个个地测试芯片1A-1D。然而，如若一个个地测试芯片1A-1D，则每张晶片的测试时间势必增加，使生产率受影响。
图33是本发明第12实施例的测试***的构成***图。
为了不使生产率下降，并不降低制品检查的效率，使用如图33中所示的同等位置(パ-サイト)方式的测试***，最好一次测试晶片11A-11D。在以同等位置方式测试中，如晶片11A-11D，测试1个芯片。
象这样，本发明的第1-第11实施例的半导体集成电路器件，通过利用第12实施例的同等位置方式测试***进行测试，不降低生产率，且也不影响制品检查效率。
下面连续地说明本发明第13、14实施例。
然而，如图33所示，同等位置方式测试***有多个测试位置200A-200D，数额高。因此同等位置方式的测试***必须设备投资大。
于是，在第13实施例中，即便同时测试在一块晶片上形成的多个芯片，也能解决电源的脉动成为高次谐波的问题，提供了一种可抑制在晶片阶段的制品检查合格率下降的半导体集成电路器件、在第14实施例中，其目的是提供那种测试***。
图34是表示第13实施例的半导体集成电路器件芯片的基本构成的平面图。
如图34所示，在第13实施例的半导体集成电路器件中，在芯片1’上使集成电路电源***(VCC、VSS)和衬底的偏置***(VSS-SUB)相互分离。具体来说，在芯片1’的内部，在衬底的偏置中使用的低电位VSS-SUB的布线501不与在集成电路的工作电源中使用的低电位VSS布线502连接。然后，在布线501上通过焊点503供给低电位VSS-SUB，在布线502上通过与焊盘503不同的焊盘504，提供低电位VSS。此外，布线505是高电位VCC的连线。在布线505上，通过焊盘506提供高电位VCC。
图35是表示多重测试图34所示的芯片的状态的模式图。另外，在图35中仅表示电源***。
如图35所示，测试装置300’具有分别对应于芯片1’A-1’D的VCC发生器301A-301D。由VCC发生器301A-301D发生的高电位VCC分别提供给芯片1’A-1’D的每个。高电位VCC用于使集成电路工作的高电位电源；低电位VSS用于使集成电路工作的低电位电源。
并且，测试装置300’分别对应于芯片1’A-1’D，具有向衬底提供偏置电位的偏置电源端子302A-302D。在测试装置300’中，由于晶片11是P型硅，所以偏置电源端子302A-302D与测试装置内接地点GND连接。如果测试在N型硅晶片上形成的集成电路器件情况下，偏置电源端子302A-302D与在测试装置300’内设置的VCC发生器(未图示)连接。该情况的VCC发生器作为偏置电位专用，最好设置除了集成电路用VCC发生器301A-301D以外的发生器。
图36是图35所示的状态的等效电路图。在图36中，作成各负载R’A-R’D表示在芯片1’A-1’D中形成的集成电路。
如图36所示，同时测试芯片1’A-1’D每个的状态是在负载R’A-R’D每个上面同时流动电流的状态。在负载R’A-R’D各个电流动的电流分别流入低电位VSSA-VSSD的每个中。这些低电位VSSA-VSSD通过PN接合(PNJ)与晶片11的偏置电位VSS-SUB分离。并且，利用测试装置300’通过与低电位VSSA-VSSD不同的电源***提供偏置电位VSS-SUB。因此，供给芯片1’A的电源(VCCA、VSSA)的偏置，…，供给芯片1’D的电源(VCCD、VSSD)的偏置，各芯片1’A-1’D的每个分别独立，对此展示于图37中。
图37是表示图35中所示各芯片电源偏置的模式图。
在图37中，标号400’为芯片1’A的电源脉动，标号400’B为芯片1’B的电源脉动，标号400’C为芯片1’C的电源脉动，标号400’D为芯片1’D的电源脉动。当一个个测试芯片1’A-1’D时，芯片1’A-1’D的各电源脉动如标号400’A-400’D所示。
并且，各芯片1’A-1’D的电源(VCCA-VCCD、VSSA-VSSD)利用PN接合与晶片11的偏置电位(VSS-SUB)分离，所以即使同时测试芯片1’A-1’D，芯片1’A-1’D各电源的脉动也难形成如图32所示的高次谐波。因此，如图37所示，芯片1’A-1’D各电源脉动维持原样。
根据象这样的优点，在电源电压从5V降至3.3V，从3.3V降至2.5V情况下，例如在芯片1’C中存在故障，即使在芯片1’C的电源中发生大脉动，对于其他芯片1’A、芯片1’B、1’D的电源几乎也无影响。从而，在故障芯片1’C以外的其他芯片1A、1B、1D上也能抑制产生工作障碍以及芯片1A、1B、1D的晶体管被破坏之类故障。
图38是表示本发明第13实施例的半导体集成电路器件芯片作在晶片11上的状态平面图。
在图38所示的芯片1’中，VSS布线502形成网眼状，沿VSS布线502外用，使VSS-SUB布线501形成环状。此外，为防止图面杂乱，VCC布线505从略。
如图38所示，在多个芯片1’的每一个上面、形成提供电位VSS-SUB的焊盘503、提供低电位VSS的焊盘504、以及提供高电位VCC的焊盘506。并且，在芯片1’的内部，使VSS-SUB布线501与VSS布线502分开。
图39是封装本发明第13实施例半导体集成电路器件时的平面图。
在封装第13实施例的芯片1’时，如图39所示，只要把衬底偏置用焊盘503、集成电路工作电源用焊盘504分别连接到引线端子507上就行。引线端子507是VSS用端子。以此，村底及集成电路的低电位电源的电位分别成为低电位VSS，衬底被偏置成低电位VSS。集成电路作正常工作。
此外，图39是一个例子，焊盘503和504分别连至引线端子，通过各引线端子可提供低电位VSS。
图40是表示本发明第14实施例的测试***结构图。
如图40所示，在第14实施例的测试***中，使用测试装置300’，同时测试形成在1块晶片11上的4个芯片1’A-1’D。即使是这样，也能避免电源脉动成为高次谐波。因此，图40所示的测试***可获得这样的测试精度，与具有如图33中所示的4个测试位置200A-200D的等同位置方式测试***同等。并且，比起等同位置方式的测试***来，可降低测试位200的数量、与等同位置方式的测试***相比，可用更少的设备投资。
并且，实施与等同位置方式的测试***同样的设备投资，例如若使测试位置数量等同位置方式的测试***一样，则一次能测试的芯片数量更多。即是说，第14实施例的测试***，比第12实施例的测试***每个设备投资的处理能力还要高。
如上所述，在第13、14实施例中，即使同时测试在一块晶片上形成的多个芯片，也能避免电源脉动成为高次谐波，可抑制晶片阶段的制品检查效率下降，可提供这样的半导体集成电路器件和其测试***。
接着说明本发明第15实施例。
本第15实施例进一步改进由第13、14实施例说明的测试装置300，更有效地抑制作多重测试时产生的电源脉动的发生。
图41是表示第15实施例的测试***的构成图。此外，在图41中仅表示电源***。
如图41所示，测试装置300”具有对应于多个芯片每个的VCC发生器301A-301D。VCC发生器301A、对于未图示的芯片1’A，通过高电位电源端子303A提供高电位VCCA，通过低电位电源端子304A提供低电位VSSA。同样，VCC发生器301B对于未图示的芯片1’B，通过高电位电源端子303B提高电位VCCB，通过低电位电源端子304B提供低电位VSSB，...，VCC发生器301D、对于未图示的芯片1’D，通过高电位电源端子303D提供高电位VCCD，通过低电位电源端子304D提供低电位VSSD。
测试装置300”具有在各VCC发生器301A-301D和电源端子303A-303D、304A-304D之间设置的电源电压检测电路305A-305D，以及断路开关306A-306D，还有判定检测电路305A-305D检测到的检测电压在正常范围内或外的检测电压判定装置307、CPU308，及推动断路开关306A-306D的开关驱动器309。
接着说明测试装置300”的工作。
检测电路305A-305D在芯片1’A-1’D工作时分别检测芯片1’A-1’D的电源电压变化。由检测电路305A-305D检测的检测电压被送至检测电压判定装置307。检测电压判定装置307判定芯片1’A-1’D的电源电压变动是在正常范围内还是外。若判定是在正常范围外电压变化时，判定装置307对CPU308输出了解到存在正常范围外电压变动的芯片的信号。其中，设定在芯片1’C中存在正常范围外电压变动。这时判定装置307对CPU308输出了解到在芯片1’C中有正常范围外电压变动的信号。CPU308向开关驱动器309输出芯片1’C断开的指令(信号)。开关驱动器309为了断开向芯片1’C提供电源电压的电源***，驱动断路开关306C。驱动了的断路开关306C使VCC发生器301C和电源端子303C、304C的连接断开。结果，承受正常范围外电压变动的芯片1’C上失去电源电压的提供，工作停止。
根据象这样的测试装置300’，例如如图37所示，在同时测试的芯片1’C上产生大的电源脉动时，可使芯片1’C的工作停止。因此，其他芯片1’A、1’B、1’D的电源脉动变得更小。
可使象这样的电源脉动更小的测试装置300”在即使是半导体集成电路器件的测试项目中也要求很精细的测试，例如IDDQ(功能测试时的静态耗电的测定)等中，根据上述动作，可进一步提高其测试精度。
下面继续说明本发明第16、17、18、19的实施例。
上述第13实施例的芯片用于把由处理器、SRAM、DRAM、Flash-EEPROM等的结合形成所要求的半导体器件***集成于一个芯片上的半导体集成电路器件(***联通硅技术)中。然而，第13实旋例的芯片即多重测试时，可提高其测试精度的芯片不仅用于***联通硅技术，而且也可用于处理器芯片、SRAM芯片、DRAM芯片、Flash-EEPROM芯片等单功能制品中。这些单功能制品在电路衬底上相互结合，形成所要求的半导体器件***。
下面，以处理器(第16实施例)、DRAM(第17实施例)、NAND型Flash-EEPROM(第18实施例)、D/A变换器(第19实施例)的顺序说明把第13实施例的芯片用于单功能半导体集成电路器件的典型例子。此外，当然也可应用于这些以外的单功能半导体集成电路器件例如SRAM、模拟制品、逻辑制品等中。
图42是表示本发明第16实施例的处理器的图，(A)为平面图，(B)为沿(A)图中42B-42B线的截面图。在图42(A)、(B)中，使构成处理器的电路部分大体区分为在产生内部电压的内部电压发生器51-2，和用于构成运算电路、寄存电路等的逻辑电路52-2，和向外部输出在芯片内部处理的信号及向芯片内部输入来自芯片外部信号的I/O电路53-2等3部分。
图42(A)、(B)所示，在P型硅衬底10上形成大N型阱22-2。构成处理器的3个电路部分、即内部电压发生器51-2、逻辑电路52-2、I/O电路53-2分别设置于该大阱22-2中。
在N型阱22-2中，形成高浓度P+型阱23A-2、23B-2，具有浓度比N型阱还要高的浓度的高浓度N+型阱24A-1、24B-2以及P型阱25-2。在该P型阱25-2中，再形成高浓度N+型阱26-2、具有比p型阱25-2还要高浓度的高浓度P+型阱27-2。
在N型阱22-2中，供给外部高电位电源VCC作为偏置电位。并且，P型阱25-2中供给外部低电位电源VSS作为偏置电位。
内部电压发生器51-2由在P+型阱23A-2上形成的NMOS(未图示)及N+型阱24A-2上形成的PMOS(未图示)构成。向N+型阱24A-2提供电源VCC，作为PMOS反栅偏置及PMOS源电位。并且向P+型阱23A-2上提供外部低电位电源VSS，作为NMOS反栅偏置，及NMOS源电位。通过电位差(VCC-VSS)使内部电压发生器51-2工作、产生一定的内部电位VDD’。
由在P+型阱27-2上形成的NMOS(未图示)及在N+型阱26-2上形成的PMOS(未图示)构成逻辑电路52-2。向N+型26-2上提供内部电位VDD’，作为PMOS反栅偏置及PMOS源电位。并且向P+型阱27-2提供外部低电位电源VSS，作为NMOS反栅偏置及NMOS源电位。逻辑电路52-2根据电位差(VDD’-VSS)工作，作规定的运算处理。
由在P+型阱23B-2上形成的NMOS(未图示)和在N+型阱24B-2上形成的PMOS(未图示)构成I/O电路53-2。向N+型阱24B-2上提供电源VCC作为PMOS反栅偏置及PMOS源电位。并且，向P+型阱23B-2提供外部低电位电源VSS，作为VMOS反栅偏置及NMOS源电位。I/O电路53-2根据电位差(VCC-VSS)工作，作规定的信号输出及信号输入。
并且，特别是如图42(A)所示，电源VCC通过焊盘506供给在芯片内部设置的VCC布线505；电源VSS通过焊盘504供给在芯片上设置的VSS布线502。在P型村底10上与VSS布线502不同地在芯片内部设置用于分配衬底偏置电位的VSS-SUB布线501。尤其如图42(B)所示、通过焊盘503在实用中向VSS-SUB布线501提供电源VSS，在以晶片状态的测试中，虽然电位水平是相同的，但供给与电源VSS不同的衬底用电源VSS-SUB。
象这样的处理器、与在第13、14实施例中说明了的芯片一样，各自在芯片内部具有衬底偏置用电源***和集成电路用电源***，即使同时测试在晶片中形成的多个芯片(多重测试)，也具有可降低各芯片电源脉动的结构。从而，纵使作多重测试，也能作高精度测试，可提高晶片阶段制品检查的合格率。
图43是表示本发明第17实施例的DRAM的图，(A)为平面图，(B)为沿(A)图中43B-43B线的截面图。在图43(A)、(B)中，使构成DRAM的电路部分大体区分为产生内部电压的内部电压发生器51-4，和存储信息的存储单元54-4，和把数据写入存储单元及从存储单元读出的存储***电路55-4、和I/O电路53-4的4个部分。
如图43(A)、(B)所示，在P型硅衬底10中形成大N型阱22-4。形成DRAM的4个电路部分、即内部电压发生器51-4、存储单元54-4、***电路55-4、I/O电路53-4分别被配置于该大阱22-4中。
在N型阱22-5中形成高浓度P+型阱23A-4、23B-5、高浓度N+型阱24A-4、24B-4、P型阱25A-4、25B-4。并且，在P型阱25B-4中还形成高浓度N+型阱26B-4、高浓度P+型阱27B-4。
与第16实施例一样，向N型阱22-4供给外部高电压电源VCC，作为偏置电位。并且向P型阱25B-2提供外部低电位电源VSS作为偏置电位。
内部电压发生器51-4由在P+型阱23A-4上形成的NMOS(未图示)、及在N+型阱24A-4上型成的PMOS(未图示)构成。向N+型阱24A-4提供电源VCC，作为PMOS反栅偏置和PMOS源电位。并且向P+型阱23A-4提供外部低电位电源VSS，作为NMOS反栅偏置、及NMOS源电位。利用电位差(VCC-VSS)使内部电压发生器51-4工作，产生具有正值的内部电位VDD’和具有负值的内部电位VBB。
此外在当前的DRAM中，虽然有用于升压驱动字线(未图示)的电位VPP、分配结电容板电极的板电极电位VPL、在读出数据前对位线(未图示)作予充电时使用的予充电电位VBL等的内部电位，但在该第17实施例中省去了。同样，有关使用这些内部电位VPP、VPL、VBL的***电路也作了省略。
存储单元54-4形成于P型阱25A-4中。存储单元54-4是动态型。动态型存储单元54-4由以电花存储信息的电容器(未图示)，和把源极连至该电容器上、把栅极连至字线(未图示)、把漏极连至位线(未图示)的NMOS(转移晶体管未图示)构成。向P阱25A-4提供内部负电位VBB，作为NMOS(转移晶体管)的反栅偏置。
***电路55-5由在P+型阱27B-4上形成的NMOS(未图示)，及在N+型阱26B-4上形成的PMOS(未图示)构成。向N+型阱26B-4供应内部电位VDD’作为PMOS反栅偏置，及PMOS源极电位。并且，向P+型阱27B-4提供外部低电位电源VSS，作为NMOS反栅偏置及NMOS源极电位。根据电位差(VDD’-VSS)使***电路55-4工作。
I/O电路53-4由在p+型阱23B-4上形成的NMOS(未图示)及N+型阱24B-4上形成PMOS(未图示)构成。向N+型24B-4供给电源VCC，作为PMOS反栅偏置及PMOS源极电位。并且向P+型阱23B-4提供外部低电位电源VSS作为NMOS反栅偏置及NMOS源极电位。I/O电路534根据电位差(VCC-VSS)工作。
并且，与第16实施例一样，尤其如图43(A)所示，用于分配电源电压给在N型阱22-4上形成的DRAM的VSS布线502在P型衬底10上通过分配偏置电位的VSS-SUB布线501被分离。
因此，尤其如图43(B)所示，即使在第17实施例的DRAM中，在以晶片状态的测试时，也可向VSS布线502提供电位VSS，向VSS-SUB布线501提供电位VSS-SUB。
在象这样的的第17实施例中，与第16实施例一样，在晶片状态的测试时，由于可各自提供在N型阱22-4上形成的DRAM电源VSS和P型村底10的偏置电位VSS-SUB，所以纵使同时测试在晶片上形成的多个芯片时，也是能降低各芯片电源脉动的结构。从而，即使作多重测试，也可作高精度测度，也能提高晶片阶段制品检查的合格率。
图44是表示本发明第18实施例的Flash-EEPROM的图，(A)为平面图，(B)为沿图(A)中44B-44B线的截面图。在图44(A)、(B)中，把构成Flash-EEPROM的电路部分大致分为4个部分，即：发生内部电压的内部电压发生器51-5，存储信息的存储单元54-5、把数据写进存储单元以及从存储单元中读出的存储***电路55-5和I/O电路53-5。
如图44(A)、(B)所示，在P型硅衬底10上形成大N型阱22-5。构成EEPROM的4个电路部分、即内部电压发生器51-2、存储单元54-5、***电路55-5，I/O电路53-6分别被配置在该大阱22-5中。
在N型阱22-5中形成P型阱25A-5、25B-5、25C-5、25D-5。在这些P型阱内，在P型阱25B-5中形成高浓度N+型阱26B-5、高浓度P+型阱27B-5。同样在P型阱25C-5中形成高浓度N+型阱26C-5、高浓度P+型阱27C-5；在P型阱25D-5中形成高浓度N+型阱26D-5、高浓度P+型阱27D-5。
N型阱22-5的偏置电位由Flash-EEPROM基本的3种工作状态进行转换。首先在写入数据状态时，在N型阱22-5中，被偏置成外部高电位电源VCC或如图所示的内部电源VDD’。并且在数据读出状态(READ)时，与数据写入状态(WRITE)一样，在N型阱22-5中被偏置为外部高电位电源VCC，或如图所示的内部电源VDD’。并且在去除数据(ERASE)时，在N型阱22-5中，偏置为比电源VCC还要高的正电位的电位VEE。
并且，P型阱25B-5、25C-5、25D-5分别被偏置为外部低电位电源。
内部电压发生器51-5由在P+型阱27B-5上形成的NMOS(未图示)及在N+型阱26B-5上形成的PMOS(未图示)构成。向N+型阱26B-5提供电源VCC，作为PMOS反栅偏置及PMOS源极电位。并且，向P+型阱27B-5上提供外部低电位电源VSS，作为NMOS反栅偏置及NMOS的源电位。内部电压发生器51-5由电位差(VCC-VSS)启动，产生具有正值的内部电位VDD’，具有比电源VCC还要高的正值的内部电位VEE，具有负值的内部电位VBB。
此外，当前的Flash-EEROM、尤其在NAND型，当写入数据时、虽然存在给予写入选择的字线(未图示)的电位VPP、给予同样写入非选择的其他字线的电位VM等内部电位、或由外部给予的电位，但在该第18实施例中从略。同样在使用这些电位VPP、VM的***电路中也作出省略。
在P型阱25A-5中形成存储单元54-5。存储单元54-5是非易失性型。由将信息置换成晶体管阈值电压存储的阈值可变形型晶体管构成非易失性型存储单元54-5。阈值可变型晶体管在栅绝缘膜中有浮置栅、根据在此堆积的电子量，改变阈值电压。并且，存储单元54-5的阈值可变型晶体管由8个或16个作串连联接，成为所谓组合单元，是NAND型。组合单元的源极在源线(未图示)，把漏连至位线(未图示)。
P型阱25A-5的偏置电位利用Flash-EEPROM基本的3个工作状态进行转换。首先，在数据写入状态(WRITE)时，P型阱25A-5的偏置电位转换成负的内部电位VBB。并且，在数据读出状态(READ)时，转换成电源VSS。此外在消除数据状态(ERASE)时转换成电位VEE。
***电路55-5由在P+型阱27C-5上形成的NMOS(未图示)及N+型阱26C-5上形成PMOS(未图示)构成。向N+型阱26C-5提供内部电位VDD’，作为PMOS反栅偏置及PMOS源电位。并且，向P+型阱27C-5提供外部低电位电源VSS，作为NMOS反栅偏置及NMOS源电位。***电路55-5工作由电位差(VDD’-VSS)推动。
I/O电路53-5由P+型阱27D-5上形成的NMOS(未图示)及N+型阱26D-5形成的PMOS(未图示)构成。向N+型阱26D-5提供电源VCC、作为PMOS反栅偏置及PMOS源电位。并且，向P+型阱27B-5提供外部低电位电源VSS，作为NMOS反栅偏置及NMOS源电位。利用电位差(VCC-VSS)使I/O电路53-5工作。
并且与第16、17实施例一样，尤其是如图44(A)所示，通过向P型衬底10提供偏置电位的VSS-SUB布线501，使VSS布线502分离，所述布线502用于向在N型阱22-5中形成的Flash-EEROM提供电源电压。
在象这样的第18实施例的Flash-EEPROM中，与第16、17实施例一样，尤其是如图44(B)所示，在以晶片状态的测试中，向VSS布线502供给电位VSS，可向VSS-SUB布线501提供电位VSS-SUB。
因此，在以晶片状态的测试中，由于可分别提供Flash-EEPROM电源VSS和P型衬底10的偏置电位VSS-SUB，所以即便作多重测试，也能作高精度测试，可提高在晶片阶段的制品检查的合格率。
图45是本发明的第19实施例的D/A变换器之图，(A)为平面图，(B)为(A)图中沿45B-45B线的截面图。在图45(A)、(B)中，可把构成D/A变换器的电路部分大体区分为产生内部电压的内部电压发生器51-2，模以电路56-6、数字电路57-6以及I/O电路53-6等3个部分。
如图45(A)、(B)所示，在P型硅村底10中，形成大N型阱22-6。构成D/A变换器的3个电路部分，即内部电压发生器51-6、模拟电路56-6、数字电路57-6、I/O电路53-6分别配置于该大阱22-6中。
在N型阱22-6中形成高浓度P+型阱23A-6、23B-6，高浓度N+型阱24A-6、24B-6、P型阱25A-6、25B-6。在P型阱25A-6中还形成高浓度N+型阱26A-6，高浓度P+型阱27A-6。并且在P型阱25B-6中形成高浓度N+型阱26B-6、高浓度P+型阱27B-6。
向N型阱22-6提供外部高电位电源VCC作为偏置电位。并且，向P型阱25A-6、25B-6分别提供外部低电位电源VSS，作为偏置电位。
内部电压发生器51-6由在P+型阱23A-6上形成的PMOS(未图示)及N+型阱24A-6上形成的PMOS(未图示)构成。向N+型阱24A-6提供电源VCC，作为PMOS反栅偏置及PMOS源电位。并且，向P+型阱23A-6提供外部低电位电源VSS，作为NMOS反栅偏置及NMOS源电位。内部电压发生器51-6通过电位差(VCC-VSS)工作，产生模拟电路用内部电位VDD’和数字电路用内部电位VDD”。
模拟电路56-6由在P+型阱27A-6上形成的NMOS(图中未示)及N+型阱26A-6上形成的PMOS(未图示)构成。向N+型阱26A-6提供内部电位VDD’作为PMOS反栅偏置及PMOS源电位。并且，向P+型阱27A-6提供外部低电位电源VSS、作为NMOS反栅偏置及NMOS源电位。通过电位差(VDD’-VSS)使模拟电路工作。
数字电路57-6由在P+型阱27B-6上形成的NMOS(未图示)及N+型阱26B-6上形成的PMOS(未图示)构成。向N+型阱26B-6上提供内部电位VDD’，作为PMOS反栅偏置及PMOS源电位。并且，向P+型阱27B-6上提供外部低电位电源VSS，作为NMOS反栅偏置及NMOS源电位。数字电路57-6通过电位差(VDD”-VSS)工作。
I/O电路53-6由在P+型阱23B-6上形成的NMOS(未图示)及N+型阱24B6上形成的PMOS(未图示)构成。向N+型阱24B-6提供电源VCC，作为PMOS反栅偏置及PMOS源电位。并且，向P+型阱23B-6提供外部低电位电源VSS作为NMOS反栅偏置及NMOS源电位。I/O电路53-6利用电位差(VCC-VSS)工作，作一定的信号输出及信号输入。
并且，尤其如图45(A)所示，与第16-18实施例一样，通过把偏置电位提供给P型衬底10的VSS-SUB布线501，使VSS布线502分离，所述VSS布线502用于把电源电压分配给在N型阱22-6上形成的D/A变换器。
在如上所述的第19实施例的D/A变换器中，尤其如图45(B)所示，与第16-18实施例一样，在以晶片状态的测试中，把电位VSS供给VSS布线502，可把电位VSS-SUB供给VSS-SUB布线501。
从而，在晶片状态的测试中，由于能分别提供D/A变换器的电源VSS和P型衬底10的偏置电位VSS-SUB，所以即使作多重测试，也可做到高精度，能提高晶片阶段检查制品的合格率。
下面说明本发明第20实施例。
该第20实施例提供了一种半导体集成电路器件，即使同时测试在一块晶片上形成的多个芯片也能使上述的电源脉动减小，能得到更高的测试精度。
在构成集成电路的电路部分中、在电源中最能产生脉动的电路部分是I/O电路。在I/O电路中，尤其是输出电路，大致直接激励半导体集成电路器件的外部端子(例如图39中所示的引线端子)。即是说，输出电路使电流从在芯片内布线的VCC连线[例如图42(A)所示的VCC连线505]流至外部端子，给该外部端子充电。或者使电流从外部端子流至在芯片内布线的VSS连线[例如图42(A)所示的VSS连线502]，使该外部端子放电。尤其外部端子的容量比集成电路内部布线容量大。因此，输出电路激励外部端子时产生的VCC布线电位的低下，或VSS布线电位的提高、比起激励内部电路情况，变得相当大。其结果，在例如图42(A)所示的焊盘506、VSS焊盘504显现的电源脉动加大。
在第20实施例中着眼于上述问题，使VCC焊盘506、VSS焊盘504中出现的电源脉动变得更小。
下面以DRAM为例说明第20实施例。
图46是表示本发明第20实施例的DRAM的图，(A)为平面图，(B)为沿(A)图中46B-46B线的截面图。此外在图46(A)、(B)中，与图42(A)、(B)同一部分标以同样标号、仅对不同部分作出说明。
如图46(A)、(B)所示，第20实施例的DRAM与第17实施例的DRAM最大不同的部分是I/O电路53’-4。I/O电路53’-4形成于N型阱22-4上形成的P型阱25C-4中。P型阱25C-4的偏置电位并不通过VSS布线502，而是通过其他电源布线提供。在图46(A)、(B)所示的DRAM中所展示的例子是作为其他电源布线，通过负的内部电位VBB布线551提供。负的内部电位VBB通过内部电位发生电路51-4产生，经布线551向P型阱25C-4提供。这虽然也可以是VSS，但那时，除了VSS布线502、VSS-SUB布线501，把其他的VSS-WELL布线设置于芯片内部，在测试中，最好向VSS布线502、VSS-SUB布线501、VSS-WELL布线的每个提供各个VSS电平电位。
并且，在P型阱25C-4上形成高浓度N+型阱26C-4、高浓度P+型阱27C-4。
I/O电路53’-4由在P+型阱27C-4上形成的NMOS(未图示)及在N+型阱26-4上形成的PMOS(未图示)构成。向N+型阱26C-4提供正内部电位VCC作为PMOS反栅偏置及PMOS源电位。正内部电位VDD”由内部电位发生电路51-4产生，通过与VCC布线505不同的布线552供给N+型阱26C-4。并且向P+型阱27C-4提供负内部电位VBB，作为NMOS反栅偏置及NMOS源电位。利用电位差(VDD”-VBB)使I/O电路53-4工作。
在象这样的DRAM中，I/O电路53’-4的尤其输出电路使图中示示的外部端子充电时，从与VCC布线505不同的布线552向外部端子流动电流。在使外部端子放电时，在与VSS布线502不同的布线551上流动电流。以此，通过VCC布线505直接使充电电流/放电电流流动，或在VSS布线502上不直接流入。从而，分别改善I/O电路53’-4输出电路在激励外部端子时产生的VCC布线电位下降，或VSS布线电位上升，可使VCC焊盘506、VSS焊盘504中出现的脉动更小。
如上所述，由芯片工作产生的微小电源脉动变得更小，借此，当同时测试在一块晶片上形成的多个芯片，可作到更高精度地工作。
此外，第20实施例的半导体集成电路器件所有的I/O电路，不仅仅成为DRAM制品，而且当然可用于处理器、Flash-EEPROM、D/A变换器、SRAM等、目前已知的多种半导体集成电路器件制品中。
下面说明第21实施列。
第21实施例是这样的例子，把第20实施例的半导体集成电路器件应用于使用***设置硅上***技术的半导体集成电路器件中。
图47是本发明第21实施例的半导体集成电路器件之平面图。此外，在图47中，与图42(A)、(B)-图46(A)、(B)相同部分用同样标号仅说明不同部分。
如图47所示，第21实施例的半导体集成电路器件是利用第16-19实施例说明的由处理器、DRAM、Flash-EEPROM、D/A变换器结合形成的半导体器件***集成在一个衬底10上的技术。(以下称为单片混合型半导体集成电路器件。)
还有在单片混合型半导体集成电路器件的I/O电路中，使用由第20实施例说明的I/O电路。
I/O电路53’-2在有4个功能的部分内，设置在处理器部分上。在形成处理器的N型阱22-2中形成P型阱25A-2，在P型阱25A-2上形成I/O电路53’-2。P型阱25A-2的偏置电位不通过VSS布线502，通过其他电源布线提供。图47所示的半导体集成电路器件中、作为其他电源布线，通过负内部电位VBB布线551提供、表示了这样的例子。利用内部电位发生电路51-2产生负内部电位VBB，经过布线551向P型阱25A-2提供。
I/O电路53’-2是与由图46(A)、(B)说明了的I/O电路53’-4同样的技术，详细构成如参照图46(A)、(B)说明的内容。
在象这样的单片混合型半导体集成电路器件中，与第20实施例一样，I/O电路53’-2的尤其是输出电路，在使未图示的外部端子充电时，电流从与VCC布线505不同的布线552流向外部端子。并且，外部端子放电时，电流流向与VSS布线502不同的布线551。从而，可减小由芯片工作产生的微小电源脉动，当同时测试一块晶片上形成的多个芯片时，可作更高精度地测试。
然而，在单片混合型半导体集成电路器件的测试中，除了芯片的整体测试外，每个功能部分的测试为如上所述。测试精度的提高方面，不仅芯片整体测试，即使在各功能部分的单个测试中也应谋求。
在单片混合型半导体集成电路器件中，各功能部分之间往往通过芯片内部形成的接口电路(I/F电路相互结合。这种情况的I/F电路可以是与图42(A)、(B)-图45(A)、(B)所示的I/O电路53-2、53-4、53-5、53-6一样的构成。然而，各功能部分发生的电源脉动影响不比设想的少。
鉴于上述情况、在图47中所示的单片混合型半导体集成电路器件具有I/F电路58’-2、58’-4、58’-5、58’-6中，与I/O电路53’-2、53’-4的构成一样，通过VCC布线505、VSS布线502与其电源分开。这样，使各功能部分分别产生的电源之脉动变得小了。
从而，由各功能部分工作产生的微小电源脉动可更小，在同时测试1块晶片上形成的多个芯片的各功能部分时、对每个功能部分可作高精度测试。
接着说明本发明第22实施例。
第22实施例是有关备有可对应若干不同电平电源电压VCC的I/O电路的半导体集成电路器件。
目前的半导体制品的电源电压VCC，除了5V制品，还有如以64MDRAM等高集成度存储器为主的3.3V产品。
在结合这些半导体制品形成的半导体器件***中，自然把电源电压电平不同的制品混装在一个电路衬底上。在把电源电压电平不同的制品混杂形成的***中，为了使其制品之间连接，装有接口电路。不同电源电压电平制品之间，在电路衬底上，通过接口电路彼此连接。
然而，在这样的***中，装载接口电路，产生以下问题：(1)电路衬底尺寸难以缩小，(2)通过接口电路进行信号(数据)的受授，形成信号延迟，(3)因购入接口电路，***本身价格变高等。
为了解决这样的问题，目前，在芯片上装入接口功能的技术正成为主流。简而言之，把I/O电路的工作电压从5V(VCCA[5V]-VSS[0V])切换成(VCCB[3.3V]-VSS[0V])。在这样的I/O电路中，当I/O电路工作电压为5V时，其输出幅度约5V，并且工作电压为3.3V时，其输出幅度为3.3V。
在备有这样的I/O电路的半导体制品中，由于其I/O电路输出幅度包括5V及3.3V，所以电源电压包括5V，3.3V，无需经接口电路就可结合。
然而，象这样的制品，I/O电路的工作电压在5V时及3.3V时，输入/输出特性产生微妙变化。输入/输出特性的微妙变化在作5V和3.3V转换的目前情况下，虽然处于忽略的范围，但是作上述变换在将来，就不能不计了，这就是所作的设想。其原因是若电源电压比目前还要低，则上述的半导体集成电路器件的工作电压余量之小变得很严峻。
予计***内的数据传输速度比现在还要大大提高。若数据传输速度提高，则输入/输出的技术条件变得更加苛刻。
于是在第22实施例中，提供了一种半导体集成电路器件，在备有能对应若干不同的电平电源电压VCC的I/O电路的半导体集成电路器件中，不影响I/O电路输出特性，电源电压VCC各电平的每一种大体是固定的。
图48是表示用本发明第22实施例的半导体集成电路器件构成的***示意图，(A)图表示电源电压电平相同的制品之间结合的***，(B)图表示电源电压电平不同的制品之间结合的***。
如图48(A)所示，具有处理器508A和该处理器508A作为存储器使用的DRAM508B。处理器508A及DRAM508B的电源电压分别为3.3V(VCC＝3.3V、VSS＝0V)。
在DRAM508的芯片上形成I/O电路53-4和内部电路59B。在其内部电路59B上包括例如图43(A)、(B)所示的内部电位发生电路51-4存储单元54-4，***电路55-5等。通过VCC布线505分别向I/O电路53-4及内部电路59B提供高电位VCC。
在处理器508A的芯片上形成第22实施例的I/O电路53”和内部电路59A。其内部电路59A中包括例如图42(A)、(B)所示的内部电位发生电路51-2、逻辑电路52-2等。通过VCC布线505A向内部电路59A提供高电位VCC。通过与VCC布线505A不同的VCC布线505B向I.O电路53”提供高电位VCC。VCC布线505A被连至外部电源端子570，VCC布线505B被连至与外部电源端子570不同的外部电源端子571。
并且如图48(B)所示，当DRAM508B的电源电压为2.5V(VCCB＝2.5V、VSS＝0V)时，通过与VCC布线505A不同的VCC布线505B向处理器508A的I/O电路53”提供高电位VCCB(2.5V)。此外，通过VCC布线505A向内部电路59A提供高电位VCCA(3.3V)。
接着说明I/O电路53”的具体结构及电路。
图49是表示本发明第22实施例的半导体集成电路器件的图，(A)为平面图，(B)为沿(A)图中49B-49B线的截面图。此外，图49(A)、(B)中仅表示I/O电路53”的附近。
如图49(A)、(B)所示，在P型硅衬底10上形成大的N型阱22。I/O电路53”及内部电路(未图示)分别配置在该大阱22中。
N型阱22中形成P型阱25。在P型阱25中分别形成高浓度N+型阱25、高浓度P+型阱27。
向N型阱22提供外部高电位电源VCCA作为偏置电位。并且向P型阱25提供外部低电位电源VSS作为偏置电位。
I/O电路53”由在P+型阱27上形成的NMOS(未图示)、及N+型阱26上形成的PMOS(未图示)构成。向N型阱26提供电位Vbp作为PMOS反栅偏置，向P+型阱27提供电位Vbn作为NMOS的反栅偏置。I/O电路53”根据电位差(VCCB-VSS)工作。
电位Vbp、Vbn当I/O电路53”工作电压(VCCB-VSS、以下称转换电压)为3.3V时和2.5V时，则使其值变化。根据I/O电路53”的转换电压电平使电位Vbp、Vbn分别变化，以此，当转换电压为3.3V时和2.5V时可使I/O电路53”的电路阈值电压彼此变化。通过根据其转换电压的电平改变象这样的I/O电路53”电路阈值电压，可进一步减小输入/输出特性的微妙变化。
例如当假定转换电压3.3V时电路阈值电压为“Vth＝10V”时，使转换电压2.5V时电路阈值电压比“Vth＝1.0V”还要低，比如设定“Vth＝0.7V”。这样，在输入电路中，用与约3.3V电压幅度时同样的定时可作具有约2.5V电压辐度的输入信号的“1”、“0”的电平检测。并且，在输出电路中，用与约3.3V电压幅度时的同样定时可作具有约3.3V电压同步幅度的内部信号“1”、“0”的、和具有约2.5V电压幅度的输出信号的“0”、“1”的变换。
这样，根据第22实施例的半导体集成电路器件所有的I/O电路53”，可缩小输换电压3.3V时的输入/输出特性和2.5V时的输入/输出特性的差别，还可缩小I/O电路53”的输出/输出特性变化。
并且，若根据转换电压的I/O电路53”的输入/输出特性变化变小，则转换电压3.3V时I/O电路53”产生的电源脉动和输换电压2.5V时I/O电路53’发生的电源脉动彼此变均匀。因此，即使同时测试在一块晶片上形成的多个芯片时，例如可抑制不能予测的高次谐波发生，作高精度测试。
在象这样的I/O电路53”装入第1-15实施例及第21实施例说明的单片混合型半导体集成电路器件中，其优点是不装入转换电路，可连接电源电压不同的其他半导体器件制器和电气设备，可容易地实施***扩展。当然即使把I/O电路53”装入第16-20实施例说明的单功能半导体集成电路器件中，也可得到同样优点，***的形成变得容易。并且，在形成的***中，变得可容易地实施其***的扩展。
接着说明用于产生电位Vbp、Vbn的反栅偏置电位设定电路的一个例子。
图50是表示本发明第22实施例的半导体集成电路器件所具有的反栅偏置电位设定电路的图，(A)为结构图，(B)为电源电压和阱偏置关系图。
如图50(A)所示，反栅偏置电位设定电路60由下述部分构成：检测电源VCC是3.3V还是2.5V的VCC电平检测电路61；和根据来自检测电路61的检测信号切换电位Vbp电位的N型阱(26)电位切换电路62；及切换电位Vbn电位的P型阱(27)电位切换电路63。
图50(B)表示电源VCC之值和电压设定电路60输出的电位Vbp、Vbn之间关系。
如图50(B)所示，内部电路工作电压VCCA为3.3V、转换电压VCCB为2.5V时，设设定信号CONT.V为“1”电平。设定信号CONT.V为“1”电平时，检测电路61输出使切换电路62、62激活的信号。在切换电路62激活期间，其输出约4.5V电位Vbp。同样切换电路63在活性期间，其输出约-1.5V电位。
并且，内部电路的工作电压VCCA及转换电压VCC都为3.3V时，设设定信号CONTV为“0”电平。设定信号CONT.V为“0”电平时，检测电路61使切换电路62、63非活性。在切换电路62非活化期间，切换电路62输出约3.3V(＝VCCB)的电位Vbp。同样切换电路63非活化期间，切换电路63输出约0V(＝VSS)的电位Vbn。
此外，如图50(B)的输入和输出关系所示，检测电路61、切换电路62、63分别大体上是这样的电路，根据设定信号CONT.V的电平是“1”还是“0”，分别切换电位Vbp值及电位Vbn。从而，在内部电位发生电路中若分别产生电位Vbp＝4.5V，电位Vbn＝1，则检测电路61、切换电路62、63分别可通过逻辑电路组合形成。
并且，在切换电路62中装入使转换电位VCCB(2.5V或3.3V)，或电源VCC(3.3V)升压的升压电路，在切换电路62激活期间，使转换电位VCCB或电源VCC升压，也可设电位Vbp为4.5V。这时，在切换电路62为非活性期间，利用转换电位VCCB，或电源VCC，设电位Vbp为3.3V。
同样，在切换电路63中装入使低电位电源VSS(0V)降压的降压电路，在切换电路63激活期间，使低电位电源VSS(0V)降压、也可设电位Vbp为-1.5V。这时，在切换电路63在非活性期间，利用低电位电源VSS，设电位Vbp为0V。
下面说明I/O电路53”的电路之一例。
图51是本发明第22实施例的半导体集成电路器件所具有的输入及输出电路图。
如图51所示，输入电路70及输出电路71分别为CMOS型倒相电路。
输出电路70包括把源极连接至转换电压VCCB的PMOS72、和把漏极连接至PMOS72的漏极，把源极连至低电位电源VSS的NMOS73。向PMOS72的栅及NMOS73的栅上分别提供内部信号dout。并且，PMOS72的漏极和NMOS73的漏极的连接点连至未图示的输出焊盘。内部信号dout为“0”电平时，PMOS72通过输出焊盘对来图示的外部端子充电至转换电压VCCB电平。并且内部信号dout为“1”电平时，通过输出焊盘对外部端子放电至电源VSS电平。这样，具有“1”、“0”逻辑电平的内部信号dout分别变换成具有“0”、“1”逻辑电平的输出信号Dout。
输入电路71包括把源极连至高电位电源VCCA的PMOS74、和把漏极连至PMOS74的漏极，把源极连至低电位电源VSS的NMOS75。向PMOS74的栅极及NMOS75的栅极分别通过未图示的输入焊盘提供输入信号Din。并且PMOS74的漏极和NMOS75的漏极的连接节点是内部信号din的输出节点。输入信号Din为“0”电平时，PMOS74把内部信号din电平作为电源VCCA电平。并且输入信号Din为“1”电平时，NMOS75把内部信号din电平作为电源VSS电平。这样，检测输入信号Din的“1”、“0”逻辑电平，分别形成具有“0”、“1”的逻辑电平的内部信号din，向芯片内部电路输入。
在图52(A)、(B)中表示PMOS72、74、NMOS73、75的截面结构。
图52是表示图51中所示电路的截面结构，(A)为输出电路的截面图，(B)为输入电路的截面图。
如图52(A)所示，在N+型阱26’上形成PMOS72，向PMOS72的反栅上提供电位Vbp，并且在P+型阱27’上形成NMOS73，NMOS73的反栅上提供电位Vbn。
并且，如图52(B)所示，在N+型阱26”上形成PMOS74、向PMOS74反栅上提供电位Vbp。并且在P+型阱27”上形成NMOS75，向NMOS75的反栅提供电位Vbn。
然而，P+型阱27’、27”直接形成在P型阱25上。然后向P型阱25提供电源VSS、在P+型27’、27”上分别供给电位Vbn。电位Vbn如参照图50(B)所作的说明，往往为-1.5V的电位。这时，在P型阱25和P+型阱27’、27”之间产生1.5V电位差。这时，一旦电流从P型阱25流向P+型阱27’、27”，则P+型阱27’、27”的电位-1.5向电源VSS电位升高。象这样的情况，把P型阱25作成高电阻，把P+型阱27’，27”作成低阻抗来抵消。最好在P型阱25和P+型阱27’、27”之间、要附加降压1.5V的电阻R。P型阱27’、27”的电阻值能调节P型杂质浓度。例如P型阱电阻值一旦提高其P型杂质浓度则可降低，反之，一旦降低浓度，则可提高。
此外，第22实施例的半导体集成电路器件所有的I/O电路不仅可应用于处理器，而且还有DRAM、Flash-EEPROM、D/A变换器、SRAM等，目前已知的各种半导体集成电路器件制品，当然也可应用于使用***联通硅技术的半导体集成电路器件制品中。
接着说明本发明第23实施例。
图53是表示本发明第23实施例的DRAM的图、(A)为平面图，(B)为沿(A)图中53B-53B线的截面图，此外，在图53(A)、(B)中，与图46(A)、(B)相同部分用同样标号，仅对不同部分作说明。
如图53(A)、(B)所示，第23实施例的DRAM与第20实施例的DRAM主要不同部分是在于，使大N型阱22分割成下述部分：配置存储单元54-4的N型阱22A-4、配置内部电位发生电路51-4的N型阱22B-4、配置***电路55-4及I/O电路53’-4的N型阱22C-4。
象这样，可将N型阱22分离成各功能电路，每个功能电路通过使N型阱分离，当测试时，难以受其他电路电噪声影响，可作更高精度测试。
下面说明本发明第24实施例。
图54是表示本发明第24实施例的DRAM图，(A)为平面图，(B)为沿(A)图中54B-54B线截面图。此外，在图54(A)、(B)中，与图53(A)、(B)同一部分用同样标号，仅对不同部分作说明。
如图54(A)、(B)所示，第24实施例的DRAM与第23实施例的DRAM主要不同部分在于分别作成分配给N型阱22A-4及22B-4的偏置电位、和分配给每个N型阱22C-4的偏置电位。
如上所述，把N型阱22分离成各功能电路，然后对每个功能电路也可分配最佳偏置电位。对每个分离的阱提供最佳偏置电位，借此在测试时不易受到其他电路的电噪声影响，同时，可使脉动比电源的还要低，又提高了测试精度。
象这样的第23、24实施例的阱的结构，所使用的范围不仅是DRAM，还包括处理器、Flash-EEPROM、D/A变换器、SRAM等、各种半导体器件制品中。
接着把使用第23、24的实施例的阱结构的Flash-EEPROM作为第25实施例进行说明。
图55是表示本发明第25实施例的Flash-EEPROM的图，(A)为平面图、(B)为(A)图中沿55B-55B线的截面图，此外，在图55(A)、(B)中，与图44(A)、(B)同样的部分用同样标号，仅对不同部分作说明。
第25实施例的Flash-EEPROM与第18实施例Flash-EEROM的主要区别部分在于，将大N型阱22分成各以下部分：配置存储单元54-5的N型阱22A-5、配置内部电位发生电路51-5的N型阱22B-5、配置***电路55-5及I/O电路53-5的N型阱22C-5。
在象这样的Flash-EEPROM中，由于以每个电路功能分割，所以与第23、24实施例一样，在测试时，不易受其他电路电噪声影响，以此可提高测试精度。
并且尤其如阱25A-5所示，在分离了的阱中，与其他阱无关地可作偏置电位切换。因此例如使用***电路55-5使存储单元54-5工作所作的测试时，阱25A-5电位变化难以影响到阱22C-5。从而作上述测试时，可做到高精度。
下面说明本发明第26实施例。
图56是本发明第26实施例的DRAM的图，(A)为平面图，(B)为沿(A)图中56B-56B线的截面图。此外外，在图56(A)、(B)中，与图54(A)、(B)相同部分作相同标注，仅对不同部分作出说明。
如图56(A)、(B)所示，第26实施例的DRAM与第23实施例的DRAM主要不同部分在于通过配置***电路55-4的N型阱使配置I/O电路53’-4的N型阱分离。在图中，在N型阱22C-4上配置***电路55-4，在N型阱22D-4上配置I/O电路53’-4。并且，使形成存储单元54-4的N型阱22A-4偏置成由内部发生电路51-4产生的内部电位VDD”。
I/O电路53’-4的电源噪声变大象如上所述。通过其他电路使配置这样的I/O电路53’-4的阱分离，以此，其他电路不易受到由I/O电路53’-4产生的气噪声影响。这样，可作高精度测试。
并且不用外部电源VCC，使形成存储单元54-4的N型阱22A-4偏置成由内部电压发生电路51-4产生的内部电位VDD”。借此，可使存储单元54-4不易受到外部电源VCC脉动影响，能对存储单元54-4作高精度测试。
此外，在图56(A)、(B)中，I/O电路53’-4的高电位侧电源虽然成为外部电源VCC，但如第20实施例，也可作成内部电源VDD”。当使I/O电路53’-4的高电位侧电源作成内部电位VDD’时，最好把N型阱22A-4的偏置电位偏置成与内部电位VDD”不同的其他内部电位。以此，存储单元54-4不易受到I/O电路53’-4产生的电噪声影响，其测试精度得以提高。
此外，通过其他电路使第26实施例的I/O电路分离的阱结构可用于不仅DRAM，而且还有处理器、Flash-EEPROM、D/A变换器、SRAM等，各种半导体产品中。
接着说明本发明第27实施例。
第27实施例涉及Flash-EEPROM的测试，尤其有关在衬底上放出电子，消除数据的Flash-EEPROM之测试。
在衬底上放出电子消除数据的Flash-EEPROM上具有例如NAND型的Flash-EEPROM。
NAND型Flash-EEPROM在浮置栅上集成通过该浮置栅具有与沟道作电容耦合的控制栅的存储单元。在浮置栅上存储根据数据电平分量的电子。根据数据电平的量的电子按数据电平使存储单元阈值电压改变。通过该阈值电压，存储单元存储一定的数据。
在NAND型Flash-EEPROM中，消除数据时，向控制栅提供电压VSS，向N型衬底和在该衬底上形成、构成存储单元沟道的P型阱的两者，分别提供正的高电压VEE。以此，在浮置栅上堆积的电子由阱放出。
并且，当写入数据时，向衬底提供电压VCC，在阱上接受负电压VBB，在该状态下将电压施加在源-漏之间，在控制栅上提供正电压VM，使存储单元导通。在该状态下，向写入选择的存储单元的控制栅提供比电压VM还要高的正电压VPP。借此电子被注入浮置栅。
象这样对数据作消除/写入的存储单元，根据控制栅和浮置栅之间电容Ccf及浮置栅和沟道之间的电容Cjc等结构性寄生的电容，有关其消除/写入的特性发生变化。在最近的存储单元中，尤其是因“制造偏差”导至结构性寄生电容的微妙变动从极小发展，直至对上述特性给予很大影响。上述微妙变动的散乱在芯片的局部小，但使该芯片集成的晶片中变得相当大。例如在整个晶片，即使均匀地使导电膜和绝缘膜堆积/生成，在实际上其膜压及膜质也不均匀。例如在晶片的中央部分的膜压/膜质和晶片边缘膜压/膜质有很大差别。
于是近来，在数据写入和除去时，向存储单元、形成该存储单元的阱及形成该阱的衬底上提供的电压VPP、VEE、VBB等的电压在每个芯片上作最佳设定。
然而，使VPP、VEE、VBB等电压在每个芯片上设定成最佳值的Flash-EEPROM中存在这样的情况，尤其在一块晶片上形成的多个芯片中不同时作有关消除的测试(以下简称为消除测试)。即N型硅村底因是N型硅晶片本身，所以即使在一块晶片上形成的多个芯片上同时进行，电压VEE也只能设定一个。因此，每个芯片在把电压VEE设定为最佳值的Flash-EEPROM中，其消除测度对于形成在一块晶片上的芯片一块块地进行。因而每块晶片的测试时间加长，不利于生产率提高。
然而，在由第1-15实施例及第21实施例说明的单片混合型半导体集成电路器件，以及由第18、25实施例说明的Flash-EEPROM中，Flash-EEPROM形成作在衬底10上的阱22-5上，在一块晶片上形成的多个芯片中即便同时进行消除测试，在各芯片上也能设定最佳电压。
图57是表示本发明第25实施例的Flash-EEPROM的多重测试方法图，(A)为形成多个Flash-EEPROM芯片的晶片平面图，(B)为沿(A)图中57B-57B线的截面图。
如图57(A)、(B)所示，在各阱22-5上分别提供不同的值的电压VEE。这些不同值的电压VEE是在每个芯片上分别设定了的最佳值。
在一块晶片上形成的多个芯片中可同时作设定的Flash-EEPROM消除测试、能缩短每块晶片的测试时间。
并且，在具有图57(A)、(B)所示的结构的Flash-EEPROM中，不仅电压值，而且在各芯片中能把外加电压VEE的外加时间设定成最佳时间。然后，在形成于一块晶片上的多个芯片中可同时作在各芯片中把电压VEE的外加时间设定为最佳时间的Flash-EEPROM的消除测试。
而且，在每个芯片上可分别设定最佳电压VEE的外加时间和最佳电压VEE。并且，在形成于一块晶片上的多个芯片中也可同时作在每块芯片上把电压VEE值及电压VEE的外加时间分别设定成最佳时间的Flash-EEPROM的消除测试。
在象这样的多重测试方法不仅可用于Flash-EEPROM制品，而且也可用于装入Flash-EEPROM的单片混合型产品中。
如上所述，根据本发明，提供了这样的单片混合型半导体集成电路器件，当测试时能正确测定混装在1块半导体芯片上彼此功能不同的多个功能电路的各特性；最大限度地发挥彼此功能不同的多个功能电路各个特性，能混装在一个半导体芯片上；提供这样的单片混合半导体集成电路器件的检测方法可正确测定混装在一个芯片上的彼此功能不同的多个功能电路的各个特性。
并且，提供一种在一块晶片上的多个半导体集成电路器件中，即使同时测试半导体集成电路器件，也能抑制上述半导体集成电路器件间电干扰，尤其是电源电压间干扰，具有可高精度测定半导体集成电路器件各特性的结构的半导体集成电路器件。
并且，提供一种在一块晶片上的多个半导体集成电路器件中即使同时作半导体集成电路器件的静态消耗电流测试，也能高精度地测定半导体集成电路器件各静态耗费电流特性的半导体集成电路器件的检查装置。
Claims (19)
1、一种单片混合型半导体集成电路器件，在1个半导体芯片上混装彼此功能不同的多个功能电路，其特征是，在所述多个功能电路内，由设置在所述半导体芯片内的分离区域，使所述半导体芯片的电位摆动的功能电路与其他功能电路彼此分离，同时，在所述半导体芯片侧面通过其整周使所述分离区域与所述半导体芯片侧面接触。
2、如权利要求1的单片混合型半导体集成电路器件，其特征是，使所述半导体芯片电位摆动的功能电路至少包括一个非易失性存储电路和一个模拟电路；其他功能电路至少包括数字电路、数字/模拟变换电路、静态型存储电路、动态型存储电路中一个。
3、如权利要求2的单片混合型半导体集成电路器件，其特征是，所述分离区域是第1导电型半导体衬底，在所述每个功能电路，所述半导体衬底中设置的第2导电型半导体区域中分别形成所述功能电路。
4、如权利要求3的单片混合型半导体集成电路器件，其特征是，所述每个功能电路在所述半导体村底中设置的第2导电型半导体区域，形成提供负电压的第1导电型第2半导体区域，在所述第2半导体区域上，形成输入/输出电路，接口电路的任一个。
5、一种单片型半导体集成电路器件，彼此功能不同的多个功能电路混装在1个半导体芯片上，其特征是，通过设置在所述半导体芯片内的分离区域，使所述多个各功能电路相互分离，同时，通过所述半导体芯片侧面全周使所述分离区域与所述半导体芯片侧面接触，所述多个功能电路的每个具有专用电源。
6、如权利要求5的单片混合型半导体集成电路器件，其特征是，所述多个功能电路至少包括非易失性存储电路、模拟电路、数字电路、数字/模拟变换电路、静态型存储电路、动态型存储电路中的2个。
7、如权利要求6的单片混合型半导体集成电路器件，其特征是，所述分离区域是第1导电型半导体衬底，所述功能电路分别形成在每个所述功能电路设置在所述半导体村底中的第2导电型半导体区域上。
8、如权利要求7的单片混合型半导体集成电路器件，其特征是，在每个所述功能电路设置在所述半导体衬底中的第2导电型半导体区域上，形成提供负电位的第1导电型第2半导体区域，在所述第2半导体区域上，形成输入/输出电路、接口电路的任一个。
9、一种单片混合型半导体集成电路器件的检测方法，将彼此功能不同的多个功能电路混装在1个半导体芯片上，其特征是，利用在所述半导体芯片内设置的分离区域使所述多个各功能电路彼此分离，同时，通过所述半导体芯片侧面的全周使所述分离区域与所述半导体芯片的侧面接触，向所述多个功能电路的每个提供专用电源，根据检查工序，使所述专用电源闭合/断开。
10、如权利要求9的一种单片混合型半导体集成电路器件的检测方法，其特征是，所述多个功能电路至少包括非易失性存储电路、模拟电路、数字电路、数字/模拟变换电路、静态型存储电路、动态型存储电路中2个，从所述非易失性存储电路及所述动态型存储电路的任一个中指定故障行、故障列的检查工序中，使其他功能电路的电源打开。
11、一种半导体集成电路器件，其特征是，备有以下部分：第1导电半导体主体；至少1个以上第2导电类型的第1半导体区域，形成在所述半导体主体内；和第1导电型第2导体区域，利用形成在所述第2导电型第1半导体区域内形成的第1半导体区域，与所述半导体主体绝缘；和半导体集成电路部，由分别形成于第1和第2半导体区域的半导体器件构成；和主体偏置***，与成电位施加点的第1焊盘电极连接，用于提供偏置电位给所述半导体主体和电源***，成为各电位施加点，包括与所述第1焊盘(パツド)电极电极不同的第2、第3焊盘电极分别连接的用于向所述半导体集成电路部提供工作电压的高电位电源及低电位电源；所述主体偏置***与所述电源***相互独立，并设置于芯片之内。
12、如权利要求11的一种半导体集成电路器件，其特征是，当测试所述半导体集成电路部时，所述主体偏置电位和所述工作电压，通过所述第1、2、3焊盘电极，彼此独立地提供。
13、如权利要求12的一种半导体集成电路器件，其特征是，构成1个芯片的所述半导体集成电路部，以在所述半导体主体中形成多个状态下，通过在所述半导体集成电路部分别设置的所述第1、2、3焊盘电极，相互独立地提供所述主体偏置电位和所述工作电压，在多个芯片中同时测试所述半导体集成电路的测试。
14、如权利要求11至13中任一项的一种半导体集成电路器件，其特征是，所述第1焊盘电极与所述第2、3焊盘电极之任一个分别作电极连接，在所述主体偏置***和所述高电位电源及所述低电位电源之任一个中间，具有公共的外部引线，在实际使用时，与所述高电位电源及所述低电位电源之任一个其同提供所述主体偏置电位。
15、如权利要求14的一种半导体集成电路器件，其特征是，与所述主体偏置电位共同的电源是这样的电源，向所述第2半导体区域提供在该第2半导体区域形成的所述半导体器件的反向栅极偏置(バツタグ-トバイアス)电位。
16、如权利要求11至15中任一项的一种半导体集成电路器件，其特征是，所述半导体主体是构成晶片的部分。
17、如权利要求11至16中任一项的一种半导体集成电路器件，其特征是，所述第1半导体区域有2个以上，在所述2个以上第1半导体区域的每个中形成彼此功能不同的集成电路，把由所述彼此功能不同的集成电路的结合构成的半导体器件***集成为所述半导体主体。
18、如权利要求17的一种半导体集成电路器件，其特征是，所述彼此功能不同的集成电路从处理器、动态型RAM、静态型RAM、EEPROM、D/A变换器、模拟电路以及逻辑电路中任选。
19、一种半导体集成电路器件的检查装置，其特征是，备有：电源电压发生器，对应于同时检查的多个半导体集成电路器件芯片而设置，每个半导体集成电路器件芯片，使发生用于集成电路工作的电源电压；探测器，在同时检查所述多个半导体集成电路芯片时，探测每个半导体集成电路芯片的电源电压变化；判定器，判定所述每个芯片上被探测的电源电压变动是否在允许范围内；断路器，由所述判定器判定的所述各芯片每个的电源电压之变化若表示在允许范围以外时，则切断对使所述允许范围以外的电源电压变动发生的芯片的所述电源电压之供应。
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