CN1829092A - 电平移动电路和移位寄存器和显示设备 - Google Patents

Abstract

本发明公开了这样的电平移动电路、移位寄存器和显示设备，其中的电路操作不受元件(例如晶体管)特性方面的变动的影响。所述电平移动电路包括：根据第一节点的电压来接通或关断的第一开关，该第一开关在所述电压为第一阈值时在接通和关断状态之间切换，并在处于接通状态时输出第一电压；根据第二节点的电压来接通或关断的第二开关，该第二开关在所述电压为第二阈值时在接通和关断状态之间切换，并在处于接通状态时输出第二电压；第一电容器，该第一电容器的一个端子接收第一输入信号，其另一端子被连接到第一节点；第二电容器，该第二电容器的一个端子接收第二输入信号，其另一端子被连接到第二节点；以及这样的电路：该电路用于在预定时段中将第一节点的电压设置在第一阈值上，并将第二节点的电压设置在第二阈值上，并在预定时段之后，将第一节点和第二节点设置到浮动状态中。

Description

电平移动电路和移位寄存器和显示设备

技术领域

本发明涉及用于转换输入信号的幅度的电平移动(level shift)电路和安装有该电平移动电路的显示设备，更具体而言，本发明涉及在诸如液晶显示设备和有机电致发光(OLED)显示设备之类的显示设备中使用的电平移动电路。

背景技术

长期以来存在各种类型的电平移动电路。例如，通过使用电流镜电路配置的电平移动电路是已知的(例如参见日本专利公开(A)No.2003-347926)。

图41是示出传统的电流镜型电平移动电路的配置示例的图。图41所示的电流镜型电平移动电路200具有电路操作控制器201、两个偏置移动器202和203、电平移动器204和输出单元205。

电路操作控制器201具有p型MOS晶体管Qp201和Qp202以及n型MOS晶体管Qn201。p型MOS晶体管Qp201和n型MOS晶体管Qn201被串联连接在通过其提供正电源电压VDD的电源线(在下文中称为“电源线VDD”)和通过其提供负电源电压VSS的电源线(在下文中称为“电源线VSS”)之间。它们的栅极和漏极彼此连接在一起。p型MOS晶体管Qp202的源极连接到电源线VDD，其栅极连接到p型MOS晶体管Qp201和n型MOS晶体管Qn201的栅极。

p型MOS晶体管Qp201和n型MOS晶体管Qn201的连接在一起的栅极接收电路操作控制信号XSTB作为输入。当电路待用时(当未被驱动时)，该电路操作控制信号XSTB被设置在低电平，当电路被驱动时，该信号XSTB被设置在高电平。

偏置移动器202具有p型MOS晶体管Qp203和Qp204以及n型MOS晶体管Qn202。p型MOS晶体管Qp203和n型MOS晶体管Qn202被串联连接在电源线VDD和电源线VSS之间。它们的栅极被共同连接到p型MOS晶体管Qp201和n型MOS晶体管Qn201的漏极。p型MOS晶体管Qp204与n型MOS晶体管Qn202并联连接，并在其栅极接收时钟信号CK作为输入。该偏置移动器202执行移动时钟信号CK的DC偏置的操作。

偏置移动器203具有p型MOS晶体管Qp205和Qp206以及n型MOS晶体管Qn203。p型MOS晶体管Qp205和n型MOS晶体管Qn203被串联连接在电源线VDD和电源线VSS之间。它们的栅极彼此连接在一起。p型MOS晶体管Qp206与n型MOS晶体管Qn203并联连接，并在其栅极接收时钟信号xCK作为输入。该时钟信号xCK是相位与时钟信号CK相反的信号。该偏置移动器203执行移动具有相反相位的时钟信号xCK的DC偏置的操作。

电平移动器204具有p型MOS晶体管Qp207和Qp208以及n型MOS晶体管Qn204和Qn205。p型MOS晶体管Qp207和Qp208配置成电流镜电路。p型MOS晶体管Qp207和Qp208的源极共同连接到电源线VDD，而它们的栅极共同连接到p型MOS晶体管Qp207的漏极。p型MOS晶体管Qp207的漏极被连接到p型MOS晶体管Qp202的漏极。n型MOS晶体管Qn204的漏极连接到p型MOS晶体管Qp207的漏极，而其栅极连接到p型MOS晶体管Qp203和n型MOS晶体管Qn202的漏极，并在其源极接收时钟信号xCK作为输入。n型MOS晶体管Qn205的漏极连接到p型MOS晶体管Qp208的漏极，而其栅极连接到p型MOS晶体管Qp205和n型MOS晶体管Qn203的漏极，并在其源极接收时钟信号CK作为输入。该电平移动器204配置成电流镜放大器，其用于将彼此具有相反相位的时钟信号xCK和CK输入到n型MOS晶体管Qn204和Qn205的源极。

输出单元205具有n型MOS晶体管Qn206。n型MOS晶体管Qn206的漏极连接到p型MOS晶体管Qp208和n型MOS晶体管Qn205的漏极，其源极连接到电源线VSS，而其栅极连接到p型MOS晶体管Qp205和n型MOS晶体管Qn203的栅极。

在图41所示的电平移动电路200中，配置成电流镜电路的一对p型MOS晶体管Qp207和Qp208的特性必须一致，因此该电路的操作易受晶体管特性变化的影响。

此外，在电平移动电路200中，泄漏电流随着电流镜电路的操作在晶体管中流动。就是说，在用于移动时钟信号CK和xCK的DC偏置的偏置移动器202和203以及用于将这些时钟信号CK和xCK的幅度转换成电源电压VSS-VDD的幅度的电平移动器204中，泄漏电流流过由图中的虚线所指示的线路。出于这个原因，在电平移动电路200中，由于泄漏电流引起的功耗变大。

发明内容

因此，希望提供其中的电路操作不受晶体管和其他元件的特性方面的变动所影响的电平移动电路和移位寄存器，以及安装有这样的电平移动电路和移位寄存器的显示设备。

根据本发明的第一方面，提供了一种用于移动输入信号的电平并输出结果的电平移动电路。该电平移动电路具有：根据第一节点的电压来接通(turn on)或关断(turn off)的第一开关，该第一开关在所述电压为第一阈值时在接通和关断状态之间切换，并在处于接通状态时，将第一电压输出到电平移动信号的输出端子；根据第二节点的电压来接通或关断的第二开关，该第二开关在所述电压为第二阈值时在接通和关断状态之间切换，并在处于接通状态时，将第二电压输出到输出端子；第一电容器，该第一电容器的一个端子接收第一输入信号，其另一端子被连接到第一节点；第二电容器，该第二电容器的一个端子接收第二输入信号，其另一端子被连接到第二节点；以及电压设置电路，用于在预定时段中将第一节点的电压设置在第一阈值上，并将第二节点的电压设置在第二阈值上，并在预定时段之后，将第一节点和第二节点设置到浮动状态中。

根据本发明的第二方面，提供了一种具有多个级联连接的移动级(shift stage)的移位寄存器，所述移动级用于将输入到初始级的脉冲信号相继发送到后级。每个移动级具有：检测电路，用于检测从前级输入脉冲信号的时段和向下一级输出脉冲信号的时段；电平移动电路，用于在由检测电路检测出的脉冲信号的输入时段和输出时段中，移动包括在输入时钟信号的一个周期中的脉冲信号的电平，并将结果输出；以及输出电路，用于在由检测电路检测出的脉冲信号的输入时段和输出时段中，将从电平移动电路输出的信号输出到下一级作为脉冲信号，并在用于初始化电平移动电路的预定时段中，将具有恒定电平的信号输出到下一级。电平移动电路具有：第一开关，该第一开关在第一节点的电压相对于包括在从第一电压到第二电压的范围内的第一阈值处于第二电压一侧时接通，在第一节点的电压相对于第一阈值处于第一电压一侧时关断，并且在处于接通状态时向电平移动信号的输出端子输出第一电压；第二开关，该第二开关在第二节点的电压相对于包括在从第一电压到第二电压的范围内的第二阈值处于第一电压一侧时接通，在第二节点的电压相对于第二阈值处于第二电压一侧时关断，并且在处于接通状态时向输出端子输出第二电压；第一电容器，该第一电容器的一个端子接收时钟信号作为输入，其另一端子被连接到第一节点；第二电容器，该第二电容器的一个端子接收时钟信号作为输入，其另一端子被连接到第二节点；电压设置电路，用于在预定时段中将第一节点的电压设置在第一阈值上，并将第二节点的电压设置在第二阈值上，并在预定时段之后，将第一节点和第二节点设置到浮动状态中；第一输入电路，用于在由检测电路检测出的脉冲信号的输入时段和输出时段中，向第一电容器和第二电容器输入时钟信号；以及第二输入电路，用于在电压设置电路设置第一节点和第二节点的电压的时段中，将包括在从第三电压到第四电压的范围内的预定电压输入到第一电容器和第二电容器，以取代时钟信号。时钟信号是交替重复第三电压和第四电压的信号。两个级联连接的移动级接收彼此具有相同周期但彼此相位不同的时钟信号作为输入。

根据本发明的第三方面，提供了一种显示设备，其具有：电平移动电路，用于移动输入信号的电平并将结果输出；包括多个像素的像素阵列；以及驱动电路，用于响应于从电平移动电路输出的电平移动信号来驱动像素阵列的像素。根据第三方面的显示设备具有根据本发明第一方面的电平移动电路，作为该电平移动电路。

根据本发明的第四方面，提供了一种显示设备，其具有包括以矩阵方式排列的多个像素的像素阵列和驱动电路。驱动电路具有第一移位寄存器和第二移位寄存器，第一移位寄存器用于生成用于相继选择像素阵列中的行的脉冲信号，第二移位寄存器用于生成用于相继选择属于被选出的行的像素的脉冲信号。根据第四方面的显示设备具有根据本发明第二方面的移位寄存器，作为第一移位寄存器和第二移位寄存器。

根据本发明，在预定时段中，第一节点的电压被设置在第一阈值上，第二节点的电压被设置在第二阈值上。然后，在此预定时段之后，第一节点和第二节点被设置在浮动状态中。在此状态中，当第一输入信号的电压稍微改变时，由于第一节点处于浮动状态，因此第一节点的电压根据第一输入信号的电压改变而从第一阈值改变，并且第一开关的ON(接通)和OFF(关断)状态改变。此外，在此状态中，当第二输入信号的电压稍微改变时，由于第二节点处于浮动状态，因此第二节点的电压根据第二输入信号的电压改变而从第二阈值改变，并且第二开关的ON和OFF状态改变。例如，当第一输入信号和第二输入信号的电压稍微改变，从而使第一开关从OFF改变到ON并且使第二开关从ON改变到OFF时，输出端子的电压从第二电压改变到第一电压。相反，当第一输入信号和第二输入信号的电压稍微改变，从而使第一开关从ON改变到OFF并且使第二开关从OFF改变到ON时，输出端子的电压从第一电压改变到第二电压。这样一来，根据第一输入信号和第二输入信号的电压的稍微改变，在第一电压和第二电压之间改变的电平移动信号被从输出端子输出。

第一阈值和第二阈值优选地被包括在从第一电压到第二电压的范围内。此外，优选地，第一开关在第一节点的电压相对于第一阈值处于第二电压一侧时接通，并在其处于第一电压一侧时关断，而第二开关在第二节点的电压相对于第二阈值处于第一电压一侧时接通，并在其处于第二电压一侧时关断。在此情况下，电压设置电路还可以在第一时段中，对第一电容器充电，以使第一节点的电压相对于第一阈值处于第二电压一侧，在此充电之后的第二时段中，将从处于ON状态的第一开关输出的电压提供到第一节点，在第三时段中，对第二电容器充电，以使第二节点的电压相对于第二阈值处于第一电压一侧，并在此充电之后的第四时段中，将从处于ON状态的第二开关输出的电压提供到第二节点。

此外，在第一开关在第二时段中关断之后，电压设置电路可以在第三时段中对第二电容器充电。在此情况下，优选地，电压设置电路在第一时段中对第二电容器充电，以使第二节点的电压相对于第二阈值处于第一电压一侧。此外，在此情况下，电压设置电路可以在第一时段、第二时段、第三时段和第四时段中，断开第一开关和输出端子之间的连接或者可以断开第二开关和输出端子之间的连接。或者，电压设置电路可以在第一时段和第二时段中断开第一开关和输出端子之间的连接并使第二开关和输出端子相连，并在第三时段和第四时段中，使第一开关和输出端子相连并断开第二开关和输出端子之间的连接。

此外，电压设置电路可以在第五时段中断开第一开关和输出端子之间的连接或者可以断开第二开关和输出端子之间的连接，在第五时段中，第一时段和第二时段的至少一部分和第三时段和第四时段的至少一部分重叠。在此情况下，电压设置电路可以与第一时段中对第一电容器的充电并行地在第三时段中对第二电容器充电，或与在第二时段中向第一节点的电压供应并行地在第四时段中向第二节点提供电压。

因此，概括来说，本发明的效果在于它可以防止晶体管和其他元件的特性方面的变动极大影响电路的操作。

附图说明

从以下参考附图对优选实施例的描述中，本发明的这些和其他目的和特征将变得更加清楚，附图中：

图1是示出根据第一实施例的电平移动电路的配置示例的图；

图2是示出根据第二实施例的电平移动电路的配置示例的图；

图3A～图3I是示出图2所示的电平移动电路中的某些部分的信号波形示例的图；

图4是示出根据第三实施例的电平移动电路的配置示例的图；

图5A～图5I是示出图4所示的电平移动电路中的某些部分的信号波形示例的图；

图6是示出根据第四实施例的电平移动电路的配置示例的图；

图7A～图7H是示出图6所示的电平移动电路中的某些部分的信号波形示例的图；

图8是示出根据第五实施例的电平移动电路的配置示例的图；

图9A～图9J是示出图8所示的电平移动电路中的某些部分的信号波形示例的图；

图10A～图10J是示出根据第六实施例的电平移动电路中的某些部分的信号波形示例的图；

图11A～图11J是示出根据第七实施例的电平移动电路中的某些部分的信号波形示例的图；

图12是示出根据第八实施例的电平移动电路的配置示例的图；

图13A～图13L是示出根据第八实施例的电平移动电路中的某些部分的信号波形示例的图；

图14是示出根据第九实施例的电平移动电路的配置的第一示例的图；

图15A～图15J是示出图14所示的电平移动电路中的某些部分的信号波形示例的图；

图16是示出根据第九实施例的电平移动电路的配置的第二示例的图；

图17是示出根据第九实施例的电平移动电路的配置的第三示例的图；

图18A～图18J是示出图17所示的电平移动电路中的某些部分的信号波形示例的图；

图19是示出根据第九实施例的电平移动电路的配置的第四示例的图；

图20是示出根据第十实施例的移位寄存器的配置示例的图；

图21是示出图20所示的移位寄存器中的移动级(shift stage)的配置的第一示例的图；

图22是示出图20所示的移位寄存器中的移动级的配置的第二示例的图；

图23是示出图20所示的移位寄存器中的移动级的配置的第三示例的图；

图24是示出在图23所示的移动级中使用的电平移动电路的配置的第一示例的图；

图25是示出在图23所示的移动级中使用的电平移动电路的配置的第二示例的图；

图26A～图26J是示出图20所示的移位寄存器中的某些部分的信号波形示例的图；

图27是示出用于生成被提供到移位寄存器的控制信号的电路的示例的图；

图28A～图28D是示出图27所示的电路中的某些部分的信号波形示例的图；

图29是示出根据第十一实施例的移位寄存器的配置示例的图；

图30是示出图29所示的移位寄存器中的移动级的配置的第一示例的图；

图31是示出图29所示的移位寄存器中的移动级的配置的第二示例的图；

图32是示出图29所示的移位寄存器中的移动级的配置的第三示例的图；

图33是示出在图32所示的移动级中使用的电平移动电路的配置的第一示例的图；

图34是示出在图32所示的移动级中使用的电平移动电路的配置的第二示例的图；

图35A～图35J是示出图29所示的移位寄存器中的某些部分的信号波形示例的图；

图36是示出根据第十二实施例的移位寄存器的配置的一个示例的图；

图37A～图37O是示出图36所示的移位寄存器中的某些部分的信号波形示例的图；

图38是示出根据第十二实施例的移位寄存器的配置的另一示例的图；

图39A～图39O是示出图38所示的移位寄存器中的某些部分的信号波形示例的图；

图40是示出根据本发明实施例的显示设备的配置示例的图；以及

图41是示出传统的电流镜型电平移动电路的配置示例的图。

具体实施方式

以下将参考附图来说明本发明的实施例。

第一实施例

图1是示出根据本发明的第一实施例的电平移动电路的配置示例的图。图1所示的电平移动电路具有p型MOS晶体管Qp1、n型MOS晶体管Qn1、电容器CA、电容器CB和电压设置电路1。

包括p型MOS晶体管Qp1的电路是本发明的第一开关的实施例。包括n型MOS晶体管Qn1的电路是本发明的第二开关的实施例。电容器CA是本发明的第一电容器的实施例。电容器CB是本发明的第二电容器的实施例。

p型MOS晶体管Qp1充当开关，此开关根据节点NA的电压接通或关断。当节点NA的电压为“VDD-Vthp”时，p型MOS晶体管Qp1在ON和OFF状态间切换，并且在ON状态时，将正向电压“VDD”输出到电平移动信号O的输出端子。注意，“Vthp”指示p型MOS晶体管Qp1的阈值电压。当节点NA的电压高于“VDD-Vthp”时，p型MOS晶体管Qp1关断，而当节点NA的电压低于“VDD-Vthp”时，p型MOS晶体管Qp1接通。如图1的示例所示，p型MOS晶体管Qp1的源极连接到电源线VDD，其漏极连接到电平移动信号O的输出端子，而其栅极连接到节点NA。

n型MOS晶体管Qn1充当开关，此开关根据节点NB的电压接通或关断。当节点NB的电压为“VSS+Vthn”时，n型MOS晶体管Qn1在ON和OFF状态间切换，并且在ON状态时，将负向电压“VSS”输出到电平移动信号O的输出端子。注意，“Vthn”指示n型MOS晶体管Qn1的阈值电压。当节点NB的电压高于“VSS+Vthn”时，n型MOS晶体管Qn1接通，而当节点NB的电压低于“VSS+Vthn”时，n型MOS晶体管Qn1关断。如图1的示例所示，n型MOS晶体管Qn1的源极连接到电源线VSS，其漏极连接到电平移动信号O的输出端子，而其栅极连接到节点NB。

电容器CA的一个端子接收第一输入信号IN1作为输入，其另一端子连接到节点NA。

电容器CB的一个端子接收第二输入信号IN2作为输入，其另一端子连接到节点NB。

电压设置电路1例如在电平移动操作开始之前或在电平移动操作期间的预定时段中，将节点NA的电压设置在“VDD-Vthp”上，并将节点NB的电压设置在“VSS+Vthn”上。然后，在此预定时段之后，将节点NA和NB设置在浮动(floating)状态中。

电压设置电路1例如以以下方式将节点NA和NB设置到上述电压。即，电压设置电路1首先在第一时段中对电容器CA充电，以使节点NA的电压变为低于“VDD-Vthp”的电压，并在此充电之后的第二时段中，将从处于ON状态的p型MOS晶体管Qp1输出的电压提供到节点NA。鉴于此，节点NA的电压朝着电压“VDD”上升。当电压达到“VDD-Vthp”时，p型MOS晶体管Qp1自行接通。结果，节点NA的电压被设置在“VDD-Vthp”上。此外，电压设置电路1在第三时段中对电容器CB充电，以使节点NB的电压变为高于“VSS+Vthn”的电压，并在此充电之后的第四时段中，将从处于ON状态的n型MOS晶体管Qn1输出的电压提供到节点NB。鉴于此，节点NB的电压朝着电压“VSS”下降。当电压达到“VSS+Vthn”时，n型MOS晶体管Qn1自行关断。结果，节点NB的电压被设置在“VSS+Vthn”上。

这里，将说明图1所示的具有以上配置的电平移动电路的操作。在预定时段中，节点NA和NB的电压被设置在p型MOS晶体管Qp1和n型MOS晶体管Qn1的ON/OFF切换点的电压(“VDD-Vthp”、“VSS+Vthn”)上。然后，在预定时段之后，节点NA和NB被设置到浮动状态中。在此状态中，当第一输入信号IN1的电压改变到下降方向时，由于节点NA处于浮动状态，因此节点NA的电压响应于第一输入信号IN1，也改变到变得低于“VDD-Vthp”的方向。鉴于此，p型MOS晶体管Qp1接通。此外，当第二输入信号的电压改变到下降方向时，由于节点NB处于浮动状态，因此节点NB的电压响应于第二输入信号IN2，也改变到变得低于“VSS+Vthn”的方向。鉴于此，n型MOS晶体管Qn1关断。因此，在此情况下，p型MOS晶体管Qp1接通，而n型MOS晶体管Qn1关断，从而电平移动信号O的电压变为“VDD”。相反，当第一输入信号IN1和第二输入信号IN2的电压都改变到上升方向时，节点NA和NB的电压据此改变到上升方向，从而p型MOS晶体管Qp1关断，而n型MOS晶体管Qn1接通。结果，电平移动信号O的电压变为“VSS”。这样一来，根据图1所示的电平移动电路，具有相对较小幅度的第一输入信号IN1和第二输入信号IN2可被转换为具有大幅度的电平移动信号O，该信号O的幅度在从电源电压VDD到VSS的范围内变化。

此外，在图1所示的电平移动电路中，利用电压设置电路1，节点NA的电压被设置在“VDD-Vthp”上，而节点NB的电压被设置在“VSS+Vthn”上。鉴于此，即使晶体管的阈值电压“Vthp”和“Vthn”例如由于生产变动而不同，节点NA和NB的电压也被电压设置电路1设置在考虑到这些变动的合适电压上。因此，根据图1所示的电平移动电路，可以执行稳定的电平移动操作，而不会受晶体管(Qp1、Qn1)的阈值电压的变动所影响。

此外，在图1所示的电平移动电路中，通过使第一输入信号IN1和第二输入信号IN2具有相同相位，p型MOS晶体管Qp1或n型MOS晶体管Qn1中的任何一个可被设置为ON，而另一个可被设置为OFF，因此几乎没有渗透p型MOS晶体管Qp1和n型MOS晶体管Qn1的泄漏电流流过。而且，节点NA和NB在电平移动操作时变为浮动状态，因此没有泄漏电流流过。因此，根据图1所示的电平移动电路，可以抑制伴随电平移动操作的泄漏电流，并且可以降低功耗。

另外，在图1所示的电平移动电路中，节点NA和NB的电压被设置在p型MOS晶体管Qp1和n型MOS晶体管Qn1的ON/OFF切换点的电压上。鉴于此，即使第一输入信号IN1和第二输入信号IN2的信号幅度是小于阈值电压“Vthp”和“Vthn”的幅度，也可以执行电平移动操作。因此，根据图1所示的电平移动电路，即使是幅度小于晶体管的阈值电压的信号也可被转换成具有在从电源电压VDD到VSS的范围内变化的大幅度的信号，并且信号的转换范围可被放宽。

第二实施例

接下来，将说明本发明的第二实施例。

根据本实施例的电平移动电路示出了根据上述第一实施例的电平移动电路中的电压设置电路的更具体配置。

图2是示出根据本发明第二实施例的电平移动电路的配置示例的图，其中图1和图2中的相同记号指示相同配置。图2所示的电平移动电路具有p型MOS晶体管Qp2和Qp3、n型MOS晶体管Qn2、Qn3和Qn4以及控制电路10，这些元件作为图1所示的电平移动电路中的电压设置电路1。其余的配置与图1所示的电平移动电路相同。

在图2所示的电平移动电路中，包括p型MOS晶体管Qp1的电路是本发明的第一开关的实施例。包括n型MOS晶体管Qn1的电路是本发明的第二开关的实施例。电容器CA是本发明的第一电容器的实施例。电容器CB是本发明的第二电容器的实施例。包括n型MOS晶体管Qn3和Qn4的电路是本发明的第一电压供应电路的实施例。包括p型MOS晶体管Qp3的电路是本发明的第二电压供应电路的实施例。包括p型MOS晶体管Qp2的电路是本发明的第三开关的实施例。包括n型MOS晶体管Qn2的电路是本发明的第四开关的实施例。

n型MOS晶体管Qn3响应于输入到栅极的控制信号S1向节点NA提供电压“VSS”。n型MOS晶体管Qn3被连接在节点NA和电源线VSS之间，并在第一时段(图3A～图3I中的时间t1到t2)中被设置在ON状态中。

n型MOS晶体管Qn4响应于输入到栅极的控制信号S1向节点NB提供电压“VSS”。n型MOS晶体管Qn4被连接在节点NB和电源线VSS之间，并在第一时段(图3A～图3I中的时间t1到t2)中变为ON状态。

p型MOS晶体管Qp2充当开关，用于响应于输入到栅极的控制信号S2，使p型MOS晶体管Qp1的漏极和节点NA相连或断开。p型MOS晶体管Qp2在第二时段(图3A～图3I中的时间t2到t3)中使p型MOS晶体管Qp1的漏极和节点NA相连。

p型MOS晶体管Qp3响应于输入到栅极的控制信号S3向节点NB提供电压“VDD”。p型MOS晶体管Qp3被连接在节点NB和电源线VDD之间，并在第三时段(图3A～图3I中的时间t3到t4)中被设置在ON状态中。

n型MOS晶体管Qn2充当开关，用于响应于输入到栅极的控制信号S4，使n型MOS晶体管Qn1的漏极和节点NB相连或断开。n型MOS晶体管Qn2在第四时段(图3A～图3I中的时间t4到t5)中使n型MOS晶体管Qn1的漏极和节点NB相连。

控制电路10生成以上控制信号S1到S4，以使合适的电压被设置在节点NA和NB中。即，在第一时段(t1到t2)中，控制信号S1被设置在电压“VDD”上，而在其他时段中，控制信号S1被设置在电压“VSS”上。控制信号S2在第一时段之后接下来的第二时段(t2到t3)中被设置在电压“VSS”上，而在其他时段中，控制信号S2被设置在电压“VDD”上。在第二时段之后接下来的第三时段(t3到t4)中，控制信号S3被设置在电压“VSS”上，而在其他时段中，控制信号S3被设置在电压“VDD”上。控制信号S4在第三时段之后接下来的第四时段(t4到t5)中被设置在电压“VDD”上，而在其他时段中，控制信号S4被设置在电压“VSS”上。

接下来，将参考图3A～图3I来说明图2所示的具有以上配置的电平移动电路的操作。

图3A～图3I是示出图2所示的电平移动电路中的某些部分的信号波形示例的图。图3A示出了控制信号S1的电压波形。图3B示出了控制信号S2的电压波形。图3C示出了控制信号S3的电压波形。图3D示出了控制信号S4的电压波形。图3E示出了第一输入信号IN1的电压波形。图3F示出了第二输入信号IN2的电压波形。图3G示出了节点NA的电压V_NA的电压波形。图3H示出了节点NB的电压V_NB的电压波形。图3I示出了电平移动信号O的电压波形。

在设置节点NA和NB的电压之前的初始状态中，控制电路10将控制信号S1和S4设置在电压“VSS”上并将控制信号S2和S3设置在电压“VDD”上。在此情况下，电压设置电路中的所有晶体管(Qp2、Qp3、Qn2、Qn3、Qn4)都被关断。

此外，在此初始状态中，第一输入信号IN1被设置在电压“Vin”上，而第二输入信号IN2被设置在电压“VSS”上。注意，第一输入信号IN1和第二输入信号IN2是二元信号，这些信号将电压“Vin”设置在高电平上，并将电压“VSS”设置在低电平上。

在第一时段(t1到t2)中，控制电路10将控制信号S1设置在电压“VDD”上。鉴于此，n型MOS晶体管Qn3接通，节点NA被设置在电压“VSS”上，并且p型MOS晶体管Qp1接通。

此时，n型MOS晶体管Qn4接通，节点NB也被设置在电压“VSS”上，因此n型MOS晶体管Qn1关断。通过在第一时段(t1到t2)中关断n型MOS晶体管Qn1，可防止由于p型MOS晶体管Qp1和n型MOS晶体管Qn1同时接通而生成渗透电流。

在节点NA被设置在电压“VSS”上之后的第二时段(t2到t3)中，控制电路10使控制信号S1返回电压“VSS”，并促使控制信号S2下降到电压“VSS”。鉴于此，p型MOS晶体管Qp2接通，并且节点NA与p型MOS晶体管Qp1的漏极相连。此时，p型MOS晶体管Qp1处于ON状态，并且电流经由p型MOS晶体管Qp1从电源线VDD流到节点NA中，因此节点NA的电压V_NA朝着电压“VDD”上升。当电压V_NA达到“VDD-Vthp”时，p型MOS晶体管Qp1自行关断，因此电压V_NA的上升停止。结果，节点NA的电压V_NA被设置在“VDD-Vthp”上。

在p型MOS晶体管Qp1关断之后的第三时段(t3到t4)中，控制电路10使控制信号S2返回电压“VDD”，并促使控制信号S3下降到电压“VSS”。鉴于此，p型MOS晶体管Qp3接通，节点NB被设置在电压“VDD”上，并且n型MOS晶体管Qn1接通。

注意，p型MOS晶体管Qp1在此时处于OFF状态，因此即使在n型MOS晶体管Qn1改变到ON时，也没有渗透这两者的电流流过。

在节点NB被设置在电压“VDD”上之后的第四时段(t4到t5)中，控制电路10使控制信号S3返回电压“VDD”，并使控制信号S4上升到电压“VDD”。鉴于此，n型MOS晶体管Qn2接通，并且节点NB与n型MOS晶体管Qn1的漏极相连。此时，n型MOS晶体管Qn1处于ON状态，并且电流从节点NB经由n型MOS晶体管Qn1流到电源线VSS，因此节点NB的电压V_NB朝着电压“VSS”下降。当电压V_NB达到“VSS+Vthn”时，n型MOS晶体管Qn1自行关断，因此电压V_NB的下降停止。结果，节点NB的电压V_NB被设置在“VSS+Vthn”上。

在节点NA的电压V_NA被设置在“VDD-Vthp”上，并且节点NB的电压V_NB被设置在“VSS+Vthn”上之后，第一输入信号IN1和第二输入信号IN2改变到相同相位(时间t6之后)。例如，在时间t6到t7，第一输入信号IN1和第二输入信号IN2变为低电平(VSS)，电压V_NA变为“VDD-Vthp-Vin”，而电压V_NB变为“VSS+Vthn”。鉴于此，p型MOS晶体管Qp1接通，并且n型MOS晶体管Qn1关断，因此电平移动信号O变为电压“VDD”。此外，例如在时间t7到t8，第一输入信号IN1和第二输入信号IN2变为高电平(Vin)，电压V_NA变为“VDD-Vthp”而电压V_NB变为“VSS+Vthn+Vin”。鉴于此，n型MOS晶体管Qn1接通，并且p型MOS晶体管Qp1关断，因此电平移动信号O变为电压“VSS”。

如上所述，根据本实施例的电平移动电路，节点NA的电压被设置在“VDD-Vthp”上，并且节点NB的电压被设置在“VSS+Vthn”上，因此可以执行稳定的电平移动操作，而不受晶体管(Qp1、Qn1)的阈值电压的变动所影响。此外，在节点NA和NB的电压设置时段(t1到t5)和电平移动操作的时段中，可以防止p型MOS晶体管Qp1和n型MOS晶体管Qn1同时接通，因此抑制了伴随电平移动操作的泄漏电流，并且可以使功耗更小。此外，节点NA和NB的电压被设置在p型MOS晶体管Qp1和n型MOS晶体管Qn1的ON/OFF切换点的电压上，因此即使对于幅度小于晶体管的阈值电压的信号，也可以执行电平移动操作，并且可以使信号的转换范围较宽。

第三实施例

接下来，将说明本发明的第三实施例。在根据第二实施例的电平移动电路(图2)中，处于低电势一侧的节点NB的电压是在设置处于高电势一侧的节点NA的电压之后被设置的，但是在根据本实施例的电平移动电路(图4)中，处于高电势一侧的节点NA的电压是在设置处于低电势一侧的节点NB的电压之后被设置的。

图4是示出根据本发明第三实施例的电平移动电路的配置示例的图。图1和图4中的相同记号指示相同配置。图4所示的电平移动电路具有p型MOS晶体管Qp2、Qp3和Qp4、n型MOS晶体管Qn2和Qn3以及控制电路10A，这些元件作为图1所示的电平移动电路中的电压设置电路1。其余配置与图1所示的电平移动电路的配置相同。

在图4所示的电平移动电路中，包括n型MOS晶体管Qn1的电路是本发明的第一开关的实施例。包括p型MOS晶体管Qp1的电路是本发明的第二开关的实施例。电容器CB是本发明的第一电容器的实施例。电容器CA是本发明的第二电容器的实施例。包括p型MOS晶体管Qp3和Qp4的电路是本发明的第一电压供应电路的实施例。包括n型MOS晶体管Qn3的电路是本发明的第二电压供应电路的实施例。包括n型MOS晶体管Qn2的电路是本发明的第三开关的实施例。包括p型MOS晶体管Qp2的电路是本发明的第四开关的实施例。

p型MOS晶体管Qp3响应于输入到栅极的控制信号S3向节点NB提供电压“VDD”。p型MOS晶体管Qp3被连接在节点NB和电源线VDD之间，并在第一时段(图5A～图5I中的时间t11到t12)中被设置在ON状态中。

p型MOS晶体管Qp4响应于输入到栅极的控制信号S3向节点NA提供电压“VDD”。p型MOS晶体管Qp4被连接在节点NA和电源线VDD之间，并在第一时段(图5A～图5I中的时间t11到t12)中被设置在ON状态中。

n型MOS晶体管Qn2充当开关，用于响应于输入到栅极的控制信号S4，使n型MOS晶体管Qn1的漏极和节点NB相连或断开。n型MOS晶体管Qn2在第二时段(图5A～图5I中的时间t12到t13)中使n型MOS晶体管Qn1的漏极和节点NB相连。

n型MOS晶体管Qn3响应于输入到栅极的控制信号S1向节点NA提供电压“VDD”。n型MOS晶体管Qn3被连接在节点NA和电源线VSS之间，并在第三时段(图5A～图5I中的时间t13到t14)中被设置在ON状态中。

p型MOS晶体管Qp2充当开关，用于响应于输入到栅极的控制信号S2，使p型MOS晶体管Qp1的漏极和节点NA相连或断开。p型MOS晶体管Qp2在第四时段(图5A～图5I中的时间t14到t15)中使p型MOS晶体管Qp1的漏极和节点NA相连。

控制电路10A生成以上控制信号S1到S4，以使合适的电压被设置在节点NA和NB中。即，在第一时段(t11到t12)中，控制信号S3被设置在电压“VSS”上，而在其他时段中，控制信号S3被设置在电压“VDD”上。控制信号S4在第一时段之后接下来的第二时段(t12到t13)中被设置在电压“VDD”上，而在其他时段中，控制信号S4被设置在电压“VSS”上。在第二时段之后接下来的第三时段(t13到t14)中，控制信号S1被设置在电压“VDD”上，而在其他时段中，控制信号S1被设置在电压“VSS”上。控制信号S2在第三时段之后接下来的第四时段(t14到t15)中被设置在电压“VSS”上，而在其他时段中，控制信号S2被设置在电压“VDD”上。

接下来，将参考图5A～图5I来说明图4所示的具有以上配置的电平移动电路的操作。

图5A～图5I是示出图4所示的电平移动电路中的某些部分的信号波形示例的图。图5A到图5I的信号波形对应于图3A到图3I的信号波形。

在设置节点NA和NB的电压之前的初始状态中，控制电路10A将控制信号S1和S4设置在电压“VSS”上，将控制信号S2和S3设置在电压“VDD”上，并关断电压设置电路中的所有晶体管(Qp2、Qp3、Qp4、Qn2、Qn3)。此外，在此初始状态中，第一输入信号IN1被设置在高电平的电压“Vin”上，而第二输入信号IN2被设置在低电平的电压“VSS”上。

在第一时段(t11到t12)中，控制电路10A将控制信号S3设置在电压“VSS”上。鉴于此，p型MOS晶体管Qp3接通，节点NB被设置在电压“VDD”上，并且n型MOS晶体管Qn1接通。

此时，p型MOS晶体管Qp4接通，节点NA也被设置在电压“VDD”上，因此p型MOS晶体管Qp1关断。通过在第一时段(t11到t12)中关断p型MOS晶体管Qp1，可防止由于p型MOS晶体管Qp1和n型MOS晶体管Qn1同时接通而生成渗透电流。

在节点NB被设置在电压“VDD”上之后的第二时段(t12到t13)中，控制电路10A使控制信号S3返回电压“VDD”，并使控制信号S4上升到电压“VDD”。鉴于此，n型MOS晶体管Qn2接通，并且n型MOS晶体管Qn1的漏极与节点NB相连。此时，n型MOS晶体管Qn1处于ON状态，并且电流经由n型MOS晶体管Qn1从节点NB流过电源线VSS，因此节点NB的电压V_NB朝着电压“VSS”下降。当电压V_NB达到“VSS+Vthn”时，n型MOS晶体管Qn1自行关断，因此电压V_NB的下降停止。结果，节点NB的电压V_NB被设置在“VSS+Vthn”上。

在n型MOS晶体管Qn1关断之后的第三时段(t13到t14)中，控制电路10A使控制信号S4返回电压“VSS”，并使控制信号S1上升到电压“VDD”。鉴于此，n型MOS晶体管Qn3接通，节点NA被设置在电压“VSS”上，并且p型MOS晶体管Qp1接通。

注意，n型MOS晶体管Qn1在此时处于OFF状态，因此即使在p型MOS晶体管Qp1改变到ON时，也没有渗透这两者的电流流过。

在节点NA被设置在电压“VSS”上之后的第四时段(t14到t15)中，控制电路10A使控制信号S1返回电压“VSS”，并促使控制信号S2下降到电压“VSS”。鉴于此，p型MOS晶体管Qp2接通，并且p型MOS晶体管Qp1的漏极与节点NA相连。此时，p型MOS晶体管Qp1处于ON状态，并且电流从电源线VDD经由p型MOS晶体管Qp1流到节点NA中，因此节点NA的电压V_NA朝着电压“VDD”上升。当电压V_NA达到“VDD-Vthp”时，p型MOS晶体管Qp1自行关断，因此电压V_NA的上升停止。结果，节点NA的电压V_NA被设置在“VDD-Vthp”上。

在节点NA的电压V_NA被设置在“VDD-Vthp”上，并且节点NB的电压V_NB被设置在“VSS+Vthn”上之后的操作与图2所示的电平移动电路的操作相同。例如，在时间t16到t17，当第一输入信号IN1和第二输入信号IN2变为低电平(VSS)时，p型MOS晶体管Qp1接通，并且n型MOS晶体管Qn1关断，因此电平移动信号O变为电压“VDD”。此外，例如在时间t17到t18，当第一输入信号IN1和第二输入信号IN2变为高电平(Vin)时，n型MOS晶体管Qn1接通，并且p型MOS晶体管Qp1关断，因此电平移动信号O变为电压“VSS”。

如上所述，在根据本实施例的电平移动电路中，也实现了与图2所示的电平移动电路相同的操作，因此可表现出与其相同的效果。即，节点NA的电压被设置在“VDD-Vthp”上，并且节点NB的电压被设置在“VSS+Vthn”上，因此可以执行稳定的电平移动操作，而不受晶体管(Qp1、Qn1)的阈值电压的变动所影响。此外，可以防止p型MOS晶体管Qp1和n型MOS晶体管Qn1同时接通，因此伴随电平移动操作的泄漏电流可被抑制。此外，节点NA和NB的电压被设置在p型MOS晶体管Qp1和n型MOS晶体管Qn1的ON/OFF切换点的电压上，因此即使对于幅度小于晶体管的阈值电压的信号，也可以执行电平移动操作。

第四实施例

接下来，将说明本发明的第四实施例。在根据第二和第三实施例的电平移动电路中，为了防止由于p型MOS晶体管Qp1和n型MOS晶体管Qn1的同时接通而生成渗透电流，节点NA和NB的电压被分别设置，但是在根据本实施例的电平移动电路中，两者的电压被并行设置。

图6是示出根据本发明第四实施例的电平移动电路的配置示例的图。图1和图6中的相同记号指示相同配置。图6所示的电平移动电路具有p型MOS晶体管Qp2、Qp3和Qp5、n型MOS晶体管Qn2、Qn3和Qn5以及控制电路10B，这些元件作为图1所示的电平移动电路中的电压设置电路1。其余配置与图1所示的电平移动电路相同。

在图6所示的电平移动电路中，包括p型MOS晶体管Qp1的电路是本发明的第一开关的实施例。包括n型MOS晶体管Qn1的电路是本发明的第二开关的实施例。电容器CA是本发明的第一电容器的实施例。电容器CB是本发明的第二电容器的实施例。包括n型MOS晶体管Qn3的电路是本发明的第一电压供应电路的实施例。包括p型MOS晶体管Qp3的电路是本发明的第二电压供应电路的实施例。包括p型MOS晶体管Qp2的电路是本发明的第三开关的实施例。包括n型MOS晶体管Qn2的电路是本发明的第四开关的实施例。包括p型MOS晶体管Qp5和n型MOS晶体管Qn5的电路是本发明的第五开关的实施例。

n型MOS晶体管Qn3响应于输入到栅极的控制信号S1向节点NA提供电压“VSS”。n型MOS晶体管Qn3被连接在节点NA和电源线VSS之间，并在第一时段(图7A～图7H中的时间t21到t22)中被设置在ON状态中。

p型MOS晶体管Qp2充当开关，用于响应于输入到栅极的控制信号S2，使p型MOS晶体管Qp1的漏极和节点NA相连或断开。p型MOS晶体管Qp2在第二时段(图7A～图7H中的时间t22到t23)中使p型MOS晶体管Qp1的漏极和节点NA相连。

p型MOS晶体管Qp3响应于输入到栅极的控制信号S3向节点NB提供电压“VDD”。p型MOS晶体管Qp3被连接在节点NB和电源线VDD之间，并在第一时段(图7A～图7H中的时间t21到t22)中被设置在ON状态中。

n型MOS晶体管Qn2充当开关，用于响应于输入到栅极的控制信号S4，使n型MOS晶体管Qn1的漏极和节点NB相连或断开。n型MOS晶体管Qn2在第二时段(图7A～图7H中的时间t22到t23)中使n型MOS晶体管Qn1的漏极和节点NB相连。

p型MOS晶体管Qp5充当开关，用于响应于输入到栅极的控制信号S5，使p型MOS晶体管Qp1的漏极与电平移动信号O的输出端子相连或断开。p型MOS晶体管Qp5在第一时段和第二时段(图7A～图7H中的时间t21到t23)中被设置在ON状态中。

n型MOS晶体管Qn5充当开关，用于响应于输入到栅极的控制信号S6，使n型MOS晶体管Qn1的漏极与电平移动信号O的输出端子相连或断开。n型MOS晶体管Qn5在第一时段和第二时段(图7A～图7H中的时间t21到t23)中被设置在OFF状态中。

控制电路10B生成以上控制信号S1到S6，以使合适的电压被设置在节点NA和NB中。即，在第一时段(t21到t22)中，控制信号S1被设置在电压“VDD”上而控制信号S3被设置在电压“VSS”上，而在其他时段中，控制信号S1被设置在电压“VSS”上而控制信号S3被设置在电压“VDD”上。控制信号S1和S3成为具有相反相位的信号。此外，在第一时段之后接下来的第二时段(t22到t23)中，控制信号S2被设置在电压“VSS”上而控制信号S4被设置在电压“VDD”上，而在其他时段中，控制信号S2被设置在电压“VDD”上而控制信号S4被设置在电压“VSS”上。控制信号S2和S4成为具有相反相位的信号。此外，在第一时段和第二时段(t21到t23)中，控制信号S5被设置在电压“VDD”上而控制信号S6被设置在电压“VSS”上，并且在其他时段中，控制信号S5被设置在电压“VSS”上而控制信号S6被设置在电压“VDD”上。控制信号S5和S6成为具有相反相位的信号。

接下来，将参考图7A～图7H来说明图6所示的具有以上配置的电平移动电路的操作。

图7A～图7H是示出图6所示的电平移动电路中的某些部分的信号波形示例的图。图7A示出了控制信号S3的电压波形。图7B示出了控制信号S2的电压波形。图7C示出了控制信号S5的电压波形。图7A到图7H的信号波形对应于图3E到图3I的信号波形。

注意，控制信号S1的电压波形具有与图7A所示的控制信号S3相反的相位。控制信号S4的电压波形具有与图7B所示的控制信号S2相反的相位。控制信号S6的电压波形具有与图7C所示的控制信号S5相反的相位。

在设置节点NA和NB的电压之前的初始状态中，控制电路10B将控制信号S1和S4设置在电压“VSS”上，将控制信号S2和S3设置在电压“VDD”上，并使晶体管Qp2、Qp3、Qn2和Qn3关断。此外，在此初始状态中，第一输入信号IN1被设置在高电平的电压“Vin”上，而第二输入信号IN2被设置在低电平的电压“VSS”上。

在第一时段(t21到t22)中，控制电路10B将控制信号S1设置在电压“VDD”上，并将控制信号S3设置在电压“VSS”上。鉴于此，n型MOS晶体管Qn3和p型MOS晶体管Qp3两者均接通，节点NA被设置在电压“VSS”上，并且节点B被设置在电压“VDD”上。鉴于此，p型MOS晶体管Qp1和n型MOS晶体管Qn1两者均接通。另一方面，此时，控制电路10B将控制信号S5设置在电压“VDD”上并将控制信号S6设置在电压“VSS”上，因此p型MOS晶体管Qp5和n型MOS晶体管Qn5两者均关断。因此，即使在p型MOS晶体管Qp1和n型MOS晶体管Qn1同时接通时，也没有渗透电流流过。

在节点NA被设置在电压“VSS”上并且节点NB被设置在电压“VDD”上之后的第二时段(t22到t23)中，控制电路10B使控制信号S1返回电压“VSS”，使控制信号S3返回电压“VDD”，并取代此将控制信号S2设置在电压“VSS”上并将控制信号S4设置在电压“VDD”上。鉴于此，p型MOS晶体管Qp2接通，并且p型MOS晶体管Qp1的漏极与节点NA相连，并且同时，n型MOS晶体管Qn2接通，并且n型MOS晶体管Qn1的漏极与节点NB相连。此时，由于p型MOS晶体管Qp1处于ON状态，因此节点NA的电压V_NA朝着电压“VDD”上升。当电压V_NA达到“VDD-Vthp”时，p型MOS晶体管Qp1自行关断。此外，n型MOS晶体管Qn1处于ON状态，因此节点NB的电压V_NB朝着电压“VSS”下降。当该电压V_NB达到“VSS+Vthn”时，n型MOS晶体管Qn1自行关断。结果，节点NA的电压V_NA被设置在“VDD-Vthp”上，而节点NB的电压V_NB被设置在“VSS+Vthn”上。

注意，在此第二时段(t22到t23)中，控制电路10B随后将控制信号S5设置在电压“VDD”上，并将控制信号S6设置在电压“VSS”上，因此，即使在表现出p型MOS晶体管Qp1和n型MOS晶体管Qn1同时接通的状态时，也没有渗透电流流过。

在节点NA的电压V_NA被设置在“VDD-Vthp”上并且节点NB的电压V_NB被设置在“VSS+Vthn”上之后的操作与图2所示的电平移动电路的操作相同。

如上所述，在根据本实施例的电平移动电路中，也实现了与图2所示的电平移动电路相同的操作，因此可表现出与其相同的效果。即，节点NA的电压被设置在“VDD-Vthp”上，并且节点NB的电压被设置在“VSS+Vthn”上，因此可以执行稳定的电平移动操作，而不受晶体管(Qp1、Qn1)的阈值电压的变动所影响。此外，节点NA和NB的电压被设置在p型MOS晶体管Qp1和n型MOS晶体管Qn1的ON/OFF切换点的电压上，因此即使对于幅度小于晶体管的阈值电压的信号，也可以执行电平移动操作。

此外，根据本实施例的电平移动电路，在p型MOS晶体管Qp1和n型MOS晶体管Qn1同时接通的时段中，通过关断p型MOS晶体管Qp5和n型MOS晶体管Qn5，可以可靠地防止渗透电流的生成。

此外，根据本实施例的电平移动电路，节点NA和NB的电压可被并行设置，因此随着此电压设置电平移动信号O的输出变无效的时段可被缩短。

第五实施例

接下来，将说明本发明的第五实施例。

图8是示出根据本发明的第五实施例的电平移动电路的配置示例的图。图6和图8中的相同记号指示相同组件。图8所示的电平移动电路用控制电路10C取代图6所示的电平移动电路中的控制电路10B，并且还向电容器CA和CB施加共同的输入信号。其余配置与图6所示的电平移动电路的配置相同。

控制电路10C生成具有以下时序的控制信号S1到S6。即，控制信号S1在第一时段(图9A～图9J中的时间t31到t32)中被设置在电压“VDD”上，并且控制信号S1在其他时段中被设置在电压“VSS”上。在第一时段之后接下来的第二时段(图9A～图9J中的时间t32到t33)中，控制信号S2被设置在电压“VSS”上，并且控制信号S2在其他时段中被设置在电压“VDD”上。在第二时段之后接下来的第三时段(图9A～图9J中的时间t33到t34)中，控制信号S3被设置在电压“VSS”上，并且控制信号S3在其他时段中被设置在电压“VDD”上。在第三时段之后接下来的第四时段(图9A～图9J中的时间t34到t35)中，控制信号S4被设置在电压“VDD”上，并且控制信号S4在其他时段中被设置在电压“VSS”上。控制信号S5在第一时段到第四时段(图9A～图9J中的时间t31到t35)中被设置在电压“VDD”上并在其他时段中被设置在电压“VSS”上。控制信号S6在第一时段到第四时段(图9A～图9J中的时间t31到t35)中被设置在电压“VSS”上并在其他时段中被设置在电压“VDD”上。

下面将参考图9A～图9J来说明图8所示的具有以上配置的电平移动电路的操作。

图9A～图9J是示出图8所示的电平移动电路中的某些部分的信号波形示例的图。图9A到图9D和图9H到图9J的信号波形对应于图3A到图3D和图3G到图3I的信号波形。图9E示出了控制信号S5的电压波形。图9F示出了控制信号S6的电压波形。图9G示出了输入信号IN的电压波形。

在设置节点NA和NB的电压之前的初始状态中，控制电路10C将控制信号S1和S4设置在电压“VSS”上并将控制信号S2和S3设置在电压“VDD”上。在此情况下，晶体管Qp2、Qp3、Qn2和Qn3都被设置为OFF。另一方面，在此初始状态中，输入信号IN处于在高电平(Vin)和低电平(VSS)之间自由改变的状态。

在输入信号IN变为高电平(Vin)的第一时段(t31到t32)中，控制电路10C将控制信号S1设置在电压“VDD”上。鉴于此，n型MOS晶体管Qn3接通，节点NA被设置在电压“VSS”上，并且p型MOS晶体管Qp1接通。

在节点NA被设置在电压“VSS”上之后的第二时段(t32到t33)中，控制电路10C使控制信号S1返回电压“VSS”，并促使控制信号S2下降到电压“VSS”。鉴于此，p型MOS晶体管Qp2接通，并且p型MOS晶体管Qp1的漏极与节点NA相连。此时，p型MOS晶体管Qp1处于ON状态，因此，节点NA的电压V_NA朝着电压“VDD”上升。当电压V_NA达到“VDD-Vthp”时，p型MOS晶体管Qp1自行接通，并且节点NA的电压V_NA被设置在“VDD-Vthp”上。

在p型MOS晶体管Qp1关断之后，在输入信号IN变为低电平(VSS)的第三时段(t33到t34)中，控制电路10C使控制信号S2返回电压“VDD”并促使控制信号S2下降到电压“VSS”。鉴于此，p型MOS晶体管Qp3接通，节点NB被设置在电压“VDD”上，并且n型MOS晶体管Qn1接通。

在节点NB被设置在电压“VDD”上之后的第四时段(t34到t35)中，控制电路10C使控制信号S3返回电压“VDD”，并使控制信号S4上升到电压“VDD”。鉴于此，n型MOS晶体管Qn2接通，并且节点NB与n型MOS晶体管Qn1的漏极相连。此时，n型MOS晶体管Qn1处于ON状态，因此节点NB的电压V_NB朝着电压“VSS”下降。当电压V-NB达到“VSS+Vthn”时，n型MOS晶体管Qn1自行关断，并且节点NB的电压V_NB被设置在“VSS+Vthn”上。

从上述第一时段到第四时段(t31到t35)，控制电路10C将控制信号S5设置在电压“VDD”上并将控制信号S6设置在电压“VSS”上。鉴于此，p型MOS晶体管Qp5和n型MOS晶体管Qn5关断，因此即使当在此时段中表现出p型MOS晶体管Qp1和n型MOS晶体管Qn1同时关断的状态时，也没有渗透电流流过。

在节点NA的电压V_NA被设置在“VDD-Vthp”上并且节点NB的电压V_NB被设置在“VSS+Vthn”上之后的操作与图2所示的电平移动电路的操作相同。

如上所述，在根据本实施例的电平移动电路中，也实现了与图2所示的电平移动电路相同的操作，因此可表现出与其相同的效果。即，节点NA的电压被设置在“VDD-Vthp”上，并且节点NB的电压被设置在“VSS+Vthn”上，因此可以执行稳定的电平移动操作，而不受晶体管(Qp1、Qn1)的阈值电压的变动所影响。此外，节点NA和NB的电压被设置在p型MOS晶体管Qp1和n型MOS晶体管Qn1的ON/OFF切换点的电压上，因此即使对于幅度小于晶体管的阈值电压的信号，也可以执行电平移动操作。

此外，根据本实施例的电平移动电路，通过在用于设置节点NA和NB的电压的时段(t31到t35)中关断p型MOS晶体管Qp5和n型MOS晶体管Qn5，可以可靠地防止渗透电流的生成。

此外，根据本实施例的电平移动电路，节点NA的电压(第一时段和第二时段)在输入信号IN处于高电平(Vin)时被设置，而节点NB的电压(第三时段和第四时段)在输入信号IN处于低电平(VSS)时被设置。鉴于此，无需像根据第二到第四实施例的电平移动电路那样将两个输入信号(IN1、IN2)同时设置在不同的电压上，因此可以简化电路配置。

第六实施例

接下来，将说明本发明的第六实施例。

根据第六实施例的电平移动电路具有例如与图8所示的电平移动电路类似的配置。两者之间的差异在于p型MOS晶体管Qp5和n型MOS晶体管Qn5的控制方法。

图10A～图10J是示出根据第六实施例的电平移动电路中的某些部分的信号波形示例的图。图10A到图10J中的信号波形对应于图9A到图9J的信号波形。

在根据本实施例的电平移动电路中，如图10E所示，在输入信号IN变为高电平(Vin)的第一时段和第二时段(t31到t33)中，控制信号S5和S6被设置在电压“VDD”上。鉴于此，p型MOS晶体管Qp5关断，而n型MOS晶体管Qn5接通，因此电平移动信号O的输出端子经由n型MOS晶体管Qn1被连接到电源线VSS。

这里，如图10I所示，当假设节点NB的电压V_NB在第一时段和第二时段(t31到t33)中上升到大约“VSS+Vthn+Vin”时，n型MOS晶体管Qn1在该时段中接通，因此电平移动信号O变为电压“VSS”。

此外，在根据本实施例的电平移动电路中，如图10F所示，在输入信号IN变为低电平(VSS)的第三时段和第四时段(t33到t35)中，控制信号S5和S6被设置在电压“VSS”上。鉴于此，p型MOS晶体管Qp5接通，而n型MOS晶体管Qn5关断，因此电平移动信号O的输出端子经由p型MOS晶体管Qp1被连接到电源线VDD。

这里，如图10H所示，在此第三时段和第四时段(t33到t35)中，当假设节点NA的电压V_NA下降到大约“VDD-Vthp-Vin”时，p型MOS晶体管Qp1在该时段中接通，因此电平移动信号O变为电压“VDD”。

这样一来，在根据本实施例的电平移动电路中，通过在输入信号IN变为高电平(Vin)的时段中设置节点NA的电压，并且关断p型MOS晶体管Qp5并接通n型MOS晶体管Qn5，可以设置节点NA的电压，并且与之并行地响应于输入信号IN来输出电压为“VSS”的电平移动信号O。以同样方式，通过在输入信号IN变为低电平(VSS)的时段中设置节点NB的电压，并且接通p型MOS晶体管Qp5并关断n型MOS晶体管Qn5，可以设置节点NB的电压，并且与之并行地响应于输入信号IN来输出电压为“VDD”的电平移动信号O。就是说，根据本实施例的电平移动电路，电平移动信号O可以与节点NA和NB的电压设置并行地被输出。

第七实施例

接下来，将说明本发明的第七实施例。

根据第七实施例的电平移动电路与根据以上实施例(第二到第六实施例)的电平移动电路之间的不同之处在于p型MOS晶体管Qp2和n型MOS晶体管Qn2的控制方法。即，在根据第七实施例的电平移动电路中，在电压“VSS”被提供到节点NA的时段(第一时段)中，p型MOS晶体管Qp2接通。此外，在电压“VDD”被提供到节点NB的时段(第三时段)中，n型MOS晶体管Qn2接通。鉴于此，p型MOS晶体管Qp1的漏极电压在第一时段中被初始化到“VSS”，同时，n型MOS晶体管Qn1的漏极电压在第三时段中被初始化到“VDD”。

这里，作为示例，假设根据本实施例的电平移动电路的配置与图8所示的电平移动电路的配置相同。此外，假设除了p型MOS晶体管Qp2和n型MOS晶体管Qn2之外，每个晶体管的控制方法与根据第六实施例的电平移动电路中的控制方法相同。

图11A～图11J是示出根据第七实施例的电平移动电路中的某些部分的信号波形示例的图。图11A到图11J中的信号波形对应于图9A到图9J的信号波形。

在根据本实施例的电平移动电路中，如图11B所示，在p型MOS晶体管Qp1接通的第一时段(t31到t32)中，通过将控制信号S2设置在低电平(VSS)上，p型MOS晶体管Qp2接通。当p型MOS晶体管Qp2接通时，p型MOS晶体管Qp1的漏极电压被初始化到“VSS”。

在第一时段(t31到t32)中，p型MOS晶体管Qp5处于OFF状态，因此，当p型MOS晶体管Qp2在此时关断时，p型MOS晶体管Qp1的漏极变为浮动状态。与此相反，在根据本实施例的电平移动电路中，p型MOS晶体管Qp2在第一时段中接通，因此，p型MOS晶体管Qp1的漏极电压可被稳定。

当节点NA在第一时段(t31到t32)中被设置在“VSS”上时，p型MOS晶体管Qp1随后在第二时段(t32到t33)中关断。此时，p型MOS晶体管Qp2照原样处于ON状态，因此节点NA的电压从“VSS”上升到“VSS+Vthn”。

接下来，在n型MOS晶体管Qn1接通的第三时段(t33到t34)中，通过将控制信号S4设置在高电平(VDD)上，n型MOS晶体管Qn2接通。当n型MOS晶体管Qn2接通时，n型MOS晶体管Qn1的漏极电压被初始化到“VDD”。n型MOS晶体管Qn5在第三时段(t33到t34)中处于OFF状态，因此，当n型MOS晶体管Qn2在此时关断时，n型MOS晶体管Qn1的漏极变为浮动状态。与此相反，在根据本实施例的电平移动电路中，n型MOS晶体管Qn2在第三时段中接通，因此n型MOS晶体管Qn1的漏极电压可被稳定。

当节点NB在第三时段(t33到t34)中被设置在“VDD”上时，n型MOS晶体管Qn1随后在第四时段(t34到t35)中关断。此时，n型MOS晶体管Qn2照原样处于ON状态，因此，节点NB的电压从“VDD”下降到“VDD-Vthp”。

这样一来，在根据本实施例的电平移动电路中，通过在用于设置节点NA的电压的第一时段和第二时段中接通p型MOS晶体管Qp2，p型MOS晶体管Qp1的漏极电压可被稳定在“VSS”上。同样，通过在用于设置节点NB的电压的第三时段和第四时段中接通n型MOS晶体管Qn2，n型MOS晶体管Qn1的漏极电压可被稳定在“VDD”上。

此外，根据本实施例的电平移动电路，利用p型MOS晶体管Qp5的控制信号S5(图11E)的逻辑反相，可生成p型MOS晶体管Qp2的控制信号S2(图11B)，同时，利用n型MOS晶体管Qn5的控制信号S6(图11F)的逻辑反相，可生成n型MOS晶体管Qn2的控制信号(图11D)。因此，可简化控制电路的配置。如果p型MOS晶体管Qp2被n型MOS晶体管所取代，并且n型MOS晶体管Qn2被p型MOS晶体管所取代，则可以使控制信号S2和S5相同，并使控制信号S4与S6相同，因此可进一步简化控制电路。

第八实施例

接下来，将说明本发明的第八实施例。

在根据本实施例的电平移动电路中，提供了一种电路，该电路是通过在根据以上实施例(第二到第六实施例)的电平移动电路中用n型MOS晶体管取代p型MOS晶体管Qp2并用p型MOS晶体管Qp取代n型MOS晶体管Qn2，并且利用自举(bootstrap)方法驱动这些晶体管而获得的。

图12是示出根据本实施例的电平移动电路的配置示例的图。在根据本实施例的电平移动电路中，如图12所示，图8所示的电平移动电路中的p型MOS晶体管Qp2被n型MOS晶体管Qn21所取代，n型MOS晶体管Qn2被p型MOS晶体管Qp21所取代，并且还提供了n型MOS晶体管Qn7和p型MOS晶体管Qp7，作为自举型驱动电路。n型MOS晶体管Qn21是本发明的第一开关元件的实施例。n型MOS晶体管Qn7是本发明的第二开关元件的实施例。p型MOS晶体管Qp21是本发明的第三开关元件的实施例。p型MOS晶体管Qp7是本发明的第四开关元件的实施例。

n型MOS晶体管Qn7的栅极连接到电源线VDD，其源极连接到n型MOS晶体管Qn21的栅极，而其漏极接收控制信号S2作为输入。p型MOS晶体管Qp7的栅极连接到电源线VDD，其源极连接到p型MOS晶体管Qp21的栅极，而其漏极接收控制信号S4作为输入。

图12所示的电平移动电路中的控制信号(S1到S6)的时序关系与根据第六实施例的电平移动电路中的那些控制信号相同。注意，控制信号S1和S2的逻辑值都是反相的(参见图10B和图13B以及图10D和图13D)。

图13A～图13L是示出根据第八实施例的电平移动电路中的某些部分的信号波形示例的图。图13A到图13I和图13L的信号波形对应于图10A到图10I和图10J的信号波形。图13J的信号波形示出了与n型MOS晶体管Qn21的栅极和n型MOS晶体管Qn7的源极相连的节点NC的电压“V_NC”。图13K的信号波形示出了与p型MOS晶体管Qp21的栅极和p型MOS晶体管Qp7的源极相连的节点ND的电压“V_ND”。

注意，在以下说明中，“Vthn(Qn7)”和“Vthn(Qn21)”指示n型MOS晶体管Qn7和Qn21的阈值电压。“Vthp(Qp7)”和“Vthp(Qp21)”指示p型MOS晶体管Qp7和Qp21的阈值电压。“Vthp(Qp1)”和“Vthn(Qn1)”指示p型MOS晶体管Qp1和n型MOS晶体管Qn1的阈值电压。

在第一时段(t31到t32)中，控制信号S1被设置在高电平(VDD)上，控制信号S2被设置在低电平(VSS)上，并且n型MOS晶体管Qn3和Qn7接通。当n型MOS晶体管Qn3接通时，节点NA的电压V_NA(图13H)被设置在电压“VSS”上，因此p型MOS晶体管Qp1接通。此外，当n型MOS晶体管Qn3接通时，低电平(VSS)的控制信号S2被输入到n型MOS晶体管Qn21的栅极，因此n型MOS晶体管Qn21关断。

接下来，在第二时段(t32到t33)中，控制信号S1被设置在低电平(VSS)上，而控制信号S2被设置在高电平(VDD)上，并且n型MOS晶体管Qn3关断。当控制信号S2被设置在高电平(VDD)上时，电压“VDD”经由n型MOS晶体管Qn7被提供到节点NC，因此节点NC的电压V_NC被设置在“VDD-Vthn(Qn7)”上。鉴于此，n型MOS晶体管Qn21接通。当n型MOS晶体管Qn21接通时，电压“VDD”经由p型MOS晶体管Qp1和n型MOS晶体管Qn21被提供到节点NA，因此节点NA的电压V_NA随着时间流逝而上升(图13H)。

当节点NA的电压V_NA达到“VDD-Vthn(Qn7)-Vthn(Qn21)”时，节点NC的电压V_NC达到“VDD-Vthn(Qn7)”，并且n型MOS晶体管Qn7从ON切换到OFF。当节点NA的电压进一步上升时，由于存储在n型MOS晶体管Qn21的栅极和漏极之间的寄生电容元件中的电荷，节点NC的电压V_NC被促使上升到正向一侧，因此，电压V_NC与电压V_NA一起上升(图13J)。当节点NA的电压V_NA达到“VDD-Vthp(Qp1)”时，p型MOS晶体管Qp1从ON切换到OFF，并且节点NA的电压上升停止。鉴于此，节点NA的电压被设置在“VDD-Vthp(Qp1)”上。

在接下来的第三时段(t33到t34)中，控制信号S3被设置在低电平(VSS)上，控制信号S4被设置在高电平(VDD)上，并且p型MOS晶体管Qp3和Qp7接通。当p型MOS晶体管Qp3接通时，节点NB的电压V_NB(图13I)被设置在电压“VDD”上，因此n型MOS晶体管Qn1接通。此外，当p型MOS晶体管Qp7接通时，高电平(VDD)的控制信号S4被输入到p型MOS晶体管Qp21的栅极，因此p型MOS晶体管Qp21关断。

在接下来的第四时段(t34到t35)中，控制信号S3被设置在高电平(VDD)上，控制信号S4被设置在低电平(VSS)上，并且p型MOS晶体管Qp3关断。当控制信号S4被设置在低电平(VSS)上时，电压“VSS”经由p型MOS晶体管Qp7被提供到节点ND，因此节点ND的电压V_ND被设置在“VDD+Vthp(Qp7)”上。鉴于此，p型MOS晶体管Qp21接通。当p型MOS晶体管Qp21接通时，电压“VSS”经由n型MOS晶体管Qn1和p型MOS晶体管Qp21被提供到节点NB，因此节点NB的电压V_NB随时间流逝而下降(图13I)。

当节点NB的电压V_NB达到“VSS+Vthp(Qp7)+Vthp(Qp21)”时，节点ND的电压V_ND达到“VDD-Vthp(Qp7)”，并且p型MOS晶体管Qp7从ON切换到OFF。当节点NB的电压从此处进一步下降时，由于存储在p型MOS晶体管Qp21的栅极和漏极之间的寄生电容元件中的电荷，节点ND的电压V_ND被促使降低，因此电压V_ND与电压V_NB一起下降(图13J)。当节点NB的电压V_NB达到“VSS+Vthn(Qn1)”时，n型MOS晶体管Qn1从ON切换到OFF，并且节点NB的电压下降停止。鉴于此，节点NB的电压被设置在“VSS+Vthn(Qn1)”上。

如上所述，根据本实施例的电平移动电路，可以使用由n型MOS晶体管Qn21和Qn7形成的自举型开关作为用于连接p型MOS晶体管Qp1的漏极与栅极的开关，因此即使在p型MOS晶体管Qp的阈值电压Vthp(Qp1)相对较小的情况下，也可以使节点NA的电压可靠地上升到“VDD-Vthp(Qp1)”。此外，可以使用由p型MOS晶体管Qp21和Qp7形成的自举型开关作为用于连接n型MOS晶体管Qn1的漏极与栅极的开关，因此即使在n型MOS晶体管Qn的阈值电压Vthn(Qn1)相对较小的情况下，也可以使节点NB的电压可靠地下降到“VSS+Vthn(Qn1)”。

注意，在以上实施例中，自举操作是通过利用n型MOS晶体管Qn21和p型MOS晶体管Qp21的栅极和漏极(或源极)之间的寄生电容元件来实现的，但是当仅一个寄生电容元件不够时，可以通过在栅极和漏极(或源极)之间连接电容器来补充自举操作所需的静态电容值。

第九实施例

接下来，将说明本发明的第九实施例。

在根据本实施例的电平移动电路中，在根据以上实施例(第二到第六实施例)的电平移动电路中提供了用于向电容器CA和CB输入公共信号的电路。

图14是示出根据本实施例的电平移动电路的配置的第一示例的图。图14所示的电平移动电路LS1A是这样获得的：用控制电路10E替代图12所示的电平移动电路中的控制电路10C，并且还提供n型MOS晶体管Qn8到Qn11、p型MOS晶体管Qp11以及电容器C3。其余配置与图12所示的电平移动电路的配置相同。

由p型MOS晶体管Qp11和n型MOS晶体管Qn11配置而成的电路是本发明的第一输入电路的实施例。n型MOS晶体管Qn10是本发明的第二输入电路的实施例。电容器C3是本发明的第三电容器的实施例。由n型MOS晶体管Qn8和Qn9配置而成的电路是本发明的第三电压供应电路的实施例。

电容器CA的一个端子(未连接到节点NA的一侧的端子)和电容器CB的一个端子(未连接到节点NB的一侧的端子)共同连接到节点NE。

n型MOS晶体管Qn8的源极连接到电源线VSS，其漏极连接到n型MOS晶体管Qn9的源极，其栅极接收控制信号S8作为输入。n型MOS晶体管Qn9的漏极接收电压“Vin”作为输入，而其栅极接收控制信号S9作为输入。n型MOS晶体管Qn10的源极连接到节点NE，其漏极接收电压“Vin”作为输入，而其栅极接收控制信号S10作为输入。

电容器C3的一个端子连接到节点NB，而其另一端子连接到n型MOS晶体管Qn8的漏极和n型MOS晶体管Qn9的源极。

p型MOS晶体管Qp11和n型MOS晶体管Qn11并联连接，并配置为传输门。输入信号IN被输入到该传输门的一个端子，而传输门的另一端子连接到节点NE。控制信号S11被输入到p型MOS晶体管Qp11的栅极，而作为其逻辑反相信号的控制信号xS11被输入到n型MOS晶体管Qn11的栅极。

控制电路10E生成具有以下时序的控制信号S1到S11和xS11。即，在第一时段(图15A～图15J中的时间t41到t42)中，控制信号S1被设置在电压“VDD”上，控制信号S3被设置在电压“VSS”上，并且在其它时段中，控制信号S1被设置在电压“VSS”上，控制信号S3被设置在电压“VDD”上。在第一时段中，将节点NA初始化到“VDD”的操作和将节点NB的电压初始化到“VSS”的操作被执行。

控制电路10E在第一时段之后接下来的第二时段(图15A～图15J中的时间t42到t43)中将控制信号S2设置在电压“VDD”上，并将控制信号S4设置在电压“VSS”上，而在其他时段中，将控制信号S2设置在电压“VSS”上，并将控制信号S4设置在电压“VDD”上。在第二时段中，使节点NA的电压上升到p型MOS晶体管Qp1的阈值电压的操作和使节点NB的电压下降到n型MOS晶体管Qn1的阈值电压的操作被执行。

在以下描述中，在第二时段之后接下来的时段(图15A～图15J中的时间t43到t44)将被称为第六时段。在此第六时段中，控制电路10E将控制信号S9设置在电压“VDD”上，而在其他时段中，控制电路10E将控制信号S9设置在电压“VSS”上。在第六时段中，节点NB的电压被设置在“VSS+Vthn(Qn1)+Vin”上，并且n型MOS晶体管Qn1接通。

此外，控制电路10E在第一时段和第二时段(t41到t43)中，将控制信号S5设置在电压“VDD”上，将控制信号S6设置在电压“VSS”上，并将控制信号S8设置在电压“VDD”上，而在其他时段中，将控制信号S5设置在电压“VSS”上，将控制信号S6设置在电压“VDD”上，并将控制信号S8设置在电压“VSS”上。在第一时段和第二时段中，p型MOS晶体管Qp5和n型MOS晶体管Qn5关断，并且输出端子O变为浮动状态。此外，n型MOS晶体管Qn1的阈值“Vthn(Qn1)”被充电在电容器C3中。

此外，控制电路10E在第一、第二和第六时段(t41到t44)中将控制信号S10设置在电压“VDD”上，将控制信号S11设置在电压“VDD”上，并将控制信号xS11设置在电压“VSS”上，并在其他时段中，将控制信号S10设置在电压“VSS”上，将控制信号S11设置在电压“VSS”上，并将控制信号xS11设置在电压“VDD”上。在第一、第二和第六时段中，传输门(Qp11、Qn11)关断，并且电压“Vin”被输入到节点NE。

下面将参考图15A～图15J来说明图14所示的具有以上配置的电平移动电路LS1A的操作。

图15A～图15J是示出图14所示的电平移动电路LS1A中的某些部分的信号波形示例的图。图15A示出控制信号S1的电压波形。控制信号S3的电压波形对应于该控制信号S1在逻辑上反相后的电压波形。图15B示出控制信号S2的电压波形。控制信号S4的电压波形对应于该控制信号S2在逻辑上反相后的电压波形。图15C示出控制信号S5和S8的电压波形。控制信号S6的电压波形对应于这些控制信号S5和S8在逻辑上反相后的电压波形。图15D示出控制信号S9的电压波形。图15E示出控制信号S10和S11的电压波形。图15F示出输入信号IN的电压波形。图15G示出节点NA的电压V_NA的波形。图15H示出节点NB的电压V_NB的波形。图15I示出节点NE的电压V_NE的波形。图15J示出输出信号O的电压波形。

在第一时段(t41到t42)中，控制电路10E将控制信号S1设置在电压“VDD”上，将控制信号S2设置在电压“VSS”上，将控制信号S3设置在电压“VSS”上，并将控制信号S4设置在电压“VDD”上。鉴于此，n型MOS晶体管Qn3接通，n型MOS晶体管Qn21关断，p型MOS晶体管Qp3接通，并且p型MOS晶体管Qp21关断，因此节点NA被初始化到电压“VSS”，而节点NB被初始化到电压“VDD”。

然后，在第二时段(t42到t43)中，控制电路10E将控制信号S1设置在电压“VSS”上，将控制信号S2设置在电压“VDD”上，将控制信号S3设置在电压“VDD”上，并将控制信号S4设置在电压“VSS”上。鉴于此，n型MOS晶体管Qn3关断，n型MOS晶体管Qn21接通，p型MOS晶体管Qp3关断，并且p型MOS晶体管Qp21接通，因此节点NA的电压V_NA被设置在“VDD-Vthp(Qp1)”上，而节点NB的电压V_NB被设置在“VSS+Vthn(Qn1)”上。

在第一时段和第二时段(t41到t43)中，控制电路10E将控制信号S5设置在电压“VDD”上，并将控制信号S6设置在电压“VSS”上。鉴于此，p型MOS晶体管Qp5和n型MOS晶体管Qn5两者都关断，并且防止了p型MOS晶体管Qp1和n型MOS晶体管Qn1的渗透电流。此外，在此第一时段和第二时段中，控制电路10E将控制信号S8设置在电压“VDD”上。鉴于此，n型MOS晶体管Qn8接通，并且电压“Vthn(Qn1)”被充电在电容器C3中。

接下来，在第六时段(t43到t44)中，控制电路10E将控制信号S1、S2和S5设置在电压“VSS”上，并将控制信号S3、S4和S6设置在电压“VDD”上。鉴于此，所有n型MOS晶体管Qn3和Qn21以及p型MOS晶体管Qp3和Qp21均关断。此外，在第六时段中，控制电路10E将控制信号S8设置在电压“VSS”上，并将控制信号S9设置在电压“VDD”上。鉴于此，n型MOS晶体管Qn8关断，n型MOS晶体管Qn9接通，并且电容器C3的一个端子(在未连接到节点NB的一侧的端子)的电压从“VSS”上升到“VSS+Vin”。这里，当电容器C3的电容值与电容器CB相比足够大(例如3倍或更多)时，节点NB的电压V_NB恰好升高“VSS”和“VSS+Vin”之间的差值(Vin)。即，节点NB的电压向正向一侧移动，即从“VSS+Vthn(Qn1)”移动到“VSS+Vthn(Qn1)+Vin”。鉴于此，n型MOS晶体管Qn1从OFF切换到ON。

在上述第一、第二和第六时段(t41到t44)中，控制电路10E将控制信号S10设置在电压“VDD”上。鉴于此，n型MOS晶体管Qn10在第一、第二和第六时段中接通，并且电压“Vin”被输入到节点NE。

在第六时段(t43到t44)之后，控制电路10E将控制信号S9、S10和S11设置在电压“VSS”上，并将控制信号xS11设置在电压“VDD”上。鉴于此，n型MOS晶体管Qn10关断，传输门(Qp11、Qn11)接通，并且输入信号IN被输入到节点NE。输入信号IN是交替重复电压“Vin”和电压“VSS”的信号。

当输入信号IN为电压“Vin”时，节点NA和NB的电压表现出与第六时段中相同的状态，因此，p型MOS晶体管Qp1关断，n型MOS晶体管Qn1接通。鉴于此，输出信号O变为电压“VSS”。另一方面，当输入信号IN为“VSS”时，节点NA和NB的电压向负向一侧恰好移动电压“Vin”。即，节点NA的电压从“VDD-Vthp(Qp1)”移动到“VDD-Vthp(Qp1)-Vin”，而节点NB的电压从“VSS+Vthn(Qn1)+Vin”移动到“VSS+Vthn(Qn1)”。因此，p型MOS晶体管Qp1接通，n型MOS晶体管Qn1关断，并且输出信号O变为电压“VDD”。

如上所述，根据图14所示的电平移动电路LS1A，在电平移动输出信号O的输出时段(例如图15A～图15J中的时间t44之后)中，输入信号IN被输入到节点NE，并且在用于设置节点NA和NB的电压的时段(t41到t44)中，包括在从“VSS”到“Vin”的电压范围内的与输入信号IN的幅度相对应的预定电压被输入到节点NE。鉴于此，无需向节点NE输入输入信号IN，就可以设置节点NA和NB的电压。即，无论输入信号IN的时序如何，节点NA和NB的电压都可被设置。在图15A～图15J中，第一时段(t41到t42)、第二时段(t42到t43)和第六时段(t43到t44)与输入信号IN的时序相匹配，但是在根据本实施例的电平移动电路中，可以将该时段设置为不依赖于输入信号IN的时序的任何持续时间。这样一来，当可以在不考虑输入信号IN的时序的情况下初始化节点NA和NB的电压时，就可以直接使用电路***中的全局信号(例如***时钟信号)作为输入信号IN，因此，不必生成特殊的时钟信号，并且可以简化电路配置。

接下来，将参考图16说明根据本实施例的电平移动电路的配置的第二示例。

图16所示的配置第二示例的电平移动电路LS1B是这样获得的：在图14所示的电平移动电路中删除p型MOS晶体管Qp7和n型MOS晶体管Qn7，将控制信号S2直接输入到n型MOS晶体管Qn21的栅极，同时将控制信号S4直接输入到p型MOS晶体管Qp21的栅极。

当p型MOS晶体管Qp1的阈值Vthp(Qp1)相对较大，而n型MOS晶体管Qn7和Qn21的阈值Vthn(Qn7)和Vthn(Qn21)相对较小时，即使在节点NA的电压上升到“VDD-Vthp(Qp1)”的情况下，也可以利用栅极电压“VDD”将n型MOS晶体管Qn21驱动到ON。此外，当n型MOS晶体管Qn1的阈值Vthn(Qn1)相对较大，而p型MOS晶体管Qp7和Qp21的阈值Vthp(Qp7)和Vthp(Qp21)相对较小时，即使在节点NB的电压下降到“VSS+Vthn(Qn1)”的情况下，也可以利用栅极电压“VSS”将p型MOS晶体管Qp21驱动到ON。在该配置的第二示例中，通过省略图16所示的用于自举操作的晶体管(Qn7、Qp7)，可以简化电路配置。

接下来，将参考图17说明根据本实施例的电平移动电路的配置的第三示例。

图17所示的配置的第三示例的电平移动电路LS2A是这样获得的：改变图14所示的电平移动电路LS1A中的电容器C3和n型MOS晶体管Qn10的连接配置，并用控制电路10F替代控制电路10E。其余配置与图14所示的电平移动电路LS1A的配置相同。

电容器C3的一端连接到节点NA，其另一端连接到n型MOS晶体管Qn8的漏极和n型MOS晶体管Qn9的源极。

n型MOS晶体管Qn10的漏极连接到节点NE，其源极连接到电源线VSS，其栅极接收控制信号S10作为输入。

控制电路10F交换控制电路10E中的控制信号S8和S9的时序。即，控制电路10F输出的作为控制信号S9的信号在控制电路10E中是作为控制信号S8输出的，而控制电路10F输出的作为控制信号S8的信号在控制电路10E中是作为控制信号S9输出的。控制电路10F中的其他控制信号的时序与控制电路10E中的时序相同。

图18A～图18J是示出图17所示的电平移动电路LS2A中的某些部分的信号波形示例的图。图18A到图18J的信号波形对应于图15A到图15J的信号波形。在图17所示的电平移动电路LS2A中，在第一时段和第二时段(t41到t43)中，控制电路10F将控制信号S9设置在电压“VDD”上并将控制信号S8设置在电压“VSS”上。鉴于此，n型MOS晶体管Qn9接通，n型MOS晶体管Qn8关断，并且电压“VDD-Vthp(Qp1)”被充电在电容器C3中。

接下来，在第六时段(t43到t44)中，控制电路10F将控制信号S9设置在电压“VSS”上并将控制信号S8设置在电压“VDD”上。鉴于此，n型MOS晶体管Qn9关断，n型MOS晶体管Qn8接通，并且电容器C3的一个端子(在未连接到节点NA的一侧的端子)的电压从“VSS+Vin”下降到“VSS”。这里，当电容器C3的电容值与电容器C相比足够大(例如3倍或更多)时，节点NA的电压V_NA恰好下降“VSS+Vin”和“VSS”之间的差值(Vin)。即，节点NA的电压朝着负向一侧从“VDD-Vthp(Qp1)”移动到“VDD-Vthp(Qp1)-Vin”。鉴于此，p型MOS晶体管Qp1从OFF切换到ON。

在上述第一、第二和第六时段(t41到t44)中，控制电路10F将控制信号S10设置在电压“VDD”上。鉴于此，在第一、第二和第六时段中，n型MOS晶体管Qn10接通，并且电压“VSS”被输入到节点NE。

在第六时段(t43到t44)之后，控制电路10F将控制信号S9、S10和S11设置在电压“VSS”上并将控制信号xS11设置在电压“VDD”上。鉴于此，n型MOS晶体管Qn10关断，传输门(Qp11、Qn11)接通，并且输入信号IN被输入到节点NE。输入信号IN是交替重复电压“Vin”和电压“VSS”的信号。

当输入信号IN具有电压“Vin”时，节点NA和NB的电压表现出与第六时段中相同的状态，因此，p型MOS晶体管Qp1接通，而n型MOS晶体管Qn1关断。鉴于此，输出信号O变为电压“VDD”。另一方面，当输入信号IN为“VDD”时，节点NA和NB的电压朝着正向一侧恰好移动电压“Vin”。即，节点NA的电压从“VDD-Vthp(Qp1)-Vin”移动到“VDD-Vthp(Qp1)”，而节点NB的电压从“VSS+Vthn(Qn1)”移动到“VSS+Vthn(Qn1)+Vin”。因此，n型MOS晶体管Qn1接通，p型MOS晶体管Qp1关断，并且输出信号O变为电压“VSS”。

接下来，将参考图19来说明根据本实施例的电平移动电路的配置的第四示例。

图19所示的配置的第四示例的电平移动电路LS2B是这样获得的：删除图17所示的电平移动电路LS2A中的p型MOS晶体管Qp7和n型MOS晶体管Qn7，并且将控制信号S2直接输入到n型MOS晶体管Qn21的栅极，同时将控制信号S4直接输入到p型MOS晶体管Qp21的栅极。

以与图16所示配置的第二示例的电平移动电路LS1B相同的方式，当p型MOS晶体管Qp1和n型MOS晶体管Qn1的阈值电压相对较大，而n型MOS晶体管Qn7和Qn21以及p型MOS晶体管Qp7和Qp21的阈值相对较小时，即使不执行自举操作，也可以将n型MOS晶体管Qn21和p型MOS晶体管Qp21驱动到ON。在该配置的第四示例中，如图19所示，通过省略用于自举操作的晶体管(Qn7、Qp7)，可以简化电路配置。

第十实施例

接下来，将说明本发明的第十实施例。

第十实施例涉及通过使用上述实施例的电平移动电路而配置出的移位寄存器。

图20是示出根据第十实施例的移位寄存器的配置示例的图。图20所示的移位寄存器具有多个级联的移动级SR1_1、SR1_2、SR1_3等等。

移动级(SR1_1、SR1_2、SR1_3等等)具有用于控制信号S1、S2、S58和S9的输入端子和用于时钟信号CK的输入端子，同时，它还具有用于在电平上移动了的输出信号OUT的输出端子和用于来自前级的输入信号PR的输入端子。

移动级(SR1_1、SR1_2、SR1_3等等)中用于控制信号S1、S2、S58和S9的输入端子接收控制信号S1、S2、S58和S9作为公共输入。

奇数移动级(SR1_1、SR1_3、SR1_5等等)中用于时钟信号CK的端子接收时钟信号CK1作为公共输入。时钟信号CK1是交替重复电压“Vin”和电压“VSS”的信号。在偶数移动级(SR1_2、SR1_4、SR1_6等等)处用于时钟信号CK的端子接收时钟信号xCK1作为公共输入，该时钟信号xCK1是通过使时钟信号CK1的逻辑反相而形成的。

换句话来说明，两个级联连接的移动级SR1_i和SR1_(i+1)接收具有彼此相反的相位的时钟信号作为输入。注意。“i”指示自然数。

移动级SR1_(i+1)中用于输入信号PR的输入端子接收移动级SR1_i的输出信号OUT作为输入。此外，初始级(SR1_1)中用于输入信号PR的输入端子接收开始信号ST作为输入。

移动级SR1_i的输出信号OUT被输出，作为移位寄存器的第i级输出信号O_i。

下面将说明图20所示的移位寄存器中的移动级的配置的某些示例。

图21是示出图20所示的移位寄存器中的移动级的配置的第一示例的图。图21所示的移动级SR1A具有电平移动电路LS1、反相器电路INV1到INV4、NOR电路U1、p型MOS晶体管Qp101和n型MOS晶体管Qn101和Qn102。

NOR电路U1是本发明的检测电路的实施例。由p型MOS晶体管Qp101和n型MOS晶体管Qn101和Qn102配置而成的电路是本发明的输出电路的实施例。

当从NOR电路U1输出的信号处于低电平(VSS)时，电平移动电路LS1移动包括在时钟信号CK的一个周期中的脉冲信号的电平，并将其输出。电平移动电路LS1具有与例如图14所示的电平移动电路LS1A或图16所示的电平移动电路LS1B相同的配置。注意，控制信号是从外部提供的，因此省略了控制电路10E。

NOR电路U1计算来自移动级SR1A的前级的输入信号PR和移动级SR1A的输出信号OUT的或非(inverted OR)逻辑，并将其输出，作为控制信号S10和S11。在从前级输入高电平(VDD)的脉冲作为输入信号PR的时段中以及向下一级输出高电平(VDD)的脉冲作为输出信号OUT的时段中，NOR电路U1的输出信号变为低电平(VSS)。

n型MOS晶体管Qn101和p型MOS晶体管Qp101并联连接，并配置为传输门。该传输门被连接在用于电平移动电路LS1的输出信号O的端子和用于移动级SR1A的输出信号OUT的端子之间。控制信号S5被输入到p型MOS晶体管Qp101的栅极，而控制信号S6被输入到n型MOS晶体管Qn101的栅极。

n型MOS晶体管Qn102被连接在移动级SR1A的输出信号OUT的端子和电源线VSS之间。控制信号S5被输入到n型MOS晶体管Qn102的栅极。

反相器INV1使输入到移动级SR1A的控制信号S1的逻辑反相，并生成控制信号S3。反相器INV2使输入到移动级SR1A的控制信号S2的逻辑反相，并生成控制信号S4。反相器INV3使输入到移动级SR1A的控制信号S58的逻辑反相，并生成控制信号S6。反相器INV4使从NOR电路U1输出的控制信号S11的逻辑反相，并生成控制信号xS11。

输入到移动级SR1A的时钟信号CK(CK1或xCK1)作为输入信号IN被输入到电平移动电路LS1。输入到移动级SR1A的控制信号S58作为控制信号S5和S8被输入到电平移动电路LS1。输入到移动级SR1A的控制信号S9照原样被输入到电平移动电路LS1作为控制信号S9。

在图21所示的移动级SR1A中，当控制信号S58处于高电平(VDD)时，由n型MOS晶体管Qn101和p型MOS晶体管Qp101配置而成的传输门关断，而n型MOS晶体管Qn102接通。即，在节点NA和NB的电压尚未完成设置并且电平移动电路LS1的输出信号O处于不稳定的状态的时段中，恒定电压VSS被输出到下一级。另一方面，当控制信号S58处于低电平(VSS)时，传输门(Qp101、Qn101)接通，而n型MOS晶体管Qn102关断。即，在节点NA和NB的电压已完成设置并且电平移动电路LS1的输出信号O被设置到高电平或低电平的时段中，电平移动电路LS1的输出信号O被输出到下一级。

接下来，将说明移动级的配置的第二示例。

图22是示出图20所示的移位寄存器中的移动级的配置的第二示例的图。图22所示的移动级SR1B具有与图21所示的移动级SR1A相同的配置。两者之间的差异在于被输入到p型MOS晶体管Qp101和n型MOS晶体管Qn101的栅极的控制信号。即，在移动级SR1B中，控制信号S11被输入到p型MOS晶体管Qp101和n型MOS晶体管Qn102的栅极，而控制信号xS11被输入到n型MOS晶体管Qn101的栅极。

根据移动级SR1B，当控制信号S11处于高电平(VDD)而控制信号xS11处于低电平(VSS)时，由n型MOS晶体管Qn101和p型MOS晶体管Qp101配置而成的传输门关断，而n型MOS晶体管Qn102接通。即，当在电平移动电路LS1中不执行电平移动操作的时段中，恒定电压VSS被输出到下一级。另一方面，当控制信号S11处于低电平(VSS)而控制信号xS11处于高电平(VDD)时，传输门(Qp101、Qn101)接通，而n型MOS晶体管Qn102关断。即，当在电平移动电路LS1中执行电平移动操作的时段中，电平移动电路LS1的输出信号O被输出到下一级。

接下来，将说明移动级的配置的第三示例。

图23是示出图20所示的移位寄存器中的移动级的配置的第三示例的图。图23所示的移动级SR1C是这样获得的：用下面将说明的LS1′(LS1C或LS1D)代替图22所示的移动级SR1B中的电平移动电路LS1(LS1A或LS1B)，并且还添加OR电路U2。其余配置与移动级SR1B的配置相同。

图24是示出电平移动电路LS1′的配置的第一示例的图。图24所示的电平移动电路LS1C是通过向图14所示的电平移动电路LS1A添加p型MOS晶体管Qp12而获得的。其余组件与电平移动电路LS1A相同。p型MOS晶体管Qp12被***到连接p型MOS晶体管Qp1的源极和电源线VDD的路线中，并且其栅极接收控制信号CUT作为输入。

图25是示出电平移动电路LS1′的配置的第二示例的图。图25所示的电平移动电路LS1D是通过向图16所示的电平移动电路LS1B添加p型MOS晶体管Qp12而获得的。其余组件与电平移动电路LS1B相同。以与电平移动电路LS1C相同的方式，p型MOS晶体管Qp12被***到连接p型MOS晶体管Qp1的源极和电源线VDD的路线中，并且其栅极接收控制信号CUT作为输入。

在图23所示的移动级SR1C中，NOR电路U2计算控制信号S5和控制信号xS11的或非逻辑，并将计算结果作为控制信号CUT提供到电平移动电路LS1′。

当控制信号S5处于高电平(VDD)或控制信号xS11处于高电平(VDD)时，从NOR电路U2输出的控制信号CUT变为低电平(VSS)，并且p型MOS晶体管Qp12接通。即，在节点NA和NB的电压被设置的时段以及在电平移动电路LS1′中执行电平移动操作的时段中，p型MOS晶体管Qp1的源极被连接到电源线VDD。另一方面，当控制信号S5处于低电平(VSS)并且控制信号xS11处于低电平(VSS)时，从NOR电路U2输出的控制信号CUT变为高电平(VDD)，并且p型MOS晶体管Qp12关断。即，在节点NA和NB的电压未被设置的时段以及在电平移动电路LS1′中未执行电平移动操作的时段中，p型MOS晶体管Qp1的源极与电源线VDD之间的连接被断开。据此，当不需要在p型MOS晶体管Qp1中传递电流时，通过断开p型MOS晶体管Qp1的源极与电源线VDD之间的连接，抑制了在p型MOS晶体管Qp1中流动的无用的泄漏电流。

接下来，将参考图26A～图26J来说明根据本实施例的具有以上配置的移位寄存器的操作。

图26A～图26J是示出根据本实施例的移位寄存器中的某些部分的信号波形示例的图。图26A示出了控制信号S1的电压波形。图26B示出了控制信号S2的电压波形。图26C示出了控制信号S58的电压波形。图26D示出了控制信号S9的电压波形。图26E示出了时钟信号CK1的电压波形。图26F示出了开始信号ST的电压波形。图26G示出了在第一级中的移动级SR1_1内生成的控制信号S11的电压波形。图26H示出了第一级中的移动级SR1_1的输出信号O_1。图26I示出了在第二级中的移动级SR1_2内生成的控制信号S11的电压波形。图26J示出了第二级中的移动级SR1_2的输出信号O_2。

在图26A～图26J示出的时间t51到t54的时段中，通过与图15A～图15J所示的时间t41到t44中相同的操作，包括在每个移动级(SR1_1、SR1_2等等)中的电平移动电路LS1(LS1′)被初始化。即，在第一时段(t51到t52)中，节点NA被设置在电压“VSS”上，节点NB被设置在电压“VDD”上。在第二时段(t52到t53)中，节点NA被设置在电压“VDD-Vthp(Qp1)”上，而节点NB被设置在电压“VSS+Vthn(Qn1)”上。在第六时段(t53到t54)中，节点NB被设置在电压“VSS+Vthn(Qn1)+Vin”上。

在执行移动操作之前的初始状态中，假设移动级(SR1_1、SR1_2等等)的所有输入信号PR和输出信号OUT都已变成低电平(VSS)。在此情况下，移动级的输入信号PR和输出信号OUT变成低电平(VSS)，因此在移动级内的NOR电路U1处生成的所有控制信号S10和S11变为高电平(VDD)。当控制信号S10和S11变为高电平时，电压“Vin”被提供到电平移动电路的节点NE。当节点NE变为电压“Vin”时，如图15A～图15J所示，除了在用于设置节点NA和NB的电压的第一和第二时段(t51到t53)期间之外，输出信号O变为低电平(VSS)。在用于设置节点NA和NB的电压的第一和第二时段(t51到t53)期间，通过关断连接到电平移动电路的输出端的传输门(Qn101、Qp101)以及接通n型MOS晶体管Qn102，移动级的输出信号OUT变为低电平(VSS)。据此，在执行移动操作之前的初始状态中，移动级的输入/输出信号被保持在低电平(VSS)上。

当在时间t51到t54时的电平移动电路的初始化结束时，高电平(VDD)脉冲被输入到移位寄存器的第一级中的移动级SR1_1作为开始信号ST。该脉冲被生成为在时钟信号CK1从高电平(VDD)到低电平(VSS)的下降时刻(t56)成为高电平(VDD)，并且具有比时钟信号CK1的一个周期的时段更短的脉冲宽度(t55到t57)，例如如图26F所示。

当开始信号ST变为高电平(VDD)时，在包括在第一级中的移动级SR1_1中的NOR电路U1中生成低电平(VSS)的控制信号S11(图26G)。当控制信号S11变为低电平(VSS)时，时钟信号CK1被输入到包括在第一级的移动级SR1_1中的电平移动电路LS1(LS1′)的节点NE。当时钟信号CK1在时间t56从高电平(Vin)下降到低电平(VSS)时，电平移动电路LS1(LS1′)的输出信号OUT(＝“O_1”)从低电平(VSS)上升到高电平(VDD)(图26H)。

当第一级中的移动级SR1_1输出信号O_1变为高电平(VDD)时，在包括在第二级的移动级SR1_2中的NOR电路U1中生成低电平(VSS)的控制信号S11(图26I)。当控制信号S11变为低电平(VSS)时，时钟信号xCK1被输入到包括在第二级的移动级SR1_2中的电平移动电路LS1(LS1′)的节点NE。在时间t56之后时钟信号xCK1变为高电平(Vin)，因此电平移动电路LS1(LS1′)的输出信号OUT(＝“O_2”)变为低电平(VSS)(图26J)。

即使当开始信号ST的高电平(VDD)脉冲在时间t57处结束时，高电平(VDD)的输出信号OUT也被输入到第一级的移动级SR1_1中的NOR电路U1，因此之后NOR电路U1的输出信号(控制信号S11)被保持在低电平(VSS)(图26G)。鉴于此，在第一级的移动级SR1_1中电平移动操作继续，并且输出信号O_1保持在高电平上(图26H)。

当时钟信号CK1在时间t58处从低电平(VSS)上升到高电平(Vin)时，第一级的移动级SR1_1中的电平移动电路LS1(LS1′)的输出信号OUT从高电平(VDD)下降到低电平(VSS)。当输出信号OUT变为低电平(VSS)时，NOR电路U1的所有输入信号都变为低电平(VSS)，因此从NOR电路U1输出的控制信号S11变为高电平(VDD)。当控制信号S11变为高电平(VDD)时，电平移动电路LS1(LS1′)中的电平移动操作被中止，并且此后，即使在时钟信号CK1从高电平(Vin)下降到低电平(VSS)时，第一级中的移动级SR1_1的输出信号O_1也照原样保持在低电平(VSS)上。

另一方面，当时钟信号xCK1在时间t58处从高电平(Yin)下降到低电平(VSS)时，接收该时钟信号xCK1作为输入的移动级SR1_2的输出信号O_2从低电平(VSS)上升到高电平(VDD)(图26J)。利用变为高电平(VDD)的输出信号O_2，包括在第二级的移动级SR1_2中的NOR电路U1的输出信号(控制信号S11)随后被保持在低电平(VSS)上，并且电平移动操作继续。此后，利用相同操作，高电平的脉冲信号以与时钟信号CK1和xCK1同步的方式被相继传播到后级中的移动级。

如上所述，根据本实施例，移位寄存器可通过使用在前述实施例中说明的电平移动电路来配置。因此，可以在执行稳定的电平移动操作的同时实现移位寄存器的功能，而不会受到晶体管的阈值电压变动所影响。

此外，根据本实施例，可以使配置每一级的电平移动电路中的泄漏电流非常小，因此可以大大减少功耗。

具体而言，当使用通过图24或图25所示的电平移动电路LS1′配置的移动级SR1C时，对于无需在p型MOS晶体管Qp1中传递电流的时段(电平移动电路LS1′的输入信号PR和输出信号OUT变为不带脉冲的低电平，并且控制信号S5处于低电平的时段，对于该时段，节点NA和NB的电压不被设置)，p型MOS晶体管Qp12关断，并且p型MOS晶体管Qp1和电源线VDD之间的连接被断开。鉴于此，即使在节点NA和NB的电压由于突发噪声而变得不稳定的情况下，也可以利用p型MOS晶体管Qp12来有效地阻止电源电压等的波动以及在p型MOS晶体管Qp1中流动的泄漏电流。

此外，根据本实施例，配置每个移动级的电平移动电路即使利用幅度小于晶体管阈值的信号也能够执行电平移动操作，因此电路可以利用具有很小幅度的时钟信号来操作。

注意，在以上实施例中，生成控制信号S3、S4和S6的反相器INV1到INV3是在单独的移动级中提供的，但是这些反相器电路也可以由多个移动级共享。鉴于此，可以减少电路元件。

此外，在以上实施例中需要四个控制信号(S1、S2、S58、S9)来初始化电平移动电路，但是这些控制信号中的某些可基于其他控制信号来生成。

图27是示出用于基于控制信号S1和S9来生成控制信号S2和S58的电路的示例的图。图27所示的电路具有反相器电路INV30到INV33、NAND电路U30、p型MOS晶体管Qp201和n型MOS晶体管Qn201。

反相器电路INV30使控制信号S1的逻辑反相。

p型MOS晶体管Qp201的源极被连接到电源线VDD，其漏极被连接到节点NF，其栅极被连接到反相器电路30的输出端。n型MOS晶体管Qn201的源极连接到电源线VSS，其漏极连接到节点NF，其栅极接收控制信号S9作为输入。

反相器电路INV31和INV32的输入端和输出端以环的形式彼此连接。以这种环形状态连接的反相器电路INV31和INV32的第一端(在图27的示例中是反相器电路INV32的输出端)被连接到节点NF。控制信号S58在该节点NF处生成。

NAND电路U30计算反相器电路INV30的输出信号(控制信号xS1)和节点NF的信号(控制信号S58)的与非(inverted AND)逻辑。反相器电路INV33使NAND电路U30的输出信号的逻辑反相，并输出结果作为控制信号S2。

图28A～图28D是示出图27所示的电路中的某些部分的信号波形示例的图。当在时间t61处控制信号S1变为高电平并且控制信号S9变为低电平时，p型MOS晶体管Qp201接通，而n型MOS晶体管Qn201关断，因此，控制信号S58变为高电平(图28C)。此外，在此时，反相器电路INV30的输出信号处于低电平，因此控制信号S2变为低电平。当控制信号S1在时间t62处变为低电平时，p型MOS晶体管Qp201关断。此时，节点NF的电压被以环的形式连接的反相器电路INV31和INV32所保持，因此节点NF的电压被保持在高电平上。此外，NAND电路U30的两个输入信号都变为高电平，因此控制信号S2变为高电平。当控制信号S9在时间t63处变为低电平时，n型MOS晶体管Qn201接通，因此控制信号S58变为低电平。此外，此时低电平的控制信号S58被输入到NAND电路U30，因此控制信号S2也变为低电平。

这样一来，根据图27所示的电路，通过基于控制信号S1和S9生成控制信号S2和S58，可以减小从外部提供的用于控制移位寄存器的信号的数目。

第十一实施例

接下来，将说明本发明的第十一实施例。

图29是示出根据第十一实施例的移位寄存器的配置示例的图。图29所示的移位寄存器具有多个级联连接的移动级SR2_1、SR2_2、SR2_3等等。

移动级(SR2_1、SR2_2、SR2_3等等)具有用于控制信号S1、S2、S59和S8的输入端子和用于时钟信号CK的输入端子，同时，它还具有用于电平移动输出信号OUT的输出端子和用于来自前级的输入信号PR的输入端子。

移动级(SR2_1、SR2_2、SR2_3等等)中用于控制信号S1、S2、S59和S8的输入端子接收控制信号S1、S2、S59和S8作为公共输入。

奇数移动级(SR2_1、SR2_3、SR2_5等等)中用于时钟信号CK的端子接收时钟信号CK1作为公共输入。偶数移动级(SR2_2、SR2_4、SR2_6等等)中用于时钟信号CK的端子接收时钟信号xCK1作为公共输入。

换句话说，具有彼此相反的相位的时钟信号被输入到两个级联连接的移动级SR2_i和SR2_(i+1)中。

移动级SR2_(i+1)中用于输入信号PR的输入端子接收移动级SR2_i的输出信号OUT作为输入。此外，移动级(SR2_1)中用于输入信号PR的输入端子接收开始信号ST作为输入。

移动级SR2_i的输出信号OUT成为移位寄存器的第i级的输出信号O_i。

下面将说明图29所示的移位寄存器中的移动级的配置的某些示例。

图30是示出图29所示的移位寄存器中的移动级的配置的第一示例的图。图30所示的移动级SR2A具有电平移动电路LS2、反相器电路INV1到INV4、NAND电路U3、p型MOS晶体管Qp101和Qp102以及n型MOS晶体管Qn101。

NAND电路U3是本发明的检测电路的实施例。由p型MOS晶体管Qp101和Qp102以及n型MOS晶体管Qn101配置而成的电路是本发明的输出电路的实施例。

在从NAND电路U3输出的信号处于高电平(VDD)时，电平移动电路LS2移动包括在时钟信号CK的一个周期中的脉冲信号的电平，并将结果输出。电平移动电路LS2具有与例如图17所示的电平移动电路LS2A或图19所示的电平移动电路LS2B相同的配置。注意，控制信号是从外部提供的，因此省略了控制电路10F。

NAND电路U3计算来自移动级SR2A的前级的输入信号PR和移动级SR2A的输出信号OUT的与非逻辑，并将其输出，作为控制信号xS11。在从前级输入低电平(VSS)的脉冲作为输入信号PR的时段中以及在向下一级输出低电平(VSS)的脉冲作为输出信号OUT的时段中，NAND电路U3的输出信号变为高电平(VDD)。

n型MOS晶体管Qn101和p型MOS晶体管Qp101并联连接，并配置为传输门。该传输门被连接在用于电平移动电路LS2的输出信号O的端子和用于移动级SR2A的输出信号OUT的端子之间。p型MOS晶体管Qp101的栅极接收控制信号S5作为输入，而n型MOS晶体管Qn101的栅极接收控制信号S6作为输入。

p型MOS晶体管Qp102被连接在移动级SR2A的输出信号OUT的端子和电源线VDD之间。p型MOS晶体管Qp102的栅极接收控制信号S6作为输入。

反相器电路INV1使输入到移动级SR2A的控制信号S1的逻辑反相，并生成控制信号S3。反相器电路INV2使输入到移动级SR2A的控制信号S2的逻辑反相，并生成控制信号S4。反相器电路INV3使输入到移动级SR2A的控制信号S59的逻辑反相，并生成控制信号S6。反相器电路INV4使从NAND电路U3输出的控制信号xS11的逻辑反相，并生成控制信号S10和S11。

输入到移动级SR2A的时钟信号CK(CK1或xCK1)被输入到电平移动电路LS2作为输入信号IN。输入到移动级SR2A的控制信号S59作为控制信号S5和S9被输入到电平移动电路LS2。输入到移动级SR2A的控制信号S8照原样被输入到电平移动电路LS2作为控制信号S8。

在图30所示的移动级SR2A中，当控制信号S59处于高电平(VDD)时，由n型MOS晶体管Qn101和p型MOS晶体管Qp101配置而成的传输门关断，而p型MOS晶体管Qp102接通。即，在节点NA和NB的电压尚未完成设置并且电平移动电路LS2的输出信号O处于不稳定的状态的时段中，恒定电压VSS被输出到下一级。另一方面，当控制信号S59处于低电平(VSS)时，传输门(Qp101、Qn101)接通，而p型MOS晶体管Qp102关断。即，在节点NA和NB的电压已完成设置并且电平移动电路LS2的输出信号O被设置到高电平或低电平的时段中，电平移动电路LS1的输出信号O被输出到下一级。

接下来，将说明移动级的配置的第二示例。

图31是示出图29所示的移位寄存器中的移动级的配置的第二示例的图。图31所示的移动级SR2B具有与图30所示的移动级SR2A类似的配置。两者之间的差异在于被输入到p型MOS晶体管Qp101和Qp102以及n型MOS晶体管Qn101的栅极的控制信号。即，在移动级SR2B中，控制信号xS11被输入到n型MOS晶体管Qn101和p型MOS晶体管Qp102的栅极，而控制信号S11被输入到p型MOS晶体管Qp101的栅极。

根据移动级SR2B，当控制信号S11处于高电平(VDD)而控制信号xS11处于低电平(VSS)时，由n型MOS晶体管Qn101和p型MOS晶体管Qp101配置而成的传输门关断，而p型MOS晶体管Qp102接通。即，当在电平移动电路LS2中不执行电平移动操作的时段中，恒定电压VSS被输出到下一级。另一方面，当控制信号S11处于低电平(VSS)而控制信号xS11处于高电平(VDD)时，传输门(Qp101、Qn101)接通，而p型MOS晶体管Qp102关断。即，当在电平移动电路LS2中执行电平移动操作的时段中，电平移动电路LS2的输出信号O被输出到下一级。

接下来，将说明移动级的配置的第三示例。

图32是示出图29所示的移位寄存器中的移动级的配置的第三示例的图。图32所示的移动级SR2C是这样获得的：用下面将说明的LS2′(LS2C或LS2D)代替图31所示的移动级SR2B中的电平移动电路LS2(LS2A或LS2B)，并且还添加NAND电路U4。其余配置与移动级SR2B的配置相同。

图33是示出电平移动电路LS2′的配置的第一示例的图。图33所示的电平移动电路LS2C是通过向图17所示的电平移动电路LS2A添加n型MOS晶体管Qn12而获得的。其余组件与电平移动电路LS2A相同。n型MOS晶体管Qn12被***到连接n型MOS晶体管Qn1的源极和电源线VSS的路线中，并且控制信号CUT被输入到其栅极。

图34是示出电平移动电路LS2′的配置的第二示例的图。图34所示的电平移动电路LS2D是通过向图19所示的电平移动电路LS2B添加n型MOS晶体管Qn12而获得的。其余组件与电平移动电路LS2B相同。以与电平移动电路LS2C相同的方式，n型MOS晶体管Qn12被***到连接n型MOS晶体管Qn1的源极和电源线VSS的路线中，并且其栅极接收控制信号CUT作为输入。

NAND电路U4计算控制信号S6和控制信号S11的与非逻辑，并将计算结果作为控制信号CUT提供到电平移动电路LS2′。

当控制信号S6处于低电平(VSS)或控制信号S11处于低电平(VSS)时，从NAND电路U4输出的控制信号CUT变为高电平(VDD)，并且n型MOS晶体管Qn12接通。即，在节点NA和NB的电压被设置的时段以及在电平移动电路LS2′中执行电平移动操作的时段中，n型MOS晶体管Qn1的源极被连接到电源线VSS。另一方面，当控制信号S6处于高电平(VDD)并且控制信号S11处于高电平(VDD)时，从NAND电路U4输出的控制信号CUT变为低电平(VSS)，并且n型MOS晶体管Qn12关断。即，在节点NA和NB的电压未被设置的时段以及在电平移动电路LS2′中未执行电平移动操作的时段中，n型MOS晶体管Qn1的源极与电源线VSS之间的连接被断开。据此，当不需要在n型MOS晶体管Qn1中传递电流时，通过断开n型MOS晶体管Qn1的源极与电源线VSS之间的连接，抑制了在n型MOS晶体管Qn1中流动的无用的泄漏电流。

接下来，将参考图35A～图35J来说明根据本实施例的具有以上配置的移位寄存器的操作。

图35A～图35J是示出根据本实施例的移位寄存器中的某些部分的信号波形示例的图。图35A示出了控制信号S1的电压波形。图35B示出了控制信号S2的电压波形。图35C示出了控制信号S59的电压波形。图35D示出了控制信号S8的电压波形。图35E示出了时钟信号CK1的电压波形。图35F示出了开始信号ST的电压波形。图35G示出了在第一级中的移动级SR2_1内生成的控制信号S11的电压波形。图35H示出了第一级中的移动级SR2_1的输出信号O_1。图35I示出了在第二级中的移动级SR2_2内生成的控制信号S11的电压波形。图35J示出了第二级中的移动级SR2_2的输出信号O_2。

在图35A～图35J示出的时间t71到t74的时段中，通过与图18A～图18J所示的时间t41到t44处相同的操作，包括在每个移动级(SR2_1、SR2_2等等)中的电平移动电路LS2(LS2′)被初始化。即，在第一时段(t71到t72)中，节点NA被设置在电压“VSS”上，节点NB被设置在电压“VDD”上。在第二时段(t72到t73)中，节点NA被设置在电压“VDD-Vthp(Qp1)”上，而节点NB被设置在电压“VSS+Vthn(Qn1)”上。在第六时段(t73到t74)中，节点NA被设置在电压“VDD-Vthp(Qp1)-Vin”上。

在执行移动操作之前的初始状态中，假设移动级(SR2_1、SR2_2等等)的所有输入信号PR和输出信号OUT都已变成高电平(VDD)。在此情况下，移动级的输入信号PR和输出信号OUT变成高电平(VDD)，因此在移动级内生成的控制信号S10和S11变为高电平(VDD)。当控制信号S10和S11变为高电平时，电压“VSS”被提供到电平移动电路的节点NE。当节点NE变为电压“VSS”时，如图18A～图18J所示，除了用于设置节点NA和NB的电压的第一和第二时段(t71到t73)之外，输出信号O变为高电平(VDD)。在用于设置节点NA和NB的电压的第一和第二时段(t71到t73)期间，通过关断连接到电平移动电路的输出端的传输门(Qn101、Qp101)以及接通p型MOS晶体管Qp102，移动级的输出信号OUT变为高电平(VDD)。据此，在执行移动操作之前的初始状态中，移动级的输入/输出信号被保持在高电平(VDD)上。

当在时间t71到t74处的电平移动电路初始化结束时，低电平(VSS)脉冲被输入到移位寄存器的第一级中的移动级SR2_1作为开始信号ST。该脉冲被生成为在时钟信号CK1从低电平(VSS)上升到高电平(VDD)时(t76)成为低电平(VSS)，例如如图35F所示，并且该脉冲具有比时钟信号CK1的一个周期的时段更短的脉冲宽度(t75到t77)。

当开始信号ST变为低电平(VSS)时，在包括在第一级的移动级SR2_1中的NAND电路U3中生成高电平(VDD)的控制信号xS11，并且控制信号S11变为低电平(图35G)。当控制信号S11变为低电平(VSS)时，时钟信号CK1被输入到包括在第一级的移动级SR2_1中的电平移动电路LS2(LS2′)的节点NE。当时钟信号CK1在时间t76时从低电平(VSS)上升到高电平(VDD)时，电平移动电路LS2(LS2′)的输出信号OUT(＝“O_1”)从高电平(VDD)下降到低电平(VSS)(图35H)。

当第一级中的移动级SR2_1的输出信号O_1变为低电平(VSS)时，在第二级的移动级SR2_2中生成高电平(VDD)的控制信号xS11，并且控制信号S11变为低电平(VSS)(图35I)。当控制信号S11变为低电平(VSS)时，时钟信号xCK1被输入到包括在第二级的移动级SR2_2中的电平移动电路LS2(LS2′)的节点NE。在时间t76之后时钟信号xCK1变为低电平(VSS)，因此电平移动电路LS2(LS2′)的输出信号OUT(＝“O_2”)变为高电平(VDD)(图35J)。

即使当开始信号ST的低电平(VSS)脉冲在时间t77处结束时，低电平(VSS)的输出信号OUT也被输入到第一移动级SR2_1中的NAND电路U3，因此NAND电路U3的输出信号(控制信号xS11)随后被保持在高电平(VDD)上，并且控制信号S11被保持在低电平上(图35G)。鉴于此，在第一移动级SR2_1中，电平移动操作继续，并且输出信号O_1被保持在低电平上(图35H)。

当时钟信号CK1在时间t78处从高电平(Vin)下降到低电平(VSS)时，第一移动级SR2_1中的电平移动电路LS2(LS2′)的输出信号OUT从低电平(VSS)上升到高电平(VDD)。当输出信号OUT变为高电平(VDD)时，NAND电路U3的所有输入信号都变为高电平(VDD)，因此从NAND电路U3输出的控制信号xS11变为低电平(VSS)，并且控制信号S11变为高电平(VDD)。鉴于此，电平移动电路LS2(LS2′)中的电平移动操作被中止。此后，即使时钟信号CK1从低电平(VSS)上升到高电平(VDD)，第一级中的移动级SR2_1的输出信号O_1也照原样被保持在高电平(VDD)上。

另一方面，当时钟信号xCK1在时间t78处从低电平(VSS)上升到高电平(VDD)时，接收该时钟信号xCK1作为输入的移动级SR2_2的输出信号O_2从高电平(VDD)下降到低电平(VSS)(图35J)。利用变为低电平(VSS)的输出信号O_2，包括在第二移动级SR2_2中的NAND电路U3的输出信号(控制信号xS11)随后被保持在高电平(VDD)上，并且控制信号S11被保持在低电平(VSS)上(图35I)。因此，在第二移动级SR2_2中电平移动操作继续。此后，低电平的脉冲以与时钟信号CK1和xCK1同步的方式被相继传播到后面的移动级。

如上所述，根据本实施例，移位寄存器可通过使用在前述实施例中说明的电平移动电路来配置，因此，以与第十实施例相同的方式，可以在执行稳定的电平移动操作的同时实现移位寄存器的功能，而不会受到晶体管的阈值电压变动所影响。

此外，根据本实施例，可以使配置每个移动级的电平移动电路中的泄漏电流非常小，因此可以大大减少功耗。具体而言，当利用图33或图34所示的电平移动电路LS2′配置的移动级SR2C被使用时，在无需在n型MOS晶体管Qn1中传递电流的时段(电平移动电路LS2′的输入信号PR和输出信号OUT变为不带脉冲的高电平，并且控制信号S6处于高电平的时段，对于该时段，节点NA和NB的电压不被设置)中，n型MOS晶体管Qn12关断，并且n型MOS晶体管Qn1和电源线VDD之间的连接被断开。鉴于此，即使在节点NA和NB的电压由于突发噪声而变得不稳定的情况下，也可以利用n型MOS晶体管Qn12来有效地阻止电源电压等的波动以及在n型MOS晶体管Qn1中流动的泄漏电流。

此外，根据本实施例，配置每个移动级的电平移动电路即使利用幅度小于晶体管阈值的信号也能够执行电平移动操作，因此以与第十实施例相同的方式，电路可以利用具有很小幅度的时钟信号来操作。

注意，在以上实施例中，用于生成控制信号S3、S4和S6的反相器INV1到INV3是在单独的移动级中提供的，但是这些反相器电路也可以以与第十实施例相同的方式由多个移动级共享。鉴于此，可以减少电路元件。

此外，在以上实施例中，需要四个控制信号(S1、S2、S59、S8)来初始化电平移动电路，但是这些控制信号中的某些可根据具有与例如图27所示的电路相同的配置的电路而基于其他控制信号来生成。鉴于此，可以减少从外部提供的用于控制移位寄存器的信号数目。

第十二实施例

接下来，将说明本发明的第十二实施例。

图36是示出根据本发明的第十二实施例的移动级的配置的一个示例的图。图36所示的移动级具有多个级联连接的移动级SR1_1、SR1_2、SR2_3、SR2_4、SR1_5等等、反相器电路INV10_2、INV10_3、INV10_4等等以及NAND电路U10_1、U10_2、U10_3等等。

以下，“k”被定义为等于或大于0的整数。第(4k+1)个移动级SR1_(4k+1)例如具有与图21所示的移动级SR1A、图22所示的移动级SR1B或图23所示的移动级SR1C相同的配置。

第(4k+2)个移动级SR1_(4k+2)例如具有与图21所示的移动级SR1A、图22所示的移动级SR1B或图23所示的移动级SR1C相同的配置。

第(4k+3)个移动级SR2_(4k+3)例如具有与图30所示的移动级SR2A、图31所示的移动级SR2B或图32所示的移动级SR2C相同的配置。

第(4k+4)个移动级SR2_(4k+4)例如具有与图30所示的移动级SR2A、图31所示的移动级SR2B或图32所示的移动级SR2C相同的配置。

移动级SR1_(4k+1)和移动级SR1_(4k+2)中用于控制信号S1、S2、S58和S9的输入端子接收控制信号S1、S2、S5和S89作为公共输入。在这些移动级中，控制信号S5是作为控制信号S5和S8被处理的，而控制信号S89是作为控制信号S9被处理的。

移动级SR2_(4k+3)和移动级SR2_(4k+4)中用于控制信号S1、S2、S59和S8的输入端子接收控制信号S1、S2、S5和S89作为公共输入。在这些移动级中，控制信号S5是作为控制信号S5和S9被处理的，而控制信号S89是作为控制信号S8被处理的。

奇数移动级(SR1_1、SR2_3、SR1_5、SR2_7等等)中用于时钟信号CK的端子接收时钟信号CK1作为公共输入。偶数移动级(SR1_2、SR2_4、SR1_6、SR2_8等等)中用于时钟信号CK的端子接收时钟信号CK2作为公共输入，该时钟信号CK2具有与时钟信号CK1相同的周期，但其相位相对于时钟信号CK1有所移动。

反相器电路INV10_(4k+2)使移动级SR1_(4k+2)的输出信号OUT的逻辑反相，并生成下一移动级SR2_(4k+3)的输入信号PR。

反相器电路INV10_(4k+4)使移动级SR2_(4k+4)的输出信号OUT的逻辑反相，并生成下一移动级SR1_(4(k+1)+1)的输入信号PR。

反相器电路INV10_(4k+3)使移动级SR2_(4k+3)的输出信号OUT的逻辑反相。

NAND电路U10_(4k+1)计算移动级SR1_(4k+1)和移动级SR1_(4k+2)的输出信号OUT的与非逻辑，并输出计算结果，作为输出信号O_(4k+1)。即，当从移动级SR1_(4k+1)和移动级SR1_(4k+2)两者输出高电平(VDD)的脉冲信号时，NAND电路U10(4k+1)输出低电平(VSS)的脉冲信号。

NAND电路U10_(4k+2)计算移动级SR1_(4k+2)的输出信号OUT和通过在反相器电路INV10_(4k+3)处对移动级SR2_(4k+3)的输出信号OUT执行的逻辑反相所获得的信号之间的与非逻辑，并输出计算结果，作为输出信号O_(4k+2)。即，当从移动级SR1_(4k+2)输出高电平(VDD)的脉冲信号并从移动级SR2_(4k+3)输出低电平(VSS)的脉冲信号时，NAND电路U10_(4k+2)输出低电平(VSS)的脉冲信号。

NAND电路U10_(4k+3)计算通过在反相器电路INV10_(4k+3)处对移动级SR2_(4k+3)的输出信号OUT执行的逻辑反相所获得的信号和通过在反相器电路INV10_(4k+4)处对移动级SR2_(4k+4)的输出信号OUT执行的逻辑反相所获得的信号之间的与非逻辑，并输出计算结果，作为输出信号O_(4k+3)。即，当从移动级SR2_(4k+3)输出低电平(VSS)的脉冲信号并从移动级SR2_(4k+4)输出低电平(VSS)的脉冲信号时，NAND电路U10_(4k+3)输出低电平(VSS)的脉冲信号。

NAND电路U10_(4k+4)计算通过在反相器电路INV10_(4k+4)处对移动级SR2_(4k+4)的输出信号OUT执行的逻辑反相所获得的信号和移动级SR1_(4(k+1)+1)的输出信号OUT之间的与非逻辑，并输出计算结果，作为输出信号O_(4k+4)。即，当从移动级SR2_(4k+4)输出低电平(VSS)的脉冲信号并从移动级SR1_(4(k+1)+1)输出高电平(VDD)的脉冲信号时，NAND电路U10_(4k+4)输出低电平(VSS)的脉冲信号。

或者可以按以下方式来说明上述连接配置。

首先，两个级联连接的移动级SR1_i和SR1_(i+1)中的一个接收时钟信号CK1作为输入，而另一个接收时钟信号CK2作为输入。例如，第二移动级SR1_2接收时钟信号CK2作为输入，并且级联连接到移动级SR1_2的第三移动级SR2_3(第一移动级SR1_1)接收时钟信号CK1作为输入。

此外，在由一个移动级分隔的两个移动级中，一个移动级(SR1A、SR1B、SR1C)包括NOR电路U1，而另一移动级(SR2A、SR2B、SR2C)包括NAND电路U3。在在电平移动电路LS1(LS1′)中移动低电平(VSS)的时钟信号CK1(CK2)的电平并且高电平(VDD)的输出信号O被输出的时段中，NOR电路U1输出低电平(VSS)的信号(控制信号S11)。NOR电路U1输出低电平(VSS)的信号的时段指示从前级输入高电平(VDD)的脉冲作为输入信号PR的时段，或者向下一级输出高电平(VDD)的脉冲作为输出信号OUT的时段。在此时段中，电平移动电路LS1(LS1′)内的传输门(Qn11、Qp11)接通，因此包括NOR电路U1在内的移动级(SR1A、SR1B、SR1C)的电平移动操作变得有效。另一方面，在在电平移动电路LS2(LS2′)中移动高电平(VDD)的时钟信号CK1(CK2)的电平并且低电平(VSS)的输出信号O被输出的时段中，NAND电路U3输出高电平(VDD)的信号(控制信号xS11)。NAND电路U3输出高电平(VDD)的信号的时段指示从前级输入低电平(VSS)的脉冲作为输入信号PR的时段，或者向下一级输出低电平(VSS)的脉冲作为输出信号OUT的时段。在此时段中，电平移动电路LS2(LS2′)内的传输门(Qn11、Qp11)接通，因此包括NAND电路U3在内的移动级(SR2A、SR2B、SR2C)的电平移动操作变得有效。

此外，接收时钟信号CK1作为输入的移动级SR1_(4k+1)以及其后级中的移动级SR1_(4k+2)两者都是其内具有NOR电路U1的移位寄存器(SR1A、SR1B、SR1C)。因此，这两个移动级都通过在电平移动电路LS1(LS1′)中使电平恰好移动低电平(VSS)的时钟信号(CK1或CK2)的一个周期的量，从而生成高电平(VDD)的脉冲信号。以同样方式，接收时钟信号CK2作为输入的移动级SR2_(4k+3)以及其后级中的移动级SR2_(4k+4)两者都是其内具有NAND电路U3的移位寄存器(SR2A、SR2B、SR2C)。因此，这两个移动级都通过在电平移动电路LS2(LS2′)中使电平恰好移动高电平(VDD)的时钟信号(CK1或CK2)的一个周期的量，从而生成低电平(VSS)的脉冲信号。

另外，时钟信号CK1和时钟信号CK2之间的相位关系变为如下所述。即，当时钟信号CK2处于高电平(Vin)时，时钟信号CK1从高电平(Vin)变到低电平(VSS)。

接下来，将参考图37A～图37O说明根据本实施例的具有以上配置的移位寄存器的操作。

图37A～图37O是示出图36所示的移位寄存器中的某些部分的信号波形示例的图。图37A示出了控制信号S1的电压波形。图37B示出了控制信号S2的电压波形。图37C示出了控制信号S5的电压波形。图37D示出了控制信号S89的电压波形。图37E示出了时钟信号CK1的电压波形。图37F示出了时钟信号CK2的电压波形。图37G示出了开始信号ST的电压波形。图37H到图37L示出了从第一级到第五级中的移动级输出的输出信号OUT的电压波形。图37M到图37O示出了输出信号O_1到O_3的电压波形。

在图37A～图37O所示的时间t81到t84的时段中，通过与图15A～图15J和图18A～图18J所示的时间t41到t44处相同的操作，包括在移动级(SR1_1、SR1_2等等)中的电平移动电路LS1(LS1′)被初始化。即，在第一时段(t81到t82)中，在节点NA被设置在电压“VSS”上并且节点NB被设置在电压“VDD”上的第二时段(t82到t83)中，节点NA被设置在电压“VDD-Vthp(Qp1)”上，而节点NB被设置在电压“VSS+Vthn(Qn1)”上。在第六时段(t83到t84)中，节点NB被设置在电压“VSS+Vthn(Qn1)+Vin”上，或者节点NA被设置在电压“VDD-Vthp(Qp1)-Vin”上。

在执行移动操作之前的初始状态中，假设移动级SR1_(4k+1)和SR1_(4k+2)的所有输入信号PR和输出信号OUT都已变成低电平(VSS)，并且移动级SR2_(4k+3)和SR2_(4k+4)的所有输入信号PR和输出信号OUT都已变成高电平(VDD)。

在此情况下，在移动级SR1_(4k+1)和SR1_(4k+2)中，输入信号PR和输出信号OUT变成低电平(VSS)，因此在移动级内的NOR电路U1中生成的所有控制信号S10和S11都变为高电平(VDD)。当控制信号S10和S11变为高电平时，电压“Vin”被提供到电平移动电路LS1(LS1′)的节点NE。当节点NE变为电压“Vin”时，如图15A～图15J所示，除了用于设置节点NA和NB的电压的第一和第二时段(tS1到t83)之外，输出信号O变为低电平(VSS)。在用于设置节点NA和NB的电压的第一和第二时段(t81到t83)中，通过关断连接到电平移动电路LS1(LS1′)的输出端的传输门(Qn101、Qp101)以及接通n型MOS晶体管Qn102，移动级的输出信号OUT变为低电平(VSS)。据此，在执行移动操作之前的初始状态中，移动级SR1_(4k+1)和SR1_(4k+2)的输入/输出信号被保持在低电平(VSS)上。

此外，在此情况下，在移动级SR2_(4k+3)和SR2_(4k+4)中，输入信号PR和输出信号OUT变成高电平(VDD)，因此在移动级内的NAND电路U3中生成的所有控制信号S10和S11都变为高电平(VDD)。当控制信号S10和S11变为高电平时，电压“VSS”被提供到电平移动电路LS2(LS2′)的节点NE。当节点NE变为电压“VSS”时，如图18A～图18J所示，除了用于设置节点NA和NB的电压的第一和第二时段(t81到t83)之外，输出信号O变为高电平(VDD)。在用于设置节点NA和NB的电压的第一和第二时段(t81到t83)中，通过关断连接到电平移动电路LS2(LS2′)的输出端的传输门(Qn101、Qp101)以及接通p型MOS晶体管Qp102，移动级的输出信号OUT变为高电平(VDD)。据此，在执行移动操作之前的初始状态中，移动级SR2_(4k+3)和SR2_(4k+4)的输入/输出信号被保持在高电平(VDD)上。

当在时间t81到t84处的电平移动电路初始化结束时，高电平(VDD)脉冲被输入到移位寄存器的第一移动级SR1_1作为开始信号ST(时间t85)。例如如图37G所示，该脉冲与时钟信号CK2同步。该脉冲被生成为在时钟信号CK1从高电平(VDD)下降到低电平(VSS)时(t86)成为高电平(VDD)，并且具有比时钟信号CK1的一个周期的时段更短的脉冲宽度(t85到t87)。

当开始信号ST变为高电平(VDD)时，在包括在第一移动级SR1_1中的NOR电路U1中生成低电平(VSS)的控制信号S11，并且时钟信号CK1被输入到其电平移动电路LS1(LS1′)的节点NE。当时钟信号CK1在时间t86从高电平(Vin)下降到低电平(VSS)时，移动级SR1_1的输出信号OUT从低电平(VSS)上升到高电平(VDD)(图37H)。

当第一移动级SR1_1的输出信号OUT变为高电平(VDD)时，在包括在第二移动级SR1_2中的NOR电路U1中生成低电平(VSS)的控制信号S11，并且时钟信号CK2被输入到电平移动电路LS1(LS1′)的节点NE。在时间t86处时钟信号CK2处于高电平(VDD)，因此第二移动级SR1_2的输出信号OUT照原样处于低电平(VSS)(图37I)。

即使在当开始信号ST的高电平(VDD)脉冲在时间t87处结束时，它自己的高电平(VDD)的输出信号OUT也被输入到第一移动级SR1_1中的NOR电路U1，因此NOR电路U1的输出信号(控制信号S11)随后被保持在低电平(VSS)上。鉴于此，在第一移动级SR1_1中，电平移动操作继续，并且其输出信号OUT被保持在高电平上(图37H)。

此外，在时间t87处，当时钟信号CK2从高电平(Vin)下降到低电平(VSS)时，第二移动级SR1_2的输出信号OUT从低电平(VSS)上升到高电平(VDD)(图37I)。当第二移动级SR1_2的输出信号OUT变为高电平(VDD)时，低电平(VSS)的脉冲经由反相器电路INV10_2被输入到第三移动级SR2_3作为输入信号PR。因此，高电平(VDD)的控制信号xS11是在包括在第三移动级SR2_3中的NAND电路U3中生成的，并且时钟信号CK1被输入到其电平移动电路LS2(LS2′)的节点NE。在时间t87处，时钟信号CK1照原样处于低电平(VSS)，因此第三移动级SR2_3的输出信号OUT照原样处于高电平(VDD)(图37J)。

当时钟信号CK1在时间t88处从低电平(VSS)上升到高电平(Vin)时，第一移动级SR1_1中的电平移动电路LS1(LS1′)的输出信号OUT从高电平(VDD)下降到低电平(VSS)。当输出信号OUT变为低电平(VSS)时，NOR电路U1的所有输入信号都变为低电平(VSS)，因此从NOR电路U1输出的控制信号S11变为高电平(VDD)。当控制信号S11变为高电平(VDD)时，电平移动电路LS1(LS1′)中的电平移动操作被中止。此后，即使在时钟信号CK1从高电平(Vin)下降到低电平(VSS)时，第一移动级SR1_1的输出信号OUT也照原样保持在低电平(VSS)上。

另一方面，即使在第一移动级SR1_1的输出信号OUT在时间t88处变为低电平(VSS)时，其自己的高电平(VDD)的输出信号OUT也被输入到第二移动级SR1_2中的NOR电路U1中，因此NOR电路U1的输出信号(控制信号S11)随后被保持在低电平(VSS)上。鉴于此，在第二移动级SR1_2中电平移动操作继续，并且其输出信号OUT被保持在高电平上(图37I)。

此外，当时钟信号CK1在时间t88处上升时，第三移动级SR2_3的输出信号OUT从高电平(VDD)下降到低电平(VSS)(图37J)。当该输出信号OUT被输入到第四移动级SR2_4时，在其内部的NAND电路U3中生成高电平(VDD)的控制信号xS11，并且时钟信号CK2被输入到电平移动电路LS2(LS2′)的节点NE。在时间t88处，时钟信号CK2处于低电平(VSS)，因此第四移动级SR2_4的输出信号OUT照原样被保持在高电平(VDD)上(图37K)。

当在时间t89处，时钟信号CK2从低电平(VSS)上升到高电平(Vin)时，第二移动级SR1_2中的电平移动电路LS1(LS1′)的输出信号OUT从高电平(VDD)下降到低电平(VSS)。当输出信号OUT变为低电平(VSS)时，NOR电路U1的所有输入信号都变为低电平(VSS)，因此NOR电路U1的控制信号S11变为高电平(VDD)。当控制信号S11变为高电平(VDD)时，电平移动电路LS1(LS1′)中的电平移动操作被中止。此后，即使在时钟信号CK2从高电平(Vin)下降到低电平(VSS)时，第二移动级SR1_2的输出信号OUT也照原样保持在低电平(VSS)上。

另一方面，即使在第二移动级SR1_2的输出信号OUT在时间t89处变为低电平(VSS)时，其自己的低电平(VSS)的输出信号OUT也被输入到第三移动级SR2_3中的NAND电路U3，因此NAND电路U3的输出信号(控制信号xS11)随后被保持在高电平(VDD)上。鉴于此，在第三移动级SR2_3中电平移动操作继续，并且其输出信号OUT被保持在低电平上(图37J)。

此外，当时钟信号CK2在时间t89处上升时，第四移动级SR2_4的输出信号OUT从高电平(VDD)下降到低电平(VSS)(图37K)。当该输出信号OUT经由反相器电路INV10_4被输入到第五移动级SR1_5时，在其内部的NOR电路U1中生成低电平(VSS)的控制信号S11，并且时钟信号CK1被输入到电平移动电路LS1(LS1′)的节点NE。在时间t89处，时钟信号CK1处于高电平(VDD)，因此第五移动级SR1_5的输出信号OUT照原样被保持在低电平(VSS)上(图37L)。此后，利用相同操作，高电平或低电平的脉冲以与时钟信号CK1和CK2同步的方式被相继传播到后级中的移动级。

输出信号O_1、O_2、O_3等等在两个级联连接的移动级输出脉冲信号的时刻相继变为低电平。例如，在从第一和第二移动级输出高电平的脉冲的时段(t87到t88)中，输出信号O_1变为低电平(图37M)。在从第二移动级输出高电平的脉冲并从第三移动级输出低电平的脉冲的时段(t88到t89)中，输出信号O_2变为低电平(图37N)。在从第三和第四移动级输出低电平的脉冲的时段(t89到t810)中，输出信号O_3变为低电平。

如上所述，根据本实施例，脉冲信号可以以与经相位移动的时钟信号CK1和CK2的上升和下降同步的方式被移动。因此，与图20和图29所示的各使用单个时钟信号的移位寄存器相比，即使在时钟信号CK1和CK2的频率减半时，也可以以与图20和图29所示的移位寄存器等同的速度移动脉冲信号。通过降低时钟信号的频率，可减少由于用于传输时钟信号的线路的寄生电容的充电和放电而无益地消耗的功率，因此可以降低功耗。此外，用于驱动时钟信号的电路的负载变得更小，因此可减小电路尺寸。

接下来，将说明根据本实施例的移位寄存器的配置的另一示例。

图38是示出根据本实施例的移位寄存器的配置的另一示例的图。输出信号O_1、O_2等变为高电平的脉冲信号。

图38所示的移位寄存器具有多个级联连接的移动级SR1_1、SR1_2、SR2_3、SR2_4、SR1_5等等、反相器电路INV20_1、INV10_2、INV10_4等等以及NOR电路U20_1、U20_2、U20_3等等。

移动级SR1_1、SR1_2、SR2_3、SR2_4、SR1_5等等与先前说明的图29所示的移位寄存器中具有相同记号的组件相同。而且，连接配置与图29所示的移位寄存器的连接配置相同。

反相器电路INV20_(4k+1)使移动级SR1_(4k+1)的输出信号OUT的逻辑反相。

反相器电路INV20_(4k+2)使移动级SR1_(4k+2)的输出信号OUT的逻辑反相，并生成下一移动级SR2_(4k+3)的输入信号PR。

反相器电路INV20_(4k+4)使移动级SR2_(4k+4)的输出信号OUT的逻辑反相，并生成下一移动级SR1_(4(k+1)+1)的输入信号PR。

NOR电路U20_(4k+1)计算通过在反相器电路INV20_(4k+1)处使移动级SR1_(4k+1)的输出信号的逻辑反相而获得的信号和通过在反相器电路INV20_(4k+2)处使移动级SR1_(4k+2)的输出信号OUT的逻辑反相而获得的信号之间的或非逻辑，并输出计算结果，作为输出信号O_(4k+1)。即，当从移动级SR1_(4k+1)和移动级SR1_(4k+2)两者输出高电平(VDD)的脉冲信号时，NOR电路U20_(4k+1)输出高电平(VDD)的脉冲信号。

NOR电路U20_(4k+2)计算通过在反相器电路INV20_(4k+2)处使移动级SR1_(4k+2)的输出信号OUT的逻辑反相而获得的信号和移动级SR2_(4k+3)的输出信号OUT之间的或非逻辑，并输出计算结果，作为输出信号O_(4k+2)。即，当从移动级SR1_(4k+2)输出高电平(VDD)的脉冲信号并从移动级SR2_(4k+3)输出低电平(VSS)的脉冲信号时，NOR电路U20_(4k+2)输出高电平(VDD)的脉冲信号。

NOR电路U20_(4k+3)计算移动级SR2_(4k+3)的输出信号OUT和移动级SR2_(4k+4)的输出信号OUT之间的或非逻辑，并输出计算结果，作为输出信号O_(4k+3)。即，当从移动级SR2_(4k+3)输出低电平(VSS)的脉冲信号并从移动级SR2_(4k+4)输出低电平(VSS)的脉冲信号时，NOR电路U20_(4k+3)输出高电平(VDD)的脉冲信号。

NOR电路U20_(4k+4)计算移动级SR2_(4k+4)的输出信号OUT和通过在反相器电路INV20_(4(k+1)+1)处使移动级SR1_(4(k+1)+1)的输出信号OUT的逻辑反相而获得的信号之间的或非逻辑，并输出计算结果，作为输出信号O_(4k+4)。即，当从移动级SR2_(4k+4)输出低电平(VSS)的脉冲信号并从移动级SR1_(4(k+1)+1)输出高电平(VDD)的脉冲信号时，NOR电路U20_(4k+4)输出高电平(VDD)的脉冲信号。

图39A～图39O是示出图38所示的移位寄存器中的某些部分的信号波形示例的图。图39A到图39G的信号波形对应于图37A到37O的信号波形。正如对图37A～图37O与图39A～图39O的比较所示，图36所示的移位寄存器的操作和图38所示的移位寄存器的操作在移动级的脉冲信号的移动时序方面是相同的。图36所示的移位寄存器与图38所示的移位寄存器之间的不同之处在于：如图39M到图39N所示，被相继移动的输出信号O_1、O_2、O_3等的脉冲是高电平(VDD)脉冲。

第十三实施例

接下来，将说明本发明的第十三实施例。

在上述实施例中说明的电平移动电路和移位寄存器可被应用于用于生成将被提供到例如使用液晶元件、电致发光(EL)元件或发光二极管(LED)作为像素的显示设备中的像素阵列的驱动电路的电平移动信号的电路，以及用于生成用于扫描像素的脉冲信号的移位寄存器。

图40是示出根据本发明实施例的显示设备的配置示例的图。图40所示的显示设备105具有像素阵列102、垂直驱动电路103、水平驱动电路104、电平移动电路组106、反相器电路组107和缓冲电路108到111。

像素阵列102包括以m行n列的矩阵形式排列的多个像素101。当例如像素101是液晶元件时，像素阵列102被形成在两个透明的绝缘基板(例如玻璃基板)上。像素阵列102的M行扫描线112(112-1到112-m)和n列信号线113(113-1到113-n)以网格形式构成。两个基板被布置为彼此相对，其间有预定间隙。在该间隙部分中含有液晶层。利用背光设备(未示出)将光照射在中间夹有液晶层的两个基板中的一个基板上。像素101被形成在扫描线112和信号线113的交叉部分处。

每个像素101具有薄膜晶体管TFT、液晶单元LC和存储电容器CS，例如如图40所示。薄膜晶体管的栅极连接到扫描线112，而其源极连接到信号线113。薄膜晶体管TFT的漏极连接到液晶单元LC的一个电极(像素电极)和存储电容器CS的一个电极。这里，液晶单元LC包括连接到薄膜晶体管TFT的像素电极、在与形成有该像素电极的基板相对的基板上形成的反电极(counter electrode)，以及夹在这些电极之间的液晶。液晶单元LC的反电极与例如存储电容器CS的另一电极一起连接到公共线114。

垂直驱动电路103以与针对根据垂直开始脉冲VST指定的每个垂直扫描时段的垂直时钟信号VCK和xVCK同步的定时相继选择像素阵列102中从第一行到第m行的行。

垂直驱动电路103例如具有用于垂直扫描的移位寄存器和与像素阵列102的m行相对应的m个驱动信号输出电路。用于垂直扫描的移位寄存器生成用于从像素阵列102的第一行到第m行相继选择行的脉冲信号。该移位寄存器以响应于垂直开始脉冲VST的定时生成第一行的脉冲信号，并以与垂直时钟信号VCK和xVCK同步的定时按第一行、第二行...和第m行的顺序相继移动脉冲信号。当由用于垂直扫描的移位寄存器生成的脉冲信号选择第i(1≤i≤m)行时，与像素阵列102的第i行中的像素列相对应的驱动信号输出电路向扫描线112-i提供驱动信号。鉴于此，第i行中的像素列变得能够通过信号线113-1到113-n来驱动。

水平驱动电路104以与针对根据水平开始脉冲HST指定的每个水平扫描时段的水平时钟信号HCK和xHCK同步的定时，从属于垂直驱动电路103的选择期间像素阵列102的一行的第一列到第n列中相继选出n个像素。然后，视频信号被写入到所选出的像素中。

水平驱动电路104例如具有用于水平扫描的移位寄存器和与像素阵列102的n列相对应的n个驱动信号输出电路。用于水平扫描的移位寄存器生成用于从像素阵列102的第一列到第n列中相继选择列的脉冲信号。该移位寄存器以响应于水平开始脉冲HST的定时生成第一列的脉冲信号，并以与水平时钟信号HCK和xHCK同步的定时按第一列、第二列...和第n列的顺序移动脉冲信号。当由用于水平扫描的移位寄存器生成的脉冲信号选择第j(1≤j≤n)列时，与像素阵列102的第j列相对应的驱动信号输出电路向信号线113-j输出视频信号。鉴于此，视频信号被写入到如下像素：该像素被连接到第j列的信号线113-j，并属于在垂直驱动电路103的选择期间的那一行。

垂直驱动电路103和水平驱动电路104例如与像素阵列102一起形成在上述绝缘基板上。

电平移动电路组106将从显示设备105外部输入的具有低电压幅度的信号(垂直开始脉冲VST、垂直时钟信号VCK和xVCK、水平开始脉冲HST、水平时钟信号HCK和xHCK)的电平移动到具有高电压幅度的信号。

缓冲器电路107对在电平移动电路组106中经电平移动的信号(VST、VCK、xVCK、HST、HCK、xHCK)进行放大。在缓冲器电路组107处被放大的垂直开始脉冲信号VST被输入到垂直驱动电路103。在缓冲器电路组107处被放大的垂直时钟信号VCK和xVCK在缓冲电路108和109处被进一步放大，并被输入到垂直驱动电路103。在缓冲器电路组107处被放大的水平开始脉冲信号HST被输入到水平驱动电路104。在缓冲器电路组107处被放大的水平时钟信号HCK和xHCK在缓冲电路110和111处被进一步放大，并被输入到水平驱动电路104。

在根据本实施例的具有以上配置的显示设备中，作为用于生成用于驱动像素的具有大幅度的信号的电平移动电路组106，可以使用在前述实施例中说明的电平移动电路，其中所述用于驱动像素的信号例如是被输入到垂直驱动电路103的垂直开始脉冲VST和垂直时钟信号VCK和xVCK，以及被输入到水平驱动电路104的水平开始脉冲HST和水平时钟信号HCK和xHCK。因此，电平移动操作变得可抵抗由于生产变动所引起的晶体管阈值电压变动等的影响，因此可以实现稳定的操作。此外，减小了在设置节点NA和NB的电压时以及在执行电平移动操作时每个电平移动电路的泄漏电流，从而可以降低设备的功耗。

此外，作为包括在垂直驱动电路103中的用于垂直扫描的移位寄存器和包括在水平驱动电路104中的用于水平扫描的移位寄存器，可使用在前述实施例中说明的移位寄存器。鉴于此，在电平移动电路组106中对信号VST、VCK、xVCK、HST、HCK、xHCK进行的电平移动变得不必要，因此可以在保持这些信号的低幅度的同时将这些信号提供到垂直驱动电路103和水平驱动电路104。

虽然以上说明了本发明的若干实施例，但是本发明并不仅仅局限于以上格式，而是可以包括各种变化。

在根据第四实施例的电平移动电路(图6)中，通过在用于设置电压的时段中将p型MOS晶体管Qp5和n型MOS晶体管Qn5设置为OFF，可以在并行地在根据第二实施例的电平移动电路(图2)中同时执行将在第一时段和第三时段中执行的操作，同时，可以并行地同时执行将在第二时段和第四时段中执行的操作。但是，根据本发明的电平移动电路并不仅仅局限于像根据第四实施例的电平移动电路那样同时执行第一时段和第三时段中的操作以及第二时段和第四时段中的操作的情况。例如，第一时段和第二时段的一部分也可能与第三时段和第四时段的一部分重叠。在此重叠时段(第五时段)中，通过断开p型MOS晶体管Qp5和n型MOS晶体管Qn5中的至少一个的连接，可以防止渗透电流的生成。

此外，根据第四和第五实施例的电平移动电路(图6、图8)具有p型MOS晶体管Qp5和n型MOS晶体管Qn5，但是本发明并不局限于此。在这些电平移动电路中，只要可以防止流过p型MOS晶体管Qp1和n型MOS晶体管Qn1的渗透电流就足够了，因此其中的任何一个晶体管也可被省略。

此外，在第十三实施例中，说明了使用液晶元件作为像素101的示例，但是本发明并不局限于此。例如，本发明也可被应用于例如使用EL元件和LED元件作为像素的各种显示设备。此外，本发明的电平移动电路并不局限于显示设备，而是可以广泛应用于需要转换信号幅度的各种设备。

本领域技术人员应该理解，根据设计需求和其他因素，可以存在各种修改、组合、子组合和变化，只要它们落入所附权利要求书或其等同物的范围内。

本发明包含与2005年3月2日向日本专利局递交的日本专利申请No.2005-057596以及2005年11月4日向日本专利局递交的日本专利申请No.2005-320938相关的主题，这里通过引用将这两个专利申请的全部内容包含进来。

Claims (27)

1.一种用于移动输入信号的电平并输出结果的电平移动电路，包括：

根据第一节点的电压来接通或关断的第一开关，该第一开关在所述电压为第一阈值时在接通和关断状态之间切换，并在处于接通状态时，将第一电压输出到所述电平移动信号的输出端子；

根据第二节点的电压来接通或关断的第二开关，该第二开关在所述电压为第二阈值时在接通和关断状态之间切换，并在处于接通状态时，将第二电压输出到所述输出端子；

第一电容器，该第一电容器的一个端子接收第一输入信号，其另一端子被连接到所述第一节点；

第二电容器，该第二电容器的一个端子接收第二输入信号，其另一端子被连接到所述第二节点；以及

电压设置电路，用于在预定时段中将所述第一节点的电压设置在所述第一阈值上，并将所述第二节点的电压设置在所述第二阈值上，并在所述预定时段之后，将所述第一节点和所述第二节点设置到浮动状态中。

2.如权利要求1所述的电平移动电路，其中

所述第一阈值和所述第二阈值被包括在从所述第一电压到所述第二电压的范围内，

所述第一开关在所述第一节点的电压相对于所述第一阈值处于所述第二电压一侧时接通，并在处于所述第一电压一侧时关断，

所述第二开关在所述第二节点的电压相对于所述第二阈值处于所述第一电压一侧时接通，并在处于所述第二电压一侧时关断，并且

所述电压设置电路在第一时段中对所述第一电容器充电，以使所述第一节点的电压相对于所述第一阈值处于所述第二电压一侧，在所述充电之后的第二时段中，将从处于接通状态的第一开关输出的电压提供到所述第一节点，在第三时段中对所述第二电容器充电，以使所述第二节点的电压相对于所述第二阈值处于所述第一电压一侧，并且在所述充电之后的第四时段中，将从处于接通状态的第二开关输出的电压提供到所述第二节点。

3.如权利要求2所述的电平移动电路，其中所述电压设置电路在所述第一开关在所述第二时段中关断之后，在所述第三时段中对所述第二电容器充电。

4.如权利要求3所述的电平移动电路，其中所述电压设置电路在所述第一时段中对所述第二电容器充电，以使所述第二节点的电压相对于所述第二阈值处于所述第二电压一侧。

5.如权利要求3所述的电平移动电路，其中所述电压设置电路包括：

第一电压供应电路，其在所述第一时段中，将相对于所述第一阈值处于所述第二电压一侧的预定电压提供到所述第一节点；

第三开关，该第三开关在所述第二时段中，使所述第一开关在处于接通状态时从其输出所述第一电压的那一端子与所述第一节点相连；

第二电压供应电路，其在所述第三时段中，将相对于所述第二阈值处于所述第一电压一侧的预定电压提供到所述第二节点；以及

第四开关，该第四开关在所述第四时段中，使所述第二开关在处于接通状态时从其输出所述第二电压的那一端子与所述第二节点相连。

6.如权利要求5所述的电平移动电路，其中所述第一电压供应电路在所述第一时段中，将相对于所述第一阈值处于所述第二电压一侧的预定电压提供到所述第一节点和所述第二节点。

7.如权利要求3所述的电平移动电路，其中所述电压设置电路在所述第一时段、第二时段、第三时段和第四时段中断开所述第一开关和所述输出端子之间的连接和/或断开所述第二开关和所述输出端子之间的连接。

8.如权利要求3所述的电平移动电路，其中所述电压设置电路在所述第一时段和第二时段中，断开所述第一开关和所述输出端子之间的连接，并将所述第二开关和所述输出端子相连，并在所述第三时段和第四时段中，将所述第一开关和所述输出端子相连，并断开所述第二开关和所述输出端子之间的连接。

9.如权利要求8所述的电平移动电路，其中

所述第一输入信号和所述第二输入信号具有从第三电压到第四电压的电压，

当所述第一输入信号从所述第三电压改变到所述第四电压时，所述第一节点的电压从所述第一阈值向朝着所述第二电压的方向改变，

当所述第二输入信号从所述第三电压改变到所述第四电压时，所述第二节点的电压从所述第二阈值向朝着所述第二电压的方向改变，并且

当所述第一输入信号具有所述第三电压时，所述电压设置电路在所述第一时段和所述第二时段中向所述第一节点提供电压，并且当所述第二输入信号具有所述第四电压时，所述电压设置电路在所述第三时段和所述第四时段中向所述第二节点提供电压。

10.如权利要求7所述的电平移动电路，其中所述电压设置电路包括：

第一电压供应电路，其在所述第一时段中，将相对于所述第一阈值处于所述第二电压一侧的预定电压提供到所述第一节点；

第三开关，该第三开关在所述第二时段中，使所述第一开关在处于接通状态时从其输出所述第一电压的那一端子与所述第一节点相连；

第二电压供应电路，其在所述第三时段中，将相对于所述第二阈值处于所述第一电压一侧的预定电压提供到所述第二节点；

第四开关，该第四开关在所述第四时段中，使所述第二开关在处于接通状态时从其输出所述第二电压的那一端子与所述第二节点相连；以及

第五开关，该第五开关在所述第一时段、第二时段、第三时段和第四时段中，断开所述第一开关和所述输出端子之间的连接和/或断开所述第二开关和所述输出端子之间的连接。

11.如权利要求8所述的电平移动电路，其中所述电压设置电路包括：

第一电压供应电路，其在所述第一时段中，将相对于所述第一阈值处于所述第二电压一侧的预定电压提供到所述第一节点；

第三开关，该第三开关在所述第二时段中，使所述第一开关在处于接通状态时从其输出所述第一电压的那一端子与所述第一节点相连；

第二电压供应电路，其在所述第三时段中，将相对于所述第二阈值处于所述第一电压一侧的预定电压提供到所述第二节点；

第四开关，该第四开关在所述第四时段中，使所述第二开关在处于接通状态时从其输出所述第二电压的那一端子与所述第二节点相连；以及

第五开关，该第五开关在所述第一时段和第二时段中，断开所述第一开关和所述输出端子之间的连接，并将所述第二开关和所述输出端子相连，并在所述第三时段和第四时段中，将所述第一开关和所述输出端子相连，并断开所述第二开关和所述输出端子之间的连接。

12.如权利要求2所述的电平移动电路，其中所述电压设置电路在第五时段中断开所述第一开关和所述输出端子之间的连接和/或断开所述第二开关和所述输出端子之间的连接，在所述第五时段中，所述第一时段和第二时段的至少一部分与所述第三时段和第四时段的至少一部分重叠。

13.如权利要求12所述的电平移动电路，其中所述电压设置电路以与在所述第一时段中对所述第一电容器的充电并行的方式在所述第三时段中对所述第二电容器充电，并以与在所述第二时段中向所述第一节点提供电压并行的方式在所述第四时段中向所述第二节点提供电压。

14.如权利要求12所述的电平移动电路，其中所述电压设置电路包括：

第一电压供应电路，其在所述第一时段中，将相对于所述第一阈值处于所述第二电压一侧的预定电压提供到所述第一节点；

第三开关，该第三开关在所述第二时段中，使所述第一开关在处于接通状态时从其输出所述第一电压的那一端子与所述第一节点相连；

第二电压供应电路，其在所述第三时段中，将相对于所述第二阈值处于所述第一电压一侧的预定电压提供到所述第二节点；

第四开关，该第四开关在所述第四时段中，使所述第二开关在处于接通状态时从其输出所述第二电压的那一端子与所述第二节点相连；以及

第五开关，该第五开关在第五时段中断开所述第一开关和所述输出端子之间的连接和/或断开所述第二开关和所述输出端子之间的连接。

15.如权利要求2所述的电平移动电路，其中所述电压设置电路包括：

第一电压供应电路，其在所述第一时段中，将相对于所述第一阈值处于所述第二电压一侧的预定电压提供到所述第一节点；

第三开关，该第三开关在所述第一时段和所述第二时段中，使所述第一开关在处于接通状态时从其输出所述第一电压的那一端子与所述第一节点相连；

第二电压供应电路，其在所述第三时段中，将相对于所述第二阈值处于所述第一电压一侧的预定电压提供到所述第二节点；

第四开关，该第四开关在所述第三时段和所述第四时段中，使所述第二开关在处于接通状态时从其输出所述第二电压的那一端子与所述第二节点相连；以及

第五开关，该第五开关在所述第一时段和所述第二时段中，断开所述第一开关和所述输出端子之间的连接，并且在所述第三时段和所述第四时段中，断开所述第二开关和所述输出端子之间的连接。

16.如权利要求2所述的电平移动电路，其中

所述电压设置电路包括：

第一电压供应电路，其在所述第一时段中，将相对于所述第一阈值处于所述第二电压一侧的预定电压提供到所述第一节点；

第三开关，该第三开关在所述第二时段中，使所述第一开关在处于接通状态时从其输出所述第一电压的那一端子与所述第一节点相连；

第二电压供应电路，其在所述第三时段中，将相对于所述第二阈值处于所述第一电压一侧的预定电压提供到所述第二节点；以及

第四开关，该第四开关在所述第四时段中，使所述第二开关在处于接通状态时从其输出所述第二电压的那一端子与所述第二节点相连；

所述第三开关包括：

具有第一端子、第二端子和控制端子的第一开关元件，所述第一端子被连接到所述第一开关，所述第二端子被连接到所述第一节点，所述控制端子输入用于控制所述第一端子和第二端子之间的传导状态的电压；

连接在所述第一开关元件的所述控制端子和第一端子之间的第一电容元件；

第一驱动输入节点，其输入用于驱动所述第一开关元件接通或关断的电压；以及

连接在所述第一驱动输入节点和所述第一开关元件的控制端子之间的第二开关元件，该第二开关元件当在用于驱动所述第一开关元件接通的电压被输入到所述第一驱动输入节点的状态中，所述第一开关元件的控制端子的电压相对于所述第一电压和所述第二电压之间的预定阈值电压处于所述第二电压一侧时接通，并当相对于所述预定阈值电压处于所述第一电压一侧时关断；并且

所述第四开关包括：

具有第一端子、第二端子和控制端子的第三开关元件，所述第一端子被连接到所述第二开关，所述第二端子被连接到所述第二节点，所述控制端子输入用于控制所述第一端子和第二端子之间的传导状态的电压；

连接在所述第三开关元件的所述控制端子和第一端子之间的第二电容元件；

第二驱动输入节点，其输入用于驱动所述第三开关元件接通或关断的电压；以及

连接在所述第二驱动输入节点和所述第三开关元件的控制端子之间的第四开关元件，该第四开关元件当在用于驱动所述第三开关元件接通的电压被输入到所述第二驱动输入节点的状态中，所述第三开关元件的控制端子的电压相对于所述第一电压和所述第二电压之间的预定阈值电压处于所述第一电压一侧时接通，并当相对于所述预定阈值电压处于所述第二电压一侧时关断。

17.如权利要求16所述的电平移动电路，其中

所述第一开关元件和所述第二开关元件包括具有第一传导类型的绝缘门型晶体管；

所述第三开关元件和所述第四开关元件包括具有第二传导类型的绝缘门型晶体管；

所述第一电容元件包括所述第一开关元件的所述绝缘门型晶体管的栅极和漏极之间的寄生电容元件；以及

所述第二电容元件包括所述第三开关元件的所述绝缘门型晶体管的栅极和漏极之间的寄生电容元件。

18.如权利要求2所述的电平移动电路，还包括：

第一输入电路，其在从所述输出端子输出电平移动信号的时段中，将具有从第三电压到第四电压之间的电压的信号作为所述第一输入信号和所述第二输入信号输入到所述第一电容器和所述第二电容器；以及

第二输入电路，其在所述电压设置电路设置所述第一节点和所述第二节点的电压的时段中，将包括在从所述第三电压到所述第四电压的范围内的预定电压作为所述第一输入信号和所述第二输入信号输入到所述第一电容器和所述第二电容器。

19.如权利要求18所述的电平移动电路，其中

所述第二输入电路将所述第三电压输入到所述第一电容器和所述第二电容器，作为所述预定电压，

所述电压设置电路在将所述第二节点的电压设置到所述第二阈值之后的第六时段中，将所述第二节点的电压设置在第六电压上，该第六电压是通过从所述第二阈值向所述第一电压一侧恰好移动所述第三电压和所述第四电压之间的差值而得到的电压，并且

当来自所述第一输入电路的输入信号从所述第三电压改变到所述第四电压时，所述第一节点和所述第二节点的电压恰好向所述第二电压一侧移动了所述差值。

20.如权利要求19所述的电平移动电路，其中所述电压设置电路包括：

第三电容器，其一个端子被连接到所述第二节点；以及

第三电压供应电路，其在所述第三时段和第四时段中，将所述第四电压提供到所述第三电容器的另一端子，并在所述第六时段中将所述第三电压提供到所述第三电容器的另一端子。

21.一种具有多个级联连接的移动级的移位寄存器，所述移动级用于将输入到初始级的脉冲信号相继发送到后级，其中

每个移动级具有：

检测电路，用于检测从前级输入脉冲信号的时段和向下一级输出脉冲信号的时段，

电平移动电路，用于在由所述检测电路检测出的脉冲信号的输入时段和输出时段中，移动包括在输入时钟信号的一个周期中的脉冲信号的电平，并将结果输出，以及

输出电路，用于在由所述检测电路检测出的脉冲信号的输入时段和输出时段中，将从所述电平移动电路输出的信号输出到下一级作为脉冲信号，并在用于初始化所述电平移动电路的预定时段中，将具有恒定电平的信号输出到下一级；

所述电平移动电路具有：

第一开关，该第一开关在第一节点的电压相对于包括在从第一电压到第二电压的范围内的第一阈值处于所述第二电压一侧时接通，在所述第一节点的电压相对于所述第一阈值处于所述第一电压一侧时关断，并且在处于接通状态时向所述电平移动信号的输出端子输出所述第一电压，

第二开关，该第二开关在第二节点的电压相对于包括在从所述第一电压到所述第二电压的范围内的第二阈值处于所述第一电压一侧时接通，中所述第二节点的电压相对于所述第二阈值处于所述第二电压一侧时关断，并且在处于接通状态时向所述输出端子输出所述第二电压，

第一电容器，该第一电容器的一个端子接收时钟信号作为输入，其另一端子被连接到所述第一节点，

第二电容器，该第二电容器的一个端子接收时钟信号作为输入，其另一端子被连接到所述第二节点，

电压设置电路，用于在预定时段中将所述第一节点的电压设置在所述第一阈值上，并将所述第二节点的电压设置在所述第二阈值上，并在所述预定时段之后，将所述第一节点和所述第二节点设置到浮动状态中，

第一输入电路，用于在由所述检测电路检测出的脉冲信号的输入时段和输出时段中，向所述第一电容器和第二电容器输入所述时钟信号，以及

第二输入电路，用于在所述电压设置电路设置所述第一节点和第二节点的电压的时段中，将包括在从第三电压到第四电压的范围内的预定电压输入到所述第一电容器和第二电容器，以取代所述时钟信号；

所述时钟信号是交替重复所述第三电压和所述第四电压的信号；并且

两个级联连接的移动级接收彼此具有相同周期但彼此相位不同的时钟信号作为输入。

22.如权利要求21所述的移位寄存器，其中

两个级联连接的移动级接收相位相反的时钟信号作为输入，并且

包括在每个移动级中的所述检测电路检测所述具有第四电压的时钟信号的电平在所述电平移动电路处被移动的时段，作为脉冲信号的输出时段。

23.如权利要求21所述的移位寄存器，其中

两个级联连接的移动级中的一个接收第一时钟信号作为输入，而另一个接收第二时钟信号作为输入，

包括在被另一移动级分隔的两个移动级中的一个移动级中的检测电路检测所述具有第三电压的时钟信号的电平在所述电平移动电路处被移动的时段，作为脉冲信号的输出时段，

包括在所述被分隔的两个移动级中的另一移动级中的检测电路检测所述具有第四电压的时钟信号的电平在所述电平移动电路处被移动的时段，作为脉冲信号的输出时段，

包括在接收所述第一时钟信号作为输入的移动级中的检测电路和包括在所述移动级之后的移动级处的检测电路检测具有相同电压的时钟信号的电平在所述电平移动电路处被移动的时段，作为脉冲信号的输出时段，并且

当所述第二时钟信号为所述第三电压时，所述第一时钟信号从所述第三电压改变到所述第四电压。

24.如权利要求23所述的移位寄存器，还包括脉冲输出电路，该脉冲输出电路在两个级联连接的移动级都输出脉冲信号时输出一个与所述两个移动级相对应的脉冲信号。

25.如权利要求21所述的移位寄存器，其中所述电平移动电路具有第六开关，该第六开关被***在用于向所述第一开关输入所述第一电压的路线中和/或用于向所述第一开关输入所述第二电压的路线中，所述第六开关至少在由所述检测电路检测出的脉冲信号的输入时段和输出时段以及所述预定时段中接通，并在其他时段中关断。

26.一种显示设备，包括：

电平移动电路，用于移动输入信号的电平并将结果输出；

包括多个像素的像素阵列；以及

驱动电路，用于响应于从所述电平移动电路输出的电平移动信号来驱动所述像素阵列的像素，其中

所述电平移动电路具有：

根据第一节点的电压来接通或关断的第一开关，该第一开关在所述电压为第一阈值时在接通和关断状态之间切换，并且在处于接通状态时向所述电平移动信号的输出端子输出第一电压；

根据第二节点的电压来接通或关断的第二开关，该第二开关在所述电压为第二阈值时在接通和关断状态之间切换，并且在处于接通状态时向所述输出端子输出第二电压；

第一电容器，该第一电容器的一个端子接收第一输入信号作为输入，其另一端子被连接到所述第一节点；

第二电容器，该第二电容器的一个端子接收第二输入信号作为输入，其另一端子被连接到所述第二节点；以及

电压设置电路，用于在预定时段中将所述第一节点的电压设置在所述第一阈值上，并将所述第二节点的电压设置在所述第二阈值上，并在所述预定时段之后，将所述第一节点和所述第二节点设置到浮动状态中。

27.一种显示设备，包括：

包括以矩阵方式排列的多个像素的像素阵列；以及

驱动电路，该驱动电路具有第一移位寄存器和第二移位寄存器，所述第一移位寄存器用于生成用于相继选择所述像素阵列中的行的脉冲信号，所述第二移位寄存器用于生成用于相继选择属于被选出的行的像素并驱动被选出的像素的脉冲信号，其中

所述第一移位寄存器和第二移位寄存器中的每一个都具有多个级联连接的移动级，用于将输入到初始级中的脉冲信号相继发送到后级，

每个移动级具有：

检测电路，用于检测从前级输入脉冲信号的时段和向下一级输出脉冲信号的时段，

电平移动电路，用于在由所述检测电路检测出的脉冲信号的输入时段和输出时段中，移动包括在输入时钟信号的一个周期中的脉冲信号的电平，并将结果输出，以及

输出电路，用于在由所述检测电路检测出的脉冲信号的输入时段和输出时段中，将从所述电平移动电路输出的信号输出到下一级作为脉冲信号，并在用于初始化所述电平移动电路的预定时段中，将具有恒定电平的信号输出到下一级；

所述电平移动电路具有：

第一开关，该第一开关在第一节点的电压相对于包括在从第一电压到第二电压的范围内的第一阈值处于所述第二电压一侧时接通，在所述第一节点的电压相对于所述第一阈值处于所述第一电压一侧时关断，并且在处于接通状态时向所述电平移动信号的输出端子输出所述第一电压，

第二开关，该第二开关在第二节点的电压相对于包括在从所述第一电压到所述第二电压的范围内的第二阈值处于所述第一电压一侧时接通，在所述第二节点的电压相对于所述第二阈值处于所述第二电压一侧时关断，并且在处于接通状态时向所述输出端子输出所述第二电压，

第一电容器，该第一电容器的一个端子接收时钟信号作为输入，其另一端子被连接到所述第一节点，

第二电容器，该第二电容器的一个端子接收时钟信号作为输入，其另一端子被连接到所述第二节点，

电压设置电路，用于在预定时段中将所述第一节点的电压设置在所述第一阈值上，并将所述第二节点的电压设置在所述第二阈值上，并在所述预定时段之后，将所述第一节点和所述第二节点设置到浮动状态中，

第一输入电路，用于在由所述检测电路检测出的脉冲信号的输入时段和输出时段中，向所述第一电容器和第二电容器输入所述时钟信号，以及

第二输入电路，用于在所述电压设置电路设置所述第一节点和第二节点的电压的时段中，将包括在从第三电压到第四电压的范围内的预定电压输入到所述第一电容器和第二电容器，以取代所述时钟信号；

所述时钟信号是交替重复所述第三电压和所述第四电压的信号；并且

两个级联连接的移动级接收彼此具有相同周期但彼此相位不同的时钟信号作为输入。

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