JP4005813B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、回路素子がそれぞれに搭載された複数の回路基板を積層してなる半導体装置に関するもので、特に、SiP(System in a Package)としての、ロジック回路および各種のメモリ素子やアナログ素子などの異品種の半導体部品を1パッケージング化してなる、異品種混載型半導体パッケージ(System Block Module)に関する。
【0002】
【従来の技術】
近年、異品種の半導体部品を同一パッケージ内に積層させてなる異品種混載型半導体パッケージ(以下、SBMと略記する)が開発されている。このSBMは、複数のチップを2次元的に配置してなる既存のMCP(マルチ・チップ・モジュール)に比して、小パッケージサイズ化が可能であるとして注目されている。
【0003】
図6は、従来のSBMの構成例を示すものである。ここでは、メモリコントローラ回路とメモリ素子とを組み合わせた場合を例に、該SBMを2次元的に示している。
【0004】
図に示すように、このSBMは、メモリコントローラ回路を搭載した1層目の回路基板層1と、メモリ素子を搭載した2層目の回路基板層2とを3次元的に配置し、その周囲をパッケージ3によって封止してなる構成とされている。
【0005】
このSBMの場合、完成品であるメモリコントローラ回路やメモリ素子などの個々の半導体部品を、そのままの状態で各回路基板ごと上下方向に積層させた構造となっている。そのため、先にも述べたように、小パッケージサイズ化が可能であるとともに、一般的なメモリ混載型のパッケージと比べても、開発期間が短く、コスト的にも有利なものとなっている。すなわち、既存のメモリ混載型のパッケージの場合、開発しようとする製品に応じて、その都度、ロジック回路などを設計しなければならないため、製品化するまでに非常に多大な時間と資金とを必要とする。
【0006】
ところで、上記した構成のSBMにおいては、システム全体の総合的なテストは容易に行うことができる。しかしながら、メモリコントローラ回路を介さずに、直接、メモリ素子をテストしようとした場合には、メモリコントローラ回路とメモリ素子との入出力信号が複雑に絡み合い、メモリ素子だけを単独でテストすることは困難であった。
【0007】
メモリ素子の単独でのテストを可能とする方法としては、別途、メモリ素子につながる専用の入力ピンを設けることによって容易に実現できる。しかし、メモリ素子のテストのための専用の入力ピンを設けるようにした場合、SBMの入出力ピン数が増大する。そのため、パッケージサイズの肥大化を招くという問題があった。
【0008】
【発明が解決しようとする課題】
上記したように、従来のSBMにおいては、システム全体の総合的なテストを行うことはできるものの、異品種の半導体部品の単独でのテストは困難であり、半導体部品ごとに専用の入力ピンを設けることによって単独でもテストできるようにした場合には、入出力ピン数の増大によりパッケージサイズが肥大化し、小パッケージサイズという利点を損う結果となるなどの不具合があった。
【0009】
そこで、この発明は、実装面積に影響を与えることなく、回路素子の単独でのテストや解析を容易に行うことが可能な半導体装置を提供することを目的としている。
【0011】
【課題を解決するための手段】
上記の目的を達成するために、本願発明の一態様によれば、互いに積層された、第1,第2,および第3の回路基板と、前記第1の回路基板に搭載された、外部入出力ピンに接続されたテスト容易化回路と、前記第2の回路基板に搭載され、前記テスト容易化回路にのみ接続されるロジック回路と、前記第3の回路基板に搭載され、前記テスト容易化回路にのみ接続されるメモリ素子とを具備し、第1のモード時には、前記外部入出力ピンを介して入力される外部信号が、前記テスト容易化回路を介して、前記ロジック回路に供給された後に前記メモリ素子に供給され、第2のモード時には、前記外部入出力ピンを介して入力される外部信号が、前記テスト容易化回路を介して、前記ロジック回路または前記メモリ素子のいずれか一方に供給されることを特徴とする半導体装置が提供される。
【0013】
上記の構成によれば、各回路素子に対して、外部からのテスト信号を直に入力できるようになる。これにより、回路素子ごとに専用の入力ピンや個別テストのための専用のテスト回路を設けることなしに、個々の回路素子を独立にテストすることが容易に可能となるものである。
【0014】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【0015】
(第1の実施形態)
図1は、本発明の第1の実施形態にかかるSBMの概略構成を示すものである。ここでは、メモリコントローラ回路とメモリ素子とを組み合わせた場合を例に説明する。なお、同図(a)はSBMの断面構造を示すものであり、同図(b)はSBMにおける各層の配置を2次元的に示すものである。
【0016】
図に示すように、このSBMは、メモリコントローラ回路(第1の回路素子)11を搭載した1層目の回路基板層(第1の回路基板)12と、入力切り替え回路21を搭載した容易化層としての2層目の回路基板層(第3の回路基板)22と、メモリ素子(第2の回路素子)31を搭載した3層目の回路基板層(第2の回路基板)32とを3次元的に配置(積層)し、その周囲をパッケージ41によって封止してなる構成とされている。
【0017】
上記メモリコントローラ回路11および上記メモリ素子31は異品種の半導体部品であり、それぞれ、完成品が用いられる。
【0018】
また、上記パッケージ41の最下層には、多数の入出力ピン42が配設された入出力端子層43が設けられている。この入出力端子層43上の各入出力ピン42を介して、外部との間での外部入出力信号の入出力が行われる。
【0019】
そして、各層12,22,32,43の相互は、適宜、配線44やヴィアなどのコンタクト45によって電気的に接続されている。
【0020】
上記2層目の回路基板層22は、たとえば、PTP(Paper Thin Package)によって構成されている。上記回路基板層22上の上記入力切り替え回路21は、外部より入力される入力切り替え回路制御信号にもとづいて、上記メモリ素子31への入力を切り替える。たとえば、通常モード時には、上記メモリ素子31に対し、上記メモリコントローラ回路11の出力信号を供給する。また、テストモード時には、上記メモリ素子31に対し、外部のLSIテスタ(テスト回路)からのテスト信号(入力信号)を供給するようになっている。
【0021】
すなわち、上記入出力ピン42に供給される入力信号は、通常モード時には、上記メモリコントローラ回路11へと入力される。一方、上記入出力ピン42に供給される入力信号がLSIテスタからのテスト信号の場合(テストモード時)には、その入力信号は、上記メモリ素子31へと直に入力される。
【0022】
図2は、上記したSBMで用いられる入力切り替え回路21の構成例を示すものである。
【0023】
この例の場合、入力切り替え回路21は、2つのトランスファゲート21a,21bと1つのインバータ回路21cとを有して構成されている。
【0024】
たとえば、入力切り替え回路制御信号が“L”レベルのとき、トランスファゲート21aがオン状態、トランスファゲート21bがオフ状態となって、上記入出力ピン42に供給される入力信号は、上記メモリコントローラ回路11へと入力される(通常モード時)。
【0025】
一方、入力切り替え回路制御信号が“H”レベルのとき、トランスファゲート21aがオフ状態、トランスファゲート21bがオン状態となって、上記入出力ピン42に供給される入力信号は、上記メモリ素子31へと直接入力される(テストモード時)。
【0026】
このような構成によれば、入出力ピン42のピン数を大幅に増やしたり、内部に専用のテスト回路を設けたりすることなしに、メモリ素子31を単独でテスト(または、解析)できるようになる。
【0027】
すなわち、異品種の半導体部品であるメモリコントローラ回路11とメモリ素子31とにテストのための細工を施したりすることなしに、完成品のまま積層して1パッケージ化した後において、外部からのテスト信号を入出力ピン42より直接メモリ素子31に入力してテストすることが容易に可能となる。したがって、SBMの開発期間(TAT)を短くできるとともに、半導体部品の欠陥などの発見を極めて容易なものすることができる。
【0028】
しかも、メモリ素子31のインターフェイスに設けられる入力切り替え回路21は、PTPにより層として追加するため、積層数は2層から3層に増えるものの、入出力ピン数の増加を最小限に抑えることが可能となる結果、パッケージサイズの肥大化を招き、ひいては、実装面積を増大させるなどの影響もほとんどない。
【0029】
(第2の実施形態)
図3は、本発明の第2の実施形態にかかるSBMの概略構成を、従来のSBMと比較して示すものである。ここでは、1つのロジック(LOGIC)回路と2つのメモリ素子とを組み合わせた場合を例に説明する。なお、同図(a)は本実施形態にかかるSBMでの各層の配置を2次元的に示すものであり、同図(b)は従来のSBMでの各層の配置を2次元的に示すものである。
【0030】
同図(a)に示すように、このSBMは、テスト容易化回路(切り替え回路)101を搭載した容易化層としての1層目の回路基板層(第4の回路基板)102と、ロジック回路(第1の回路素子)201を搭載した2層目の回路基板層(第1の回路基板)202と、第1のメモリ素子(第2の回路素子)301を搭載した3層目の回路基板層(第2の回路基板)302と、第2のメモリ素子(第3の回路素子)401を搭載した4層目の回路基板層(第3の回路基板)402とを3次元的に配置(積層)し、その周囲をパッケージ501によって封止してなる構成とされている。
【0031】
上記ロジック回路201および上記第1,第2のメモリ素子301,401は異品種の半導体部品であり、それぞれ、完成品が用いられる。
【0032】
また、上記パッケージ501の最下層には、多数の入出力ピンが配設された入出力端子層(図示していない)が設けられている。この入出力端子層上の各入出力ピンを介して、外部との間での外部入出力信号の入出力が行われる。
【0033】
そして、各層の相互は、適宜、配線やヴィアなどのコンタクトによって電気的に接続されている。
【0034】
すなわち、本実施形態にかかるSBMの場合、ロジック回路201を搭載した回路基板層202と、第1のメモリ素子301を搭載した回路基板層302と、第2のメモリ素子401を搭載した回路基板層402とを3次元的に配置(積層)し、その周囲をパッケージ501によって封止してなる従来のSBM(同図(b)参照)の、その最下層(1層目)側に、各半導体部品(この場合、ロジック回路201、第1,第2のメモリ素子301,401)の相互を接続するように、上記テスト容易化回路101を搭載した回路基板層102を配置するとともに、そのテスト容易化回路101を介して、外部と上記各半導体部品との間での外部入出力信号のやり取りを行う構成となっている。
【0035】
容易化層としての上記回路基板層102は、たとえば、PTPによって構成されている。上記回路基板層102上の上記テスト容易化回路101は、入力切り替え回路101Aと、この入力切り替え回路101Aの検証を行うスキャン(SCAN)回路101Bとを有して構成されている。
【0036】
図4は、上記したSBMで用いられるテスト容易化回路101の構成を模式的に示すものである。なお、ここでは、ロジック回路201を単体(単独)でテストする、単体テストモードの場合を例に示している。
【0037】
上記入力切り替え回路101Aは、外部より入力されるテストセレクト信号(制御信号)にもとづいて、上記ロジック回路201および上記第1,第2のメモリ素子301,401の各入出力を切り替えるためのもので、たとえば図5に示すように、複数のフリップフロップ回路(以下、F/F回路と略記する)101aによりそれぞれ構成されている。
【0038】
上記スキャン回路101Bは、上記各入力切り替え回路101Aを成す複数のF/F回路101aを直列に接続することによって構成され、SCAN入力信号の入力に対する、SCAN出力信号の出力にもとづいて、上記入力切り替え回路101Aの検証が行われる。なお、このスキャン動作の際は、外部と各半導体部品との間での外部入出力信号の入出力が停止される。
【0039】
ここで、各テストモードでの外部入出力信号の流れについて説明する。
【0040】
たとえば、通常動作テストモード時には、テスト容易化回路101を介して、各半導体部品、つまり、上記ロジック回路201および上記第1,第2のメモリ素子301,401の相互が電気的に接続される。そして、外部入出力信号(この場合、外部のLSIテスタ(テスト回路)からのテスト入力信号およびテスト出力信号)の入出力は、全て上記テスト容易化回路101を経由して、外部と各層202,302,402の半導体部品との間で行われる(101→201、301、401→101)。
【0041】
また、ロジック回路201を単体でテストする単体テストモード時には、図4および図5に示したように、テスト容易化回路101に対して、上記ロジック回路201のみが電気的に接続される(上記第1,第2のメモリ素子301,401は非接続)。そして、テスト入力信号およびテスト出力信号(外部入出力信号)の入出力は、上記テスト容易化回路101を経由して、外部と回路基板層202上のロジック回路201との間のみで行われる(101→201→101)。
【0042】
また、第1のメモリ素子301を単体でテストする単体テストモード時には、テスト容易化回路101に対して、上記第1のメモリ素子301のみが電気的に接続される(上記ロジック回路201および上記第2のメモリ素子401は非接続)。そして、テスト入力信号およびテスト出力信号の入出力は、上記テスト容易化回路101を経由して、外部と回路基板層302上の第1のメモリ素子301との間でのみ行われる(101→301→101)。
【0043】
また、第2のメモリ素子401を単体でテストする単体テストモード時には、テスト容易化回路101に対して、上記第2のメモリ素子401のみが電気的に接続される(上記ロジック回路201および上記第1のメモリ素子301は非接続)。そして、テスト入力信号およびテスト出力信号の入出力は、上記テスト容易化回路101を経由して、外部と回路基板層402上の第2のメモリ素子401との間でのみ行われる(101→401→101)。
【0044】
なお、この例の場合、テスト容易化回路101としては、外部入出力信号の信号線数の分だけ入力切り替え回路101Aを設けるように構成した。これ以外に、たとえばテスト容易化回路101に接続される半導体部品の個数に応じて、入力切り替え回路101Aを設けるように構成することも可能である。
【0045】
次に、図5を参照して、上記した構成のSBMの動作について説明する。ここでは、通常動作モード、通常動作テストモード、単体テストモード、および、スキャン動作モードについて説明する。
【0046】
通常動作モード時には、たとえば、外部からのテストセレクト信号の非入力により、テスト容易化回路101が通常動作モードに設定される。すると、通常のSBMとして動作するように、入力切り替え回路101Aの各F/F回路101aが設定される。この場合、テスト容易化回路101に対して、上記ロジック回路201および上記第1,第2のメモリ素子301,401がそれぞれ電気的に接続される。これにより、外部入出力信号のやり取りが、テスト容易化回路101を介して、外部と上記ロジック回路201および上記第1,第2のメモリ素子301,401との間で行われる。
【0047】
一方、通常動作テストモード時には、たとえば、外部からの通常動作テストのためのテストセレクト信号の入力により、テスト容易化回路101が通常動作テストモードに設定される。すると、システム全体の総合的なテストを行うべく、入力切り替え回路101Aの各F/F回路101aが設定される。この場合、各F/F回路101aは、上記通常動作モード時と同じ接続状態となるように結線される。つまり、テスト容易化回路101に対して、上記ロジック回路201および上記第1,第2のメモリ素子301,401がそれぞれ電気的に接続される。これにより、テスト容易化回路101を介して、外部から入力されるテスト入力信号に応じて、上記ロジック回路201と上記第1,第2のメモリ素子301,401との間で、システム全体の総合的なテストが行われる。このテスト結果であるテスト出力信号は、テスト容易化回路101を介して、外部へと出力される。
【0048】
また、単位テストモード時には、たとえば、外部からの単独テストのためのテストセレクト信号の入力により、テスト容易化回路101が単位テストモードに設定される。この場合、上述したように、上記ロジック回路201および上記第1,第2のメモリ素子301,401のいずれの単独テストを行うかに応じて、入力切り替え回路101Aの各F/F回路101aが設定される。
【0049】
たとえば、ロジック回路201を単体でテストする場合には、図4および図5に示したように、テスト容易化回路101に対して、上記ロジック回路201のみが接続されるように、各F/F回路101aが結線される。
【0050】
また、第1のメモリ素子301を単体でテストする場合には、テスト容易化回路101に対して、上記第1のメモリ素子301のみが接続されるように、各F/F回路101aが結線される。
【0051】
また、第2のメモリ素子401を単体でテストする場合には、テスト容易化回路101に対して、上記第2のメモリ素子401のみが接続されるように、各F/F回路101aが結線される。
【0052】
こうして、テスト容易化回路101に対して、上記ロジック回路201および上記第1,第2のメモリ素子301,401のいずれかが電気的に接続されることにより、その半導体部品に対する、外部からのテスト入力信号の入力に応じたテストが行われる。このテスト結果であるテスト出力信号は、それぞれ、テスト容易化回路101を介して、外部へと出力される。
【0053】
さらに、スキャン動作モード時には、たとえば、外部からのスキャン動作のためのテストセレクト信号の入力により、テスト容易化回路101がスキャン動作モードに設定される。すると、入力切り替え回路101Aの検証を行うべく、各F/F回路101aがスキャン回路101Bを構成するように結線される。つまり、各F/F回路101aは、数珠繋ぎ状態となるように結線される。また、テスト容易化回路101に対し、上記ロジック回路201および上記第1,第2のメモリ素子301,401が非接続とされるとともに、外部との間での外部入出力信号の入出力が停止される。こうして、外部からのスキャン回路101Bに対する、SCAN入力信号の入力に対応して出力されるSCAN出力信号をもとに、上記入力切り替え回路101Aの動作の確認(検証)が行われる。
【0054】
このような構成によれば、入出力ピンのピン数を大幅に増やしたり、内部に専用のテスト回路を設けたりすることなしに、ロジック回路201および第1,第2のメモリ素子301,401をそれぞれ単独でテスト(または、解析)できるようになる。
【0055】
すなわち、異品種の半導体部品であるロジック回路201および第1,第2のメモリ素子301,401にテストのための細工を施したりすることなしに、それぞれ完成品のまま積層して1パッケージ化した後において、外部からのテスト入力信号を、テスト容易化回路101を介して、各半導体部品にそれぞれ入力してテストすることが容易に可能となる。したがって、異品種を搭載した半導体装置の開発期間(TAT)を短くできるとともに、半導体部品の欠陥などの発見を極めて容易なものすることができる。
【0056】
しかも、テスト容易化回路101は、PTPにより層として追加するため、積層数は3層から4層に増えるものの、入出力ピン数の増加を最小限に抑えることが可能となる結果、パッケージサイズの肥大化を招き、ひいては、実装面積を増大させるなどの影響もほとんどない。
【0057】
上記したように、各半導体部品に対して、外部からのテスト信号を直に入力できるようにしている。これにより、半導体部品ごとに専用の入力ピンや個別テストのための専用のテスト回路を設けることなしに、個々の半導体部品を独立にテストすることが容易に可能となる。よって、実装面積に影響を与えることなく、半導体部品の単独でのテストや解析を容易に行えるようになるものである。
【0058】
なお、上記した第1,第2の実施形態においては、いずれの場合も、各層の回路基板上に1つの半導体部品(回路素子)を搭載した場合について説明したが、この限りでないことは勿論である。
【0059】
また、上記した第1の実施形態においては、入力切り替え回路21を搭載した容易化層としての回路基板層22を2層目に、上記した第2の実施形態においては、テスト容易化回路101を搭載した容易化層としての回路基板層102を1層目に、それぞれ配置した場合を例に説明したが、これに限定されるものではない。
【0060】
その他、本願発明は、上記(各)実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記(各)実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、(各)実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題(の少なくとも1つ)が解決でき、発明の効果の欄で述べられている効果(の少なくとも1つ)が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【0061】
【発明の効果】
以上、詳述したようにこの発明によれば、実装面積に影響を与えることなく、回路素子の単独でのテストや解析を容易に行うことが可能な半導体装置を提供できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態にかかるSBMの一例を示す構成図。
【図2】同じく、図1に示したSBMで用いられる入力切り替え回路の構成例を示す回路図。
【図3】本発明の第2の実施形態にかかるSBMの構成例を、従来のSBMと比較して2次元的に示すブロック図。
【図4】同じく、図3に示したSBMで用いられるテスト容易化回路の一例を模式的に示す構成図。
【図5】同じく、図3(a)に示したSBMの構成をより具体化して示すブロック図。
【図6】従来技術とその問題点を説明するために2次元的に示すSBMのブロック図。
【符号の説明】
11…メモリコントローラ回路
12…1層目の回路基板層
21…入力切り替え回路
21a,21b…トランスファゲート
21c…インバータ回路
22…2層目の回路基板層
31…メモリ素子
32…3層目の回路基板層
41…パッケージ
42…入出力ピン
43…入出力端子層
44…配線
45…コンタクト
101…テスト容易化回路
101A…入力切り替え回路
101a…フリップフロップ回路
101B…スキャン回路
102…1層目の回路基板層
201…ロジック回路
202…2層目の回路基板層
301…第1のメモリ素子
302…3層目の回路基板層
401…第2のメモリ素子
402…4層目の回路基板層
501…パッケージ
Claims (2)
- 互いに積層された、第1,第2,および第3の回路基板と、
前記第1の回路基板に搭載された、外部入出力ピンに接続されたテスト容易化回路と、
前記第2の回路基板に搭載され、前記テスト容易化回路にのみ接続されるロジック回路と、
前記第3の回路基板に搭載され、前記テスト容易化回路にのみ接続されるメモリ素子と
を具備し、
第1のモード時には、前記外部入出力ピンを介して入力される外部信号が、前記テスト容易化回路を介して、前記ロジック回路に供給された後に前記メモリ素子に供給され、
第2のモード時には、前記外部入出力ピンを介して入力される外部信号が、前記テスト容易化回路を介して、前記ロジック回路または前記メモリ素子のいずれか一方に供給される
ことを特徴とする半導体装置。 - 前記テスト容易化回路は複数のフリップフロップ回路を有し、前記複数のフリップフロップ回路は相互に接続されてスキャン回路を構成し、
前記スキャン回路は、所定のスキャン動作を実行することによって、前記テスト容易化回路の検証を行うことを特徴とする請求項1に記載の半導体装置。
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