JP2003282823A - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JP2003282823A
JP2003282823A JP2002086679A JP2002086679A JP2003282823A JP 2003282823 A JP2003282823 A JP 2003282823A JP 2002086679 A JP2002086679 A JP 2002086679A JP 2002086679 A JP2002086679 A JP 2002086679A JP 2003282823 A JP2003282823 A JP 2003282823A
Authority
JP
Japan
Prior art keywords
memory cell
circuit
memory
potential
cell array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2002086679A
Other languages
English (en)
Other versions
JP2003282823A5 (ja
Inventor
Tetsuya Kaneko
哲也 金子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2002086679A priority Critical patent/JP2003282823A/ja
Priority to US10/151,805 priority patent/US6950367B2/en
Priority to EP02011553A priority patent/EP1349174A3/en
Priority to TW091112058A priority patent/TW546823B/zh
Priority to CNB021245991A priority patent/CN1262012C/zh
Priority to KR10-2002-0037693A priority patent/KR100502375B1/ko
Publication of JP2003282823A publication Critical patent/JP2003282823A/ja
Publication of JP2003282823A5 publication Critical patent/JP2003282823A5/ja
Abandoned legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】同一半導体チップ上に性能が異なる複数のDRAM
回路を集積する。 【解決手段】第１のMOSトランジスタを含む複数のメモ
リセルを有する第１のメモリセルアレイと、上記第１の
メモリセルアレイ内の上記複数のメモリセルを動作させ
る際に使用される少なくとも１つの電位を発生する第１
の電位発生回路とを有し、半導体チップ11上に形成され
た第１のDRAM回路13-1と、第１のMOSトランジスタと異
なる特性を有する第２のMOSトランジスタを含む複数の
メモリセルを有する第２のメモリセルアレイと、上記第
２のメモリセルアレイ内の上記複数のメモリセルを動作
させる際に使用される少なくとも１つの電位を発生する
第２の電位発生回路とを有し、半導体チップ11上に形成
された第２のDRAM回路13-2とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体集積回路に
係り、特に異なる性能のメモリ回路を同一チップ上に搭
載したメモリ混載ロジック集積回路に関する。
【０００２】
【従来の技術】近年、システムLSI(Large Scale Integr
ation circuit)と呼ばれる半導体集積回路の重要性が増
している。従来では機能毎にチップを分けて構成してい
たものを、これらの機能の大半を１つのチップに集積化
したものがシステムLSIと呼ばれる。このシステムLSIの
中で、メモリ回路とロジック回路とを１チップ上に集積
したメモリ混載ロジックLSIは、近年、特に開発に注力
されてきている。
【０００３】メモリ回路とロジック回路とを１チップ化
する上での１つの大きなメリットは低消費電力化であ
る。両回路を混載することによって、ロジック回路とメ
モリ回路との間の入出力バッファが不用になるので、入
出力バッファの充放電に要していた消費電力を削減する
ことができる。
【０００４】さらにバス幅を広げることができるので、
動作周波数を落としてもデータの転送レートを高くする
ことが可能になり、これによっても消費電力を削減する
ことができる。
【０００５】例えばデジタル民生機器では、従来のよう
にメモリを別チップにすると消費電力を１Ｗ以下に押さ
えられなくなり、放熱性を上げるために高価なパッケー
ジやヒートシンクが必要になり、コストが急激に上昇し
てしまう。安価なプラスチックパッケージをそのまま使
えるようにするために、メモリ混載が必要となる。
【０００６】メモリ回路とロジック回路とを１チップ化
する上でのもう１つのメリットは高速動作である。汎用
メモリのバス幅は多くとも32bit程度であり、動作周波
数も200MHz程度なので、データ転送レートをあまり高く
することができない。
【０００７】メモリ混載ロジックLSIの場合にはバス幅
を例えば256bit幅程度に広げることが容易にできるの
で、動作周波数が汎用メモリと同じとしても、汎用メモ
リを使用する場合よりもデータ転送レートを格段に上げ
ることができる。
【０００８】メモリ混載ロジックLSIの中の、特にDRAM
(Dynamic Random Access Memory)混載ロジックLSIは、
エンジニアリングワークステーションや高性能パーソナ
ルコンピュータの画像処理などの高性能用途向けに1996
年頃から実用化されてきた。DRAM混載によってメモリバ
スのバンド幅が広がり、処理能力を大幅に向上できるか
らである。
【０００９】近年はデジタル方式のビデオカメラやスチ
ルカメラなどの画像機器、DVD(Digital Video Disk)な
どの記憶媒体、携帯情報端末などへDRAM混載ロジックLS
Iの用途が拡大してきている。これらの機器では、DRAM
混載ロジックLSIを使うことにより、低消費電力化や実
装面積の削減の効果が大きくなる。
【００１０】このように、システムLSIは様々な用途に
使われるので、システムLSIに搭載される混載用DRAMに
要求される性能もその用途によって様々なものとなる。
例えば、乾電池駆動するようなデジタル民生機器の場合
は、高速動作よりも消費電力の小さいものが求められ、
画像処理用の場合にはメモリ規模の大きいものが求めら
れ、さらに近年の３次元画像処理や通信系の信号処理用
の場合には高速なアクセスタイムに対する要求が強くな
ってくる。今後はさらに規模の大きなシステムを１チッ
プ化する方向で開発が進む可能性がある。
【００１１】このような場合には、同一チップ内のメモ
リ回路でも、例えば、集積度に対する優先度の高い部分
と、高速動作に対する優先度の高い部分が生じてくるこ
とが考えられる。例えばシステムLSI上に２個のDRAM回
路を集積し、この２個のDRAM回路に要求される性能が異
なり、例えば一方では高速なアクセスが求められるのに
対し、他方ではアクセスタイムよりもデータ保持特性や
集積度が優先されるような場合である。
【００１２】従来のDRAM混載ロジックLSIに搭載されるD
RAM回路の場合には、種々の製品の要求をできるだけ包
含する性能のものを作ることを目指しており、メモリ容
量やデータバス幅、動作周波数、リードレイテンシー、
アドレス割付方式、バンク構成などは製品仕様に合せて
変えられるようにしていることが多い。
【００１３】しかし、メモリセルアレイ自体の性能を変
えることには対応していない。すなわち、同一チップ上
に集積される２種類のDRAM回路で使用されるメモリセル
の性能は同じものである。
【００１４】これでは、特に今後の多様化する製品の要
求を満たすことことが困難になるものと予想される。
【００１５】
【発明が解決しようとする課題】このように従来では、
同一チップ上に複数種類のメモリ回路が集積された半導
体集積回路で使用される各メモリ回路内のメモリセルの
性能が同じものであるために、多様化する製品の要求を
満たすことことが困難であるという問題がある。
【００１６】この発明は上記のような事情を考慮してな
されたものであり、その目的は、要求される製品として
の種々の性能を満足することができるメモリ混載の半導
体集積回路を提供することにある。
【００１７】
【課題を解決するための手段】この発明の半導体集積回
路は、第１のMOSトランジスタを含む複数のメモリセル
を有する第１のメモリセルアレイと、上記第１のメモリ
セルアレイ内の上記複数のメモリセルを動作させる際に
使用される少なくとも１つの電位を発生する第１の電位
発生回路とを有し、半導体チップ上に形成された第１の
メモリ回路と、前記第１のMOSトランジスタと異なる特
性を有する第２のMOSトランジスタを含む複数のメモリ
セルを有する第２のメモリセルアレイと、上記第２のメ
モリセルアレイ内の上記複数のメモリセルを動作させる
際に使用される少なくとも１つの電位を発生する第２の
電位発生回路とを有し、前記半導体チップと同じ半導体
チップ上に形成された少なくとも１つの第２のメモリ回
路とを具備している。
【００１８】この発明の半導体集積回路は、第１のMOS
トランジスタと第１の容量素子とからなる複数のメモリ
セルを有し、前記複数のメモリセルが第１のビット線に
接続された第１のメモリセルアレイと、上記第１のメモ
リセルアレイ内の上記複数のメモリセルを動作させる際
に使用される少なくとも１つの電位を発生する第１の電
位発生回路とを有し、半導体チップ上に形成された第１
のメモリ回路と、第２のMOSトランジスタと第２の容量
素子とからなる複数のメモリセルを有し、前記複数のメ
モリセルが第２のビット線に接続され、前記第２の容量
素子と前記第２のビット線との間の経路に存在する抵抗
の値が前記第１のメモリセルアレイ内の前記第１の容量
素子と前記第１のビット線との間の経路に存在する抵抗
の値とは異なるように構成された第２のメモリセルアレ
イと、上記第２のメモリセルアレイ内の上記複数のメモ
リセルを動作させる際に使用される少なくとも１つの電
位を発生する第２の電位発生回路とを有し、前記半導体
チップと同じ半導体チップ上に形成された少なくとも１
つの第２のメモリ回路とを具備している。
【００１９】この発明の半導体集積回路は、第１のMOS
トランジスタと第１の容量素子とからなる複数のメモリ
セルを有する第１のメモリセルアレイと、上記第１のメ
モリセルアレイ内の上記複数のメモリセルを動作させる
際に使用される少なくとも１つの電位を発生する第１の
電位発生回路とを有し、半導体チップ上に形成された第
１のメモリ回路と、第２のMOSトランジスタと前記第１
の容量素子とは容量が異なる第２の容量素子とからなる
複数のメモリセルを有する第２のメモリセルアレイと、
上記第２のメモリセルアレイ内の上記複数のメモリセル
を動作させる際に使用される少なくとも１つの電位を発
生する第２の電位発生回路とを有し、前記半導体チップ
と同じ半導体チップ上に形成された少なくとも１つの第
２のメモリ回路とを具備している。
【００２０】この発明の半導体集積回路は、ゲート電極
を有する第１のMOSトランジスタを含む複数のメモリセ
ルを有する第１のメモリセルアレイと、上記メモリセル
の選択時に選択されたメモリセルの上記第１のMOSトラ
ンジスタのゲート電極にこの第１のMOSトランジスタを
オンさせるための第１の電位を供給する第１の駆動回路
と、上記第１の駆動回路に接続され、上記第１の電位を
含み上記第１のメモリセルアレイ内の上記複数のメモリ
セルを動作させる際に使用される複数の電位を発生する
第１の電位発生回路とを有し、半導体チップ上に形成さ
れた第１のメモリ回路と、ゲート電極を有する第２のMO
Sトランジスタを含む複数のメモリセルを有する第２の
メモリセルアレイと、上記メモリセルの選択時に選択さ
れたメモリセルの上記第２MOSのトランジスタのゲート
電極にこの第２のMOSトランジスタをオンさせるための
前記第１の電位とは異なる第２の電位を供給する第２の
駆動回路と、上記第２の駆動回路に接続され、上記第２
の電位を含み上記第２のメモリセルアレイ内の上記複数
のメモリセルを動作させる際に使用される複数の電位を
発生する第２の電位発生回路とを有し、前記半導体チッ
プと同じ半導体チップ上に形成された少なくとも１つの
第２のメモリ回路とを具備している。
【００２１】この発明の半導体集積回路は、ゲート電極
を有する第１のMOSトランジスタを含む複数のメモリセ
ルを有する第１のメモリセルアレイと、上記メモリセル
の非選択時に非選択とされるメモリセルの上記第１のMO
Sトランジスタのゲート電極にこの第１のMOSトランジス
タをオフさせるための第１の電位を供給する第１の駆動
回路と、上記第１の駆動回路に接続され、上記第１の電
位を含み上記第１のメモリセルアレイ内の上記複数のメ
モリセルを動作させる際に使用される複数の電位を発生
する第１の電位発生回路とを有し、半導体チップ上に形
成された第１のメモリ回路と、ゲート電極を有する第２
のMOSトランジスタを含む複数のメモリセルを有する第
２のメモリセルアレイと、上記メモリセルの非選択時に
非選択とされるメモリセルの上記第２のMOSトランジス
タのゲート電極にこの第２のMOSトランジスタをオフさ
せるための前記第１の電位とは異なる第２の電位を供給
する第２の駆動回路と、上記第２の駆動回路に接続さ
れ、上記第２の電位を含み上記第２のメモリセルアレイ
内の上記複数のメモリセルを動作させる際に使用される
複数の電位を発生する第２の電位発生回路とを有し、前
記半導体チップと同じ半導体チップ上に形成された少な
くとも１つの第２のメモリ回路とを具備している。
【００２２】この発明の半導体集積回路は、第１の電位
が供給される第１のウェル領域内にMOSトランジスタを
含む複数のメモリセルが形成された第１のメモリセルア
レイと、上記第１の電位を含み上記第１のメモリセルア
レイ内の上記複数のメモリセルを動作させる際に使用さ
れる複数の電位を発生する第１の電位発生回路とを有
し、半導体チップ上に形成された第１のメモリ回路と、
前記第１の電位とは異なる第２の電位が供給される第２
のウェル領域内にMOSトランジスタを含む複数のメモリ
セルが形成された第２のメモリセルアレイと、上記第２
の電位を含み上記第２のメモリセルアレイ内の上記複数
のメモリセルを動作させる際に使用される複数の電位を
発生する第２の電位発生回路とを有し、前記半導体チッ
プと同じ半導体チップ上に形成された少なくとも１つの
第２のメモリ回路とを具備している。
【００２３】この発明の半導体集積回路は、第１のビッ
ト線に接続された複数のメモリセルを有する第１のメモ
リセルアレイと、上記第１のメモリセルアレイに接続さ
れ、上記第１のメモリセルアレイからデータを読み出す
際に上記第１のビット線に供給される第１の電位を含み
上記第１のメモリセルアレイ内の上記複数のメモリセル
を動作させる際に使用される複数の電位を発生する第１
の電位発生回路とを有し、半導体チップ上に形成された
第１のメモリ回路と、第２のビット線に接続された複数
のメモリセルを有する第２のメモリセルアレイと、上記
第２のメモリセルアレイに接続され、上記第２のメモリ
セルアレイからデータを読み出す際に上記第２のビット
線に供給される前記第１の電位とは異なる第２の電位を
含み上記第２のメモリセルアレイ内の上記複数のメモリ
セルを動作させる際に使用される複数の電位を発生する
第２の電位発生回路とを有し、前記半導体チップと同じ
半導体チップ上に形成された少なくとも１つの第２のメ
モリ回路とを具備している。
【００２４】この発明の半導体集積回路は、MOSトラン
ジスタを含む複数のメモリセルを有し、前記複数の各メ
モリセルが自己整合構造のコンタクト部を介して第１の
ビット線に接続された第１のメモリセルアレイと、上記
第１のメモリセルアレイ内の上記複数のメモリセルを動
作させる際に使用される少なくとも１つの電位を発生す
る第１の電位発生回路とを有し、半導体チップ上に形成
された第１のメモリ回路と、MOSトランジスタを含む複
数のメモリセルを有し、前記複数の各メモリセルが自己
整合構造を有しない構造のコンタクト部を介して第２の
ビット線に接続された第２のメモリセルアレイと、上記
第２のメモリセルアレイ内の上記複数のメモリセルを動
作させる際に使用される少なくとも１つの電位を発生す
る第２の電位発生回路とを有し、前記半導体チップと同
じ半導体チップ上に形成された少なくとも１つの第２の
メモリ回路とを具備している。
【００２５】この発明の半導体集積回路は、ゲート電極
がサリサイド構造を有するMOSトランジスタを含む複数
のメモリセルからなる第１のメモリセルアレイと、上記
第１のメモリセルアレイ内の上記複数のメモリセルを動
作させる際に使用される少なくとも１つの電位を発生す
る第１の電位発生回路とを有し、半導体チップ上に形成
された第１のメモリ回路と、ゲート電極がサリサイド構
造を有しないMOSトランジスタを含む複数のメモリセル
からなる第２のメモリセルアレイと、上記第２のメモリ
セルアレイ内の上記複数のメモリセルを動作させる際に
使用される少なくとも１つの電位を発生する第２の電位
発生回路とを有し、前記半導体チップと同じ半導体チッ
プ上に形成された少なくとも１つの第２のメモリ回路と
を具備している。
【００２６】この発明の半導体集積回路は、第１の数の
メモリセルが第１のビット線に接続された第１のメモリ
セルアレイと、上記第１のメモリセルアレイ内の上記複
数のメモリセルを動作させる際に使用される少なくとも
１つの電位を発生する第１の電位発生回路とを有し、半
導体チップ上に形成された第１のメモリ回路と、前記第
１の数とは異なる第２の数のメモリセルが第２のビット
線に接続された第２のメモリセルアレイと、上記第２の
メモリセルアレイ内の上記複数のメモリセルを動作させ
る際に使用される少なくとも１つの電位を発生する第２
の電位発生回路とを有し、前記半導体チップと同じ半導
体チップ上に形成された少なくとも１つの第２のメモリ
回路とを具備している。
【００２７】この発明の半導体集積回路は、第１の数の
メモリセルが第１のワード線に接続された第１のメモリ
セルアレイと、上記第１のメモリセルアレイ内の上記複
数のメモリセルを動作させる際に使用される少なくとも
１つの電位を発生する第１の電位発生回路とを有し、半
導体チップ上に形成された第１のメモリ回路と、前記第
１の数とは異なる第２の数のメモリセルが第２のワード
線に接続された第２のメモリセルアレイと、上記第２の
メモリセルアレイ内の上記複数のメモリセルを動作させ
る際に使用される少なくとも１つの電位を発生する第２
の電位発生回路とを有し、前記半導体チップと同じ半導
体チップ上に形成された少なくとも１つの第２のメモリ
回路とを具備している。
【００２８】この発明の半導体集積回路は、複数のメモ
リセルが接続されたビット線ツイスト構造のビット線を
有する第１のメモリセルアレイと、上記第１のメモリセ
ルアレイ内の上記複数のメモリセルを動作させる際に使
用される少なくとも１つの電位を発生する第１の電位発
生回路とを有し、半導体チップ上に形成された第１のメ
モリ回路と、複数のメモリセルが接続されたビット線ツ
イスト構造を有しないビット線を有する第２のメモリセ
ルアレイと、上記第２のメモリセルアレイ内の上記複数
のメモリセルを動作させる際に使用される少なくとも１
つの電位を発生する第２の電位発生回路とを有し、前記
半導体チップと同じ半導体チップ上に形成された少なく
とも１つの第２のメモリ回路とを具備している。
【００２９】この発明の半導体集積回路は、複数のメモ
リセルが接続された第１のビット線ツイスト構造のビッ
ト線対を有する第１のメモリセルアレイと、上記第１の
メモリセルアレイ内の上記複数のメモリセルを動作させ
る際に使用される少なくとも１つの電位を発生する第１
の電位発生回路とを有し、半導体チップ上に形成された
第１のメモリ回路と、複数のメモリセルが接続された第
２のビット線ツイスト構造のビット線対を有する第２の
メモリセルアレイと、上記第２のメモリセルアレイ内の
上記複数のメモリセルを動作させる際に使用される少な
くとも１つの電位を発生する第２の電位発生回路とを有
し、前記半導体チップと同じ半導体チップ上に形成され
た少なくとも１つの第２のメモリ回路とを具備してい
る。
【００３０】この発明の半導体集積回路は、リフレッシ
ュ動作を必要とする複数のメモリセルを有する第１のメ
モリセルアレイと、上記第１のメモリセルアレイに接続
され、第１のメモリセルアレイ内の複数のメモリセルの
リフレッシュ動作を第１の周期で行わせる制御を行う第
１のリフレッシュ制御回路と、上記第１のメモリセルア
レイ内の上記複数のメモリセルを動作させる際に使用さ
れる少なくとも１つの電位を発生する第１の電位発生回
路とを有し、半導体チップ上に形成された第１のメモリ
回路と、リフレッシュ動作を必要とする複数のメモリセ
ルを有する第２のメモリセルアレイと、上記第２のメモ
リセルアレイに接続され、第２のメモリセルアレイ内の
複数のメモリセルのリフレッシュ動作を前記第１の周期
とは異なる第２の周期で行わせる制御を行う第２のリフ
レッシュ制御回路と、上記第２のメモリセルアレイ内の
上記複数のメモリセルを動作させる際に使用される少な
くとも１つの電位を発生する第２の電位発生回路とを有
し、前記半導体チップと同じ半導体チップ上に形成され
た少なくとも１つの第２のメモリ回路とを具備してい
る。
【００３１】この発明の半導体集積回路は、複数のメモ
リセルを有し、第１のランダムアクセスタイムを有する
第１のメモリセルアレイと、上記第１のメモリセルアレ
イ内の上記複数のメモリセルを動作させる際に使用され
る少なくとも１つの電位を発生する第１の電位発生回路
とを有し、半導体チップ上に形成された第１のメモリ回
路と、複数のメモリセルを有し、前記第１のランダムア
クセスタイムとは異なる第２のランダムアクセスタイム
を有する第２のメモリセルアレイと、上記第２のメモリ
セルアレイ内の上記複数のメモリセルを動作させる際に
使用される少なくとも１つの電位を発生する第２の電位
発生回路とを有し、前記半導体チップと同じ半導体チッ
プ上に形成された少なくとも１つの第２のメモリ回路と
を具備している。
【００３２】
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により詳細に説明する。
【００３３】（第１の実施の形態）図１は、この発明の
第１の実施の形態に係るメモリ混載ロジックLSIの概略
的な構成を示すブロック図である。半導体チップ11上に
は、ロジック回路12と複数個のメモリ回路13とが集積さ
れている。本例では複数個のメモリ回路13の一例として
第１、第２のDRAM回路13-1、13-2が集積されている場合
を示しているが、２個以上のDRAM回路がそれぞれ１個づ
つあるいは２個以上づつ集積されていてもよい。
【００３４】なお、この実施形態では、複数個のメモリ
回路13として第１、第２のDRAM回路13-1、13-2を集積す
る場合について説明するが、これはDRAM回路の代わりに
SRAM回路、フラッシュメモリなどの不揮発性メモリ回
路、強誘電体メモリ回路、マグネティックメモリ回路な
どをメモリ回路13として集積するようにしてもよい。
【００３５】第１、第２のDRAM回路13-1、13-2とロジッ
ク回路12との間ではデータの授受が行われる。例えば、
半導体チップ11の外部から供給されたデータは、ロジッ
ク回路12によって所定の論理処理が行われた後に、ある
いは論理処理が行われずに、第１または第２のDRAM回路
13-1、13-2に供給され、第１または第２のDRAM回路13-
1、13-2で記憶される。
【００３６】第１または第２のDRAM回路13-1、13-2から
読み出されたデータはロジック回路12に供給される。そ
して、第１または第２のDRAM回路13-1、13-2から読み出
されたデータは、このロジック回路12によって所定の論
理処理が行われた後に、あるいは論理処理が行われず
に、半導体チップ11の外部に出力される。
【００３７】上記第１、第２のDRAM回路13-1、13-2内に
は、後述するようにそれぞれメモリセルアレイが設けら
れる。この第１、第２のDRAM回路13-1、13-2内に設けら
れたメモリセルアレイは、それぞれ製品として要求され
る仕様に応じて互いに異なる性能を有するように構成さ
れている。
【００３８】上記の要求される仕様の一例としては、高
速アクセス動作の優先度の高いものや、アクセスタイム
よりも集積度やメモリセルにおけるデータ保持特性を重
視したものが挙げられる。仕様書に現れる電気的な特性
を示す数字としては例えばリフレッシュ周期やランダム
アクセスタイムなどがある。
【００３９】この第１の実施の形態のDRAM混載ロジック
LSIでは、同一の半導体チップ11上に集積された第１及
び第２のDRAM回路13-1、13-2は、ランダムアクセスタイ
ムが互いに異なるように構成されたメモリセルアレイを
有する。
【００４０】図２は、図１中の第１及び第２のDRAM回路
13-1、13-2の内部構成を示すブロック図である。第１及
び第２のDRAM回路13-1、13-2は、ブロック図レベルでは
互いに等価な構成を有しているので、いずれか一方の構
成についてのみ説明し、他方については説明を省略す
る。
【００４１】メモリセルアレイ21には複数のメモリセル
が設けられている。これら複数のメモリセルは各DRAM回
路に設けられた複数のウェル領域内に形成されており、
それぞれのDRAM回路に設けられた複数のウェル領域はDR
AM回路毎に電気的に接続され、同電位にされている。こ
れら複数の各メモリセルは複数のワード線のうちのいず
れか１つのワード線及び複数のビット線のうちのいずれ
か１つのビット線にそれぞれ接続されている。
【００４２】複数のワード線はロウデコーダ22の出力に
よって選択的に駆動される。複数のビット線はセンスア
ンプ（Ｓ／Ａ）・カラムセレクタ回路23に接続されてい
る。アクセス時にメモリセルからデータが読み出される
ことによってビット線に生じる微小な電位変化がセンス
アンプ（Ｓ／Ａ）・カラムセレクタ回路23内のセンスア
ンプで増幅され、データがセンスされる。
【００４３】アドレスバッファ24は、DRAM回路の外部か
ら供給されるロウアドレス及びカラムアドレスを受け
る。ロウアドレスはロウデコーダ22に供給され、カラム
アドレスはカラムデコーダ25に供給される。カラムデコ
ーダ25は、カラムアドレスに応じて複数のビット線を選
択駆動して、カラム選択を行う。
【００４４】データの読み出し時には、センスアンプ・
カラムセレクタ回路23でセンスされたデータのうち、カ
ラムデコーダ25によって選択されたカラムのデータがＩ
／Ｏバッファ26を介してDRAM回路の外部に出力される。
他方、データの書き込み時には、Ｉ／Ｏバッファ26を介
してDRAM回路の外部から供給される書き込みデータが、
カラムデコーダ25によって選択されたカラムに供給さ
れ、ビット線を介してメモリセルに送られ、書き込まれ
る。
【００４５】また、DRAM回路内には、メモリセルアレイ
21内のメモリセルの記憶データを所定の周期でリフレッ
シュするために、リフレッシュタイマ27とリフレッシュ
アドレスカウンタ28が設けられている。このリフレッシ
ュタイマ27とリフレッシュアドレスカウンタ28とは、リ
フレッシュ制御回路を構成する。
【００４６】リフレッシュタイマ27は一定周期のタイマ
信号を発生し、リフレッシュアドレスカウンタ28はこの
タイマ信号をカウントすることでリフレッシュ用のロウ
アドレスを発生する。リフレッシュ用のロウアドレスは
ロウデコーダ22に供給される。
【００４７】さらに、DRAM回路内には、ワード線駆動電
位発生回路29、ウェル電位発生回路30及びビット線駆動
電位発生回路31が設けられている。
【００４８】ワード線駆動電位発生回路29は、メモリセ
ルアレイ21内の複数のワード線を選択する際に使用され
る正極性の電位ＶPP及び非選択のワード線に供給するた
めの負極性の電位ＶEEを発生する。これらの電位ＶPP及
びＶEEはロウデコーダ22に供給される。
【００４９】ウェル電位発生回路30は、メモリセルアレ
イ21内で複数のメモリセルが形成されているｐ型ウェル
領域に印加するための負極性のウェル電位ＶWELLを発生
する。
【００５０】ビット線駆動電位発生回路31は、メモリセ
ルアレイ21内のメモリセルからのデータ読み出し時にビ
ット線に印加するための正極性の読み出し電位ＶBLを発
生する。この電位ＶBLはセンスアンプ・カラムセレクタ
回路23に供給される。
【００５１】図２に示すように、第１、第２のDRAM回路
13-1、13-2には、各メモリセルアレイ21内のメモリセル
を動作させる際に使用される各種の電位を発生するワー
ド線駆動電位発生回路29、ウェル電位発生回路30及びビ
ット線駆動電位発生回路31が独立に設けられており、従
来のようにメモリセルアレイ21内のメモリセルを単にブ
ロックに分割し、それぞれのブロックに対してロウデコ
ーダやカラムデコーダなどを設けるようにしたものとは
異なる。
【００５２】図３は、メモリセルアレイ21中の１個のメ
モリセルを抜き出して示している。メモリセルＭＣはMO
SトランジスタからなるトランスファトランジスタＴＴ
とデータ記憶用の容量素子Ｃから構成されている。トラ
ンスファトランジスタＴＴのドレインは複数のビット線
ＢＬのうちのいずれか１つのビット線ＢＬに接続され、
ゲート電極は複数のワード線ＷＬのうちのいずれか１つ
のワード線ＷＬに接続されている。トランスファトラン
ジスタＴＴのソースには容量素子Ｃの一端が接続されて
おり、容量素子Ｃの他端は所定の電位の供給ノード、例
えば接地電位のノードに接続されている。
【００５３】ここで、第１、第２のDRAM回路13-1、13-2
内のメモリセルアレイは、図３中に示されるトランスフ
ァトランジスタＴＴの駆動力、つまりオン電流の値が互
いに異なるようにされることで、互いに異なる性能を有
するようにされている。ここでいうオン電流とは、トラ
ンジスタが導通状態のときにソース、ドレイン間に流れ
る電流のことである。また、オン電流の値が互いに異な
るようにされるということは、その値の違いが、製造上
で生じるばらつきの範囲内での違いではなく、両者に優
位差があることを意味している。
【００５４】ここで例えば、第１のDRAM回路13-1は高速
動作に対する優先度が高く、早いランダムアクセスタイ
ムを必要するものであり、第２のDRAM回路13-2は高速動
作に対する優先度が低く、それ程早いランダムアクセス
タイムを必要としないものであるとする。
【００５５】第１のDRAM回路13-1側のメモリセルアレイ
内のメモリセルＭＣを構成する各トランスファトランジ
スタＴＴの駆動力を高くすれば、高速にデータの読み書
きをすることが可能になり、ランダムアクセスタイムが
早くなる。これに対し、第２のDRAM回路13-2側のメモリ
セルアレイ内のメモリセルＭＣを構成する各トランスフ
ァトランジスタＴＴの駆動力を第１のDRAM回路13-1のそ
れと比べて低くする。
【００５６】メモリセルＭＣを構成するトランスファト
ランジスタＴＴの駆動力を異ならせるには、トランジス
タのチャネル長を変える、トランジスタのチャネル幅を
変える、トランジスタのしきい値電圧を変える、トラン
ジスタの寄生抵抗の値を変えるなどのうちからいずれか
一つの方法を採用することができる。
【００５７】図４（ａ）、（ｂ）は、トランジスタのチ
ャネル長を変えることで駆動力を異ならせるようにした
場合の、第１及び第２のDRAM回路13-1、13-2側のトラン
スファトランジスタＴＴの平面図を示している。トラン
スファトランジスタＴＴはそれぞれ、ソース拡散層Ｓ
と、ドレイン拡散層Ｄと、ソース、ドレイン両拡散層相
互間上に設けられたゲート電極Ｇとから構成されてい
る。
【００５８】第１のDRAM回路13-1側に設けられたトラン
スファトランジスタＴＴのチャネル長Ｌ１は、第２のDR
AM回路13-2側に設けられたトランスファトランジスタＴ
Ｔのチャネル長Ｌ２よりも短くされている。
【００５９】チャネル長が短いトランスファトランジス
タＴＴが設けられた第１のDRAM回路13-1側のメモリセル
アレイでは、トランスファトランジスタＴＴのオン電流
の値が大きくなる。これにより、第１のDRAM回路13-1側
のメモリセルアレイは高速アクセス動作が可能となり、
ランダムアクセスタイムは早くなる。
【００６０】他方、チャネル長が長いトランスファトラ
ンジスタＴＴが設けられた第２のDRAM回路13-2側のメモ
リセルアレイでは、トランスファトランジスタＴＴのオ
ン電流の値が第１のDRAM回路13-1側よりも小さくなる。
従って、第１のDRAM回路13-1と比べ、第２のDRAM回路13
-2側のメモリセルアレイのアクセス動作は遅くなり、ラ
ンダムアクセスタイムは遅くなる。
【００６１】すなわち、それぞれに要求される仕様に応
じて第１、第２のDRAM回路13-1、13-2内のメモリセルを
構成するトランジスタのチャネル長を変えることによ
り、メモリセルを構成するトランジスタの駆動力、つま
りオン電流の値を変えることができ、これによって第
１、第２のDRAM回路13-1、13-2の性能を異ならせること
ができる。
【００６２】図５（ａ）、（ｂ）は、トランジスタのチ
ャネル幅を変えることで駆動力を異ならせるようにした
場合の、第１及び第２のDRAM回路13-1、13-2側のトラン
スファトランジスタＴＴの平面図を示している。
【００６３】第１のDRAM回路13-1側に設けられたトラン
スファトランジスタＴＴのチャネル幅Ｗ１は、第２のDR
AM回路13-2側に設けられたトランスファトランジスタＴ
Ｔのチャネル幅Ｗ２よりも大きくされている。
【００６４】チャネル幅が大きいトランスファトランジ
スタＴＴが設けられた第１のDRAM回路13-1側のメモリセ
ルアレイでは、トランスファトランジスタＴＴのオン電
流の値が大きくなる。これにより、第１のDRAM回路13-1
側のメモリセルアレイは高速アクセス動作が可能とな
り、ランダムアクセスタイムは早くなる。
【００６５】他方、チャネル幅が小さいトランスファト
ランジスタＴＴが設けられた第２のDRAM回路13-2側のメ
モリセルアレイでは、トランスファトランジスタＴＴの
オン電流の値が第１のDRAM回路13-1側よりも小さくな
る。従って、第１のDRAM回路13-1と比べ、第２のDRAM回
路13-2側のメモリセルアレイのアクセス動作は遅くな
り、ランダムアクセスタイムは遅くなる。
【００６６】すなわち、それぞれに要求される仕様に応
じて第１、第２のDRAM回路13-1、13-2内のメモリセルを
構成するトランジスタのチャネル幅を変えることによ
り、メモリセルを構成するトランジスタの駆動力、つま
りオン電流の値を変えることができ、これによって第
１、第２のDRAM回路13-1、13-2の性能を異ならせること
ができる。
【００６７】次にトランジスタのゲート絶縁膜の膜厚を
変えることで、トランスファトランジスタＴＴの駆動力
を異ならせるようにした場合について以下に説明する。
【００６８】図６（ａ）、（ｂ）は、トランジスタのゲ
ート絶縁膜の膜厚を変えることでトランスファトランジ
スタＴＴの駆動力を異ならせるようにした場合の、第
１、第２のDRAM回路13-1、13-2側のトランスファトラン
ジスタＴＴの模式的な断面構造を示している。
【００６９】トランスファトランジスタＴＴはそれぞ
れ、ソース拡散層Ｓと、ドレイン拡散層Ｄと、ソース、
ドレイン両拡散層相互間上に設けられたゲート電極Ｇと
から構成されている。さらにゲート電極Ｇは、基板上に
設けられたゲート絶縁膜41と、その上に設けられた例え
ば多結晶シリコン層や金属層などからなるゲート導体層
42とから構成されている。
【００７０】第１のDRAM回路13-1側に設けられたトラン
スファトランジスタＴＴのゲート絶縁膜41の膜厚は、第
２のDRAM回路13-2側に設けられたトランスファトランジ
スタＴＴのゲート絶縁膜41よりも薄くされている。な
お、上記各トランジスタのゲート絶縁膜41は同じ材料で
形成されており、それぞれの誘電率は等しいとする。
【００７１】ゲート絶縁膜41の膜厚が薄いトランスファ
トランジスタＴＴが設けられた第１のDRAM回路13-1側の
メモリセルアレイではオン電流の値が大きくなる。これ
により、第１のDRAM回路13-1側のメモリセルアレイは高
速アクセス動作が可能となり、ランダムアクセスタイム
は早くなる。
【００７２】他方、ゲート絶縁膜41の膜厚が厚いトラン
スファトランジスタＴＴが設けられた第２のDRAM回路13
-2側のメモリセルアレイでは、トランスファトランジス
タＴＴのオン電流の値が第１のDRAM回路13-1側よりも小
さくなる。従って、第１のDRAM回路13-1と比べ、第２の
DRAM回路13-2側のメモリセルアレイのアクセス動作は遅
くなり、ランダムアクセスタイムは遅くなる。
【００７３】すなわち、それぞれに要求される仕様に応
じて第１、第２のDRAM回路13-1、13-2内のメモリセルを
構成するトランジスタの絶縁膜の膜厚を変えることによ
り、メモリセルを構成するトランジスタの駆動力、つま
りオン電流の値を変えることができ、これによって第
１、第２のDRAM回路13-1、13-2の性能を異ならせること
ができる。
【００７４】次にトランジスタの駆動力を異ならせるよ
うにした他の例について以下に説明する。トランジスタ
の駆動力を異ならせるにはしきい値電圧を変えればよ
く、さらにしきい値電圧を変えるにはチャネル領域の不
純物濃度を変えればよい。
【００７５】図７（ａ）、（ｂ）は、トランジスタのチ
ャネル領域の不純物濃度を変えることでしきい値電圧を
変え、駆動力を異ならせるようにした場合の、第１、第
２のDRAM回路13-1、13-2内のトランスファトランジスタ
ＴＴの模式的な断面構造を示している。
【００７６】一般に、トランスファトランジスタＴＴの
ソース、ドレイン両拡散層相互間のチャネル領域43に
は、しきい値電圧を調節する目的で基板と同一導電型の
不純物が導入される。
【００７７】図７（ａ）、（ｂ）に示すように、第１、
第２のDRAM回路13-1、13-2に設けられたトランスファト
ランジスタＴＴのチャネル領域43にはそれぞれ基板と同
一導電型で互いに同じ種類の不純物が導入されており、
第１のDRAM回路13-1側のトランスファトランジスタＴＴ
のチャネル領域43の不純物濃度が、第２のDRAM回路13-2
側のトランスファトランジスタＴＴのチャネル領域43の
不純物濃度よりも低くなるようにされている。
【００７８】チャネル領域43の不純物濃度が低い第１の
DRAM回路13-1側のメモリセルアレイでは、トランスファ
トランジスタＴＴのしきい値電圧の値が低くなり、オン
電流の値が大きくなる。これにより、第１のDRAM回路13
-1側のメモリセルアレイは高速アクセス動作が可能とな
り、ランダムアクセスタイムは早くなる。
【００７９】他方、チャネル領域43の不純物濃度が高い
第２のDRAM回路13-2側のメモリセルアレイでは、トラン
スファトランジスタＴＴのしきい値電圧の値が高くな
り、オン電流の値が第１のDRAM回路13-1側よりも小さく
なる。従って、第１のDRAM回路13-1側と比べ、第２のDR
AM回路13-2側のメモリセルアレイのアクセス動作は遅く
なり、ランダムアクセスタイムは遅くなる。
【００８０】すなわち、それぞれに要求される仕様に応
じて第１、第２のDRAM回路13-1、13-2内のメモリセルを
構成するトランジスタのしきい値電圧を変えることによ
り、メモリセルを構成するトランジスタの駆動力、つま
りオン電流の値を変えることができ、これによって第
１、第２のDRAM回路13-1、13-2の性能を異ならせること
ができる。
【００８１】ところで、トランジスタのチャネル長を短
くする、チャネル幅を大きくする、しきい値電圧を下げ
るといったことを行うと、トランジスタのリーク電流が
増えてしまい、メモリセルのデータ保持特性を悪化させ
ることにつながる。また、高速動作を優先してトランジ
スタのチャネル幅を大きくするとメモリセルサイズが大
きくなり、集積度は下がってしまう。
【００８２】したがって、従来のように、集積度やデー
タ保持特性を優先する場合と高速動作を優先する場合の
両者で同一構成のトランスファトランジスタを使おうと
すると、両者の要求を満たすことが困難になってくる。
【００８３】これに対して、第１の実施の形態のよう
に、メモリセル内のトランジスタのオン電流の値を変え
ることで、集積度の優先度の高いDRAM回路で使用するメ
モリセルアレイと、高速動作の優先度の高いDRAM回路と
でそれぞれ使用するメモリセルアレイを異なるものにし
て、それぞれに適した構成のメモリセルアレイにする
と、同一半導体チップ上で異なる性能のDRAM回路を作る
ことが可能となり、従来の問題点を解決することができ
る。
【００８４】（第２の実施の形態）ところで、第１の実
施の形態では、トランスファトランジスタのオン電流の
値を異ならせることで、２種類もしくはそれ以上の種類
のDRAM回路内のメモリセルアレイが互いに異なる性能を
有するように構成する場合を説明した。
【００８５】しかし、これはトランスファトランジスタ
の遮断電流の値を互いに異ならせることで、２種類もし
くはそれ以上の種類のDRAM回路内のメモリセルアレイが
互いに異なる性能を有するように構成できる。ここでい
う遮断電流とは、トランジスタがオフ状態のときに流れ
るリーク電流のことである。
【００８６】トランスファトランジスタの遮断電流の値
を変えることは、第１の実施の形態におけるオン電流の
値を変えることと関係する。すなわち、オン電流の値を
大きくすれば遮断電流の値も大きくなる。
【００８７】従って、遮断電流の値を変えるには、図４
（ａ）、（ｂ）に示す場合と同様にトランジスタのチャ
ネル長を変える、図５（ａ）、（ｂ）に示す場合と同様
にトランジスタのチャネル幅を変える、図６（ａ）、
（ｂ）に示す場合と同様にトランジスタのゲート絶縁膜
の膜厚を変える、図７（ａ）、（ｂ）に示す場合と同様
にトランジスタのチャネル領域の不純物濃度を変えるこ
とでしきい値電圧を変える、などのうち少なくともいず
れか１つの手段を用いることで実現できる。
【００８８】なお、第２の実施の形態においてDRAM混載
ロジックLSIの概略的な構成は図１と同様であり、図１
中の第１及び第２のDRAM回路13-1、13-2の内部構成も図
２と同様なのでこれらの説明は省略する。
【００８９】この第２の実施の形態のDRAM混載ロジック
LSIでは、第１、第２のDRAM回路13-1、13-2のうち、デ
ータ保持特性の優先度が高い側のメモリセルアレイでは
トランジスタの遮断電流を小さくしたメモリセルを用
い、データ保持特性の優先度が低い側のメモリセルアレ
イではトランジスタの遮断電流をより大きくしたメモリ
セルを用いる。
【００９０】大きな遮断電流を許容することはデータ保
持特性にとっては望ましくない。しかし、トランジスタ
の駆動力を上げようとした場合には遮断電流が増えてし
まうことが多い。従って、高速動作を必要とする第１の
DRAM回路13-1側では比較的大きな遮断電流を許容し、高
速動作に対する優先度の低い第２のDRAM回路13-2側では
データ保持特性を重視して遮断電流を小さく抑えること
が望ましい。
【００９１】（第３の実施の形態）ところで、メモリセ
ルの情報を読み書きする際にトランスファトランジスタ
のオン抵抗よりも寄生抵抗が支配的になると、トランス
ファトランジスタのオン抵抗を下げても高速動作ができ
なくなる。従って、高速動作に対する優先度が高いDRAM
回路では寄生抵抗を下げることが望まれる。この寄生抵
抗を下げるためには、例えば、図３に示したビット線Ｂ
ＬとトランスファトランジスタＴＴのドレイン拡散層と
を接続するビット線コンタクトのサイズを大きくしてコ
ンタクト抵抗を下げる、メモリセルＭＣを構成するトラ
ンジスタＴＴの拡散層自体の抵抗率を下げる、トランジ
スタの拡散層の幅を広げる、メモリセルＭＣを構成する
トランジスタの拡散層とメモリセルを構成する容量素子
Ｃとの間に存在する抵抗成分を下げるといった方法がと
られる。
【００９２】図８（ａ）、（ｂ）は、ビット線ＢＬとト
ランスファトランジスタＴＴのドレイン拡散層とを接続
するビット線コンタクトのサイズを変えることで、トラ
ンスファトランジスタＴＴの寄生抵抗の値を異ならせる
ようにした場合の、第１及び第２のDRAM回路13-1、13-2
側のトランスファトランジスタＴＴの平面図を示してい
る。
【００９３】トランスファトランジスタＴＴはそれぞ
れ、ソース拡散層Ｓと、ドレイン拡散層Ｄと、ソース、
ドレイン両拡散層相互間上に設けられたゲート電極Ｇと
から構成されている。ビット線ＢＬは、ゲート電極Ｇの
上層に設けられた例えば多結晶シリコン層や金属層など
からなる配線によって構成され、ビット線ＢＬとドレイ
ン拡散層Ｄとは、ビット線コンタクトＣＣで接続されて
いる。
【００９４】第１のDRAM回路13-1側に設けられたトラン
スファトランジスタＴＴのビット線コンタクトＣＣの面
積は、第２のDRAM回路13-2側に設けられたトランスファ
トランジスタＴＴのビット線コンタクトＣＣの面積より
も広くされている。
【００９５】ビット線コンタクトＣＣの面積が広いトラ
ンスファトランジスタＴＴが設けられた第１のDRAM回路
13-1側のメモリセルアレイでは、第２のDRAM回路13-2側
のメモリセルに比べて、トランジスタの寄生抵抗が低く
なり、高速アクセス動作が可能となり、ランダムアクセ
スタイムは早くなる。
【００９６】ところで、トランジスタの抵抗成分を下げ
ることは高速動作を必要とする場合以外でも望ましい。
しかし、抵抗成分を下げるための変更が拡散層部分のリ
ーク電流を増大させてしまうような場合には、高速動作
に対する優先度の高い第１のDRAM回路13-1側では少々リ
ーク電流が増えてでも抵抗成分の低下を優先させ、高速
動作に対する優先度の低い第２のDRAM回路13-2側では抵
抗成分を下げることよりもリーク電流を下げることを優
先させた方が望ましいことになる。
【００９７】このように、第３の実施の形態では、メモ
リセル内の寄生抵抗の値を変えることで、高速動作の優
先度の高いDRAM回路とそうでないDRAM回路とでメモリセ
ルアレイの構成を異なるものにして、それぞれに適した
メモリセルアレイを構成するようにしたので、同一半導
体チップ上で異なる性能のDRAM回路を作ることが可能と
なる。
【００９８】（第４の実施の形態）上記した第１、第２
の実施の形態では、メモリセル内のトランジスタのオン
電流あるいは遮断電流の値を変えることで、同一半導体
チップ上に集積された２種類または２種類以上のDRAM回
路内のメモリセルアレイが互いに異なる性能を有するよ
うに構成する場合を説明した。
【００９９】しかし、メモリセルを構成する容量素子の
容量値を変えることで、２種類または２種類以上のDRAM
回路内のメモリセルアレイが互いに異なる性能を有する
ように構成することもできる。。
【０１００】次に、メモリセル内の容量素子の容量値を
変えるようにしたこの発明の第４の実施の形態について
説明する。
【０１０１】この第４の実施の形態のDRAM混載ロジック
LSIの概略的な構成は図１と同様であり、図１中の第１
及び第２のDRAM回路13-1、13-2の内部構成も図２と同様
なのでこれらの説明は省略する。
【０１０２】図３に示したように、DRAM回路内のメモリ
セルＭＣは１つのトランスファトランジスタＴＴと１つ
の容量素子Ｃとから構成される。メモリセルを構成する
容量素子Ｃの容量はメモリセルアレイの動作速度に影響
する。寄生抵抗が無視できる場合にはメモリセルの容量
素子Ｃの容量は大きい方が望ましい。しかし、実際には
抵抗成分は無視できないので、メモリセルにおけるデー
タ読み書きの際に生じる容量素子Ｃの充放電に要する時
間は、メモリセルの容量素子Ｃの容量と抵抗成分とから
決まる時定数の影響を受ける。
【０１０３】すなわち、容量が大きい場合にはCR遅延量
が大きくなり、充放電時の電位変化の傾きが鈍化し、ア
クセスタイムを悪化させる場合がある。メモリセルを構
成する容量素子Ｃの容量は信号量に直接影響するのでむ
やみに小さくすることはできない。
【０１０４】しかし、高速動作に対する優先度の高い場
合にはメモリセルを構成する容量素子Ｃの容量を小さめ
に設定した方が望ましい場合がある。そこで、高速動作
を必要としないDRAM回路のメモリセルを構成する容量素
子の容量も同様に小さくしてしまうと、信号量の低下に
よるデータ保持特性の劣化が許容できなくなってしま
う。
【０１０５】従って、高速動作に対する優先度の高いDR
AM回路では、データ保持特性を少々犠牲にしてでもメモ
リセルを構成する容量素子として小さめの容量を持つも
のを用い、そうでないDRAM回路ではメモリセルを構成す
る容量素子として大きめの容量を持つものを用いるよう
に使い分けることでそれぞれの特徴を生かした混載用DR
AMを構成することができる。
【０１０６】図９は、図３に示すメモリセルＭＣ全体の
断面構造の一例を示している。ｎ型の基板51上にはｐ型
のウェル領域（ｐウェル）52が形成されている。このウ
ェル領域52の表面にはトランスファトランジスタのソー
ス、ドレイン拡散層となる一対のｎ型拡散層53が形成さ
れている。上記一対のｎ型拡散層53相互間のチャネル領
域上にはゲート電極54が形成されている。
【０１０７】上記一対のｎ型拡散層53の一方の拡散層と
接するように、ウェル領域52を貫通し、底部が基板51上
に達するようにトレンチキャパシタ用のトレンチ55が形
成されている。上記トレンチ55下部の内周面上には膜厚
の薄いキャパシタ用の絶縁膜56が形成され、その上部に
は膜厚の厚い分離用の絶縁膜57が形成され、さらにトレ
ンチ55の内部を埋めるようにストレージ用の導電膜58が
形成されている。そして、ストレージ用の導電膜58と一
対のｎ型拡散層53の一方の拡散層とを電気的に接続する
ストラップコンタクト層59がトレンチ55の上部に形成さ
れている。
【０１０８】ここで、メモリセルＭＣ内の容量素子Ｃ
が、ｎ型の基板51及びストレージ用の導電膜58と、その
間に挟まった誘電体膜としての絶縁膜56とから構成され
るトレンチ型容量素子の場合を示しているが、その他に
スタック型容量素子を使用することもできる。
【０１０９】この第４の実施の形態では、上記容量素子
Ｃの容量を第１、第２のDRAM回路13-1、13-2内のメモリ
セルアレイで互いに異ならせることで、同一半導体チッ
プ上で異なる性能のDRAM回路を作ることができる。
【０１１０】メモリセルを構成する容量素子Ｃの容量を
変える方法としては、容量素子の絶縁膜56の実効的な膜
厚を変える、容量素子Ｃの実効面積を変える、容量素子
Ｃの絶縁膜56の実効的な誘電率を変えるなどの方法のう
ちいずれか一つの方法が採用される。
【０１１１】一般に、絶縁膜56の実効的な膜厚を薄くす
る、容量素子Ｃの実効面積を広くする、容量素子Ｃの絶
縁膜56の実効的な誘電率を高くすることにより、容量素
子Ｃの容量は大きくなる。
【０１１２】従って、高速動作に対する優先度の高い第
１のDRAM回路13-1内のメモリセルアレイでは、絶縁膜56
の実効的な膜厚を厚くする、容量素子Ｃの実効面積を狭
くする、容量素子Ｃの絶縁膜56の実効的な誘電率を低く
するなどの方法により、容量素子Ｃの容量を小さくす
る。
【０１１３】他方、高速動作に対する優先度の低い第２
のDRAM回路13-2内のメモリセルアレイでは、第１のDRAM
回路13-1側と比べて絶縁膜56の実効的な膜厚を薄くす
る、容量素子Ｃの実効面積を広くする、容量素子Ｃの絶
縁膜56の実効的な誘電率を高くするなどの方法により、
容量素子Ｃの容量を大きくする。
【０１１４】絶縁膜56の実効的な膜厚を変えるには、絶
縁膜56を形成する工程を分けることによって実現するこ
とができる。
【０１１５】容量素子Ｃの実効面積を変えるには、例え
ば図９に示すようなトレンチ型容量素子を使用する場合
にはトレンチ55の深さを変える、トレンチ55の径を変え
るといったことで実現できる。またスタック型容量素子
を使用する場合にはスタック型容量素子の面積が大きく
なるように高さや径を変えることで実現することができ
る。また、容量素子の二次元的なパターン形状の変更だ
けではなく、製造工程を変更することで三次元的な形状
を変更することによって容量素子を変えてもよい。
【０１１６】なお、容量素子Ｃの絶縁膜56として使用さ
れる誘電率の高い誘電体膜としては、例えばSi3 N4 、T
a2 O5 、近年開発されているBST（Biｉx Sr1-xTO3 ）な
どがある。SiO2 の誘電率を１とすると、Si3 N4 は３程
度、Ta2 O5 では10程度であり、BSTでは300程度であ
る。
【０１１７】このように、第４の実施の形態は、メモリ
セル内の容量素子の容量を変えることで、高速動作に対
する優先度の高いDRAM回路で使用するメモリセルアレイ
と、そうでないDRAM回路とでそれぞれ使用するメモリセ
ルアレイを異なる構成のものにして、それぞれに適した
構成のメモリセルアレイにしたので、同一半導体チップ
上で異なる性能のDRAM回路を作ることが可能となる。
【０１１８】（第５の実施の形態）次に、この発明の第
５の実施の形態について説明する。
【０１１９】この第５の実施の形態のDRAM混載ロジック
LSIの概略的な構成は図１と同様であり、図１中の第１
及び第２のDRAM回路13-1、13-2の内部構成も図２と同様
なのでこれらの説明は省略する。
【０１２０】また、第１及び第２のDRAM回路13-1、13-2
のメモリセルアレイ内に設けられたメモリセルは図３に
示す場合と同様に構成されている。
【０１２１】すなわち、メモリセルＭＣはトランスファ
トランジスタＴＴと容量素子Ｃとから構成されている。
また、トランスファトランジスタＴＴとしては一般にＮ
チャネル型のMOSトランジスタが使用される。
【０１２２】メモリセルの選択時に、選択メモリセル内
のトランスファトランジスタＴＴのゲート電極が接続さ
れたワード線ＷＬには、図２中のワード線駆動電位発生
回路29で発生される正極性の電位ＶPPが供給される。一
般に、この電位ＶPPは、半導体チップに供給される電源
電位を昇圧して得られる。
【０１２３】図１０は、図２の回路からロウ系制御回路
を抽出して示したものである。先のロウデコーダ22は、
アドレスをデコードするデコード回路22Ａと、ワード線
駆動電位発生回路29で発生される正極性の電位ＶPPを、
デコード回路22Ａからのデコード信号に基づいてメモリ
セルアレイ21内のワード線ＷＬに選択出力するワード線
駆動回路22Ｂとから構成されている。
【０１２４】ワード線ＷＬに出力される正極性の電位Ｖ
PPは、図３中のトランスファトランジスタＴＴのゲート
電極に印加される。トランスファトランジスタＴＴを導
通させる際、すなわちメモリセルＭＣの選択時に、ワー
ド線ＷＬに出力される正極性の電位ＶPPを高くすればト
ランスファトランジスタＴＴのオン電流を大きくするこ
とができ、ランダムサイクルタイムを早くすることがで
きる。
【０１２５】そこで、この第５の実施の形態では、高速
動作を求めない第２のDRAM回路13-2に比べて、高速動作
を必要とする第１のDRAM回路13-1側のワード線駆動電位
発生回路29で発生される正極性の電位ＶPPを高くし、高
速動作を必要とする第１のDRAM回路13-1内のメモリセル
を構成するMOSトランジスタをオンさせる際にそのゲー
ト電極に供給される電位を高くすることで、オン電流の
値が第２のDRAM回路13-2に比べて第１のDRAM回路13-1の
方が大きくなるようにしている。ただし、第１、第２の
DRAM回路13-1、13-1内のメモリセルを構成するMOSトラ
ンジスタ自体の構成は同じである。
【０１２６】すなわち、第１のDRAM回路13-1側のワード
線駆動電位発生回路29で発生される正極性の電位ＶPPを
ＶPP1、第２のDRAM回路13-2側のワード線駆動電位発生
回路29で発生される正極性の電位ＶPPをＶPP2とする
と、ＶPP1＞ＶPP2の関係が成立するようにそれぞれのワ
ード線駆動電位発生回路29が構成されている。
【０１２７】図１１（ａ）、（ｂ）は、第１、第２のDR
AM回路13-1、13-2内のワード線駆動電位発生回路29にお
いて正極性の電位ＶPPを発生する回路部分の詳細な構成
を示すブロック図である。
【０１２８】図１１（ａ）に示す第１のDRAM回路13-1内
に設けらたれワード線駆動電位発生回路29は、昇圧され
た電位ＶPP1を基準電位Ｖref1と比較し、その比較結果
に応じた信号を出力する電位検出回路61と、この電位検
出回路61の出力信号に応じた周波の信号を出力する発振
回路62と、この発振回路62の出力信号が供給され、電源
電位を昇圧して電位ＶPP1を出力するチャージポンプ型
の昇圧回路63とから構成されている。
【０１２９】図１１（ｂ）に示す第２のDRAM回路13-2内
に設けらたれワード線駆動電位発生回路29は、上記基準
電位Ｖref1の代わりに、Ｖref1よりも値が低い基準電位
Ｖref2が電位検出回路61に入力される点のみが異なり、
その他は第１のDRAM回路13-1内のワード線駆動電位発生
回路29と同じなので、その説明は省略する。
【０１３０】ここで、電位検出回路61に入力される基準
電位Ｖrefの値を変えることで昇圧回路63から出力され
る昇圧電位ＶPPの値を変えることができ、Ｖref1＞Ｖre
f2とすることでＶPP1＞ＶPP2の関係を満足する昇圧電位
ＶPP1、ＶPP2を発生させることができる。
【０１３１】なお、図１１（ａ）、（ｂ）に示されるワ
ード線駆動電位発生回路では、電位検出回路61に入力さ
れる基準電位の値を変えることで異なる値の昇圧電位Ｖ
PPを出力させる場合を説明した。しかし、昇圧回路63か
ら電位検出回路61にフィードバックされる電圧の分圧比
を互いに変えることで、電位検出回路61には同じ値の基
準電位Ｖrefを入力させて、昇圧回路63から異なる値の
昇圧電位ＶPPを出力させることもできる。すなわち、昇
圧電位ＶPPのフィードバック経路の途中に分圧回路を設
け、この分圧回路における電圧の分圧比を互いに変える
ようにする。
【０１３２】このように、第５の実施の形態では、選択
メモリセル内のMOSトランジスタのゲート電極に供給す
るための正極性の電位ＶPPを発生するワード線駆動電位
発生回路の構成を変えることで、同一半導体チップ上に
異なる性能のDRAM回路を作ることが可能となる。
【０１３３】なお、選択ワード線の駆動電位を上げるこ
とは高速動作にとっては望ましいが、消費電力や信頼性
の面では必要以上に高い電位にすることは望ましくない
ので、適度な値にする。
【０１３４】（第６の実施の形態）次に、この発明の第
６の実施の形態について説明する。
【０１３５】この第６の実施の形態のDRAM混載ロジック
LSIの概略的な構成は図１と同様であり、図１中の第１
及び第２のDRAM回路13-1、13-2の内部構成も図２と同様
なのでこれらの説明は省略する。
【０１３６】また、第１及び第２のDRAM回路13-1、13-2
のメモリセルアレイ内に設けられたメモリセルは図３に
示す場合と同様に構成されている。
【０１３７】すなわち、メモリセルＭＣは、Ｎチャネル
型のMOSトランジスタからなるトランスファトランジス
タＴＴと容量素子Ｃとから構成されている。
【０１３８】メモリセルの非選択時に、非選択メモリセ
ル内のトランスファトランジスタＴＴのゲート電極が接
続されたワード線ＷＬには、図２中のワード線駆動電位
発生回路29で発生される負極性の電位ＶEEが供給され
る。一般に、この電位ＶEEはチャージポンプ型の負電位
発生回路で得られる。
【０１３９】Ｎチャネル型のMOSトランジスタからなる
トランスファトランジスタＴＴを遮断状態にする場合、
すなわちメモリセルの非選択時に、ワード線に供給する
電位を低くすればする程、トランジスタのオフ時のリー
ク電流を小さくすることができる。そして、ワード線に
供給する電位を負電位にすれば、オフ時のリーク電流の
さらなる抑制を図ることができる。
【０１４０】そこで、この第６の実施の形態では、高速
動作を必要とする第１のDRAM回路13-1と比べ、高速動作
を求めずデータ保持特性を優先する第２のDRAM回路13-2
側のワード線駆動電位発生回路29で発生される負極性の
電位ＶEEの絶対値を大きくするようにしている。
【０１４１】このようにすることで、第２のDRAM回路13
-2内のメモリセルを構成するMOSトランジスタの遮断電
流の値が、第１のDRAM回路13-1に比べて小さくなる。
【０１４２】すなわち、第１のDRAM回路13-1側のワード
線駆動電位発生回路29で発生される負極性の電位をＶEE
1、第２のDRAM回路13-2側のワード線駆動電位発生回路2
9で発生される負極性の電位をＶEE2とすると、｜ＶEE1
｜＜｜ＶEE2｜の関係が成立するようにそれぞれのワー
ド線駆動電位発生回路29が構成されている。
【０１４３】図１２（ａ）、（ｂ）は、第１、第２のDR
AM回路13-1、13-2内のワード線駆動電位発生回路29にお
いて負極性の電位ＶEEを発生する回路部分の詳細な構成
を示すブロック図である。
【０１４４】図１２（ａ）に示す第１のDRAM回路13-1内
に設けられたワード線駆動電位発生回路29は、発生され
た電位ＶEE1を基準電位Ｖref11と比較し、その比較結果
に応じた信号を出力する電位検出回路71と、この電位検
出回路71の出力信号に応じた周波の信号を出力する発振
回路72と、この発振回路72の出力信号が供給されるチャ
ージポンプ型の負電位発生回路73とから構成されてい
る。
【０１４５】図１２（ｂ）に示す第２のDRAM回路13-2内
に設けられたワード線駆動電位発生回路29は、基準電位
Ｖref11とは異なる基準電位Ｖref12が電位検出回路71に
入力される点のみが異なり、その他は第１のDRAM回路13
-1内のワード線駆動電位発生回路29と同じなので、その
説明は省略する。
【０１４６】ここで、電位検出回路71に入力される基準
電位Ｖrefの値を変えることで負電位発生回路73から出
力される負電位ＶEEの値を変えることができ、｜ＶEE1
｜＜｜ＶEE2｜の関係を満足する負電位ＶEE1、ＶEE2を
発生させることができる。
【０１４７】なお、この場合にも、負電位発生回路73か
ら電位検出回路71にフィードバックされる負電位ＶEEの
経路の途中に分圧回路を設け、図１２（ａ）及び図１２
（ｂ）の回路で分圧比を互いに変えることで、電位検出
回路71には同じ値の基準電位Ｖrefを入力して負電位発
生回路73から異なる値の負電位ＶEEを出力させることも
できる。
【０１４８】このように、第６の実施の形態では、ワー
ド線駆動電位発生回路で発生され、非選択メモリセル内
のMOSトランジスタのゲート電極に供給される負電位の
値を変えることで、高速動作に対する優先度の低いDRAM
回路と、高速動作に対する優先度の高いDRAM回路とでワ
ード線駆動電位発生回路の構成を異なるものにして、同
一半導体チップ上で異なる性能のDRAM回路を作ることが
可能となる。
【０１４９】なお、この実施の形態では、高速動作に対
する優先度の低い第２のDRAM回路13-2と、高速動作に対
する優先度の高い第１のDRAM回路13-1内のワード線駆動
電位発生回路29でそれぞれ負電位を発生させ、この負電
位の値を変えることで、メモリセル内のトランジスタの
遮断電流の値を変える場合について説明したが、高速動
作に対する優先度の高い第１のDRAM回路13-1では、負電
位の代わりに接地電位を図９中のワード線駆動回路22Ｂ
に供給するようにしてもよい。
【０１５０】このような場合、第１のDRAM回路13-1内の
ワード線駆動電位発生回路29には負電位を発生するため
の電位検出回路71、発振回路72及び負電位発生回路73を
設ける必要がなく、これを省略することができる。
【０１５１】（第７の実施の形態）次に、この発明の第
７の実施の形態について説明する。
【０１５２】この第７の実施の形態のDRAM混載ロジック
LSIの概略的な構成は図１と同様であり、図１中の第１
及び第２のDRAM回路13-1、13-2の内部構成も図２と同様
なのでこれらの説明は省略する。また、第１及び第２の
DRAM回路13-1、13-2のメモリセルアレイ内に設けられた
メモリセルは図３に示す場合と同様に構成されている。
【０１５３】図３に示すように、メモリセルＭＣはＮチ
ャネル型のMOSトランジスタからなるトランスファトラ
ンジスタＴＴと容量素子Ｃとから構成されている。そし
て、第１、第２のDRAM回路13-1、13-2ではそれぞれ、複
数のメモリセルＭＣは同一電位に設定される複数のｐ型
ウェル領域内に形成されている。
【０１５４】DRAM回路では、一般に、リーク電流による
データ保持特性の悪化を避けるために、メモリセルが形
成されているｐ型ウェル領域を負電位にバイアスする方
法が取られている。そして、メモリセルを構成するトラ
ンスファトランジスタの駆動電流を上げる優先度が高い
場合にはこの負バイアスの絶対値を小さくした方が望ま
しい。ただし、ｐ型ウェル領域に印加する負電位の絶対
値を小さくすると、トランスファトランジスタの遮断電
流は大きくなってしまう。このため、高速動作に対する
優先度が低い場合にはｐ型ウェル領域に印加する負電位
の絶対値を小さくすることは望ましくない。
【０１５５】そこで、この第７の実施の形態では、高速
動作に対する優先度が低い第２のDRAM回路13-2と比べ、
高速動作を必要とする第１のDRAM回路13-1側のウェル電
位発生回路30で発生される負極性のウェル電位ＶWELLの
絶対値を小さくし、高速動作を必要とする第１のDRAM回
路13-1内のメモリセルを構成するMOSトランジスタのオ
ン電流が大きくなるようにしている。
【０１５６】図１３は、図２の回路からウェル電位発生
回路30及びこのウェル電位発生回路30で発生されるウェ
ル電位ＶWELLが供給されるメモリセルアレイ21のｐ型ウ
ェル領域32を抽出して示したものである。
【０１５７】第１、第２のDRAM回路13-1、13-2内のそれ
ぞれ複数のｐ型ウェル領域32は、個々のDRAM回路内では
電気的に接続され、異なるDRAM回路相互では電気的に分
離されるので、個々のDRAM回路毎にそれぞれ複数のｐ型
ウェル領域32に対して独立にウェル電位ＶWELLを供給す
ることができる。
【０１５８】ているので、両ｐ型ウェル領域32に対して
独立にウェル電位ＶWELLを供給することができる。
【０１５９】そこで、高速動作を必要とする第１のDRAM
回路13-1側のウェル電位発生回路30で発生される負極性
のウェル電位ＶWELLの絶対値を小さくし、高速動作に対
する優先度が低い第２のDRAM回路13-2側のウェル電位発
生回路30で発生される負極性のウェル電位ＶWELLの絶対
値を大きくする。
【０１６０】図１４（ａ）、（ｂ）は、第１、第２のDR
AM回路13-1、13-2内のウェル電位発生回路30の詳細な構
成を示すブロック図である。
【０１６１】図１４（ａ）に示す第１のDRAM回路13-1側
のウェル電位発生回路30は、発生された電位ＶWLL1を基
準電位Ｖref21と比較し、その比較結果に応じた信号を
出力する電位検出回路81と、この電位検出回路81の出力
信号に応じた周波数の信号を出力する発振回路82と、こ
の発振回路82の出力信号が供給されるチャージポンプ型
の負電位発生回路83とから構成されている。
【０１６２】図１４（ｂ）に示す第２のDRAM回路13-2側
のウェル電位発生回路30は、基準電位Ｖref21とは異な
る値の基準電位Ｖref22が電位検出回路81に入力される
点のみが異なり、その他は第１のDRAM回路13-1内のウェ
ル電位発生回路30と同じなので、その説明は省略する。
【０１６３】ここで、電位検出回路81に入力される基準
電位Ｖrefの値を変えることで負電位発生回路83から出
力される負電位ＶWELLの値を変えることができ、｜ＶWE
LL1｜＜｜ＶWELL2｜の関係を満足する負電位ＶEE1、ＶE
E2を発生させることができる。
【０１６４】なお、この場合にも、負電位発生回路83か
ら電位検出回路81にフィードバックされる負電位ＶWELL
の経路の途中に分圧回路を設け、図１４Ａ及び図１４Ｂ
の回路で電圧の分圧比を互いに変えることで、電位検出
回路81に同じ値の基準電位Ｖrefを入力して負電位発生
回路83から異なる値の負電位ＶWELLを出力させることも
できる。
【０１６５】このように、第７の実施の形態では、ウェ
ル電位発生回路で発生され、メモリセルアレイのウェル
領域に供給される負電位の値を変えることで、高速動作
に対する優先度の低いDRAM回路と、高速動作に対する優
先度の高いDRAM回路とでウェル電位発生回路の構成を異
なるものにして、同一半導体チップ上で異なる性能のDR
AM回路を作ることが可能となる。
【０１６６】（第８の実施の形態）次に、この発明の第
８の実施の形態について説明する。
【０１６７】この第８の実施の形態のDRAM混載ロジック
LSIの概略的な構成は図１と同様であり、図１中の第１
及び第２のDRAM回路13-1、13-2の内部構成も図２と同様
なのでこれらの説明は省略する。また、第１及び第２の
DRAM回路13-1、13-2のメモリセルアレイ内に設けられた
メモリセルは図３に示す場合と同様に構成されている。
【０１６８】図３に示すように、DRAM回路内のメモリセ
ルはトランスファトランジスタＴＴと容量素子Ｃとから
構成され、トランスファトランジスタＴＴのドレイン拡
散層はビット線ＢＬに接続されている。
【０１６９】ビット線ＢＬの電位の振幅は、メモリセル
に格納される信号量や、メモリセルの信号を増幅するセ
ンスアンプの動作と密接な関係がある。例えば、メモリ
セルの記憶データを高速で読み書きしたいDRAM回路の場
合には、ビット線ＢＬのハイレベル(高電位)をより高め
に設定し、高速で読み書きする優先度の低いDRAM回路の
場合には、ビット線ＢＬのハイレベル(高電位)を低めに
設定すればよい。
【０１７０】そこで、この第８の実施の形態では、高速
動作を必要とする第１のDRAM回路13-1側のビット線駆動
電位発生回路31で発生される正極性の電位ＶBLの値を大
きくし、第１のDRAM回路13-1内のビット線ＢＬのハイレ
ベルをより高めに設定している。
【０１７１】他方、高速で読み書きする優先度の低い第
２のDRAM回路13-2側のビット線のハイレベルを必要以上
に高くすることは、消費電流の増大を引き起こすことと
なり、望ましくない。従って、第２のDRAM回路13-2側の
ビット線駆動電位発生回路31で発生される正極性の電位
ＶBLの値は小さくする。
【０１７２】図１５は、図２の回路からビット線駆動電
位発生回路31及びこの回路31で発生されるビット線駆動
電位ＶBLが供給されるセンスアンプ（Ｓ／Ａ）・カラム
セレクタ回路23を抽出して示したものである。
【０１７３】センスアンプ（Ｓ／Ａ）・カラムセレクタ
回路23は、ビット線駆動電位発生回路31で発生されるビ
ット線駆動電位ＶBLが供給されるセンスアンプドライバ
23Ａと、このセンスアンプドライバ23Ａから出力される
電位ＶBL及び接地電位が動作電位として供給されるセン
スアンプ23Ｂと、カラム選択を行うカラムセレクタ23Ｃ
とから構成されている。
【０１７４】図１６（ａ）、（ｂ）は、第１、第２のDR
AM回路13-1、13-2内のビット線駆動電位発生回路31の詳
細な構成を示すブロック図である。
【０１７５】図１６（ａ）に示す第１のDRAM回路13-1側
のビット線駆動電位発生回路31は、発生された電位ＶBL
を基準電位Ｖref31と比較し、その比較結果に応じた信
号を出力する電位検出回路91と、この電位検出回路91の
出力信号に応じて電源電位を降圧して電位ＶBLを出力す
る降圧回路92とから構成されている。
【０１７６】図１６（ｂ）に示す第２のDRAM回路13-2側
のビット線駆動電位発生回路31は、基準電位Ｖref31と
は異なる値の基準電位Ｖref32が電位検出回路91に入力
される点のみが異なり、その他は第１のDRAM回路13-1内
のビット線駆動電位発生回路31と同じなので、その説明
は省略する。
【０１７７】ここで、電位検出回路91に入力される基準
電位Ｖrefの値を変えることで降圧回路92から出力され
る電位ＶBLの値を変えることができ、ＶBL1＞ＶBL2の関
係を満足するビット線駆動電位ＶBL1、ＶBL2を発生させ
ることができる。
【０１７８】なお、この場合にも、降圧回路92から電位
検出回路91にフィードバックされるビット線駆動電位Ｖ
BLの経路の途中に分圧回路を設け、図１６Ａ及び図１６
Ｂの回路で電圧の分圧比を互いに変えることで、電位検
出回路91に同じ値の基準電位Ｖrefを入力して降圧回路9
2から異なる値の電位ＶBLを出力させることもできる。
【０１７９】このように、第８の実施の形態では、ビッ
ト線駆動電位発生回路で発生され、ビット線に供給され
る電位ＶBLの値を変えることで、高速動作に対する優先
度の低いDRAM回路と、高速動作に対する優先度の高いDR
AM回路とでビット線駆動電位発生回路の構成を異なるも
のにして、同一半導体チップ上で異なる性能のDRAM回路
を作ることが可能となる。
【０１８０】（第９の実施の形態）次に、この発明の第
９の実施の形態について説明する。
【０１８１】この第９の実施の形態のDRAM混載ロジック
LSIの概略的な構成は図１と同様であり、図１中の第１
及び第２のDRAM回路13-1、13-2の内部構成も図２と同様
なのでこれらの説明は省略する。また、第１及び第２の
DRAM回路13-1、13-2のメモリセルアレイ内に設けられた
メモリセルは、図３に示す場合と同様にトランスファト
ランジスタＴＴと容量素子Ｃとから構成されている。
【０１８２】ところで、単体デバイスとして用いられる
汎用DRAMの場合、メモリセルのドレイン拡散層とビット
線との接続に用いられるビット線コンタクトとして自己
整合型の拡散層コンタクトを用いることが一般的であ
る。自己整合型の拡散層コンタクトは、ゲート電極上に
酸化膜を形成し、この酸化膜をコンタクト形成用のマス
クとして用いて層間絶縁膜にコンタクホールを開口する
ことで形成される。
【０１８３】このように自己整合型の拡散層コンタクト
構造を有するトランジスタは汎用DRAMでは一般に使用さ
れているものであるが、ロジック回路では使用されな
い。すなわち、ロジックLSIでは、トランジスタの性能
向上のためにサリサイド構造を有するトランジスタを使
用することが一般的である。
【０１８４】サリサイド構造のトランジスタはゲート電
極の抵抗を非常に低くすることができるので、高速性を
求める場合には望ましい。
【０１８５】しかし、サリサイド構造を有するトランジ
スタの製造工程は自己整合型拡散層コンタクト構造のト
ランジスタの製造工程とは相反するものであり、従来で
は自己整合型の拡散層コンタクト構造のトランジスタと
サリサイド構造のトランジスタの両方をDRAM回路のメモ
リセルに用いることはしていない。
【０１８６】従って、DRAM回路内のメモリセルのビット
線コンタクトとして自己整合型の拡散層コンタクトを選
択すればメモリセルにはサリサイド構造のトランジスタ
は使えなくなり、逆にDRAM回路のメモリセルにサリサイ
ド構造のトランジスタを使用する場合には自己整合型の
拡散層コンタクトが使えなくなる。
【０１８７】一方、後者の場合には、ゲート電極の抵抗
は高くなるが、自己整合コンタクトを使えることでマス
ク合せずれを考慮しなくてもすみ、結果としてメモリセ
ルのサイズを前者の場合より小さくすることができる。
【０１８８】そこで、この第９の実施の形態では、高速
動作を必要とする第１のDRAM回路13-1側では、メモリセ
ル内のトランジスタとして、ゲート電極の低抵抗化によ
る高速性を達成することができるサリサイド構造のトラ
ンジスタを使用し、高速動作に対する優先度の低い第２
のDRAM回路13-2側では、メモリセル内のトランジスタと
して、自己整合型の拡散層コンタクトを有するトランジ
スタを使用する。
【０１８９】図１７（ａ）は、第１のDRAM回路13-1側の
メモリセルでトランスファトランジスタ使用されるトラ
ンジスタの断面構造を示している。ｐ型のウェル領域
（ｐウェル）52の表面には一対のトランスファトランジ
スタのソース拡散層となる一対のｎ型拡散層53ａと、一
対のトランスファトランジスタの共通ドレイン拡散層と
なるｎ型拡散層53ｂとが形成される。上記一対のｎ型拡
散層53ａ及びｎ型拡散層53ｂそれぞれの表面には高融点
金属が導入されて金属シリサイド層110が形成される。
上記一対のｎ型拡散層53ａの一方とｎ型拡散層53ｂ相互
間のチャネル領域及び一対のｎ型拡散層53ａの他方とｎ
型拡散層53ｂ相互間のチャネル領域上には、ゲート絶縁
膜及び多結晶シリコン層からなるゲート電極54が形成さ
れる。そして、上記両ゲート電極54の多結晶シリコン層
の上部にも高融点金属が導入されて金属シリサイド層11
0が形成される。
【０１９０】さらに全面に層間絶縁膜111が形成され、
この層間絶縁膜111に対し、コンタクト形成用のマスク
を用いてｎ型拡散層53ｂに通じるコンタクトホール112
が形成され、このコンタクトホール112を導電膜で埋め
ることによりビット線コンタクト113が形成される。こ
のビット線コンタクト113は、層間絶縁膜111に形成され
るビット線ＢＬと電気的に接続される。
【０１９１】このように、ソース、ドレイン拡散層上及
びゲート電極上に金属シリサイド層が形成された構成の
トランジスタはサリサイド構造のトランジスタと称さ
れ、ゲート電極の抵抗を非常に低くすることができるの
で、高速性を達成することができる。
【０１９２】図１７（ｂ）は、第２のDRAM回路13-1側の
メモリセルでトランスファトランジスタ使用されるトラ
ンジスタの断面構造を示している。なお、図１７（ｂ）
において図１７（ａ）と対応する箇所には同じ符号を付
してその説明は省略し、図１７（ａ）と異なる点のみを
説明する。
【０１９３】この場合、一対のｎ型拡散層53ａ及びｎ型
拡散層53ｂそれぞれの表面及びゲート電極54の多結晶シ
リコン層の上部には、図１７（ａ）に示すような金属シ
リサイド層110は形成されない。
【０１９４】そして、各ゲート電極54の側壁に側壁絶縁
膜114が形成され、さらに全面に形成された層間絶縁膜1
11に対し、上記側壁絶縁膜114をマスクとして用いて、
ｎ型拡散層53ｂに通じるコンタクトホール112が自己整
合的に形成され、このコンタクトホール112を導電膜で
埋めることによりビット線コンタクト113が形成され
る。
【０１９５】このように、共通ドレイン拡散層53ｂに対
して自己整合構造のコンタクト（ビット線コンタクト11
3）が形成されたトランジスタは、共通ドレイン拡散層5
3ｂに対するコンタクトを形成する際の合せずれを考慮
する必要がないので、図１７（ａ）のものと比べてトラ
ンジスタのサイズを縮小することができ、高速動作より
も集積度を高めることができる。
【０１９６】このように、第９の実施の形態では、一方
のDRAM回路では自己整合構造のコンタクトを有するトラ
ンジスタを用い、他方のDRAM回路では自己整合構造のコ
ンタクトを有しないトランジスタを用いる構成、あるい
は一方のDRAM回路ではゲート電極がサリサイド構造を有
するトランジスタを用い、他方のDRAM回路ではサリサイ
ド構造を有しないトランジスタを用いる構成とすること
で、高速動作に対する優先度の低いDRAM回路と、高速動
作に対する優先度の高いDRAM回路とでメモリセル内のト
ランジスタの構成を異なるものにして、同一半導体チッ
プ上で異なる性能のDRAM回路を作ることが可能となる。
【０１９７】（第１０の実施の形態）次に、この発明の
第１０の実施の形態について説明する。
【０１９８】この第１０の実施の形態のDRAM混載ロジッ
クLSIの概略的な構成は図１と同様であり、図１中の第
１及び第２のDRAM回路13-1、13-2の内部構成も図２と同
様なのでこれらの説明は省略する。また、第１及び第２
のDRAM回路13-1、13-2のメモリセルアレイ内に設けられ
たメモリセルは、図３に示す場合と同様にトランスファ
トランジスタＴＴと容量素子Ｃとから構成されている。
【０１９９】一般にDRAM回路のメモリセルアレイでは、
ビット線に多数のメモリセルが接続され、ワード線にも
多数のメモリセルが接続される。高速動作を優先させた
い場合には１つのビット線に接続するメモリセルの総数
を減らすことや、１つのワード線に接続するメモリセル
の総数を減らすことが望ましい。
【０２００】１ビット線当たりのメモリセルの数を減ら
せば、ビット線に寄生する容量を小さくすることがで
き、ビット線の充放電時間を短くすることができて高速
動作には有効である。同様に、１ワード線当たりのメモ
リセルの数を減らせば、ワード線に寄生する容量を小さ
くすることができ、ワード線の充放電を急峻に行うこと
が可能になって、高速動作には有効である。
【０２０１】しかしながら、１ビット線当たり、または
１ワード線当たりのメモリセルの総数を減らすことは、
メモリセルアレイを細かな複数のメモリブロックに分割
することを意味し、これに伴ってセンスアンプやロウデ
コーダの占める面積が増大する。
【０２０２】従って、１ビット線当たり、または１ワー
ド線当たりのメモリセルの総数を減らすことは高速動作
にとっては望ましいが、DRAM回路の面積が増大してしま
うので、高速動作に対する優先度の低いDRAM回路のメモ
リセルアレイの分割ブロック数も同様に多くしたのでは
面積増大が許容できなくなってしまう。
【０２０３】そこで、この第１０の実施の形態では、高
速動作を必要とする第１のDRAM回路13-1側のメモリセア
レイでは、高速動作に対する優先度の低い第２のDRAM回
路13-2のメモリセアレイと比べ、１ワード線に接続され
るメモリセルの総数を少なくすることで、ワード線の充
放電を急峻に行い、ワード線の選択動作の高速化を図る
ようにしている。
【０２０４】図１８（ａ）、（ｂ）は、第１、第２のDR
AM回路13-1、13-2のメモリセルアレイ21内の１つのメモ
リブロックの詳細な構成を示す回路図である。
【０２０５】図１８（ａ）に示す第１のDRAM回路13-1側
のメモリブロックでは、複数のワード線ＷＬ1〜ＷＬｎ
と複数のビット線ＢＬ1〜ＢＬｍとが互いに交差するよ
うに設けられ、複数の各ワード線と複数の各ビット線と
の交点にはそれぞれメモリセルＭＣが接続されている。
【０２０６】同様に、図１８（ｂ）に示す第２のDRAM回
路13-2側のメモリブロックでは、複数のワード線ＷＬ1
〜ＷＬｎと複数のビット線ＢＬ1〜ＢＬｑとが互いに交
差するように設けられ、複数の各ワード線と複数の各ビ
ット線との交点にはそれぞれメモリセルＭＣが接続され
ている。
【０２０７】ここで、第１のDRAM回路13-1側のメモリブ
ロック内のビット線の数ｍは、第２のDRAM回路13-2側の
メモリブロック内のビット線の数ｑよりも少なくなるよ
うにされている。すなわち、第１のDRAM回路13-1側のメ
モリブロック内の複数の各ワード線ＷＬそれぞれに接続
されるメモリセルＭＣの総数ｍは、第２のDRAM回路13-2
側のメモリブロック内の複数の各ワード線ＷＬそれぞれ
に接続されるメモリセルＭＣの総数ｑよりも少ない。
【０２０８】このように、第１０の実施の形態では、メ
モリセルアレイ内の複数の各ワード線に接続されるメモ
リセルの総数を第１、第２のDRAM回路で変えることで、
高速動作に対する優先度の低いDRAM回路と、高速動作に
対する優先度の高いDRAM回路とでメモリセルアレイの構
成を異なるものにして、同一半導体チップ上で異なる性
能のDRAM回路を作ることが可能となる。
【０２０９】（第１１の実施の形態）次に、この発明の
第１１の実施の形態について説明する。
【０２１０】上記第１０の実施の形態では、メモリセル
アレイ内の複数の各ワード線に接続されるメモリセルの
総数を第１、第２のDRAM回路で変えることで、高速動作
に対する優先度の低いDRAM回路と、高速動作に対する優
先度の高いDRAM回路とを異なる構成ものとする場合につ
いて説明したが、この第１１の実施の形態では、メモリ
セルアレイ内の複数の各ビット線に接続されるメモリセ
ルの総数を第１、第２のDRAM回路で変えることで、第
１、第２のDRAM回路におけるビット線の充放電時間を変
えるようにしたものである。
【０２１１】図１９（ａ）、（ｂ）は、第１、第２のDR
AM回路13-1、13-2のメモリセルアレイ21内の１つのメモ
リブロックの詳細な構成を示す回路図である。
【０２１２】図１９（ａ）に示す第１のDRAM回路13-1側
のメモリブロックでは複数のワード線ＷＬ1〜ＷＬｒと
複数のビット線ＢＬ1〜ＢＬｍとが互いに交差するよう
に設けられ、複数の各ワード線と複数の各ビット線との
交点にはそれぞれメモリセルＭＣが接続されている。
【０２１３】同様に、図１９（ｂ）に示す第２のDRAM回
路13-2側のメモリブロックでは複数のワード線ＷＬ1〜
ＷＬｓと複数のビット線ＢＬ1〜ＢＬｍとが互いに交差
するように設けられ、複数の各ワード線と複数の各ビッ
ト線との交点にはそれぞれメモリセルＭＣが接続されて
いる。
【０２１４】ここで、第１のDRAM回路13-1側のメモリブ
ロック内のワード線の数ｒは、第２のDRAM回路13-2側の
メモリブロック内のワード線の数ｓよりも少なくなるよ
うにされている。すなわち、第１のDRAM回路13-1側のメ
モリブロック内の複数の各ビット線ＢＬそれぞれに接続
されるメモリセルＭＣの総数ｒは、第２のDRAM回路13-2
側のメモリブロック内の複数の各ビット線ＢＬそれぞれ
に接続されるメモリセルＭＣの総数ｓよりも少ない。
【０２１５】このように、第１１の実施の形態では、メ
モリセルアレイ内の複数の各ビット線に接続されるメモ
リセルの総数を第１、第２のDRAM回路で変えることで、
高速動作に対する優先度の低いDRAM回路と、高速動作に
対する優先度の高いDRAM回路とでメモリセルアレイの構
成を異なるものにして、同一半導体チップ上で異なる性
能のDRAM回路を作ることが可能となる。
【０２１６】（第１２の実施の形態）次に、この発明の
第１２の実施の形態について説明する。
【０２１７】この第１２の実施の形態のDRAM混載ロジッ
クLSIの概略的な構成は図１と同様であり、図１中の第
１及び第２のDRAM回路13-1、13-2の内部構成も図２と同
様なのでこれらの説明は省略する。また、第１及び第２
のDRAM回路13-1、13-2のメモリセルアレイ内に設けられ
たメモリセルは、図３に示す場合と同様にトランスファ
トランジスタＴＴと容量素子Ｃとから構成されている。
【０２１８】DRAM回路では、メモリセルアレイ内におい
て互いに隣接する２つのビット線相互間の容量結合によ
る干渉雑音の影響が無視できないものになってきてい
る。このため、ビット線を対線化するいわゆるビット線
ツイスト方式を用いて、干渉雑音の影響を低減化する方
法が知られている。
【０２１９】このビット線ツイスト方式では、ビット線
間の干渉雑音の影響を小さくすることができるので、メ
モリセルからデータが読み出されてビット線電位が僅か
に変化た直後にセンスアンプでデータをセンスすること
でができる。つまり、センスアンプを早いタイミングで
動作させることができるので、高速化に望ましい手法で
はあるが、一対のビット線を交差させてツイストを行う
のに要する面積増を伴うので、ツイストを行うかどうか
は要求される性能に応じて選択することが望ましい。
【０２２０】そこで、この第１２の実施の形態では、高
速動作を必要とする第１のDRAM回路13-1側のメモリセア
レイではビット線ツイスト構造のビット線を採用し、高
速動作に対する優先度の低い第２のDRAM回路13-2側のメ
モリセアレイではビット線ツイスト構造を有しないビッ
ト線を採用することで、高速動作を必要とする第１のDR
AM回路13-1側でセンスアンプの動作タイミングを早くし
て動作の高速化を図るようにしている。
【０２２１】図２０（ａ）、（ｂ）は、この第１２の実
施の形態における第１、第２のDRAM回路13-1、13-2のメ
モリセルアレイ21の構成を概略的に示す回路図である。
【０２２２】図２０（ａ）に示す第１のDRAM回路13-1側
のメモリセルアレイ21は、複数のビット線ＢＬのうち互
いに隣接する各一対のＢＬが途中で互いに交差するよう
なビット線ツイスト構造を有する。
【０２２３】図２０（ｂ）に示す第２のDRAM回路13-2側
のメモリセルアレイ21は、複数のビット線ＢＬが交差す
ることなくそのまま並行するように配置されており、ビ
ット線ツイスト構造を有していない。
【０２２４】このように、第１２の実施の形態では、第
１、第２のDRAM回路内のメモリセルアレイ21でビット線
ツイスト構造を採用する、あるいは採用しないことで、
高速動作に対する優先度の高いDRAM回路と、高速動作に
対する優先度の低いDRAM回路とでメモリセルアレイの構
成を異なるものにして、同一半導体チップ上で異なる性
能のDRAM回路を作ることが可能となる。
【０２２５】なお、上記第１２の実施の形態の変形例と
して、図２１（ａ）、（ｂ）に示すように、第１、第２
のDRAM回路内のメモリセルアレイ21の両方で共にビット
線ツイスト構造を採用し、ビット線ツイストのやり方を
異ならせるようにしてもよい。
【０２２６】すなわち、図２１（ａ）に示すメモリセル
アレイ21では全てのビット線対でビット線ツイスト構造
を採用するようにしている。図２１（ｂ）に示すメモリ
セルアレイ21では一対のビット線対置きにビット線ツイ
スト構造を採用している。
【０２２７】（第１３の実施の形態）次に、この発明の
第１３の実施の形態について説明する。
【０２２８】この第１３の実施の形態のDRAM混載ロジッ
クLSIの概略的な構成は図１と同様であり、図１中の第
１及び第２のDRAM回路13-1、13-2の内部構成も図２と同
様なのでこれらの説明は省略する。また、第１及び第２
のDRAM回路13-1、13-2のメモリセルアレイ内に設けられ
たメモリセルは、図３に示す場合と同様にトランスファ
トランジスタＴＴと容量素子Ｃとから構成されている。
【０２２９】図２で説明したように、DRAM回路内には、
メモリセルアレイ21内のメモリセルの記憶データを所定
の周期でリフレッシュするために、リフレッシュタイマ
27とリフレッシュアドレスカウンタ28とからなるリフレ
ッシュ制御回路が設けられている。
【０２３０】リフレッシュタイマ27は自動的に一定周期
のタイマ信号を発生し、リフレッシュアドレスカウンタ
28はこのタイマ信号をカウントすることでメモリセルア
レイ21のリフレッシュ用ロウアドレスを発生する。
【０２３１】このような構成により、外部から供給され
るアドレスによらずに、メモリセルアレイ21内の複数の
ワード線が順次選択されてリフレッシュ動作が行われ
る。
【０２３２】高速動作に対する優先度の高いDRAM回路で
は、メモリセルのデータ保持特性を犠牲にしてでも高速
動作させるようにしたいが、その場合には頻繁にリフレ
ッシュ動作を行わせる必要が生じる。従って、高速動作
に対する優先度の高いDRAM回路では、そのデータ保持特
性に合せて、リフレッシュタイマ27で自動的に発生され
るタイマ信号の周期を短く設定する。
【０２３３】そこで、この第１３の実施の形態では、高
速動作を必要とする第１のDRAM回路13-1側のリフレッシ
ュタイマ27で発生されるタイマ信号の周期と、高速動作
に対する優先度の低い第２のDRAM回路13-2側のリフレッ
シュタイマ27で発生されるタイマ信号の周期とを異なる
ものにして、第２のDRAM回路13-2内のメモリセルアレイ
21におけるリフレッシュ動作の周期と比べて、第１のDR
AM回路13-1内のメモリセルアレイ21におけるリフレッシ
ュ動作の周期が短くなるようにしている。
【０２３４】このような構成とすることで、高速動作を
必要とする第１のDRAM回路13-1でリフレッシュ動作が高
速に行われる。
【０２３５】すなわち、第１３の実施の形態では、第
１、第２のDRAM回路内のリフレッシュタイマの周期を変
えることで、高速動作に対する優先度の高いDRAM回路
と、高速動作に対する優先度の低いDRAM回路とで構成を
異なるものにして、同一半導体チップ上で異なる性能の
DRAM回路を作ることが可能となる。
【０２３６】（第１４の実施の形態）次に、この発明の
第１４の実施の形態について説明する。
【０２３７】上記第１ないし第１３の実施の形態では、
いずれも場合にも、第１、第２のDRAM回路のうち一方が
高速動作に対する優先度が高く、これに対応してDRAM回
路がそのように構成されている。そこで、この高速動作
に対する優先度が高い構成を有するDRAM回路において制
御信号による動作タイミングを詰めることにより、ラン
ダムアクセスタイムを短くすることができる。
【０２３８】他方、高速動作に対する優先度が低いDRAM
回路では、高速動作に対する優先度が高いDRAM回路より
も制御信号による動作タイミングを広げることで、ラン
ダムアクセスタイムはより長くなる。
【０２３９】なお、この発明は、上記各実施の形態に限
定されるものではなく、実施段階ではその要旨を逸脱し
ない範囲で種々に変形することが可能である。
【０２４０】例えば、上記各実施の形態では、複数個の
メモリ回路の一例として第１、第２のDRAM回路がそれぞ
れ１個づつ半導体チップ上に集積されている場合を説明
したが、これは２個以上のDRAM回路がそれぞれ１個づつ
あるいは２個以上づつ半導体チップ上に集積されていて
もよいことはもちろんである。また、メモリ回路とし
て、DRAM回路の他に、SRAM回路、フラッシュメモリなど
の不揮発性メモリ回路、強誘電体メモリ回路、マグネテ
ィックメモリ回路のいずれかを設けるようにしてよい。
【０２４１】なお、上記実施の形態の中には製造コスト
の増加を伴うものもあるが、本発明を適用することによ
って従来実現できなかった性能の向上を図ることが可能
となるので、それにより生み出される新たな価値が大き
いような用途に対しては極めて有効なものとなる。とり
わけ、今後は大規模なシステムを１チップ化することが
従来以上に進むことが予想されるので、本発明は今後の
メモリ混載LSIにとって有効なものとなる。
【０２４２】
【発明の効果】以上説明したように、この発明によれ
ば、要求される種々の性能を満足することができるメモ
リ混載の半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係るメモリ混載
ロジックLSIの概略的な構成を示すブロック図。
【図２】図１中の第１及び第２のDRAM回路の内部構成を
示すブロック図。
【図３】図２中のメモリセルアレイの１個のメモリセル
を抜き出して示す回路図。
【図４】図１中の第１及び第２のDRAM回路に設けられる
チャネル長の異なる２種類のトランスファトランジスタ
の平面図。
【図５】図１中の第１及び第２のDRAM回路に設けられる
チャネル幅の異なる２種類のトランスファトランジスタ
の平面図。
【図６】図１中の第１及び第２のDRAM回路に設けられる
絶縁膜の膜厚が異なる２種類のトランスファトランジス
タの断面図。
【図７】図１中の第１及び第２のDRAM回路に設けられる
チャネル領域の不純物濃度が異なる２種類のトランスフ
ァトランジスタの断面図。
【図８】この発明の第３の実施の形態に係るメモリ混載
ロジックLSIに設けられるビット線コンタクトのサイズ
が異なる２種類のトランスファトランジスタの平面図。
【図９】この発明の第４の実施の形態に係るメモリ混載
ロジックLSIに設けられるメモリセル全体の断面構造の
一例を示す図。
【図１０】この発明の第５の実施の形態に係るメモリ混
載ロジックLSIに設けられるロウ系制御回路を抽出して
示すブロック図。
【図１１】上記第５の実施の形態に係るメモリ混載ロジ
ックLSIに設けられる第１、第２のDRAM回路内の２種類
のワード線駆動電位発生回路の一部の回路構成を示すブ
ロック図。
【図１２】この発明の第６の実施の形態に係るメモリ混
載ロジックLSIに設けられる第１、第２のDRAM回路内の
２種類のワード線駆動電位発生回路の一部の回路構成を
示すブロック図。
【図１３】この発明の第７の実施の形態に係るメモリ混
載ロジックLSIに設けられるウェル電位発生回路とｐ型
ウェル領域を抽出して示すブロック図。
【図１４】上記第７の実施の形態に係るメモリ混載ロジ
ックLSIに設けられる第１、第２のDRAM回路内の２種類
のウェル電位発生回路の構成を示すブロック図。
【図１５】この発明の第８の実施の形態に係るメモリ混
載ロジックLSIに設けられるビット線駆動電位発生回路
とセンスアンプ・カラムセレクタ回路を抽出して示すブ
ロック図。
【図１６】上記第８の実施の形態に係るメモリ混載ロジ
ックLSIに設けられる第１、第２のDRAM回路内の２種類
のビット線駆動電位発生回路の構成を示すブロック図。
【図１７】この発明の第９の実施の形態に係るメモリ混
載ロジックLSIに設けられる第１、第２のDRAM回路内の
メモリセルでトランスファトランジスタとして使用され
る２種類のトランジスタの断面図。
【図１８】この発明の第１０の実施の形態に係るメモリ
混載ロジックLSIに設けられる第１、第２のDRAM回路内
の２種類のメモリセルアレイの回路図。
【図１９】この発明の第１１の実施の形態に係るメモリ
混載ロジックLSIに設けられる第１、第２のDRAM回路内
の２種類のメモリセルアレイの回路図。
【図２０】この発明の第１２の実施の形態に係るメモリ
混載ロジックLSIに設けられる第１、第２のDRAM回路内
の２種類のメモリセルアレイの回路図。
【図２１】上記第１２の実施の形態の変形例に係るメモ
リ混載ロジックLSIに設けられる２種類のメモリセルア
レイの回路図。
【符号の説明】
11…半導体チップ、13-1…第１のDRAM回路、13-2…第２
のDRAM回路、21…メモリセルアレイ、22…ロウデコー
ダ、22Ａ…デコード回路、22Ｂ…ワード線駆動回路、23
…センスアンプ（Ｓ／Ａ）・カラムセレクタ回路、23Ａ
…センスアンプドライバ、23Ｂ…センスアンプ、23Ｃ…
カラムセレクタ、24…アドレスバッファ、25…カラムデ
コーダ、26…Ｉ／Ｏバッファ、27…リフレッシュタイ
マ、28…リフレッシュアドレスカウンタ、29…ワード線
駆動電位発生回路、30…ウェル電位発生回路、31…ビッ
ト線駆動電位発生回路、32…ｐ型ウェル領域、41…ゲー
ト絶縁膜、42…ゲート導体層、43…チャネル領域、51…
ｎ型の基板、52…ｐ型のウェル領域（ｐウェル）、53…
ｎ型拡散層、54…ゲート電極、55…トレンチ、56…キャ
パシタ用の絶縁膜、57…分離用の絶縁膜、58…ストレー
ジ用の導電膜、59…ストラップコンタクト層、61…電位
検出回路、62…発振回路、63…昇圧回路、71…電位検出
回路、72…発振回路、73…負電位発生回路、81…電位検
出回路、82…発振回路、83…負電位発生回路、91…電位
検出回路、92…降圧回路、110…金属シリサイド層、111
…層間絶縁膜、112…コンタクトホール、113…ビット線
コンタクト、114…側壁絶縁膜ＴＴ…トランスファトラ
ンジスタ、Ｃ…容量素子、ＢＬ、ＢＬ１〜ＢＬｍ、ＢＬ
１〜ＢＬｑ…ビット線、ＷＬ、ＷＬ１〜ＷＬｎ、ＷＬ１
〜ＷＬｒ、ＷＬ１〜ＷＬｓ…ワード線、Ｓ…ソース拡散
層、Ｄ…ドレイン拡散層、Ｇ…ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｇ１１Ｃ 11/34 ３５４Ｇ 27/088 ３６２Ｂ 27/108 ３６３Ｌ Ｆターム(参考） 5F048 AB01 AB03 AB08 AC10 BA01 BB05 BB08 BB15 BB16 BB18 BD02 BD04 BE03 BF06 BF11 BF16 5F083 AD01 AD17 GA01 JA06 JA17 JA19 JA35 JA39 JA53 LA04 LA05 LA08 LA10 MA06 MA20 PR29 ZA12 ZA14 5M024 AA71 BB02 BB08 BB13 BB29 BB30 CC22 EE23 EE29 FF02 FF03 FF05 FF20 FF22 HH03 HH04 HH05 KK32 KK33 KK35 LL05 LL11 PP01 PP03 PP04 PP05

Claims (42)

    【特許請求の範囲】
  1. 【請求項１】 第１のMOSトランジスタを含む複数のメ
    モリセルを有する第１のメモリセルアレイと、上記第１
    のメモリセルアレイ内の上記複数のメモリセルを動作さ
    せる際に使用される少なくとも１つの電位を発生する第
    １の電位発生回路とを有し、半導体チップ上に形成され
    た第１のメモリ回路と、 前記第１のMOSトランジスタと異なる特性を有する第２
    のMOSトランジスタを含む複数のメモリセルを有する第
    ２のメモリセルアレイと、上記第２のメモリセルアレイ
    内の上記複数のメモリセルを動作させる際に使用される
    少なくとも１つの電位を発生する第２の電位発生回路と
    を有し、前記半導体チップと同じ半導体チップ上に形成
    された少なくとも１つの第２のメモリ回路とを具備した
    ことを特徴とする半導体集積回路。
  2. 【請求項２】 それぞれのオン電流の値を異ならせるこ
    とで前記第１、第２のMOSトランジスタが異なる特性を
    有することを特徴とする請求項１記載の半導体集積回
    路。
  3. 【請求項３】 それぞれのチャネル長を異ならせること
    で前記第１、第２のMOSトランジスタはオン電流の値が
    異なるように構成されていることを特徴とする請求項２
    記載の半導体集積回路。
  4. 【請求項４】 それぞれのチャネル幅を異ならせること
    で前記第１、第２のMOSトランジスタはオン電流の値が
    異なるように構成されていることを特徴とする請求項２
    記載の半導体集積回路。
  5. 【請求項５】 前記第１、第２のMOSトランジスタはそ
    れぞれゲート絶縁膜を有する絶縁ゲート型トランジスタ
    からなり、それぞれのゲート絶縁膜の膜厚を異ならせる
    ことで前記第１、第２のMOSトランジスタはオン電流の
    値が異なるように構成されていることを特徴とする請求
    項２記載の半導体集積回路。
  6. 【請求項６】 前記第１、第２のMOSトランジスタはそ
    れぞれ所定のしきい値電圧を有する絶縁ゲート型トラン
    ジスタからなり、それぞれのしきい値電圧を異ならせる
    ことで前記第１、第２のMOSトランジスタはオン電流の
    値が異なるように構成されていることを特徴とする請求
    項２記載の半導体集積回路。
  7. 【請求項７】 前記第１、第２のMOSトランジスタはそ
    れぞれチャネル領域を有し、前記チャネル領域に含まれ
    る不純物の濃度を異ならせることで、前記第１、第２の
    MOSトランジスタのしきい値電圧が異なるように構成さ
    れていることを特徴とする請求項６記載の半導体集積回
    路。
  8. 【請求項８】 前記第１、第２のMOSトランジスタは、
    遮断電流の値が異なることを特徴とする請求項１記載の
    半導体集積回路。
  9. 【請求項９】 それぞれのチャネル長を異ならせること
    で前記第１、第２のMOSトランジスタは遮断電流の値が
    異なるように構成されていることを特徴とする請求項８
    記載の半導体集積回路。
  10. 【請求項１０】 それぞれのチャネル幅を異ならせるこ
    とで前記第１、第２のMOSトランジスタは遮断電流の値
    が異なるように構成されていることを特徴とする請求項
    ８記載の半導体集積回路。
  11. 【請求項１１】 前記第１、第２のMOSトランジスタは
    それぞれゲート絶縁膜を有する絶縁ゲート型トランジス
    タからなり、それぞれのゲート絶縁膜の膜厚を異ならせ
    ることで前記第１、第２のMOSトランジスタは遮断電流
    の値が異なるように構成されていることを特徴とする請
    求項８記載の半導体集積回路。
  12. 【請求項１２】 前記第１、第２のMOSトランジスタは
    それぞれ所定のしきい値電圧を有する絶縁ゲート型トラ
    ンジスタからなり、それぞれのしきい値電圧を異ならせ
    ることで前記第１、第２のMOSトランジスタは遮断電流
    の値が異なるように構成されていることを特徴とする請
    求項８記載の半導体集積回路。
  13. 【請求項１３】 前記第１、第２のMOSトランジスタは
    それぞれチャネル領域を有し、前記チャネル領域に含ま
    れる不純物の濃度を異ならせることで、前記第１、第２
    のMOSトランジスタのしきい値電圧が異なるように構成
    されていることを特徴とする請求項１２記載の半導体集
    積回路。
  14. 【請求項１４】 第１のMOSトランジスタと第１の容量
    素子とからなる複数のメモリセルを有し、前記複数のメ
    モリセルが第１のビット線に接続された第１のメモリセ
    ルアレイと、上記第１のメモリセルアレイ内の上記複数
    のメモリセルを動作させる際に使用される少なくとも１
    つの電位を発生する第１の電位発生回路とを有し、半導
    体チップ上に形成された第１のメモリ回路と、 第２のMOSトランジスタと第２の容量素子とからなる複
    数のメモリセルを有し、前記複数のメモリセルが第２の
    ビット線に接続され、前記第２の容量素子と前記第２の
    ビット線との間の経路に存在する抵抗の値が前記第１の
    メモリセルアレイ内の前記第１の容量素子と前記第１の
    ビット線との間の経路に存在する抵抗の値とは異なるよ
    うに構成された第２のメモリセルアレイと、上記第２の
    メモリセルアレイ内の上記複数のメモリセルを動作させ
    る際に使用される少なくとも１つの電位を発生する第２
    の電位発生回路とを有し、前記半導体チップと同じ半導
    体チップ上に形成された少なくとも１つの第２のメモリ
    回路とを具備したことを特徴とする半導体集積回路。
  15. 【請求項１５】 前記第１のメモリセルアレイ内の複数
    の各メモリセルと前記第１のビット線とは第１のビット
    線コンタクトにより接続され、 前記第２のメモリセルアレイ内の複数の各メモリセルと
    前記第２のビット線とは第２のビット線コンタクトによ
    り接続され、 上記第１のビット線コンタクトと第２のビット線コンタ
    クトのサイズを異ならせることで、前記第２の容量素子
    と前記第２のビット線との間の経路に存在する抵抗の値
    が、前記第１のメモリセルアレイ内の前記第１の容量素
    子と前記第１のビット線との間の経路に存在する抵抗の
    値とは異なるように構成されていることを特徴とする請
    求項１４記載の半導体集積回路。
  16. 【請求項１６】 第１のMOSトランジスタと第１の容量
    素子とからなる複数のメモリセルを有する第１のメモリ
    セルアレイと、上記第１のメモリセルアレイ内の上記複
    数のメモリセルを動作させる際に使用される少なくとも
    １つの電位を発生する第１の電位発生回路とを有し、半
    導体チップ上に形成された第１のメモリ回路と、 第２のMOSトランジスタと前記第１の容量素子とは容量
    が異なる第２の容量素子とからなる複数のメモリセルを
    有する第２のメモリセルアレイと、上記第２のメモリセ
    ルアレイ内の上記複数のメモリセルを動作させる際に使
    用される少なくとも１つの電位を発生する第２の電位発
    生回路とを有し、前記半導体チップと同じ半導体チップ
    上に形成された少なくとも１つの第２のメモリ回路とを
    具備したことを特徴とする半導体集積回路。
  17. 【請求項１７】 前記第１、第２の容量素子はそれぞれ
    一対の導電体層の間に絶縁膜を挟んだ構成を有し、前記
    第１、第２の容量素子の前記絶縁膜の実効的な膜厚を異
    ならせることで前記第１、第２の容量素子の容量が異な
    るように構成されていることを特徴とする請求項１６記
    載の半導体集積回路。
  18. 【請求項１８】 前記第１、第２の容量素子の実効的な
    面積を異ならせることで前記第１、第２の容量素子の容
    量が異なるように構成されていることを特徴とする請求
    項１６記載の半導体集積回路。
  19. 【請求項１９】 前記第１、第２の容量素子はそれぞれ
    一対の導電体層の間に誘電体膜を挟んだ構成を有し、前
    記第１、第２の容量素子の前記誘電体膜の実効的な誘電
    率を異ならせることで前記第１、第２の容量素子の容量
    が異なるように構成されていることを特徴とする請求項
    １６記載の半導体集積回路。
  20. 【請求項２０】 ゲート電極を有する第１のMOSトラン
    ジスタを含む複数のメモリセルを有する第１のメモリセ
    ルアレイと、上記メモリセルの選択時に選択されたメモ
    リセルの上記第１のMOSトランジスタのゲート電極にこ
    の第１のMOSトランジスタをオンさせるための第１の電
    位を供給する第１の駆動回路と、上記第１の駆動回路に
    接続され、上記第１の電位を含み上記第１のメモリセル
    アレイ内の上記複数のメモリセルを動作させる際に使用
    される複数の電位を発生する第１の電位発生回路とを有
    し、半導体チップ上に形成された第１のメモリ回路と、 ゲート電極を有する第２のMOSトランジスタを含む複数
    のメモリセルを有する第２のメモリセルアレイと、上記
    メモリセルの選択時に選択されたメモリセルの上記第２
    MOSのトランジスタのゲート電極にこの第２のMOSトラン
    ジスタをオンさせるための前記第１の電位とは異なる第
    ２の電位を供給する第２の駆動回路と、上記第２の駆動
    回路に接続され、上記第２の電位を含み上記第２のメモ
    リセルアレイ内の上記複数のメモリセルを動作させる際
    に使用される複数の電位を発生する第２の電位発生回路
    とを有し、前記半導体チップと同じ半導体チップ上に形
    成された少なくとも１つの第２のメモリ回路とを具備し
    たことを特徴とする半導体集積回路。
  21. 【請求項２１】 前記第１、第２の駆動回路がそれぞれ
    ワード線駆動電位発生回路であることを特徴とする請求
    項２０記載の半導体集積回路。
  22. 【請求項２２】 ゲート電極を有する第１のMOSトラン
    ジスタを含む複数のメモリセルを有する第１のメモリセ
    ルアレイと、上記メモリセルの非選択時に非選択とされ
    るメモリセルの上記第１のMOSトランジスタのゲート電
    極にこの第１のMOSトランジスタをオフさせるための第
    １の電位を供給する第１の駆動回路と、上記第１の駆動
    回路に接続され、上記第１の電位を含み上記第１のメモ
    リセルアレイ内の上記複数のメモリセルを動作させる際
    に使用される複数の電位を発生する第１の電位発生回路
    とを有し、半導体チップ上に形成された第１のメモリ回
    路と、 ゲート電極を有する第２のMOSトランジスタを含む複数
    のメモリセルを有する第２のメモリセルアレイと、上記
    メモリセルの非選択時に非選択とされるメモリセルの上
    記第２のMOSトランジスタのゲート電極にこの第２のMOS
    トランジスタをオフさせるための前記第１の電位とは異
    なる第２の電位を供給する第２の駆動回路と、上記第２
    の駆動回路に接続され、上記第２の電位を含み上記第２
    のメモリセルアレイ内の上記複数のメモリセルを動作さ
    せる際に使用される複数の電位を発生する第２の電位発
    生回路とを有し、前記半導体チップと同じ半導体チップ
    上に形成された少なくとも１つの第２のメモリ回路とを
    具備したことを特徴とする半導体集積回路。
  23. 【請求項２３】 前記第１、第２の駆動回路がそれぞれ
    ワード線駆動電位発生回路であることを特徴とする請求
    項２２記載の半導体集積回路。
  24. 【請求項２４】 前記ワード線駆動電位発生回路は負極
    性の電位を発生することを特徴とする請求項２３記載の
    半導体集積回路。
  25. 【請求項２５】 第１の電位が供給される第１のウェル
    領域内にMOSトランジスタを含む複数のメモリセルが形
    成された第１のメモリセルアレイと、上記第１の電位を
    含み上記第１のメモリセルアレイ内の上記複数のメモリ
    セルを動作させる際に使用される複数の電位を発生する
    第１の電位発生回路とを有し、半導体チップ上に形成さ
    れた第１のメモリ回路と、 前記第１の電位とは異なる第２の電位が供給される第２
    のウェル領域内にMOSトランジスタを含む複数のメモリ
    セルが形成された第２のメモリセルアレイと、上記第２
    の電位を含み上記第２のメモリセルアレイ内の上記複数
    のメモリセルを動作させる際に使用される複数の電位を
    発生する第２の電位発生回路とを有し、前記半導体チッ
    プと同じ半導体チップ上に形成された少なくとも１つの
    第２のメモリ回路とを具備したことを特徴とする半導体
    集積回路。
  26. 【請求項２６】 前記第１、第２の駆動回路がそれぞれ
    ウェル電位発生回路であることを特徴とする請求項２５
    記載の半導体集積回路。
  27. 【請求項２７】 前記ウェル電位発生回路は負極性の電
    位を発生することを特徴とする請求項２６記載の半導体
    集積回路。
  28. 【請求項２８】 第１のビット線に接続された複数のメ
    モリセルを有する第１のメモリセルアレイと、上記第１
    のメモリセルアレイに接続され、上記第１のメモリセル
    アレイからデータを読み出す際に上記第１のビット線に
    供給される第１の電位を含み上記第１のメモリセルアレ
    イ内の上記複数のメモリセルを動作させる際に使用され
    る複数の電位を発生する第１の電位発生回路とを有し、
    半導体チップ上に形成された第１のメモリ回路と、 第２のビット線に接続された複数のメモリセルを有する
    第２のメモリセルアレイと、上記第２のメモリセルアレ
    イに接続され、上記第２のメモリセルアレイからデータ
    を読み出す際に上記第２のビット線に供給される前記第
    １の電位とは異なる第２の電位を含み上記第２のメモリ
    セルアレイ内の上記複数のメモリセルを動作させる際に
    使用される複数の電位を発生する第２の電位発生回路と
    を有し、前記半導体チップと同じ半導体チップ上に形成
    された少なくとも１つの第２のメモリ回路とを具備した
    ことを特徴とする半導体集積回路。
  29. 【請求項２９】 前記第１、第２の駆動回路がそれぞれ
    ビット線駆動電位発生回路であることを特徴とする請求
    項２８記載の半導体集積回路。
  30. 【請求項３０】 前記ビット線駆動電位発生回路は電源
    電位よりも低い正極性の電位を発生することを特徴とす
    る請求項２９記載の半導体集積回路。
  31. 【請求項３１】 MOSトランジスタを含む複数のメモリ
    セルを有し、前記複数の各メモリセルが自己整合構造の
    コンタクト部を介して第１のビット線に接続された第１
    のメモリセルアレイと、上記第１のメモリセルアレイ内
    の上記複数のメモリセルを動作させる際に使用される少
    なくとも１つの電位を発生する第１の電位発生回路とを
    有し、半導体チップ上に形成された第１のメモリ回路
    と、 MOSトランジスタを含む複数のメモリセルを有し、前記
    複数の各メモリセルが自己整合構造を有しない構造のコ
    ンタクト部を介して第２のビット線に接続された第２の
    メモリセルアレイと、上記第２のメモリセルアレイ内の
    上記複数のメモリセルを動作させる際に使用される少な
    くとも１つの電位を発生する第２の電位発生回路とを有
    し、前記半導体チップと同じ半導体チップ上に形成され
    た少なくとも１つの第２のメモリ回路とを具備したこと
    を特徴とする半導体集積回路。
  32. 【請求項３２】 ゲート電極がサリサイド構造を有する
    MOSトランジスタを含む複数のメモリセルからなる第１
    のメモリセルアレイと、上記第１のメモリセルアレイ内
    の上記複数のメモリセルを動作させる際に使用される少
    なくとも１つの電位を発生する第１の電位発生回路とを
    有し、半導体チップ上に形成された第１のメモリ回路
    と、 ゲート電極がサリサイド構造を有しないMOSトランジス
    タを含む複数のメモリセルからなる第２のメモリセルア
    レイと、上記第２のメモリセルアレイ内の上記複数のメ
    モリセルを動作させる際に使用される少なくとも１つの
    電位を発生する第２の電位発生回路とを有し、前記半導
    体チップと同じ半導体チップ上に形成された少なくとも
    １つの第２のメモリ回路とを具備したことを特徴とする
    半導体集積回路。
  33. 【請求項３３】 第１の数のメモリセルが第１のビット
    線に接続された第１のメモリセルアレイと、上記第１の
    メモリセルアレイ内の上記複数のメモリセルを動作させ
    る際に使用される少なくとも１つの電位を発生する第１
    の電位発生回路とを有し、半導体チップ上に形成された
    第１のメモリ回路と、 前記第１の数とは異なる第２の数のメモリセルが第２の
    ビット線に接続された第２のメモリセルアレイと、上記
    第２のメモリセルアレイ内の上記複数のメモリセルを動
    作させる際に使用される少なくとも１つの電位を発生す
    る第２の電位発生回路とを有し、前記半導体チップと同
    じ半導体チップ上に形成された少なくとも１つの第２の
    メモリ回路とを具備したことを特徴とする半導体集積回
    路。
  34. 【請求項３４】 第１の数のメモリセルが第１のワード
    線に接続された第１のメモリセルアレイと、上記第１の
    メモリセルアレイ内の上記複数のメモリセルを動作させ
    る際に使用される少なくとも１つの電位を発生する第１
    の電位発生回路とを有し、半導体チップ上に形成された
    第１のメモリ回路と、 前記第１の数とは異なる第２の数のメモリセルが第２の
    ワード線に接続された第２のメモリセルアレイと、上記
    第２のメモリセルアレイ内の上記複数のメモリセルを動
    作させる際に使用される少なくとも１つの電位を発生す
    る第２の電位発生回路とを有し、前記半導体チップと同
    じ半導体チップ上に形成された少なくとも１つの第２の
    メモリ回路とを具備したことを特徴とする半導体集積回
    路。
  35. 【請求項３５】 複数のメモリセルが接続されたビット
    線ツイスト構造のビット線を有する第１のメモリセルア
    レイと、上記第１のメモリセルアレイ内の上記複数のメ
    モリセルを動作させる際に使用される少なくとも１つの
    電位を発生する第１の電位発生回路とを有し、半導体チ
    ップ上に形成された第１のメモリ回路と、 複数のメモリセルが接続されたビット線ツイスト構造を
    有しないビット線を有する第２のメモリセルアレイと、
    上記第２のメモリセルアレイ内の上記複数のメモリセル
    を動作させる際に使用される少なくとも１つの電位を発
    生する第２の電位発生回路とを有し、前記半導体チップ
    と同じ半導体チップ上に形成された少なくとも１つの第
    ２のメモリ回路とを具備したことを特徴とする半導体集
    積回路。
  36. 【請求項３６】 複数のメモリセルが接続された第１の
    ビット線ツイスト構造のビット線対を有する第１のメモ
    リセルアレイと、上記第１のメモリセルアレイ内の上記
    複数のメモリセルを動作させる際に使用される少なくと
    も１つの電位を発生する第１の電位発生回路とを有し、
    半導体チップ上に形成された第１のメモリ回路と、 複数のメモリセルが接続された第２のビット線ツイスト
    構造のビット線対を有する第２のメモリセルアレイと、
    上記第２のメモリセルアレイ内の上記複数のメモリセル
    を動作させる際に使用される少なくとも１つの電位を発
    生する第２の電位発生回路とを有し、前記半導体チップ
    と同じ半導体チップ上に形成された少なくとも１つの第
    ２のメモリ回路とを具備したことを特徴とする半導体集
    積回路。
  37. 【請求項３７】 前記第１のビット線ツイスト構造のビ
    ット線対は、全てのビット線対でビット線がツイストさ
    れており、 前記第２のビット線ツイスト構造のビット線対は、一対
    のビット線対置きにビット線がツイストされていること
    を特徴とする請求項３６記載の半導体集積回路。
  38. 【請求項３８】 リフレッシュ動作を必要とする複数の
    メモリセルを有する第１のメモリセルアレイと、上記第
    １のメモリセルアレイに接続され、第１のメモリセルア
    レイ内の複数のメモリセルのリフレッシュ動作を第１の
    周期で行わせる制御を行う第１のリフレッシュ制御回路
    と、上記第１のメモリセルアレイ内の上記複数のメモリ
    セルを動作させる際に使用される少なくとも１つの電位
    を発生する第１の電位発生回路とを有し、半導体チップ
    上に形成された第１のメモリ回路と、 リフレッシュ動作を必要とする複数のメモリセルを有す
    る第２のメモリセルアレイと、上記第２のメモリセルア
    レイに接続され、第２のメモリセルアレイ内の複数のメ
    モリセルのリフレッシュ動作を前記第１の周期とは異な
    る第２の周期で行わせる制御を行う第２のリフレッシュ
    制御回路と、上記第２のメモリセルアレイ内の上記複数
    のメモリセルを動作させる際に使用される少なくとも１
    つの電位を発生する第２の電位発生回路とを有し、前記
    半導体チップと同じ半導体チップ上に形成された少なく
    とも１つの第２のメモリ回路とを具備したことを特徴と
    する半導体集積回路。
  39. 【請求項３９】 前記第１、第２のリフレッシュ制御回
    路はそれぞれ、一定周期のタイマ信号を出力するリフレ
    ッシュタイマと、上記タイマ信号をカウントするリフレ
    ッシュアドレスカウンタとから構成され、第１、第２の
    リフレッシュ制御回路内のリフレッシュタイマから出力
    される上記タイマ信号の周期が異なることを特徴とする
    請求項３８記載の半導体集積回路。
  40. 【請求項４０】 複数のメモリセルを有し、第１のラン
    ダムアクセスタイムを有する第１のメモリセルアレイ
    と、上記第１のメモリセルアレイ内の上記複数のメモリ
    セルを動作させる際に使用される少なくとも１つの電位
    を発生する第１の電位発生回路とを有し、半導体チップ
    上に形成された第１のメモリ回路と、 複数のメモリセルを有し、前記第１のランダムアクセス
    タイムとは異なる第２のランダムアクセスタイムを有す
    る第２のメモリセルアレイと、上記第２のメモリセルア
    レイ内の上記複数のメモリセルを動作させる際に使用さ
    れる少なくとも１つの電位を発生する第２の電位発生回
    路とを有し、前記半導体チップと同じ半導体チップ上に
    形成された少なくとも１つの第２のメモリ回路とを具備
    したことを特徴とする半導体集積回路。
  41. 【請求項４１】 前記第１及び第２のメモリ回路に接続
    され、前記第１及び第２のメモリ回路との間でデータの
    授受を行うロジック回路を具備したことを特徴とする請
    求項１、１４、１６、２０、２２、２８、３１、３２、
    ３３、３４、３５、３６、３８、４０のいずれか１項記
    載の半導体集積回路。
  42. 【請求項４２】 前記第１、第２のメモリ回路がそれぞ
    れ、DRAM回路、SRAM回路、フラッシュメモリなどの不揮
    発性メモリ回路、強誘電体メモリ回路、マグネティック
    メモリ回路のいずれかであることを特徴とする請求項
    １、１４、１６、２０、２２、２８、３１、３２、３
    ３、３４、３５、３６、３８、４０のいずれか１項記載
    の半導体集積回路。
JP2002086679A 2002-03-26 2002-03-26 半導体集積回路 Abandoned JP2003282823A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2002086679A JP2003282823A (ja) 2002-03-26 2002-03-26 半導体集積回路
US10/151,805 US6950367B2 (en) 2002-03-26 2002-05-22 Memory embedded logic integrated circuit mounting memory circuits having different performances on the same chip
EP02011553A EP1349174A3 (en) 2002-03-26 2002-05-24 Memory embedded logic integrated circuit mounting memory circuits having different performances on the same chip
TW091112058A TW546823B (en) 2002-03-26 2002-06-05 Semiconductor integrated circuit
CNB021245991A CN1262012C (zh) 2002-03-26 2002-06-28 半导体集成电路
KR10-2002-0037693A KR100502375B1 (ko) 2002-03-26 2002-06-29 반도체 집적 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002086679A JP2003282823A (ja) 2002-03-26 2002-03-26 半導体集積回路

Publications (2)

Publication Number Publication Date
JP2003282823A true JP2003282823A (ja) 2003-10-03
JP2003282823A5 JP2003282823A5 (ja) 2006-05-18

Family

ID=27800449

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002086679A Abandoned JP2003282823A (ja) 2002-03-26 2002-03-26 半導体集積回路

Country Status (6)

Country Link
US (1) US6950367B2 (ja)
EP (1) EP1349174A3 (ja)
JP (1) JP2003282823A (ja)
KR (1) KR100502375B1 (ja)
CN (1) CN1262012C (ja)
TW (1) TW546823B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007043081A (ja) * 2005-07-07 2007-02-15 Matsushita Electric Ind Co Ltd 半導体装置
US8193063B2 (en) 2009-06-18 2012-06-05 Elpida Memory, Inc. Method of manufacturing semiconductor device
JP2012209778A (ja) * 2011-03-30 2012-10-25 Nec Corp ネットワーク装置、ネットワーク装置の管理方法、管理プログラム、パケットネットワークシステム
US8493769B2 (en) 2009-03-18 2013-07-23 Samsung Electronics Co., Ltd. Memory devices including decoders having different transistor channel dimensions and related devices
JP2019520636A (ja) * 2016-06-27 2019-07-18 アップル インコーポレイテッドＡｐｐｌｅ Ｉｎｃ． 高密度低バンド幅メモリと低密度高バンド幅メモリを組み合わせたメモリシステム

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005196924A (ja) * 2004-01-09 2005-07-21 Toshiba Corp 半導体集積回路装置及びその装置を用いたビット線容量の調整方法
JP4264022B2 (ja) * 2004-04-06 2009-05-13 パナソニック株式会社 半導体集積回路装置およびその製造方法
CN101002278B (zh) * 2004-08-16 2011-11-16 富士通半导体股份有限公司 非易失性半导体存储器
US7499307B2 (en) * 2005-06-24 2009-03-03 Mosys, Inc. Scalable embedded DRAM array
US7274618B2 (en) * 2005-06-24 2007-09-25 Monolithic System Technology, Inc. Word line driver for DRAM embedded in a logic process
US7355905B2 (en) 2005-07-01 2008-04-08 P.A. Semi, Inc. Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage
US7817454B2 (en) * 2007-04-03 2010-10-19 Micron Technology, Inc. Variable resistance memory with lattice array using enclosing transistors
JP2012089747A (ja) * 2010-10-21 2012-05-10 Toshiba Corp 不揮発性半導体記憶装置
TWI541978B (zh) * 2011-05-11 2016-07-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之驅動方法
US8982607B2 (en) 2011-09-30 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Memory element and signal processing circuit
US9076775B2 (en) 2013-09-04 2015-07-07 Qualcomm Incorporated System and method of varying gate lengths of multiple cores
KR20160114905A (ko) * 2015-03-25 2016-10-06 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2017041877A (ja) * 2015-08-21 2017-02-23 株式会社半導体エネルギー研究所 半導体装置、電子部品、および電子機器
KR102400991B1 (ko) * 2015-12-30 2022-05-23 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US10141043B1 (en) * 2017-07-24 2018-11-27 Nanya Technology Corporation DRAM and method for managing power thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03126265A (ja) * 1989-10-11 1991-05-29 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JPH03269894A (ja) * 1990-03-19 1991-12-02 Fujitsu Ltd 半導体記憶装置
JPH04181768A (ja) * 1990-11-15 1992-06-29 Mitsubishi Electric Corp 半導体集積回路装置
JPH1070243A (ja) * 1996-05-30 1998-03-10 Toshiba Corp 半導体集積回路装置およびその検査方法およびその検査装置
JPH1153883A (ja) * 1997-07-31 1999-02-26 Ricoh Co Ltd Ｄｒａｍバックアップ方式及び該バックアップ方式を備えたファクシミリ装置
JP2001015613A (ja) * 1999-06-29 2001-01-19 Sony Corp 不揮発性半導体記憶装置およびその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910009555B1 (ko) * 1989-01-09 1991-11-21 조경연 싱글 포트 듀얼 ram(spdram)
JPH03194790A (ja) 1989-12-25 1991-08-26 Hitachi Ltd バッファ記憶装置
EP0465050B1 (en) * 1990-06-19 1997-09-03 Dell Usa L.P. A digital computer having a system for sequentially refreshing an expandable dynamic RAM memory circuit
JP3366356B2 (ja) * 1991-11-26 2003-01-14 シチズン時計株式会社 半導体記憶装置とその書き込み方法
JP3304413B2 (ja) * 1992-09-17 2002-07-22 三菱電機株式会社 半導体記憶装置
JP3667787B2 (ja) * 1994-05-11 2005-07-06 株式会社ルネサステクノロジ 半導体記憶装置
TW435007B (en) * 1996-04-08 2001-05-16 Hitachi Ltd Semiconductor integrated circuit device
JP3012525B2 (ja) 1996-07-18 2000-02-21 日本電気オフィスシステム株式会社 文字処理方法とその文字処理装置
JPH10135424A (ja) 1996-11-01 1998-05-22 Mitsubishi Electric Corp 半導体集積回路装置
US6252799B1 (en) 1997-04-11 2001-06-26 Programmable Silicon Solutions Device with embedded flash and EEPROM memories
JP3597706B2 (ja) 1997-07-25 2004-12-08 株式会社東芝 ロジック混載メモリ
KR100320610B1 (ko) * 1997-12-24 2002-04-22 박종섭 반도체메모리장치
JPH11203862A (ja) * 1998-01-13 1999-07-30 Mitsubishi Electric Corp 半導体記憶装置
US5999474A (en) * 1998-10-01 1999-12-07 Monolithic System Tech Inc Method and apparatus for complete hiding of the refresh of a semiconductor memory
JP2001274265A (ja) * 2000-03-28 2001-10-05 Mitsubishi Electric Corp 半導体装置
JP2003197750A (ja) * 2001-12-21 2003-07-11 Mitsubishi Electric Corp 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03126265A (ja) * 1989-10-11 1991-05-29 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JPH03269894A (ja) * 1990-03-19 1991-12-02 Fujitsu Ltd 半導体記憶装置
JPH04181768A (ja) * 1990-11-15 1992-06-29 Mitsubishi Electric Corp 半導体集積回路装置
JPH1070243A (ja) * 1996-05-30 1998-03-10 Toshiba Corp 半導体集積回路装置およびその検査方法およびその検査装置
JPH1153883A (ja) * 1997-07-31 1999-02-26 Ricoh Co Ltd Ｄｒａｍバックアップ方式及び該バックアップ方式を備えたファクシミリ装置
JP2001015613A (ja) * 1999-06-29 2001-01-19 Sony Corp 不揮発性半導体記憶装置およびその製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007043081A (ja) * 2005-07-07 2007-02-15 Matsushita Electric Ind Co Ltd 半導体装置
US8493769B2 (en) 2009-03-18 2013-07-23 Samsung Electronics Co., Ltd. Memory devices including decoders having different transistor channel dimensions and related devices
US8193063B2 (en) 2009-06-18 2012-06-05 Elpida Memory, Inc. Method of manufacturing semiconductor device
JP2012209778A (ja) * 2011-03-30 2012-10-25 Nec Corp ネットワーク装置、ネットワーク装置の管理方法、管理プログラム、パケットネットワークシステム
US9491096B2 (en) 2011-03-30 2016-11-08 Nec Corporation Network apparatus, control method thereof, control program and packet network system
US10916290B2 (en) 2016-06-27 2021-02-09 Apple Inc. Memory system having combined high density, low bandwidth and low density, high bandwidth memories
JP2019520636A (ja) * 2016-06-27 2019-07-18 アップル インコーポレイテッドＡｐｐｌｅ Ｉｎｃ． 高密度低バンド幅メモリと低密度高バンド幅メモリを組み合わせたメモリシステム
JP2021099850A (ja) * 2016-06-27 2021-07-01 アップル インコーポレイテッドＡｐｐｌｅ Ｉｎｃ． 高密度低バンド幅メモリと低密度高バンド幅メモリを組み合わせたメモリシステム
KR20220058966A (ko) * 2016-06-27 2022-05-10 애플 인크. 조합된 높은 밀도, 낮은 대역폭 및 낮은 밀도, 높은 대역폭 메모리들을 갖는 메모리 시스템
US11468935B2 (en) 2016-06-27 2022-10-11 Apple Inc. Memory system having combined high density, low bandwidth and low density, high bandwidth memories
JP7169387B2 (ja) 2016-06-27 2022-11-10 アップル インコーポレイテッド 高密度低バンド幅メモリと低密度高バンド幅メモリを組み合わせたメモリシステム
KR102592777B1 (ko) * 2016-06-27 2023-10-25 애플 인크. 조합된 높은 밀도, 낮은 대역폭 및 낮은 밀도, 높은 대역폭 메모리들을 갖는 메모리 시스템
US11830534B2 (en) 2016-06-27 2023-11-28 Apple Inc. Memory system having combined high density, low bandwidth and low density, high bandwidth memories

Also Published As

Publication number Publication date
TW546823B (en) 2003-08-11
EP1349174A3 (en) 2004-06-16
US6950367B2 (en) 2005-09-27
KR100502375B1 (ko) 2005-07-20
CN1262012C (zh) 2006-06-28
KR20030077918A (ko) 2003-10-04
EP1349174A2 (en) 2003-10-01
CN1447431A (zh) 2003-10-08
US20030185085A1 (en) 2003-10-02

Similar Documents

Publication Publication Date Title
TWI639162B (zh) 包括多個選擇閘及不同偏壓條件的記憶體裝置
JP2003282823A (ja) 半導体集積回路
US7064376B2 (en) High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines
US6944080B2 (en) Dynamic random access memory(DRAM) capable of canceling out complimentary noise developed in plate electrodes of memory cell capacitors
US6992928B2 (en) Semiconductor memory device with an improved memory cell structure and method of operating the same
US10181341B1 (en) Memory device including current generator plate
EP1755165A1 (en) Semiconductor device
JP4507119B2 (ja) 半導体装置およびその製造方法
US20010009519A1 (en) Dynamic ram and semiconductor device
US20030111681A1 (en) Semiconductor memory device and its manufacturing method
US6535451B2 (en) Semiconductor memory
CN109427973B (zh) 具有延伸穿过导电层的竖直触点的电容器
US9355709B2 (en) Digit line equilibration using access devices at the edge of sub-arrays
US5912840A (en) Memory cell architecture utilizing a transistor having a dual access gate
US8995164B2 (en) High-performance scalable read-only-memory cell
TW201740381A (zh) 半導體記憶裝置
US6973002B2 (en) Semiconductor integrated circuit comprising sense amplifier activating circuit for activating sense amplifier circuit
US20030016555A1 (en) Semiconductor integrated circuit device
JP2003332532A (ja) 半導体装置
US7002872B2 (en) Semiconductor memory device with a decoupling capacitor
KR100881193B1 (ko) 서브 워드 라인 드라이버의 배치구조 및 형성 방법
US20240260254A1 (en) Semiconductor device with vertical body contact and methods for manufacturing the same
US20240087640A1 (en) Semiconductor device
US20230122198A1 (en) Memory device having sub wordline driver
US20240096403A1 (en) Memory core circuits having cell-on-periphery structures and memory devices including the same

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060323

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060418

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20060612