JP2003282823A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】同一半導体チップ上に性能が異なる複数のDRAM
回路を集積する。 【解決手段】第1のMOSトランジスタを含む複数のメモ
リセルを有する第1のメモリセルアレイと、上記第1の
メモリセルアレイ内の上記複数のメモリセルを動作させ
る際に使用される少なくとも1つの電位を発生する第1
の電位発生回路とを有し、半導体チップ11上に形成され
た第1のDRAM回路13-1と、第1のMOSトランジスタと異
なる特性を有する第2のMOSトランジスタを含む複数の
メモリセルを有する第2のメモリセルアレイと、上記第
2のメモリセルアレイ内の上記複数のメモリセルを動作
させる際に使用される少なくとも1つの電位を発生する
第2の電位発生回路とを有し、半導体チップ11上に形成
された第2のDRAM回路13-2とを有する。
回路を集積する。 【解決手段】第1のMOSトランジスタを含む複数のメモ
リセルを有する第1のメモリセルアレイと、上記第1の
メモリセルアレイ内の上記複数のメモリセルを動作させ
る際に使用される少なくとも1つの電位を発生する第1
の電位発生回路とを有し、半導体チップ11上に形成され
た第1のDRAM回路13-1と、第1のMOSトランジスタと異
なる特性を有する第2のMOSトランジスタを含む複数の
メモリセルを有する第2のメモリセルアレイと、上記第
2のメモリセルアレイ内の上記複数のメモリセルを動作
させる際に使用される少なくとも1つの電位を発生する
第2の電位発生回路とを有し、半導体チップ11上に形成
された第2のDRAM回路13-2とを有する。
Description
【0001】
【発明の属する技術分野】この発明は半導体集積回路に
係り、特に異なる性能のメモリ回路を同一チップ上に搭
載したメモリ混載ロジック集積回路に関する。
係り、特に異なる性能のメモリ回路を同一チップ上に搭
載したメモリ混載ロジック集積回路に関する。
【0002】
【従来の技術】近年、システムLSI(Large Scale Integr
ation circuit)と呼ばれる半導体集積回路の重要性が増
している。従来では機能毎にチップを分けて構成してい
たものを、これらの機能の大半を1つのチップに集積化
したものがシステムLSIと呼ばれる。このシステムLSIの
中で、メモリ回路とロジック回路とを1チップ上に集積
したメモリ混載ロジックLSIは、近年、特に開発に注力
されてきている。
ation circuit)と呼ばれる半導体集積回路の重要性が増
している。従来では機能毎にチップを分けて構成してい
たものを、これらの機能の大半を1つのチップに集積化
したものがシステムLSIと呼ばれる。このシステムLSIの
中で、メモリ回路とロジック回路とを1チップ上に集積
したメモリ混載ロジックLSIは、近年、特に開発に注力
されてきている。
【0003】メモリ回路とロジック回路とを1チップ化
する上での1つの大きなメリットは低消費電力化であ
る。両回路を混載することによって、ロジック回路とメ
モリ回路との間の入出力バッファが不用になるので、入
出力バッファの充放電に要していた消費電力を削減する
ことができる。
する上での1つの大きなメリットは低消費電力化であ
る。両回路を混載することによって、ロジック回路とメ
モリ回路との間の入出力バッファが不用になるので、入
出力バッファの充放電に要していた消費電力を削減する
ことができる。
【0004】さらにバス幅を広げることができるので、
動作周波数を落としてもデータの転送レートを高くする
ことが可能になり、これによっても消費電力を削減する
ことができる。
動作周波数を落としてもデータの転送レートを高くする
ことが可能になり、これによっても消費電力を削減する
ことができる。
【0005】例えばデジタル民生機器では、従来のよう
にメモリを別チップにすると消費電力を1W以下に押さ
えられなくなり、放熱性を上げるために高価なパッケー
ジやヒートシンクが必要になり、コストが急激に上昇し
てしまう。安価なプラスチックパッケージをそのまま使
えるようにするために、メモリ混載が必要となる。
にメモリを別チップにすると消費電力を1W以下に押さ
えられなくなり、放熱性を上げるために高価なパッケー
ジやヒートシンクが必要になり、コストが急激に上昇し
てしまう。安価なプラスチックパッケージをそのまま使
えるようにするために、メモリ混載が必要となる。
【0006】メモリ回路とロジック回路とを1チップ化
する上でのもう1つのメリットは高速動作である。汎用
メモリのバス幅は多くとも32bit程度であり、動作周波
数も200MHz程度なので、データ転送レートをあまり高く
することができない。
する上でのもう1つのメリットは高速動作である。汎用
メモリのバス幅は多くとも32bit程度であり、動作周波
数も200MHz程度なので、データ転送レートをあまり高く
することができない。
【0007】メモリ混載ロジックLSIの場合にはバス幅
を例えば256bit幅程度に広げることが容易にできるの
で、動作周波数が汎用メモリと同じとしても、汎用メモ
リを使用する場合よりもデータ転送レートを格段に上げ
ることができる。
を例えば256bit幅程度に広げることが容易にできるの
で、動作周波数が汎用メモリと同じとしても、汎用メモ
リを使用する場合よりもデータ転送レートを格段に上げ
ることができる。
【0008】メモリ混載ロジックLSIの中の、特にDRAM
(Dynamic Random Access Memory)混載ロジックLSIは、
エンジニアリングワークステーションや高性能パーソナ
ルコンピュータの画像処理などの高性能用途向けに1996
年頃から実用化されてきた。DRAM混載によってメモリバ
スのバンド幅が広がり、処理能力を大幅に向上できるか
らである。
(Dynamic Random Access Memory)混載ロジックLSIは、
エンジニアリングワークステーションや高性能パーソナ
ルコンピュータの画像処理などの高性能用途向けに1996
年頃から実用化されてきた。DRAM混載によってメモリバ
スのバンド幅が広がり、処理能力を大幅に向上できるか
らである。
【0009】近年はデジタル方式のビデオカメラやスチ
ルカメラなどの画像機器、DVD(Digital Video Disk)な
どの記憶媒体、携帯情報端末などへDRAM混載ロジックLS
Iの用途が拡大してきている。これらの機器では、DRAM
混載ロジックLSIを使うことにより、低消費電力化や実
装面積の削減の効果が大きくなる。
ルカメラなどの画像機器、DVD(Digital Video Disk)な
どの記憶媒体、携帯情報端末などへDRAM混載ロジックLS
Iの用途が拡大してきている。これらの機器では、DRAM
混載ロジックLSIを使うことにより、低消費電力化や実
装面積の削減の効果が大きくなる。
【0010】このように、システムLSIは様々な用途に
使われるので、システムLSIに搭載される混載用DRAMに
要求される性能もその用途によって様々なものとなる。
例えば、乾電池駆動するようなデジタル民生機器の場合
は、高速動作よりも消費電力の小さいものが求められ、
画像処理用の場合にはメモリ規模の大きいものが求めら
れ、さらに近年の3次元画像処理や通信系の信号処理用
の場合には高速なアクセスタイムに対する要求が強くな
ってくる。今後はさらに規模の大きなシステムを1チッ
プ化する方向で開発が進む可能性がある。
使われるので、システムLSIに搭載される混載用DRAMに
要求される性能もその用途によって様々なものとなる。
例えば、乾電池駆動するようなデジタル民生機器の場合
は、高速動作よりも消費電力の小さいものが求められ、
画像処理用の場合にはメモリ規模の大きいものが求めら
れ、さらに近年の3次元画像処理や通信系の信号処理用
の場合には高速なアクセスタイムに対する要求が強くな
ってくる。今後はさらに規模の大きなシステムを1チッ
プ化する方向で開発が進む可能性がある。
【0011】このような場合には、同一チップ内のメモ
リ回路でも、例えば、集積度に対する優先度の高い部分
と、高速動作に対する優先度の高い部分が生じてくるこ
とが考えられる。例えばシステムLSI上に2個のDRAM回
路を集積し、この2個のDRAM回路に要求される性能が異
なり、例えば一方では高速なアクセスが求められるのに
対し、他方ではアクセスタイムよりもデータ保持特性や
集積度が優先されるような場合である。
リ回路でも、例えば、集積度に対する優先度の高い部分
と、高速動作に対する優先度の高い部分が生じてくるこ
とが考えられる。例えばシステムLSI上に2個のDRAM回
路を集積し、この2個のDRAM回路に要求される性能が異
なり、例えば一方では高速なアクセスが求められるのに
対し、他方ではアクセスタイムよりもデータ保持特性や
集積度が優先されるような場合である。
【0012】従来のDRAM混載ロジックLSIに搭載されるD
RAM回路の場合には、種々の製品の要求をできるだけ包
含する性能のものを作ることを目指しており、メモリ容
量やデータバス幅、動作周波数、リードレイテンシー、
アドレス割付方式、バンク構成などは製品仕様に合せて
変えられるようにしていることが多い。
RAM回路の場合には、種々の製品の要求をできるだけ包
含する性能のものを作ることを目指しており、メモリ容
量やデータバス幅、動作周波数、リードレイテンシー、
アドレス割付方式、バンク構成などは製品仕様に合せて
変えられるようにしていることが多い。
【0013】しかし、メモリセルアレイ自体の性能を変
えることには対応していない。すなわち、同一チップ上
に集積される2種類のDRAM回路で使用されるメモリセル
の性能は同じものである。
えることには対応していない。すなわち、同一チップ上
に集積される2種類のDRAM回路で使用されるメモリセル
の性能は同じものである。
【0014】これでは、特に今後の多様化する製品の要
求を満たすことことが困難になるものと予想される。
求を満たすことことが困難になるものと予想される。
【0015】
【発明が解決しようとする課題】このように従来では、
同一チップ上に複数種類のメモリ回路が集積された半導
体集積回路で使用される各メモリ回路内のメモリセルの
性能が同じものであるために、多様化する製品の要求を
満たすことことが困難であるという問題がある。
同一チップ上に複数種類のメモリ回路が集積された半導
体集積回路で使用される各メモリ回路内のメモリセルの
性能が同じものであるために、多様化する製品の要求を
満たすことことが困難であるという問題がある。
【0016】この発明は上記のような事情を考慮してな
されたものであり、その目的は、要求される製品として
の種々の性能を満足することができるメモリ混載の半導
体集積回路を提供することにある。
されたものであり、その目的は、要求される製品として
の種々の性能を満足することができるメモリ混載の半導
体集積回路を提供することにある。
【0017】
【課題を解決するための手段】この発明の半導体集積回
路は、第1のMOSトランジスタを含む複数のメモリセル
を有する第1のメモリセルアレイと、上記第1のメモリ
セルアレイ内の上記複数のメモリセルを動作させる際に
使用される少なくとも1つの電位を発生する第1の電位
発生回路とを有し、半導体チップ上に形成された第1の
メモリ回路と、前記第1のMOSトランジスタと異なる特
性を有する第2のMOSトランジスタを含む複数のメモリ
セルを有する第2のメモリセルアレイと、上記第2のメ
モリセルアレイ内の上記複数のメモリセルを動作させる
際に使用される少なくとも1つの電位を発生する第2の
電位発生回路とを有し、前記半導体チップと同じ半導体
チップ上に形成された少なくとも1つの第2のメモリ回
路とを具備している。
路は、第1のMOSトランジスタを含む複数のメモリセル
を有する第1のメモリセルアレイと、上記第1のメモリ
セルアレイ内の上記複数のメモリセルを動作させる際に
使用される少なくとも1つの電位を発生する第1の電位
発生回路とを有し、半導体チップ上に形成された第1の
メモリ回路と、前記第1のMOSトランジスタと異なる特
性を有する第2のMOSトランジスタを含む複数のメモリ
セルを有する第2のメモリセルアレイと、上記第2のメ
モリセルアレイ内の上記複数のメモリセルを動作させる
際に使用される少なくとも1つの電位を発生する第2の
電位発生回路とを有し、前記半導体チップと同じ半導体
チップ上に形成された少なくとも1つの第2のメモリ回
路とを具備している。
【0018】この発明の半導体集積回路は、第1のMOS
トランジスタと第1の容量素子とからなる複数のメモリ
セルを有し、前記複数のメモリセルが第1のビット線に
接続された第1のメモリセルアレイと、上記第1のメモ
リセルアレイ内の上記複数のメモリセルを動作させる際
に使用される少なくとも1つの電位を発生する第1の電
位発生回路とを有し、半導体チップ上に形成された第1
のメモリ回路と、第2のMOSトランジスタと第2の容量
素子とからなる複数のメモリセルを有し、前記複数のメ
モリセルが第2のビット線に接続され、前記第2の容量
素子と前記第2のビット線との間の経路に存在する抵抗
の値が前記第1のメモリセルアレイ内の前記第1の容量
素子と前記第1のビット線との間の経路に存在する抵抗
の値とは異なるように構成された第2のメモリセルアレ
イと、上記第2のメモリセルアレイ内の上記複数のメモ
リセルを動作させる際に使用される少なくとも1つの電
位を発生する第2の電位発生回路とを有し、前記半導体
チップと同じ半導体チップ上に形成された少なくとも1
つの第2のメモリ回路とを具備している。
トランジスタと第1の容量素子とからなる複数のメモリ
セルを有し、前記複数のメモリセルが第1のビット線に
接続された第1のメモリセルアレイと、上記第1のメモ
リセルアレイ内の上記複数のメモリセルを動作させる際
に使用される少なくとも1つの電位を発生する第1の電
位発生回路とを有し、半導体チップ上に形成された第1
のメモリ回路と、第2のMOSトランジスタと第2の容量
素子とからなる複数のメモリセルを有し、前記複数のメ
モリセルが第2のビット線に接続され、前記第2の容量
素子と前記第2のビット線との間の経路に存在する抵抗
の値が前記第1のメモリセルアレイ内の前記第1の容量
素子と前記第1のビット線との間の経路に存在する抵抗
の値とは異なるように構成された第2のメモリセルアレ
イと、上記第2のメモリセルアレイ内の上記複数のメモ
リセルを動作させる際に使用される少なくとも1つの電
位を発生する第2の電位発生回路とを有し、前記半導体
チップと同じ半導体チップ上に形成された少なくとも1
つの第2のメモリ回路とを具備している。
【0019】この発明の半導体集積回路は、第1のMOS
トランジスタと第1の容量素子とからなる複数のメモリ
セルを有する第1のメモリセルアレイと、上記第1のメ
モリセルアレイ内の上記複数のメモリセルを動作させる
際に使用される少なくとも1つの電位を発生する第1の
電位発生回路とを有し、半導体チップ上に形成された第
1のメモリ回路と、第2のMOSトランジスタと前記第1
の容量素子とは容量が異なる第2の容量素子とからなる
複数のメモリセルを有する第2のメモリセルアレイと、
上記第2のメモリセルアレイ内の上記複数のメモリセル
を動作させる際に使用される少なくとも1つの電位を発
生する第2の電位発生回路とを有し、前記半導体チップ
と同じ半導体チップ上に形成された少なくとも1つの第
2のメモリ回路とを具備している。
トランジスタと第1の容量素子とからなる複数のメモリ
セルを有する第1のメモリセルアレイと、上記第1のメ
モリセルアレイ内の上記複数のメモリセルを動作させる
際に使用される少なくとも1つの電位を発生する第1の
電位発生回路とを有し、半導体チップ上に形成された第
1のメモリ回路と、第2のMOSトランジスタと前記第1
の容量素子とは容量が異なる第2の容量素子とからなる
複数のメモリセルを有する第2のメモリセルアレイと、
上記第2のメモリセルアレイ内の上記複数のメモリセル
を動作させる際に使用される少なくとも1つの電位を発
生する第2の電位発生回路とを有し、前記半導体チップ
と同じ半導体チップ上に形成された少なくとも1つの第
2のメモリ回路とを具備している。
【0020】この発明の半導体集積回路は、ゲート電極
を有する第1のMOSトランジスタを含む複数のメモリセ
ルを有する第1のメモリセルアレイと、上記メモリセル
の選択時に選択されたメモリセルの上記第1のMOSトラ
ンジスタのゲート電極にこの第1のMOSトランジスタを
オンさせるための第1の電位を供給する第1の駆動回路
と、上記第1の駆動回路に接続され、上記第1の電位を
含み上記第1のメモリセルアレイ内の上記複数のメモリ
セルを動作させる際に使用される複数の電位を発生する
第1の電位発生回路とを有し、半導体チップ上に形成さ
れた第1のメモリ回路と、ゲート電極を有する第2のMO
Sトランジスタを含む複数のメモリセルを有する第2の
メモリセルアレイと、上記メモリセルの選択時に選択さ
れたメモリセルの上記第2MOSのトランジスタのゲート
電極にこの第2のMOSトランジスタをオンさせるための
前記第1の電位とは異なる第2の電位を供給する第2の
駆動回路と、上記第2の駆動回路に接続され、上記第2
の電位を含み上記第2のメモリセルアレイ内の上記複数
のメモリセルを動作させる際に使用される複数の電位を
発生する第2の電位発生回路とを有し、前記半導体チッ
プと同じ半導体チップ上に形成された少なくとも1つの
第2のメモリ回路とを具備している。
を有する第1のMOSトランジスタを含む複数のメモリセ
ルを有する第1のメモリセルアレイと、上記メモリセル
の選択時に選択されたメモリセルの上記第1のMOSトラ
ンジスタのゲート電極にこの第1のMOSトランジスタを
オンさせるための第1の電位を供給する第1の駆動回路
と、上記第1の駆動回路に接続され、上記第1の電位を
含み上記第1のメモリセルアレイ内の上記複数のメモリ
セルを動作させる際に使用される複数の電位を発生する
第1の電位発生回路とを有し、半導体チップ上に形成さ
れた第1のメモリ回路と、ゲート電極を有する第2のMO
Sトランジスタを含む複数のメモリセルを有する第2の
メモリセルアレイと、上記メモリセルの選択時に選択さ
れたメモリセルの上記第2MOSのトランジスタのゲート
電極にこの第2のMOSトランジスタをオンさせるための
前記第1の電位とは異なる第2の電位を供給する第2の
駆動回路と、上記第2の駆動回路に接続され、上記第2
の電位を含み上記第2のメモリセルアレイ内の上記複数
のメモリセルを動作させる際に使用される複数の電位を
発生する第2の電位発生回路とを有し、前記半導体チッ
プと同じ半導体チップ上に形成された少なくとも1つの
第2のメモリ回路とを具備している。
【0021】この発明の半導体集積回路は、ゲート電極
を有する第1のMOSトランジスタを含む複数のメモリセ
ルを有する第1のメモリセルアレイと、上記メモリセル
の非選択時に非選択とされるメモリセルの上記第1のMO
Sトランジスタのゲート電極にこの第1のMOSトランジス
タをオフさせるための第1の電位を供給する第1の駆動
回路と、上記第1の駆動回路に接続され、上記第1の電
位を含み上記第1のメモリセルアレイ内の上記複数のメ
モリセルを動作させる際に使用される複数の電位を発生
する第1の電位発生回路とを有し、半導体チップ上に形
成された第1のメモリ回路と、ゲート電極を有する第2
のMOSトランジスタを含む複数のメモリセルを有する第
2のメモリセルアレイと、上記メモリセルの非選択時に
非選択とされるメモリセルの上記第2のMOSトランジス
タのゲート電極にこの第2のMOSトランジスタをオフさ
せるための前記第1の電位とは異なる第2の電位を供給
する第2の駆動回路と、上記第2の駆動回路に接続さ
れ、上記第2の電位を含み上記第2のメモリセルアレイ
内の上記複数のメモリセルを動作させる際に使用される
複数の電位を発生する第2の電位発生回路とを有し、前
記半導体チップと同じ半導体チップ上に形成された少な
くとも1つの第2のメモリ回路とを具備している。
を有する第1のMOSトランジスタを含む複数のメモリセ
ルを有する第1のメモリセルアレイと、上記メモリセル
の非選択時に非選択とされるメモリセルの上記第1のMO
Sトランジスタのゲート電極にこの第1のMOSトランジス
タをオフさせるための第1の電位を供給する第1の駆動
回路と、上記第1の駆動回路に接続され、上記第1の電
位を含み上記第1のメモリセルアレイ内の上記複数のメ
モリセルを動作させる際に使用される複数の電位を発生
する第1の電位発生回路とを有し、半導体チップ上に形
成された第1のメモリ回路と、ゲート電極を有する第2
のMOSトランジスタを含む複数のメモリセルを有する第
2のメモリセルアレイと、上記メモリセルの非選択時に
非選択とされるメモリセルの上記第2のMOSトランジス
タのゲート電極にこの第2のMOSトランジスタをオフさ
せるための前記第1の電位とは異なる第2の電位を供給
する第2の駆動回路と、上記第2の駆動回路に接続さ
れ、上記第2の電位を含み上記第2のメモリセルアレイ
内の上記複数のメモリセルを動作させる際に使用される
複数の電位を発生する第2の電位発生回路とを有し、前
記半導体チップと同じ半導体チップ上に形成された少な
くとも1つの第2のメモリ回路とを具備している。
【0022】この発明の半導体集積回路は、第1の電位
が供給される第1のウェル領域内にMOSトランジスタを
含む複数のメモリセルが形成された第1のメモリセルア
レイと、上記第1の電位を含み上記第1のメモリセルア
レイ内の上記複数のメモリセルを動作させる際に使用さ
れる複数の電位を発生する第1の電位発生回路とを有
し、半導体チップ上に形成された第1のメモリ回路と、
前記第1の電位とは異なる第2の電位が供給される第2
のウェル領域内にMOSトランジスタを含む複数のメモリ
セルが形成された第2のメモリセルアレイと、上記第2
の電位を含み上記第2のメモリセルアレイ内の上記複数
のメモリセルを動作させる際に使用される複数の電位を
発生する第2の電位発生回路とを有し、前記半導体チッ
プと同じ半導体チップ上に形成された少なくとも1つの
第2のメモリ回路とを具備している。
が供給される第1のウェル領域内にMOSトランジスタを
含む複数のメモリセルが形成された第1のメモリセルア
レイと、上記第1の電位を含み上記第1のメモリセルア
レイ内の上記複数のメモリセルを動作させる際に使用さ
れる複数の電位を発生する第1の電位発生回路とを有
し、半導体チップ上に形成された第1のメモリ回路と、
前記第1の電位とは異なる第2の電位が供給される第2
のウェル領域内にMOSトランジスタを含む複数のメモリ
セルが形成された第2のメモリセルアレイと、上記第2
の電位を含み上記第2のメモリセルアレイ内の上記複数
のメモリセルを動作させる際に使用される複数の電位を
発生する第2の電位発生回路とを有し、前記半導体チッ
プと同じ半導体チップ上に形成された少なくとも1つの
第2のメモリ回路とを具備している。
【0023】この発明の半導体集積回路は、第1のビッ
ト線に接続された複数のメモリセルを有する第1のメモ
リセルアレイと、上記第1のメモリセルアレイに接続さ
れ、上記第1のメモリセルアレイからデータを読み出す
際に上記第1のビット線に供給される第1の電位を含み
上記第1のメモリセルアレイ内の上記複数のメモリセル
を動作させる際に使用される複数の電位を発生する第1
の電位発生回路とを有し、半導体チップ上に形成された
第1のメモリ回路と、第2のビット線に接続された複数
のメモリセルを有する第2のメモリセルアレイと、上記
第2のメモリセルアレイに接続され、上記第2のメモリ
セルアレイからデータを読み出す際に上記第2のビット
線に供給される前記第1の電位とは異なる第2の電位を
含み上記第2のメモリセルアレイ内の上記複数のメモリ
セルを動作させる際に使用される複数の電位を発生する
第2の電位発生回路とを有し、前記半導体チップと同じ
半導体チップ上に形成された少なくとも1つの第2のメ
モリ回路とを具備している。
ト線に接続された複数のメモリセルを有する第1のメモ
リセルアレイと、上記第1のメモリセルアレイに接続さ
れ、上記第1のメモリセルアレイからデータを読み出す
際に上記第1のビット線に供給される第1の電位を含み
上記第1のメモリセルアレイ内の上記複数のメモリセル
を動作させる際に使用される複数の電位を発生する第1
の電位発生回路とを有し、半導体チップ上に形成された
第1のメモリ回路と、第2のビット線に接続された複数
のメモリセルを有する第2のメモリセルアレイと、上記
第2のメモリセルアレイに接続され、上記第2のメモリ
セルアレイからデータを読み出す際に上記第2のビット
線に供給される前記第1の電位とは異なる第2の電位を
含み上記第2のメモリセルアレイ内の上記複数のメモリ
セルを動作させる際に使用される複数の電位を発生する
第2の電位発生回路とを有し、前記半導体チップと同じ
半導体チップ上に形成された少なくとも1つの第2のメ
モリ回路とを具備している。
【0024】この発明の半導体集積回路は、MOSトラン
ジスタを含む複数のメモリセルを有し、前記複数の各メ
モリセルが自己整合構造のコンタクト部を介して第1の
ビット線に接続された第1のメモリセルアレイと、上記
第1のメモリセルアレイ内の上記複数のメモリセルを動
作させる際に使用される少なくとも1つの電位を発生す
る第1の電位発生回路とを有し、半導体チップ上に形成
された第1のメモリ回路と、MOSトランジスタを含む複
数のメモリセルを有し、前記複数の各メモリセルが自己
整合構造を有しない構造のコンタクト部を介して第2の
ビット線に接続された第2のメモリセルアレイと、上記
第2のメモリセルアレイ内の上記複数のメモリセルを動
作させる際に使用される少なくとも1つの電位を発生す
る第2の電位発生回路とを有し、前記半導体チップと同
じ半導体チップ上に形成された少なくとも1つの第2の
メモリ回路とを具備している。
ジスタを含む複数のメモリセルを有し、前記複数の各メ
モリセルが自己整合構造のコンタクト部を介して第1の
ビット線に接続された第1のメモリセルアレイと、上記
第1のメモリセルアレイ内の上記複数のメモリセルを動
作させる際に使用される少なくとも1つの電位を発生す
る第1の電位発生回路とを有し、半導体チップ上に形成
された第1のメモリ回路と、MOSトランジスタを含む複
数のメモリセルを有し、前記複数の各メモリセルが自己
整合構造を有しない構造のコンタクト部を介して第2の
ビット線に接続された第2のメモリセルアレイと、上記
第2のメモリセルアレイ内の上記複数のメモリセルを動
作させる際に使用される少なくとも1つの電位を発生す
る第2の電位発生回路とを有し、前記半導体チップと同
じ半導体チップ上に形成された少なくとも1つの第2の
メモリ回路とを具備している。
【0025】この発明の半導体集積回路は、ゲート電極
がサリサイド構造を有するMOSトランジスタを含む複数
のメモリセルからなる第1のメモリセルアレイと、上記
第1のメモリセルアレイ内の上記複数のメモリセルを動
作させる際に使用される少なくとも1つの電位を発生す
る第1の電位発生回路とを有し、半導体チップ上に形成
された第1のメモリ回路と、ゲート電極がサリサイド構
造を有しないMOSトランジスタを含む複数のメモリセル
からなる第2のメモリセルアレイと、上記第2のメモリ
セルアレイ内の上記複数のメモリセルを動作させる際に
使用される少なくとも1つの電位を発生する第2の電位
発生回路とを有し、前記半導体チップと同じ半導体チッ
プ上に形成された少なくとも1つの第2のメモリ回路と
を具備している。
がサリサイド構造を有するMOSトランジスタを含む複数
のメモリセルからなる第1のメモリセルアレイと、上記
第1のメモリセルアレイ内の上記複数のメモリセルを動
作させる際に使用される少なくとも1つの電位を発生す
る第1の電位発生回路とを有し、半導体チップ上に形成
された第1のメモリ回路と、ゲート電極がサリサイド構
造を有しないMOSトランジスタを含む複数のメモリセル
からなる第2のメモリセルアレイと、上記第2のメモリ
セルアレイ内の上記複数のメモリセルを動作させる際に
使用される少なくとも1つの電位を発生する第2の電位
発生回路とを有し、前記半導体チップと同じ半導体チッ
プ上に形成された少なくとも1つの第2のメモリ回路と
を具備している。
【0026】この発明の半導体集積回路は、第1の数の
メモリセルが第1のビット線に接続された第1のメモリ
セルアレイと、上記第1のメモリセルアレイ内の上記複
数のメモリセルを動作させる際に使用される少なくとも
1つの電位を発生する第1の電位発生回路とを有し、半
導体チップ上に形成された第1のメモリ回路と、前記第
1の数とは異なる第2の数のメモリセルが第2のビット
線に接続された第2のメモリセルアレイと、上記第2の
メモリセルアレイ内の上記複数のメモリセルを動作させ
る際に使用される少なくとも1つの電位を発生する第2
の電位発生回路とを有し、前記半導体チップと同じ半導
体チップ上に形成された少なくとも1つの第2のメモリ
回路とを具備している。
メモリセルが第1のビット線に接続された第1のメモリ
セルアレイと、上記第1のメモリセルアレイ内の上記複
数のメモリセルを動作させる際に使用される少なくとも
1つの電位を発生する第1の電位発生回路とを有し、半
導体チップ上に形成された第1のメモリ回路と、前記第
1の数とは異なる第2の数のメモリセルが第2のビット
線に接続された第2のメモリセルアレイと、上記第2の
メモリセルアレイ内の上記複数のメモリセルを動作させ
る際に使用される少なくとも1つの電位を発生する第2
の電位発生回路とを有し、前記半導体チップと同じ半導
体チップ上に形成された少なくとも1つの第2のメモリ
回路とを具備している。
【0027】この発明の半導体集積回路は、第1の数の
メモリセルが第1のワード線に接続された第1のメモリ
セルアレイと、上記第1のメモリセルアレイ内の上記複
数のメモリセルを動作させる際に使用される少なくとも
1つの電位を発生する第1の電位発生回路とを有し、半
導体チップ上に形成された第1のメモリ回路と、前記第
1の数とは異なる第2の数のメモリセルが第2のワード
線に接続された第2のメモリセルアレイと、上記第2の
メモリセルアレイ内の上記複数のメモリセルを動作させ
る際に使用される少なくとも1つの電位を発生する第2
の電位発生回路とを有し、前記半導体チップと同じ半導
体チップ上に形成された少なくとも1つの第2のメモリ
回路とを具備している。
メモリセルが第1のワード線に接続された第1のメモリ
セルアレイと、上記第1のメモリセルアレイ内の上記複
数のメモリセルを動作させる際に使用される少なくとも
1つの電位を発生する第1の電位発生回路とを有し、半
導体チップ上に形成された第1のメモリ回路と、前記第
1の数とは異なる第2の数のメモリセルが第2のワード
線に接続された第2のメモリセルアレイと、上記第2の
メモリセルアレイ内の上記複数のメモリセルを動作させ
る際に使用される少なくとも1つの電位を発生する第2
の電位発生回路とを有し、前記半導体チップと同じ半導
体チップ上に形成された少なくとも1つの第2のメモリ
回路とを具備している。
【0028】この発明の半導体集積回路は、複数のメモ
リセルが接続されたビット線ツイスト構造のビット線を
有する第1のメモリセルアレイと、上記第1のメモリセ
ルアレイ内の上記複数のメモリセルを動作させる際に使
用される少なくとも1つの電位を発生する第1の電位発
生回路とを有し、半導体チップ上に形成された第1のメ
モリ回路と、複数のメモリセルが接続されたビット線ツ
イスト構造を有しないビット線を有する第2のメモリセ
ルアレイと、上記第2のメモリセルアレイ内の上記複数
のメモリセルを動作させる際に使用される少なくとも1
つの電位を発生する第2の電位発生回路とを有し、前記
半導体チップと同じ半導体チップ上に形成された少なく
とも1つの第2のメモリ回路とを具備している。
リセルが接続されたビット線ツイスト構造のビット線を
有する第1のメモリセルアレイと、上記第1のメモリセ
ルアレイ内の上記複数のメモリセルを動作させる際に使
用される少なくとも1つの電位を発生する第1の電位発
生回路とを有し、半導体チップ上に形成された第1のメ
モリ回路と、複数のメモリセルが接続されたビット線ツ
イスト構造を有しないビット線を有する第2のメモリセ
ルアレイと、上記第2のメモリセルアレイ内の上記複数
のメモリセルを動作させる際に使用される少なくとも1
つの電位を発生する第2の電位発生回路とを有し、前記
半導体チップと同じ半導体チップ上に形成された少なく
とも1つの第2のメモリ回路とを具備している。
【0029】この発明の半導体集積回路は、複数のメモ
リセルが接続された第1のビット線ツイスト構造のビッ
ト線対を有する第1のメモリセルアレイと、上記第1の
メモリセルアレイ内の上記複数のメモリセルを動作させ
る際に使用される少なくとも1つの電位を発生する第1
の電位発生回路とを有し、半導体チップ上に形成された
第1のメモリ回路と、複数のメモリセルが接続された第
2のビット線ツイスト構造のビット線対を有する第2の
メモリセルアレイと、上記第2のメモリセルアレイ内の
上記複数のメモリセルを動作させる際に使用される少な
くとも1つの電位を発生する第2の電位発生回路とを有
し、前記半導体チップと同じ半導体チップ上に形成され
た少なくとも1つの第2のメモリ回路とを具備してい
る。
リセルが接続された第1のビット線ツイスト構造のビッ
ト線対を有する第1のメモリセルアレイと、上記第1の
メモリセルアレイ内の上記複数のメモリセルを動作させ
る際に使用される少なくとも1つの電位を発生する第1
の電位発生回路とを有し、半導体チップ上に形成された
第1のメモリ回路と、複数のメモリセルが接続された第
2のビット線ツイスト構造のビット線対を有する第2の
メモリセルアレイと、上記第2のメモリセルアレイ内の
上記複数のメモリセルを動作させる際に使用される少な
くとも1つの電位を発生する第2の電位発生回路とを有
し、前記半導体チップと同じ半導体チップ上に形成され
た少なくとも1つの第2のメモリ回路とを具備してい
る。
【0030】この発明の半導体集積回路は、リフレッシ
ュ動作を必要とする複数のメモリセルを有する第1のメ
モリセルアレイと、上記第1のメモリセルアレイに接続
され、第1のメモリセルアレイ内の複数のメモリセルの
リフレッシュ動作を第1の周期で行わせる制御を行う第
1のリフレッシュ制御回路と、上記第1のメモリセルア
レイ内の上記複数のメモリセルを動作させる際に使用さ
れる少なくとも1つの電位を発生する第1の電位発生回
路とを有し、半導体チップ上に形成された第1のメモリ
回路と、リフレッシュ動作を必要とする複数のメモリセ
ルを有する第2のメモリセルアレイと、上記第2のメモ
リセルアレイに接続され、第2のメモリセルアレイ内の
複数のメモリセルのリフレッシュ動作を前記第1の周期
とは異なる第2の周期で行わせる制御を行う第2のリフ
レッシュ制御回路と、上記第2のメモリセルアレイ内の
上記複数のメモリセルを動作させる際に使用される少な
くとも1つの電位を発生する第2の電位発生回路とを有
し、前記半導体チップと同じ半導体チップ上に形成され
た少なくとも1つの第2のメモリ回路とを具備してい
る。
ュ動作を必要とする複数のメモリセルを有する第1のメ
モリセルアレイと、上記第1のメモリセルアレイに接続
され、第1のメモリセルアレイ内の複数のメモリセルの
リフレッシュ動作を第1の周期で行わせる制御を行う第
1のリフレッシュ制御回路と、上記第1のメモリセルア
レイ内の上記複数のメモリセルを動作させる際に使用さ
れる少なくとも1つの電位を発生する第1の電位発生回
路とを有し、半導体チップ上に形成された第1のメモリ
回路と、リフレッシュ動作を必要とする複数のメモリセ
ルを有する第2のメモリセルアレイと、上記第2のメモ
リセルアレイに接続され、第2のメモリセルアレイ内の
複数のメモリセルのリフレッシュ動作を前記第1の周期
とは異なる第2の周期で行わせる制御を行う第2のリフ
レッシュ制御回路と、上記第2のメモリセルアレイ内の
上記複数のメモリセルを動作させる際に使用される少な
くとも1つの電位を発生する第2の電位発生回路とを有
し、前記半導体チップと同じ半導体チップ上に形成され
た少なくとも1つの第2のメモリ回路とを具備してい
る。
【0031】この発明の半導体集積回路は、複数のメモ
リセルを有し、第1のランダムアクセスタイムを有する
第1のメモリセルアレイと、上記第1のメモリセルアレ
イ内の上記複数のメモリセルを動作させる際に使用され
る少なくとも1つの電位を発生する第1の電位発生回路
とを有し、半導体チップ上に形成された第1のメモリ回
路と、複数のメモリセルを有し、前記第1のランダムア
クセスタイムとは異なる第2のランダムアクセスタイム
を有する第2のメモリセルアレイと、上記第2のメモリ
セルアレイ内の上記複数のメモリセルを動作させる際に
使用される少なくとも1つの電位を発生する第2の電位
発生回路とを有し、前記半導体チップと同じ半導体チッ
プ上に形成された少なくとも1つの第2のメモリ回路と
を具備している。
リセルを有し、第1のランダムアクセスタイムを有する
第1のメモリセルアレイと、上記第1のメモリセルアレ
イ内の上記複数のメモリセルを動作させる際に使用され
る少なくとも1つの電位を発生する第1の電位発生回路
とを有し、半導体チップ上に形成された第1のメモリ回
路と、複数のメモリセルを有し、前記第1のランダムア
クセスタイムとは異なる第2のランダムアクセスタイム
を有する第2のメモリセルアレイと、上記第2のメモリ
セルアレイ内の上記複数のメモリセルを動作させる際に
使用される少なくとも1つの電位を発生する第2の電位
発生回路とを有し、前記半導体チップと同じ半導体チッ
プ上に形成された少なくとも1つの第2のメモリ回路と
を具備している。
【0032】
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により詳細に説明する。
実施の形態により詳細に説明する。
【0033】(第1の実施の形態)図1は、この発明の
第1の実施の形態に係るメモリ混載ロジックLSIの概略
的な構成を示すブロック図である。半導体チップ11上に
は、ロジック回路12と複数個のメモリ回路13とが集積さ
れている。本例では複数個のメモリ回路13の一例として
第1、第2のDRAM回路13-1、13-2が集積されている場合
を示しているが、2個以上のDRAM回路がそれぞれ1個づ
つあるいは2個以上づつ集積されていてもよい。
第1の実施の形態に係るメモリ混載ロジックLSIの概略
的な構成を示すブロック図である。半導体チップ11上に
は、ロジック回路12と複数個のメモリ回路13とが集積さ
れている。本例では複数個のメモリ回路13の一例として
第1、第2のDRAM回路13-1、13-2が集積されている場合
を示しているが、2個以上のDRAM回路がそれぞれ1個づ
つあるいは2個以上づつ集積されていてもよい。
【0034】なお、この実施形態では、複数個のメモリ
回路13として第1、第2のDRAM回路13-1、13-2を集積す
る場合について説明するが、これはDRAM回路の代わりに
SRAM回路、フラッシュメモリなどの不揮発性メモリ回
路、強誘電体メモリ回路、マグネティックメモリ回路な
どをメモリ回路13として集積するようにしてもよい。
回路13として第1、第2のDRAM回路13-1、13-2を集積す
る場合について説明するが、これはDRAM回路の代わりに
SRAM回路、フラッシュメモリなどの不揮発性メモリ回
路、強誘電体メモリ回路、マグネティックメモリ回路な
どをメモリ回路13として集積するようにしてもよい。
【0035】第1、第2のDRAM回路13-1、13-2とロジッ
ク回路12との間ではデータの授受が行われる。例えば、
半導体チップ11の外部から供給されたデータは、ロジッ
ク回路12によって所定の論理処理が行われた後に、ある
いは論理処理が行われずに、第1または第2のDRAM回路
13-1、13-2に供給され、第1または第2のDRAM回路13-
1、13-2で記憶される。
ク回路12との間ではデータの授受が行われる。例えば、
半導体チップ11の外部から供給されたデータは、ロジッ
ク回路12によって所定の論理処理が行われた後に、ある
いは論理処理が行われずに、第1または第2のDRAM回路
13-1、13-2に供給され、第1または第2のDRAM回路13-
1、13-2で記憶される。
【0036】第1または第2のDRAM回路13-1、13-2から
読み出されたデータはロジック回路12に供給される。そ
して、第1または第2のDRAM回路13-1、13-2から読み出
されたデータは、このロジック回路12によって所定の論
理処理が行われた後に、あるいは論理処理が行われず
に、半導体チップ11の外部に出力される。
読み出されたデータはロジック回路12に供給される。そ
して、第1または第2のDRAM回路13-1、13-2から読み出
されたデータは、このロジック回路12によって所定の論
理処理が行われた後に、あるいは論理処理が行われず
に、半導体チップ11の外部に出力される。
【0037】上記第1、第2のDRAM回路13-1、13-2内に
は、後述するようにそれぞれメモリセルアレイが設けら
れる。この第1、第2のDRAM回路13-1、13-2内に設けら
れたメモリセルアレイは、それぞれ製品として要求され
る仕様に応じて互いに異なる性能を有するように構成さ
れている。
は、後述するようにそれぞれメモリセルアレイが設けら
れる。この第1、第2のDRAM回路13-1、13-2内に設けら
れたメモリセルアレイは、それぞれ製品として要求され
る仕様に応じて互いに異なる性能を有するように構成さ
れている。
【0038】上記の要求される仕様の一例としては、高
速アクセス動作の優先度の高いものや、アクセスタイム
よりも集積度やメモリセルにおけるデータ保持特性を重
視したものが挙げられる。仕様書に現れる電気的な特性
を示す数字としては例えばリフレッシュ周期やランダム
アクセスタイムなどがある。
速アクセス動作の優先度の高いものや、アクセスタイム
よりも集積度やメモリセルにおけるデータ保持特性を重
視したものが挙げられる。仕様書に現れる電気的な特性
を示す数字としては例えばリフレッシュ周期やランダム
アクセスタイムなどがある。
【0039】この第1の実施の形態のDRAM混載ロジック
LSIでは、同一の半導体チップ11上に集積された第1及
び第2のDRAM回路13-1、13-2は、ランダムアクセスタイ
ムが互いに異なるように構成されたメモリセルアレイを
有する。
LSIでは、同一の半導体チップ11上に集積された第1及
び第2のDRAM回路13-1、13-2は、ランダムアクセスタイ
ムが互いに異なるように構成されたメモリセルアレイを
有する。
【0040】図2は、図1中の第1及び第2のDRAM回路
13-1、13-2の内部構成を示すブロック図である。第1及
び第2のDRAM回路13-1、13-2は、ブロック図レベルでは
互いに等価な構成を有しているので、いずれか一方の構
成についてのみ説明し、他方については説明を省略す
る。
13-1、13-2の内部構成を示すブロック図である。第1及
び第2のDRAM回路13-1、13-2は、ブロック図レベルでは
互いに等価な構成を有しているので、いずれか一方の構
成についてのみ説明し、他方については説明を省略す
る。
【0041】メモリセルアレイ21には複数のメモリセル
が設けられている。これら複数のメモリセルは各DRAM回
路に設けられた複数のウェル領域内に形成されており、
それぞれのDRAM回路に設けられた複数のウェル領域はDR
AM回路毎に電気的に接続され、同電位にされている。こ
れら複数の各メモリセルは複数のワード線のうちのいず
れか1つのワード線及び複数のビット線のうちのいずれ
か1つのビット線にそれぞれ接続されている。
が設けられている。これら複数のメモリセルは各DRAM回
路に設けられた複数のウェル領域内に形成されており、
それぞれのDRAM回路に設けられた複数のウェル領域はDR
AM回路毎に電気的に接続され、同電位にされている。こ
れら複数の各メモリセルは複数のワード線のうちのいず
れか1つのワード線及び複数のビット線のうちのいずれ
か1つのビット線にそれぞれ接続されている。
【0042】複数のワード線はロウデコーダ22の出力に
よって選択的に駆動される。複数のビット線はセンスア
ンプ(S/A)・カラムセレクタ回路23に接続されてい
る。アクセス時にメモリセルからデータが読み出される
ことによってビット線に生じる微小な電位変化がセンス
アンプ(S/A)・カラムセレクタ回路23内のセンスア
ンプで増幅され、データがセンスされる。
よって選択的に駆動される。複数のビット線はセンスア
ンプ(S/A)・カラムセレクタ回路23に接続されてい
る。アクセス時にメモリセルからデータが読み出される
ことによってビット線に生じる微小な電位変化がセンス
アンプ(S/A)・カラムセレクタ回路23内のセンスア
ンプで増幅され、データがセンスされる。
【0043】アドレスバッファ24は、DRAM回路の外部か
ら供給されるロウアドレス及びカラムアドレスを受け
る。ロウアドレスはロウデコーダ22に供給され、カラム
アドレスはカラムデコーダ25に供給される。カラムデコ
ーダ25は、カラムアドレスに応じて複数のビット線を選
択駆動して、カラム選択を行う。
ら供給されるロウアドレス及びカラムアドレスを受け
る。ロウアドレスはロウデコーダ22に供給され、カラム
アドレスはカラムデコーダ25に供給される。カラムデコ
ーダ25は、カラムアドレスに応じて複数のビット線を選
択駆動して、カラム選択を行う。
【0044】データの読み出し時には、センスアンプ・
カラムセレクタ回路23でセンスされたデータのうち、カ
ラムデコーダ25によって選択されたカラムのデータがI
/Oバッファ26を介してDRAM回路の外部に出力される。
他方、データの書き込み時には、I/Oバッファ26を介
してDRAM回路の外部から供給される書き込みデータが、
カラムデコーダ25によって選択されたカラムに供給さ
れ、ビット線を介してメモリセルに送られ、書き込まれ
る。
カラムセレクタ回路23でセンスされたデータのうち、カ
ラムデコーダ25によって選択されたカラムのデータがI
/Oバッファ26を介してDRAM回路の外部に出力される。
他方、データの書き込み時には、I/Oバッファ26を介
してDRAM回路の外部から供給される書き込みデータが、
カラムデコーダ25によって選択されたカラムに供給さ
れ、ビット線を介してメモリセルに送られ、書き込まれ
る。
【0045】また、DRAM回路内には、メモリセルアレイ
21内のメモリセルの記憶データを所定の周期でリフレッ
シュするために、リフレッシュタイマ27とリフレッシュ
アドレスカウンタ28が設けられている。このリフレッシ
ュタイマ27とリフレッシュアドレスカウンタ28とは、リ
フレッシュ制御回路を構成する。
21内のメモリセルの記憶データを所定の周期でリフレッ
シュするために、リフレッシュタイマ27とリフレッシュ
アドレスカウンタ28が設けられている。このリフレッシ
ュタイマ27とリフレッシュアドレスカウンタ28とは、リ
フレッシュ制御回路を構成する。
【0046】リフレッシュタイマ27は一定周期のタイマ
信号を発生し、リフレッシュアドレスカウンタ28はこの
タイマ信号をカウントすることでリフレッシュ用のロウ
アドレスを発生する。リフレッシュ用のロウアドレスは
ロウデコーダ22に供給される。
信号を発生し、リフレッシュアドレスカウンタ28はこの
タイマ信号をカウントすることでリフレッシュ用のロウ
アドレスを発生する。リフレッシュ用のロウアドレスは
ロウデコーダ22に供給される。
【0047】さらに、DRAM回路内には、ワード線駆動電
位発生回路29、ウェル電位発生回路30及びビット線駆動
電位発生回路31が設けられている。
位発生回路29、ウェル電位発生回路30及びビット線駆動
電位発生回路31が設けられている。
【0048】ワード線駆動電位発生回路29は、メモリセ
ルアレイ21内の複数のワード線を選択する際に使用され
る正極性の電位VPP及び非選択のワード線に供給するた
めの負極性の電位VEEを発生する。これらの電位VPP及
びVEEはロウデコーダ22に供給される。
ルアレイ21内の複数のワード線を選択する際に使用され
る正極性の電位VPP及び非選択のワード線に供給するた
めの負極性の電位VEEを発生する。これらの電位VPP及
びVEEはロウデコーダ22に供給される。
【0049】ウェル電位発生回路30は、メモリセルアレ
イ21内で複数のメモリセルが形成されているp型ウェル
領域に印加するための負極性のウェル電位VWELLを発生
する。
イ21内で複数のメモリセルが形成されているp型ウェル
領域に印加するための負極性のウェル電位VWELLを発生
する。
【0050】ビット線駆動電位発生回路31は、メモリセ
ルアレイ21内のメモリセルからのデータ読み出し時にビ
ット線に印加するための正極性の読み出し電位VBLを発
生する。この電位VBLはセンスアンプ・カラムセレクタ
回路23に供給される。
ルアレイ21内のメモリセルからのデータ読み出し時にビ
ット線に印加するための正極性の読み出し電位VBLを発
生する。この電位VBLはセンスアンプ・カラムセレクタ
回路23に供給される。
【0051】図2に示すように、第1、第2のDRAM回路
13-1、13-2には、各メモリセルアレイ21内のメモリセル
を動作させる際に使用される各種の電位を発生するワー
ド線駆動電位発生回路29、ウェル電位発生回路30及びビ
ット線駆動電位発生回路31が独立に設けられており、従
来のようにメモリセルアレイ21内のメモリセルを単にブ
ロックに分割し、それぞれのブロックに対してロウデコ
ーダやカラムデコーダなどを設けるようにしたものとは
異なる。
13-1、13-2には、各メモリセルアレイ21内のメモリセル
を動作させる際に使用される各種の電位を発生するワー
ド線駆動電位発生回路29、ウェル電位発生回路30及びビ
ット線駆動電位発生回路31が独立に設けられており、従
来のようにメモリセルアレイ21内のメモリセルを単にブ
ロックに分割し、それぞれのブロックに対してロウデコ
ーダやカラムデコーダなどを設けるようにしたものとは
異なる。
【0052】図3は、メモリセルアレイ21中の1個のメ
モリセルを抜き出して示している。メモリセルMCはMO
SトランジスタからなるトランスファトランジスタTT
とデータ記憶用の容量素子Cから構成されている。トラ
ンスファトランジスタTTのドレインは複数のビット線
BLのうちのいずれか1つのビット線BLに接続され、
ゲート電極は複数のワード線WLのうちのいずれか1つ
のワード線WLに接続されている。トランスファトラン
ジスタTTのソースには容量素子Cの一端が接続されて
おり、容量素子Cの他端は所定の電位の供給ノード、例
えば接地電位のノードに接続されている。
モリセルを抜き出して示している。メモリセルMCはMO
SトランジスタからなるトランスファトランジスタTT
とデータ記憶用の容量素子Cから構成されている。トラ
ンスファトランジスタTTのドレインは複数のビット線
BLのうちのいずれか1つのビット線BLに接続され、
ゲート電極は複数のワード線WLのうちのいずれか1つ
のワード線WLに接続されている。トランスファトラン
ジスタTTのソースには容量素子Cの一端が接続されて
おり、容量素子Cの他端は所定の電位の供給ノード、例
えば接地電位のノードに接続されている。
【0053】ここで、第1、第2のDRAM回路13-1、13-2
内のメモリセルアレイは、図3中に示されるトランスフ
ァトランジスタTTの駆動力、つまりオン電流の値が互
いに異なるようにされることで、互いに異なる性能を有
するようにされている。ここでいうオン電流とは、トラ
ンジスタが導通状態のときにソース、ドレイン間に流れ
る電流のことである。また、オン電流の値が互いに異な
るようにされるということは、その値の違いが、製造上
で生じるばらつきの範囲内での違いではなく、両者に優
位差があることを意味している。
内のメモリセルアレイは、図3中に示されるトランスフ
ァトランジスタTTの駆動力、つまりオン電流の値が互
いに異なるようにされることで、互いに異なる性能を有
するようにされている。ここでいうオン電流とは、トラ
ンジスタが導通状態のときにソース、ドレイン間に流れ
る電流のことである。また、オン電流の値が互いに異な
るようにされるということは、その値の違いが、製造上
で生じるばらつきの範囲内での違いではなく、両者に優
位差があることを意味している。
【0054】ここで例えば、第1のDRAM回路13-1は高速
動作に対する優先度が高く、早いランダムアクセスタイ
ムを必要するものであり、第2のDRAM回路13-2は高速動
作に対する優先度が低く、それ程早いランダムアクセス
タイムを必要としないものであるとする。
動作に対する優先度が高く、早いランダムアクセスタイ
ムを必要するものであり、第2のDRAM回路13-2は高速動
作に対する優先度が低く、それ程早いランダムアクセス
タイムを必要としないものであるとする。
【0055】第1のDRAM回路13-1側のメモリセルアレイ
内のメモリセルMCを構成する各トランスファトランジ
スタTTの駆動力を高くすれば、高速にデータの読み書
きをすることが可能になり、ランダムアクセスタイムが
早くなる。これに対し、第2のDRAM回路13-2側のメモリ
セルアレイ内のメモリセルMCを構成する各トランスフ
ァトランジスタTTの駆動力を第1のDRAM回路13-1のそ
れと比べて低くする。
内のメモリセルMCを構成する各トランスファトランジ
スタTTの駆動力を高くすれば、高速にデータの読み書
きをすることが可能になり、ランダムアクセスタイムが
早くなる。これに対し、第2のDRAM回路13-2側のメモリ
セルアレイ内のメモリセルMCを構成する各トランスフ
ァトランジスタTTの駆動力を第1のDRAM回路13-1のそ
れと比べて低くする。
【0056】メモリセルMCを構成するトランスファト
ランジスタTTの駆動力を異ならせるには、トランジス
タのチャネル長を変える、トランジスタのチャネル幅を
変える、トランジスタのしきい値電圧を変える、トラン
ジスタの寄生抵抗の値を変えるなどのうちからいずれか
一つの方法を採用することができる。
ランジスタTTの駆動力を異ならせるには、トランジス
タのチャネル長を変える、トランジスタのチャネル幅を
変える、トランジスタのしきい値電圧を変える、トラン
ジスタの寄生抵抗の値を変えるなどのうちからいずれか
一つの方法を採用することができる。
【0057】図4(a)、(b)は、トランジスタのチ
ャネル長を変えることで駆動力を異ならせるようにした
場合の、第1及び第2のDRAM回路13-1、13-2側のトラン
スファトランジスタTTの平面図を示している。トラン
スファトランジスタTTはそれぞれ、ソース拡散層S
と、ドレイン拡散層Dと、ソース、ドレイン両拡散層相
互間上に設けられたゲート電極Gとから構成されてい
る。
ャネル長を変えることで駆動力を異ならせるようにした
場合の、第1及び第2のDRAM回路13-1、13-2側のトラン
スファトランジスタTTの平面図を示している。トラン
スファトランジスタTTはそれぞれ、ソース拡散層S
と、ドレイン拡散層Dと、ソース、ドレイン両拡散層相
互間上に設けられたゲート電極Gとから構成されてい
る。
【0058】第1のDRAM回路13-1側に設けられたトラン
スファトランジスタTTのチャネル長L1は、第2のDR
AM回路13-2側に設けられたトランスファトランジスタT
Tのチャネル長L2よりも短くされている。
スファトランジスタTTのチャネル長L1は、第2のDR
AM回路13-2側に設けられたトランスファトランジスタT
Tのチャネル長L2よりも短くされている。
【0059】チャネル長が短いトランスファトランジス
タTTが設けられた第1のDRAM回路13-1側のメモリセル
アレイでは、トランスファトランジスタTTのオン電流
の値が大きくなる。これにより、第1のDRAM回路13-1側
のメモリセルアレイは高速アクセス動作が可能となり、
ランダムアクセスタイムは早くなる。
タTTが設けられた第1のDRAM回路13-1側のメモリセル
アレイでは、トランスファトランジスタTTのオン電流
の値が大きくなる。これにより、第1のDRAM回路13-1側
のメモリセルアレイは高速アクセス動作が可能となり、
ランダムアクセスタイムは早くなる。
【0060】他方、チャネル長が長いトランスファトラ
ンジスタTTが設けられた第2のDRAM回路13-2側のメモ
リセルアレイでは、トランスファトランジスタTTのオ
ン電流の値が第1のDRAM回路13-1側よりも小さくなる。
従って、第1のDRAM回路13-1と比べ、第2のDRAM回路13
-2側のメモリセルアレイのアクセス動作は遅くなり、ラ
ンダムアクセスタイムは遅くなる。
ンジスタTTが設けられた第2のDRAM回路13-2側のメモ
リセルアレイでは、トランスファトランジスタTTのオ
ン電流の値が第1のDRAM回路13-1側よりも小さくなる。
従って、第1のDRAM回路13-1と比べ、第2のDRAM回路13
-2側のメモリセルアレイのアクセス動作は遅くなり、ラ
ンダムアクセスタイムは遅くなる。
【0061】すなわち、それぞれに要求される仕様に応
じて第1、第2のDRAM回路13-1、13-2内のメモリセルを
構成するトランジスタのチャネル長を変えることによ
り、メモリセルを構成するトランジスタの駆動力、つま
りオン電流の値を変えることができ、これによって第
1、第2のDRAM回路13-1、13-2の性能を異ならせること
ができる。
じて第1、第2のDRAM回路13-1、13-2内のメモリセルを
構成するトランジスタのチャネル長を変えることによ
り、メモリセルを構成するトランジスタの駆動力、つま
りオン電流の値を変えることができ、これによって第
1、第2のDRAM回路13-1、13-2の性能を異ならせること
ができる。
【0062】図5(a)、(b)は、トランジスタのチ
ャネル幅を変えることで駆動力を異ならせるようにした
場合の、第1及び第2のDRAM回路13-1、13-2側のトラン
スファトランジスタTTの平面図を示している。
ャネル幅を変えることで駆動力を異ならせるようにした
場合の、第1及び第2のDRAM回路13-1、13-2側のトラン
スファトランジスタTTの平面図を示している。
【0063】第1のDRAM回路13-1側に設けられたトラン
スファトランジスタTTのチャネル幅W1は、第2のDR
AM回路13-2側に設けられたトランスファトランジスタT
Tのチャネル幅W2よりも大きくされている。
スファトランジスタTTのチャネル幅W1は、第2のDR
AM回路13-2側に設けられたトランスファトランジスタT
Tのチャネル幅W2よりも大きくされている。
【0064】チャネル幅が大きいトランスファトランジ
スタTTが設けられた第1のDRAM回路13-1側のメモリセ
ルアレイでは、トランスファトランジスタTTのオン電
流の値が大きくなる。これにより、第1のDRAM回路13-1
側のメモリセルアレイは高速アクセス動作が可能とな
り、ランダムアクセスタイムは早くなる。
スタTTが設けられた第1のDRAM回路13-1側のメモリセ
ルアレイでは、トランスファトランジスタTTのオン電
流の値が大きくなる。これにより、第1のDRAM回路13-1
側のメモリセルアレイは高速アクセス動作が可能とな
り、ランダムアクセスタイムは早くなる。
【0065】他方、チャネル幅が小さいトランスファト
ランジスタTTが設けられた第2のDRAM回路13-2側のメ
モリセルアレイでは、トランスファトランジスタTTの
オン電流の値が第1のDRAM回路13-1側よりも小さくな
る。従って、第1のDRAM回路13-1と比べ、第2のDRAM回
路13-2側のメモリセルアレイのアクセス動作は遅くな
り、ランダムアクセスタイムは遅くなる。
ランジスタTTが設けられた第2のDRAM回路13-2側のメ
モリセルアレイでは、トランスファトランジスタTTの
オン電流の値が第1のDRAM回路13-1側よりも小さくな
る。従って、第1のDRAM回路13-1と比べ、第2のDRAM回
路13-2側のメモリセルアレイのアクセス動作は遅くな
り、ランダムアクセスタイムは遅くなる。
【0066】すなわち、それぞれに要求される仕様に応
じて第1、第2のDRAM回路13-1、13-2内のメモリセルを
構成するトランジスタのチャネル幅を変えることによ
り、メモリセルを構成するトランジスタの駆動力、つま
りオン電流の値を変えることができ、これによって第
1、第2のDRAM回路13-1、13-2の性能を異ならせること
ができる。
じて第1、第2のDRAM回路13-1、13-2内のメモリセルを
構成するトランジスタのチャネル幅を変えることによ
り、メモリセルを構成するトランジスタの駆動力、つま
りオン電流の値を変えることができ、これによって第
1、第2のDRAM回路13-1、13-2の性能を異ならせること
ができる。
【0067】次にトランジスタのゲート絶縁膜の膜厚を
変えることで、トランスファトランジスタTTの駆動力
を異ならせるようにした場合について以下に説明する。
変えることで、トランスファトランジスタTTの駆動力
を異ならせるようにした場合について以下に説明する。
【0068】図6(a)、(b)は、トランジスタのゲ
ート絶縁膜の膜厚を変えることでトランスファトランジ
スタTTの駆動力を異ならせるようにした場合の、第
1、第2のDRAM回路13-1、13-2側のトランスファトラン
ジスタTTの模式的な断面構造を示している。
ート絶縁膜の膜厚を変えることでトランスファトランジ
スタTTの駆動力を異ならせるようにした場合の、第
1、第2のDRAM回路13-1、13-2側のトランスファトラン
ジスタTTの模式的な断面構造を示している。
【0069】トランスファトランジスタTTはそれぞ
れ、ソース拡散層Sと、ドレイン拡散層Dと、ソース、
ドレイン両拡散層相互間上に設けられたゲート電極Gと
から構成されている。さらにゲート電極Gは、基板上に
設けられたゲート絶縁膜41と、その上に設けられた例え
ば多結晶シリコン層や金属層などからなるゲート導体層
42とから構成されている。
れ、ソース拡散層Sと、ドレイン拡散層Dと、ソース、
ドレイン両拡散層相互間上に設けられたゲート電極Gと
から構成されている。さらにゲート電極Gは、基板上に
設けられたゲート絶縁膜41と、その上に設けられた例え
ば多結晶シリコン層や金属層などからなるゲート導体層
42とから構成されている。
【0070】第1のDRAM回路13-1側に設けられたトラン
スファトランジスタTTのゲート絶縁膜41の膜厚は、第
2のDRAM回路13-2側に設けられたトランスファトランジ
スタTTのゲート絶縁膜41よりも薄くされている。な
お、上記各トランジスタのゲート絶縁膜41は同じ材料で
形成されており、それぞれの誘電率は等しいとする。
スファトランジスタTTのゲート絶縁膜41の膜厚は、第
2のDRAM回路13-2側に設けられたトランスファトランジ
スタTTのゲート絶縁膜41よりも薄くされている。な
お、上記各トランジスタのゲート絶縁膜41は同じ材料で
形成されており、それぞれの誘電率は等しいとする。
【0071】ゲート絶縁膜41の膜厚が薄いトランスファ
トランジスタTTが設けられた第1のDRAM回路13-1側の
メモリセルアレイではオン電流の値が大きくなる。これ
により、第1のDRAM回路13-1側のメモリセルアレイは高
速アクセス動作が可能となり、ランダムアクセスタイム
は早くなる。
トランジスタTTが設けられた第1のDRAM回路13-1側の
メモリセルアレイではオン電流の値が大きくなる。これ
により、第1のDRAM回路13-1側のメモリセルアレイは高
速アクセス動作が可能となり、ランダムアクセスタイム
は早くなる。
【0072】他方、ゲート絶縁膜41の膜厚が厚いトラン
スファトランジスタTTが設けられた第2のDRAM回路13
-2側のメモリセルアレイでは、トランスファトランジス
タTTのオン電流の値が第1のDRAM回路13-1側よりも小
さくなる。従って、第1のDRAM回路13-1と比べ、第2の
DRAM回路13-2側のメモリセルアレイのアクセス動作は遅
くなり、ランダムアクセスタイムは遅くなる。
スファトランジスタTTが設けられた第2のDRAM回路13
-2側のメモリセルアレイでは、トランスファトランジス
タTTのオン電流の値が第1のDRAM回路13-1側よりも小
さくなる。従って、第1のDRAM回路13-1と比べ、第2の
DRAM回路13-2側のメモリセルアレイのアクセス動作は遅
くなり、ランダムアクセスタイムは遅くなる。
【0073】すなわち、それぞれに要求される仕様に応
じて第1、第2のDRAM回路13-1、13-2内のメモリセルを
構成するトランジスタの絶縁膜の膜厚を変えることによ
り、メモリセルを構成するトランジスタの駆動力、つま
りオン電流の値を変えることができ、これによって第
1、第2のDRAM回路13-1、13-2の性能を異ならせること
ができる。
じて第1、第2のDRAM回路13-1、13-2内のメモリセルを
構成するトランジスタの絶縁膜の膜厚を変えることによ
り、メモリセルを構成するトランジスタの駆動力、つま
りオン電流の値を変えることができ、これによって第
1、第2のDRAM回路13-1、13-2の性能を異ならせること
ができる。
【0074】次にトランジスタの駆動力を異ならせるよ
うにした他の例について以下に説明する。トランジスタ
の駆動力を異ならせるにはしきい値電圧を変えればよ
く、さらにしきい値電圧を変えるにはチャネル領域の不
純物濃度を変えればよい。
うにした他の例について以下に説明する。トランジスタ
の駆動力を異ならせるにはしきい値電圧を変えればよ
く、さらにしきい値電圧を変えるにはチャネル領域の不
純物濃度を変えればよい。
【0075】図7(a)、(b)は、トランジスタのチ
ャネル領域の不純物濃度を変えることでしきい値電圧を
変え、駆動力を異ならせるようにした場合の、第1、第
2のDRAM回路13-1、13-2内のトランスファトランジスタ
TTの模式的な断面構造を示している。
ャネル領域の不純物濃度を変えることでしきい値電圧を
変え、駆動力を異ならせるようにした場合の、第1、第
2のDRAM回路13-1、13-2内のトランスファトランジスタ
TTの模式的な断面構造を示している。
【0076】一般に、トランスファトランジスタTTの
ソース、ドレイン両拡散層相互間のチャネル領域43に
は、しきい値電圧を調節する目的で基板と同一導電型の
不純物が導入される。
ソース、ドレイン両拡散層相互間のチャネル領域43に
は、しきい値電圧を調節する目的で基板と同一導電型の
不純物が導入される。
【0077】図7(a)、(b)に示すように、第1、
第2のDRAM回路13-1、13-2に設けられたトランスファト
ランジスタTTのチャネル領域43にはそれぞれ基板と同
一導電型で互いに同じ種類の不純物が導入されており、
第1のDRAM回路13-1側のトランスファトランジスタTT
のチャネル領域43の不純物濃度が、第2のDRAM回路13-2
側のトランスファトランジスタTTのチャネル領域43の
不純物濃度よりも低くなるようにされている。
第2のDRAM回路13-1、13-2に設けられたトランスファト
ランジスタTTのチャネル領域43にはそれぞれ基板と同
一導電型で互いに同じ種類の不純物が導入されており、
第1のDRAM回路13-1側のトランスファトランジスタTT
のチャネル領域43の不純物濃度が、第2のDRAM回路13-2
側のトランスファトランジスタTTのチャネル領域43の
不純物濃度よりも低くなるようにされている。
【0078】チャネル領域43の不純物濃度が低い第1の
DRAM回路13-1側のメモリセルアレイでは、トランスファ
トランジスタTTのしきい値電圧の値が低くなり、オン
電流の値が大きくなる。これにより、第1のDRAM回路13
-1側のメモリセルアレイは高速アクセス動作が可能とな
り、ランダムアクセスタイムは早くなる。
DRAM回路13-1側のメモリセルアレイでは、トランスファ
トランジスタTTのしきい値電圧の値が低くなり、オン
電流の値が大きくなる。これにより、第1のDRAM回路13
-1側のメモリセルアレイは高速アクセス動作が可能とな
り、ランダムアクセスタイムは早くなる。
【0079】他方、チャネル領域43の不純物濃度が高い
第2のDRAM回路13-2側のメモリセルアレイでは、トラン
スファトランジスタTTのしきい値電圧の値が高くな
り、オン電流の値が第1のDRAM回路13-1側よりも小さく
なる。従って、第1のDRAM回路13-1側と比べ、第2のDR
AM回路13-2側のメモリセルアレイのアクセス動作は遅く
なり、ランダムアクセスタイムは遅くなる。
第2のDRAM回路13-2側のメモリセルアレイでは、トラン
スファトランジスタTTのしきい値電圧の値が高くな
り、オン電流の値が第1のDRAM回路13-1側よりも小さく
なる。従って、第1のDRAM回路13-1側と比べ、第2のDR
AM回路13-2側のメモリセルアレイのアクセス動作は遅く
なり、ランダムアクセスタイムは遅くなる。
【0080】すなわち、それぞれに要求される仕様に応
じて第1、第2のDRAM回路13-1、13-2内のメモリセルを
構成するトランジスタのしきい値電圧を変えることによ
り、メモリセルを構成するトランジスタの駆動力、つま
りオン電流の値を変えることができ、これによって第
1、第2のDRAM回路13-1、13-2の性能を異ならせること
ができる。
じて第1、第2のDRAM回路13-1、13-2内のメモリセルを
構成するトランジスタのしきい値電圧を変えることによ
り、メモリセルを構成するトランジスタの駆動力、つま
りオン電流の値を変えることができ、これによって第
1、第2のDRAM回路13-1、13-2の性能を異ならせること
ができる。
【0081】ところで、トランジスタのチャネル長を短
くする、チャネル幅を大きくする、しきい値電圧を下げ
るといったことを行うと、トランジスタのリーク電流が
増えてしまい、メモリセルのデータ保持特性を悪化させ
ることにつながる。また、高速動作を優先してトランジ
スタのチャネル幅を大きくするとメモリセルサイズが大
きくなり、集積度は下がってしまう。
くする、チャネル幅を大きくする、しきい値電圧を下げ
るといったことを行うと、トランジスタのリーク電流が
増えてしまい、メモリセルのデータ保持特性を悪化させ
ることにつながる。また、高速動作を優先してトランジ
スタのチャネル幅を大きくするとメモリセルサイズが大
きくなり、集積度は下がってしまう。
【0082】したがって、従来のように、集積度やデー
タ保持特性を優先する場合と高速動作を優先する場合の
両者で同一構成のトランスファトランジスタを使おうと
すると、両者の要求を満たすことが困難になってくる。
タ保持特性を優先する場合と高速動作を優先する場合の
両者で同一構成のトランスファトランジスタを使おうと
すると、両者の要求を満たすことが困難になってくる。
【0083】これに対して、第1の実施の形態のよう
に、メモリセル内のトランジスタのオン電流の値を変え
ることで、集積度の優先度の高いDRAM回路で使用するメ
モリセルアレイと、高速動作の優先度の高いDRAM回路と
でそれぞれ使用するメモリセルアレイを異なるものにし
て、それぞれに適した構成のメモリセルアレイにする
と、同一半導体チップ上で異なる性能のDRAM回路を作る
ことが可能となり、従来の問題点を解決することができ
る。
に、メモリセル内のトランジスタのオン電流の値を変え
ることで、集積度の優先度の高いDRAM回路で使用するメ
モリセルアレイと、高速動作の優先度の高いDRAM回路と
でそれぞれ使用するメモリセルアレイを異なるものにし
て、それぞれに適した構成のメモリセルアレイにする
と、同一半導体チップ上で異なる性能のDRAM回路を作る
ことが可能となり、従来の問題点を解決することができ
る。
【0084】(第2の実施の形態)ところで、第1の実
施の形態では、トランスファトランジスタのオン電流の
値を異ならせることで、2種類もしくはそれ以上の種類
のDRAM回路内のメモリセルアレイが互いに異なる性能を
有するように構成する場合を説明した。
施の形態では、トランスファトランジスタのオン電流の
値を異ならせることで、2種類もしくはそれ以上の種類
のDRAM回路内のメモリセルアレイが互いに異なる性能を
有するように構成する場合を説明した。
【0085】しかし、これはトランスファトランジスタ
の遮断電流の値を互いに異ならせることで、2種類もし
くはそれ以上の種類のDRAM回路内のメモリセルアレイが
互いに異なる性能を有するように構成できる。ここでい
う遮断電流とは、トランジスタがオフ状態のときに流れ
るリーク電流のことである。
の遮断電流の値を互いに異ならせることで、2種類もし
くはそれ以上の種類のDRAM回路内のメモリセルアレイが
互いに異なる性能を有するように構成できる。ここでい
う遮断電流とは、トランジスタがオフ状態のときに流れ
るリーク電流のことである。
【0086】トランスファトランジスタの遮断電流の値
を変えることは、第1の実施の形態におけるオン電流の
値を変えることと関係する。すなわち、オン電流の値を
大きくすれば遮断電流の値も大きくなる。
を変えることは、第1の実施の形態におけるオン電流の
値を変えることと関係する。すなわち、オン電流の値を
大きくすれば遮断電流の値も大きくなる。
【0087】従って、遮断電流の値を変えるには、図4
(a)、(b)に示す場合と同様にトランジスタのチャ
ネル長を変える、図5(a)、(b)に示す場合と同様
にトランジスタのチャネル幅を変える、図6(a)、
(b)に示す場合と同様にトランジスタのゲート絶縁膜
の膜厚を変える、図7(a)、(b)に示す場合と同様
にトランジスタのチャネル領域の不純物濃度を変えるこ
とでしきい値電圧を変える、などのうち少なくともいず
れか1つの手段を用いることで実現できる。
(a)、(b)に示す場合と同様にトランジスタのチャ
ネル長を変える、図5(a)、(b)に示す場合と同様
にトランジスタのチャネル幅を変える、図6(a)、
(b)に示す場合と同様にトランジスタのゲート絶縁膜
の膜厚を変える、図7(a)、(b)に示す場合と同様
にトランジスタのチャネル領域の不純物濃度を変えるこ
とでしきい値電圧を変える、などのうち少なくともいず
れか1つの手段を用いることで実現できる。
【0088】なお、第2の実施の形態においてDRAM混載
ロジックLSIの概略的な構成は図1と同様であり、図1
中の第1及び第2のDRAM回路13-1、13-2の内部構成も図
2と同様なのでこれらの説明は省略する。
ロジックLSIの概略的な構成は図1と同様であり、図1
中の第1及び第2のDRAM回路13-1、13-2の内部構成も図
2と同様なのでこれらの説明は省略する。
【0089】この第2の実施の形態のDRAM混載ロジック
LSIでは、第1、第2のDRAM回路13-1、13-2のうち、デ
ータ保持特性の優先度が高い側のメモリセルアレイでは
トランジスタの遮断電流を小さくしたメモリセルを用
い、データ保持特性の優先度が低い側のメモリセルアレ
イではトランジスタの遮断電流をより大きくしたメモリ
セルを用いる。
LSIでは、第1、第2のDRAM回路13-1、13-2のうち、デ
ータ保持特性の優先度が高い側のメモリセルアレイでは
トランジスタの遮断電流を小さくしたメモリセルを用
い、データ保持特性の優先度が低い側のメモリセルアレ
イではトランジスタの遮断電流をより大きくしたメモリ
セルを用いる。
【0090】大きな遮断電流を許容することはデータ保
持特性にとっては望ましくない。しかし、トランジスタ
の駆動力を上げようとした場合には遮断電流が増えてし
まうことが多い。従って、高速動作を必要とする第1の
DRAM回路13-1側では比較的大きな遮断電流を許容し、高
速動作に対する優先度の低い第2のDRAM回路13-2側では
データ保持特性を重視して遮断電流を小さく抑えること
が望ましい。
持特性にとっては望ましくない。しかし、トランジスタ
の駆動力を上げようとした場合には遮断電流が増えてし
まうことが多い。従って、高速動作を必要とする第1の
DRAM回路13-1側では比較的大きな遮断電流を許容し、高
速動作に対する優先度の低い第2のDRAM回路13-2側では
データ保持特性を重視して遮断電流を小さく抑えること
が望ましい。
【0091】(第3の実施の形態)ところで、メモリセ
ルの情報を読み書きする際にトランスファトランジスタ
のオン抵抗よりも寄生抵抗が支配的になると、トランス
ファトランジスタのオン抵抗を下げても高速動作ができ
なくなる。従って、高速動作に対する優先度が高いDRAM
回路では寄生抵抗を下げることが望まれる。この寄生抵
抗を下げるためには、例えば、図3に示したビット線B
LとトランスファトランジスタTTのドレイン拡散層と
を接続するビット線コンタクトのサイズを大きくしてコ
ンタクト抵抗を下げる、メモリセルMCを構成するトラ
ンジスタTTの拡散層自体の抵抗率を下げる、トランジ
スタの拡散層の幅を広げる、メモリセルMCを構成する
トランジスタの拡散層とメモリセルを構成する容量素子
Cとの間に存在する抵抗成分を下げるといった方法がと
られる。
ルの情報を読み書きする際にトランスファトランジスタ
のオン抵抗よりも寄生抵抗が支配的になると、トランス
ファトランジスタのオン抵抗を下げても高速動作ができ
なくなる。従って、高速動作に対する優先度が高いDRAM
回路では寄生抵抗を下げることが望まれる。この寄生抵
抗を下げるためには、例えば、図3に示したビット線B
LとトランスファトランジスタTTのドレイン拡散層と
を接続するビット線コンタクトのサイズを大きくしてコ
ンタクト抵抗を下げる、メモリセルMCを構成するトラ
ンジスタTTの拡散層自体の抵抗率を下げる、トランジ
スタの拡散層の幅を広げる、メモリセルMCを構成する
トランジスタの拡散層とメモリセルを構成する容量素子
Cとの間に存在する抵抗成分を下げるといった方法がと
られる。
【0092】図8(a)、(b)は、ビット線BLとト
ランスファトランジスタTTのドレイン拡散層とを接続
するビット線コンタクトのサイズを変えることで、トラ
ンスファトランジスタTTの寄生抵抗の値を異ならせる
ようにした場合の、第1及び第2のDRAM回路13-1、13-2
側のトランスファトランジスタTTの平面図を示してい
る。
ランスファトランジスタTTのドレイン拡散層とを接続
するビット線コンタクトのサイズを変えることで、トラ
ンスファトランジスタTTの寄生抵抗の値を異ならせる
ようにした場合の、第1及び第2のDRAM回路13-1、13-2
側のトランスファトランジスタTTの平面図を示してい
る。
【0093】トランスファトランジスタTTはそれぞ
れ、ソース拡散層Sと、ドレイン拡散層Dと、ソース、
ドレイン両拡散層相互間上に設けられたゲート電極Gと
から構成されている。ビット線BLは、ゲート電極Gの
上層に設けられた例えば多結晶シリコン層や金属層など
からなる配線によって構成され、ビット線BLとドレイ
ン拡散層Dとは、ビット線コンタクトCCで接続されて
いる。
れ、ソース拡散層Sと、ドレイン拡散層Dと、ソース、
ドレイン両拡散層相互間上に設けられたゲート電極Gと
から構成されている。ビット線BLは、ゲート電極Gの
上層に設けられた例えば多結晶シリコン層や金属層など
からなる配線によって構成され、ビット線BLとドレイ
ン拡散層Dとは、ビット線コンタクトCCで接続されて
いる。
【0094】第1のDRAM回路13-1側に設けられたトラン
スファトランジスタTTのビット線コンタクトCCの面
積は、第2のDRAM回路13-2側に設けられたトランスファ
トランジスタTTのビット線コンタクトCCの面積より
も広くされている。
スファトランジスタTTのビット線コンタクトCCの面
積は、第2のDRAM回路13-2側に設けられたトランスファ
トランジスタTTのビット線コンタクトCCの面積より
も広くされている。
【0095】ビット線コンタクトCCの面積が広いトラ
ンスファトランジスタTTが設けられた第1のDRAM回路
13-1側のメモリセルアレイでは、第2のDRAM回路13-2側
のメモリセルに比べて、トランジスタの寄生抵抗が低く
なり、高速アクセス動作が可能となり、ランダムアクセ
スタイムは早くなる。
ンスファトランジスタTTが設けられた第1のDRAM回路
13-1側のメモリセルアレイでは、第2のDRAM回路13-2側
のメモリセルに比べて、トランジスタの寄生抵抗が低く
なり、高速アクセス動作が可能となり、ランダムアクセ
スタイムは早くなる。
【0096】ところで、トランジスタの抵抗成分を下げ
ることは高速動作を必要とする場合以外でも望ましい。
しかし、抵抗成分を下げるための変更が拡散層部分のリ
ーク電流を増大させてしまうような場合には、高速動作
に対する優先度の高い第1のDRAM回路13-1側では少々リ
ーク電流が増えてでも抵抗成分の低下を優先させ、高速
動作に対する優先度の低い第2のDRAM回路13-2側では抵
抗成分を下げることよりもリーク電流を下げることを優
先させた方が望ましいことになる。
ることは高速動作を必要とする場合以外でも望ましい。
しかし、抵抗成分を下げるための変更が拡散層部分のリ
ーク電流を増大させてしまうような場合には、高速動作
に対する優先度の高い第1のDRAM回路13-1側では少々リ
ーク電流が増えてでも抵抗成分の低下を優先させ、高速
動作に対する優先度の低い第2のDRAM回路13-2側では抵
抗成分を下げることよりもリーク電流を下げることを優
先させた方が望ましいことになる。
【0097】このように、第3の実施の形態では、メモ
リセル内の寄生抵抗の値を変えることで、高速動作の優
先度の高いDRAM回路とそうでないDRAM回路とでメモリセ
ルアレイの構成を異なるものにして、それぞれに適した
メモリセルアレイを構成するようにしたので、同一半導
体チップ上で異なる性能のDRAM回路を作ることが可能と
なる。
リセル内の寄生抵抗の値を変えることで、高速動作の優
先度の高いDRAM回路とそうでないDRAM回路とでメモリセ
ルアレイの構成を異なるものにして、それぞれに適した
メモリセルアレイを構成するようにしたので、同一半導
体チップ上で異なる性能のDRAM回路を作ることが可能と
なる。
【0098】(第4の実施の形態)上記した第1、第2
の実施の形態では、メモリセル内のトランジスタのオン
電流あるいは遮断電流の値を変えることで、同一半導体
チップ上に集積された2種類または2種類以上のDRAM回
路内のメモリセルアレイが互いに異なる性能を有するよ
うに構成する場合を説明した。
の実施の形態では、メモリセル内のトランジスタのオン
電流あるいは遮断電流の値を変えることで、同一半導体
チップ上に集積された2種類または2種類以上のDRAM回
路内のメモリセルアレイが互いに異なる性能を有するよ
うに構成する場合を説明した。
【0099】しかし、メモリセルを構成する容量素子の
容量値を変えることで、2種類または2種類以上のDRAM
回路内のメモリセルアレイが互いに異なる性能を有する
ように構成することもできる。。
容量値を変えることで、2種類または2種類以上のDRAM
回路内のメモリセルアレイが互いに異なる性能を有する
ように構成することもできる。。
【0100】次に、メモリセル内の容量素子の容量値を
変えるようにしたこの発明の第4の実施の形態について
説明する。
変えるようにしたこの発明の第4の実施の形態について
説明する。
【0101】この第4の実施の形態のDRAM混載ロジック
LSIの概略的な構成は図1と同様であり、図1中の第1
及び第2のDRAM回路13-1、13-2の内部構成も図2と同様
なのでこれらの説明は省略する。
LSIの概略的な構成は図1と同様であり、図1中の第1
及び第2のDRAM回路13-1、13-2の内部構成も図2と同様
なのでこれらの説明は省略する。
【0102】図3に示したように、DRAM回路内のメモリ
セルMCは1つのトランスファトランジスタTTと1つ
の容量素子Cとから構成される。メモリセルを構成する
容量素子Cの容量はメモリセルアレイの動作速度に影響
する。寄生抵抗が無視できる場合にはメモリセルの容量
素子Cの容量は大きい方が望ましい。しかし、実際には
抵抗成分は無視できないので、メモリセルにおけるデー
タ読み書きの際に生じる容量素子Cの充放電に要する時
間は、メモリセルの容量素子Cの容量と抵抗成分とから
決まる時定数の影響を受ける。
セルMCは1つのトランスファトランジスタTTと1つ
の容量素子Cとから構成される。メモリセルを構成する
容量素子Cの容量はメモリセルアレイの動作速度に影響
する。寄生抵抗が無視できる場合にはメモリセルの容量
素子Cの容量は大きい方が望ましい。しかし、実際には
抵抗成分は無視できないので、メモリセルにおけるデー
タ読み書きの際に生じる容量素子Cの充放電に要する時
間は、メモリセルの容量素子Cの容量と抵抗成分とから
決まる時定数の影響を受ける。
【0103】すなわち、容量が大きい場合にはCR遅延量
が大きくなり、充放電時の電位変化の傾きが鈍化し、ア
クセスタイムを悪化させる場合がある。メモリセルを構
成する容量素子Cの容量は信号量に直接影響するのでむ
やみに小さくすることはできない。
が大きくなり、充放電時の電位変化の傾きが鈍化し、ア
クセスタイムを悪化させる場合がある。メモリセルを構
成する容量素子Cの容量は信号量に直接影響するのでむ
やみに小さくすることはできない。
【0104】しかし、高速動作に対する優先度の高い場
合にはメモリセルを構成する容量素子Cの容量を小さめ
に設定した方が望ましい場合がある。そこで、高速動作
を必要としないDRAM回路のメモリセルを構成する容量素
子の容量も同様に小さくしてしまうと、信号量の低下に
よるデータ保持特性の劣化が許容できなくなってしま
う。
合にはメモリセルを構成する容量素子Cの容量を小さめ
に設定した方が望ましい場合がある。そこで、高速動作
を必要としないDRAM回路のメモリセルを構成する容量素
子の容量も同様に小さくしてしまうと、信号量の低下に
よるデータ保持特性の劣化が許容できなくなってしま
う。
【0105】従って、高速動作に対する優先度の高いDR
AM回路では、データ保持特性を少々犠牲にしてでもメモ
リセルを構成する容量素子として小さめの容量を持つも
のを用い、そうでないDRAM回路ではメモリセルを構成す
る容量素子として大きめの容量を持つものを用いるよう
に使い分けることでそれぞれの特徴を生かした混載用DR
AMを構成することができる。
AM回路では、データ保持特性を少々犠牲にしてでもメモ
リセルを構成する容量素子として小さめの容量を持つも
のを用い、そうでないDRAM回路ではメモリセルを構成す
る容量素子として大きめの容量を持つものを用いるよう
に使い分けることでそれぞれの特徴を生かした混載用DR
AMを構成することができる。
【0106】図9は、図3に示すメモリセルMC全体の
断面構造の一例を示している。n型の基板51上にはp型
のウェル領域(pウェル)52が形成されている。このウ
ェル領域52の表面にはトランスファトランジスタのソー
ス、ドレイン拡散層となる一対のn型拡散層53が形成さ
れている。上記一対のn型拡散層53相互間のチャネル領
域上にはゲート電極54が形成されている。
断面構造の一例を示している。n型の基板51上にはp型
のウェル領域(pウェル)52が形成されている。このウ
ェル領域52の表面にはトランスファトランジスタのソー
ス、ドレイン拡散層となる一対のn型拡散層53が形成さ
れている。上記一対のn型拡散層53相互間のチャネル領
域上にはゲート電極54が形成されている。
【0107】上記一対のn型拡散層53の一方の拡散層と
接するように、ウェル領域52を貫通し、底部が基板51上
に達するようにトレンチキャパシタ用のトレンチ55が形
成されている。上記トレンチ55下部の内周面上には膜厚
の薄いキャパシタ用の絶縁膜56が形成され、その上部に
は膜厚の厚い分離用の絶縁膜57が形成され、さらにトレ
ンチ55の内部を埋めるようにストレージ用の導電膜58が
形成されている。そして、ストレージ用の導電膜58と一
対のn型拡散層53の一方の拡散層とを電気的に接続する
ストラップコンタクト層59がトレンチ55の上部に形成さ
れている。
接するように、ウェル領域52を貫通し、底部が基板51上
に達するようにトレンチキャパシタ用のトレンチ55が形
成されている。上記トレンチ55下部の内周面上には膜厚
の薄いキャパシタ用の絶縁膜56が形成され、その上部に
は膜厚の厚い分離用の絶縁膜57が形成され、さらにトレ
ンチ55の内部を埋めるようにストレージ用の導電膜58が
形成されている。そして、ストレージ用の導電膜58と一
対のn型拡散層53の一方の拡散層とを電気的に接続する
ストラップコンタクト層59がトレンチ55の上部に形成さ
れている。
【0108】ここで、メモリセルMC内の容量素子C
が、n型の基板51及びストレージ用の導電膜58と、その
間に挟まった誘電体膜としての絶縁膜56とから構成され
るトレンチ型容量素子の場合を示しているが、その他に
スタック型容量素子を使用することもできる。
が、n型の基板51及びストレージ用の導電膜58と、その
間に挟まった誘電体膜としての絶縁膜56とから構成され
るトレンチ型容量素子の場合を示しているが、その他に
スタック型容量素子を使用することもできる。
【0109】この第4の実施の形態では、上記容量素子
Cの容量を第1、第2のDRAM回路13-1、13-2内のメモリ
セルアレイで互いに異ならせることで、同一半導体チッ
プ上で異なる性能のDRAM回路を作ることができる。
Cの容量を第1、第2のDRAM回路13-1、13-2内のメモリ
セルアレイで互いに異ならせることで、同一半導体チッ
プ上で異なる性能のDRAM回路を作ることができる。
【0110】メモリセルを構成する容量素子Cの容量を
変える方法としては、容量素子の絶縁膜56の実効的な膜
厚を変える、容量素子Cの実効面積を変える、容量素子
Cの絶縁膜56の実効的な誘電率を変えるなどの方法のう
ちいずれか一つの方法が採用される。
変える方法としては、容量素子の絶縁膜56の実効的な膜
厚を変える、容量素子Cの実効面積を変える、容量素子
Cの絶縁膜56の実効的な誘電率を変えるなどの方法のう
ちいずれか一つの方法が採用される。
【0111】一般に、絶縁膜56の実効的な膜厚を薄くす
る、容量素子Cの実効面積を広くする、容量素子Cの絶
縁膜56の実効的な誘電率を高くすることにより、容量素
子Cの容量は大きくなる。
る、容量素子Cの実効面積を広くする、容量素子Cの絶
縁膜56の実効的な誘電率を高くすることにより、容量素
子Cの容量は大きくなる。
【0112】従って、高速動作に対する優先度の高い第
1のDRAM回路13-1内のメモリセルアレイでは、絶縁膜56
の実効的な膜厚を厚くする、容量素子Cの実効面積を狭
くする、容量素子Cの絶縁膜56の実効的な誘電率を低く
するなどの方法により、容量素子Cの容量を小さくす
る。
1のDRAM回路13-1内のメモリセルアレイでは、絶縁膜56
の実効的な膜厚を厚くする、容量素子Cの実効面積を狭
くする、容量素子Cの絶縁膜56の実効的な誘電率を低く
するなどの方法により、容量素子Cの容量を小さくす
る。
【0113】他方、高速動作に対する優先度の低い第2
のDRAM回路13-2内のメモリセルアレイでは、第1のDRAM
回路13-1側と比べて絶縁膜56の実効的な膜厚を薄くす
る、容量素子Cの実効面積を広くする、容量素子Cの絶
縁膜56の実効的な誘電率を高くするなどの方法により、
容量素子Cの容量を大きくする。
のDRAM回路13-2内のメモリセルアレイでは、第1のDRAM
回路13-1側と比べて絶縁膜56の実効的な膜厚を薄くす
る、容量素子Cの実効面積を広くする、容量素子Cの絶
縁膜56の実効的な誘電率を高くするなどの方法により、
容量素子Cの容量を大きくする。
【0114】絶縁膜56の実効的な膜厚を変えるには、絶
縁膜56を形成する工程を分けることによって実現するこ
とができる。
縁膜56を形成する工程を分けることによって実現するこ
とができる。
【0115】容量素子Cの実効面積を変えるには、例え
ば図9に示すようなトレンチ型容量素子を使用する場合
にはトレンチ55の深さを変える、トレンチ55の径を変え
るといったことで実現できる。またスタック型容量素子
を使用する場合にはスタック型容量素子の面積が大きく
なるように高さや径を変えることで実現することができ
る。また、容量素子の二次元的なパターン形状の変更だ
けではなく、製造工程を変更することで三次元的な形状
を変更することによって容量素子を変えてもよい。
ば図9に示すようなトレンチ型容量素子を使用する場合
にはトレンチ55の深さを変える、トレンチ55の径を変え
るといったことで実現できる。またスタック型容量素子
を使用する場合にはスタック型容量素子の面積が大きく
なるように高さや径を変えることで実現することができ
る。また、容量素子の二次元的なパターン形状の変更だ
けではなく、製造工程を変更することで三次元的な形状
を変更することによって容量素子を変えてもよい。
【0116】なお、容量素子Cの絶縁膜56として使用さ
れる誘電率の高い誘電体膜としては、例えばSi3 N4 、T
a2 O5 、近年開発されているBST(Biix Sr1-xTO3 )な
どがある。SiO2 の誘電率を1とすると、Si3 N4 は3程
度、Ta2 O5 では10程度であり、BSTでは300程度であ
る。
れる誘電率の高い誘電体膜としては、例えばSi3 N4 、T
a2 O5 、近年開発されているBST(Biix Sr1-xTO3 )な
どがある。SiO2 の誘電率を1とすると、Si3 N4 は3程
度、Ta2 O5 では10程度であり、BSTでは300程度であ
る。
【0117】このように、第4の実施の形態は、メモリ
セル内の容量素子の容量を変えることで、高速動作に対
する優先度の高いDRAM回路で使用するメモリセルアレイ
と、そうでないDRAM回路とでそれぞれ使用するメモリセ
ルアレイを異なる構成のものにして、それぞれに適した
構成のメモリセルアレイにしたので、同一半導体チップ
上で異なる性能のDRAM回路を作ることが可能となる。
セル内の容量素子の容量を変えることで、高速動作に対
する優先度の高いDRAM回路で使用するメモリセルアレイ
と、そうでないDRAM回路とでそれぞれ使用するメモリセ
ルアレイを異なる構成のものにして、それぞれに適した
構成のメモリセルアレイにしたので、同一半導体チップ
上で異なる性能のDRAM回路を作ることが可能となる。
【0118】(第5の実施の形態)次に、この発明の第
5の実施の形態について説明する。
5の実施の形態について説明する。
【0119】この第5の実施の形態のDRAM混載ロジック
LSIの概略的な構成は図1と同様であり、図1中の第1
及び第2のDRAM回路13-1、13-2の内部構成も図2と同様
なのでこれらの説明は省略する。
LSIの概略的な構成は図1と同様であり、図1中の第1
及び第2のDRAM回路13-1、13-2の内部構成も図2と同様
なのでこれらの説明は省略する。
【0120】また、第1及び第2のDRAM回路13-1、13-2
のメモリセルアレイ内に設けられたメモリセルは図3に
示す場合と同様に構成されている。
のメモリセルアレイ内に設けられたメモリセルは図3に
示す場合と同様に構成されている。
【0121】すなわち、メモリセルMCはトランスファ
トランジスタTTと容量素子Cとから構成されている。
また、トランスファトランジスタTTとしては一般にN
チャネル型のMOSトランジスタが使用される。
トランジスタTTと容量素子Cとから構成されている。
また、トランスファトランジスタTTとしては一般にN
チャネル型のMOSトランジスタが使用される。
【0122】メモリセルの選択時に、選択メモリセル内
のトランスファトランジスタTTのゲート電極が接続さ
れたワード線WLには、図2中のワード線駆動電位発生
回路29で発生される正極性の電位VPPが供給される。一
般に、この電位VPPは、半導体チップに供給される電源
電位を昇圧して得られる。
のトランスファトランジスタTTのゲート電極が接続さ
れたワード線WLには、図2中のワード線駆動電位発生
回路29で発生される正極性の電位VPPが供給される。一
般に、この電位VPPは、半導体チップに供給される電源
電位を昇圧して得られる。
【0123】図10は、図2の回路からロウ系制御回路
を抽出して示したものである。先のロウデコーダ22は、
アドレスをデコードするデコード回路22Aと、ワード線
駆動電位発生回路29で発生される正極性の電位VPPを、
デコード回路22Aからのデコード信号に基づいてメモリ
セルアレイ21内のワード線WLに選択出力するワード線
駆動回路22Bとから構成されている。
を抽出して示したものである。先のロウデコーダ22は、
アドレスをデコードするデコード回路22Aと、ワード線
駆動電位発生回路29で発生される正極性の電位VPPを、
デコード回路22Aからのデコード信号に基づいてメモリ
セルアレイ21内のワード線WLに選択出力するワード線
駆動回路22Bとから構成されている。
【0124】ワード線WLに出力される正極性の電位V
PPは、図3中のトランスファトランジスタTTのゲート
電極に印加される。トランスファトランジスタTTを導
通させる際、すなわちメモリセルMCの選択時に、ワー
ド線WLに出力される正極性の電位VPPを高くすればト
ランスファトランジスタTTのオン電流を大きくするこ
とができ、ランダムサイクルタイムを早くすることがで
きる。
PPは、図3中のトランスファトランジスタTTのゲート
電極に印加される。トランスファトランジスタTTを導
通させる際、すなわちメモリセルMCの選択時に、ワー
ド線WLに出力される正極性の電位VPPを高くすればト
ランスファトランジスタTTのオン電流を大きくするこ
とができ、ランダムサイクルタイムを早くすることがで
きる。
【0125】そこで、この第5の実施の形態では、高速
動作を求めない第2のDRAM回路13-2に比べて、高速動作
を必要とする第1のDRAM回路13-1側のワード線駆動電位
発生回路29で発生される正極性の電位VPPを高くし、高
速動作を必要とする第1のDRAM回路13-1内のメモリセル
を構成するMOSトランジスタをオンさせる際にそのゲー
ト電極に供給される電位を高くすることで、オン電流の
値が第2のDRAM回路13-2に比べて第1のDRAM回路13-1の
方が大きくなるようにしている。ただし、第1、第2の
DRAM回路13-1、13-1内のメモリセルを構成するMOSトラ
ンジスタ自体の構成は同じである。
動作を求めない第2のDRAM回路13-2に比べて、高速動作
を必要とする第1のDRAM回路13-1側のワード線駆動電位
発生回路29で発生される正極性の電位VPPを高くし、高
速動作を必要とする第1のDRAM回路13-1内のメモリセル
を構成するMOSトランジスタをオンさせる際にそのゲー
ト電極に供給される電位を高くすることで、オン電流の
値が第2のDRAM回路13-2に比べて第1のDRAM回路13-1の
方が大きくなるようにしている。ただし、第1、第2の
DRAM回路13-1、13-1内のメモリセルを構成するMOSトラ
ンジスタ自体の構成は同じである。
【0126】すなわち、第1のDRAM回路13-1側のワード
線駆動電位発生回路29で発生される正極性の電位VPPを
VPP1、第2のDRAM回路13-2側のワード線駆動電位発生
回路29で発生される正極性の電位VPPをVPP2とする
と、VPP1>VPP2の関係が成立するようにそれぞれのワ
ード線駆動電位発生回路29が構成されている。
線駆動電位発生回路29で発生される正極性の電位VPPを
VPP1、第2のDRAM回路13-2側のワード線駆動電位発生
回路29で発生される正極性の電位VPPをVPP2とする
と、VPP1>VPP2の関係が成立するようにそれぞれのワ
ード線駆動電位発生回路29が構成されている。
【0127】図11(a)、(b)は、第1、第2のDR
AM回路13-1、13-2内のワード線駆動電位発生回路29にお
いて正極性の電位VPPを発生する回路部分の詳細な構成
を示すブロック図である。
AM回路13-1、13-2内のワード線駆動電位発生回路29にお
いて正極性の電位VPPを発生する回路部分の詳細な構成
を示すブロック図である。
【0128】図11(a)に示す第1のDRAM回路13-1内
に設けらたれワード線駆動電位発生回路29は、昇圧され
た電位VPP1を基準電位Vref1と比較し、その比較結果
に応じた信号を出力する電位検出回路61と、この電位検
出回路61の出力信号に応じた周波の信号を出力する発振
回路62と、この発振回路62の出力信号が供給され、電源
電位を昇圧して電位VPP1を出力するチャージポンプ型
の昇圧回路63とから構成されている。
に設けらたれワード線駆動電位発生回路29は、昇圧され
た電位VPP1を基準電位Vref1と比較し、その比較結果
に応じた信号を出力する電位検出回路61と、この電位検
出回路61の出力信号に応じた周波の信号を出力する発振
回路62と、この発振回路62の出力信号が供給され、電源
電位を昇圧して電位VPP1を出力するチャージポンプ型
の昇圧回路63とから構成されている。
【0129】図11(b)に示す第2のDRAM回路13-2内
に設けらたれワード線駆動電位発生回路29は、上記基準
電位Vref1の代わりに、Vref1よりも値が低い基準電位
Vref2が電位検出回路61に入力される点のみが異なり、
その他は第1のDRAM回路13-1内のワード線駆動電位発生
回路29と同じなので、その説明は省略する。
に設けらたれワード線駆動電位発生回路29は、上記基準
電位Vref1の代わりに、Vref1よりも値が低い基準電位
Vref2が電位検出回路61に入力される点のみが異なり、
その他は第1のDRAM回路13-1内のワード線駆動電位発生
回路29と同じなので、その説明は省略する。
【0130】ここで、電位検出回路61に入力される基準
電位Vrefの値を変えることで昇圧回路63から出力され
る昇圧電位VPPの値を変えることができ、Vref1>Vre
f2とすることでVPP1>VPP2の関係を満足する昇圧電位
VPP1、VPP2を発生させることができる。
電位Vrefの値を変えることで昇圧回路63から出力され
る昇圧電位VPPの値を変えることができ、Vref1>Vre
f2とすることでVPP1>VPP2の関係を満足する昇圧電位
VPP1、VPP2を発生させることができる。
【0131】なお、図11(a)、(b)に示されるワ
ード線駆動電位発生回路では、電位検出回路61に入力さ
れる基準電位の値を変えることで異なる値の昇圧電位V
PPを出力させる場合を説明した。しかし、昇圧回路63か
ら電位検出回路61にフィードバックされる電圧の分圧比
を互いに変えることで、電位検出回路61には同じ値の基
準電位Vrefを入力させて、昇圧回路63から異なる値の
昇圧電位VPPを出力させることもできる。すなわち、昇
圧電位VPPのフィードバック経路の途中に分圧回路を設
け、この分圧回路における電圧の分圧比を互いに変える
ようにする。
ード線駆動電位発生回路では、電位検出回路61に入力さ
れる基準電位の値を変えることで異なる値の昇圧電位V
PPを出力させる場合を説明した。しかし、昇圧回路63か
ら電位検出回路61にフィードバックされる電圧の分圧比
を互いに変えることで、電位検出回路61には同じ値の基
準電位Vrefを入力させて、昇圧回路63から異なる値の
昇圧電位VPPを出力させることもできる。すなわち、昇
圧電位VPPのフィードバック経路の途中に分圧回路を設
け、この分圧回路における電圧の分圧比を互いに変える
ようにする。
【0132】このように、第5の実施の形態では、選択
メモリセル内のMOSトランジスタのゲート電極に供給す
るための正極性の電位VPPを発生するワード線駆動電位
発生回路の構成を変えることで、同一半導体チップ上に
異なる性能のDRAM回路を作ることが可能となる。
メモリセル内のMOSトランジスタのゲート電極に供給す
るための正極性の電位VPPを発生するワード線駆動電位
発生回路の構成を変えることで、同一半導体チップ上に
異なる性能のDRAM回路を作ることが可能となる。
【0133】なお、選択ワード線の駆動電位を上げるこ
とは高速動作にとっては望ましいが、消費電力や信頼性
の面では必要以上に高い電位にすることは望ましくない
ので、適度な値にする。
とは高速動作にとっては望ましいが、消費電力や信頼性
の面では必要以上に高い電位にすることは望ましくない
ので、適度な値にする。
【0134】(第6の実施の形態)次に、この発明の第
6の実施の形態について説明する。
6の実施の形態について説明する。
【0135】この第6の実施の形態のDRAM混載ロジック
LSIの概略的な構成は図1と同様であり、図1中の第1
及び第2のDRAM回路13-1、13-2の内部構成も図2と同様
なのでこれらの説明は省略する。
LSIの概略的な構成は図1と同様であり、図1中の第1
及び第2のDRAM回路13-1、13-2の内部構成も図2と同様
なのでこれらの説明は省略する。
【0136】また、第1及び第2のDRAM回路13-1、13-2
のメモリセルアレイ内に設けられたメモリセルは図3に
示す場合と同様に構成されている。
のメモリセルアレイ内に設けられたメモリセルは図3に
示す場合と同様に構成されている。
【0137】すなわち、メモリセルMCは、Nチャネル
型のMOSトランジスタからなるトランスファトランジス
タTTと容量素子Cとから構成されている。
型のMOSトランジスタからなるトランスファトランジス
タTTと容量素子Cとから構成されている。
【0138】メモリセルの非選択時に、非選択メモリセ
ル内のトランスファトランジスタTTのゲート電極が接
続されたワード線WLには、図2中のワード線駆動電位
発生回路29で発生される負極性の電位VEEが供給され
る。一般に、この電位VEEはチャージポンプ型の負電位
発生回路で得られる。
ル内のトランスファトランジスタTTのゲート電極が接
続されたワード線WLには、図2中のワード線駆動電位
発生回路29で発生される負極性の電位VEEが供給され
る。一般に、この電位VEEはチャージポンプ型の負電位
発生回路で得られる。
【0139】Nチャネル型のMOSトランジスタからなる
トランスファトランジスタTTを遮断状態にする場合、
すなわちメモリセルの非選択時に、ワード線に供給する
電位を低くすればする程、トランジスタのオフ時のリー
ク電流を小さくすることができる。そして、ワード線に
供給する電位を負電位にすれば、オフ時のリーク電流の
さらなる抑制を図ることができる。
トランスファトランジスタTTを遮断状態にする場合、
すなわちメモリセルの非選択時に、ワード線に供給する
電位を低くすればする程、トランジスタのオフ時のリー
ク電流を小さくすることができる。そして、ワード線に
供給する電位を負電位にすれば、オフ時のリーク電流の
さらなる抑制を図ることができる。
【0140】そこで、この第6の実施の形態では、高速
動作を必要とする第1のDRAM回路13-1と比べ、高速動作
を求めずデータ保持特性を優先する第2のDRAM回路13-2
側のワード線駆動電位発生回路29で発生される負極性の
電位VEEの絶対値を大きくするようにしている。
動作を必要とする第1のDRAM回路13-1と比べ、高速動作
を求めずデータ保持特性を優先する第2のDRAM回路13-2
側のワード線駆動電位発生回路29で発生される負極性の
電位VEEの絶対値を大きくするようにしている。
【0141】このようにすることで、第2のDRAM回路13
-2内のメモリセルを構成するMOSトランジスタの遮断電
流の値が、第1のDRAM回路13-1に比べて小さくなる。
-2内のメモリセルを構成するMOSトランジスタの遮断電
流の値が、第1のDRAM回路13-1に比べて小さくなる。
【0142】すなわち、第1のDRAM回路13-1側のワード
線駆動電位発生回路29で発生される負極性の電位をVEE
1、第2のDRAM回路13-2側のワード線駆動電位発生回路2
9で発生される負極性の電位をVEE2とすると、|VEE1
|<|VEE2|の関係が成立するようにそれぞれのワー
ド線駆動電位発生回路29が構成されている。
線駆動電位発生回路29で発生される負極性の電位をVEE
1、第2のDRAM回路13-2側のワード線駆動電位発生回路2
9で発生される負極性の電位をVEE2とすると、|VEE1
|<|VEE2|の関係が成立するようにそれぞれのワー
ド線駆動電位発生回路29が構成されている。
【0143】図12(a)、(b)は、第1、第2のDR
AM回路13-1、13-2内のワード線駆動電位発生回路29にお
いて負極性の電位VEEを発生する回路部分の詳細な構成
を示すブロック図である。
AM回路13-1、13-2内のワード線駆動電位発生回路29にお
いて負極性の電位VEEを発生する回路部分の詳細な構成
を示すブロック図である。
【0144】図12(a)に示す第1のDRAM回路13-1内
に設けられたワード線駆動電位発生回路29は、発生され
た電位VEE1を基準電位Vref11と比較し、その比較結果
に応じた信号を出力する電位検出回路71と、この電位検
出回路71の出力信号に応じた周波の信号を出力する発振
回路72と、この発振回路72の出力信号が供給されるチャ
ージポンプ型の負電位発生回路73とから構成されてい
る。
に設けられたワード線駆動電位発生回路29は、発生され
た電位VEE1を基準電位Vref11と比較し、その比較結果
に応じた信号を出力する電位検出回路71と、この電位検
出回路71の出力信号に応じた周波の信号を出力する発振
回路72と、この発振回路72の出力信号が供給されるチャ
ージポンプ型の負電位発生回路73とから構成されてい
る。
【0145】図12(b)に示す第2のDRAM回路13-2内
に設けられたワード線駆動電位発生回路29は、基準電位
Vref11とは異なる基準電位Vref12が電位検出回路71に
入力される点のみが異なり、その他は第1のDRAM回路13
-1内のワード線駆動電位発生回路29と同じなので、その
説明は省略する。
に設けられたワード線駆動電位発生回路29は、基準電位
Vref11とは異なる基準電位Vref12が電位検出回路71に
入力される点のみが異なり、その他は第1のDRAM回路13
-1内のワード線駆動電位発生回路29と同じなので、その
説明は省略する。
【0146】ここで、電位検出回路71に入力される基準
電位Vrefの値を変えることで負電位発生回路73から出
力される負電位VEEの値を変えることができ、|VEE1
|<|VEE2|の関係を満足する負電位VEE1、VEE2を
発生させることができる。
電位Vrefの値を変えることで負電位発生回路73から出
力される負電位VEEの値を変えることができ、|VEE1
|<|VEE2|の関係を満足する負電位VEE1、VEE2を
発生させることができる。
【0147】なお、この場合にも、負電位発生回路73か
ら電位検出回路71にフィードバックされる負電位VEEの
経路の途中に分圧回路を設け、図12(a)及び図12
(b)の回路で分圧比を互いに変えることで、電位検出
回路71には同じ値の基準電位Vrefを入力して負電位発
生回路73から異なる値の負電位VEEを出力させることも
できる。
ら電位検出回路71にフィードバックされる負電位VEEの
経路の途中に分圧回路を設け、図12(a)及び図12
(b)の回路で分圧比を互いに変えることで、電位検出
回路71には同じ値の基準電位Vrefを入力して負電位発
生回路73から異なる値の負電位VEEを出力させることも
できる。
【0148】このように、第6の実施の形態では、ワー
ド線駆動電位発生回路で発生され、非選択メモリセル内
のMOSトランジスタのゲート電極に供給される負電位の
値を変えることで、高速動作に対する優先度の低いDRAM
回路と、高速動作に対する優先度の高いDRAM回路とでワ
ード線駆動電位発生回路の構成を異なるものにして、同
一半導体チップ上で異なる性能のDRAM回路を作ることが
可能となる。
ド線駆動電位発生回路で発生され、非選択メモリセル内
のMOSトランジスタのゲート電極に供給される負電位の
値を変えることで、高速動作に対する優先度の低いDRAM
回路と、高速動作に対する優先度の高いDRAM回路とでワ
ード線駆動電位発生回路の構成を異なるものにして、同
一半導体チップ上で異なる性能のDRAM回路を作ることが
可能となる。
【0149】なお、この実施の形態では、高速動作に対
する優先度の低い第2のDRAM回路13-2と、高速動作に対
する優先度の高い第1のDRAM回路13-1内のワード線駆動
電位発生回路29でそれぞれ負電位を発生させ、この負電
位の値を変えることで、メモリセル内のトランジスタの
遮断電流の値を変える場合について説明したが、高速動
作に対する優先度の高い第1のDRAM回路13-1では、負電
位の代わりに接地電位を図9中のワード線駆動回路22B
に供給するようにしてもよい。
する優先度の低い第2のDRAM回路13-2と、高速動作に対
する優先度の高い第1のDRAM回路13-1内のワード線駆動
電位発生回路29でそれぞれ負電位を発生させ、この負電
位の値を変えることで、メモリセル内のトランジスタの
遮断電流の値を変える場合について説明したが、高速動
作に対する優先度の高い第1のDRAM回路13-1では、負電
位の代わりに接地電位を図9中のワード線駆動回路22B
に供給するようにしてもよい。
【0150】このような場合、第1のDRAM回路13-1内の
ワード線駆動電位発生回路29には負電位を発生するため
の電位検出回路71、発振回路72及び負電位発生回路73を
設ける必要がなく、これを省略することができる。
ワード線駆動電位発生回路29には負電位を発生するため
の電位検出回路71、発振回路72及び負電位発生回路73を
設ける必要がなく、これを省略することができる。
【0151】(第7の実施の形態)次に、この発明の第
7の実施の形態について説明する。
7の実施の形態について説明する。
【0152】この第7の実施の形態のDRAM混載ロジック
LSIの概略的な構成は図1と同様であり、図1中の第1
及び第2のDRAM回路13-1、13-2の内部構成も図2と同様
なのでこれらの説明は省略する。また、第1及び第2の
DRAM回路13-1、13-2のメモリセルアレイ内に設けられた
メモリセルは図3に示す場合と同様に構成されている。
LSIの概略的な構成は図1と同様であり、図1中の第1
及び第2のDRAM回路13-1、13-2の内部構成も図2と同様
なのでこれらの説明は省略する。また、第1及び第2の
DRAM回路13-1、13-2のメモリセルアレイ内に設けられた
メモリセルは図3に示す場合と同様に構成されている。
【0153】図3に示すように、メモリセルMCはNチ
ャネル型のMOSトランジスタからなるトランスファトラ
ンジスタTTと容量素子Cとから構成されている。そし
て、第1、第2のDRAM回路13-1、13-2ではそれぞれ、複
数のメモリセルMCは同一電位に設定される複数のp型
ウェル領域内に形成されている。
ャネル型のMOSトランジスタからなるトランスファトラ
ンジスタTTと容量素子Cとから構成されている。そし
て、第1、第2のDRAM回路13-1、13-2ではそれぞれ、複
数のメモリセルMCは同一電位に設定される複数のp型
ウェル領域内に形成されている。
【0154】DRAM回路では、一般に、リーク電流による
データ保持特性の悪化を避けるために、メモリセルが形
成されているp型ウェル領域を負電位にバイアスする方
法が取られている。そして、メモリセルを構成するトラ
ンスファトランジスタの駆動電流を上げる優先度が高い
場合にはこの負バイアスの絶対値を小さくした方が望ま
しい。ただし、p型ウェル領域に印加する負電位の絶対
値を小さくすると、トランスファトランジスタの遮断電
流は大きくなってしまう。このため、高速動作に対する
優先度が低い場合にはp型ウェル領域に印加する負電位
の絶対値を小さくすることは望ましくない。
データ保持特性の悪化を避けるために、メモリセルが形
成されているp型ウェル領域を負電位にバイアスする方
法が取られている。そして、メモリセルを構成するトラ
ンスファトランジスタの駆動電流を上げる優先度が高い
場合にはこの負バイアスの絶対値を小さくした方が望ま
しい。ただし、p型ウェル領域に印加する負電位の絶対
値を小さくすると、トランスファトランジスタの遮断電
流は大きくなってしまう。このため、高速動作に対する
優先度が低い場合にはp型ウェル領域に印加する負電位
の絶対値を小さくすることは望ましくない。
【0155】そこで、この第7の実施の形態では、高速
動作に対する優先度が低い第2のDRAM回路13-2と比べ、
高速動作を必要とする第1のDRAM回路13-1側のウェル電
位発生回路30で発生される負極性のウェル電位VWELLの
絶対値を小さくし、高速動作を必要とする第1のDRAM回
路13-1内のメモリセルを構成するMOSトランジスタのオ
ン電流が大きくなるようにしている。
動作に対する優先度が低い第2のDRAM回路13-2と比べ、
高速動作を必要とする第1のDRAM回路13-1側のウェル電
位発生回路30で発生される負極性のウェル電位VWELLの
絶対値を小さくし、高速動作を必要とする第1のDRAM回
路13-1内のメモリセルを構成するMOSトランジスタのオ
ン電流が大きくなるようにしている。
【0156】図13は、図2の回路からウェル電位発生
回路30及びこのウェル電位発生回路30で発生されるウェ
ル電位VWELLが供給されるメモリセルアレイ21のp型ウ
ェル領域32を抽出して示したものである。
回路30及びこのウェル電位発生回路30で発生されるウェ
ル電位VWELLが供給されるメモリセルアレイ21のp型ウ
ェル領域32を抽出して示したものである。
【0157】第1、第2のDRAM回路13-1、13-2内のそれ
ぞれ複数のp型ウェル領域32は、個々のDRAM回路内では
電気的に接続され、異なるDRAM回路相互では電気的に分
離されるので、個々のDRAM回路毎にそれぞれ複数のp型
ウェル領域32に対して独立にウェル電位VWELLを供給す
ることができる。
ぞれ複数のp型ウェル領域32は、個々のDRAM回路内では
電気的に接続され、異なるDRAM回路相互では電気的に分
離されるので、個々のDRAM回路毎にそれぞれ複数のp型
ウェル領域32に対して独立にウェル電位VWELLを供給す
ることができる。
【0158】ているので、両p型ウェル領域32に対して
独立にウェル電位VWELLを供給することができる。
独立にウェル電位VWELLを供給することができる。
【0159】そこで、高速動作を必要とする第1のDRAM
回路13-1側のウェル電位発生回路30で発生される負極性
のウェル電位VWELLの絶対値を小さくし、高速動作に対
する優先度が低い第2のDRAM回路13-2側のウェル電位発
生回路30で発生される負極性のウェル電位VWELLの絶対
値を大きくする。
回路13-1側のウェル電位発生回路30で発生される負極性
のウェル電位VWELLの絶対値を小さくし、高速動作に対
する優先度が低い第2のDRAM回路13-2側のウェル電位発
生回路30で発生される負極性のウェル電位VWELLの絶対
値を大きくする。
【0160】図14(a)、(b)は、第1、第2のDR
AM回路13-1、13-2内のウェル電位発生回路30の詳細な構
成を示すブロック図である。
AM回路13-1、13-2内のウェル電位発生回路30の詳細な構
成を示すブロック図である。
【0161】図14(a)に示す第1のDRAM回路13-1側
のウェル電位発生回路30は、発生された電位VWLL1を基
準電位Vref21と比較し、その比較結果に応じた信号を
出力する電位検出回路81と、この電位検出回路81の出力
信号に応じた周波数の信号を出力する発振回路82と、こ
の発振回路82の出力信号が供給されるチャージポンプ型
の負電位発生回路83とから構成されている。
のウェル電位発生回路30は、発生された電位VWLL1を基
準電位Vref21と比較し、その比較結果に応じた信号を
出力する電位検出回路81と、この電位検出回路81の出力
信号に応じた周波数の信号を出力する発振回路82と、こ
の発振回路82の出力信号が供給されるチャージポンプ型
の負電位発生回路83とから構成されている。
【0162】図14(b)に示す第2のDRAM回路13-2側
のウェル電位発生回路30は、基準電位Vref21とは異な
る値の基準電位Vref22が電位検出回路81に入力される
点のみが異なり、その他は第1のDRAM回路13-1内のウェ
ル電位発生回路30と同じなので、その説明は省略する。
のウェル電位発生回路30は、基準電位Vref21とは異な
る値の基準電位Vref22が電位検出回路81に入力される
点のみが異なり、その他は第1のDRAM回路13-1内のウェ
ル電位発生回路30と同じなので、その説明は省略する。
【0163】ここで、電位検出回路81に入力される基準
電位Vrefの値を変えることで負電位発生回路83から出
力される負電位VWELLの値を変えることができ、|VWE
LL1|<|VWELL2|の関係を満足する負電位VEE1、VE
E2を発生させることができる。
電位Vrefの値を変えることで負電位発生回路83から出
力される負電位VWELLの値を変えることができ、|VWE
LL1|<|VWELL2|の関係を満足する負電位VEE1、VE
E2を発生させることができる。
【0164】なお、この場合にも、負電位発生回路83か
ら電位検出回路81にフィードバックされる負電位VWELL
の経路の途中に分圧回路を設け、図14A及び図14B
の回路で電圧の分圧比を互いに変えることで、電位検出
回路81に同じ値の基準電位Vrefを入力して負電位発生
回路83から異なる値の負電位VWELLを出力させることも
できる。
ら電位検出回路81にフィードバックされる負電位VWELL
の経路の途中に分圧回路を設け、図14A及び図14B
の回路で電圧の分圧比を互いに変えることで、電位検出
回路81に同じ値の基準電位Vrefを入力して負電位発生
回路83から異なる値の負電位VWELLを出力させることも
できる。
【0165】このように、第7の実施の形態では、ウェ
ル電位発生回路で発生され、メモリセルアレイのウェル
領域に供給される負電位の値を変えることで、高速動作
に対する優先度の低いDRAM回路と、高速動作に対する優
先度の高いDRAM回路とでウェル電位発生回路の構成を異
なるものにして、同一半導体チップ上で異なる性能のDR
AM回路を作ることが可能となる。
ル電位発生回路で発生され、メモリセルアレイのウェル
領域に供給される負電位の値を変えることで、高速動作
に対する優先度の低いDRAM回路と、高速動作に対する優
先度の高いDRAM回路とでウェル電位発生回路の構成を異
なるものにして、同一半導体チップ上で異なる性能のDR
AM回路を作ることが可能となる。
【0166】(第8の実施の形態)次に、この発明の第
8の実施の形態について説明する。
8の実施の形態について説明する。
【0167】この第8の実施の形態のDRAM混載ロジック
LSIの概略的な構成は図1と同様であり、図1中の第1
及び第2のDRAM回路13-1、13-2の内部構成も図2と同様
なのでこれらの説明は省略する。また、第1及び第2の
DRAM回路13-1、13-2のメモリセルアレイ内に設けられた
メモリセルは図3に示す場合と同様に構成されている。
LSIの概略的な構成は図1と同様であり、図1中の第1
及び第2のDRAM回路13-1、13-2の内部構成も図2と同様
なのでこれらの説明は省略する。また、第1及び第2の
DRAM回路13-1、13-2のメモリセルアレイ内に設けられた
メモリセルは図3に示す場合と同様に構成されている。
【0168】図3に示すように、DRAM回路内のメモリセ
ルはトランスファトランジスタTTと容量素子Cとから
構成され、トランスファトランジスタTTのドレイン拡
散層はビット線BLに接続されている。
ルはトランスファトランジスタTTと容量素子Cとから
構成され、トランスファトランジスタTTのドレイン拡
散層はビット線BLに接続されている。
【0169】ビット線BLの電位の振幅は、メモリセル
に格納される信号量や、メモリセルの信号を増幅するセ
ンスアンプの動作と密接な関係がある。例えば、メモリ
セルの記憶データを高速で読み書きしたいDRAM回路の場
合には、ビット線BLのハイレベル(高電位)をより高め
に設定し、高速で読み書きする優先度の低いDRAM回路の
場合には、ビット線BLのハイレベル(高電位)を低めに
設定すればよい。
に格納される信号量や、メモリセルの信号を増幅するセ
ンスアンプの動作と密接な関係がある。例えば、メモリ
セルの記憶データを高速で読み書きしたいDRAM回路の場
合には、ビット線BLのハイレベル(高電位)をより高め
に設定し、高速で読み書きする優先度の低いDRAM回路の
場合には、ビット線BLのハイレベル(高電位)を低めに
設定すればよい。
【0170】そこで、この第8の実施の形態では、高速
動作を必要とする第1のDRAM回路13-1側のビット線駆動
電位発生回路31で発生される正極性の電位VBLの値を大
きくし、第1のDRAM回路13-1内のビット線BLのハイレ
ベルをより高めに設定している。
動作を必要とする第1のDRAM回路13-1側のビット線駆動
電位発生回路31で発生される正極性の電位VBLの値を大
きくし、第1のDRAM回路13-1内のビット線BLのハイレ
ベルをより高めに設定している。
【0171】他方、高速で読み書きする優先度の低い第
2のDRAM回路13-2側のビット線のハイレベルを必要以上
に高くすることは、消費電流の増大を引き起こすことと
なり、望ましくない。従って、第2のDRAM回路13-2側の
ビット線駆動電位発生回路31で発生される正極性の電位
VBLの値は小さくする。
2のDRAM回路13-2側のビット線のハイレベルを必要以上
に高くすることは、消費電流の増大を引き起こすことと
なり、望ましくない。従って、第2のDRAM回路13-2側の
ビット線駆動電位発生回路31で発生される正極性の電位
VBLの値は小さくする。
【0172】図15は、図2の回路からビット線駆動電
位発生回路31及びこの回路31で発生されるビット線駆動
電位VBLが供給されるセンスアンプ(S/A)・カラム
セレクタ回路23を抽出して示したものである。
位発生回路31及びこの回路31で発生されるビット線駆動
電位VBLが供給されるセンスアンプ(S/A)・カラム
セレクタ回路23を抽出して示したものである。
【0173】センスアンプ(S/A)・カラムセレクタ
回路23は、ビット線駆動電位発生回路31で発生されるビ
ット線駆動電位VBLが供給されるセンスアンプドライバ
23Aと、このセンスアンプドライバ23Aから出力される
電位VBL及び接地電位が動作電位として供給されるセン
スアンプ23Bと、カラム選択を行うカラムセレクタ23C
とから構成されている。
回路23は、ビット線駆動電位発生回路31で発生されるビ
ット線駆動電位VBLが供給されるセンスアンプドライバ
23Aと、このセンスアンプドライバ23Aから出力される
電位VBL及び接地電位が動作電位として供給されるセン
スアンプ23Bと、カラム選択を行うカラムセレクタ23C
とから構成されている。
【0174】図16(a)、(b)は、第1、第2のDR
AM回路13-1、13-2内のビット線駆動電位発生回路31の詳
細な構成を示すブロック図である。
AM回路13-1、13-2内のビット線駆動電位発生回路31の詳
細な構成を示すブロック図である。
【0175】図16(a)に示す第1のDRAM回路13-1側
のビット線駆動電位発生回路31は、発生された電位VBL
を基準電位Vref31と比較し、その比較結果に応じた信
号を出力する電位検出回路91と、この電位検出回路91の
出力信号に応じて電源電位を降圧して電位VBLを出力す
る降圧回路92とから構成されている。
のビット線駆動電位発生回路31は、発生された電位VBL
を基準電位Vref31と比較し、その比較結果に応じた信
号を出力する電位検出回路91と、この電位検出回路91の
出力信号に応じて電源電位を降圧して電位VBLを出力す
る降圧回路92とから構成されている。
【0176】図16(b)に示す第2のDRAM回路13-2側
のビット線駆動電位発生回路31は、基準電位Vref31と
は異なる値の基準電位Vref32が電位検出回路91に入力
される点のみが異なり、その他は第1のDRAM回路13-1内
のビット線駆動電位発生回路31と同じなので、その説明
は省略する。
のビット線駆動電位発生回路31は、基準電位Vref31と
は異なる値の基準電位Vref32が電位検出回路91に入力
される点のみが異なり、その他は第1のDRAM回路13-1内
のビット線駆動電位発生回路31と同じなので、その説明
は省略する。
【0177】ここで、電位検出回路91に入力される基準
電位Vrefの値を変えることで降圧回路92から出力され
る電位VBLの値を変えることができ、VBL1>VBL2の関
係を満足するビット線駆動電位VBL1、VBL2を発生させ
ることができる。
電位Vrefの値を変えることで降圧回路92から出力され
る電位VBLの値を変えることができ、VBL1>VBL2の関
係を満足するビット線駆動電位VBL1、VBL2を発生させ
ることができる。
【0178】なお、この場合にも、降圧回路92から電位
検出回路91にフィードバックされるビット線駆動電位V
BLの経路の途中に分圧回路を設け、図16A及び図16
Bの回路で電圧の分圧比を互いに変えることで、電位検
出回路91に同じ値の基準電位Vrefを入力して降圧回路9
2から異なる値の電位VBLを出力させることもできる。
検出回路91にフィードバックされるビット線駆動電位V
BLの経路の途中に分圧回路を設け、図16A及び図16
Bの回路で電圧の分圧比を互いに変えることで、電位検
出回路91に同じ値の基準電位Vrefを入力して降圧回路9
2から異なる値の電位VBLを出力させることもできる。
【0179】このように、第8の実施の形態では、ビッ
ト線駆動電位発生回路で発生され、ビット線に供給され
る電位VBLの値を変えることで、高速動作に対する優先
度の低いDRAM回路と、高速動作に対する優先度の高いDR
AM回路とでビット線駆動電位発生回路の構成を異なるも
のにして、同一半導体チップ上で異なる性能のDRAM回路
を作ることが可能となる。
ト線駆動電位発生回路で発生され、ビット線に供給され
る電位VBLの値を変えることで、高速動作に対する優先
度の低いDRAM回路と、高速動作に対する優先度の高いDR
AM回路とでビット線駆動電位発生回路の構成を異なるも
のにして、同一半導体チップ上で異なる性能のDRAM回路
を作ることが可能となる。
【0180】(第9の実施の形態)次に、この発明の第
9の実施の形態について説明する。
9の実施の形態について説明する。
【0181】この第9の実施の形態のDRAM混載ロジック
LSIの概略的な構成は図1と同様であり、図1中の第1
及び第2のDRAM回路13-1、13-2の内部構成も図2と同様
なのでこれらの説明は省略する。また、第1及び第2の
DRAM回路13-1、13-2のメモリセルアレイ内に設けられた
メモリセルは、図3に示す場合と同様にトランスファト
ランジスタTTと容量素子Cとから構成されている。
LSIの概略的な構成は図1と同様であり、図1中の第1
及び第2のDRAM回路13-1、13-2の内部構成も図2と同様
なのでこれらの説明は省略する。また、第1及び第2の
DRAM回路13-1、13-2のメモリセルアレイ内に設けられた
メモリセルは、図3に示す場合と同様にトランスファト
ランジスタTTと容量素子Cとから構成されている。
【0182】ところで、単体デバイスとして用いられる
汎用DRAMの場合、メモリセルのドレイン拡散層とビット
線との接続に用いられるビット線コンタクトとして自己
整合型の拡散層コンタクトを用いることが一般的であ
る。自己整合型の拡散層コンタクトは、ゲート電極上に
酸化膜を形成し、この酸化膜をコンタクト形成用のマス
クとして用いて層間絶縁膜にコンタクホールを開口する
ことで形成される。
汎用DRAMの場合、メモリセルのドレイン拡散層とビット
線との接続に用いられるビット線コンタクトとして自己
整合型の拡散層コンタクトを用いることが一般的であ
る。自己整合型の拡散層コンタクトは、ゲート電極上に
酸化膜を形成し、この酸化膜をコンタクト形成用のマス
クとして用いて層間絶縁膜にコンタクホールを開口する
ことで形成される。
【0183】このように自己整合型の拡散層コンタクト
構造を有するトランジスタは汎用DRAMでは一般に使用さ
れているものであるが、ロジック回路では使用されな
い。すなわち、ロジックLSIでは、トランジスタの性能
向上のためにサリサイド構造を有するトランジスタを使
用することが一般的である。
構造を有するトランジスタは汎用DRAMでは一般に使用さ
れているものであるが、ロジック回路では使用されな
い。すなわち、ロジックLSIでは、トランジスタの性能
向上のためにサリサイド構造を有するトランジスタを使
用することが一般的である。
【0184】サリサイド構造のトランジスタはゲート電
極の抵抗を非常に低くすることができるので、高速性を
求める場合には望ましい。
極の抵抗を非常に低くすることができるので、高速性を
求める場合には望ましい。
【0185】しかし、サリサイド構造を有するトランジ
スタの製造工程は自己整合型拡散層コンタクト構造のト
ランジスタの製造工程とは相反するものであり、従来で
は自己整合型の拡散層コンタクト構造のトランジスタと
サリサイド構造のトランジスタの両方をDRAM回路のメモ
リセルに用いることはしていない。
スタの製造工程は自己整合型拡散層コンタクト構造のト
ランジスタの製造工程とは相反するものであり、従来で
は自己整合型の拡散層コンタクト構造のトランジスタと
サリサイド構造のトランジスタの両方をDRAM回路のメモ
リセルに用いることはしていない。
【0186】従って、DRAM回路内のメモリセルのビット
線コンタクトとして自己整合型の拡散層コンタクトを選
択すればメモリセルにはサリサイド構造のトランジスタ
は使えなくなり、逆にDRAM回路のメモリセルにサリサイ
ド構造のトランジスタを使用する場合には自己整合型の
拡散層コンタクトが使えなくなる。
線コンタクトとして自己整合型の拡散層コンタクトを選
択すればメモリセルにはサリサイド構造のトランジスタ
は使えなくなり、逆にDRAM回路のメモリセルにサリサイ
ド構造のトランジスタを使用する場合には自己整合型の
拡散層コンタクトが使えなくなる。
【0187】一方、後者の場合には、ゲート電極の抵抗
は高くなるが、自己整合コンタクトを使えることでマス
ク合せずれを考慮しなくてもすみ、結果としてメモリセ
ルのサイズを前者の場合より小さくすることができる。
は高くなるが、自己整合コンタクトを使えることでマス
ク合せずれを考慮しなくてもすみ、結果としてメモリセ
ルのサイズを前者の場合より小さくすることができる。
【0188】そこで、この第9の実施の形態では、高速
動作を必要とする第1のDRAM回路13-1側では、メモリセ
ル内のトランジスタとして、ゲート電極の低抵抗化によ
る高速性を達成することができるサリサイド構造のトラ
ンジスタを使用し、高速動作に対する優先度の低い第2
のDRAM回路13-2側では、メモリセル内のトランジスタと
して、自己整合型の拡散層コンタクトを有するトランジ
スタを使用する。
動作を必要とする第1のDRAM回路13-1側では、メモリセ
ル内のトランジスタとして、ゲート電極の低抵抗化によ
る高速性を達成することができるサリサイド構造のトラ
ンジスタを使用し、高速動作に対する優先度の低い第2
のDRAM回路13-2側では、メモリセル内のトランジスタと
して、自己整合型の拡散層コンタクトを有するトランジ
スタを使用する。
【0189】図17(a)は、第1のDRAM回路13-1側の
メモリセルでトランスファトランジスタ使用されるトラ
ンジスタの断面構造を示している。p型のウェル領域
(pウェル)52の表面には一対のトランスファトランジ
スタのソース拡散層となる一対のn型拡散層53aと、一
対のトランスファトランジスタの共通ドレイン拡散層と
なるn型拡散層53bとが形成される。上記一対のn型拡
散層53a及びn型拡散層53bそれぞれの表面には高融点
金属が導入されて金属シリサイド層110が形成される。
上記一対のn型拡散層53aの一方とn型拡散層53b相互
間のチャネル領域及び一対のn型拡散層53aの他方とn
型拡散層53b相互間のチャネル領域上には、ゲート絶縁
膜及び多結晶シリコン層からなるゲート電極54が形成さ
れる。そして、上記両ゲート電極54の多結晶シリコン層
の上部にも高融点金属が導入されて金属シリサイド層11
0が形成される。
メモリセルでトランスファトランジスタ使用されるトラ
ンジスタの断面構造を示している。p型のウェル領域
(pウェル)52の表面には一対のトランスファトランジ
スタのソース拡散層となる一対のn型拡散層53aと、一
対のトランスファトランジスタの共通ドレイン拡散層と
なるn型拡散層53bとが形成される。上記一対のn型拡
散層53a及びn型拡散層53bそれぞれの表面には高融点
金属が導入されて金属シリサイド層110が形成される。
上記一対のn型拡散層53aの一方とn型拡散層53b相互
間のチャネル領域及び一対のn型拡散層53aの他方とn
型拡散層53b相互間のチャネル領域上には、ゲート絶縁
膜及び多結晶シリコン層からなるゲート電極54が形成さ
れる。そして、上記両ゲート電極54の多結晶シリコン層
の上部にも高融点金属が導入されて金属シリサイド層11
0が形成される。
【0190】さらに全面に層間絶縁膜111が形成され、
この層間絶縁膜111に対し、コンタクト形成用のマスク
を用いてn型拡散層53bに通じるコンタクトホール112
が形成され、このコンタクトホール112を導電膜で埋め
ることによりビット線コンタクト113が形成される。こ
のビット線コンタクト113は、層間絶縁膜111に形成され
るビット線BLと電気的に接続される。
この層間絶縁膜111に対し、コンタクト形成用のマスク
を用いてn型拡散層53bに通じるコンタクトホール112
が形成され、このコンタクトホール112を導電膜で埋め
ることによりビット線コンタクト113が形成される。こ
のビット線コンタクト113は、層間絶縁膜111に形成され
るビット線BLと電気的に接続される。
【0191】このように、ソース、ドレイン拡散層上及
びゲート電極上に金属シリサイド層が形成された構成の
トランジスタはサリサイド構造のトランジスタと称さ
れ、ゲート電極の抵抗を非常に低くすることができるの
で、高速性を達成することができる。
びゲート電極上に金属シリサイド層が形成された構成の
トランジスタはサリサイド構造のトランジスタと称さ
れ、ゲート電極の抵抗を非常に低くすることができるの
で、高速性を達成することができる。
【0192】図17(b)は、第2のDRAM回路13-1側の
メモリセルでトランスファトランジスタ使用されるトラ
ンジスタの断面構造を示している。なお、図17(b)
において図17(a)と対応する箇所には同じ符号を付
してその説明は省略し、図17(a)と異なる点のみを
説明する。
メモリセルでトランスファトランジスタ使用されるトラ
ンジスタの断面構造を示している。なお、図17(b)
において図17(a)と対応する箇所には同じ符号を付
してその説明は省略し、図17(a)と異なる点のみを
説明する。
【0193】この場合、一対のn型拡散層53a及びn型
拡散層53bそれぞれの表面及びゲート電極54の多結晶シ
リコン層の上部には、図17(a)に示すような金属シ
リサイド層110は形成されない。
拡散層53bそれぞれの表面及びゲート電極54の多結晶シ
リコン層の上部には、図17(a)に示すような金属シ
リサイド層110は形成されない。
【0194】そして、各ゲート電極54の側壁に側壁絶縁
膜114が形成され、さらに全面に形成された層間絶縁膜1
11に対し、上記側壁絶縁膜114をマスクとして用いて、
n型拡散層53bに通じるコンタクトホール112が自己整
合的に形成され、このコンタクトホール112を導電膜で
埋めることによりビット線コンタクト113が形成され
る。
膜114が形成され、さらに全面に形成された層間絶縁膜1
11に対し、上記側壁絶縁膜114をマスクとして用いて、
n型拡散層53bに通じるコンタクトホール112が自己整
合的に形成され、このコンタクトホール112を導電膜で
埋めることによりビット線コンタクト113が形成され
る。
【0195】このように、共通ドレイン拡散層53bに対
して自己整合構造のコンタクト(ビット線コンタクト11
3)が形成されたトランジスタは、共通ドレイン拡散層5
3bに対するコンタクトを形成する際の合せずれを考慮
する必要がないので、図17(a)のものと比べてトラ
ンジスタのサイズを縮小することができ、高速動作より
も集積度を高めることができる。
して自己整合構造のコンタクト(ビット線コンタクト11
3)が形成されたトランジスタは、共通ドレイン拡散層5
3bに対するコンタクトを形成する際の合せずれを考慮
する必要がないので、図17(a)のものと比べてトラ
ンジスタのサイズを縮小することができ、高速動作より
も集積度を高めることができる。
【0196】このように、第9の実施の形態では、一方
のDRAM回路では自己整合構造のコンタクトを有するトラ
ンジスタを用い、他方のDRAM回路では自己整合構造のコ
ンタクトを有しないトランジスタを用いる構成、あるい
は一方のDRAM回路ではゲート電極がサリサイド構造を有
するトランジスタを用い、他方のDRAM回路ではサリサイ
ド構造を有しないトランジスタを用いる構成とすること
で、高速動作に対する優先度の低いDRAM回路と、高速動
作に対する優先度の高いDRAM回路とでメモリセル内のト
ランジスタの構成を異なるものにして、同一半導体チッ
プ上で異なる性能のDRAM回路を作ることが可能となる。
のDRAM回路では自己整合構造のコンタクトを有するトラ
ンジスタを用い、他方のDRAM回路では自己整合構造のコ
ンタクトを有しないトランジスタを用いる構成、あるい
は一方のDRAM回路ではゲート電極がサリサイド構造を有
するトランジスタを用い、他方のDRAM回路ではサリサイ
ド構造を有しないトランジスタを用いる構成とすること
で、高速動作に対する優先度の低いDRAM回路と、高速動
作に対する優先度の高いDRAM回路とでメモリセル内のト
ランジスタの構成を異なるものにして、同一半導体チッ
プ上で異なる性能のDRAM回路を作ることが可能となる。
【0197】(第10の実施の形態)次に、この発明の
第10の実施の形態について説明する。
第10の実施の形態について説明する。
【0198】この第10の実施の形態のDRAM混載ロジッ
クLSIの概略的な構成は図1と同様であり、図1中の第
1及び第2のDRAM回路13-1、13-2の内部構成も図2と同
様なのでこれらの説明は省略する。また、第1及び第2
のDRAM回路13-1、13-2のメモリセルアレイ内に設けられ
たメモリセルは、図3に示す場合と同様にトランスファ
トランジスタTTと容量素子Cとから構成されている。
クLSIの概略的な構成は図1と同様であり、図1中の第
1及び第2のDRAM回路13-1、13-2の内部構成も図2と同
様なのでこれらの説明は省略する。また、第1及び第2
のDRAM回路13-1、13-2のメモリセルアレイ内に設けられ
たメモリセルは、図3に示す場合と同様にトランスファ
トランジスタTTと容量素子Cとから構成されている。
【0199】一般にDRAM回路のメモリセルアレイでは、
ビット線に多数のメモリセルが接続され、ワード線にも
多数のメモリセルが接続される。高速動作を優先させた
い場合には1つのビット線に接続するメモリセルの総数
を減らすことや、1つのワード線に接続するメモリセル
の総数を減らすことが望ましい。
ビット線に多数のメモリセルが接続され、ワード線にも
多数のメモリセルが接続される。高速動作を優先させた
い場合には1つのビット線に接続するメモリセルの総数
を減らすことや、1つのワード線に接続するメモリセル
の総数を減らすことが望ましい。
【0200】1ビット線当たりのメモリセルの数を減ら
せば、ビット線に寄生する容量を小さくすることがで
き、ビット線の充放電時間を短くすることができて高速
動作には有効である。同様に、1ワード線当たりのメモ
リセルの数を減らせば、ワード線に寄生する容量を小さ
くすることができ、ワード線の充放電を急峻に行うこと
が可能になって、高速動作には有効である。
せば、ビット線に寄生する容量を小さくすることがで
き、ビット線の充放電時間を短くすることができて高速
動作には有効である。同様に、1ワード線当たりのメモ
リセルの数を減らせば、ワード線に寄生する容量を小さ
くすることができ、ワード線の充放電を急峻に行うこと
が可能になって、高速動作には有効である。
【0201】しかしながら、1ビット線当たり、または
1ワード線当たりのメモリセルの総数を減らすことは、
メモリセルアレイを細かな複数のメモリブロックに分割
することを意味し、これに伴ってセンスアンプやロウデ
コーダの占める面積が増大する。
1ワード線当たりのメモリセルの総数を減らすことは、
メモリセルアレイを細かな複数のメモリブロックに分割
することを意味し、これに伴ってセンスアンプやロウデ
コーダの占める面積が増大する。
【0202】従って、1ビット線当たり、または1ワー
ド線当たりのメモリセルの総数を減らすことは高速動作
にとっては望ましいが、DRAM回路の面積が増大してしま
うので、高速動作に対する優先度の低いDRAM回路のメモ
リセルアレイの分割ブロック数も同様に多くしたのでは
面積増大が許容できなくなってしまう。
ド線当たりのメモリセルの総数を減らすことは高速動作
にとっては望ましいが、DRAM回路の面積が増大してしま
うので、高速動作に対する優先度の低いDRAM回路のメモ
リセルアレイの分割ブロック数も同様に多くしたのでは
面積増大が許容できなくなってしまう。
【0203】そこで、この第10の実施の形態では、高
速動作を必要とする第1のDRAM回路13-1側のメモリセア
レイでは、高速動作に対する優先度の低い第2のDRAM回
路13-2のメモリセアレイと比べ、1ワード線に接続され
るメモリセルの総数を少なくすることで、ワード線の充
放電を急峻に行い、ワード線の選択動作の高速化を図る
ようにしている。
速動作を必要とする第1のDRAM回路13-1側のメモリセア
レイでは、高速動作に対する優先度の低い第2のDRAM回
路13-2のメモリセアレイと比べ、1ワード線に接続され
るメモリセルの総数を少なくすることで、ワード線の充
放電を急峻に行い、ワード線の選択動作の高速化を図る
ようにしている。
【0204】図18(a)、(b)は、第1、第2のDR
AM回路13-1、13-2のメモリセルアレイ21内の1つのメモ
リブロックの詳細な構成を示す回路図である。
AM回路13-1、13-2のメモリセルアレイ21内の1つのメモ
リブロックの詳細な構成を示す回路図である。
【0205】図18(a)に示す第1のDRAM回路13-1側
のメモリブロックでは、複数のワード線WL1〜WLn
と複数のビット線BL1〜BLmとが互いに交差するよ
うに設けられ、複数の各ワード線と複数の各ビット線と
の交点にはそれぞれメモリセルMCが接続されている。
のメモリブロックでは、複数のワード線WL1〜WLn
と複数のビット線BL1〜BLmとが互いに交差するよ
うに設けられ、複数の各ワード線と複数の各ビット線と
の交点にはそれぞれメモリセルMCが接続されている。
【0206】同様に、図18(b)に示す第2のDRAM回
路13-2側のメモリブロックでは、複数のワード線WL1
〜WLnと複数のビット線BL1〜BLqとが互いに交
差するように設けられ、複数の各ワード線と複数の各ビ
ット線との交点にはそれぞれメモリセルMCが接続され
ている。
路13-2側のメモリブロックでは、複数のワード線WL1
〜WLnと複数のビット線BL1〜BLqとが互いに交
差するように設けられ、複数の各ワード線と複数の各ビ
ット線との交点にはそれぞれメモリセルMCが接続され
ている。
【0207】ここで、第1のDRAM回路13-1側のメモリブ
ロック内のビット線の数mは、第2のDRAM回路13-2側の
メモリブロック内のビット線の数qよりも少なくなるよ
うにされている。すなわち、第1のDRAM回路13-1側のメ
モリブロック内の複数の各ワード線WLそれぞれに接続
されるメモリセルMCの総数mは、第2のDRAM回路13-2
側のメモリブロック内の複数の各ワード線WLそれぞれ
に接続されるメモリセルMCの総数qよりも少ない。
ロック内のビット線の数mは、第2のDRAM回路13-2側の
メモリブロック内のビット線の数qよりも少なくなるよ
うにされている。すなわち、第1のDRAM回路13-1側のメ
モリブロック内の複数の各ワード線WLそれぞれに接続
されるメモリセルMCの総数mは、第2のDRAM回路13-2
側のメモリブロック内の複数の各ワード線WLそれぞれ
に接続されるメモリセルMCの総数qよりも少ない。
【0208】このように、第10の実施の形態では、メ
モリセルアレイ内の複数の各ワード線に接続されるメモ
リセルの総数を第1、第2のDRAM回路で変えることで、
高速動作に対する優先度の低いDRAM回路と、高速動作に
対する優先度の高いDRAM回路とでメモリセルアレイの構
成を異なるものにして、同一半導体チップ上で異なる性
能のDRAM回路を作ることが可能となる。
モリセルアレイ内の複数の各ワード線に接続されるメモ
リセルの総数を第1、第2のDRAM回路で変えることで、
高速動作に対する優先度の低いDRAM回路と、高速動作に
対する優先度の高いDRAM回路とでメモリセルアレイの構
成を異なるものにして、同一半導体チップ上で異なる性
能のDRAM回路を作ることが可能となる。
【0209】(第11の実施の形態)次に、この発明の
第11の実施の形態について説明する。
第11の実施の形態について説明する。
【0210】上記第10の実施の形態では、メモリセル
アレイ内の複数の各ワード線に接続されるメモリセルの
総数を第1、第2のDRAM回路で変えることで、高速動作
に対する優先度の低いDRAM回路と、高速動作に対する優
先度の高いDRAM回路とを異なる構成ものとする場合につ
いて説明したが、この第11の実施の形態では、メモリ
セルアレイ内の複数の各ビット線に接続されるメモリセ
ルの総数を第1、第2のDRAM回路で変えることで、第
1、第2のDRAM回路におけるビット線の充放電時間を変
えるようにしたものである。
アレイ内の複数の各ワード線に接続されるメモリセルの
総数を第1、第2のDRAM回路で変えることで、高速動作
に対する優先度の低いDRAM回路と、高速動作に対する優
先度の高いDRAM回路とを異なる構成ものとする場合につ
いて説明したが、この第11の実施の形態では、メモリ
セルアレイ内の複数の各ビット線に接続されるメモリセ
ルの総数を第1、第2のDRAM回路で変えることで、第
1、第2のDRAM回路におけるビット線の充放電時間を変
えるようにしたものである。
【0211】図19(a)、(b)は、第1、第2のDR
AM回路13-1、13-2のメモリセルアレイ21内の1つのメモ
リブロックの詳細な構成を示す回路図である。
AM回路13-1、13-2のメモリセルアレイ21内の1つのメモ
リブロックの詳細な構成を示す回路図である。
【0212】図19(a)に示す第1のDRAM回路13-1側
のメモリブロックでは複数のワード線WL1〜WLrと
複数のビット線BL1〜BLmとが互いに交差するよう
に設けられ、複数の各ワード線と複数の各ビット線との
交点にはそれぞれメモリセルMCが接続されている。
のメモリブロックでは複数のワード線WL1〜WLrと
複数のビット線BL1〜BLmとが互いに交差するよう
に設けられ、複数の各ワード線と複数の各ビット線との
交点にはそれぞれメモリセルMCが接続されている。
【0213】同様に、図19(b)に示す第2のDRAM回
路13-2側のメモリブロックでは複数のワード線WL1〜
WLsと複数のビット線BL1〜BLmとが互いに交差
するように設けられ、複数の各ワード線と複数の各ビッ
ト線との交点にはそれぞれメモリセルMCが接続されて
いる。
路13-2側のメモリブロックでは複数のワード線WL1〜
WLsと複数のビット線BL1〜BLmとが互いに交差
するように設けられ、複数の各ワード線と複数の各ビッ
ト線との交点にはそれぞれメモリセルMCが接続されて
いる。
【0214】ここで、第1のDRAM回路13-1側のメモリブ
ロック内のワード線の数rは、第2のDRAM回路13-2側の
メモリブロック内のワード線の数sよりも少なくなるよ
うにされている。すなわち、第1のDRAM回路13-1側のメ
モリブロック内の複数の各ビット線BLそれぞれに接続
されるメモリセルMCの総数rは、第2のDRAM回路13-2
側のメモリブロック内の複数の各ビット線BLそれぞれ
に接続されるメモリセルMCの総数sよりも少ない。
ロック内のワード線の数rは、第2のDRAM回路13-2側の
メモリブロック内のワード線の数sよりも少なくなるよ
うにされている。すなわち、第1のDRAM回路13-1側のメ
モリブロック内の複数の各ビット線BLそれぞれに接続
されるメモリセルMCの総数rは、第2のDRAM回路13-2
側のメモリブロック内の複数の各ビット線BLそれぞれ
に接続されるメモリセルMCの総数sよりも少ない。
【0215】このように、第11の実施の形態では、メ
モリセルアレイ内の複数の各ビット線に接続されるメモ
リセルの総数を第1、第2のDRAM回路で変えることで、
高速動作に対する優先度の低いDRAM回路と、高速動作に
対する優先度の高いDRAM回路とでメモリセルアレイの構
成を異なるものにして、同一半導体チップ上で異なる性
能のDRAM回路を作ることが可能となる。
モリセルアレイ内の複数の各ビット線に接続されるメモ
リセルの総数を第1、第2のDRAM回路で変えることで、
高速動作に対する優先度の低いDRAM回路と、高速動作に
対する優先度の高いDRAM回路とでメモリセルアレイの構
成を異なるものにして、同一半導体チップ上で異なる性
能のDRAM回路を作ることが可能となる。
【0216】(第12の実施の形態)次に、この発明の
第12の実施の形態について説明する。
第12の実施の形態について説明する。
【0217】この第12の実施の形態のDRAM混載ロジッ
クLSIの概略的な構成は図1と同様であり、図1中の第
1及び第2のDRAM回路13-1、13-2の内部構成も図2と同
様なのでこれらの説明は省略する。また、第1及び第2
のDRAM回路13-1、13-2のメモリセルアレイ内に設けられ
たメモリセルは、図3に示す場合と同様にトランスファ
トランジスタTTと容量素子Cとから構成されている。
クLSIの概略的な構成は図1と同様であり、図1中の第
1及び第2のDRAM回路13-1、13-2の内部構成も図2と同
様なのでこれらの説明は省略する。また、第1及び第2
のDRAM回路13-1、13-2のメモリセルアレイ内に設けられ
たメモリセルは、図3に示す場合と同様にトランスファ
トランジスタTTと容量素子Cとから構成されている。
【0218】DRAM回路では、メモリセルアレイ内におい
て互いに隣接する2つのビット線相互間の容量結合によ
る干渉雑音の影響が無視できないものになってきてい
る。このため、ビット線を対線化するいわゆるビット線
ツイスト方式を用いて、干渉雑音の影響を低減化する方
法が知られている。
て互いに隣接する2つのビット線相互間の容量結合によ
る干渉雑音の影響が無視できないものになってきてい
る。このため、ビット線を対線化するいわゆるビット線
ツイスト方式を用いて、干渉雑音の影響を低減化する方
法が知られている。
【0219】このビット線ツイスト方式では、ビット線
間の干渉雑音の影響を小さくすることができるので、メ
モリセルからデータが読み出されてビット線電位が僅か
に変化た直後にセンスアンプでデータをセンスすること
でができる。つまり、センスアンプを早いタイミングで
動作させることができるので、高速化に望ましい手法で
はあるが、一対のビット線を交差させてツイストを行う
のに要する面積増を伴うので、ツイストを行うかどうか
は要求される性能に応じて選択することが望ましい。
間の干渉雑音の影響を小さくすることができるので、メ
モリセルからデータが読み出されてビット線電位が僅か
に変化た直後にセンスアンプでデータをセンスすること
でができる。つまり、センスアンプを早いタイミングで
動作させることができるので、高速化に望ましい手法で
はあるが、一対のビット線を交差させてツイストを行う
のに要する面積増を伴うので、ツイストを行うかどうか
は要求される性能に応じて選択することが望ましい。
【0220】そこで、この第12の実施の形態では、高
速動作を必要とする第1のDRAM回路13-1側のメモリセア
レイではビット線ツイスト構造のビット線を採用し、高
速動作に対する優先度の低い第2のDRAM回路13-2側のメ
モリセアレイではビット線ツイスト構造を有しないビッ
ト線を採用することで、高速動作を必要とする第1のDR
AM回路13-1側でセンスアンプの動作タイミングを早くし
て動作の高速化を図るようにしている。
速動作を必要とする第1のDRAM回路13-1側のメモリセア
レイではビット線ツイスト構造のビット線を採用し、高
速動作に対する優先度の低い第2のDRAM回路13-2側のメ
モリセアレイではビット線ツイスト構造を有しないビッ
ト線を採用することで、高速動作を必要とする第1のDR
AM回路13-1側でセンスアンプの動作タイミングを早くし
て動作の高速化を図るようにしている。
【0221】図20(a)、(b)は、この第12の実
施の形態における第1、第2のDRAM回路13-1、13-2のメ
モリセルアレイ21の構成を概略的に示す回路図である。
施の形態における第1、第2のDRAM回路13-1、13-2のメ
モリセルアレイ21の構成を概略的に示す回路図である。
【0222】図20(a)に示す第1のDRAM回路13-1側
のメモリセルアレイ21は、複数のビット線BLのうち互
いに隣接する各一対のBLが途中で互いに交差するよう
なビット線ツイスト構造を有する。
のメモリセルアレイ21は、複数のビット線BLのうち互
いに隣接する各一対のBLが途中で互いに交差するよう
なビット線ツイスト構造を有する。
【0223】図20(b)に示す第2のDRAM回路13-2側
のメモリセルアレイ21は、複数のビット線BLが交差す
ることなくそのまま並行するように配置されており、ビ
ット線ツイスト構造を有していない。
のメモリセルアレイ21は、複数のビット線BLが交差す
ることなくそのまま並行するように配置されており、ビ
ット線ツイスト構造を有していない。
【0224】このように、第12の実施の形態では、第
1、第2のDRAM回路内のメモリセルアレイ21でビット線
ツイスト構造を採用する、あるいは採用しないことで、
高速動作に対する優先度の高いDRAM回路と、高速動作に
対する優先度の低いDRAM回路とでメモリセルアレイの構
成を異なるものにして、同一半導体チップ上で異なる性
能のDRAM回路を作ることが可能となる。
1、第2のDRAM回路内のメモリセルアレイ21でビット線
ツイスト構造を採用する、あるいは採用しないことで、
高速動作に対する優先度の高いDRAM回路と、高速動作に
対する優先度の低いDRAM回路とでメモリセルアレイの構
成を異なるものにして、同一半導体チップ上で異なる性
能のDRAM回路を作ることが可能となる。
【0225】なお、上記第12の実施の形態の変形例と
して、図21(a)、(b)に示すように、第1、第2
のDRAM回路内のメモリセルアレイ21の両方で共にビット
線ツイスト構造を採用し、ビット線ツイストのやり方を
異ならせるようにしてもよい。
して、図21(a)、(b)に示すように、第1、第2
のDRAM回路内のメモリセルアレイ21の両方で共にビット
線ツイスト構造を採用し、ビット線ツイストのやり方を
異ならせるようにしてもよい。
【0226】すなわち、図21(a)に示すメモリセル
アレイ21では全てのビット線対でビット線ツイスト構造
を採用するようにしている。図21(b)に示すメモリ
セルアレイ21では一対のビット線対置きにビット線ツイ
スト構造を採用している。
アレイ21では全てのビット線対でビット線ツイスト構造
を採用するようにしている。図21(b)に示すメモリ
セルアレイ21では一対のビット線対置きにビット線ツイ
スト構造を採用している。
【0227】(第13の実施の形態)次に、この発明の
第13の実施の形態について説明する。
第13の実施の形態について説明する。
【0228】この第13の実施の形態のDRAM混載ロジッ
クLSIの概略的な構成は図1と同様であり、図1中の第
1及び第2のDRAM回路13-1、13-2の内部構成も図2と同
様なのでこれらの説明は省略する。また、第1及び第2
のDRAM回路13-1、13-2のメモリセルアレイ内に設けられ
たメモリセルは、図3に示す場合と同様にトランスファ
トランジスタTTと容量素子Cとから構成されている。
クLSIの概略的な構成は図1と同様であり、図1中の第
1及び第2のDRAM回路13-1、13-2の内部構成も図2と同
様なのでこれらの説明は省略する。また、第1及び第2
のDRAM回路13-1、13-2のメモリセルアレイ内に設けられ
たメモリセルは、図3に示す場合と同様にトランスファ
トランジスタTTと容量素子Cとから構成されている。
【0229】図2で説明したように、DRAM回路内には、
メモリセルアレイ21内のメモリセルの記憶データを所定
の周期でリフレッシュするために、リフレッシュタイマ
27とリフレッシュアドレスカウンタ28とからなるリフレ
ッシュ制御回路が設けられている。
メモリセルアレイ21内のメモリセルの記憶データを所定
の周期でリフレッシュするために、リフレッシュタイマ
27とリフレッシュアドレスカウンタ28とからなるリフレ
ッシュ制御回路が設けられている。
【0230】リフレッシュタイマ27は自動的に一定周期
のタイマ信号を発生し、リフレッシュアドレスカウンタ
28はこのタイマ信号をカウントすることでメモリセルア
レイ21のリフレッシュ用ロウアドレスを発生する。
のタイマ信号を発生し、リフレッシュアドレスカウンタ
28はこのタイマ信号をカウントすることでメモリセルア
レイ21のリフレッシュ用ロウアドレスを発生する。
【0231】このような構成により、外部から供給され
るアドレスによらずに、メモリセルアレイ21内の複数の
ワード線が順次選択されてリフレッシュ動作が行われ
る。
るアドレスによらずに、メモリセルアレイ21内の複数の
ワード線が順次選択されてリフレッシュ動作が行われ
る。
【0232】高速動作に対する優先度の高いDRAM回路で
は、メモリセルのデータ保持特性を犠牲にしてでも高速
動作させるようにしたいが、その場合には頻繁にリフレ
ッシュ動作を行わせる必要が生じる。従って、高速動作
に対する優先度の高いDRAM回路では、そのデータ保持特
性に合せて、リフレッシュタイマ27で自動的に発生され
るタイマ信号の周期を短く設定する。
は、メモリセルのデータ保持特性を犠牲にしてでも高速
動作させるようにしたいが、その場合には頻繁にリフレ
ッシュ動作を行わせる必要が生じる。従って、高速動作
に対する優先度の高いDRAM回路では、そのデータ保持特
性に合せて、リフレッシュタイマ27で自動的に発生され
るタイマ信号の周期を短く設定する。
【0233】そこで、この第13の実施の形態では、高
速動作を必要とする第1のDRAM回路13-1側のリフレッシ
ュタイマ27で発生されるタイマ信号の周期と、高速動作
に対する優先度の低い第2のDRAM回路13-2側のリフレッ
シュタイマ27で発生されるタイマ信号の周期とを異なる
ものにして、第2のDRAM回路13-2内のメモリセルアレイ
21におけるリフレッシュ動作の周期と比べて、第1のDR
AM回路13-1内のメモリセルアレイ21におけるリフレッシ
ュ動作の周期が短くなるようにしている。
速動作を必要とする第1のDRAM回路13-1側のリフレッシ
ュタイマ27で発生されるタイマ信号の周期と、高速動作
に対する優先度の低い第2のDRAM回路13-2側のリフレッ
シュタイマ27で発生されるタイマ信号の周期とを異なる
ものにして、第2のDRAM回路13-2内のメモリセルアレイ
21におけるリフレッシュ動作の周期と比べて、第1のDR
AM回路13-1内のメモリセルアレイ21におけるリフレッシ
ュ動作の周期が短くなるようにしている。
【0234】このような構成とすることで、高速動作を
必要とする第1のDRAM回路13-1でリフレッシュ動作が高
速に行われる。
必要とする第1のDRAM回路13-1でリフレッシュ動作が高
速に行われる。
【0235】すなわち、第13の実施の形態では、第
1、第2のDRAM回路内のリフレッシュタイマの周期を変
えることで、高速動作に対する優先度の高いDRAM回路
と、高速動作に対する優先度の低いDRAM回路とで構成を
異なるものにして、同一半導体チップ上で異なる性能の
DRAM回路を作ることが可能となる。
1、第2のDRAM回路内のリフレッシュタイマの周期を変
えることで、高速動作に対する優先度の高いDRAM回路
と、高速動作に対する優先度の低いDRAM回路とで構成を
異なるものにして、同一半導体チップ上で異なる性能の
DRAM回路を作ることが可能となる。
【0236】(第14の実施の形態)次に、この発明の
第14の実施の形態について説明する。
第14の実施の形態について説明する。
【0237】上記第1ないし第13の実施の形態では、
いずれも場合にも、第1、第2のDRAM回路のうち一方が
高速動作に対する優先度が高く、これに対応してDRAM回
路がそのように構成されている。そこで、この高速動作
に対する優先度が高い構成を有するDRAM回路において制
御信号による動作タイミングを詰めることにより、ラン
ダムアクセスタイムを短くすることができる。
いずれも場合にも、第1、第2のDRAM回路のうち一方が
高速動作に対する優先度が高く、これに対応してDRAM回
路がそのように構成されている。そこで、この高速動作
に対する優先度が高い構成を有するDRAM回路において制
御信号による動作タイミングを詰めることにより、ラン
ダムアクセスタイムを短くすることができる。
【0238】他方、高速動作に対する優先度が低いDRAM
回路では、高速動作に対する優先度が高いDRAM回路より
も制御信号による動作タイミングを広げることで、ラン
ダムアクセスタイムはより長くなる。
回路では、高速動作に対する優先度が高いDRAM回路より
も制御信号による動作タイミングを広げることで、ラン
ダムアクセスタイムはより長くなる。
【0239】なお、この発明は、上記各実施の形態に限
定されるものではなく、実施段階ではその要旨を逸脱し
ない範囲で種々に変形することが可能である。
定されるものではなく、実施段階ではその要旨を逸脱し
ない範囲で種々に変形することが可能である。
【0240】例えば、上記各実施の形態では、複数個の
メモリ回路の一例として第1、第2のDRAM回路がそれぞ
れ1個づつ半導体チップ上に集積されている場合を説明
したが、これは2個以上のDRAM回路がそれぞれ1個づつ
あるいは2個以上づつ半導体チップ上に集積されていて
もよいことはもちろんである。また、メモリ回路とし
て、DRAM回路の他に、SRAM回路、フラッシュメモリなど
の不揮発性メモリ回路、強誘電体メモリ回路、マグネテ
ィックメモリ回路のいずれかを設けるようにしてよい。
メモリ回路の一例として第1、第2のDRAM回路がそれぞ
れ1個づつ半導体チップ上に集積されている場合を説明
したが、これは2個以上のDRAM回路がそれぞれ1個づつ
あるいは2個以上づつ半導体チップ上に集積されていて
もよいことはもちろんである。また、メモリ回路とし
て、DRAM回路の他に、SRAM回路、フラッシュメモリなど
の不揮発性メモリ回路、強誘電体メモリ回路、マグネテ
ィックメモリ回路のいずれかを設けるようにしてよい。
【0241】なお、上記実施の形態の中には製造コスト
の増加を伴うものもあるが、本発明を適用することによ
って従来実現できなかった性能の向上を図ることが可能
となるので、それにより生み出される新たな価値が大き
いような用途に対しては極めて有効なものとなる。とり
わけ、今後は大規模なシステムを1チップ化することが
従来以上に進むことが予想されるので、本発明は今後の
メモリ混載LSIにとって有効なものとなる。
の増加を伴うものもあるが、本発明を適用することによ
って従来実現できなかった性能の向上を図ることが可能
となるので、それにより生み出される新たな価値が大き
いような用途に対しては極めて有効なものとなる。とり
わけ、今後は大規模なシステムを1チップ化することが
従来以上に進むことが予想されるので、本発明は今後の
メモリ混載LSIにとって有効なものとなる。
【0242】
【発明の効果】以上説明したように、この発明によれ
ば、要求される種々の性能を満足することができるメモ
リ混載の半導体集積回路を提供することができる。
ば、要求される種々の性能を満足することができるメモ
リ混載の半導体集積回路を提供することができる。
【図1】この発明の第1の実施の形態に係るメモリ混載
ロジックLSIの概略的な構成を示すブロック図。
ロジックLSIの概略的な構成を示すブロック図。
【図2】図1中の第1及び第2のDRAM回路の内部構成を
示すブロック図。
示すブロック図。
【図3】図2中のメモリセルアレイの1個のメモリセル
を抜き出して示す回路図。
を抜き出して示す回路図。
【図4】図1中の第1及び第2のDRAM回路に設けられる
チャネル長の異なる2種類のトランスファトランジスタ
の平面図。
チャネル長の異なる2種類のトランスファトランジスタ
の平面図。
【図5】図1中の第1及び第2のDRAM回路に設けられる
チャネル幅の異なる2種類のトランスファトランジスタ
の平面図。
チャネル幅の異なる2種類のトランスファトランジスタ
の平面図。
【図6】図1中の第1及び第2のDRAM回路に設けられる
絶縁膜の膜厚が異なる2種類のトランスファトランジス
タの断面図。
絶縁膜の膜厚が異なる2種類のトランスファトランジス
タの断面図。
【図7】図1中の第1及び第2のDRAM回路に設けられる
チャネル領域の不純物濃度が異なる2種類のトランスフ
ァトランジスタの断面図。
チャネル領域の不純物濃度が異なる2種類のトランスフ
ァトランジスタの断面図。
【図8】この発明の第3の実施の形態に係るメモリ混載
ロジックLSIに設けられるビット線コンタクトのサイズ
が異なる2種類のトランスファトランジスタの平面図。
ロジックLSIに設けられるビット線コンタクトのサイズ
が異なる2種類のトランスファトランジスタの平面図。
【図9】この発明の第4の実施の形態に係るメモリ混載
ロジックLSIに設けられるメモリセル全体の断面構造の
一例を示す図。
ロジックLSIに設けられるメモリセル全体の断面構造の
一例を示す図。
【図10】この発明の第5の実施の形態に係るメモリ混
載ロジックLSIに設けられるロウ系制御回路を抽出して
示すブロック図。
載ロジックLSIに設けられるロウ系制御回路を抽出して
示すブロック図。
【図11】上記第5の実施の形態に係るメモリ混載ロジ
ックLSIに設けられる第1、第2のDRAM回路内の2種類
のワード線駆動電位発生回路の一部の回路構成を示すブ
ロック図。
ックLSIに設けられる第1、第2のDRAM回路内の2種類
のワード線駆動電位発生回路の一部の回路構成を示すブ
ロック図。
【図12】この発明の第6の実施の形態に係るメモリ混
載ロジックLSIに設けられる第1、第2のDRAM回路内の
2種類のワード線駆動電位発生回路の一部の回路構成を
示すブロック図。
載ロジックLSIに設けられる第1、第2のDRAM回路内の
2種類のワード線駆動電位発生回路の一部の回路構成を
示すブロック図。
【図13】この発明の第7の実施の形態に係るメモリ混
載ロジックLSIに設けられるウェル電位発生回路とp型
ウェル領域を抽出して示すブロック図。
載ロジックLSIに設けられるウェル電位発生回路とp型
ウェル領域を抽出して示すブロック図。
【図14】上記第7の実施の形態に係るメモリ混載ロジ
ックLSIに設けられる第1、第2のDRAM回路内の2種類
のウェル電位発生回路の構成を示すブロック図。
ックLSIに設けられる第1、第2のDRAM回路内の2種類
のウェル電位発生回路の構成を示すブロック図。
【図15】この発明の第8の実施の形態に係るメモリ混
載ロジックLSIに設けられるビット線駆動電位発生回路
とセンスアンプ・カラムセレクタ回路を抽出して示すブ
ロック図。
載ロジックLSIに設けられるビット線駆動電位発生回路
とセンスアンプ・カラムセレクタ回路を抽出して示すブ
ロック図。
【図16】上記第8の実施の形態に係るメモリ混載ロジ
ックLSIに設けられる第1、第2のDRAM回路内の2種類
のビット線駆動電位発生回路の構成を示すブロック図。
ックLSIに設けられる第1、第2のDRAM回路内の2種類
のビット線駆動電位発生回路の構成を示すブロック図。
【図17】この発明の第9の実施の形態に係るメモリ混
載ロジックLSIに設けられる第1、第2のDRAM回路内の
メモリセルでトランスファトランジスタとして使用され
る2種類のトランジスタの断面図。
載ロジックLSIに設けられる第1、第2のDRAM回路内の
メモリセルでトランスファトランジスタとして使用され
る2種類のトランジスタの断面図。
【図18】この発明の第10の実施の形態に係るメモリ
混載ロジックLSIに設けられる第1、第2のDRAM回路内
の2種類のメモリセルアレイの回路図。
混載ロジックLSIに設けられる第1、第2のDRAM回路内
の2種類のメモリセルアレイの回路図。
【図19】この発明の第11の実施の形態に係るメモリ
混載ロジックLSIに設けられる第1、第2のDRAM回路内
の2種類のメモリセルアレイの回路図。
混載ロジックLSIに設けられる第1、第2のDRAM回路内
の2種類のメモリセルアレイの回路図。
【図20】この発明の第12の実施の形態に係るメモリ
混載ロジックLSIに設けられる第1、第2のDRAM回路内
の2種類のメモリセルアレイの回路図。
混載ロジックLSIに設けられる第1、第2のDRAM回路内
の2種類のメモリセルアレイの回路図。
【図21】上記第12の実施の形態の変形例に係るメモ
リ混載ロジックLSIに設けられる2種類のメモリセルア
レイの回路図。
リ混載ロジックLSIに設けられる2種類のメモリセルア
レイの回路図。
11…半導体チップ、13-1…第1のDRAM回路、13-2…第2
のDRAM回路、21…メモリセルアレイ、22…ロウデコー
ダ、22A…デコード回路、22B…ワード線駆動回路、23
…センスアンプ(S/A)・カラムセレクタ回路、23A
…センスアンプドライバ、23B…センスアンプ、23C…
カラムセレクタ、24…アドレスバッファ、25…カラムデ
コーダ、26…I/Oバッファ、27…リフレッシュタイ
マ、28…リフレッシュアドレスカウンタ、29…ワード線
駆動電位発生回路、30…ウェル電位発生回路、31…ビッ
ト線駆動電位発生回路、32…p型ウェル領域、41…ゲー
ト絶縁膜、42…ゲート導体層、43…チャネル領域、51…
n型の基板、52…p型のウェル領域(pウェル)、53…
n型拡散層、54…ゲート電極、55…トレンチ、56…キャ
パシタ用の絶縁膜、57…分離用の絶縁膜、58…ストレー
ジ用の導電膜、59…ストラップコンタクト層、61…電位
検出回路、62…発振回路、63…昇圧回路、71…電位検出
回路、72…発振回路、73…負電位発生回路、81…電位検
出回路、82…発振回路、83…負電位発生回路、91…電位
検出回路、92…降圧回路、110…金属シリサイド層、111
…層間絶縁膜、112…コンタクトホール、113…ビット線
コンタクト、114…側壁絶縁膜TT…トランスファトラ
ンジスタ、C…容量素子、BL、BL1〜BLm、BL
1〜BLq…ビット線、WL、WL1〜WLn、WL1
〜WLr、WL1〜WLs…ワード線、S…ソース拡散
層、D…ドレイン拡散層、G…ゲート電極。
のDRAM回路、21…メモリセルアレイ、22…ロウデコー
ダ、22A…デコード回路、22B…ワード線駆動回路、23
…センスアンプ(S/A)・カラムセレクタ回路、23A
…センスアンプドライバ、23B…センスアンプ、23C…
カラムセレクタ、24…アドレスバッファ、25…カラムデ
コーダ、26…I/Oバッファ、27…リフレッシュタイ
マ、28…リフレッシュアドレスカウンタ、29…ワード線
駆動電位発生回路、30…ウェル電位発生回路、31…ビッ
ト線駆動電位発生回路、32…p型ウェル領域、41…ゲー
ト絶縁膜、42…ゲート導体層、43…チャネル領域、51…
n型の基板、52…p型のウェル領域(pウェル)、53…
n型拡散層、54…ゲート電極、55…トレンチ、56…キャ
パシタ用の絶縁膜、57…分離用の絶縁膜、58…ストレー
ジ用の導電膜、59…ストラップコンタクト層、61…電位
検出回路、62…発振回路、63…昇圧回路、71…電位検出
回路、72…発振回路、73…負電位発生回路、81…電位検
出回路、82…発振回路、83…負電位発生回路、91…電位
検出回路、92…降圧回路、110…金属シリサイド層、111
…層間絶縁膜、112…コンタクトホール、113…ビット線
コンタクト、114…側壁絶縁膜TT…トランスファトラ
ンジスタ、C…容量素子、BL、BL1〜BLm、BL
1〜BLq…ビット線、WL、WL1〜WLn、WL1
〜WLr、WL1〜WLs…ワード線、S…ソース拡散
層、D…ドレイン拡散層、G…ゲート電極。
─────────────────────────────────────────────────────
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(51)Int.Cl.7 識別記号 FI テーマコート゛(参考)
H01L 21/8242 G11C 11/34 354G
27/088 362B
27/108 363L
Fターム(参考) 5F048 AB01 AB03 AB08 AC10 BA01
BB05 BB08 BB15 BB16 BB18
BD02 BD04 BE03 BF06 BF11
BF16
5F083 AD01 AD17 GA01 JA06 JA17
JA19 JA35 JA39 JA53 LA04
LA05 LA08 LA10 MA06 MA20
PR29 ZA12 ZA14
5M024 AA71 BB02 BB08 BB13 BB29
BB30 CC22 EE23 EE29 FF02
FF03 FF05 FF20 FF22 HH03
HH04 HH05 KK32 KK33 KK35
LL05 LL11 PP01 PP03 PP04
PP05
Claims (42)
- 【請求項1】 第1のMOSトランジスタを含む複数のメ
モリセルを有する第1のメモリセルアレイと、上記第1
のメモリセルアレイ内の上記複数のメモリセルを動作さ
せる際に使用される少なくとも1つの電位を発生する第
1の電位発生回路とを有し、半導体チップ上に形成され
た第1のメモリ回路と、 前記第1のMOSトランジスタと異なる特性を有する第2
のMOSトランジスタを含む複数のメモリセルを有する第
2のメモリセルアレイと、上記第2のメモリセルアレイ
内の上記複数のメモリセルを動作させる際に使用される
少なくとも1つの電位を発生する第2の電位発生回路と
を有し、前記半導体チップと同じ半導体チップ上に形成
された少なくとも1つの第2のメモリ回路とを具備した
ことを特徴とする半導体集積回路。 - 【請求項2】 それぞれのオン電流の値を異ならせるこ
とで前記第1、第2のMOSトランジスタが異なる特性を
有することを特徴とする請求項1記載の半導体集積回
路。 - 【請求項3】 それぞれのチャネル長を異ならせること
で前記第1、第2のMOSトランジスタはオン電流の値が
異なるように構成されていることを特徴とする請求項2
記載の半導体集積回路。 - 【請求項4】 それぞれのチャネル幅を異ならせること
で前記第1、第2のMOSトランジスタはオン電流の値が
異なるように構成されていることを特徴とする請求項2
記載の半導体集積回路。 - 【請求項5】 前記第1、第2のMOSトランジスタはそ
れぞれゲート絶縁膜を有する絶縁ゲート型トランジスタ
からなり、それぞれのゲート絶縁膜の膜厚を異ならせる
ことで前記第1、第2のMOSトランジスタはオン電流の
値が異なるように構成されていることを特徴とする請求
項2記載の半導体集積回路。 - 【請求項6】 前記第1、第2のMOSトランジスタはそ
れぞれ所定のしきい値電圧を有する絶縁ゲート型トラン
ジスタからなり、それぞれのしきい値電圧を異ならせる
ことで前記第1、第2のMOSトランジスタはオン電流の
値が異なるように構成されていることを特徴とする請求
項2記載の半導体集積回路。 - 【請求項7】 前記第1、第2のMOSトランジスタはそ
れぞれチャネル領域を有し、前記チャネル領域に含まれ
る不純物の濃度を異ならせることで、前記第1、第2の
MOSトランジスタのしきい値電圧が異なるように構成さ
れていることを特徴とする請求項6記載の半導体集積回
路。 - 【請求項8】 前記第1、第2のMOSトランジスタは、
遮断電流の値が異なることを特徴とする請求項1記載の
半導体集積回路。 - 【請求項9】 それぞれのチャネル長を異ならせること
で前記第1、第2のMOSトランジスタは遮断電流の値が
異なるように構成されていることを特徴とする請求項8
記載の半導体集積回路。 - 【請求項10】 それぞれのチャネル幅を異ならせるこ
とで前記第1、第2のMOSトランジスタは遮断電流の値
が異なるように構成されていることを特徴とする請求項
8記載の半導体集積回路。 - 【請求項11】 前記第1、第2のMOSトランジスタは
それぞれゲート絶縁膜を有する絶縁ゲート型トランジス
タからなり、それぞれのゲート絶縁膜の膜厚を異ならせ
ることで前記第1、第2のMOSトランジスタは遮断電流
の値が異なるように構成されていることを特徴とする請
求項8記載の半導体集積回路。 - 【請求項12】 前記第1、第2のMOSトランジスタは
それぞれ所定のしきい値電圧を有する絶縁ゲート型トラ
ンジスタからなり、それぞれのしきい値電圧を異ならせ
ることで前記第1、第2のMOSトランジスタは遮断電流
の値が異なるように構成されていることを特徴とする請
求項8記載の半導体集積回路。 - 【請求項13】 前記第1、第2のMOSトランジスタは
それぞれチャネル領域を有し、前記チャネル領域に含ま
れる不純物の濃度を異ならせることで、前記第1、第2
のMOSトランジスタのしきい値電圧が異なるように構成
されていることを特徴とする請求項12記載の半導体集
積回路。 - 【請求項14】 第1のMOSトランジスタと第1の容量
素子とからなる複数のメモリセルを有し、前記複数のメ
モリセルが第1のビット線に接続された第1のメモリセ
ルアレイと、上記第1のメモリセルアレイ内の上記複数
のメモリセルを動作させる際に使用される少なくとも1
つの電位を発生する第1の電位発生回路とを有し、半導
体チップ上に形成された第1のメモリ回路と、 第2のMOSトランジスタと第2の容量素子とからなる複
数のメモリセルを有し、前記複数のメモリセルが第2の
ビット線に接続され、前記第2の容量素子と前記第2の
ビット線との間の経路に存在する抵抗の値が前記第1の
メモリセルアレイ内の前記第1の容量素子と前記第1の
ビット線との間の経路に存在する抵抗の値とは異なるよ
うに構成された第2のメモリセルアレイと、上記第2の
メモリセルアレイ内の上記複数のメモリセルを動作させ
る際に使用される少なくとも1つの電位を発生する第2
の電位発生回路とを有し、前記半導体チップと同じ半導
体チップ上に形成された少なくとも1つの第2のメモリ
回路とを具備したことを特徴とする半導体集積回路。 - 【請求項15】 前記第1のメモリセルアレイ内の複数
の各メモリセルと前記第1のビット線とは第1のビット
線コンタクトにより接続され、 前記第2のメモリセルアレイ内の複数の各メモリセルと
前記第2のビット線とは第2のビット線コンタクトによ
り接続され、 上記第1のビット線コンタクトと第2のビット線コンタ
クトのサイズを異ならせることで、前記第2の容量素子
と前記第2のビット線との間の経路に存在する抵抗の値
が、前記第1のメモリセルアレイ内の前記第1の容量素
子と前記第1のビット線との間の経路に存在する抵抗の
値とは異なるように構成されていることを特徴とする請
求項14記載の半導体集積回路。 - 【請求項16】 第1のMOSトランジスタと第1の容量
素子とからなる複数のメモリセルを有する第1のメモリ
セルアレイと、上記第1のメモリセルアレイ内の上記複
数のメモリセルを動作させる際に使用される少なくとも
1つの電位を発生する第1の電位発生回路とを有し、半
導体チップ上に形成された第1のメモリ回路と、 第2のMOSトランジスタと前記第1の容量素子とは容量
が異なる第2の容量素子とからなる複数のメモリセルを
有する第2のメモリセルアレイと、上記第2のメモリセ
ルアレイ内の上記複数のメモリセルを動作させる際に使
用される少なくとも1つの電位を発生する第2の電位発
生回路とを有し、前記半導体チップと同じ半導体チップ
上に形成された少なくとも1つの第2のメモリ回路とを
具備したことを特徴とする半導体集積回路。 - 【請求項17】 前記第1、第2の容量素子はそれぞれ
一対の導電体層の間に絶縁膜を挟んだ構成を有し、前記
第1、第2の容量素子の前記絶縁膜の実効的な膜厚を異
ならせることで前記第1、第2の容量素子の容量が異な
るように構成されていることを特徴とする請求項16記
載の半導体集積回路。 - 【請求項18】 前記第1、第2の容量素子の実効的な
面積を異ならせることで前記第1、第2の容量素子の容
量が異なるように構成されていることを特徴とする請求
項16記載の半導体集積回路。 - 【請求項19】 前記第1、第2の容量素子はそれぞれ
一対の導電体層の間に誘電体膜を挟んだ構成を有し、前
記第1、第2の容量素子の前記誘電体膜の実効的な誘電
率を異ならせることで前記第1、第2の容量素子の容量
が異なるように構成されていることを特徴とする請求項
16記載の半導体集積回路。 - 【請求項20】 ゲート電極を有する第1のMOSトラン
ジスタを含む複数のメモリセルを有する第1のメモリセ
ルアレイと、上記メモリセルの選択時に選択されたメモ
リセルの上記第1のMOSトランジスタのゲート電極にこ
の第1のMOSトランジスタをオンさせるための第1の電
位を供給する第1の駆動回路と、上記第1の駆動回路に
接続され、上記第1の電位を含み上記第1のメモリセル
アレイ内の上記複数のメモリセルを動作させる際に使用
される複数の電位を発生する第1の電位発生回路とを有
し、半導体チップ上に形成された第1のメモリ回路と、 ゲート電極を有する第2のMOSトランジスタを含む複数
のメモリセルを有する第2のメモリセルアレイと、上記
メモリセルの選択時に選択されたメモリセルの上記第2
MOSのトランジスタのゲート電極にこの第2のMOSトラン
ジスタをオンさせるための前記第1の電位とは異なる第
2の電位を供給する第2の駆動回路と、上記第2の駆動
回路に接続され、上記第2の電位を含み上記第2のメモ
リセルアレイ内の上記複数のメモリセルを動作させる際
に使用される複数の電位を発生する第2の電位発生回路
とを有し、前記半導体チップと同じ半導体チップ上に形
成された少なくとも1つの第2のメモリ回路とを具備し
たことを特徴とする半導体集積回路。 - 【請求項21】 前記第1、第2の駆動回路がそれぞれ
ワード線駆動電位発生回路であることを特徴とする請求
項20記載の半導体集積回路。 - 【請求項22】 ゲート電極を有する第1のMOSトラン
ジスタを含む複数のメモリセルを有する第1のメモリセ
ルアレイと、上記メモリセルの非選択時に非選択とされ
るメモリセルの上記第1のMOSトランジスタのゲート電
極にこの第1のMOSトランジスタをオフさせるための第
1の電位を供給する第1の駆動回路と、上記第1の駆動
回路に接続され、上記第1の電位を含み上記第1のメモ
リセルアレイ内の上記複数のメモリセルを動作させる際
に使用される複数の電位を発生する第1の電位発生回路
とを有し、半導体チップ上に形成された第1のメモリ回
路と、 ゲート電極を有する第2のMOSトランジスタを含む複数
のメモリセルを有する第2のメモリセルアレイと、上記
メモリセルの非選択時に非選択とされるメモリセルの上
記第2のMOSトランジスタのゲート電極にこの第2のMOS
トランジスタをオフさせるための前記第1の電位とは異
なる第2の電位を供給する第2の駆動回路と、上記第2
の駆動回路に接続され、上記第2の電位を含み上記第2
のメモリセルアレイ内の上記複数のメモリセルを動作さ
せる際に使用される複数の電位を発生する第2の電位発
生回路とを有し、前記半導体チップと同じ半導体チップ
上に形成された少なくとも1つの第2のメモリ回路とを
具備したことを特徴とする半導体集積回路。 - 【請求項23】 前記第1、第2の駆動回路がそれぞれ
ワード線駆動電位発生回路であることを特徴とする請求
項22記載の半導体集積回路。 - 【請求項24】 前記ワード線駆動電位発生回路は負極
性の電位を発生することを特徴とする請求項23記載の
半導体集積回路。 - 【請求項25】 第1の電位が供給される第1のウェル
領域内にMOSトランジスタを含む複数のメモリセルが形
成された第1のメモリセルアレイと、上記第1の電位を
含み上記第1のメモリセルアレイ内の上記複数のメモリ
セルを動作させる際に使用される複数の電位を発生する
第1の電位発生回路とを有し、半導体チップ上に形成さ
れた第1のメモリ回路と、 前記第1の電位とは異なる第2の電位が供給される第2
のウェル領域内にMOSトランジスタを含む複数のメモリ
セルが形成された第2のメモリセルアレイと、上記第2
の電位を含み上記第2のメモリセルアレイ内の上記複数
のメモリセルを動作させる際に使用される複数の電位を
発生する第2の電位発生回路とを有し、前記半導体チッ
プと同じ半導体チップ上に形成された少なくとも1つの
第2のメモリ回路とを具備したことを特徴とする半導体
集積回路。 - 【請求項26】 前記第1、第2の駆動回路がそれぞれ
ウェル電位発生回路であることを特徴とする請求項25
記載の半導体集積回路。 - 【請求項27】 前記ウェル電位発生回路は負極性の電
位を発生することを特徴とする請求項26記載の半導体
集積回路。 - 【請求項28】 第1のビット線に接続された複数のメ
モリセルを有する第1のメモリセルアレイと、上記第1
のメモリセルアレイに接続され、上記第1のメモリセル
アレイからデータを読み出す際に上記第1のビット線に
供給される第1の電位を含み上記第1のメモリセルアレ
イ内の上記複数のメモリセルを動作させる際に使用され
る複数の電位を発生する第1の電位発生回路とを有し、
半導体チップ上に形成された第1のメモリ回路と、 第2のビット線に接続された複数のメモリセルを有する
第2のメモリセルアレイと、上記第2のメモリセルアレ
イに接続され、上記第2のメモリセルアレイからデータ
を読み出す際に上記第2のビット線に供給される前記第
1の電位とは異なる第2の電位を含み上記第2のメモリ
セルアレイ内の上記複数のメモリセルを動作させる際に
使用される複数の電位を発生する第2の電位発生回路と
を有し、前記半導体チップと同じ半導体チップ上に形成
された少なくとも1つの第2のメモリ回路とを具備した
ことを特徴とする半導体集積回路。 - 【請求項29】 前記第1、第2の駆動回路がそれぞれ
ビット線駆動電位発生回路であることを特徴とする請求
項28記載の半導体集積回路。 - 【請求項30】 前記ビット線駆動電位発生回路は電源
電位よりも低い正極性の電位を発生することを特徴とす
る請求項29記載の半導体集積回路。 - 【請求項31】 MOSトランジスタを含む複数のメモリ
セルを有し、前記複数の各メモリセルが自己整合構造の
コンタクト部を介して第1のビット線に接続された第1
のメモリセルアレイと、上記第1のメモリセルアレイ内
の上記複数のメモリセルを動作させる際に使用される少
なくとも1つの電位を発生する第1の電位発生回路とを
有し、半導体チップ上に形成された第1のメモリ回路
と、 MOSトランジスタを含む複数のメモリセルを有し、前記
複数の各メモリセルが自己整合構造を有しない構造のコ
ンタクト部を介して第2のビット線に接続された第2の
メモリセルアレイと、上記第2のメモリセルアレイ内の
上記複数のメモリセルを動作させる際に使用される少な
くとも1つの電位を発生する第2の電位発生回路とを有
し、前記半導体チップと同じ半導体チップ上に形成され
た少なくとも1つの第2のメモリ回路とを具備したこと
を特徴とする半導体集積回路。 - 【請求項32】 ゲート電極がサリサイド構造を有する
MOSトランジスタを含む複数のメモリセルからなる第1
のメモリセルアレイと、上記第1のメモリセルアレイ内
の上記複数のメモリセルを動作させる際に使用される少
なくとも1つの電位を発生する第1の電位発生回路とを
有し、半導体チップ上に形成された第1のメモリ回路
と、 ゲート電極がサリサイド構造を有しないMOSトランジス
タを含む複数のメモリセルからなる第2のメモリセルア
レイと、上記第2のメモリセルアレイ内の上記複数のメ
モリセルを動作させる際に使用される少なくとも1つの
電位を発生する第2の電位発生回路とを有し、前記半導
体チップと同じ半導体チップ上に形成された少なくとも
1つの第2のメモリ回路とを具備したことを特徴とする
半導体集積回路。 - 【請求項33】 第1の数のメモリセルが第1のビット
線に接続された第1のメモリセルアレイと、上記第1の
メモリセルアレイ内の上記複数のメモリセルを動作させ
る際に使用される少なくとも1つの電位を発生する第1
の電位発生回路とを有し、半導体チップ上に形成された
第1のメモリ回路と、 前記第1の数とは異なる第2の数のメモリセルが第2の
ビット線に接続された第2のメモリセルアレイと、上記
第2のメモリセルアレイ内の上記複数のメモリセルを動
作させる際に使用される少なくとも1つの電位を発生す
る第2の電位発生回路とを有し、前記半導体チップと同
じ半導体チップ上に形成された少なくとも1つの第2の
メモリ回路とを具備したことを特徴とする半導体集積回
路。 - 【請求項34】 第1の数のメモリセルが第1のワード
線に接続された第1のメモリセルアレイと、上記第1の
メモリセルアレイ内の上記複数のメモリセルを動作させ
る際に使用される少なくとも1つの電位を発生する第1
の電位発生回路とを有し、半導体チップ上に形成された
第1のメモリ回路と、 前記第1の数とは異なる第2の数のメモリセルが第2の
ワード線に接続された第2のメモリセルアレイと、上記
第2のメモリセルアレイ内の上記複数のメモリセルを動
作させる際に使用される少なくとも1つの電位を発生す
る第2の電位発生回路とを有し、前記半導体チップと同
じ半導体チップ上に形成された少なくとも1つの第2の
メモリ回路とを具備したことを特徴とする半導体集積回
路。 - 【請求項35】 複数のメモリセルが接続されたビット
線ツイスト構造のビット線を有する第1のメモリセルア
レイと、上記第1のメモリセルアレイ内の上記複数のメ
モリセルを動作させる際に使用される少なくとも1つの
電位を発生する第1の電位発生回路とを有し、半導体チ
ップ上に形成された第1のメモリ回路と、 複数のメモリセルが接続されたビット線ツイスト構造を
有しないビット線を有する第2のメモリセルアレイと、
上記第2のメモリセルアレイ内の上記複数のメモリセル
を動作させる際に使用される少なくとも1つの電位を発
生する第2の電位発生回路とを有し、前記半導体チップ
と同じ半導体チップ上に形成された少なくとも1つの第
2のメモリ回路とを具備したことを特徴とする半導体集
積回路。 - 【請求項36】 複数のメモリセルが接続された第1の
ビット線ツイスト構造のビット線対を有する第1のメモ
リセルアレイと、上記第1のメモリセルアレイ内の上記
複数のメモリセルを動作させる際に使用される少なくと
も1つの電位を発生する第1の電位発生回路とを有し、
半導体チップ上に形成された第1のメモリ回路と、 複数のメモリセルが接続された第2のビット線ツイスト
構造のビット線対を有する第2のメモリセルアレイと、
上記第2のメモリセルアレイ内の上記複数のメモリセル
を動作させる際に使用される少なくとも1つの電位を発
生する第2の電位発生回路とを有し、前記半導体チップ
と同じ半導体チップ上に形成された少なくとも1つの第
2のメモリ回路とを具備したことを特徴とする半導体集
積回路。 - 【請求項37】 前記第1のビット線ツイスト構造のビ
ット線対は、全てのビット線対でビット線がツイストさ
れており、 前記第2のビット線ツイスト構造のビット線対は、一対
のビット線対置きにビット線がツイストされていること
を特徴とする請求項36記載の半導体集積回路。 - 【請求項38】 リフレッシュ動作を必要とする複数の
メモリセルを有する第1のメモリセルアレイと、上記第
1のメモリセルアレイに接続され、第1のメモリセルア
レイ内の複数のメモリセルのリフレッシュ動作を第1の
周期で行わせる制御を行う第1のリフレッシュ制御回路
と、上記第1のメモリセルアレイ内の上記複数のメモリ
セルを動作させる際に使用される少なくとも1つの電位
を発生する第1の電位発生回路とを有し、半導体チップ
上に形成された第1のメモリ回路と、 リフレッシュ動作を必要とする複数のメモリセルを有す
る第2のメモリセルアレイと、上記第2のメモリセルア
レイに接続され、第2のメモリセルアレイ内の複数のメ
モリセルのリフレッシュ動作を前記第1の周期とは異な
る第2の周期で行わせる制御を行う第2のリフレッシュ
制御回路と、上記第2のメモリセルアレイ内の上記複数
のメモリセルを動作させる際に使用される少なくとも1
つの電位を発生する第2の電位発生回路とを有し、前記
半導体チップと同じ半導体チップ上に形成された少なく
とも1つの第2のメモリ回路とを具備したことを特徴と
する半導体集積回路。 - 【請求項39】 前記第1、第2のリフレッシュ制御回
路はそれぞれ、一定周期のタイマ信号を出力するリフレ
ッシュタイマと、上記タイマ信号をカウントするリフレ
ッシュアドレスカウンタとから構成され、第1、第2の
リフレッシュ制御回路内のリフレッシュタイマから出力
される上記タイマ信号の周期が異なることを特徴とする
請求項38記載の半導体集積回路。 - 【請求項40】 複数のメモリセルを有し、第1のラン
ダムアクセスタイムを有する第1のメモリセルアレイ
と、上記第1のメモリセルアレイ内の上記複数のメモリ
セルを動作させる際に使用される少なくとも1つの電位
を発生する第1の電位発生回路とを有し、半導体チップ
上に形成された第1のメモリ回路と、 複数のメモリセルを有し、前記第1のランダムアクセス
タイムとは異なる第2のランダムアクセスタイムを有す
る第2のメモリセルアレイと、上記第2のメモリセルア
レイ内の上記複数のメモリセルを動作させる際に使用さ
れる少なくとも1つの電位を発生する第2の電位発生回
路とを有し、前記半導体チップと同じ半導体チップ上に
形成された少なくとも1つの第2のメモリ回路とを具備
したことを特徴とする半導体集積回路。 - 【請求項41】 前記第1及び第2のメモリ回路に接続
され、前記第1及び第2のメモリ回路との間でデータの
授受を行うロジック回路を具備したことを特徴とする請
求項1、14、16、20、22、28、31、32、
33、34、35、36、38、40のいずれか1項記
載の半導体集積回路。 - 【請求項42】 前記第1、第2のメモリ回路がそれぞ
れ、DRAM回路、SRAM回路、フラッシュメモリなどの不揮
発性メモリ回路、強誘電体メモリ回路、マグネティック
メモリ回路のいずれかであることを特徴とする請求項
1、14、16、20、22、28、31、32、3
3、34、35、36、38、40のいずれか1項記載
の半導体集積回路。
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