CN1976229A - 半导体集成电路及泄漏电流降低方法 - Google Patents

半导体集成电路及泄漏电流降低方法 Download PDF

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CN1976229A CNA2006101484587A CN200610148458A CN1976229A CN 1976229 A CN1976229 A CN 1976229A CN A2006101484587 A CNA2006101484587 A CN A2006101484587A CN 200610148458 A CN200610148458 A CN 200610148458A CN 1976229 A CN1976229 A CN 1976229A
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Abstract

本发明提供在待机时具有可有效降低内部电路消耗的泄漏电流的电路构成的半导体集成电路及泄漏电流降低方法。本发明的半导体集成电路装置至少包含：包含第1及第2NMOS晶体管(mn101、mn102)的内部电路(100)；泄漏电流降低电路(200)，其与该第1及第2NMOS晶体管(mn101、mn102)的源极电气连接，根据表示该内部电路100的动作状态及待机状态的控制信号Standby，在该内部电路100的动作状态，对该第1及第2NMOS晶体管(mn101、mn102)施加第1源极偏置电压即接地电压GND，在该内部电路(100)的待机状态，将不同于该接地电压GND且将该第1及第2NMOS晶体管(mn101、mn102)的源极和基板之间逆偏置的第2源极偏置电压施加到该第1及第2NMOS晶体管(mn101、mn102)。

Description

半导体集成电路及泄漏电流降低方法
技术领域
本发明涉及半导体集成电路及泄漏电流降低方法，具体地说，涉及具有有效降低电路的待机状态中的泄漏电流的电路结构的半导体集成电路及泄漏电流降低方法。
背景技术
近年，伴随高功能化的便携设备的普及，与以前相比，要求半导体集成电路装置进一步高速化、低消耗功率化。一般，为了实现MOS晶体管构成的半导体集成电路的低消耗功率化，可进行电源电压的降低。但是，电源电压若降低，则MOS晶体管的动作速度变慢，作为对策虽然有降低MOS晶体管的阈值电压的方法，但若降低阈值电压，则MOS晶体管截止时的泄漏电流增加。迄今为止，半导体集成电路的消耗电流主要是动作时的充放电电流，但是今后通过微细化，电源电压若进一步降低，则有阈值电压的降低会导致泄漏电流急剧增加，并显著增加半导体集成电路的消耗电流的问题。
作为解决该问题的传统方法，专利文献1中，公开了在由低阈值的MOS晶体管构成的逻辑门的电源VDD和GND侧由高阈值的开关用的MOS晶体管形成称为MT-CMOS的电路结构的方法。该方法实现以下效果：在电路动作时，通过使高阈值的开关用的MOS晶体管导通，逻辑门正常动作，在待机时，通过使高阈值的开关用的MOS晶体管截止，用高阈值的开关用的MOS晶体管降低低阈值的逻辑门的大泄漏电流。
另外，专利文献2中，公开了设置控制构成主电路的MOS晶体管的基板电位的基板偏置电路，由基板电位控制MOS晶体管的阈值的方法。动作时，令主电路的MOS晶体管为低阈值可进行高速动作，待机时，令其为高阈值，可降低泄漏电流。
而且，专利文献3中，公开了在由低阈值的MOS晶体管构成的内部电路的电源VDD侧、接地GND侧，形成将由高阈值的MOS晶体管构成的MOS开关和二极管并联的电路结构。通常，该二极管由MOS二极管构成。该构成例中，通过MOS二极管，在待机时将内部电路的源极偏置在一恒电位。构成内部电路的PMOS晶体管、NMOS晶体管的基板电位分别与电源VDD及接地GND连接，因此通过施加基板-源极间的逆偏置电压，内部电路的MOS晶体管成为高阈值，降低了泄漏电流。
[专利文献1]特开平7-212218号公报
[专利文献2]特开平6-53496号公报
[专利文献3]特开平11-214962号公报
发明内容
但是，上述的传统构成中，专利文献1公开的采用MT-CMOS的方法中，待机时内部的逻辑门从电源VDD和接地GND切断，因此逻辑门内的各节点的电位成为不定，有无法用锁存电路和存储电路等在待机时必须保持移位前的节点状态的电路来构成逻辑门的问题。
另外，专利文献2公开的施加基板偏置电压的方法中，通过源极-基板间的逆偏置在漏极-基板间施加比偏置施加前大的偏置电压，因此在进一步微细化的过程中，结泄漏电流增加，存在具有由该结泄漏的增加导致无法降低待机时的泄漏电流的可能性的问题。
另外，专利文献3公开的通过MOS二极管将内部电路的源极偏置到一恒电位的方法中，偏置电压由MOS晶体管的阈值电压即栅极-源极间电位确定，因此有难以确定为任意值的问题。特别地，在内部电路的电路规模变大，泄漏电流变大的条件时，为了作成可保持内部电路锁存的数据的低电位的偏置电压，必须令MOS二极管的尺寸非常大。这不仅需要大的布局面积，而且有MOS二极管本身的结泄漏电流和栅极泄漏电流成为问题的可能性。另外，今后，在进一步微细化且低电压化的场合，必须作成低电位的源极偏置，该点中也有成为同样的问题的可能性。
发明内容
因而，本发明的目的是提供没有前述问题的半导体集成电路及泄漏电流降低方法。
本发明第1方面提供的半导体集成电路装置，至少包含：第1电路，包含第1场效应型晶体管；第2电路，与上述第1场效应型晶体管的源极电气连接，根据表示上述第1电路的动作状态及待机状态的第1控制信号，在上述第1电路的动作状态中，将未将上述第1场效应型晶体管的源极和基板之间逆偏置的第1源极偏置电压施加到上述第1场效应型晶体管，在上述第1电路的待机状态中，将不同于上述第1源极偏置电压且将上述第1场效应型晶体管的源极和基板之间逆偏置的第2源极偏置电压施加到上述第1场效应型晶体管。
另外，本发明第2方面是提供上述第2电路，其作为发生上述源极偏置电压的手段，在上述第1场效应型晶体管的源极和基板间连接第1开关晶体管，通过控制该第1开关晶体管的栅极，在上述第1电路的动作状态，令该第1开关晶体管为导通状态，从而，发生未将上述第1场效应型晶体管的源极和基板间逆偏置的源极偏置电压，在上述第1电路的待机状态，通过将上述第1场效应型晶体管的源极与上述第1开关晶体管的栅极连接，发生将上述第1场效应型晶体管的源极和基板间逆偏置的源极偏置电压。
根据本发明，半导体集成电路装置至少包含：第1电路，构成包含第1场效应型晶体管的内部电路；第2电路，构成在该第1电路的待机状态中，用于降低流向该第1场效应型晶体管的泄漏电流的泄漏电流降低电路。泄漏电流降低电路在该第1电路的动作状态，将动作所必要的偏置电压施加到该第1场效应型晶体管的源极，可使该第1电路进行通常动作。另一方面，泄漏电流降低电路在该第1电路的待机状态，把将该第1场效应型晶体管的源极和基板之间逆偏置的第2源极偏置电压施加到上述第1场效应型晶体管的源极，通过该逆偏置效果降低待机状态中流向该第1场效应型晶体管的泄漏电流，从而可降低该第1电路的消耗电流。
另外，根据本发明，提供第2电路作为发生源极偏置电压的手段，其在第1场效应型晶体管的源极和基板间连接第1开关晶体管，控制该第1开关晶体管的栅极。第2电路在该第1电路的动作状态，通过令该第1开关晶体管为导通状态，发生未将上述第1场效应型晶体管的源极和基板间逆偏置的源极偏置电压。另一方面，第2电路在该第1电路的待机状态，通过将该第1场效应型晶体管的源极与该第1开关晶体管的栅极连接，发生将该第1场效应型晶体管的源极和基板间逆偏置的源极偏置电压。通过较大地形成该第1开关晶体管的栅极宽度，可在第1电路动作时，以低阻抗连接到该第1场效应型晶体管的源极和基板间，并在第1电路待机时，可将该第1场效应型晶体管的源极和基板间逆偏置。
附图说明
图1是本发明第1实施例的半导体集成电路的构成的等价电路图。
图2是本发明第2实施例的半导体集成电路的构成的等价电路图。
图3是本发明第3实施例的半导体集成电路的构成的等价电路图。
图4是本发明第4实施例的半导体集成电路的构成的等价电路图。
图5是本发明第5实施例的半导体集成电路的构成的等价电路图。
图6是本发明第6实施例的半导体集成电路的构成的等价电路图。
图7是本发明第7实施例的半导体集成电路的构成的等价电路图。
图8是本发明第8实施例的半导体集成电路的构成的等价电路图。
图9是本发明第9实施例的半导体集成电路的构成的等价电路图。
图10是本发明第10实施例的半导体集成电路的构成的等价电路图。
图11是本发明第11实施例的半导体集成电路的构成的等价电路图。
图12是本发明第12实施例的半导体集成电路的构成的等价电路图。
图13是本发明第13实施例的半导体集成电路的构成的等价电路图。
图14是本发明第14实施例的半导体集成电路的构成的等价电路图。
图15是表示图14所示SRAM存储单元的各节点的电位的图。
图16是本发明第15实施例的半导体集成电路的构成的等价电路图。
图17是本发明第16实施例的半导体集成电路的构成的等价电路图。
[符号的说明]
100    锁存电路100
200    泄漏电流降低电路200
300    泄漏电流降低电路300
400    泄漏电流降低电路400
500    泄漏电流降低电路500
600    泄漏电流降低电路600
700    泄漏电流降低电路700
800    基板偏置发生电路800
900    SRAM存储单元900
mp101  第1PMOS晶体管mp101
mp102  第2PMOS晶体管mp102
mn101  第1NMOS晶体管mn101
mn102  第2NMOS晶体管mn102
MS1    第1NMOS开关晶体管MS1
MN1    第3NMOS晶体管MN1
MP1    第3PMOS晶体管MP1
MS2    第2PMOS开关晶体管MS2
MN2    第4NMOS晶体管MN2
MP2    第4PMOS晶体管MP2
MR1    第5NMOS晶体管MR1
MR2    第6NMOS晶体管MR2
MR3    第5PMOS晶体管MR3
MR4    第6PMOS晶体管MR4
ML1    第1负载PMOS晶体管ML1
ML2    第2负载PMOS晶体管ML2
MD1    第1驱动NMOS晶体管MD1
MD2    第2驱动NMOS晶体管MD2
MT1    第1转送NMOS晶体管MT1
MT2    第2转送NMOS晶体管MT2
R1     第1电阻R1
R2     第2电阻R2
R3     第3电阻R3
R4     第4电阻R4
INV1    反相器INV1
VDD     电源VDD
VSS     接地GND
VSN     低电位侧端子VSN
VSP     高电位侧端子VSP
VSM     节点VSM
Standby 备用信号端子Standby
Low     低电平信号Low
High    高电平信号High
WL      字线WL
BL      非反相位线BL
/BL     反相位线/BL
具体实施方式
(1)第1实施例
本发明第1实施例提供有效降低内部电路中的泄漏电流并降低消耗电流的半导体集成电路。图1是本发明第1实施例的半导体集成电路的构成的等价电路图。
(电路构成)
如图1所示，本发明第1实施例的半导体集成电路包含：内部电路100；在该内部电路100和接地GND之间电气连接，用于降低上述内部电路100待机时的泄漏电流的泄漏电流降低电路200。作为内部电路100的典型例有时序电路或者组合逻辑电路，但也不局限于这些。时序电路的典型例有触发电路和锁存电路。以内部电路100由锁存电路100构成的场合为例进行以下说明。
如图1所示，本发明第1实施例的半导体集成电路包含：锁存电路100；在该锁存电路100和接地GND之间电气连接，用于降低上述锁存电路100待机时的泄漏电流的泄漏电流降低电路200。该锁存电路100具有已知的电路构成。具体地说，如图1所示，锁存电路100由第1PMOS晶体管mp101、第2PMOS晶体管mp102、第1NMOS晶体管mn101、第2NMOS晶体管mn102构成。第1PMOS晶体管mp101的源极和第2PMOS晶体管mp102的源极与电源VDD连接。第1NMOS晶体管mn101的源极和第2NMOS晶体管mn102的源极与低电位侧端子VSN连接。第1PMOS晶体管mp101及第2PMOS晶体管mp102的基板电位由电源VDD保持。第1NMOS晶体管mn101及第2NMOS晶体管mn102的基板电位由接地GND保持。第1PMOS晶体管mp101的漏极和第1NMOS晶体管mn101的漏极相互连接，并且该漏极与第2PMOS晶体管mp102的栅极和第2NMOS晶体管mn102的栅极连接。第2PMOS晶体管mp102的漏极和第2NMOS晶体管mn102的漏极相互连接，并且该漏极与第1PMOS晶体管mp101的栅极和第1NMOS晶体管mn101的栅极连接。
泄漏电流降低电路200与备用信号端子Standby连接，并与低电位侧端子VSN连接。该泄漏电流降低电路200由第1NMOS开关晶体管MS1、第3NMOS晶体管MN1、第3PMOS晶体管MP1构成。第1NMOS开关晶体管MS1是在低电位侧端子VSN和接地GND之间连接，将低电位侧端子VSN与接地GND连接或从接地GND切断的开关元件。第3NMOS晶体管MN1及第3PMOS晶体管MP1构成根据备用信号端子Standby来控制第1NMOS开关晶体管MS1的开关动作的控制电路。
具体地说，如图1所示，第1NMOS开关晶体管MS1的源极与接地GND连接。第1NMOS开关晶体管MS1的漏极与低电位侧端子VSN连接。第1NMOS开关晶体管MS1的基板与接地GND连接。第1NMOS开关晶体管MS1的栅极与控制该第1NMOS开关晶体管MS1的开关动作的控制电路连接。该控制电路由第3NMOS晶体管MN1和第3PMOS晶体管MP1构成。第3NMOS晶体管MN1的源极与低电位侧端子VSN连接。第3NMOS晶体管MN1的漏极与第1NMOS开关晶体管MS1的栅极连接。第3NMOS晶体管MN1的栅极与备用信号端子Standby连接。第3NMOS晶体管MN1的基板与接地GND连接。第3PMOS晶体管MP1的源极与电源VDD连接。第3PMOS晶体管MP1的漏极与第1NMOS开关晶体管MS1的栅极连接。第3PMOS晶体管MP1的栅极与备用信号端子Standby连接。第3PMOS晶体管MP1的基板与电源VDD连接。
第1NMOS开关晶体管MS1的尺寸即栅极宽度必须足够大，使得尽可能不影响动作时的内部电路100的特性，尽可能以低阻抗与接地GND连接，另外，为了兼顾布局面积和降低内部电路100的泄漏电流的效果，可采用适度的尺寸即栅极宽度。
(电路动作)
内部电路100动作时，从备用信号端子Standby输出低电平信号Low，第3NMOS晶体管MN1成为截止，第3PMOS晶体管MP1成为导通，第1NMOS开关晶体管MS1的栅极电位成为与电源VDD同一电平，第1NMOS开关晶体管MS1导通。从而，低电位侧端子VSN以低阻抗连接到接地GND，因此内部电路100进行通常的动作。
内部电路100待机时，从备用信号端子Standby输出高电平信号High，第3PMOS晶体管MP1成为截止，第3NMOS晶体管MN1成为导通，第1NMOS开关晶体管MS1的栅极与低电位侧端子VSN连接。第1NMOS开关晶体管MS1将待机时的内部电路100的泄漏电流作为偏置电流，以MOS二极管的方式动作，将低电位侧端子VSN的电位保持在比接地GND高的一恒电位，例如，数百mV。内部电路100的第1及第2NMOS晶体管mn101、mn102的基板电位与接地GND连接，因此，通过源极-基板间的逆偏置效果，降低第1及第2NMOS晶体管mn101、mn102的泄漏电流。另外，通过对低电位侧端子VSN的偏置，电源VDD-接地GND间的电压差被缓和，因此，通过电压缓和，第1及第2PMOS晶体管mp101、mp102的泄漏电流也被降低。
(效果)
如上所述，根据本发明第1实施例，具有大尺寸的第1NMOS开关晶体管MS1在内部电路100动作时，将内部电路100的第1及第2NMOS晶体管mn101、mn102的源极连接的低电位侧端子VSN以低阻抗与接地GND连接，并在内部电路100待机时，将第1及第2NMOS晶体管mn101、mn102的源极偏置。从而，即使内部电路100流过大的泄漏电流，也可不附加新的大尺寸的MOS二极管，可将第1及第2NMOS晶体管mn101、mn102的源极电位保持在一恒电位。从而，即使是内部电路100用锁存电路和存储电路构成的场合，也可在确保其数据保持功能的同时降低泄漏电流。另外，第1NMOS开关晶体管MS1具有大尺寸，因此与传统的电路构成相比，由于作成第1及第2NMOS晶体管mn101、mn102的低源极偏置电压，可应对微细化导致电源VDD低电压化的情况。而且，由于该源极偏置电位的发生不需要追加的MOS二极管，几乎可忽略偏置电路导致的泄漏电流的增加。
(2)第2实施例
本发明第2实施例提供有效降低内部电路中的泄漏电流，降低消耗电流的半导体集成电路。图2是本发明第2实施例的半导体集成电路的构成的等价电路图。
(电路构成)
如图2所示，本发明第2实施例的半导体集成电路包含：内部电路100；在该内部电路100和电源VDD之间电气连接，用于降低上述内部电路100待机时的泄漏电流的泄漏电流降低电路300。内部电路100的典型例可采用时序电路或者组合逻辑电路，但不必局限于必这些。时序电路的典型例可采用触发电路和锁存电路。以内部电路100由锁存电路100构成的场合为例进行以下说明。
如图2所示，本发明第2实施例的半导体集成电路包含：锁存电路100；在该锁存电路100和电源VDD之间电气连接，用于降低上述锁存电路100待机时的泄漏电流的泄漏电流降低电路300。该锁存电路100具有已知的电路构成。具体地说，如图2所示，锁存电路100由第1PMOS晶体管mp101、第2PMOS晶体管mp102、第1NMOS晶体管mn101、第2NMOS晶体管mn102构成。第1PMOS晶体管mp101的源极和第2PMOS晶体管mp102的源极与高电位侧端子VSP连接。第1NMOS晶体管mn101的源极和第2NMOS晶体管mn102的源极与接地GND连接。第1PMOS晶体管mp101及第2PMOS晶体管mp102的基板电位由电源VDD保持。第1NMOS晶体管mn101及第2NMOS晶体管mn102的基板电位由接地GND保持。第1PMOS晶体管mp101的漏极和第1NMOS晶体管mn101的漏极相互连接，并且该漏极与第2PMOS晶体管mp102的栅极和第2NMOS晶体管mn102的栅极连接。第2PMOS晶体管mp102的漏极和第2NMOS晶体管mn102的漏极相互连接，并且该漏极与第1PMOS晶体管mp101的栅极和第1NMOS晶体管mn101的栅极连接。
泄漏电流降低电路300经由反相器INV1与备用信号端子Standby连接，并与高电位侧端子VSP连接。该泄漏电流降低电路300由第2PMOS开关晶体管MS2、第4NMOS晶体管MN2、第4PMOS晶体管MP2构成。第2PMOS开关晶体管MS2是在高电位侧端子VSP和电源VDD之间连接，将高电位侧端子VSP与电源VDD连接或从电源VDD切断的开关元件。第4NMOS晶体管MN2及第4PMOS晶体管MP2构成根据备用信号端子Standby的反相信号来控制第2PMOS开关晶体管MS2的开关动作的控制电路。
具体地说，如图2所示，第2PMOS开关晶体管MS2的源极与电源VDD连接。第2PMOS开关晶体管MS2的漏极与高电位侧端子VSP连接。第2PMOS开关晶体管MS2的基板与电源VDD连接。第2PMOS开关晶体管MS2的栅极与控制该2的PMOS开关晶体管MS2的开关动作的控制电路连接。该控制电路由第4NMOS晶体管MN2和第4PMOS晶体管MP2构成。第4PMOS晶体管MP2的源极与高电位侧端子VSP连接。第4PMOS晶体管MP2的漏极与第2PMOS开关晶体管MS2的栅极连接。第4PMOS晶体管MP2的栅极经由反相器INV1与备用信号端子Standby连接。第4PMOS晶体管MP2的基板与电源VDD连接。第4NMOS晶体管MN2的源极与接地GND连接。第4NMOS晶体管MN2的漏极与第2PMOS开关晶体管MS2的栅极连接。第4NMOS晶体管MN2的栅极经由反相器INV1与备用信号端子Standby连接。第4NMOS晶体管MN2的基板与接地GND连接。
第2PMOS开关晶体管MS2的尺寸即栅极宽度必须足够大，使得尽可能不影响动作时的内部电路100的特性，尽可能以低阻抗与电源VDD连接，另外，为了兼顾布局面积和降低内部电路100的泄漏电流的效果，可采用适度的尺寸即栅极宽度。
(电路动作)
内部电路100动作时，从备用信号端子Standby输出低电平信号Low，该备用信号端子Standby的反相信号即高电平信号High输入泄漏电流降低电路300。其结果，第4NMOS晶体管MN2成为导通，第4PMOS晶体管MP2成为截止，第2PMOS开关晶体管MS2的栅极电位成为与接地GND同一电平，第2PMOS开关晶体管MS2导通。从而，高电位侧端子VSP以低阻抗连接到电源VDD，因此内部电路100进行通常动作。
内部电路100待机时，从备用信号端子Standby输出高电平信号High，该备用信号端子Standby的反相信号即低电平信号Low输入泄漏电流降低电路300。第4PMOS晶体管MP2成为导通，第4NMOS晶体管MN2成为截止，第2PMOS开关晶体管MS2的栅极与高电位侧端子VSP连接。第2PMOS开关晶体管MS2将待机时的内部电路100的泄漏电流作为偏置电流，以MOS二极管的方式动作，将高电位侧端子VSP的电位保持在比电源VDD低的一恒电位。内部电路100的第1及第2PMOS晶体管mp101、mp102的基板电位与电源VDD连接，因此，通过源极-基板间的逆偏置效果，降低第1及第2PMOS晶体管mp101、mp102的泄漏电流。另外，通过对高电位侧端子VSP的偏置，电源VDD-接地GND间的电压差被缓和，因此，通过电压缓和，第1及第2NMOS晶体管mn101、mn102的泄漏电流也被降低。
(效果)
如上所述，根据本发明第2实施例，具有大尺寸的第2PMOS开关晶体管MS2在内部电路100动作时，将内部电路100的第1及第2PMOS晶体管mp101、mp102的源极连接的高电位侧端子VSP以低阻抗与电源VDD连接，并在内部电路100待机时，将第1及第2PMOS晶体管mp101、mp102的源极偏置。从而，即使在内部电路100流过大泄漏电流的场合，可不附加新的大尺寸的MOS二极管地将第1及第2PMOS晶体管mp101、mp102的源极电位保持在一恒电位。从而，即使是内部电路100用锁存电路和存储电路构成的场合，也可在确保其数据保持功能的同时降低泄漏电流。另外，第2PMOS开关晶体管MS2具有大尺寸，因此与传统的电路构成相比，由于作成第1及第2PMOS晶体管mp101、mp102的低源极偏置电压，也可应对由微细化导致的电源VDD低电压化的情况。而且，该源极偏置电位的发生不需要追加MOS二极管，因此几乎可忽视偏置电路导致的泄漏电流的增加。
(3)第3实施例
本发明第3实施例提供有效降低内部电路中的泄漏电流，降低消耗电流的半导体集成电路。图3是本发明第3实施例的半导体集成电路的构成的等价电路图。
(电路构成)
如图3所示，本发明第3实施例的半导体集成电路包含：内部电路100；在该内部电路100和接地GND之间电气连接，用于降低上述内部电路100待机时的泄漏电流的泄漏电流降低电路200；在该内部电路100和电源VDD之间电气连接，用于降低上述内部电路100待机时的泄漏电流的泄漏电流降低电路300。作为内部电路100的典型例可采用时序电路或者组合逻辑电路，但是不限于这些限定。时序电路的典型例可采用触发电路和锁存电路。以内部电路100由锁存电路100构成的场合为例进行以下说明。
如图3所示，本发明第3实施例的半导体集成电路包含：锁存电路100；在该锁存电路100和接地GND之间电气连接，用于降低上述锁存电路100待机时的泄漏电流的泄漏电流降低电路200；在该锁存电路100和电源VDD之间电气连接，用于降低上述锁存电路100待机时的泄漏电流的泄漏电流降低电路300。该锁存电路100具有已知的电路构成。
具体地说，如图3所示，锁存电路100由第1PMOS晶体管mp101、第2PMOS晶体管mp102、第1NMOS晶体管mn101、第2NMOS晶体管mn102构成。第1PMOS晶体管mp101的源极和第2PMOS晶体管mp102的源极与高电位侧端子VSP连接。第1NMOS晶体管mn101的源极和第2NMOS晶体管mn102的源极与低电位侧端子VSN连接。第1PMOS晶体管mp101及第2PMOS晶体管mp102的基板电位由电源VDD保持。第1NMOS晶体管mn101及第2NMOS晶体管mn102的基板电位由接地GND保持。第1PMOS晶体管mp101的漏极和第1NMOS晶体管mn101的漏极相互连接，并且该漏极与第2PMOS晶体管mp102的栅极和第2NMOS晶体管mn102的栅极连接。第2PMOS晶体管mp102的漏极和第2NMOS晶体管mn102的漏极相互连接，并且该漏极与第1PMOS晶体管mp101的栅极和第1NMOS晶体管mn101的栅极连接。
泄漏电流降低电路200与备用信号端子Standby连接，并与低电位侧端子VSN连接。该泄漏电流降低电路200由第1NMOS开关晶体管MS1、第3NMOS晶体管MN1、第3PMOS晶体管MP1构成。第1NMOS开关晶体管MS1是在低电位侧端子VSN和接地GND之间连接，将低电位侧端子VSN与接地GND连接或从接地GND切断的开关元件。第3NMOS晶体管MN1及第3PMOS晶体管MP1构成根据备用信号端子Standby来控制第1NMOS开关晶体管MS1的开关动作的控制电路。
具体地说，如图3所示，第1NMOS开关晶体管MS1的源极与接地GND连接。第1NMOS开关晶体管MS1的漏极与低电位侧端子VSN连接。第1NMOS开关晶体管MS1的基板与接地GND连接。第1NMOS开关晶体管MS1的栅极与控制该第1NMOS开关晶体管MS1的开关动作的控制电路连接。该控制电路由第3NMOS晶体管MN1和第3PMOS晶体管MP1构成。第3NMOS晶体管MN1的源极与低电位侧端子VSN连接。第3NMOS晶体管MN1的漏极与第1NMOS开关晶体管MS1的栅极连接。第3NMOS晶体管MN1的栅极与备用信号端子Standby连接。第3NMOS晶体管MN1的基板与接地GND连接。第3PMOS晶体管MP1的源极与电源VDD连接。第3PMOS晶体管MP1的漏极与第1NMOS开关晶体管MS1的栅极连接。第3PMOS晶体管MP1的栅极与备用信号端子Standby连接。第3PMOS晶体管MP1的基板与电源VDD连接。
第1NMOS开关晶体管MS1的尺寸即栅极宽度必须足够大，使得尽可能不影响动作时的内部电路100的特性，尽可能以低阻抗与接地GND连接，另外，为了兼顾布局面积和降低内部电路100的泄漏电流的效果，可采用适度的尺寸即栅极宽度。
泄漏电流降低电路300经由反相器INV1连接到备用信号端子Standby，并与高电位侧端子VSP连接。该泄漏电流降低电路300由第2PMOS开关晶体管MS2、第4NMOS晶体管MN2、第4PMOS晶体管MP2构成。第2PMOS开关晶体管MS2是在高电位侧端子VSP和电源VDD之间连接，将高电位侧端子VSP与电源VDD连接或从电源VDD切断的开关元件。第4NMOS晶体管MN2及第4PMOS晶体管MP2构成根据备用信号端子Standby的反相信号来控制第2PMOS开关晶体管MS2的开关动作的控制电路。
具体地说，如图3所示，第2PMOS开关晶体管MS2的源极与电源VDD连接。第2PMOS开关晶体管MS2的漏极与高电位侧端子VSP连接。第2PMOS开关晶体管MS2的基板与电源VDD连接。第2PMOS开关晶体管MS2的栅极与控制该2的PMOS开关晶体管MS2的开关动作的控制电路连接。该控制电路由第4NMOS晶体管MN2和第4PMOS晶体管MP2构成。第4PMOS晶体管MP2的源极与高电位侧端子VSP连接。第4PMOS晶体管MP2的漏极与第2PMOS开关晶体管MS2的栅极连接。第4PMOS晶体管MP2的栅极经由反相器INV1与备用信号端子Standby连接。第4PMOS晶体管MP2的基板与电源VDD连接。第4NMOS晶体管MN2的源极与接地GND连接。第4NMOS晶体管MN2的漏极与第2PMOS开关晶体管MS2的栅极连接。第4NMOS晶体管MN2的栅极经由反相器INV1与备用信号端子Standby连接。第4NMOS晶体管MN2的基板与接地GND连接。
第2PMOS开关晶体管MS2的尺寸即栅极宽度必须足够大，使得尽可能不影响动作时的内部电路100的特性，尽可能以低阻抗与电源VDD连接，另外，为了兼顾布局面积和降低内部电路100的泄漏电流的效果，可采用适度的尺寸即栅极宽度。
(电路动作)
内部电路100动作时，从备用信号端子Standby输出低电平信号Low，该低电平信号Low输入泄漏电流降低电路200。其结果，第3NMOS晶体管MN1成为截止，第3PMOS晶体管MP1成为导通，第1NMOS开关晶体管MS1的栅极电位成为与电源VDD同一电平，第1NMOS开关晶体管MS1导通。从而，低电位侧端子VSN与接地GND以低阻抗连接。而且，该备用信号端子Standby的反相信号即高电平信号Hi gh输入泄漏电流降低电路300。其结果，第4NMOS晶体管MN2成为导通，第4PMOS晶体管MP2成为截止，第2PMOS开关晶体管MS2的栅极电位成为与接地GND同一电平，第2PMOS开关晶体管MS2导通。从而，高电位侧端子VSP与电源VDD以低阻抗连接。从而，内部电路100进行通常动作。
内部电路100待机时，从备用信号端子Standby输出高电平信号High，第3PMOS晶体管MP1成为截止，第3NMOS晶体管MN1成为导通，第1NMOS开关晶体管MS1的栅极与低电位侧端子VSN连接。第1NMOS开关晶体管MS1，将待机时的内部电路100的泄漏电流作为偏置电流，以MOS二极管的方式动作，将低电位侧端子VSN的电位保持在比接地GND高的一恒电位，例如，数百mV。由于内部电路100的第1及第2NMOS晶体管mn101、mn102的基板电位与接地GND连接，通过源极-基板间的逆偏置效果，降低第1及第2NMOS晶体管mn101、mn102的泄漏电流。
而且，内部电路100待机时，该备用信号端子Standby的反相信号即低电平信号Low输入泄漏电流降低电路300。第4PMOS晶体管MP2成为导通，第4NMOS晶体管MN2成为截止，第2PMOS开关晶体管MS2的栅极与高电位侧端子VSP连接。第2PMOS开关晶体管MS2，将待机时的内部电路100的泄漏电流作为偏置电流，以MOS二极管的方式动作，将高电位侧端子VSP的电位保持在比电源VDD低的一恒电位。由于内部电路100的第1及第2PMOS晶体管mp101、mp102的基板电位与电源VDD连接，通过源极-基板间的逆偏置效果，降低第1及第2PMOS晶体管mp101、mp102的泄漏电流。另外，内部电路100通过对低电压侧端子VSN的偏置和对高电压侧端子VSP的偏置来缓和电源VDD-接地GND间的电压差，因此除了源极-基板间的逆偏置效果，还通过电压缓和，进一步降低第1及第2PMOS晶体管mp101、mp102、NMOS晶体管mn101、mn102的泄漏电流。
(效果)
如上所述，根据本发明第3实施例，具有大尺寸的第1NMOS开关晶体管MS1在内部电路100动作时，将内部电路100的第1及第2NMOS晶体管mn101、mn102的源极连接的低电位侧端子VSN以低阻抗连接到接地GND，并在内部电路100待机时，将第1及第2NMOS晶体管mn101、mn102的源极偏置。从而，即使是内部电路100流过大的泄漏电流的场合，也可不附加新的大尺寸的MOS二极管地将第1及第2NMOS晶体管mn101、mn102的源极电位保持在一恒电位。从而，即使是内部电路100用锁存电路和存储电路构成的场合，也可在确保其数据保持功能的同时降低泄漏电流。另外，第1NMOS开关晶体管MS1由于具有大尺寸，因此与传统的电路构成相比，作成了第1及第2NMOS晶体管mn101、mn102的低源极偏置电压，从而可应对由微细化导致电源VDD低电压化的情况。而且，该源极偏置电位的发生不需要追加MOS二极管，因此可几乎忽视偏置电路导致的泄漏电流的增加。
具有大尺寸的第2PMOS开关晶体管MS2在内部电路100动作时，将内部电路100的第1及第2PMOS晶体管mp101、mp102的源极连接的高电位侧端子VSP以低阻抗连接到电源VDD，并在内部电路100待机时，将第1及第2PMOS晶体管mp101、mp102的源极偏置。从而，即使是内部电路100流过大的泄漏电流的场合，也可不附加新的大尺寸的MOS二极管地将第1及第2PMOS晶体管mp101、mp102的源极电位保持在一恒电位。从而，即使是内部电路100用锁存电路和存储电路构成的场合，也可在确保其数据保持功能的同时降低泄漏电流。另外，第2PMOS开关晶体管MS2由于具有大尺寸，因此与传统的电路构成相比，作成了第1及第2PMOS晶体管mp101、mp102的低源极偏置电压，从而可应对由微细化导致电源VDD低电压化的情况。而且，该源极偏置电位的发生不需要追加MOS二极管，因此可几乎忽视偏置电路导致的泄漏电流的增加。
(4)第4实施例
本发明第4实施例提供可有效降低内部电路中的泄漏电流，降低消耗电流的半导体集成电路。图4是本发明第4实施例的半导体集成电路的构成的等价电路图。
(电路构成)
如图4所示，本发明第4实施例的半导体集成电路包含：内部电路100；在该内部电路100和接地GND之间电气连接，用于降低上述内部电路100待机时的泄漏电流的泄漏电流降低电路400。作为内部电路100的典型例可采用时序电路或者组合逻辑电路，但也不一定限于这些。作为时序电路的典型例可采用触发电路和锁存电路。以内部电路100由锁存电路100构成的场合为例进行以下说明。
如图4所示，本发明第4实施例的半导体集成电路包含：锁存电路100；在该锁存电路100和接地GND之间电气连接，用于降低上述锁存电路100待机时的泄漏电流的泄漏电流降低电路400。该锁存电路100具有已知的电路构成。具体地说，如图4所示，锁存电路100由第1PMOS晶体管mp101、第2PMOS晶体管mp102、第1NMOS晶体管mn101、第2NMOS晶体管mn102构成。第1PMOS晶体管mp101的源极和第2PMOS晶体管mp102的源极与电源VDD连接。第1NMOS晶体管mn101的源极和第2NMOS晶体管mn102的源极与低电位侧端子VSN连接。第1PMOS晶体管mp101及第2PMOS晶体管mp102的基板电位由电源VDD保持。第1NMOS晶体管mn101及第2NMOS晶体管mn102的基板电位由接地GND保持。第1PMOS晶体管mp101的漏极和第1NMOS晶体管mn101的漏极相互连接，并且该漏极与第2PMOS晶体管mp102的栅极和第2NMOS晶体管mn102的栅极连接。第2PMOS晶体管mp102的漏极和第2NMOS晶体管mn102的漏极相互连接，并且该漏极与第1PMOS晶体管mp101的栅极和第1NMOS晶体管mn101的栅极连接。
泄漏电流降低电路400与备用信号端子Standby连接，并与低电位侧端子VSN连接。该泄漏电流降低电路400由第1NMOS开关晶体管MS1、第3NMOS晶体管MN1、第3PMOS晶体管MP1、第1电阻R1和第2电阻R2串联构成的分压电路构成。第1NMOS开关晶体管MS1是连接到低电位侧端子VSN和接地GND之间，将低电位侧端子VSN与接地GND连接或从接地GND切断的开关元件。第3NMOS晶体管MN1及第3PMOS晶体管MP1以及第1电阻R1和第2电阻R2串联构成的分压电路，构成根据备用信号端子Standby控制第1NMOS开关晶体管MS1的开关动作的控制电路。
具体地说，如图4所示，第1NMOS开关晶体管MS1的源极与接地GND连接。第1NMOS开关晶体管MS1的漏极与低电位侧端子VSN连接。第1NMOS开关晶体管MS1的基板与接地GND连接。第1NMOS开关晶体管MS1的栅极与控制该第1NMOS开关晶体管MS1的开关动作的控制电路连接。该控制电路由第3NMOS晶体管MN1、第3PMOS晶体管MP1、第1电阻R1和第2电阻R2串联构成的分压电路构成。第1电阻R1和第2电阻R2串联构成的分压电路在低电位侧端子VSN和接地GND之间连接，由第1电阻R1和第2电阻R2之比确定的分压在第1电阻R1和第2电阻R2之间的节点VSM呈现。
第3NMOS晶体管MN1的源极与分压电路的节点VSM连接。换言之，第3NMOS晶体管MN1的源极经由第1电阻R1与低电位侧端子VSN连接，并经由第2电阻R2与接地GND连接。第3NMOS晶体管MN1的漏极与第1NMOS开关晶体管MS1的栅极连接。第3NMOS晶体管MN1的栅极与备用信号端子Standby连接。第3NMOS晶体管MN1的基板与接地GND连接。第3PMOS晶体管MP1的源极与电源VDD连接。第3PMOS晶体管MP1的漏极与第1NMOS开关晶体管MS1的栅极连接。第3PMOS晶体管MP1的栅极与备用信号端子Standby连接。第3PMOS晶体管MP1的基板与电源VDD连接。
第1NMOS开关晶体管MS1的尺寸即栅极宽度必须足够大，使得尽可能不影响动作时的内部电路100的特性，尽可能以低阻抗与接地GND连接，另外，为了兼顾布局面积和降低内部电路100的泄漏电流的效果，可采用适度的尺寸即栅极宽度。但是，第1NMOS开关晶体管MS1的尺寸有在动作时被内部电路的特性限制的情况。即，由于根据该尺寸和待机时的内部电路100的泄漏电流确定低电位侧端子VSN的电位，因此有难以设定成任意值的情况。因而如图4所示，通过设置在低电位侧端子VSN和接地GND之间***的第1电阻R1及第2电阻R2串联构成的分压电路，用以第1电阻R1和第2电阻R2之比确定的分压比出现在节点VSM的电位来控制第1NMOS开关晶体管MS1的栅极电位。
(电路动作)
内部电路100动作时，从备用信号端子Standby输出低电平信号Low，第3NMOS晶体管MN1成为截止，第3PMOS晶体管MP1成为导通，第1NMOS开关晶体管MS1的栅极电位成为与电源VDD同一电平，第1NMOS开关晶体管MS1导通。从而，低电位侧端子VSN与接地GND以低阻抗连接，因此，内部电路100进行通常动作。
内部电路100待机时，从备用信号端子Standby输出高电平信号High，第3PMOS晶体管MP1成为截止，第3NMOS晶体管MN1成为导通，第1NMOS开关晶体管MS1的栅极与以第1电阻R1和第2电阻R2之比确定的分压比出现在节点VSM的电位连接。第1NMOS开关晶体管MS1，将待机时的内部电路100的泄漏电流作为偏置电流，以MOS二极管的方式动作，将低电位侧端子VSN的电位保持在比接地GND高的一恒电位。由于内部电路100的第1及第2NMOS晶体管mn101、mn102的基板电位与接地GND连接，通过源极-基板间的逆偏置效果，降低第1及第2NMOS晶体管mn101、mn102的泄漏电流。另外，由于通过对低电位侧端子VSN的偏置缓和电源VDD-接地GND间的电压差，因此通过电压缓和，第1及第2PMOS晶体管mp101、mp102的泄漏电流也被降低。
(效果)
如上所述，根据本发明第4实施例，通过设置在低电位侧端子VSN和接地GND之间连接的第1电阻R1及第2电阻R2串联构成的分压电路，用以第1电阻R1和第2电阻R2之比确定的分压比出现在节点VSM的电位控制第1NMOS开关晶体管MS1的栅极电位。通过该构成调节第1电阻R1和第2电阻R2之比，可调节低电位侧端子VSN的电位。
另外，通过用第1电阻R1和第2电阻R2之比控制第1NMOS开关晶体管MS1的栅极电位，具有在内部电路100的泄漏电流大的条件下源极偏置电压变高而在泄漏电流小的条件下源极偏置电压变低的补正效果。泄漏电流小的条件是内部电路100的MOS晶体管的阈值电压大的条件，因此，成为待机时确保内部电路进行数据保持动作所必要的最低动作电压高的条件。因而，偏置电流小时，偏置电压小具有提高数据保持动作的抗噪声性的效果。
(5)第5实施例
本发明第5实施例提供可有效降低内部电路中的泄漏电流，降低消耗电流的半导体集成电路。图5是本发明第5实施例的半导体集成电路的构成的等价电路图。
(电路构成)
如图5所示，本发明第5实施例的半导体集成电路包含：内部电路100；在该内部电路100和接地GND之间电气连接，用于降低上述内部电路100待机时的泄漏电流的泄漏电流降低电路500。作为内部电路100的典型例可采用时序电路或者组合逻辑电路，但也不一定限于这些。作为时序电路的典型例可采用触发电路和锁存电路。以内部电路100由锁存电路100构成的场合为例进行以下说明。
如图5所示，本发明第5实施例的半导体集成电路包含：锁存电路100；在该锁存电路100和接地GND之间电气连接，用于降低上述锁存电路100待机时的泄漏电流的泄漏电流降低电路500。该锁存电路100具有已知的电路构成。具体地说，如图5所示，锁存电路100由第1PMOS晶体管mp101、第2PMOS晶体管mp102、第1NMOS晶体管mn101、第2NMOS晶体管mn102构成。第1PMOS晶体管mp101的源极和第2PMOS晶体管mp102的源极与电源VDD连接。第1NMOS晶体管mn101的源极和第2NMOS晶体管mn102的源极与低电位侧端子VSN连接。第1PMOS晶体管mp101及第2PMOS晶体管mp102的基板电位由电源VDD保持。第1NMOS晶体管mn101及第2NMOS晶体管mn102的基板电位由接地GND保持。第1PMOS晶体管mp101的漏极和第1NMOS晶体管mn101的漏极相互连接，并且该漏极与第2PMOS晶体管mp102的栅极和第2NMOS晶体管mn102的栅极连接。第2PMOS晶体管mp102的漏极和第2NMOS晶体管mn102的漏极相互连接，并且该漏极与第1PMOS晶体管mp101的栅极和第1NMOS晶体管mn101的栅极连接。
泄漏电流降低电路500与备用信号端子Standby连接，并与低电位侧端子VSN连接。该泄漏电流降低电路500由第1NMOS开关晶体管MS1、第3NMOS晶体管MN1、第3PMOS晶体管MP1、常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路构成。第1NMOS开关晶体管MS1是在低电位侧端子VSN和接地GND之间连接，将低电位侧端子VSN与接地GND连接或从接地GND切断的开关元件。第3NMOS晶体管MN1及第3PMOS晶体管MP1以及常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路，构成根据备用信号端子Standby控制第1NMOS开关晶体管MS1的开关动作的控制电路。
具体地说，如图5所示，第1NMOS开关晶体管MS1的源极与接地GND连接。第1NMOS开关晶体管MS1的漏极与低电位侧端子VSN连接。第1NMOS开关晶体管MS1的基板与接地GND连接。第1NMOS开关晶体管MS1的栅极与控制该第1NMOS开关晶体管MS1的开关动作的控制电路连接。该控制电路由第3NMOS晶体管MN1、第3PMOS晶体管MP1、常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路构成。常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路，在低电位侧端子VSN和接地GND之间连接，以第5NMOS晶体管MR1的第1导通电阻和第6NMOS晶体管MR2的第2导通电阻之比确定的分压出现在第5NMOS晶体管MR1和第6NMOS晶体管MR2之间的节点VSM。这里，由于第5NMOS晶体管MR1保持常时导通状态，因此也可将第5NMOS晶体管MR1的栅极与电源VDD连接。同样，由于第6NMOS晶体管MR2保持常时导通状态，因此也可将第6NMOS晶体管MR2的栅极与电源VDD连接。
第3NMOS晶体管MN1的源极与分压电路的节点VSM连接。换言之，第3NMOS晶体管MN1的源极经由第5NMOS晶体管MR1与低电位侧端子VSN连接，并经由第6NMOS晶体管MR2与接地GND连接。第3NMOS晶体管MN1的漏极与第1NMOS开关晶体管MS1的栅极连接。第3NMOS晶体管MN1的栅极与备用信号端子Standby连接。第3NMOS晶体管MN1的基板与接地GND连接。第3PMOS晶体管MP1的源极与电源VDD连接。第3PMOS晶体管MP1的漏极与第1NMOS开关晶体管MS1的栅极连接。第3PMOS晶体管MP1的栅极与备用信号端子Standby连接。第3PMOS晶体管MP1的基板与电源VDD连接。
第1NMOS开关晶体管MS1的尺寸即栅极宽度必须足够大，使得尽可能不影响动作时的内部电路100的特性，尽可能以低阻抗与接地GND连接，另外，为了兼顾布局面积和降低内部电路100的泄漏电流的效果，可采用适度的尺寸即栅极宽度。但是，第1NMOS开关晶体管MS1的尺寸有在动作时被内部电路的特性限制的情况。即，由于根据该尺寸和待机时的内部电路100的泄漏电流确定低电位侧端子VSN的电位，因此有难以设定成任意值的情况。因而如图5所示，通过设置在低电位侧端子VSN和接地GND之间***的常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路，用以第5NMOS晶体管MR1的第1导通电阻和第6NMOS晶体管MR2的第2导通电阻之比确定的分压比出现在节点VSM的电位，控制第1NMOS开关晶体管MS1的栅极电位。
(电路动作)
内部电路100动作时，从备用信号端子Standby输出低电平信号Low，第3NMOS晶体管MN1成为截止，第3PMOS晶体管MP1成为导通，第1NMOS开关晶体管MS1的栅极电位成为与电源VDD同一电平，第1NMOS开关晶体管MS1导通。从而，低电位侧端子VSN与接地GND以低阻抗连接，因此内部电路100进行通常动作。
内部电路100待机时，从备用信号端子Standby输出高电平信号High，第3PMOS晶体管MP1成为截止，第3NMOS晶体管MN1成为导通，第1NMOS开关晶体管MS1的栅极连接到以第5NMOS晶体管MR1的第1导通电阻和第6NMOS晶体管MR2的第2导通电阻之比确定的分压比出现在节点VSM的电位。第1NMOS开关晶体管MS1，将待机时的内部电路100的泄漏电流作为偏置电流，以MOS二极管的方式动作，将低电位侧端子VSN的电位保持在比接地GND高的一恒电位。由于内部电路100的第1及第2NMOS晶体管mn101、mn102的基板电位与接地GND连接，通过源极-基板间的逆偏置效果，降低第1及第2NMOS晶体管mn101、mn102的泄漏电流。另外，通过对低电位侧端子VSN的偏置缓和电源VDD-接地GND间的电压差，因此通过电压缓和，第1及第2PMOS晶体管mp101、mp102的泄漏电流也被降低。
(效果)
如上所述，根据本发明第5实施例，通过设置在低电位侧端子VSN和接地GND之间连接的常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路，用以第1导通电阻和第2导通电阻之比确定的分压比出现在节点VSM的电位来控制第1NMOS开关晶体管MS1的栅极电位。通过该构成来调节第1导通电阻和第2导通电阻之比，可调节低电位侧端子VSN的电位。
另外，通过用第1导通电阻和第2导通电阻之比控制第1NMOS开关晶体管MS1的栅极电位，具有在内部电路100的泄漏电流大的条件下源极偏置电压变高而在泄漏电流小的条件下源极偏置电压变低的补正效果。泄漏电流小的条件是内部电路100的MOS晶体管的阈值电压大的条件，因此，成为待机时确保内部电路进行数据保持动作所必要的最低动作电压高的条件。因而，偏置电流小时，偏置电压小具有提高数据保持动作的抗噪声性的效果。
(6)第6实施例
本发明第6实施例提供可有效降低内部电路中的泄漏电流，降低消耗电流的半导体集成电路。图6是本发明第6实施例的半导体集成电路的构成的等价电路图。
(电路构成)
如图6所示，本发明第6实施例的半导体集成电路包含：内部电路100；在该内部电路100和电源VDD之间电气连接，用于降低上述内部电路100待机时的泄漏电流的泄漏电流降低电路600。作为内部电路100的典型例可采用时序电路或者组合逻辑电路，但也不一定限于这些。作为时序电路的典型例可采用触发电路和锁存电路。以内部电路100由锁存电路100构成的场合为例进行以下说明。
如图6所示，本发明第6实施例的半导体集成电路包含：锁存电路100；在该锁存电路100和电源VDD之间电气连接，用于降低上述锁存电路100待机时的泄漏电流的泄漏电流降低电路600。该锁存电路100具有已知的电路构成。具体地说，如图6所示，锁存电路100由第1PMOS晶体管mp101、第2PMOS晶体管mp102、第1NMOS晶体管mn101、第2NMOS晶体管mn102构成。第1PMOS晶体管mp101的源极和第2PMOS晶体管mp102的源极与高电位侧端子VSP连接。第1NMOS晶体管mn101的源极和第2NMOS晶体管mn102的源极与接地GND连接。第1PMOS晶体管mp101及第2PMOS晶体管mp102的基板电位由电源VDD保持。第1NMOS晶体管mn101及第2NMOS晶体管mn102的基板电位由接地GND保持。第1PMOS晶体管mp101的漏极和第1NMOS晶体管mn101的漏极相互连接，并且该漏极与第2PMOS晶体管mp102的栅极和第2NMOS晶体管mn102的栅极连接。第2PMOS晶体管mp102的漏极和第2NMOS晶体管mn102的漏极相互连接，并且该漏极与第1PMOS晶体管mp101的栅极和第1NMOS晶体管mn101的栅极连接。
泄漏电流降低电路600经由反相器INV1与备用信号端子Standby连接，并与高电位侧端子VSP连接。该泄漏电流降低电路600由第2PMOS开关晶体管MS2、第4NMOS晶体管MN2、第4PMOS晶体管MP2、第3电阻R3和第4电阻R4的串联构成的分压电路构成。第2PMOS开关晶体管MS2是在高电位侧端子VSP和电源VDD之间连接，将高电位侧端子VSP与电源VDD连接或从电源VDD切断的开关元件。第4NMOS晶体管MN2及第4PMOS晶体管MP2以及第3电阻R3和第4电阻R4串联构成的分压电路，构成根据备用信号端子Standby的反相信号来控制第2PMOS开关晶体管MS2的开关动作的控制电路。
具体地说，如图6所示，第2PMOS开关晶体管MS2的源极与电源VDD连接。第2PMOS开关晶体管MS2的漏极与高电位侧端子VSP连接。第2PMOS开关晶体管MS2的基板与电源VDD连接。第2PMOS开关晶体管MS2的栅极与控制第2PMOS开关晶体管MS2的开关动作的控制电路连接。该控制电路由第4NMOS晶体管MN2、第4PMOS晶体管MP2、第3电阻R3和第4电阻R4串联构成的分压电路构成。第3电阻R3及第4电阻R4串联构成的分压电路在高电位侧端子VSP和电源VDD之间连接，由第3电阻R3和第4电阻R4之比确定的分压出现在第3电阻R3和第4电阻R4之间的节点VSM2。
第4PMOS晶体管MP2的源极与分压电路的节点VSM2连接。换言之，第4PMOS晶体管MP2的源极经由第3电阻R3与高电位侧端子VSP连接，并经由第4电阻R4与电源VDD连接。第4PMOS晶体管MP2的漏极与第2PMOS开关晶体管MS2的栅极连接。第4PMOS晶体管MP2的栅极经由反相器INV1与备用信号端子Standby连接。第4PMOS晶体管MP2的基板与电源VDD连接。第4NMOS晶体管MN2的源极与接地GND连接。第4NMOS晶体管MN2的漏极与第2PMOS开关晶体管MS2的栅极连接。第4NMOS晶体管MN2的栅极经由反相器INV1与备用信号端子Standby连接。第4NMOS晶体管MN2的基板与接地GND连接。
第2PMOS开关晶体管MS2的尺寸即栅极宽度必须足够大，使得尽可能不影响动作时的内部电路100的特性，尽可能以低阻抗与电源VDD连接，另外，为了兼顾布局面积和降低内部电路100的泄漏电流的效果，可采用适度的尺寸即栅极宽度。但是，第2PMOS开关晶体管MS2的尺寸有在动作时被内部电路的特性限制的情况。即，由于根据该尺寸和待机时的内部电路100的泄漏电流确定高电位侧端子VSP的电位，因此有难以设定成任意值的情况。因而如图6所示，通过设置在高电位侧端子VSP和电源VDD之间***的第3电阻R3及第4电阻R4串联构成的分压电路，用以第3电阻R3和第4电阻R4之比确定的分压比出现在节点VSM2的电位，控制第2PMOS开关晶体管MS2的栅极电位。
(电路动作)
内部电路100动作时，从备用信号端子Standby输出低电平信号Low，该备用信号端子Standby的反相信号即高电平信号High输入泄漏电流降低电路600。其结果，第4NMOS晶体管MN2成为导通，第4PMOS晶体管MP2成为截止，第2PMOS开关晶体管MS2的栅极电位成为与接地GND同一电平，第2PMOS开关晶体管MS2导通。从而，高电位侧端子VSP与电源VDD以低阻抗连接，因此内部电路100进行通常动作。
内部电路100待机时，从备用信号端子Standby输出高电平信号High，该备用信号端子Standby的反相信号即低电平信号Low输入泄漏电流降低电路600。第4PMOS晶体管MP2成为导通，第4NMOS晶体管MN2成为截止，第2PMOS开关晶体管MS2的栅极与第3电阻R3和第4电阻R4之比确定的分压比出现在节点VSM2的电位连接。第2PMOS开关晶体管MS2将待机时的内部电路100的泄漏电流作为偏置电流，以MOS二极管的方式动作，将高电位侧端子VSP的电位保持在比电源VDD低的一恒电位。由于内部电路100的第1及第2PMOS晶体管mp101、mp102的基板电位与电源VDD连接，通过源极-基板间的逆偏置效果，降低第1及第2PMOS晶体管mp101、mp102的泄漏电流。另外，通过对高电位侧端子VSP的偏置缓和电源VDD-接地GND间的电压差，因此通过电压缓和，第1及第2NMOS晶体管mn101、mn102的泄漏电流也被降低。
(效果)
如上所述，根据本发明第6实施例，通过设置在高电位侧端子VSP和电源VDD之间连接的第3电阻R3及第4电阻R4串联构成的分压电路，用以第3电阻R3和第4电阻R4之比确定的分压比出现在节点VSM2的电位，控制第2PMOS开关晶体管MS2的栅极电位。通过采用该构成调节第3电阻R3和第4电阻R4之比，可调节高电位侧端子VSP的电位。
另外，通过用第3电阻R3和第4电阻R4之比控制第2PMOS开关晶体管MS2的栅极电位，具有在内部电路100的泄漏电流大的条件下源极偏置电压变高而在泄漏电流小的条件下源极偏置电压变低的补正效果。泄漏电流小的条件是内部电路100的MOS晶体管的阈值电压大的条件，因此，成为待机时确保内部电路进行数据保持动作所必要的最低动作电压高的条件。因而，偏置电流小时，偏置电压小具有提高数据保持动作的抗噪声性的效果。
(7)第7实施例
本发明第7实施例提供可有效降低内部电路中的泄漏电流，降低消耗电流的半导体集成电路。图7是本发明第7实施例的半导体集成电路的构成的等价电路图。
(电路构成)
如图7所示，本发明第7实施例的半导体集成电路包含：内部电路100；在该内部电路100和电源VDD之间电气连接，用于降低上述内部电路100待机时的泄漏电流的泄漏电流降低电路700。作为内部电路100的典型例可采用时序电路或者组合逻辑电路，但也不一定限于这些。作为时序电路的典型例可采用触发电路和锁存电路。以内部电路100由锁存电路100构成的场合为例进行以下说明。
如图7所示，本发明第7实施例的半导体集成电路包含：锁存电路100；在该锁存电路100和电源VDD之间电气连接，用于降低上述锁存电路100待机时的泄漏电流的泄漏电流降低电路700。该锁存电路100具有已知的电路构成。具体地说，如图7所示，锁存电路100由第1PMOS晶体管mp101、第2PMOS晶体管mp102、第1NMOS晶体管mn101、第2NMOS晶体管mn102构成。第1PMOS晶体管mp101的源极和第2PMOS晶体管mp102的源极与高电位侧端子VSP连接。第1NMOS晶体管mn101的源极和第2NMOS晶体管mn102的源极与接地GND连接。第1PMOS晶体管mp101及第2PMOS晶体管mp102的基板电位由电源VDD保持。第1NMOS晶体管mn101及第2NMOS晶体管mn102的基板电位由接地GND保持。第1PMOS晶体管mp101的漏极和第1NMOS晶体管mn101的漏极相互连接，并且该漏极与第2PMOS晶体管mp102的栅极和第2NMOS晶体管mn102的栅极连接。第2PMOS晶体管mp102的漏极和第2NMOS晶体管mn102的漏极相互连接，并且该漏极与第1PMOS晶体管mp101的栅极和第1NMOS晶体管mn101的栅极连接。
泄漏电流降低电路700经由反相器INV1与备用信号端子Standby连接，并与高电位侧端子VSP连接。该泄漏电流降低电路700由第2PMOS开关晶体管MS2、第4NMOS晶体管MN2、第4PMOS晶体管MP2、常时导通状态的第5PMOS晶体管MR3和常时导通状态的第6PMOS晶体管MR4串联构成的分压电路构成。第2PMOS开关晶体管MS2是在高电位侧端子VSP和电源VDD之间连接，将高电位侧端子VSP与电源VDD连接或从电源VDD切断的开关元件。第4NMOS晶体管MN2及第4PMOS晶体管MP2以及常时导通状态的第5PMOS晶体管MR3和常时导通状态的第6PMOS晶体管MR4串联构成的分压电路，构成根据备用信号端子Standby的反相信号来控制第2PMOS开关晶体管MS2的开关动作的控制电路。
具体地说，如图7所示，第2PMOS开关晶体管MS2的源极与电源VDD连接。第2PMOS开关晶体管MS2的漏极与高电位侧端子VSP连接。第2PMOS开关晶体管MS2的基板与电源VDD连接。第2PMOS开关晶体管MS2的栅极与控制第2PMOS开关晶体管MS2的开关动作的控制电路连接。该控制电路由第4NMOS晶体管MN2、第4PMOS晶体管MP2、常时导通状态的第5PMOS晶体管MR3和常时导通状态的第6PMOS晶体管MR4串联构成的分压电路构成。常时导通状态的第5PMOS晶体管MR 3和常时导通状态的第6PMOS晶体管MR4串联构成的分压电路在高电位侧端子VSP和电源VDD之间连接，以第5PMOS晶体管MR3的第3导通电阻和第6PMOS晶体管MR4的第4导通电阻之比确定的分压出现在第5PMOS晶体管MR3和第6PMOS晶体管MR4之间的节点VSM2。这里，为了将第5PMOS晶体管MR3保持在常时导通状态，也可将第5PMOS晶体管MR3的栅极与接地GND连接。同样，为了将第6PMOS晶体管MR4保持在常时导通状态，也可将第6PMOS晶体管MR4的栅极与接地GND连接。
第4PMOS晶体管MP2的源极与分压电路的节点VSM2连接。换言之，第4PMOS晶体管MP2的源极经由第6PMOS晶体管MR4与高电位侧端子VSP连接，并经由第5PMOS晶体管MR3与电源VDD连接。第4PMOS晶体管MP2的漏极与第2PMOS开关晶体管MS2的栅极连接。第4PMOS晶体管MP2的栅极经由反相器INV1与备用信号端子Standby连接。第4PMOS晶体管MP2的基板与电源VDD连接。第4NMOS晶体管MN2的源极与接地GND连接。第4NMOS晶体管MN2的漏极与第2PMOS开关晶体管MS2的栅极连接。第4NMOS晶体管MN2的栅极经由反相器INV1与备用信号端子Standby连接。第4NMOS晶体管MN2的基板与接地GND连接。
第2PMOS开关晶体管MS2的尺寸即栅极宽度必须足够大，使得尽可能不影响动作时的内部电路100的特性，尽可能以低阻抗与电源VDD连接，另外，为了兼顾布局面积和降低内部电路100的泄漏电流的效果，可采用适度的尺寸即栅极宽度。但是，第2PMOS开关晶体管MS2的尺寸有在动作时被内部电路的特性限制的情况。即，由于根据该尺寸和待机时的内部电路100的泄漏电流确定高电位侧端子VSP的电位，因此有难以设定成任意值的情况。因而如图7所示，通过设置在高电位侧端子VSP和电源VDD之间***的常时导通状态的第5PMOS晶体管MR3和常时导通状态的第6PMOS晶体管MR4串联构成的分压电路，用以第3导通电阻和第4导通电阻之比确定的分压比出现在节点VSM2的电位来控制第2PMOS开关晶体管MS2的栅极电位。
(电路动作)
内部电路100动作时，从备用信号端子Standby输出低电平信号Low，该备用信号端子Standby的反相信号即高电平信号High输入泄漏电流降低电路700。其结果，第4NMOS晶体管MN2成为导通，第4PMOS晶体管MP2成为截止，第2PMOS开关晶体管MS2的栅极电位成为与接地GND同一电平，第2PMOS开关晶体管MS2导通。从而，高电位侧端子VSP与电源VDD以低阻抗连接，因此内部电路100进行通常动作。
内部电路100待机时，从备用信号端子Standby输出高电平信号High，该备用信号端子Standby的反相信号即低电平信号Low输入泄漏电流降低电路700。第4PMOS晶体管MP2成为导通，第4NMOS晶体管MN2成为截止，第2PMOS开关晶体管MS2的栅极与以第3导通电阻和第4导通电阻之比确定的分压比出现在节点VSM2的电位连接。第2PMOS开关晶体管MS2，将待机时的内部电路100的泄漏电流作为偏置电流，以MOS二极管的方式动作，将高电位侧端子VSP的电位保持在比电源VDD低的一恒电位。由于内部电路100的第1及第2PMOS晶体管mp101、mp102的基板电位与电源VDD连接，通过源极-基板间的逆偏置效果，降低第1及第2PMOS晶体管mp101、mp102的泄漏电流。另外，通过对高电位侧端子VSP的偏置缓和电源VDD-接地GND间的电压差，因此通过电压缓和，第1及第2NMOS晶体管mn101、mn102的泄漏电流也被降低。
(效果)
如上所述，根据本发明第7实施例，通过设置在高电位侧端子VSP和电源VDD之间连接的第5PMOS晶体管MR3和第6PMOS晶体管MR4串联构成的分压电路，用以第3导通电阻和第4导通电阻之比确定的分压比出现在节点VSM2的电位控制第2PMOS开关晶体管MS2的栅极电位。通过采用该构成调节第3导通电阻和第4导通电阻之比，可调节高电位侧端子VSP的电位。
另外，通过用第3导通电阻R3和第4导通电阻R4之比控制第2PMOS开关晶体管MS2的栅极电位，具有在内部电路100的泄漏电流大的条件下源极偏置电压变高而在泄漏电流小的条件下源极偏置电压变低的补正效果。泄漏电流小的条件是内部电路100的MOS晶体管的阈值电压大的条件，因此，成为待机时确保内部电路进行数据保持动作所必要的最低动作电压高的条件。因而，偏置电流小时，偏置电压小具有提高数据保持动作的抗噪声性的效果。
(8)第8实施例
本发明第8实施例提供可有效降低内部电路中的泄漏电流，降低消耗电流的半导体集成电路。图8是本发明第8实施例的半导体集成电路的构成的等价电路图。
(电路构成)
如图8所示，本发明第8实施例的半导体集成电路包含：内部电路100；在该内部电路100和接地GND之间电气连接，用于降低上述内部电路100待机时的泄漏电流的泄漏电流降低电路400；在该内部电路100和电源VDD之间电气连接，用于降低上述内部电路100待机时的泄漏电流的泄漏电流降低电路600。作为内部电路100的典型例可采用时序电路或者组合逻辑电路，但也不一定限于这些。作为时序电路的典型例可采用触发电路和锁存电路。以内部电路100由锁存电路100构成的场合为例进行以下说明。
如图8所示，本发明第8实施例的半导体集成电路包含：锁存电路100；在该锁存电路100和接地GND之间电气连接，用于降低上述锁存电路100待机时的泄漏电流的泄漏电流降低电路400；在该内部电路100和电源VDD之间电气连接，用于降低上述内部电路100待机时的泄漏电流的泄漏电流降低电路600。该锁存电路100具有已知的电路构成。具体地说，如图8所示，锁存电路100由第1PMOS晶体管mp101、第2PMOS晶体管mp102、第1NMOS晶体管mn101、第2NMOS晶体管mn102构成。第1PMOS晶体管mp101的源极和第2PMOS晶体管mp102的源极与高电位侧端子VSP连接。第1NMOS晶体管mn101的源极和第2NMOS晶体管mn102的源极与低电位侧端子VSN连接。第1PMOS晶体管mp101及第2PMOS晶体管mp102的基板电位由电源VDD保持。第1NMOS晶体管mn101及第2NMOS晶体管mn102的基板电位由接地GND保持。第1PMOS晶体管mp101的漏极和第1NMOS晶体管mn101的漏极相互连接，并且该漏极与第2PMOS晶体管mp102的栅极和第2NMOS晶体管mn102的栅极连接。第2PMOS晶体管mp102的漏极和第2NMOS晶体管mn102的漏极相互连接，并且该漏极与第1NMOS晶体管mp101的栅极和第1NMOS晶体管mn101的栅极连接。
泄漏电流降低电路400与备用信号端子Standby连接，并与低电位侧端子VSN连接。该泄漏电流降低电路400由第1NMOS开关晶体管MS1、第3NMOS晶体管MN1、第3PMOS晶体管MP1、第1电阻R1和第2电阻R2串联构成的分压电路构成。第1NMOS开关晶体管MS1是在低电位侧端子VSN和接地GND之间连接，将低电位侧端子VSN与接地GND连接或从接地GND切断的开关元件。第3NMOS晶体管MN1及第3PMOS晶体管MP1以及第1电阻R1和第2电阻R2串联构成的分压电路，构成根据备用信号端子Standby来控制第1NMOS开关晶体管MS1的开关动作的控制电路。
具体地说，如图8所示，第1NMOS开关晶体管MS1的源极与接地GND连接。第1NMOS开关晶体管MS1的漏极与低电位侧端子VSN连接。第1NMOS开关晶体管MS1的基板与接地GND连接。第1NMOS开关晶体管MS1的栅极与控制该第1NMOS开关晶体管MS1的开关动作的控制电路连接。该控制电路由第3NMOS晶体管MN1、第3PMOS晶体管MP1、第1电阻R1和第2电阻R2串联构成的分压电路构成。第1电阻R1及第2电阻R2串联构成的分压电路在低电位侧端子VSN和接地GND之间连接，以第1电阻R1和第2电阻R2之比确定的分压出现在第1电阻R1和第2电阻R2之间的节点VSM。
第3NMOS晶体管MN1的源极与分压电路的节点VSM连接。换言之，第3NMOS晶体管MN1的源极经由第1电阻R1与低电位侧端子VSN连接，并经由第2电阻R2与接地GND连接。第3NMOS晶体管MN1的漏极与第1NMOS开关晶体管MS1的栅极连接。第3NMOS晶体管MN1的栅极与备用信号端子Standby连接。第3NMOS晶体管MN1的基板与接地GND连接。第3PMOS晶体管MP1的源极与电源VDD连接。第3PMOS晶体管MP1的漏极与第1NMOS开关晶体管MS1的栅极连接。第3PMOS晶体管MP1的栅极与备用信号端子Standby连接。第3PMOS晶体管MP1的基板与电源VDD连接。
第1NMOS开关晶体管MS1的尺寸即栅极宽度必须足够大，使得尽可能不影响动作时的内部电路100的特性，尽可能以低阻抗与接地GND连接，另外，为了兼顾布局面积和降低内部电路100的泄漏电流的效果，可采用适度的尺寸即栅极宽度。但是，第1NMOS开关晶体管MS1的尺寸有在动作时被内部电路的特性限制的情况。即，由于根据该尺寸和待机时的内部电路100的泄漏电流确定低电位侧端子VSN的电位，因此有难以设定成任意值的情况。因而如图8所示，通过设置在低电位侧端子VSN和接地GND之间***的第1电阻R1和第2电阻R2串联构成的分压电路，用以第1电阻R1和第2电阻R2之比确定的分压比出现在节点VSM的电位控制第1NMOS开关晶体管MS1的栅极电位。
泄漏电流降低电路600经由反相器INV1与备用信号端子Standby连接，并与高电位侧端子VSP连接。该泄漏电流降低电路600由第2PMOS开关晶体管MS2、第4NMOS晶体管MN2、第4PMOS晶体管MP2、第3电阻R3及第4电阻R4串联构成的分压电路构成。第2PMOS开关晶体管MS2是在高电位侧端子VSP和电源VDD之间连接，将高电位侧端子VSP与电源VDD连接或从电源VDD切断的开关元件。第4NMOS晶体管MN2及第4PMOS晶体管MP2以及第3电阻R3和第4电阻R4串联构成的分压电路，构成根据备用信号端子Standby的反相信号来控制第2PMOS开关晶体管MS2的开关动作的控制电路。
具体地说，如图8所示，第2PMOS开关晶体管MS2的源极与电源VDD连接。第2PMOS开关晶体管MS2的漏极与高电位侧端子VSP连接。第2PMOS开关晶体管MS2的基板与电源VDD连接。第2PMOS开关晶体管MS2的栅极与控制第2PMOS开关晶体管MS2的开关动作的控制电路连接。该控制电路由第4NMOS晶体管MN2、第4PMOS晶体管MP2、第3电阻R3及第4电阻R4串联构成的分压电路构成。第3电阻R3和第4电阻R4串联构成的分压电路在高电位侧端子VSP和电源VDD之间连接，以第3电阻R3和第4电阻R4之比确定的分压出现在第3电阻R3和第4电阻R4之间的节点VSM2。
第4PMOS晶体管MP2的源极与分压电路的节点VSM2连接。换言之，第4PMOS晶体管MP2的源极经由第3电阻R3与高电位侧端子VSP连接，并经由第4电阻R4与电源VDD连接。第4PMOS晶体管MP2的漏极与第2PMOS开关晶体管MS2的栅极连接。第4PMOS晶体管MP2的栅极经由反相器INV1与备用信号端子Standby连接。第4PMOS晶体管MP2的基板与电源VDD连接。第4NMOS晶体管MN2的源极与接地GND连接。第4NMOS晶体管MN2的漏极与第2PMOS开关晶体管MS2的栅极连接。第4NMOS晶体管MN2的栅极经由反相器INV1与备用信号端子Standby连接。第4NMOS晶体管MN2的基板与接地GND连接。
第2PMOS开关晶体管MS2的尺寸即栅极宽度必须足够大，使得尽可能不影响动作时的内部电路100的特性，尽可能以低阻抗与电源VDD连接，另外，为了兼顾布局面积和降低内部电路100的泄漏电流的效果，可采用适度的尺寸即栅极宽度。但是，第2PMOS开关晶体管MS2的尺寸有在动作时被内部电路的特性限制的情况。即，由于根据该尺寸和待机时的内部电路100的泄漏电流确定高电位侧端子VSP的电位，因此有难以设定成任意值的情况。因而如图8所示，通过设置在高电位侧端子VSP和电源VDD之间***的第3电阻R3及第4电阻R4串联构成的分压电路，用以第3电阻R3和第4电阻R4之比确定的分压比出现在节点VSM2的电位，控制第2PMOS开关晶体管MS2的栅极电位。
(电路动作)
内部电路100动作时，从备用信号端子Standby输出低电平信号Low，第3NMOS晶体管MN1成为截止，第3PMOS晶体管MP1成为导通，第1NMOS开关晶体管MS1的栅极电位成为与电源VDD同一电平，第1NMOS开关晶体管MS1导通。从而，低电位侧端子VSN与接地GND以低阻抗连接。
而且，内部电路100动作时，从备用信号端子Standby输出低电平信号Low，该备用信号端子Standby的反相信号即高电平信号High输入泄漏电流降低电路600。其结果，第4NMOS晶体管MN2成为导通，第4PMOS晶体管MP2成为截止，第2PMOS开关晶体管MS2的栅极电位成为与接地GND同一电平，第2PMOS开关晶体管MS2导通。从而，高电位侧端子VSP与电源VDD以低阻抗连接，因此内部电路100进行通常动作。
内部电路100待机时，从备用信号端子Standby输出高电平信号High，第3PMOS晶体管MP1成为截止，第3NMOS晶体管MN1成为导通，第1NMOS开关晶体管MS1的栅极与以第1电阻R1和第2电阻R2之比确定的分压比出现在节点VSM1的电位连接。第1NMOS开关晶体管MS1，将待机时的内部电路100的泄漏电流作为偏置电流，以MOS二极管的方式动作，将低电位侧端子VSN的电位保持在比接地GND高的一恒电位。由于内部电路100的第1及第2NMOS晶体管mn101、mn102的基板电位与接地GND连接，通过源极-基板间的逆偏置效果，降低第1及第2NMOS晶体管mn101、mn102的泄漏电流。
而且，内部电路100待机时，从备用信号端子Standby输出高电平信号High，该备用信号端子Standby的反相信号即低电平信号Low输入泄漏电流降低电路600。第4PMOS晶体管MP2成为导通，第4NMOS晶体管MN2成为截止，第2PMOS开关晶体管MS2的栅极与第3电阻R3和第4电阻R4之比确定的分压比出现在节点VSM2的电位连接。第2PMOS开关晶体管MS2，将待机时的内部电路100的泄漏电流作为偏置电流，以MOS二极管的方式动作，将高电位侧端子VSP的电位保持在比电源VDD低的一恒电位。由于内部电路100的第1及第2PMOS晶体管mp101、mp102的基板电位与电源VDD连接，通过源极-基板间的逆偏置效果，降低第1及第2PMOS晶体管mp101、mp102的泄漏电流。另外，内部电路100通过对低电压侧端子VSN的偏置和对高电压侧端子VSP的偏置来缓和电源VDD-接地GND间的电压差，因此，除了源极-基板间的逆偏置效果外，通过电压缓和效果还可进一步降低第1及第2PMOS晶体管mp101、mp102、NMOS晶体管mn101、mn102的泄漏电流。
(效果)
如上所述，根据本发明第8实施例，通过设置在低电位侧端子VSN和接地GND之间连接的第1电阻R1及第2电阻R2串联构成的分压电路，用以第1电阻R1和第2电阻R2之比确定的分压比出现在节点VSM的电位来控制第1NMOS开关晶体管MS1的栅极电位。通过采用该构成来调节第1电阻R1和第2电阻R2之比，可调节低电位侧端子VSN的电位。
而且，通过设置在高电位侧端子VSP和电源VDD之间连接的第3电阻R3及第4电阻R4串联构成的分压电路，用以第3电阻R3和第4电阻R4之比确定的分压比出现在节点VSM2的电位，控制第2PMOS开关晶体管MS2的栅极电位。通过采用该构成调节第3电阻R3和第4电阻R4之比，可调节高电位侧端子VSP的电位。
另外，通过用第1电阻R1和第2电阻R2之比控制第1NMOS开关晶体管MS1的栅极电位，具有在内部电路100的泄漏电流大的条件下源极偏置电压变高而在泄漏电流小的条件下源极偏置电压变低的补正效果。泄漏电流小的条件是内部电路100的MOS晶体管的阈值电压大的条件，因此，成为待机时确保内部电路进行数据保持动作所必要的最低动作电压高的条件。因而，偏置电流小时，偏置电压小具有提高数据保持动作的抗噪声性的效果。
而且，通过用第3电阻R3和第4电阻R4之比控制第2PMOS开关晶体管MS2的栅极电位，具有在内部电路100的泄漏电流大的条件下源极偏置电压变高而在泄漏电流小的条件下源极偏置电压变低的补正效果。泄漏电流小的条件是内部电路100的MOS晶体管的阈值电压大的条件，因此，成为待机时确保内部电路进行数据保持动作所必要的最低动作电压高的条件。因而，偏置电流小时，偏置电压小具有提高数据保持动作的抗噪声性的效果。
(9)第9实施例
本发明第9实施例提供可有效降低内部电路中的泄漏电流，降低消耗电流的半导体集成电路。图9是本发明第9实施例的半导体集成电路的构成的等价电路图。
(电路构成)
如图9所示，本发明第9实施例的半导体集成电路包含：内部电路100；在该内部电路100和接地GND之间电气连接，用于降低上述内部电路100待机时的泄漏电流的泄漏电流降低电路500；在该内部电路100和电源VDD之间电气连接，用于降低上述内部电路100待机时的泄漏电流的泄漏电流降低电路700。作为内部电路100的典型例可采用时序电路或者组合逻辑电路，但也不一定限于这些。作为时序电路的典型例可采用触发电路和锁存电路。以内部电路100由锁存电路100构成的场合为例进行以下说明。
如图9所示，本发明第9实施例的半导体集成电路包含：锁存电路100；在该锁存电路100和接地GND之间电气连接，用于降低上述锁存电路100待机时的泄漏电流的泄漏电流降低电路500；在该内部电路100和电源VDD之间电气连接，用于降低上述内部电路100待机时的泄漏电流的泄漏电流降低电路700。该锁存电路100具有已知的电路构成。具体地说，如图9所示，锁存电路100由第1PMOS晶体管mp101、第2PMOS晶体管mp102、第1NMOS晶体管mn101、第2NMOS晶体管mn102构成。第1PMOS晶体管mp101的源极和第2PMOS晶体管mp102的源极与高电位侧端子VSP连接。第1NMOS晶体管mn101的源极和第2NMOS晶体管mn102的源极与低电位侧端子VSN连接。第1PMOS晶体管mp101及第2PMOS晶体管mp102的基板电位由电源VDD保持。第1NMOS晶体管mn101及第2NMOS晶体管mn102的基板电位由接地GND保持。第1PMOS晶体管mp101的漏极和第1NMOS晶体管mn101的漏极相互连接，并且该漏极与第2PMOS晶体管mp102的栅极和第2NMOS晶体管mn102的栅极连接。第2PMOS晶体管mp102的漏极和第2NMOS晶体管mn102的漏极相互连接，并且该漏极与第1PMOS晶体管mp101的栅极和第1NMOS晶体管mn101的栅极连接。
泄漏电流降低电路500与备用信号端子Standby连接，并与低电位侧端子VSN连接。该泄漏电流降低电路500由第1NMOS开关晶体管MS1、第3NMOS晶体管MN1、第3PMOS晶体管MP1、常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路构成。第1NMOS开关晶体管MS1是在低电位侧端子VSN和接地GND之间连接，将低电位侧端子VSN与接地GND连接或从接地GND切断的开关元件。第3NMOS晶体管MN1及第3PMOS晶体管MP1以及常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路，构成根据备用信号端子Standby来控制第1NMOS开关晶体管MS1的开关动作的控制电路。
具体地说，如图9所示，第1NMOS开关晶体管MS1的源极与接地GND连接。第1NMOS开关晶体管MS1的漏极与低电位侧端子VSN连接。第1NMOS开关晶体管MS1的基板与接地GND连接。第1NMOS开关晶体管MS1的栅极与控制该第1NMOS开关晶体管MS1的开关动作的控制电路连接。该控制电路由第3NMOS晶体管MN1、第3PMOS晶体管MP1、常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路构成。常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路在低电位侧端子VSN和接地GND之间连接，以第5NMOS晶体管MR1的第1导通电阻和第6NMOS晶体管MR2的第2导通电阻之比确定的分压出现在第5NMOS晶体管MR1和第6NMOS晶体管MR2之间的节点VSM。这里，为了将第5NMOS晶体管MR1保持在常时导通状态，也可将第5NMOS晶体管MR1的栅极与电源VDD连接。同样，为了将第6NMOS晶体管MR2保持在常时导通状态，也可将第6NMOS晶体管MR2的栅极与电源VDD连接。
第3NMOS晶体管MN1的源极与分压电路的节点VSM连接。换言之，第3NMOS晶体管MN1的源极经由第5NMOS晶体管MR1与低电位侧端子VSN连接，并经由第6NMOS晶体管MR2与接地GND连接。第3NMOS晶体管MN1的漏极与第1NMOS开关晶体管MS1的栅极连接。第3NMOS晶体管MN1的栅极与备用信号端子Standby连接。第3NMOS晶体管MN1的基板与接地GND连接。第3PMOS晶体管MP1的源极与电源VDD连接。第3PMOS晶体管MP1的漏极与第1NMOS开关晶体管MS1的栅极连接。第3PMOS晶体管MP1的栅极与备用信号端子Standby连接。第3PMOS晶体管MP1的基板与电源VDD连接。
第1NMOS开关晶体管MS1的尺寸即栅极宽度必须足够大，使得尽可能不影响动作时的内部电路100的特性，尽可能以低阻抗与接地GND连接，另外，为了兼顾布局面积和降低内部电路100的泄漏电流的效果，可采用适度的尺寸即栅极宽度。但是，第1NMOS开关晶体管MS1的尺寸有在动作时被内部电路的特性限制的情况。即，由于根据该尺寸和待机时的内部电路100的泄漏电流确定低电位侧端子VSN的电位，因此有难以设定成任意值的情况。因而如图9所示，通过设置在低电位侧端子VSN和接地GND之间***的常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路，用以第5NMOS晶体管MR1的第1导通电阻和第6NMOS晶体管MR2的第2导通电阻R2之比确定的分压比出现在节点VSM的电位来控制第1NMOS开关晶体管MS1的栅极电位。
泄漏电流降低电路700经由反相器INV1与备用信号端子Standby连接，并与高电位侧端子VSP连接。该泄漏电流降低电路700由第2PMOS开关晶体管MS2、第4NMOS晶体管MN2、第4PMOS晶体管MP2、常时导通状态的第5PMOS晶体管MR3和常时导通状态的第6PMOS晶体管MR4串联构成的分压电路构成。第2PMOS开关晶体管MS2是在高电位侧端子VSP和电源VDD之间连接，将高电位侧端子VSP与电源VDD连接或从电源VDD切断的开关元件。第4NMOS晶体管MN2及第4PMOS晶体管MP2以及常时导通状态的第5PMOS晶体管MR3和常时导通状态的第6PMOS晶体管MR4串联构成的分压电路，构成根据备用信号端子Standby的反相信号来控制第2PMOS开关晶体管MS2的开关动作的控制电路。
具体地说，如图9所示，第2PMOS开关晶体管MS2的源极与电源VDD连接。第2PMOS开关晶体管MS2的漏极与高电位侧端子VSP连接。第2PMOS开关晶体管MS2的基板与电源VDD连接。第2PMOS开关晶体管MS2的栅极与控制第2PMOS开关晶体管MS2的开关动作的控制电路连接。该控制电路由第4NMOS晶体管MN2、第4PMOS晶体管MP2、常时导通状态的第5PMOS晶体管MR3和常时导通状态的第6PMOS晶体管MR4串联构成的分压电路构成。常时导通状态的第5PMOS晶体管MR3和常时导通状态的第6PMOS晶体管MR4串联构成的分压电路在高电位侧端子VSP和电源VDD之间连接，以第5PMOS晶体管MR3的第3导通电阻和第6PMOS晶体管MR4的第4导通电阻之比确定的分压出现在第5PMOS晶体管MR3和第6PMOS晶体管MR4之间的节点VSM2。这里，为了将第5PMOS晶体管MR3保持在常时导通状态，也可将第5PMOS晶体管MR3的栅极与接地GND连接。同样，为了将第6PMOS晶体管MR4保持在常时导通状态，也可将第6PMOS晶体管MR4的栅极与接地GND连接。
第4PMOS晶体管MP2的源极与分压电路的节点VSM2连接。换言之，第4PMOS晶体管MP2的源极经由第6PMOS晶体管MR4与高电位侧端子VSP连接，并经由第5PMOS晶体管MR3与电源VDD连接。第4PMOS晶体管MP2的漏极与第2PMOS开关晶体管MS2的栅极连接。第4PMOS晶体管MP2的栅极经由反相器INV1与备用信号端子Standby连接。第4PMOS晶体管MP2的基板与电源VDD连接。第4NMOS晶体管MN2的源极与接地GND连接。第4NMOS晶体管MN2的漏极与第2PMOS开关晶体管MS2的栅极连接。第4NMOS晶体管MN2的栅极经由反相器INV1与备用信号端子Standby连接。第4NMOS晶体管MN2的基板与接地GND连接。
第2PMOS开关晶体管MS2的尺寸即栅极宽度必须足够大，使得尽可能不影响动作时的内部电路100的特性，尽可能以低阻抗与电源VDD连接，另外，为了兼顾布局面积和降低内部电路100的泄漏电流的效果，可采用适度的尺寸即栅极宽度。但是，第2PMOS开关晶体管MS2的尺寸有在动作时被内部电路的特性限制的情况。即，由于根据该尺寸和待机时的内部电路100的泄漏电流确定高电位侧端子VSP的电位，因此有难以设定成任意值的情况。因而如图9所示，通过设置在高电位侧端子VSP和电源VDD之间***的常时导通状态的第5PMOS晶体管MR3和常时导通状态的第6PMOS晶体管MR4串联构成的分压电路，用以第3导通电阻和第4导通电阻之比确定的分压比出现在节点VSM2的电位来控制第2PMOS开关晶体管MS2的栅极电位。
(电路动作)
内部电路100动作时，从备用信号端子Standby输出低电平信号Low，第3NMOS晶体管MN1成为截止，第3PMOS晶体管MP1成为导通，第1NMOS开关晶体管MS1的栅极电位成为与电源VDD同一电平，第1NMOS开关晶体管MS1导通。从而，低电位侧端子VSN与接地GND以低阻抗连接。
而且，内部电路100动作时，从备用信号端子Standby输出低电平信号Low，该备用信号端子Standby的反相信号即高电平信号High输入泄漏电流降低电路700。其结果，第4NMOS晶体管MN2成为导通，第4PMOS晶体管MP2成为截止，第2PMOS开关晶体管MS2的栅极电位成为与接地GND同一电平，第2PMOS开关晶体管MS2导通。从而，高电位侧端子VSP与电源VDD以低阻抗连接，因此内部电路100进行通常动作。
内部电路100待机时，从备用信号端子Standby输出高电平信号High，第3PMOS晶体管MP1成为截止，第3NMOS晶体管MN1成为导通，第1NMOS开关晶体管MS1的栅极与以第1导通电阻和第2导通电阻之比确定的分压比出现在节点VSM1的电位连接。第1NMOS开关晶体管MS1，将待机时的内部电路100的泄漏电流作为偏置电流，以MOS二极管的方式动作，将低电位侧端子VSN的电位保持在比接地GND高的一恒电位。由于内部电路100的第1及第2NMOS晶体管mn101、mn102的基板电位与接地GND连接，通过源极-基板间的逆偏置效果，降低第1及第2NMOS晶体管mn101、mn102的泄漏电流。
而且，内部电路100待机时，从备用信号端子Standby输出高电平信号High，该备用信号端子Standby的反相信号即低电平信号Low输入泄漏电流降低电路700。第4PMOS晶体管MP2成为导通，第4NMOS晶体管MN2成为截止，第2PMOS开关晶体管MS2的栅极与以第3导通电阻和第4导通电阻之比确定的分压比出现在节点VSM2的电位连接。第2PMOS开关晶体管MS2，将待机时的内部电路100的泄漏电流作为偏置电流，以MOS二极管的方式动作，将高电位侧端子VSP的电位保持在比电源VDD低的一恒电位。由于内部电路100的第1及第2PMOS晶体管mp101、mp102的基板电位与电源VDD连接，通过源极-基板间的逆偏置效果，降低第1及第2PMOS晶体管mp101、mp102的泄漏电流。另外，由于内部电路100通过对低电压侧端子VSN的偏置和对高电压侧端子VSP的偏置来缓和电源VDD-接地GND间的电压差，因此除了源极-基板间的逆偏置效果外，还通过电压缓和来进一步降低第1及第2PMOS晶体管mp101、mp102、NMOS晶体管mn101、mn102的泄漏电流。
(效果)
如上所述，根据本发明第9实施例，通过设置在低电位侧端子VSN和接地GND之间连接的常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路，用以第1导通电阻和第2导通电阻之比确定的分压比出现在节点VSM的电位来控制第1NMOS开关晶体管MS1的栅极电位。通过该构成来调节第1导通电阻和第2导通电阻之比，可调节低电位侧端子VSN的电位。
而且，通过设置在高电位侧端子VSP和电源VDD之间连接的第5PMOS晶体管MR3和第6PMOS晶体管MR4串联构成的分压电路，用以第3导通电阻和第4导通电阻之比确定的分压比出现在节点VSM2的电位控制第2PMOS开关晶体管MS2的栅极电位。通过采用该构成调节第3导通电阻和第4导通电阻之比，可调节高电位侧端子VSP的电位。
另外，通过用第1导通电阻和第2导通电阻之比控制第1NMOS开关晶体管MS1的栅极电位，具有在内部电路100的泄漏电流大的条件下源极偏置电压变高而在泄漏电流小的条件下源极偏置电压变低的补正效果。泄漏电流小的条件是内部电路100的MOS晶体管的阈值电压大的条件，因此，成为待机时确保内部电路进行数据保持动作所必要的最低动作电压高的条件。因而，偏置电流小时，偏置电压小具有提高数据保持动作的抗噪声性的效果。
而且，通过用第3导通电阻和第4导通电阻之比控制第2PMOS开关晶体管MS2的栅极电位，具有在内部电路100的泄漏电流大的条件下源极偏置电压变高而在泄漏电流小的条件下源极偏置电压变低的补正效果。泄漏电流小的条件是内部电路100的MOS晶体管的阈值电压大的条件，因此，成为待机时确保内部电路进行数据保持动作所必要的最低动作电压高的条件。因而，偏置电流小时，偏置电压小具有提高数据保持动作的抗噪声性的效果。
(10)第10实施例
本发明第10实施例提供可有效降低内部电路中的泄漏电流，降低消耗电流的半导体集成电路。图10是本发明第10实施例的半导体集成电路的构成的等价电路图。
(电路构成)
如图10所示，本发明第10实施例的半导体集成电路包含：内部电路100；在该内部电路100和接地GND之间电气连接，用于降低该内部电路100待机时的泄漏电流的泄漏电流降低电路500；与该内部电路100电气连接，用于控制该内部电路100所包含的PMOS晶体管的基板电位的基板偏置发生电路800。基板偏置发生电路800的输出VPP与该内部电路100所包含的PMOS晶体管的基板电气连接。基板偏置发生电路800可用已知的电路构成实现。例如，可用由读出电路、环形振荡器、充电泵电路组成的已知电路构成。
作为内部电路100的典型例可采用时序电路或者组合逻辑电路，但也不一定限于这些。作为时序电路的典型例可采用触发电路和锁存电路。以内部电路100由锁存电路100构成的场合为例进行以下说明。
如图10所示，本发明第10实施例的半导体集成电路包含：锁存电路100；在该锁存电路100和接地GND之间电气连接，用于降低上述锁存电路100待机时的泄漏电流的泄漏电流降低电路500。该锁存电路100具有已知的电路构成。具体地说，如图10所示，锁存电路100由第1PMOS晶体管mp101、第2PMOS晶体管mp102、第1NMOS晶体管mn101、第2NMOS晶体管mn102构成。第1PMOS晶体管mp101的源极和第2PMOS晶体管mp102的源极与电源VDD连接。第1NMOS晶体管mn101的源极和第2NMOS晶体管mn102的源极与低电位侧端子VSN连接。第1PMOS晶体管mp101及第2PMOS晶体管mp102的基板与基板偏置发生电路800的输出VPP连接。第1NMOS晶体管mn101及第2NMOS晶体管mn102的基板电位由接地GND保持。第1PMOS晶体管mp101的漏极和第1NMOS晶体管mn101的漏极相互连接，并且该漏极与第2PMOS晶体管mp102的栅极和第2NMOS晶体管mn102的栅极连接。第2PMOS晶体管mp102的漏极和第2NMOS晶体管mn102的漏极相互连接，并且该漏极与第1PMOS晶体管mp101的栅极和第1NMOS晶体管mn101的栅极连接。
泄漏电流降低电路500与备用信号端子Standby连接，并与低电位侧端子VSN连接。该泄漏电流降低电路500由第1NMOS开关晶体管MS1、第3NMOS晶体管MN1、第3PMOS晶体管MP1、常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路构成。第1NMOS开关晶体管MS1是在低电位侧端子VSN和接地GND之间连接，将低电位侧端子VSN与接地GND连接或从接地GND切断的开关元件。第3NMOS晶体管MN1及第3PMOS晶体管MP1以及常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路，构成根据备用信号端子Standby来控制第1NMOS开关晶体管MS1的开关动作的控制电路。
具体地说，如图10所示，第1NMOS开关晶体管MS1的源极与接地GND连接。第1NMOS开关晶体管MS1的漏极与低电位侧端子VSN连接。第1NMOS开关晶体管MS1的基板与接地GND连接。第1NMOS开关晶体管MS1的栅极与控制该第1NMOS开关晶体管MS1的开关动作的控制电路连接。该控制电路由第3NMOS晶体管MN1、第3PMOS晶体管MP1、常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路构成。常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路，在低电位侧端子VSN和接地GND之间连接，以第5NMOS晶体管MR1的第1导通电阻和第6NMOS晶体管MR2的第2导通电阻之比确定的分压出现在第5NMOS晶体管MR1和第6NMOS晶体管MR2之间的节点VSM。这里，为了将第5NMOS晶体管MR1保持在常时导通状态，也可将第5NMOS晶体管MR1的栅极与电源VDD连接。同样，为了将第6NMOS晶体管MR2保持在常时导通状态，也可将第6NMOS晶体管MR2的栅极与电源VDD连接。
第3NMOS晶体管MN1的源极与分压电路的节点VSM连接。换言之，第3NMOS晶体管MN1的源极经由第5NMOS晶体管MR1与低电位侧端子VSN连接，并经由第6NMOS晶体管MR2与接地GND连接。第3NMOS晶体管MN1的漏极与第1NMOS开关晶体管MS1的栅极连接。第3NMOS晶体管MN1的栅极与备用信号端子Standby连接。第3NMOS晶体管MN1的基板与接地GND连接。第3PMOS晶体管MP1的源极与电源VDD连接。第3PMOS晶体管MP1的漏极与第1NMOS开关晶体管MS1的栅极连接。第3PMOS晶体管MP1的栅极与备用信号端子Standby连接。第3PMOS晶体管MP1的基板与电源VDD连接。
第1NMOS开关晶体管MS1的尺寸即栅极宽度必须足够大，使得尽可能不影响动作时的内部电路100的特性，尽可能以低阻抗与接地GND连接，另外，为了兼顾布局面积和降低内部电路100的泄漏电流的效果，可采用适度的尺寸即栅极宽度。但是，第1NMOS开关晶体管MS1的尺寸有在动作时被内部电路的特性限制的情况。即，由于根据该尺寸和待机时的内部电路100的泄漏电流确定低电位侧端子VSN的电位，因此有难以设定成任意值的情况。因而如图10所示，通过设置在低电位侧端子VSN和接地GND之间***的常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路，用以第5NMOS晶体管MR1的第1导通电阻和第6NMOS晶体管MR2的第2导通电阻之比确定的分压比出现在节点VSM的电位来控制第1NMOS开关晶体管MS1的栅极电位。
前述图5所示电路构成中，将内部电路100的第1及第2NMOS晶体管mn101、mn102的源极与低电位侧端子VSN连接，用泄漏电流降低电路500来偏置该源极。因而，基板偏置效果仅仅出现在内部电路100的第1及第2NMOS晶体管mn101、mn102。通过该源极偏置，缓和在内部电路100的第1及第2PMOS晶体管mp101、mp102的两端施加的电压。该电压缓和虽然导致第1及第2PMOS晶体管mp101、mp102的泄漏电流降低一定程度，但是与基板偏置效果导致的泄漏电流降低相比较小得多。内部电路100由NMOS晶体管和PMOS晶体管各一半地构成时，为了将整个内部电路100的泄漏电流例如降低1成以上，必须将NMOS晶体管的泄漏电流削减1成以上，同时将PMOS晶体管的泄漏电流也降低1成以上。例如，仅对NMOS晶体管降低泄漏电流时，对NMOS晶体管的泄漏电流和PMOS晶体管的泄漏电流的总体的理论上的最大降低率为50％。因而，为了降低PMOS晶体管的泄漏电流，如前述图3所示的第3实施例，有不仅将NMOS晶体管而且将PMOS晶体管进行源极偏置的方法。
但是，本实施例中，设置具有与该内部电路100所包含的PMOS晶体管的基板和电气连接的输出VPP的基板偏置发生电路800，以取代该方法。即，将内部电路100所包含的PMOS晶体管，具体为PMOS晶体管mp101、mp102的阈值电压，通过基板偏置电路800控制成动作时为低阈值，待机时为高阈值，从而，可削减待机时的PMOS晶体管mp101、mp102的泄漏电流，降低整个内部电路待机时的泄漏电流。从而，基板偏置电路800与备用信号端子Standby连接，根据备用信号Standby，识别出内部电路100是动作状态或者待机状态。在动作状态的场合，基板偏置电路800输出电源电压VDD或比电源电压VDD低的电压，将PMOS晶体管mp101、mp102的阈值电压维持在低阈值。另一方面，在待机状态的场合，基板偏置电路800输出比电源电压VDD高的基板偏置电压VPP，将PMOS晶体管mp101、mp102的阈值电压维持在高阈值。
(电路动作)
内部电路100动作时，从备用信号端子Standby输出低电平信号Low，第3NMOS晶体管MN1成为截止，第3PMOS晶体管MP1成为导通，第1NMOS开关晶体管MS1的栅极电位成为与电源VDD同一电平，第1NMOS开关晶体管MS1导通。从而，低电位侧端子VSN与接地GND以低阻抗连接，因此内部电路100进行通常动作。该期间，基板偏置电路800输出电源电压VDD或比电源电压VDD低的电压，将PMOS晶体管mp101、mp102的阈值电压维持在低阈值。
内部电路100待机时，从备用信号端子Standby输出高电平信号High，第3PMOS晶体管MP1成为截止，第3NMOS晶体管MN1成为导通，第1NMOS开关晶体管MS1的栅极与以第5NMOS晶体管MR1的第1导通电阻和第6NMOS晶体管MR2的第2导通电阻之比确定的分压比出现在节点VSM的电位连接。第1NMOS开关晶体管MS1，将待机时的内部电路100的泄漏电流作为偏置电流，以MOS二极管的方式动作，将低电位侧端子VSN的电位保持在比接地GND高的一恒电位。由于内部电路100的第1及第2NMOS晶体管mn101、mn102的基板电位与接地GND连接，通过源极-基板间的逆偏置效果，降低第1及第2NMOS晶体管mn101、mn102的泄漏电流。另外，通过对低电位侧端子VSN的偏置缓和电源VDD-接地GND间的电压差，因此通过电压缓和，第1及第2PMOS晶体管mp101、mp102的泄漏电流也被降低。该期间，基板偏置电路800输出比电源电压VDD高的基板偏置电压VPP，将PMOS晶体管mp101、mp102的阈值电压维持在高阈值，因此进一步降低了泄漏电流。
(效果)
如上所述，根据本发明第10实施例，通过设置在低电位侧端子VSN和接地GND之间连接的常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路，用以第1导通电阻和第2导通电阻之比确定的分压比出现在节点VSM的电位来控制第1NMOS开关晶体管MS1的栅极电位。通过采用该构成来调节第1导通电阻和第2导通电阻之比，可调节低电位侧端子VSN的电位。
另外，通过用第1导通电阻和第2导通电阻之比控制第1NMOS开关晶体管MS1的栅极电位，具有在内部电路100的泄漏电流大的条件下源极偏置电压变高而在泄漏电流小的条件下源极偏置电压变低的补正效果。泄漏电流小的条件是内部电路100的MOS晶体管的阈值电压大的条件，因此，成为待机时确保内部电路进行数据保持动作所必要的最低动作电压高的条件。因而，偏置电流小时，偏置电压小具有提高数据保持动作的抗噪声性的效果。
而且，通过设置基板偏置电路800，可降低待机时构成内部电路的PMOS晶体管及NMOS晶体管两者的泄漏电流，因此可进一步降低整个内部电路100待机时的泄漏电流。另外，源极偏置的施加仅仅在低电位侧进行，因此即使在低电源电压的场合，也可在确保锁存电路的数据保持功能的同时降低泄漏电流。
(11)第11实施例
本发明第11实施例提供可有效降低内部电路中的泄漏电流，降低消耗电流的半导体集成电路。图11是本发明第11实施例的半导体集成电路的构成的等价电路图。
(电路构成)
如图11所示，本发明第11实施例的半导体集成电路包含：内部电路100；在该内部电路100和电源VDD之间电气连接，用于降低上述内部电路100待机时的泄漏电流的泄漏电流降低电路700；与该内部电路100电气连接，用于控制该内部电路100所包含的NMOS晶体管的基板电位的基板偏置发生电路800。基板偏置发生电路800的输出VBB与该内部电路100所包含的NMOS晶体管的基板电气连接。基板偏置发生电路800可用已知的电路构成实现。例如，可用读出电路、环形振荡器、充电泵电路组成的已知电路构成。作为内部电路100的典型例可采用时序电路或者组合逻辑电路，但也不一定限于这些。作为时序电路的典型例可采用触发电路和锁存电路。以内部电路100由锁存电路100构成的场合为例进行以下说明。
如图11所示，本发明第11实施例的半导体集成电路包含：锁存电路100；在该锁存电路100和电源VDD之间电气连接，用于降低上述锁存电路100待机时的泄漏电流的泄漏电流降低电路700。该锁存电路100具有已知的电路构成。具体地说，如图11所示，锁存电路100由第1PMOS晶体管mp101、第2PMOS晶体管mp102、第1NMOS晶体管mn101、第2NMOS晶体管mn102构成。第1PMOS晶体管mp101的源极和第2PMOS晶体管mp102的源极与高电位侧端子VSP连接。第1NMOS晶体管mn101的源极和第2NMOS晶体管mn102的源极与接地GND连接。第1PMOS晶体管mp101及第2PMOS晶体管mp102的基板电位由电源VDD保持。第1NMOS晶体管mn101及第2NMOS晶体管mn102的基板与基板偏置发生电路800的输出VBB连接。第1PMOS晶体管mp101的漏极和第1NMOS晶体管mn101的漏极相互连接，并且该漏极与第2PMOS晶体管mp102的栅极和第2NMOS晶体管mn102的栅极连接。第2PMOS晶体管mp102的漏极和第2NMOS晶体管mn102的漏极相互连接，并且该漏极与第1PMOS晶体管mp101的栅极和第1NMOS晶体管mn101的栅极连接。
泄漏电流降低电路700经由反相器INV1与备用信号端子Standby连接，并与高电位侧端子VSP连接。该泄漏电流降低电路700由第2PMOS开关晶体管MS2、第4NMOS晶体管MN2、第4PMOS晶体管MP2、常时导通状态的第5PMOS晶体管MR3和常时导通状态的第6PMOS晶体管MR4串联构成的分压电路构成。第2PMOS开关晶体管MS2是在高电位侧端子VSP和电源VDD之间连接，将高电位侧端子VSP与电源VDD连接或从电源VDD切断的开关元件。第4NMOS晶体管MN2及第4PMOS晶体管MP2以及常时导通状态的第5PMOS晶体管MR3和常时导通状态的第6PMOS晶体管MR4串联构成的分压电路，构成根据备用信号端子Standby的反相信号来控制第2PMOS开关晶体管MS2的开关动作的控制电路。
具体地说，如图11所示，第2PMOS开关晶体管MS2的源极与电源VDD连接。第2PMOS开关晶体管MS2的漏极与高电位侧端子VSP连接。第2PMOS开关晶体管MS2的基板与电源VDD连接。第2PMOS开关晶体管MS2的栅极与控制第2PMOS开关晶体管MS2的开关动作的控制电路连接。该控制电路由第4NMOS晶体管MN2、第4PMOS晶体管MP2、常时导通状态的第5PMOS晶体管MR3和常时导通状态的第6PMOS晶体管MR4串联构成的分压电路构成。常时导通状态的第5PMOS晶体管MR3和常时导通状态的第6PMOS晶体管MR4串联构成的分压电路在高电位侧端子VSP和电源VDD之间连接，以第5PMOS晶体管MR3的第3导通电阻和第6PMOS晶体管MR4的第4导通电阻之比确定的分压出现在第5PMOS晶体管MR3和第6PMOS晶体管MR4之间的节点VSM2。这里，为了将第5PMOS晶体管MR3保持在常时导通状态，也可将第5PMOS晶体管MR3的栅极与接地GND连接。同样，为了将第6PMOS晶体管MR4保持在常时导通状态，也可将第6PMOS晶体管MR4的栅极与接地GND连接。
第4PMOS晶体管MP2的源极与分压电路的节点VSM2连接。换言之，第4PMOS晶体管MP2的源极经由第6PMOS晶体管MR4与高电位侧端子VSP连接，并经由第5PMOS晶体管MR3与电源VDD连接。第4PMOS晶体管MP2的漏极与第2PMOS开关晶体管MS2的栅极连接。第4PMOS晶体管MP2的栅极经由反相器INV1与备用信号端子Standby连接。第4PMOS晶体管MP2的基板与电源VDD连接。第4NMOS晶体管MN2的源极与接地GND连接。第4NMOS晶体管MN2的漏极与第2PMOS开关晶体管MS2的栅极连接。第4NMOS晶体管MN2的栅极经由反相器INV1与备用信号端子Standby连接。第4NMOS晶体管MN2的基板与接地GND连接。
第2PMOS开关晶体管MS2的尺寸即栅极宽度必须足够大，使得尽可能不影响动作时的内部电路100的特性，尽可能以低阻抗与电源VDD连接，另外，为了兼顾布局面积和降低内部电路100的泄漏电流的效果，可采用适度的尺寸即栅极宽度。但是，第2PMOS开关晶体管MS2的尺寸有在动作时被内部电路的特性限制的情况。即，由于根据该尺寸和待机时的内部电路100的泄漏电流确定高电位侧端子VSP的电位，因此有难以设定成任意值的情况。因而如图11所示，通过设置在高电位侧端子VSP和电源VDD之间***的常时导通状态的第5PMOS晶体管MR3和常时导通状态的第6PMOS晶体管MR4串联构成的分压电路，用以第3导通电阻和第4导通电阻之比确定的分压比出现在节点VSM2的电位控制第2PMOS开关晶体管MS2的栅极电位。
前述图7所示电路构成中，将内部电路100的第1及第2PMOS晶体管mp101、mp102的源极与高电位侧端子VSP连接，用泄漏电流降低电路700来偏置该源极。因而，基板偏置效果仅仅在内部电路100的第1及第2PMOS晶体管mp101、mp102出现。通过该源极偏置缓和在内部电路100的第1及第2NMOS晶体管mn101、mn102的两端施加的电压。该电压缓和虽然使第1及第2NMOS晶体管mn101、mn102的泄漏电流降低了一定程度，但是与基板偏置效果导致的泄漏电流降低相比较小得多。内部电路100由NMOS晶体管和PMOS晶体管各一半构成时，为了将整个内部电路100的泄漏电流例如降低1成以上，必须将PMOS晶体管的泄漏电流削减1成以上，同时也将NMOS晶体管的泄漏电流降低1成以上。例如，仅对PMOS晶体管降低泄漏电流时，对PMOS晶体管的泄漏电流和NMOS晶体管的泄漏电流的总体的理论上的最大降低率为50％。因而，为了降低NMOS晶体管的泄漏电流，如前述的图3所示第3实施例，有不仅将PMOS晶体管而且将NMOS晶体管进行源极偏置的方法。
但是，本实施例中，设置具有与该内部电路100所包含的NMOS晶体管的基板电气连接的输出VBB的基板偏置发生电路800，以取代该方法。即，将内部电路100所包含的NMOS晶体管，具体为NMOS晶体管mn101、mn102的阈值电压，通过基板偏置电路800控制成动作时为低阈值，待机时为高阈值，从而，可削减待机时的NMOS晶体管mn101、mn102的泄漏电流，降低整个内部电路待机时的泄漏电流。从而基板偏置电路800与备用信号端子Standby连接，根据备用信号Standby识别出内部电路100是动作状态或者待机状态。在动作状态的场合，基板偏置电路800输出接地电压GND或比接地电压GND高的电压，将NMOS晶体管mn101、mn102的阈值电压维持在低阈值。另一方面，在待机状态的场合，基板偏置电路800输出比接地电压GND低的基板偏置电压VBB，将NMOS晶体管mn101、mn102的阈值电压维持在高阈值。
(电路动作)
内部电路100动作时，从备用信号端子Standby输出低电平信号Low，该备用信号端子Standby的反相信号即高电平信号High输入泄漏电流降低电路700。其结果，第4NMOS晶体管MN2成为导通，第4PMOS晶体管MP2成为截止，第2PMOS开关晶体管MS2的栅极电位成为与接地GND同一电平，第2PMOS开关晶体管MS2导通。从而，高电位侧端子VSP与电源VDD以低阻抗连接，因此内部电路100进行通常动作。该期间，基板偏置电路800输出接地电压GND或比接地电压GND高的电压，将NMOS晶体管mn101、mn102的阈值电压维持在低阈值。
内部电路100待机时，从备用信号端子Standby输出高电平信号High，该备用信号端子Standby的反相信号即低电平信号Low输入泄漏电流降低电路700。第4PMOS晶体管MP2成为导通，第4NOS晶体管MN2成为截止，第2PMOS开关晶体管MS2的栅极与以第3导通电阻和第4导通电阻之比确定的分压比出现在节点VSM2的电位连接。第2PMOS开关晶体管MS2，将待机时的内部电路100的泄漏电流作为偏置电流，以MOS二极管的方式动作，将高电位侧端子VSP的电位保持在比电源VDD低的一恒电位。由于内部电路100的第1及第2PMOS晶体管mp101、mp102的基板电位与电源VDD连接，通过源极-基板间的逆偏置效果，降低第1及第2PMOS晶体管mp101、mp102的泄漏电流。另外，通过对高电位侧端子VSP的偏置缓和电源VDD-接地GND间的电压差，因此通过电压缓和，第1及第2NMOS晶体管mn101、mn102的泄漏电流也被降低。该期间，基板偏置电路800输出比接地电压GND低的基板偏置电压VBB，将NMOS晶体管mn101、mn102的阈值电压维持在高阈值，因此进一步降低了泄漏电流。
(效果)
如上所述，根据本发明第11实施例，通过设置在高电位侧端子VSP和电源VDD之间连接的第5PMOS晶体管MR3和第6PMOS晶体管MR4串联构成的分压电路，用以第3导通电阻和第4导通电阻之比确定的分压比出现在节点VSM2的电位控制第2PMOS开关晶体管MS2的栅极电位。通过采用该构成来调节第3导通电阻和第4导通电阻之比，可调节高电位侧端子VSP的电位。
另外，通过用第3导通电阻和第4导通电阻之比控制第2PMOS开关晶体管MS2的栅极电位，具有在内部电路100的泄漏电流大的条件下源极偏置电压变高而在泄漏电流小的条件下源极偏置电压变低的补正效果。泄漏电流小的条件是内部电路100的MOS晶体管的阈值电压大的条件，因此，成为待机时确保内部电路进行数据保持动作所必要的最低动作电压高的条件。因而，偏置电流小时，偏置电压小具有提高数据保持动作的抗噪声性的效果。
而且，通过设置基板偏置电路800，可降低待机时构成内部电路的PMOS晶体管及NMOS晶体管两者的泄漏电流，因此可进一步降低整个内部电路100待机时的泄漏电流。另外，源极偏置的施加仅仅在高电位侧进行，因此即使在低电源电压的场合，也可在确保锁存电路的数据保持功能的同时降低泄漏电流。
(12)第12实施例
本发明第12实施例提供可有效降低内部电路中的泄漏电流，降低消耗电流的半导体集成电路。图12是本发明第12实施例的半导体集成电路的构成的等价电路图。
(电路构成)
如图12所示，本发明第12实施例的半导体集成电路包含：内部电路100；在该内部电路100和接地GND之间电气连接，用于降低该内部电路100待机时的泄漏电流的泄漏电流降低电路500；与该内部电路100电气连接，用于控制该内部电路100所包含的PMOS晶体管的基板电位的基板偏置发生电路800。基板偏置发生电路800的输出VPP与该内部电路100所包含的PMOS晶体管的基板电气连接。基板偏置发生电路800可用已知的电路构成实现。例如，可用由读出电路、环形振荡器、充电泵电路组成的已知电路构成。
作为内部电路100的典型例可采用时序电路或者组合逻辑电路，但也不一定限于这些。作为时序电路的典型例可采用触发电路和锁存电路。以内部电路100由锁存电路100构成的场合为例进行以下说明。
如图12所示，本发明第12实施例的半导体集成电路包含：锁存电路100；在该锁存电路100和接地GND之间电气连接，用于降低上述锁存电路100待机时的泄漏电流的泄漏电流降低电路500。该锁存电路100具有已知的电路构成。具体地说，如图12所示，锁存电路100由第1PMOS晶体管mp101、第2PMOS晶体管mp102、第1NMOS晶体管mn101、第2NMOS晶体管mn102构成。第1PMOS晶体管mp101的源极和第2PMOS晶体管mp102的源极与电源VDD连接。第1NMOS晶体管mn101的源极和第2NMOS晶体管mn102的源极与低电位侧端子VSN连接。第1PMOS晶体管mp101及第2PMOS晶体管mp102的基板与基板偏置发生电路800的输出VPP连接。第1NMOS晶体管mn101及第2NMOS晶体管mn102的基板电位由接地GND保持。第1PMOS晶体管mp101的漏极和第1NMOS晶体管mn101的漏极相互连接，并且该漏极与第2PMOS晶体管mp102的栅极和第2NMOS晶体管mn102的栅极连接。第2PMOS晶体管mp102的漏极和第2NMOS晶体管mn102的漏极相互连接，并且该漏极与第1PMOS晶体管mp101的栅极和第1NMOS晶体管mn101的栅极连接。
泄漏电流降低电路500与备用信号端子Standby连接，并与低电位侧端子VSN连接。该泄漏电流降低电路500由第1NMOS开关晶体管MS1、第3NMOS晶体管MN1、第3PMOS晶体管MP1、常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路构成。第1NMOS开关晶体管MS1是在低电位侧端子VSN和接地GND之间连接，将低电位侧端子VSN与接地GND连接或从接地GND切断的开关元件。第3NMOS晶体管MN1及第3PMOS晶体管MP1以及常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路，构成根据备用信号端子Standby来控制第1NMOS开关晶体管MS1的开关动作的控制电路。
具体地说，如图12所示，第1NMOS开关晶体管MS1的源极与接地GND连接。第1NMOS开关晶体管MS1的漏极与低电位侧端子VSN连接。第1NMOS开关晶体管MS1的基板与接地GND连接。第1NMOS开关晶体管MS1的栅极与控制该第1NMOS开关晶体管MS1的开关动作的控制电路连接。该控制电路由第3NMOS晶体管MN1、第3PMOS晶体管MP1、常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路构成。常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路在低电位侧端子VSN和接地GND之间连接，以第5NMOS晶体管MR1的第1导通电阻和第6NMOS晶体管MR2的第2导通电阻之比确定的分压出现在第5NMOS晶体管MR1和第6NMOS晶体管MR2之间的节点VSM。这里，为了将第5NMOS晶体管MR1保持在常时导通状态，也可将第5NMOS晶体管MR1的栅极与电源VDD连接。同样，为了将第6NMOS晶体管MR2保持在常时导通状态，也可将第6NMOS晶体管MR2的栅极与电源VDD连接。
第3NMOS晶体管MN1的源极与分压电路的节点VSM连接。换言之，第3NMOS晶体管MN1的源极经由第5NMOS晶体管MR1与低电位侧端子VSN连接，并经由第6NMOS晶体管MR2与接地GND连接。第3NMOS晶体管MN1的漏极与第1NMOS开关晶体管MS1的栅极连接。第3NMOS晶体管MN1的栅极与备用信号端子Standby连接。第3NMOS晶体管MN1的基板与接地GND连接。第3PMOS晶体管MP1的源极与电源VDD连接。第3PMOS晶体管MP1的漏极与第1NMOS开关晶体管MS1的栅极连接。第3PMOS晶体管MP1的栅极与备用信号端子Standby连接。第3PMOS晶体管MP1的基板与电源VDD连接。
第1NMOS开关晶体管MS1的尺寸即栅极宽度必须足够大，使得尽可能不影响动作时的内部电路100的特性，尽可能以低阻抗与接地GND连接，另外，为了兼顾布局面积和降低内部电路100的泄漏电流的效果，可采用适度的尺寸即栅极宽度。但是，第1NMOS开关晶体管MS1的尺寸有在动作时被内部电路的特性限制的情况。即，由于根据该尺寸和待机时的内部电路100的泄漏电流确定低电位侧端子VSN的电位，因此有难以设定成任意值的情况。因而如图12所示，通过设置在低电位侧端子VSN和接地GND之间***的常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路，用以第5NMOS晶体管MR1的第1导通电阻和第6NMOS晶体管MR2的第2导通电阻之比确定的分压比出现在节点VSM的电位来控制第1NMOS开关晶体管MS1的栅极电位。
前述图5所示电路构成中，将内部电路100的第1及第2NMOS晶体管mn101、mn102的源极与低电位侧端子VSN连接，用泄漏电流降低电路500偏置该源极。因而，基板偏置效果仅仅出现在内部电路100的第1及第2NMOS晶体管mn101、mn102。通过该源极偏置，缓和内部电路100的第1及第2PMOS晶体管mp101、mp102的两端施加的电压。通过该电压缓和，第1及第2PMOS晶体管mp101、mp102的泄漏电流虽然降低了一定程度，但是与基板偏置效果导致的泄漏电流降低相比较小得多。内部电路100由NMOS晶体管和PMOS晶体管各一半构成时，为了将整个内部电路100的泄漏电流降低例如1成以上，必须将NMOS晶体管的泄漏电流削减1成以上的同时，将PMOS晶体管的泄漏电流也降低1成以上。例如，仅对NMOS晶体管降低泄漏电流的场合，对NMOS晶体管的泄漏电流和PMOS晶体管的泄漏电流的总体的理论上的最大降低率成为50％。因而，为了降低PMOS晶体管的泄漏电流，如前述图3所示第3实施例，有不仅将NMOS晶体管而且将PMOS晶体管进行源极偏置的方法。
但是，本实施例中，设置具有与该内部电路100所包含的PMOS晶体管的基板电气连接的输出VPP的基板偏置发生电路800，以取代该方法。即，将内部电路100所包含的PMOS晶体管，具体为PMOS晶体管mp101、mp102的阈值电压，通过基板偏置电路800控制成在动作时及待机时都为高阈值，可削减待机时的PMOS晶体管mp101、mp102的泄漏电流，降低整个内部电路待机时的泄漏电流。基板偏置电路800与内部电路100是动作状态或者待机状态无关，输出比电源电压VDD高的基板偏置电压VPP，将PMOS晶体管mp101、mp102的阈值电压维持在高阈值。
即，不管是动作时还是待机时，都采用令基板偏置电路800为动作状态并总是对内部电路100的PMOS晶体管的基板施加电压VPP的构成。因此，内部电路100的PMOS晶体管的阈值电压在动作时也成为高的状态，即使PMOS晶体管的阈值高，通过加大栅极宽度等，在不影响动作时的特性的场合成为有效。另外，也可不采用基板偏置电路800，而采用预先配置阈值电压高的PMOS晶体管的构成。
(电路动作)
内部电路100动作时，从备用信号端子Standby输出低电平信号Low，第3NMOS晶体管MN1成为截止，第3PMOS晶体管MP1成为导通，第1NMOS开关晶体管MS1的栅极电位成为与电源VDD同一电平，第1NMOS开关晶体管MS1导通。从而，低电位侧端子VSN与接地GND以低阻抗连接，因此内部电路100进行通常动作。该期间，输出比电源电压VDD高的基板偏置电压VPP，将PMOS晶体管mp101、mp102的阈值电压维持在高阈值。
内部电路100待机时，从备用信号端子Standby输出高电平信号High，第3PMOS晶体管MP1成为截止，第3NMOS晶体管MN1成为导通，第1NMOS开关晶体管MS1的栅极与以第5NMOS晶体管MR1的第1导通电阻和第6NMOS晶体管MR2的第2导通电阻之比确定的分压比出现在节点VSM的电位连接。第1NMOS开关晶体管MS1，将待机时的内部电路100的泄漏电流作为偏置电流，以MOS二极管的方式动作，将低电位侧端子VSN的电位保持在比接地GND高的一恒电位。由于内部电路100的第1及第2NMOS晶体管mn101、mn102的基板电位与接地GND连接，通过源极-基板间的逆偏置效果，降低第1及第2NMOS晶体管mn101、mn102的泄漏电流。另外，通过对低电位侧端子VSN的偏置缓和电源VDD-接地GND间的电压差，因此通过电压缓和，第1及第2PMOS晶体管mp101、mp102的泄漏电流也被降低。该期间，基板偏置电路800输出比电源电压VDD高的基板偏置电压VPP，将PMOS晶体管mp101、mp102的阈值电压维持在高阈值。
(效果)
如上所述，根据本发明第12实施例，通过设置在低电位侧端子VSN和接地GND之间连接的常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路，用以第1导通电阻和第2导通电阻之比确定的分压比出现在节点VSM的电位来控制第1NMOS开关晶体管MS1的栅极电位。通过该构成来调节第1导通电阻和第2导通电阻之比，可调节低电位侧端子VSN的电位。
另外，通过用第1导通电阻和第2导通电阻之比控制第1NMOS开关晶体管MS1的栅极电位，具有在内部电路100的泄漏电流大的条件下源极偏置电压变高而在泄漏电流小的条件下源极偏置电压变低的补正效果。泄漏电流小的条件是内部电路100的MOS晶体管的阈值电压大的条件，因此，成为待机时确保内部电路进行数据保持动作所必要的最低动作电压高的条件。因而，偏置电流小时，偏置电压小具有提高数据保持动作的抗噪声性的效果。
而且，通过设置基板偏置电路800，可降低待机时构成内部电路的PMOS晶体管及NMOS晶体管两者的泄漏电流，因此可进一步降低整个内部电路100待机时的泄漏电流。另外，源极偏置的施加仅仅在低电位侧进行，因此即使在低电源电压的场合，也可在确保锁存电路的数据保持功能的同时降低泄漏电流。
而且，动作时也可令内部电路100的PMOS晶体管的阈值电压为高的状态，因此在动作时也可降低流过PMOS晶体管的泄漏电流。
(13)第13实施例
本发明第13实施例提供可有效降低内部电路中的泄漏电流，降低消耗电流的半导体集成电路。图13是本发明第13实施例的半导体集成电路的构成的等价电路图。
(电路构成)
如图13所示，本发明第13实施例的半导体集成电路包含：内部电路100；在该内部电路100和电源VDD之间电气连接，用于降低上述内部电路100待机时的泄漏电流的泄漏电流降低电路700；与该内部电路100电气连接，用于控制该内部电路100所包含的NMOS晶体管的基板电位的基板偏置发生电路800。基板偏置发生电路800的输出VBB与该内部电路100所包含的NMOS晶体管的基板电气连接。基板偏置发生电路800可用已知的电路构成实现。例如，可用读出电路、环形振荡器、充电泵电路组成的已知电路构成。作为内部电路100的典型例可采用时序电路或者组合逻辑电路，但也不一定限于这些。作为时序电路的典型例可采用触发电路和锁存电路。以内部电路100由锁存电路100构成的场合为例进行以下说明。
如图13所示，本发明第13实施例的半导体集成电路包含：锁存电路100；在该锁存电路100和电源VDD之间电气连接，用于降低上述锁存电路100待机时的泄漏电流的泄漏电流降低电路700。该锁存电路100具有已知的电路构成。具体地说，如图13所示，锁存电路100由第1PMOS晶体管mp101、第2PMOS晶体管mp102、第1NMOS晶体管mn101、第2NMOS晶体管mn102构成。第1PMOS晶体管mp101的源极和第2PMOS晶体管mp102的源极与高电位侧端子VSP连接。第1NMOS晶体管mn101的源极和第2NMOS晶体管mn102的源极与接地GND连接。第1PMOS晶体管mp101及第2PMOS晶体管mp102的基板电位由电源VDD保持。第1NMOS晶体管mn101及第2NMOS晶体管mn102的基板与基板偏置发生电路800的输出VBB连接。第1PMOS晶体管mp101的漏极和第1NMOS晶体管mn101的漏极相互连接，并且该漏极与第2PMOS晶体管mp102的栅极和第2NMOS晶体管mn102的栅极连接。第2PMOS晶体管mp102的漏极和第2NMOS晶体管mn102的漏极相互连接，并且该漏极与第1PMOS晶体管mp101的栅极和第1NMOS晶体管mn101的栅极连接。
泄漏电流降低电路700经由反相器INV1与备用信号端子Standby连接，并与高电位侧端子VSP连接。该泄漏电流降低电路700由第2PMOS开关晶体管MS2、第4NMOS晶体管MN2、第4PMOS晶体管MP2、常时导通状态的第5PMOS晶体管MR3和常时导通状态的第6PMOS晶体管MR4串联构成的分压电路构成。第2PMOS开关晶体管MS2是在高电位侧端子VSP和电源VDD之间连接，将高电位侧端子VSP与电源VDD连接或从电源VDD切断的开关元件。第4NMOS晶体管MN2及第4PMOS晶体管MP2以及常时导通状态的第5PMOS晶体管MR3和常时导通状态的第6PMOS晶体管MR4串联构成的分压电路，构成根据备用信号端子Standby的反相信号来控制第2PMOS开关晶体管MS2的开关动作的控制电路。
具体地说，如图13所示，第2PMOS开关晶体管MS2的源极与电源VDD连接。第2PMOS开关晶体管MS2的漏极与高电位侧端子VSP连接。第2PMOS开关晶体管MS2的基板与电源VDD连接。第2PMOS开关晶体管MS2的栅极与控制第2PMOS开关晶体管MS2的开关动作的控制电路连接。该控制电路由第4NMOS晶体管MN2、第4PMOS晶体管MP2、常时导通状态的第5PMOS晶体管MR3和常时导通状态的第6PMOS晶体管MR4串联构成的分压电路构成。常时导通状态的第5PMOS晶体管MR3和常时导通状态的第6PMOS晶体管MR4串联构成的分压电路在高电位侧端子VSP和电源VDD之间连接，以第5PMOS晶体管MR3的第3导通电阻和第6PMOS晶体管MR4的第4导通电阻之比确定的分压出现在第5PMOS晶体管MR3和第6PMOS晶体管MR4之间的节点VSM2。这里，为了将第5PMOS晶体管MR3保持在常时导通状态，也可将第5PMOS晶体管MR3的栅极与接地GND连接。同样，为了将第6PMOS晶体管MR4保持在常时导通状态，也可将第6PMOS晶体管MR4的栅极与接地GND连接。
第4PMOS晶体管MP2的源极与分压电路的节点VSM2连接。换言之，第4PMOS晶体管MP2的源极经由第6PMOS晶体管MR4与高电位侧端子VSP连接，并经由第5PMOS晶体管MR3与电源VDD连接。第4PMOS晶体管MP2的漏极与第2PMOS开关晶体管MS2的栅极连接。第4PMOS晶体管MP2的栅极经由反相器INV1与备用信号端子Standby连接。第4PMOS晶体管MP2的基板与电源VDD连接。第4NMOS晶体管MN2的源极与接地GND连接。第4NMOS晶体管MN2的漏极与第2PMOS开关晶体管MS2的栅极连接。第4NMOS晶体管MN2的栅极经由反相器INV1与备用信号端子Standby连接。第4NMOS晶体管MN2的基板与接地GND连接。
第2PMOS开关晶体管MS2的尺寸即栅极宽度必须足够大，使得尽可能不影响动作时的内部电路100的特性，尽可能以低阻抗与电源VDD连接，另外，为了兼顾布局面积和降低内部电路100的泄漏电流的效果，可采用适度的尺寸即栅极宽度。但是，第2PMOS开关晶体管MS2的尺寸有在动作时被内部电路的特性限制的情况。即，由于根据该尺寸和待机时的内部电路100的泄漏电流确定高电位侧端子VSP的电位，因此有难以设定成任意值的情况。因而如图13所示，通过设置在高电位侧端子VSP和电源VDD之间***的常时导通状态的第5PMOS晶体管MR3和常时导通状态的第6PMOS晶体管MR4串联构成的分压电路，用以第3导通电阻和第4导通电阻之比确定的分压比出现在节点VSM2的电位控制第2PMOS开关晶体管MS2的栅极电位。
前述图7所示电路构成中，将内部电路100的第1及第2PMOS晶体管mp101、mp102的源极与高电位侧端子VSP连接，用泄漏电流降低电路700偏置该源极。因而，基板偏置效果仅仅出现在内部电路100的第1及第2PMOS晶体管mp101、mp102。通过该源极偏置，缓和内部电路100的第1及第2NMOS晶体管mn101、mn102的两端施加的电压。通过该电压缓和，第1及第2NMOS晶体管mn101、mn102的泄漏电流虽然降低一定程度，但是与基板偏置效果导致的泄漏电流降低相比较小得多。内部电路100由NMOS晶体管和PMOS晶体管各一半构成时，为了将整个内部电路100的泄漏电流降低例如1成以上，必须将PMOS晶体管的泄漏电流削减1成以上的同时，将NMOS晶体管的泄漏电流也降低1成以上。例如，仅仅对PMOS晶体管降低泄漏电流的场合，对PMOS晶体管的泄漏电流和NMOS晶体管的泄漏电流的总体的理论上的最大降低率成为50％。因而，为了降低NMOS晶体管的泄漏电流，如前述图3所示第3实施例，有不仅将PMOS晶体管而且将NMOS晶体管进行源极偏置的方法。
但是，本实施例中，设置具有与该内部电路100所包含的NMOS晶体管的基板电气连接的输出VBB的基板偏置发生电路800，以取代该方法。即，将内部电路100所包含的NMOS晶体管，具体为NMOS晶体管mn101、mn102的阈值电压，通过基板偏置电路800控制成在动作时及待机时都为高阈值，可削减待机时的NMOS晶体管mn101、mn102的泄漏电流，降低整个内部电路待机时的泄漏电流。基板偏置电路800与内部电路100是动作状态或者待机状态无关，输出比接地电压GND低的基板偏置电压VBB，将NMOS晶体管mn101、mn102的阈值电压维持在高阈值。
即，采用不管是动作时还是待机时，都令基板偏置电路800为动作状态并总是对内部电路100的NMOS晶体管的基板施加电压VBB的构成。因此，内部电路100的NMOS晶体管的阈值电压在动作时也成为高的状态，即使NMOS晶体管的阈值高，通过加大栅极宽度等，在不影响动作时的特性的场合成为有效。另外，也可不采用基板偏置电路800，而采用预先配置阈值电压高的NMOS晶体管的构成。
(电路动作)
内部电路100动作时，从备用信号端子Standby输出低电平信号Low，该备用信号端子Standby的反相信号即高电平信号High输入泄漏电流降低电路700。其结果，第4NMOS晶体管MN2成为导通，第4PMOS晶体管MP2成为截止，第2PMOS开关晶体管MS2的栅极电位成为与接地GND同一电平，第2PMOS开关晶体管MS2导通。从而，高电位侧端子VSP与电源VDD以低阻抗连接，因此内部电路100进行通常动作。该期间，基板偏置电路800输出比接地电压GND低的基板偏置电压VBB，将NMOS晶体管mn101、mn102的阈值电压维持在高阈值。
内部电路100待机时，从备用信号端子Standby输出高电平信号High，该备用信号端子Standby的反相信号即低电平信号Low输入泄漏电流降低电路700。第4PMOS晶体管MP2成为导通，第4NMOS晶体管MN2成为截止，第2PMOS开关晶体管MS2的栅极与以第3导通电阻和第4导通电阻之比确定的分压比出现在节点VSM2的电位连接。第2PMOS开关晶体管MS2，将待机时的内部电路100的泄漏电流作为偏置电流，以MOS二极管的方式动作，将高电位侧端子VSP的电位保持在比电源VDD低的一恒电位。由于内部电路100的第1及第2PMOS晶体管mp101、mp102的基板电位与电源VDD连接，通过源极-基板间的逆偏置效果，降低第1及第2PMOS晶体管mp101、mp102的泄漏电流。另外，通过对高电位侧端子VSP的偏置缓和电源VDD-接地GND间的电压差，因此通过电压缓和，第1及第2NMOS晶体管mn101、mn102的泄漏电流也被降低。该期间，基板偏置电路800输出比接地电压GND低的基板偏置电压VBB，将NMOS晶体管mn101、mn102的阈值电压维持在高阈值。
(效果)
如上所述，根据本发明第13实施例，通过设置在高电位侧端子VSP和电源VDD之间连接的第5PMOS晶体管MR3和第6PMOS晶体管MR4串联构成的分压电路，用以第3导通电阻和第4导通电阻之比确定的分压比出现在节点VSM2的电位控制第2PMOS开关晶体管MS2的栅极电位。通过采用该构成调节第3导通电阻和第4导通电阻之比，可调节高电位侧端子VSP的电位。
另外，通过用第3导通电阻和第4导通电阻之比控制第2PMOS开关晶体管MS2的栅极电位，具有在内部电路100的泄漏电流大的条件下源极偏置电压变高而在泄漏电流小的条件下源极偏置电压变低的补正效果。泄漏电流小的条件是内部电路100的MOS晶体管的阈值电压大的条件，因此，成为待机时确保内部电路进行数据保持动作所必要的最低动作电压高的条件。因而，偏置电流小时，偏置电压小具有提高数据保持动作的抗噪声性的效果。
而且，通过设置基板偏置电路800，可降低待机时构成内部电路的PMOS晶体管及NMOS晶体管两者的泄漏电流，因此可进一步降低整个内部电路100待机时的泄漏电流。另外，源极偏置的施加仅仅在高电位侧进行，因此即使在低电源电压的场合，也可在确保锁存电路的数据保持功能的同时降低泄漏电流。
而且，动作时也可令内部电路100的NMOS晶体管的阈值电压为高的状态，因此在动作时也可降低流过NMOS晶体管的泄漏电流。
(14)第14实施例
本发明第14实施例提供可有效降低内部电路中的泄漏电流，降低消耗电流的半导体集成电路。图14是本发明第14实施例的半导体集成电路的构成的等价电路图。
(电路构成)
如图14所示，本发明第14实施例的半导体集成电路包含：作为内部电路的SRAM存储单元900；在该SRAM存储单元900和接地GND之间电气连接，用于降低上述SRAM存储单元900待机时的泄漏电流的泄漏电流降低电路500。前述的第1至第13实施例中，说明了以锁存电路作为内部电路的例，但是本实施例中，以SRAM存储单元取代该锁存电路为例，根据前述泄漏电流降低电路的适用例，以下参照图14进行说明。
如图14所示，本发明第14实施例的半导体集成电路包含：SRAM存储单元900；在该SRAM存储单元900和接地GND之间电气连接，用于降低上述SRAM存储单元900待机时的泄漏电流的泄漏电流降低电路500。该SRAM存储单元900具有已知的电路构成。具体地说，如图14所示，SRAM存储单元900可由6个MOS晶体管构成。具体地说，各SRAM存储单元900包含：第1及第2负载PMOS晶体管ML1、ML2；第1及第2驱动NMOS晶体管MD1、MD2；第1及第2转送NMOS晶体管MT1、MT2。
第1负载PMOS晶体管ML1和第1驱动NMOS晶体管MD1在电源VDD和低电位侧端子VSN之间串联。第2负载PMOS晶体管ML2和第2驱动NMOS晶体管MD2在电源VDD和低电位侧端子VSN之间串联。
第1负载PMOS晶体管ML1的源极与电源VDD连接。第1负载PMOS晶体管ML1的漏极与第1驱动NMOS晶体管MD1的漏极连接，并与第1转送NMOS晶体管MT1的漏极连接，而且，与第2负载PMOS晶体管ML2的栅极和第2驱动NMOS晶体管MD2的栅极连接。第1驱动NMOS晶体管MD1的源极与低电位侧端子VSN连接。
第2负载PMOS晶体管ML2的源极与电源VDD连接。第2负载PMOS晶体管ML2的漏极与第2驱动NMOS晶体管MD2的漏极连接，并与第2转送NMOS晶体管MT2的漏极连接，而且，与第1负载PMOS晶体管ML1的栅极和第1驱动NMOS晶体管MD1的栅极连接。第2驱动NMOS晶体管MD2的源极与低电位侧端子VSN连接。
第1转送NMOS晶体管MT1的漏极与第1负载PMOS晶体管ML1的漏极、第1驱动NMOS晶体管MD1的漏极、第2负载PMOS晶体管ML2的栅极、第2驱动NMOS晶体管MD2的栅极连接。第1转送NMOS晶体管MT1的源极与非反相位线BL连接。第1转送NMOS晶体管MT1的栅极与字线WL连接。
第2转送NMOS晶体管MT2的漏极与第2负载PMOS晶体管ML2的漏极、第2驱动NMOS晶体管MD2的漏极、第1负载PMOS晶体管ML1的栅极、第1驱动NMOS晶体管MD1的栅极连接。第2转送NMOS晶体管MT2的源极与反相位线/BL连接。第2转送NMOS晶体管MT2的栅极与字线WL连接。
第1及第2负载PMOS晶体管ML1、ML2的基板与电源VDD连接。第1及第2驱动NMOS晶体管MD1、MD2的基板及第1及第2转送NMOS晶体管MT1、MT2的基板与接地GND连接。换言之，第1及第2负载PMOS晶体管ML1、ML2的基板被供给电源电压VDD。第1及第2驱动NMOS晶体管MD1、MD2的基板及第1及第2转送NMOS晶体管MT1、MT2的基板被供给接地电位GND。
泄漏电流降低电路500与备用信号端子Standby连接，并与低电位侧端子VSN连接。该泄漏电流降低电路500由第1NMOS开关晶体管MS1、第3NMOS晶体管MN1、第3PMOS晶体管MP1、常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路构成。第1NMOS开关晶体管MS1是在低电位侧端子VSN和接地GND之间连接，将低电位侧端子VSN与接地GND连接或从接地GND切断的开关元件。第3NMOS晶体管MN1及第3PMOS晶体管MP1以及常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路，构成根据备用信号端子Standby来控制第1NMOS开关晶体管MS1的开关动作的控制电路。
具体地说，如图14所示，第1NMOS开关晶体管MS1的源极与接地GND连接。第1NMOS开关晶体管MS1的漏极与低电位侧端子VSN连接。第1NMOS开关晶体管MS1的基板与接地GND连接。第1NMOS开关晶体管MS1的栅极与控制该第1NMOS开关晶体管MS1的开关动作的控制电路连接。该控制电路由第3NMOS晶体管MN1、第3PMOS晶体管MP1、常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路构成。常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路在低电位侧端子VSN和接地GND之间连接，以第5NMOS晶体管MR1的第1导通电阻和第6NMOS晶体管MR2的第2导通电阻之比确定的分压出现在第5NMOS晶体管MR1和第6NMOS晶体管MR2之间的节点VSM。这里，为了将第5NMOS晶体管MR1保持在常时导通状态，也可将第5NMOS晶体管MR1的栅极与电源VDD连接。同样，为了将第6NMOS晶体管MR2保持在常时导通状态，也可将第6NMOS晶体管MR2的栅极与电源VDD连接。
第3NMOS晶体管MN1的源极与分压电路的节点VSM连接。换言之，第3NMOS晶体管MN1的源极经由第5NMOS晶体管MR1与低电位侧端子VSN连接，并经由第6NMOS晶体管MR2与接地GND连接。第3NMOS晶体管MN1的漏极与第1NMOS开关晶体管MS1的栅极连接。第3NMOS晶体管MN1的栅极与备用信号端子Standby连接。第3NMOS晶体管MN1的基板与接地GND连接。第3PMOS晶体管MP1的源极与电源VDD连接。第3PMOS晶体管MP1的漏极与第1NMOS开关晶体管MS1的栅极连接。第3PMOS晶体管MP1的栅极与备用信号端子Standby连接。第3PMOS晶体管MP1的基板与电源VDD连接。
第1NMOS开关晶体管MS1的尺寸即栅极宽度必须足够大，使得尽可能不影响动作时的SRAM存储单元900的特性，尽可能以低阻抗与接地GND连接，另外，为了兼顾布局面积和降低SRAM存储单元900的泄漏电流的效果，可采用适度的尺寸即栅极宽度。但是，第1NMOS开关晶体管MS1的尺寸有在动作时被内部电路的特性限制的情况。即，由于根据该尺寸和待机时的SRAM存储单元900的泄漏电流确定低电位侧端子VSN的电位，因此有难以设定成任意值的情况。因而如图14所示，通过设置在低电位侧端子VSN和接地GND之间***的常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路，用以第5NMOS晶体管MR1的第1导通电阻和第6NMOS晶体管MR2的第2导通电阻R2之比确定的分压比出现在节点VSM的电位来控制第1NMOS开关晶体管MS1的栅极电位。
6个晶体管构成的SRAM存储单元中，由于4个是NMOS晶体管，因此如图15所示，即使是仅仅接地GND侧的源极偏置方式，也可比较大地削减整个SRAM存储单元的泄漏电流。图15是表示图14所示SRAM存储单元的各节点的电位的图。图15表示电源电压VDD＝1.2V、低电位侧源极偏置电压VSN＝0.4V时待机状态中的SRAM存储单元的各节点的电位。SRAM存储单元900在待机状态中，字线WL成为0V，非反相位线BL、反相位线/BL与电源电压VDD＝1.2V连接。根据图15的电位状态，对低电位侧端子VSN施加源极偏置时，SRAM存储单元900待机时的泄漏电流中，驱动晶体管的泄漏电流通过基板偏置效果降低，负载PMOS晶体管的泄漏电流通过源极-漏极间的电压缓和而降低。而且，流向转送晶体管的泄漏电流通过栅极-源极间的逆偏置效果显著降低，因此，与单纯逻辑电路和锁存电路中对低电位侧施加源极偏置的场合相比，整个存储单元的泄漏电流的削减效果大。
(电路动作)
SRAM存储单元900动作时，从备用信号端子Standby输出低电平信号Low，第3NMOS晶体管MN1成为截止，第3PMOS晶体管MP1成为导通，第1NMOS开关晶体管MS1的栅极电位成为与电源VDD同一电平，第1NMOS开关晶体管MS1导通。从而，低电位侧端子VSN与接地GND以低阻抗连接，因此SRAM存储单元900进行通常动作。
SRAM存储单元900待机时，从备用信号端子Standby输出高电平信号High，第3PMOS晶体管MP1成为截止，第3NMOS晶体管MN1成为导通，第1NMOS开关晶体管MS1的栅极与以第5NMOS晶体管MR1的第1导通电阻和第6NMOS晶体管MR2的第2导通电阻之比确定的分压比出现在节点VSM的电位连接。第1NMOS开关晶体管MS1，将待机时的SRAM存储单元900的泄漏电流作为偏置电流，以MOS二极管的方式动作，将低电位侧端子VSN的电位保持在比接地GND高的一恒电位。SRAM存储单元900的第1及第2驱动NMOS晶体管MD1、MD2的基板电位与接地GND连接，因此，通过源极-基板间的逆偏置效果，第1及第2驱动NMOS晶体管MD1、MD2的泄漏电流被降低。另外，通过对低电位侧端子VSN的偏置来缓和电源VDD-接地GND间的电压差，因此，通过电压缓和，第1及第2负载PMOS晶体管ML1、ML2的泄漏电流也被降低。而且，通过对低电压侧端子VSN的偏置，在第1及第2转送NMOS晶体管MT1、MT2的栅极-源极间的逆偏置效果导致流向第1及第2转送NMOS晶体管MT1、MT2的泄漏电流也被降低。
(效果)
如上所述，根据本发明第14实施例，对于存储单元，通过在低电位侧进行源极偏置，可获得更高的泄漏削减效果。即，对低电位侧端子VSN施加源极偏置的场合，SRAM存储单元待机时的泄漏电流中，驱动晶体管的泄漏电流通过基板偏置效果降低，负载PMOS晶体管的泄漏电流通过源极-漏极间的电压缓和降低。而且，流向转送晶体管的泄漏电流通过栅极-源极间的逆偏置效果显著降低，因此，与在单纯逻辑电路和锁存电路中对低电位侧施加源极偏置的场合相比，整个存储单元的泄漏电流的削减效果大。
(15)第15实施例
本发明第15实施例提供可有效降低内部电路中的泄漏电流，降低消耗电流的半导体集成电路。图16是本发明第15实施例的半导体集成电路的构成的等价电路图。
(电路构成)
如图16所示，本发明第15实施例的半导体集成电路包含：作为内部电路的SRAM存储单元900；在该SRAM存储单元900和接地GND之间电气连接，用于降低上述SRAM存储单元900的待机时的泄漏电流的泄漏电流降低电路500。前述的第1至第13实施例中，说明了以锁存电路作为内部电路的例，但是本实施例中，以SRAM存储单元取代该锁存电路为例，根据前述泄漏电流降低电路的适用例，以下参照图16进行说明。
如图16所示，本发明第15实施例的半导体集成电路包含：SRAM存储单元900；在该SRAM存储单元900和接地GND之间电气连接，用于降低上述SRAM存储单元900待机时的泄漏电流的泄漏电流降低电路500；与该SRAM存储单元900电气连接，用于控制该SRAM存储单元900所包含的第1及第2负载PMOS晶体管ML1、ML2的基板电位的基板偏置发生电路800。基板偏置发生电路800的输出VPP与该SRAM存储单元900所包含的第1及第2负载PMOS晶体管ML1、ML2的基板电气连接。基板偏置发生电路800可用已知的电路构成实现。例如，可用读出电路、环形振荡器、充电泵电路组成的已知电路构成。
该SRAM存储单元900具有已知的电路构成。具体地说，如图16所示，SRAM存储单元900可由6个MOS晶体管构成。具体地说，各SRAM存储单元900包含：第1及第2负载PMOS晶体管ML1、ML2；第1及第2驱动NMOS晶体管MD1、MD2；第1及第2转送NMOS晶体管MT1、MT2。
第1负载PMOS晶体管ML1和第1驱动NMOS晶体管MD1在电源VDD和低电位侧端子VSN之间串联。第2负载PMOS晶体管ML2和第2驱动NMOS晶体管MD2在电源VDD和低电位侧端子VSN之间串联。
第1负载PMOS晶体管ML1的源极与电源VDD连接。第1负载PMOS晶体管ML1的漏极与第1驱动NMOS晶体管MD1的漏极连接，并与第1转送NMOS晶体管MT1的漏极连接，而且，与第2负载PMOS晶体管ML2的栅极和第2驱动NMOS晶体管MD2的栅极连接。第1驱动NMOS晶体管MD1的源极与低电位侧端子VSN连接。
第2负载PMOS晶体管ML2的源极与电源VDD连接。第2负载PMOS晶体管ML2的漏极与第2驱动NMOS晶体管MD2的漏极连接，并与第2转送NMOS晶体管MT2的漏极连接，而且，与第1负载PMOS晶体管ML1的栅极和第1驱动NMOS晶体管MD1的栅极连接。第2驱动NMOS晶体管MD2的源极与低电位侧端子VSN连接。
第1转送NMOS晶体管MT1的漏极与第1负载PMOS晶体管ML1的漏极、第1驱动NMOS晶体管MD1的漏极、第2负载PMOS晶体管ML2的栅极、第2驱动NMOS晶体管MD2的栅极连接。第1转送NMOS晶体管MT1的源极与非反相位线BL连接。第1转送NMOS晶体管MT1的栅极与字线WL连接。
第2转送NMOS晶体管MT2的漏极与第2负载PMOS晶体管ML2的漏极、第2驱动NMOS晶体管MD2的漏极、第1负载PMOS晶体管ML1的栅极、第1驱动NMOS晶体管MD1的栅极连接。第2转送NMOS晶体管MT2的源极与反相位线/BL连接。第2转送NMOS晶体管MT2的栅极与字线WL连接。
第1及第2负载PMOS晶体管ML1、ML2的基板与基板偏置发生电路800的输出VPP连接。第1及第2驱动NMOS晶体管MD1、MD2的基板及第1及第2转送NMOS晶体管MT1、MT2的基板与接地GND连接。换言之，第1及第2负载PMOS晶体管ML1、ML2的基板被供给电源电压VDD。第1及第2驱动NMOS晶体管MD1、MD2的基板及第1及第2转送NMOS晶体管MT1、MT2的基板被供给接地电位GND。
泄漏电流降低电路500与备用信号端子Standby连接，并与低电位侧端子VSN连接。该泄漏电流降低电路500由第1NMOS开关晶体管MS1、第3NMOS晶体管MN1、第3PMOS晶体管MP1、常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路构成。第1NMOS开关晶体管MS1是在低电位侧端子VSN和接地GND之间连接，将低电位侧端子VSN与接地GND连接或从接地GND切断的开关元件。第3NMOS晶体管MN1及第3PMOS晶体管MP1以及常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路，构成根据备用信号端子Standby来控制第1NMOS开关晶体管MS1的开关动作的控制电路。
具体地说，如图16所示，第1NMOS开关晶体管MS1的源极与接地GND连接。第1NMOS开关晶体管MS1的漏极与低电位侧端子VSN连接。第1NMOS开关晶体管MS1的基板与接地GND连接。第1NMOS开关晶体管MS1的栅极与控制该第1NMOS开关晶体管MS1的开关动作的控制电路连接。该控制电路由第3NMOS晶体管MN1、第3PMOS晶体管MP1、常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路构成。常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路在低电位侧端子VSN和接地GND之间连接，以第5NMOS晶体管MR1的第1导通电阻和第6NMOS晶体管MR2的第2导通电阻之比确定的分压出现在第5NMOS晶体管MR1和第6NMOS晶体管MR2之间的节点VSM。这里，为了将第5NMOS晶体管MR1保持在常时导通状态，也可将第5NMOS晶体管MR1的栅极与电源VDD连接。同样，为了将第6NMOS晶体管MR2保持在常时导通状态，也可将第6NMOS晶体管MR2的栅极与电源VDD连接。
第3NMOS晶体管MN1的源极与分压电路的节点VSM连接。换言之，第3NMOS晶体管MN1的源极经由第5NMOS晶体管MR1与低电位侧端子VSN连接，并经由第6NMOS晶体管MR2与接地GND连接。第3NMOS晶体管MN1的漏极与第1NMOS开关晶体管MS1的栅极连接。第3NMOS晶体管MN1的栅极与备用信号端子Standby连接。第3NMOS晶体管MN1的基板与接地GND连接。第3PMOS晶体管MP1的源极与电源VDD连接。第3PMOS晶体管MP1的漏极与第1NMOS开关晶体管MS1的栅极连接。第3PMOS晶体管MP1的栅极与备用信号端子Standby连接。第3PMOS晶体管MP1的基板与电源VDD连接。
第1NMOS开关晶体管MS1的尺寸即栅极宽度必须足够大，使得尽可能不影响动作时的SRAM存储单元900的特性，尽可能以低阻抗与接地GND连接，另外，为了兼顾布局面积和降低SRAM存储单元900的泄漏电流的效果，可采用适度的尺寸即栅极宽度。但是，第1NMOS开关晶体管MS1的尺寸有在动作时被内部电路的特性限制的情况。即，由于根据该尺寸和待机时的SRAM存储单元900的泄漏电流确定低电位侧端子VSN的电位，因此有难以设定成任意值的情况。因而如图16所示，通过设置在低电位侧端子VSN和接地GND之间***的常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路，用以第5NMOS晶体管MR1的第1导通电阻和第6NMOS晶体管MR2的第2导通电阻R2之比确定的分压比出现在节点VSM的电位来控制第1NMOS开关晶体管MS1的栅极电位。
对低电位侧端子VSN施加源极偏置的场合，SRAM存储单元900待机时的泄漏电流中，驱动晶体管的泄漏电流通过基板偏置效果降低，负载PMOS晶体管的泄漏电流通过源极-漏极间的电压缓和降低。而且，流向转送晶体管的泄漏电流通过栅极-源极间的逆偏置效果显著降低，因此，与在单纯逻辑电路和锁存电路中对低电位侧施加源极偏置的场合相比，整个存储单元的泄漏电流的削减效果大。
基板偏置发生电路800具有与SRAM存储单元900所包含的第1及第2负载PMOS晶体管ML1、ML2的基板电气连接的输出VPP。即，将SRAM存储单元900所包含的第1及第2负载PMOS晶体管ML1、ML2的阈值电压通过基板偏置电路800控制成动作时为低阈值而待机时为高阈值，从而，可削减待机时的第1及第2负载PMOS晶体管ML1、ML2的泄漏电流，降低整个SRAM存储单元900待机时的泄漏电流。从而，基板偏置电路800与备用信号端子Standby连接，根据备用信号Standby识别出SRAM存储单元900是动作状态或者待机状态。为动作状态的场合，基板偏置电路800输出电源电压VDD或比电源电压VDD低的电压，将第1及第2负载PMOS晶体管ML1、ML2的阈值电压维持在低阈值。另一方面，为待机状态的场合，基板偏置电路800输出比电源电压VDD高的基板偏置电压VPP，将第1及第2负载PMOS晶体管ML1、ML2的阈值电压维持在高阈值。
(电路动作)
SRAM存储单元900动作时，从备用信号端子Standby输出低电平信号Low，第3NMOS晶体管MN1成为截止，第3PMOS晶体管MP1成为导通，第1NMOS开关晶体管MS1的栅极电位成为与电源VDD同一电平，第1NMOS开关晶体管MS1导通。而且，基板偏置电路800输出电源电压VDD或比电源电压VDD低的电压，将第1及第2负载PMOS晶体管ML1、ML2的阈值电压维持在低阈值。从而，低电位侧端子VSN与接地GND以低阻抗连接，因此SRAM存储单元900进行通常动作。
SRAM存储单元900待机时，从备用信号端子Standby输出高电平信号High，第3PMOS晶体管MP1成为截止，第3NMOS晶体管MN1成为导通，第1NMOS开关晶体管MS1的栅极与以第5NMOS晶体管MR1的第1导通电阻和第6NMOS晶体管MR2的第2导通电阻之比确定的分压比出现在节点VSM的电位连接。第1NMOS开关晶体管MS1，将待机时的SRAM存储单元900的泄漏电流作为偏置电流，以MOS二极管的方式动作，将低电位侧端子VSN的电位保持在比接地GND高的一恒电位。SRAM存储单元900的第1及第2驱动NMOS晶体管MD1、MD2的基板电位与接地GND连接，因此通过源极-基板间的逆偏置效果，第1及第2驱动NMOS晶体管MD1、MD2的泄漏电流被降低。另外，通过对低电位侧端子VSN的偏置缓和电源VDD-接地GND间的电压差，因此通过电压缓和，第1及第2负载PMOS晶体管ML1、ML2的泄漏电流也被降低。基板偏置电路800输出比电源电压VDD高的基板偏置电压VPP，将第1及第2负载PMOS晶体管ML1、ML2的阈值电压维持在高阈值，待机时的第1及第2负载PMOS晶体管ML1、ML2的泄漏电流进一步降低。另外，通过对低电压侧端子VSN的偏置，在第1及第2转送NMOS晶体管MT1、MT2的栅极-源极间的逆偏置效果导致流向第1及第2转送NMOS晶体管MT1、MT2的泄漏电流也被降低，并降低了整个SRAM存储单元900待机时的泄漏电流。
(效果)
如上所述，根据本发明第15实施例，对于存储单元，通过在低电位侧进行源极偏置，可获得更高的泄漏削减效果。即，对低电位侧端子VSN施加源极偏置的场合，SRAM存储单元待机时的泄漏电流中，驱动晶体管的泄漏电流通过基板偏置效果降低，负载PMOS晶体管的泄漏电流通过源极-漏极间的电压缓和降低。而且，流向转送晶体管的泄漏电流通过栅极-源极间的逆偏置效果显著降低，因此，与在单纯逻辑电路和锁存电路中对低电位侧施加源极偏置的场合相比，整个存储单元的泄漏电流的削减效果大。
而且，将SRAM存储单元900所包含的第1及第2负载PMOS晶体管ML1、ML2的阈值电压通过基板偏置电路800控制为动作时为低阈值而待机时为高阈值，从而，可削减待机时的第1及第2负载PMOS晶体管ML1、ML2的泄漏电流，降低整个SRAM存储单元900待机时的泄漏电流。即，由于可以降低负载PMOS晶体管的待机时的泄漏电流，因此可进一步削减整个SRAM存储单元900待机时的泄漏电流。另外，源极偏置的施加仅仅在低电位侧进行，因此即使在低电源电压的场合，也可在确保存储单元的数据保持功能降低泄漏电流。
(16)第16实施例
本发明第16实施例提供可有效降低内部电路中的泄漏电流，降低消耗电流的半导体集成电路。图17是本发明第16实施例的半导体集成电路的构成的等价电路图。
(电路构成)
如图17所示，本发明第16实施例的半导体集成电路包含：作为内部电路的SRAM存储单元900；在该SRAM存储单元900和接地GND之间电气结合，用于降低上述SRAM存储单元900的待机时的泄漏电流的泄漏电流降低电路500。前述的第1至第13实施例中，说明了以锁存电路作为内部电路的例，但是本实施例中，以SRAM存储单元取代该锁存电路为例，根据前述泄漏电流降低电路的适用例，以下参照图17进行说明。
如图17所示，本发明第16实施例的半导体集成电路包含：SRAM存储单元900；在该SRAM存储单元900和接地GND之间电气结合，用于降低上述SRAM存储单元900待机时的泄漏电流的泄漏电流降低电路500；与该SRAM存储单元900电气结合，用于控制该SRAM存储单元900所包含的第1及第2负载PMOS晶体管ML1、ML2的基板电位的基板偏置发生电路800。基板偏置发生电路800的输出VPP与该SRAM存储单元900所包含的第1及第2负载PMOS晶体管ML1、ML2的基板电气连接。基板偏置发生电路800可用已知的电路构成实现。例如，可用读出电路、环形振荡器、充电泵电路组成的已知电路构成。
该SRAM存储单元900具有已知的电路构成。具体地说，如图17所示，SRAM存储单元900可由6个MOS晶体管构成。具体地说，各SRAM存储单元900包含：第1及第2负载PMOS晶体管ML1、ML2；第1及第2驱动NMOS晶体管MD1、MD2；第1及第2转送NMOS晶体管MT1、MT2。
第1负载PMOS晶体管ML1和第1驱动NMOS晶体管MD1在电源VDD和低电位侧端子VSN之间串联。第2负载PMOS晶体管ML2和第2驱动NMOS晶体管MD2在电源VDD和低电位侧端子VSN之间串联。
第1负载PMOS晶体管ML1的源极与电源VDD连接。第1负载PMOS晶体管ML1的漏极与第1驱动NMOS晶体管MD1的漏极连接，并与第1转送NMOS晶体管MT1的漏极连接，而且，与第2负载PMOS晶体管ML2的栅极和第2驱动NMOS晶体管MD2的栅极连接。第1驱动NMOS晶体管MD1的源极与低电位侧端子VSN连接。
第2负载PMOS晶体管ML2的源极与电源VDD连接。第2负载PMOS晶体管ML2的漏极与第2驱动NMOS晶体管MD2的漏极连接，并与第2转送NMOS晶体管MT2的漏极连接，而且，与第1负载PMOS晶体管ML1的栅极和第1驱动NMOS晶体管MD1的栅极连接。第2驱动NMOS晶体管MD2的源极与低电位侧端子VSN连接。
第1转送NMOS晶体管MT1的漏极与第1负载PMOS晶体管ML1的漏极、第1驱动NMOS晶体管MD1的漏极、第2负载PMOS晶体管ML2的栅极、第2驱动NMOS晶体管MD2的栅极连接。第1转送NMOS晶体管MT1的源极与非反相位线BL连接。第1转送NMOS晶体管MT1的栅极与字线WL连接。
第2转送NMOS晶体管MT2的漏极与第2负载PMOS晶体管ML2的漏极、第2驱动NMOS晶体管MD2的漏极、第1负载PMOS晶体管ML1的栅极、第1驱动NMOS晶体管MD1的栅极连接。第2转送NMOS晶体管MT2的源极与反相位线/BL连接。第2转送NMOS晶体管MT2的栅极与字线WL连接。
第1及第2负载PMOS晶体管ML1、ML2的基板与基板偏置发生电路800的输出VPP连接。第1及第2驱动NMOS晶体管MD1、MD2的基板及第1及第2转送NMOS晶体管MT1、MT2的基板与接地GND连接。换言之，第1及第2负载PMOS晶体管ML1、ML2的基板被供给电源电压VDD。第1及第2驱动NMOS晶体管MD1、MD2的基板及第1及第2转送NMOS晶体管MT1、MT2的基板被供给接地电位GND。
泄漏电流降低电路500与备用信号端子Standby连接，并与低电位侧端子VSN连接。该泄漏电流降低电路500由第1NMOS开关晶体管MS1、第3NMOS晶体管MN1、第3PMOS晶体管MP1、常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路构成。第1NMOS开关晶体管MS1是在低电位侧端子VSN和接地GND之间连接，将低电位侧端子VSN与接地GND连接或从接地GND切断的开关元件。第3NMOS晶体管MN1及第3PMOS晶体管MP1以及常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路，构成根据备用信号端子Standby来控制第1NMOS开关晶体管MS1的开关动作的控制电路。
具体地说，如图17所示，第1NMOS开关晶体管MS1的源极与接地GND连接。第1NMOS开关晶体管MS1的漏极与低电位侧端子VSN连接。第1NMOS开关晶体管MS1的基板与接地GND连接。第1NMOS开关晶体管MS1的栅极与控制该第1NMOS开关晶体管MS1的开关动作的控制电路连接。该控制电路由第3NMOS晶体管MN1、第3PMOS晶体管MP1、常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路构成。常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路在低电位侧端子VSN和接地GND之间连接，以第5NMOS晶体管MR1的第1导通电阻和第6NMOS晶体管MR2的第2导通电阻之比确定的分压出现在第5NMOS晶体管MR1和第6NMOS晶体管MR2之间的节点VSM。这里，为了将第5NMOS晶体管MR1保持在常时导通状态，也可将第5NMOS晶体管MR1的栅极与电源VDD连接。同样，为了将第6NMOS晶体管MR2保持在常时导通状态，也可将第6NMOS晶体管MR2的栅极与电源VDD连接。
第3NMOS晶体管MN1的源极与分压电路的节点VSM连接。换言之，第3NMOS晶体管MN1的源极经由第5NMOS晶体管MR1与低电位侧端子VSN连接，并经由第6NMOS晶体管MR2与接地GND连接。第3NMOS晶体管MN1的漏极与第1NMOS开关晶体管MS1的栅极连接。第3NMOS晶体管MN1的栅极与备用信号端子Standby连接。第3NMOS晶体管MN1的基板与接地GND连接。第3PMOS晶体管MP1的源极与电源VDD连接。第3PMOS晶体管MP1的漏极与第1NMOS开关晶体管MS1的栅极连接。第3PMOS晶体管MP1的栅极与备用信号端子Standby连接。第3PMOS晶体管MP1的基板与电源VDD连接。
第1NMOS开关晶体管MS1的尺寸即栅极宽度必须足够大，使得尽可能不影响动作时的SRAM存储单元900的特性，尽可能以低阻抗与接地GND连接，另外，为了兼顾布局面积和降低SRAM存储单元900的泄漏电流的效果，可采用适度的尺寸即栅极宽度。但是，第1NMOS开关晶体管MS1的尺寸有在动作时被内部电路的特性限制的情况。即，由于根据该尺寸和待机时的SRAM存储单元900的泄漏电流确定低电位侧端子VSN的电位，因此有难以设定成任意值的情况。因而如图17所示，通过设置在低电位侧端子VSN和接地GND之间***的常时导通状态的第5NMOS晶体管MR1和常时导通状态的第6NMOS晶体管MR2串联构成的分压电路，用以第5NMOS晶体管MR1的第1导通电阻和第6NMOS晶体管MR2的第2导通电阻之比确定的分压比出现在节点VSM的电位来控制第1NMOS开关晶体管MS1的栅极电位。
对低电位侧端子VSN施加源极偏置的场合，SRAM存储单元900待机时的泄漏电流中，驱动晶体管的泄漏电流通过基板偏置效果降低，负载PMOS晶体管的泄漏电流通过源极-漏极间的电压缓和降低。而且，流向转送晶体管的泄漏电流通过栅极-源极间的逆偏置效果显著降低，因此，与在单纯逻辑电路和锁存电路中对低电位侧施加源极偏置的场合相比，整个存储单元的泄漏电流的削减效果大。
基板偏置发生电路800具有与SRAM存储单元900所包含的第1及第2负载PMOS晶体管ML1、ML2的基板电气连接的输出VPP。即，将SRAM存储单元900所包含的第1及第2负载PMOS晶体管ML1、ML2的阈值电压通过基板偏置电路800控制成在动作时及待机时都为高阈值，从而，可削减待机时的第1及第2负载PMOS晶体管ML1、ML2的泄漏电流，可降低整个SRAM存储单元900待机时的泄漏电流。基板偏置电路800与SRAM存储单元900是动作状态或者待机状态无关，输出比电源电压VDD高的基板偏置电压VPP，将第1及第2负载PMOS晶体管ML1、ML2的阈值电压维持在高阈值。
即，采用不管是动作时还是待机时，都令基板偏置电路800为动作状态并总是对SRAM存储单元900的第1及第2负载PMOS晶体管ML1ML2的基板施加电压VPP的构成。因此，SRAM存储单元900的第1及第2负载PMOS晶体管ML1、ML2的阈值电压即使在动作时也成为高的状态，即使该第1及第2负载PMOS晶体管ML1、ML2的阈值高，通过加大栅极宽度等，也可在不影响动作时的特性的情况下成为有效。另外，也可不采用基板偏置电路800，而采用预先配置阈值电压高的第1及第2负载PMOS晶体管ML1、ML2的构成。
(电路动作)
SRAM存储单元900动作时，从备用信号端子Standby输出低电平信号Low，第3NMOS晶体管MN1成为截止，第3PMOS晶体管MP1成为导通，第1NMOS开关晶体管MS1的栅极电位成为与电源VDD同一电平，第1NMOS开关晶体管MS1导通。从而，低电位侧端子VSN与接地GND以低阻抗连接，因此SRAM存储单元900进行通常动作。而且，基板偏置电路800输出比电源电压VDD高的基板偏置电压VPP，将第1及第2负载PMOS晶体管ML1、ML2的阈值电压维持在高阈值。
SRAM存储单元900待机时，从备用信号端子Standby输出高电平信号High，第3PMOS晶体管MP1成为截止，第3NMOS晶体管MN1成为导通，第1NMOS开关晶体管MS1的栅极与以第5NMOS晶体管MR1的第1导通电阻和第6NMOS晶体管MR2的第2导通电阻R2之比确定的分压比出现在节点VSM的电位连接。第1NMOS开关晶体管MS1，将待机时的SRAM存储单元900的泄漏电流作为偏置电流，以MOS二极管的方式动作，将低电位侧端子VSN的电位保持在比接地GND高的一恒电位。SRAM存储单元900的第1及第2驱动NMOS晶体管MD1、MD2的基板电位与接地GND连接，因此，通过源极-基板间的逆偏置效果，第1及第2驱动NMOS晶体管MD1、MD2的泄漏电流被降低。另外，通过对低电位侧端子VSN的偏置缓和电源VDD-接地GND间的电压差，因此，通过电压缓和，第1及第2负载PMOS晶体管ML1、ML2的泄漏电流也被降低。基板偏置电路800输出比电源电压VDD高的基板偏置电压VPP，将第1及第2负载PMOS晶体管ML1、ML2的阈值电压维持在高阈值，待机时的第1及第2负载PMOS晶体管ML1、ML2的泄漏电流进一步降低。另外，通过对低电压侧端子VSN的偏置，在第1及第2NMOS转送晶体管MT1、MT2的栅极-源极间的逆偏置效果导致流向第1及第2转送NMOS晶体管MT1、MT2的泄漏电流也被降低，并降低了整个SRAM存储单元900待机时的泄漏电流。
(效果)
如上所述，根据本发明第16实施例，对于存储单元，通过在低电位侧进行源极偏置，可获得更高的泄漏削减效果。即，对低电位侧端子VSN施加源极偏置的场合，SRAM存储单元待机时的泄漏电流中，驱动晶体管的泄漏电流通过基板偏置效果降低，负载PMOS晶体管的泄漏电流通过源极-漏极间的电压缓和降低。而且，流向转送晶体管的泄漏电流通过栅极-源极间的逆偏置效果显著降低，因此，与在单纯逻辑电路和锁存电路中对低电位侧施加源极偏置的场合相比，整个存储单元的泄漏电流的削减效果大。
而且，将SRAM存储单元900所包含的第1及第2负载PMOS晶体管ML1、ML2的阈值电压通过基板偏置电路800控制为动作时及待机时都为高阈值，从而，可削减待机时的第1及第2负载PMOS晶体管ML1、ML2的泄漏电流，降低整个SRAM存储单元900待机时的泄漏电流。即，由于可以降低负载PMOS晶体管的待机时的泄漏电流，因此可进一步削减整个SRAM存储单元900待机时的泄漏电流。另外，源极偏置的施加仅仅在低电位侧进行，因此即使在低电源电压的场合，也可在确保存储单元的数据保持功能的同时降低泄漏电流。

Claims (24)

1.一种半导体集成电路装置，至少包含：
第1电路，包含第1场效应型晶体管；
第2电路，与上述第1场效应型晶体管的源极电气连接，根据表示上述第1电路的动作状态及待机状态的第1控制信号，在上述第1电路的动作状态中，将未将上述第1场效应型晶体管的源极和基板之间逆偏置的第1源极偏置电压施加到上述第1场效应型晶体管，在上述第1电路的待机状态，将不同于上述第1源极偏置电压且将上述第1场效应型晶体管的源极和基板之间逆偏置的第2源极偏置电压施加到上述第1场效应型晶体管。
2.权利要求1所述的半导体集成电路装置，其特征在于，
上述第2电路电气连接到上述第1场效应型晶体管的源极和供给第1恒电位的第1恒电位供给线之间，根据上述第1控制信号，在上述第1电路的动作状态中，将上述第1场效应型晶体管的源极与上述第1恒电位供给线连接，将上述第1恒电位作为上述第1源极偏置电压施加到上述第1场效应型晶体管的源极，在上述第1电路的待机状态，将上述第1场效应型晶体管从上述第1恒电位供给线切断，将上述第2源极偏置电压施加到上述第1场效应型晶体管的源极。
3.权利要求2所述的半导体集成电路装置，其特征在于，
上述第2电路至少包含：
第1开关晶体管，电气连接到上述第1场效应型晶体管的源极和上述第1恒电位供给线之间；
第1控制电路，与上述第1开关晶体管的栅极电气连接的同时，根据上述第1控制信号，在上述第1电路的动作状态中，通过令上述第1开关晶体管为导通状态，将上述第1恒电位作为上述第1源极偏置电压施加到上述第1场效应型晶体管的源极，另一方面，在上述第1电路的待机状态，通过将上述第1场效应型晶体管的源极与上述第1开关晶体管的栅极连接，将上述第1开关晶体管的栅极的电位作为上述第2源极偏置电压施加到上述第1场效应型晶体管的源极。
4.权利要求3所述的半导体集成电路装置，其特征在于，
上述第2电路还包含：
第1分压电路，电气连接到上述第1场效应型晶体管的源极和上述第1恒电位供给线之间的同时，经由上述第1控制电路与上述第1开关晶体管的栅极电气连接，在上述第1电路的待机状态，将上述第1开关晶体管的栅极的电位，维持在上述第1场效应型晶体管的源极的电位和上述第1恒电位之间的分压电位。
5.权利要求4所述的半导体集成电路装置，其特征在于，
上述第1分压电路由多个电阻元件的串联构成。
6.权利要求4所述的半导体集成电路装置，其特征在于，
上述第1分压电路由多个MOS晶体管的导通电阻的串联构成。
7.权利要求2至4的任一项所述的半导体集成电路装置，其特征在于，
上述第1电路连接到上述第1恒电位供给线和供给比上述第1恒电位低的第2恒电位的第2恒电位供给线，
上述第2源极偏置电压比上述第1源极偏置电压低。
8.权利要求7所述的半导体集成电路装置，其特征在于，
上述第1恒电位供给线由电源电位供给线构成，上述第2恒电位供给线由接地电位供给线构成，
上述第1源极偏置电压具有电源电位，上述第2源极偏置电压具有比电源电位低的电位。
9.权利要求2至6的任一项所述的半导体集成电路装置，其特征在于，
上述第1电路连接到上述第1恒电位供给线和供给比上述第1恒电位高的第2恒电位的第2恒电位供给线，
上述第2源极偏置电压比上述第1源极偏置电压高。
10.权利要求9所述的半导体集成电路装置，其特征在于，
上述第1恒电位供给线由接地电位供给线构成，上述第2恒电位供给线由电源电位供给线构成，
上述第1源极偏置电压具有接地电位，上述第2源极偏置电压具有比电源电位高的电位。
11.权利要求2至10的任一项所述的半导体集成电路装置，其特征在于，
上述第1电路还包含与上述第1场效应型晶体管串联的第2场效应型晶体管。
12.权利要求11所述的半导体集成电路装置，其特征在于，
还包含：第1基板偏置发生电路，与上述第2场效应型晶体管的基板电气连接的同时，根据上述第1控制信号，仅仅在上述第1电路的待机状态，对上述第2场效应型晶体管的基板施加第1基板偏置电压。
13.权利要求11所述的半导体集成电路装置，其特征在于，
还包含：第1基板偏置发生电路，与上述第2场效应型晶体管的基板电气连接的同时，不依存于上述第1控制信号，在上述第1电路的动作状态及待机状态的双方中，对上述第2场效应型晶体管的基板施加第1基板偏置电压。
14.权利要求11所述的半导体集成电路装置，其特征在于，
还包含：第3电路，与上述第2场效应型晶体管的源极电气连接，根据表示上述第1电路的动作状态及待机状态的第2控制信号，在上述第1电路的动作状态中，将未将上述第2场效应型晶体管的源极和基板之间逆偏置的第3源极偏置电压施加到上述第2场效应型晶体管，在上述第1电路的待机状态，将不同于上述第3源极偏置电压且将上述第2场效应型晶体管的源极和基板之间逆偏置的第4源极偏置电压施加到上述第2场效应型晶体管。
15.权利要求14所述的半导体集成电路装置，其特征在于，
上述第3电路电气连接到上述第2场效应型晶体管的源极和供给第2恒电位的第2恒电位供给线之间，根据表示上述第1电路的动作状态及待机状态的第2控制信号，在上述第1电路的动作状态中，将上述第2场效应型晶体管的源极与上述第2恒电位供给线连接，将上述第2恒电位作为上述第3源极偏置电压施加到上述第2场效应型晶体管的源极，在上述第1电路的待机状态，将上述第2场效应型晶体管从上述第2恒电位供给线切断，将上述第4源极偏置电压施加到上述第2场效应型晶体管的源极。
16.权利要求15所述的半导体集成电路装置，其特征在于，
上述第3电路至少包含：
第2开关晶体管，电气连接到上述第2场效应型晶体管的源极和上述第2恒电位供给线之间；
第2控制电路，与上述第2开关晶体管的栅极电气连接的同时，根据上述第2控制信号，在上述第1电路的动作状态中，通过令上述第2开关晶体管为导通状态，将上述第2恒电位作为上述第3源极偏置电压施加到上述第2场效应型晶体管的源极，另一方面，在上述第1电路的待机状态，通过将上述第1场效应型晶体管的源极与上述第1开关晶体管的栅极连接，将上述第1开关晶体管的栅极的电位作为上述第4源极偏置电压施加到上述第2场效应型晶体管的源极。
17.权利要求16所述的半导体集成电路装置，其特征在于，
上述第3电路还包含：
第2分压电路，电气连接到上述第2场效应型晶体管的源极和上述第2恒电位供给线之间的同时，经由上述第2控制电路与上述第2开关晶体管的栅极电气连接，在上述第1电路的待机状态，将上述第2开关晶体管的栅极的电位维持在上述第2场效应型晶体管的源极的电位和上述第2恒电位之间的分压电位。
18.权利要求17所述的半导体集成电路装置，其特征在于，
上述第2分压电路由多个电阻元件的串联构成。
19.权利要求17所述的半导体集成电路装置，其特征在于，
上述第2分压电路由多个MOS晶体管的导通电阻的串联构成。
20.权利要求15至19的任一项所述的半导体集成电路装置，其特征在于，
上述第2恒电位比上述第1恒电位高，
上述第4源极偏置电压比上述第3源极偏置电压低。
21.权利要求20所述的半导体集成电路装置，其特征在于，
上述第1恒电位供给线由接地电位供给线构成，上述第2恒电位供给线由电源电位供给线构成，
上述第3源极偏置电压具有电源电位，上述第4源极偏置电压具有比电源电位低的电位。
22.权利要求15至19的任一项所述的半导体集成电路装置，其特征在于，
上述第2恒电位比上述第1恒电位低，
上述第4源极偏置电压比上述第3源极偏置电压高。
23.权利要求22所述的半导体集成电路装置，其特征在于，
上述第1恒电位供给线由电源电位供给线构成，上述第2恒电位供给线由接地电位供给线构成，
上述第3源极偏置电压具有接地电位，上述第4源极偏置电压具有比接地电位高的电位。
24.一种泄漏电流降低方法，至少包含：
包含第1场效应型晶体管的第1电路在动作状态时，将未将上述第1场效应型晶体管的源极和基板之间逆偏置的第1源极偏置电压施加到上述第1场效应型晶体管的步骤；
上述第1电路在待机状态时，将不同于上述第1源极偏置电压且将上述第1场效应型晶体管的源极和基板之间逆偏置的第2源极偏置电压施加到上述第1场效应型晶体管的步骤。
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