CN1744440A - 电平转换、电源电压发生、移位、移位寄存器电路和显示设备 - Google Patents

Abstract

本发明提供一种电平转换电路，包括第一和第二晶体管、时钟端、第一开关装置、第二开关装置以及电容元件。该第一和第二晶体管导电类型彼此反相，并且串联连接在第一电源电压和第二电源电压之间。该时钟端输入时钟信号。第一开关装置连接在该时钟端和第一晶体管的栅极之间，并且当电路操作控制信号处于有效状态时它具有导通状态。第二开关装置连接在第二电源电压和第二晶体管的栅极之间，并且当电路操作控制信号处于有效状态时它具有关断状态。该电容元件连接在该时钟端和第二晶体管的栅极之间。

Description

电平转换、电源电压发生、移位、移位寄存器电路和显示设备

技术领域

本发明涉及一种电平转换电路(电平移位电路)、电源电压发生电路、移位电路、移位寄存器以及显示设备，并且尤其涉及形成在绝缘电路板上的电平转换电路、采用该电平转换电路形成的电源电压发生电路以及在其中并入该电源电压发生电路的显示设备。

背景技术

采用电流镜像电路形成的一种电流镜像型电平转换电路在现有技术中已经公知。例如，在日本专利公开No.2003-347926(下文称作专利文献1)披露了这种电流镜像型电平转换电路中的一种。

图76示出现有技术中的一种电流镜像型电平转换电路结构的实施例。参考图76，所示出的该电流镜像型电平转换电路100包括电路操作控制部分101、两个偏压移位部分102和103、电平移位部分104以及输出部分105。

电路操作控制部分101包括两个P沟道MOS晶体管(下文将P沟道MOS晶体管称作PMOS晶体管)p101和p102以及N沟道MOS晶体管(下文称作“NMOS晶体管”)n101。PMOS晶体管p101以及NMOS晶体管n101串联连接在一电源线(下文称作“Vdd线”)与另一电源线(下文称作“Vss线”)之间，电源线Vdd线上施加正向电源电压Vdd，另一电源线Vss线上施加负向电源电压Vss。PMOS晶体管p101和NMOS晶体管n101在栅极和漏极互相连接。

电路操作控制信号xstb从外部施加到PMOS晶体管p101和NMOS晶体管n101的栅极。电路操作控制信号xstb当电路处于待机状态(不工作)状态时通常具有低电压，但是当电路工作时通常具有高电压。PMOS晶体管p102源极连接到Vdd线并且其栅极连接到PMOS晶体管p101和NMOS晶体管n101的栅极。

偏压移位部分102由两个PMOS晶体管p103和p104以及NMOS晶体管n102形成。PMOS晶体管p103和NMOS晶体管n102在Vdd线和Vss线之间串联连接，并且其栅极彼此连接并且还连接到PMOS晶体管p101和NMOS晶体管n101的漏极。PMOS晶体管p103和NMOS晶体管n102漏极彼此连接。PMOS晶体管p104并联连接到NMOS晶体管n102并且在其栅极上接收时钟CK。偏压移位部分102实现时钟CK的DC偏压的移位操作。

偏压移位部分103由两个PMOS晶体管p105和p106以及NMOS晶体管n103形成。PMOS晶体管p105和NMOS晶体管n103串联连接在Vdd线和Vss线之间，并且其栅极和漏极彼此连接。PMOS晶体管106并联连接到NMOS晶体管n103并且在其栅极接收相位与时钟CK相反的时钟xCK。偏压移位部分103实现反相时钟xCK的DC偏压的移位操作。

电平移位部分104由两个PMOS晶体管p107和p108以及两个NMOS晶体管n104和n105形成。两个PMOS晶体管p107和p108源极连接到Vdd线上并且其栅极彼此连接。PMOS晶体管p107的栅极和漏极彼此连接。由此，形成电流镜像电路。PMOS晶体管p107的漏极(栅极)连接到PMOS晶体管p102的漏极。

NMOS晶体管n104漏极连接到PMOS晶体管p107的漏极(栅极)并且其栅极连接到PMOS晶体管p103和NMOS晶体管n102的漏极。反相时钟xCK施加到NMOS晶体管n104的源极。NMOS晶体管n105的漏极连接到PMOS晶体管p108的漏极并且其栅极连接到PMOS晶体管p105和NMOS晶体管n103的漏极。时钟CK施加到NMOS晶体管n105的源极。

从上述结构我们可以发现，电平移位部分104具有源极输入型的电流镜像放大器的电路结构。反相时钟xCK以及正相时钟CK分别输入到NMOS晶体管n104和n105的源极。

输出部分105由NMOS晶体管n106形成，NMOS晶体管n106的漏极连接到PMOS晶体管p108和NMOS晶体管n105的漏极，并且其源极连接到Vss线。NMOS晶体管n106的栅极还连接到PMOS晶体管p105和NMOS晶体管n103的栅极。

作为一种移位电路，其用作移位寄存器电路的转移级(移位级)，已经公知具有电平移位功能的移位电路，其将时钟脉冲电平移位(电平转换)用作从第一幅值到第二幅值的操作参考。例如，在日本专利公开No.2002-287711(下文称作专利文献2)披露了具有电平移位功能的这种移位电路的一种。所述类型的移位寄存器电路用作一种移位寄存器电路，其形成为在显示设备或者图像拾取装置中使用的扫描器。

图77示出了一种具有电平移位功能的移位电路结构的实施例。参考图77，所示出的移位电路100包括作为基本电路的电流镜像电路101。该电流镜像电路101由栅极彼此连接的NMOS晶体管n101和n102形成。NMOS晶体管n101呈二极管连接，其中其栅极和漏极彼此连接。彼此反相的时钟CK和xCK具有低电压幅值(例如，0到3V)，分别输入到NMOS晶体管n101和n102的源极。

在电流镜像电路101中，NMOS晶体管n102的漏极输出具有VSS-VDD(例如，0到8V)的高电压幅值，并且在其由反相器102反相后作为转移脉冲OUT输出。PMOS晶体管p101和p102分别连接在NMOS晶体管n101和n102的漏极以及电源电压VDD之间。

NMOS晶体管n103和n104串联连接在NMOS晶体管n101的漏极和电源电压VSS之间。转移脉冲IN在由反相器103反相后施加到NMOS晶体管n103的栅极。NMOS晶体管n102的漏极输出直接施加到NMOS晶体管n104的栅极。

PMOS晶体管p103和p104串联连接在PMOS晶体管p101的栅极和电源电压VDD之间。PMOS晶体管p105和p106串联连接到PMOS晶体管p102的栅极和电源电压VDD。PMOS晶体管p107和p108在NMOS晶体管n102的漏极(PMOS晶体管p102的漏极)和电源电压VDD之间并联连接。

在由反相器102反相之后的NMOS晶体管n102的漏极输出(即，转移脉冲OUT)，被施加到PMOS晶体管p103、p105和p107的栅极。转移脉冲IN直接施加到PMOS晶体管p104、p106和p108的栅极。

时钟脉冲xCK通过彼此并联连接的NMOS晶体管n105和n106施加到PMOS晶体管p101的栅极。时钟信号CK通过彼此并联连接的NMOS晶体管n107和n108施加到反相器102的栅极。转移脉冲IN直接施加到NMOS晶体管n105和n107的栅极。转移脉冲OUT施加到NMOS晶体管n106和n108的栅极。

PMOS晶体管p109和p110分别连接在NMOS晶体管n103的栅极和电源电压VDD之间以及NMOS晶体管n102的漏极(PMOS晶体管p102的漏极)和电源电压VDD之间。低位有效复位脉冲rst施加到PMOS晶体管p109和p110的栅极。

从上述的电路结构明显看出，现有技术中的移位电路100构造成使用电流镜像电路101的电流镜像型电平移位电路和时钟提取移位电路的组合。当转移脉冲IN具有高电平或者转移脉冲OUT具有高电平时电平移位电路工作。

发明内容

在现有技术具有上述结构的电流镜像型电平转换电路100中，时钟CK和xCK的DC偏压首先分别由偏压移位部分102和103进行移位，并且时钟CK和xCK最后由电平移位部分104电平移位(电平转换)为幅值为Vss-Vdd的时钟。因此，漏电流(渗透电流)一直在由图77中的点划线的每个箭头标记所表示的电路部分流动。该漏电流导致电平转换电路100的高功耗。

此外，电流镜像型电平转换电路100具有将要进行解决的问题，其中，由于形成电流镜像电路的彼此成对的PMOS晶体管p107和p108必须具有相同的特性，因此该电流镜像型电平转换电路100在对抗晶体管特性扩散上韧性差。

此外，在现有技术具有上述结构的具有电平移位功能的移位电路100中，由于其具有包括电流镜像电路101作为基本电路的电路结构，因此当该电平移位电路工作时，漏电流(渗透电流)一直在电源电压VDD和时钟CK和xCK之间(由点划线箭头标记所表示的部分)流动。该漏电流导致移位电路100的高功耗。

此外，由于漏电流一直在电源电压VDD和时钟CK和xCK之间流动，因此要求可吸收该漏电流的输出容量。因此，时钟CK和xCK上的负载高。此外，由于形成电流镜像电路101的彼此成对的NMOS晶体管n101和n102必须具有相同的特性，因此电流镜像电路101在对抗晶体管特性扩散上韧性差。

希望提供一种电平转换电路、一种电源电压发生电路、一种移位电路、一种移位寄存器电路以及一种显示设备，其可以在减小功耗下工作并且可强有力对付晶体管特性扩散。

根据本发明的实施例，提供一种电平转换电路，其包括彼此串联连接到第一电源电压和第二电源电压之间并且彼此导电类型相反的第一和第二晶体管、输入时钟信号的时钟端、连接在时钟端和第一晶体管栅极之间并且当电路操作控制信号处于有效状态时具有导通状态的第一开关装置、连接在第二电源电压和第二晶体管的栅极之间并且当电路操作控制信号处于有效状态时具有关断状态的第二开关装置、以及连接在时钟端和第二晶体管之间的电容元件。

在具有上述结构的电平转换电路中，当电路操作信号处于有效状态时，第一开关部分具有导通状态，并且因此，时钟信号从时钟端通过第一开关装置提供给第一晶体管的栅极。同时，第二开关装置置于关断状态。因此，第二电源电压给第二晶体管栅极的供给中断，并且第二晶体管的栅极置于浮空状态。此外，时钟信号通过由电容元件耦合而传递给第二晶体管的栅极。

此时，提供给第一和第二晶体管栅极的时钟信号具有相同的相位，并且施加给第二晶体管的栅极的时钟信号的高电平侧上的电压变成第二电源电压。第二电源电压作为相对移位施加到第一晶体管栅极的时钟信号的高电平侧的电压而产生的电压而得到。此外，时钟信号的幅值具有高于第一和第二晶体管的阈值电平Vth的值。因此，在第一和第二晶体管将要关断的时刻，根据于上述栅极电压的关系，它们被确保置于关断状态。因此，在由第一和第二晶体管形成的互补电路中，可确切的防止晶体管关断时的漏电流。

根据本发明的另一实施例，提供一种移位电路，该移位电路包括电平移位装置，用于当控制脉冲处于有效状态时将时钟脉冲从第一幅值电平移位到第二幅值并且输出该电平移位的时钟脉冲，以及用于产生控制脉冲的控制脉冲发生装置，该电平移位装置包括在第一电源电压和第二电源电压之间串联连接并且彼此导电类型相反的第一和第二晶体管，输入时钟脉冲的时钟端，连接在时钟端和第一晶体管的栅极之间并且当控制脉冲处于有效状态时具有导通状态的第一开关装置，连接在第二电源电压和第二晶体管的栅极之间并且当该控制脉冲处于有效状态时具有关断状态的第二开关装置，以及连接在时钟端和第二晶体管的栅极之间的电容元件。

在具有上述结构的具有电平移位功能的移位电路中，当控制脉冲处于有效状态时，第一开关装置具有导通状态，并且因此，时钟脉冲通过第一开关装置从时钟端提供给第一晶体管的栅极。同时，第二开关装置置于关断状态。因此，第二电源电压给第二晶体管栅极的供给被中断，并且第二晶体管的栅极置于浮空状态。此外，时钟脉冲通过电容元件的耦合传递给第二晶体管的栅极。

此时，施加给第一和第二晶体管的时钟脉冲具有相同的相位，并且施加给第二晶体管栅极的时钟脉冲的高电平侧的电压成为第二电源电压。该第二电源电压作为相对移位施加到第一晶体管栅极的时钟脉冲的高电平侧的电压而产生的电压而得到。此外，时钟脉冲的幅值具有高于第一和第二晶体管的阈值电平Vth的值。因此，在第一和第二晶体管将要关断的时刻，根据上述栅极电压的关系，它们被确保置于关断状态。因此，在由第一和第二晶体管形成的互补电路中，可确切的防止晶体管关断时的漏电流。

根据本发明的另一实施例，提供一种移位寄存器电路，该移位寄存器电路包括交替级联连接的多个第一移位电路对和多个第二移位电路对，每个第一移位电路对包括级联连接的第一移位电路和第二移位电路并且同时每个第二移位电路对包括级联连接的第三移位电路和第四移位电路，当第一控制脉冲具有有效状态时，第一移位电路可操作，以提取第一时钟脉冲的低电平侧脉冲，将该低电平侧脉冲从第一幅值电平移位到第二幅值，并且输出该电平移位的低电平侧脉冲，当第一控制脉冲具有有效状态时，第二移位电路可操作，以提取出与第一时钟脉冲频率相等但相对第一时钟脉冲具有1/4周期相移的第二时钟脉冲低电平侧脉冲，将该低电平侧脉冲从第一幅值电平移位到第二幅值，并且输出该电平移位的低电平侧脉冲，当第二控制脉冲具有有效状态时，第三移位电路可操作，以提取第一时钟脉冲的高电平侧脉冲，将该高电平侧脉冲从第一幅值电平移位到第二幅值，并且输出该电平移位的电平侧脉冲，并且当第二控制脉冲具有有效状态时，第四移位电路可操作，以提取出第二时钟脉冲的高电平侧脉冲，将该高电平侧脉冲从第一幅值电平移位到第二幅值，并且输出该电平移位的高电平侧脉冲。

在具有上述结构的移位寄存器电路中，多个第一移位电路对和多个第二移位电路对交替级联连接意味着第一，第二，第三和第四移位电路级联连接并且多组这样的四个移位电路重复设置并且级联连接。然后，针对第一、第二、第三和第四移位电路的重复设置，交替施加彼此相移1/4周期的第一时钟脉冲和第二时钟脉冲。因此，将要用于驱动移位寄存器电路的频率可减小到现有技术中的移位寄存器所使用的时钟脉冲的一半，其由重复设置的相同电路结构的多个移位电路形成。在第一和第二移位电路中，将每个第一和第二时钟脉冲的低电平(下文称作“低电压”)侧脉冲进行提取以实现电平移位(电平转换)。在第三和第四移位电路中，将每个第一和第二时钟脉冲的高电平(下文称作“高电压”)侧脉冲进行提取以实现电平移位。所提取并且电平移位的脉冲作为转移脉冲从每个转移级(移位电路)中输出。

在具有上述结构的移位寄存器电路中，每个第一和第二移位电路可包括彼此导电类型相反并且在第一电源电压和第二电源电压之间串联连接的第一和第二晶体管，输入第一和第二时钟脉冲的第一时钟端，连接在第一时钟端和第一晶体管的栅极之间并且当第一控制脉冲处于有效状态时具有导通状态的第一开关装置，连接在第二电源电压和第二晶体管的栅极之间并且当第一控制脉冲处于有效状态时具有关断状态的第二开关装置，以及连接在第一时钟端和第二晶体管的栅极之间的第一电容元件。同时，每个第三和第四移位电路可包括彼此导电类型相反并且在第一电源电压和第二电源电压之间串联连接的第三和第四晶体管，输入第一和第二时钟脉冲的第二时钟端，连接在第二时钟端和第三晶体管的栅极之间并且当第二控制脉冲处于有效状态时具有导通状态的第五开关装置，连接在比第二电源电压低出第一和第二时钟脉冲的幅值电压的第三电源电压和第四晶体管的栅极之间并且当第二控制脉冲处于有效状态时具有关断状态的第六开关装置，以及连接在第二时钟端和第四晶体管的栅极之间的第二电容元件。

在具有上述结构的第一和第二移位电路中，由于第一开关装置当第一控制脉冲处于有效状态时具有导通状态，该时钟脉冲(第一移位电路的第一时钟脉冲，以及第二移位电路的第二时钟脉冲)通过第一开关装置从第一时钟端施加到第一晶体管的栅极。同时，第二开关装置置于关断状态。因此，中断第二电源电压向第二晶体管栅极的供给，并且第二晶体管的栅极置于浮空状态。此外，该时钟脉冲通过由第一电容元件耦合而传递给第二晶体管的栅极。

此时，施加给第一和第二晶体管栅极的时钟脉冲具有相同的相位，并且施加给第二晶体管栅极的时钟脉冲高电平侧上的电压成为第二电源电压。该第二电源电压作为相对移位施加给第一晶体管栅极的时钟脉冲的高电平侧的电压而产生的电压而得到。此外，该时钟脉冲的幅值高于第一和第二晶体管的阈值电平Vth。因此，在将要关断第一和第二晶体管的时刻，根据上述栅极电压之间的关系，它们被确保置于关断状态。因此，在由第一和第二晶体管形成的互补电路中，可确保防止当晶体管关断时的漏电流。同样，在第三和第四移位电路中，执行其操作与第一和第二移位电路基本上类似的操作。

借助于该电平转换电路，移位电路，以及移位寄存器电路，由于可确保防止当晶体管关断时的漏电流，因此可减小功耗。另外，由于该电平转换电路，移位电路，以及移位寄存器电路具有不使用电流镜像电路的电路结构，因此它们可以强有力地抵抗晶体管特性的扩散。

附图说明

结合附图，参考说明书将更清楚本发明的这些和其它目的，其中：

图1是示出根据本发明第一实施例的电平转换电路结构的电路图；

图2是示出当电路操作控制信号处于有效状态时图1的电平转换电路基本电路操作的时序图；

图3是示出电路操作控制信号相对时钟脉冲的推荐时序的时序图；

图4是示出当电路操作控制信号上升为高电平同时时钟脉冲处于低电平状态时的时序关系的时序图；

图5是示出根据本发明第二实施例的电平转换电路结构的电路图；

图6是示出图5的电平转换电路的电路操作的时序图；

图7是示出根据本发明应用1的电源电压发生电路结构的方框图；

图8是示出图7中所示的缓冲部分结构的实施例的方框图；

图9是示出图8中所示的反相器电路结构实施例的电路图；

图10是示出图7中所示的负电源发生部分结构实施例的电路图；

图11是示出根据本发明应用2的电源电压发生电路结构的电路图；

图12是示出图11中所示的NAND电路结构实施例的电路图；

图13是示出基于图11中所示的缓冲部分的输出产生复位脉冲的地方的时序关系的时序图；

图14是示出根据本发明应用实施例的有源矩阵型液晶显示设备结构的实施例的电路图；

图15是示出根据本发明第三实施例的移位电路的电路结构的电路图；

图16是示出图15的移位电路的时钟脉冲，输入脉冲，控制脉冲，反相控制脉冲和输出脉冲的电平关系以及时序关系的时序图；

图17是示出根据实施例1的电平移位部分结构的电路图；

图18是图17的电平移位部分的电路操作的时序图；

图19是示出根据实施例2的电平移位部分结构的电路图；

图20是示出图19的电平移位部分的电路操作的时序图；

图21是示出根据第三实施例的变形1的移位电路的电路结构的方框图；

图22是示出根据实施例3的电平移位部分结构的电路图；

图23是示出图22的电平移位部分的电路操作的时序图；

图24是示出根据第三实施例的变形2的移位电路的电路结构的方框图；

图25是示出根据实施例1的控制脉冲发生部分结构的方框图；

图26是示出图25的控制脉冲发生部分的电路操作的时序图；

图27是示出图25中所示的NOR电路结构的实施例的电路图；

图28是示出图25中所示的反相器电路结构的实施例的电路图；

图29是示出根据实施例2的控制脉冲发生部分结构的方框图；

图30是示出图29的控制脉冲发生部分的电路操作的时序图；

图31是示出根据实施例3的控制脉冲发生部分结构的方框图；

图32是示出图31的控制脉冲发生部分的电路操作的时序图；

图33是示出根据实施例4的控制脉冲发生部分结构的方框图；

图34是示出根据第三实施例的变形3的移位电路的电路结构的方框图；

图35是示出根据第三实施例的变形4的移位电路的电路结构的方框图；

图36是示出根据第三实施例的变形5的移位电路的电路结构的方框图；

图37是示出图34，35和36的移位电路的电路操作的时序图；

图38是示出根据本发明应用3的移位寄存器电路结构的方框图；

图39是示出图38的移位寄存器电路操作的时序图；

图40是示出根据本发明应用4的移位寄存器电路结构的方框图；

图41是示出图40的移位寄存器电路操作的时序图；

图42是示出根据本发明应用5的移位寄存器电路结构的方框图；

图43是示出图42的移位寄存器电路操作的时序图；

图44是根据本发明应用6的移位寄存器电路结构的方框图；

图45是示出根据本发明应用7的移位寄存器电路结构的方框图；

图46是示出图45的移位寄存器电路操作的时序图；

图47是示出图45中所示的TRN电路结构实施例的电路图；

图48是示出图47的TRN电路操作的时序图；

图49和50是示出其中在转移脉冲之间设置消隐周期的时序关系的时序图；

图51是示出Vin电压发生电路结构的实施例的电路图；

图52和53是示出图51的Vin电压发生电路的不同操作的时序图；

图54是示出根据本发明另一应用实施例的有源矩阵型液晶显示设备结构的实施例的方框图；

图55是示出根据本发明第四实施例的移位寄存器电路结构的方框图；

图56是示出图55的移位寄存器电路操作的时序图；

图57是示出图55中所示的第一和第二移位电路结构的实施例的方框图；

图58是示出图57中所示的电平移位部分结构的实施例的电路图；

图59是示出图58的电平移位部分操作的时序图；

图60是示出图56中所示的控制脉冲发生部分结构的实施例的方框图；

图61是示出图60的控制脉冲发生部分电路操作的时序图；

图62是示出图55中所示的第三和第四移位电路结构的实施例的方框图；

图63是示出图62中所示的电平移位部分结构的实施例的电路图；

图64是示出图63的电平移位部分电路操作的时序图；

图65是示出根据本发明第五实施例的移位寄存器电路结构的方框图；

图66是示出图65的移位寄存器电路操作的时序图；

图67是示出图65中所示的第一和第二移位电路结构的实施例的方框图；

图68是示出图67中所示的控制脉冲发生部分结构的方框图；

图69是示出图67的控制脉冲发生部分电路操作的时序图；

图70是示出图65中所示的第三和第四移位电路结构的实施例的方框图；

图71是示出图55中所示的3输入AND电路结构的实施例的电路图；

图72是示出反相器电路结构的实施例的电路图；

图73是示出图60中所示的2输入NOR电路结构的实施例的电路图；

图74是示出图65中所示的3输入NOR电路结构的实施例的电路图；

图75是示出图68中所示的2输入NAND电路结构的实施例的电路图；

图76是示出现有技术中电流镜像型电平转换电路结构的实施例的电路图；以及

图77是示出现有技术中具有电平移位功能的移位电路的电路图。

具体实施方式

[第一实施例]

图1示出了根据本发明第一实施例的电平转换电路的电路结构。参考图1，根据本实施例的电平转换电路10使用第一电源电压Vss以及第二电源电压Vdd作为操作电源电压，并且执行实现将例如0到3V的第一幅值的时钟信号CK电平转换(电平移位)到尤其是Vss-Vdd(例如，0到8V)的第二幅值的另一时钟信号的电路操作。

该电平转换电路10包括互补电路11，反相器12，第一到第三开关电路13到15，单向电路16，以及电容元件C。

互补电路11包括串联连接在电源电压Vss和电源电压Vdd之间并且导电类型彼此相反的第一和第二晶体管，即，NMOS晶体管n11以及PMOS晶体管p11。NMOS晶体管n11和PMOS晶体管p11的漏极连接到电路输出端17。

反相器12串联连接在电源电压Vss和电源电压Vdd之间并且具有CMOS反相器结构，该CMOS反相器结构包括栅极和漏极分别共同连接的NMOS晶体管n12和PMOS晶体管p12。NMOS晶体管n12和PMOS晶体管p12的栅极连接到控制端18，电路操作控制信号“xstb”从外部提供给控制端18。

电路操作控制信号“xstb”当电路处于待机状态(不工作状态)时通常具有电源电压Vss(下文称作“低电压”)，但是当电路处于工作状态时通常具有电源电压Vdd(下文称作“高电压”)。

第一开关电路13由CMOS开关形成，该CMOS开关包括彼此并联连接的NMOS晶体管n13和PMOS晶体管p13。第一开关电路13输入端连接到时钟端19(例如幅值为0到3V的时钟脉冲CK从外部供应到时钟端19)，并且其输出端连接到NMOS晶体管n1的栅极。

此外，NMOS晶体管n13的栅极连接到反相器12的输入端(NMOS晶体管n12以及PMOS晶体管p12的栅极)。同时，PMOS晶体管p13输入端连接到反相器12的输出端(NMOS晶体管n12和PMOS晶体管p12的漏极)。因此，电路操作控制信号“xstb”供应到NMOS晶体管n13的栅极，同时，相位与电路操作控制信号“xstb”相反的信号供应到PMOS晶体管p13的栅极。

应该注意到，尽管CMOS开关此处用作第一开关电路13，其中时钟脉冲CK的高电压远远低于电源电压Vdd以至于不必考虑晶体管的阈值电平Vth，但即使开关仅由一个NMOS晶体管形成，也可确保足够的裕量。因此，在这种情况下，仅有一个NMOS晶体管形成的开关可用作第一开关电路13。其中使用仅有一个NMOS晶体管形成的开关的地方，不必产生与电路操作控制信号“xstb”相位相反的信号，并且因此，可省略反相器12。

第二开关电路14由连接在电源电压Vdd和PMOS晶体管p11之间的PMOS晶体管p14形成，这样其接收作为栅极输入的电路操作控制信号“xstb”。第二开关电路14当电路操作控制信号“xstb”具有有效状态(高电压)时置于关断状态，以将PMOS晶体管p11的栅极置于浮空状态。

第三开关电路15由连接在电源电压Vdd和NMOS晶体管n11的栅极之间的PMOS晶体管p15形成，这样其接收作为栅极输入的电路操作控制信号“xstb”。第三开关电路15当电路操作控制信号“xstb”处于有效状态时置于关断状态，以将NMOS晶体管n11的栅极和电源电压Vdd彼此电气断开。

单向电路16包括具有二极管连接-即栅极和漏极共同连接的NMOS晶体管n14和同样具有二极管连接的PMOS晶体管p16。单向电路16连接在PMOS晶体管p11的栅极和电源电压Vdd之间。单向电路16当节点B的电压，即PMOS晶体管p11的栅极上的电压，高于电源电压Vdd时进行工作，以调整节点B的电压使其等于电源电压Vdd。

然而，即使节点B的电压调整由单向电路16执行，但实际上节点B的电压仅下降到等于MOS晶体管n14和p16的阈值电平Vth和电源电压Vdd的和的电压。

电容元件C连接到时钟端19以及NMOS晶体管n11的栅极。因此，时钟脉冲CK通过电容元件C耦合而传递到PMOS晶体管p11的栅极。

现在，参考图2到4描述根据第一实施例的具有上述结构的电平转换电路10的电路操作。

首先，参考图2描述当电路操作控制信号“xstb”处于有效状态，即，具有高电平(电源电压Vdd)时电平转换电路10的基本电路操作。

如果电路操作控制信号“xstb”置于有效状态，那么第一开关电路13置于导通状态，同时第二和第三开关电路14和15置于关断状态。当第一开关电路13置于导通状态时，时钟脉冲CK通过第一开关电路13从时钟端19施加到NMOS晶体管n11的栅极。

同时，当第二和第三开关电路14和15置于关断状态时，中断供给PMOS晶体管p11和NMOS晶体管n11的栅极的电源电压Vdd，并且PMOS晶体管p11的栅极置于浮空状态。因此，来自时钟端19的时钟脉冲通过电容元件C耦合而传递到PMOS晶体管p11的栅极。

此时，尽管施加到PMOS晶体管p11和NMOS晶体管n11的栅极的时钟脉冲CK具有相同的相位，但施加给PMOS晶体管p11的栅极的时钟脉冲CK的高压侧电压具有电源电压Vdd。因此，节点B的电压VB，即，PMOS晶体管p11的栅极电压，被认为是从节点A的电压VA，即NMOS晶体管n11的栅极电压相对移位的电压。

此外，时钟脉冲CK的幅值大于PMOS晶体管p11和NMOS晶体管n11的阈值电平Vth的值。因此，在PMOS晶体管p11和NMOS晶体管n11将要关断的时刻，根据节点A和B的电压VA和VB的关系，它们被确保置于关断状态。因此，由PMOS晶体管p11和NMOS晶体管n11形成的互补电路11可将时钟脉冲CK电平转换到Vss-Vdd幅值的时钟脉冲“输出”，同时确保防止处于关断状态的MOS晶体管p11和n11的漏电流。

图3示出了电路操作控制信号“xstb”相对于时钟脉冲CK的推荐时间。从图3的时序图可以看出，电路操作控制信号“xstb”的时间如此优选设定使得，当时钟脉冲CK处于高状态的同时，电路操作控制信号“xstb”从无效状态变为有效状态，即，从低电平上升为高电平。这样进行时间设定的结果是，在电路操作控制信号“xstb”马上上升为高电平之前，第二开关电路14处于导通状态。因此，节点B上的电压VB为电源电压Vdd，并且因此，节点B上的电压VB以计划方式从驱动开始时刻点上开始动作。

图4示出了当电路操作控制信号“xstb”上升为高电平同时时钟脉冲CK处于低电平状态时的时序关系。当电路操作控制信号“xstb”上升为高电平同时时钟脉冲CK处于低电平状态时，其中时钟脉冲CK的高电压由Vin表示，电路操作在节点B的电压VB上升为Vdd+Vin的状态时开始。

在这种情况下，节点B上的电压VB由单向电路16进行调节以便等于电源电压Vdd，当节点B上的电压VB高于电源电压Vdd时单向电路16工作。然而，实际上，节点B上的电压VB仅下降到等于电源电压Vdd以及MOS晶体管n14和p16的阈值电平Vth的和的电压。

从前面明显看出，尽管甚至于其中时序关系如图4所示那样而电路操作不会有问题，也已经考虑到达电路操作有保证或者进一步稳定操作的时间段，但是相当优选的是采用图3的时序关系，即，时钟脉冲CK处于高状态的同时的电路操作控制信号“xstb”上升为高电平的时序关系。

如上所述，用于将第一幅值(例如，0-3V)的时钟脉冲CK电平转换到第二幅值(例如，0-8V)的时钟脉冲“输出”的电平转换电路10包括，作为基本电路，由NMOS晶体管n11和PMOS晶体管p11所形成的互补电路11。然后，一旦电平转换电路10开始电路操作，时钟脉冲CK施加到NMOS晶体管n11的栅极，同时将通过电容元件C耦合而相对移位到电源电压Vdd侧后的时钟脉冲CK施加到PMOS晶体管p11的栅极。因此，在NMOS晶体管n11和PMOS晶体管p11将要关断的时刻，确保它们被置于关断状态。因此，没有漏电流流到互补电路11。

由于这种方式中没有漏电流流过电平转换电路10，因此可实现电平转换电路10功耗的减小。此外，由于由导电类型相反的晶体管形成的互补电路11用作基本电路，因此与采用电流镜像电路作为基本电路的现有技术中的电平转换电路相比，该电平转换电路可有利对抗晶体管特性(阈值电平Vth，漏源电流Ids，等等)中的扩散。另外，仅要求时钟脉冲CK和电路操作控制信号“xstb”两种信号作为将要输入的时钟信号，因而与现有技术中要求时钟脉冲CK和相位相反的xCK的电平转换电路相比，可减小所要求的时钟信号的数量。

[第二实施例]

图5示出了根据本发明第二实施例的电平转换电路的电路结构。

参考图5，根据第二实施例的电平转换电路20除第一实施例的电平转换电路10的元件，即，互补电路11，反相器12，第一到第三开关电路13到15，单向电路16，以及电容元件C以外还包括复位电路21。

复位电路21由连接在电源电压Vdd和PMOS晶体管p11的栅极之间的PMOS晶体管p17组成，以便接收、从外部施加给复位端22的复位脉冲“rst”，作为栅极其输入。复位脉冲“rst”是当时钟脉冲CK具有高电平时表现出低电平的脉冲信号。当复位脉冲“rst”变为低电平时复位电路21置于导通状态，由此提供电源电压Vdd给PMOS晶体管p11的栅极。

现在，参考图6描述具有上述结构的第二实施例的电平转换电路20的电路操作。

复位脉冲“rst”具有如此设定的时序关系，在低电平周期里其占空比比高电平周期里的长，并且该低电平周期包括在时钟脉冲CK的高电平周期中。在此，要求复位脉冲“rst”的低电平周期是一个足以将节点B上的电压VB充电到电源电压Vdd的时间段。

从图6的时序图还可以看出，节点B上的电压VB逻辑上应等于电源电压Vdd。然而，实际上，节点B上的电压VB与电源电压Vdd有一点点偏离。设置复位电路21以便调节与电源电压Vdd之间的小的偏离。

在复位电路21中，PMOS晶体管p17响应当时钟脉冲CK具有高电平时表现出低电平复位脉冲“rst”置于导通状态。因此，每当时钟脉冲CK表现高电平，电源电压Vdd就被供应给节点B(PMOS晶体管p11的栅极)。

结果是，节点B上的电压VB在时钟脉冲CK的高电平周期确保等于电源电压Vdd。换句话说，在本实施例中，在时钟脉冲CK的每个周期之后，复位电路21周期性执行确保将节点B上的电压VB设定为电源电压Vdd的操作。因此，确保执行电平转换电路20的电路操作。

下面将更详细地描述确保执行电路操作。在其中电路操作控制信号“xstb”具有高电平的电路操作周期内，由于PMOS晶体管p14表现为关断状态，因此节点B具有浮空状态。因此，节点B上的电压VB通过本征电容或者其它类似的而易受到混入噪声等的影响，并且必须在保持浮空状态的同时控制电压VB。如果电压VB变得高于电源电压Vdd，那么节点B上的电压VB通过单向电路16的动作而实际调节成电压Vdd+Vth，这样电压VB等于电源电压Vdd。

然而，单向电路16为仅当电压VB变得高于电源电压Vdd时才动作的电路。因此，如果电压VB变得低于电压电压Vdd，那么其中节点B上的电压VB低于电源电压Vdd的状态将继续，除非电路操作信号“xstb”一旦在其返回到低电平状态后置于高电平状态，并且如果电压VB变得相当低，那么电路操作将不能继续。

相反，借助于根据第二实施例的电平转换电路20，由于在电路操作周期内由复位电路21确保将设置为浮空状态的节点B的节点B上的电压VB周期性设定为电源电压Vdd的动作，对于这种情况尤其如此，所以就能够防止电压VB的过度下降。因此，可确保执行电路操作。

电平转换电路10和20可广泛地作为将第一幅值的时钟脉冲CK电平转换(电平移位)到第二幅值的时钟脉冲“输出”的电平转换电路使用，并且作为一个实施例，可使用在电源电压发生电路中。电源电压发生电路基于时钟脉冲执行电路操作。下面，描述在电源电压发生电路中采用根据第一或第二实施例的电平转换电路10或者20的几种应用。

[应用1]

图7示出了根据本发明应用1的电源电压发生电路的结构。参考图7，根据本应用1的电源电压发生电路30包括电平移位部分(LSa)31，缓冲部分(BUFa)32，以及负电源电压发生部分(GENa)33。此外，电源电压发生电路30包括根据第一实施例的电平转换电路10或者根据上述第二实施例的电平转换电路20，作为其电平移位部分31。

图8示出缓冲部分32的结构的实施例。参考图8，所示的缓冲部分32包括级联连接的三个反相器电路321，322和323。这三个反相器电路321，322和323这样进行构造，晶体管大小从输入侧上的反相器电路321到输出侧上的反相器电路323逐渐增加，以便确保下一级的驱动容量。

参考图9，例如，对于反相器电路321，322，和323，使用CMOS反相器，其中PMOS晶体管p21和NMOS晶体管n21串联连接在电源电压Vdd和电源电压Vss之间，这样使得其栅极和漏极彼此分别连接。然而，实际上，反相器321，322，和323不必由CMOS反相器形成。

图10示出了负电源电压发生部分33结构的实施例。参考图10，所示的负电源电压发生部分33包括两个电容器CA1和CA2，两个箝位电路331和332，以及采样电路333。相位相反的时钟脉冲“xin”和“in”分别通过时钟端334和335输入到负电源电压发生部分33。相位相反的时钟脉冲“xin”和“in”通过缓冲部分32传递由电平移位部分31电平转换的幅值为Vss-Vdd的时钟脉冲“输出”而得到。

两个电容器CA1和CA2动作，以分别阻断时钟脉冲“xin”和“in”的DC成分。箝位电路331由连接在电容器CA1的输出端和电源电压Vss之间并且连接到电容器CA2的输出端的PMOS晶体管p22形成，并且箝位电源电压Vss上的电容器CA1的输出电平。箝位电路332由连接在电容器CA2的输出端和电源电压Vss之间并且连接到电容器CA1的输出端上的PMOS晶体管p23形成，并且箝位电源电压Vss上的电容器CA2的输出电平。

采样电路333由连接在电容器CA1和电路输出端336之间并且连接到电容器CA2的输出端上的NMOS晶体管n22形成，并且基于箝位电路332的箝位输出采样箝位电路331的箝位输出。负电源电压-Vdd作为箝位电路331和332以及采样电路333的操作结果而从电路输出端336输出。

如上所述，其中根据上述的第一或第二实施例的电平转换电路10或20用作电源电压发生电路30中电平移位部分31，该电源电压发生电路30具有电平移位部分31，缓冲部分32，以及负电源发生部分33，由于在电平转换电路10或20中防止漏电流，所以功耗可以被抑制的很低。因此，可实现电源电压发生电路30的低功耗。

[应用2]

图11示出根据本发明应用2的电源电压发生电路的结构。

参考图11，在根据应用2的电源电压发生电路40中，使用根据第二实施例的电平转换电路20作为电平移位部分31。根据第二实施例的电平转换电路20这样构造，使得其包括周期性确保设定节点B上的电压VB为电源电压Vdd的复位电路21，其中在电路操作期，节点B被置于浮空状态。因此，需要用于控制复位电路21的复位脉冲“rst”。

根据应用2的电源电压发生电路40的特征在于：使用电源电压发生电路30中的延迟而使复位脉冲“rst”在电源电压发生电路40内部产生。更特别的是，将缓冲部分32的第一级上的反相器电路321的输出x1以及第二级上的反相器电路322的输出x2提取，并且输入到NAND电路34的两个输入，这样低电平有效的复位脉冲“rst”作为NAND电路34的输出产生。

图12示出NAND电路34结构的实施例。参考图12，所示的NAND电路34包括彼此串联连接在电路输出端343和电源电压Vss之间并且其栅极连接到电路输入端341和342的NMOS晶体管n23和n24，以及在电源电压Vdd和电路输出端343之间彼此并联连接并且其栅极分别连接到电路输入端341和342的PMOS晶体管p24和p25。应该注意到所述的电路结构仅是一个实施例，并且NAND电路34的结构并不局限于刚刚所述的电路结构。

图13示出了基于缓冲部分32的输出x1和x2产生复位脉冲“rst”的时序关系。如图13所示，通过采用电源电压发生电路30的延迟而在第一级上的反相器电路321的输出x1和第二级上的反相器电路322输出x2之间执行NAND操作，而使低电平有效复位脉冲“rst”可在电源电压发生电路40中产生。

在缓冲部分32需要更大延迟的地方，可采用其中增加缓冲部分32中的反相器的级数(该数量应为奇数)的一种方法，也可采用通过设置电路常数来引起进一步延迟的另一种方法或者类似方法。

其中，在电源电压发生电路40中(其采用根据第二实施例的电平转换电路20作为电平移位部分31)，采用缓冲部分32中的延迟而在电源电压发生电路40的内部产生低电平有效的复位脉冲“rst”，因此消除了从外部输入复位脉冲“rst”的必要性。因此，可以去掉用于接收复位脉冲“rst”的端子。

应在注意到，尽管在上述的应用1和2中，电源电压发生电路30和40形成为包括负电源电压发生部分33的负电源电压发生电路，但还可以同样应用具有正电源电压部分的正电源电压发生电路。

根据应用1和2的电源电压发生电路30和40可广泛用于基于时钟脉冲执行电路操作的电源电压发生电路。作为一个实施例，电源电压发生电路30和40可用作与驱动电路集成型的显示设备的一个***驱动电路。在该显示设备中，***驱动电路(其用于驱动其中包括光电元件的像素以行和列二维排列的像素列阵部分)，形成在形成像素阵列部分的板上。

[应用实施例1]

图14示出根据本发明应用实施例的显示设备结构的一个实施例。图14中所示的显示设备形成为有源矩阵型液晶显示设备，其中液晶单元用作像素的光电元件。

参考图14，根据本应用实施例的有源矩阵型液晶显示设备50包括像素阵列部分51，垂直驱动器52，水平驱动器53，电源电压发生电路54，等等。包括垂直驱动器52，水平驱动器53的***驱动电路，以及电源电压发生电路54，形成在设置像素阵列部分51的液晶面板58上。液晶显示面板58这样进行构造，两个绝缘底板(如玻璃底板)按照相对关系进行设置，其间留出固定间隙，并且在该间隙中密封液晶材料。

像素阵列部分51具有其上以m行和n列二维设置的像素60。此外，在像素60的矩阵排列上，每行布线扫描线55-1到55-m，每列布线信号线56-1和56-n。每个像素60包括作为像素晶体管的TFT(薄膜晶体管)61，具有连接到TFT 61漏极的像素电极的液晶单元62，以及其一个电极连接到TFT 61的漏极的保持电容器63。

在上述的像素结构中，每个像素60的TFT 61的栅极连接到扫描线55(55-1到55-m)并且其源极连接到信号线56(56-1到56-n)。同时，液晶单元62的相对电极和保持电容器63的另一个电极连接到公共线57上，在公共线57上施加公共电压VCOM。

垂直驱动器52由移位寄存器等形成，并且以行为单位选择像素阵列部分51的像素60。水平驱动器53由移位寄存器，采样开关，等形成，并且以像素为单位顺序地(按点顺序)或者同时以行为单位顺序地(按行顺序)将从面板的外部输入的视频信号写入到由垂直驱动器52选择的行的像素60中。

电源电压发生电路54是例如产生负电源电压的电路，并且置于像素阵列部分51的***驱动电路中(例如垂直驱动器52中)以便提供负电源电压。作为电源电压发生电路54，可使用根据上述的应用1或2的电源电压发生电路30或40。

例如，电源电压发生电路54接收频率高于垂直时钟脉冲VCK的时钟脉冲作为其输入，输入该垂直时钟脉冲作为垂直驱动器52的垂直扫描的参考。例如，电路54接收水平时钟脉冲HCK，输入该水平时钟脉冲HCK作为用于水平驱动器53的水平扫描的参考。电源电压发生电路54因此基于水平时钟脉冲HCK运行而产生负电源电压并且将该负电源电压供给垂直驱动器52输出级上的负电源线。

换句话说，水平时钟脉冲HCK对应于输入到根据上述的应用1或2的电源电压发生电路30或40的电平移位部分31中的时钟脉冲CK。应该注意到电源电压发生电路54的输入时钟脉冲并不局限于水平时钟脉冲HCK。

包括垂直驱动器52，水平驱动器53的***驱动电路，以及上述的电源电压发生电路54与像素阵列部分51一起形成在液晶显示面板(绝缘底板)58上，该液晶显示面板使用多晶硅TFT。

另外，近些年来，对于电压的减小，诸如对比度增加等性能的增加，以及液晶显示设备图像质量增加的要求已经增长并且还在继续增长。通常，对比度增加与电压减小是彼此相反的要求。特别是，为了增加对比度，必须增加输入到液晶显示设备的视频信号的幅值，并且结果是，液晶显示设备的驱动电压变高，导致减小电压的失败。相反，为了减小电压，视频信号的幅值减小，这将导致对比度的减小。

为了既满足电压的减小，又满足对比度的增加，采用一种方法是相当必要的，在该方法中，视频信号的低电压侧的电平减小得尽可能低(减小以便达到地电平)，并且视频信号的结束值也降低，并且另外视频信号的高电压侧降低同时视频信号的动态范围增加。

然而，如果采用所述的方法，那么可能存在，如果TFT 61的阈值电平Vth(其维持视频信号的高电压侧)，偏向下降，那么当扫描线55(55-1到55-m)具有0V并且信号线56(56-1到56-n)具有低电平，TFT 61可能会泄漏以产生亮点，该亮点称作泄漏亮点。然而，如果扫描线55(55-1到55-m)的低电平可设定为负电压，那么可充分获得针对泄漏亮点的足够裕量。

因此，如上所述，在与驱动电路集成的液晶显示设备50中，电源电压发生电路54作为一种***驱动电路集成到液晶显示面板58上，并且由电源电压发生电路54所产生的负电源电压被供给垂直驱动器52，使得扫描线55(55-1到55-m)的低电平设定为负电平。因此，由于可以将视频信号的低电压侧的电平减小得尽可能低并且一起降低视频信号的结束值，并且另外降低视频信号的高电压侧同时增加视频信号的动态范围，因此可同时实现电压减小以及对比度的增加，而不会出现由泄漏亮点。

此外，由于电源电压发生电路54形成在液晶显示面板58上，因此不必在液晶显示面板58外提供电源电压发生电路。另外，由于消除了用于接收来自面板外部的负电源电压的端子的必要性，因此可减小在设置设计上的负担。

此外，在根据上述的应用1或2的电源电压发生电路30或40用作电源电压发生电路54的地方，由于电源电压发生电路30或40采用电平转换电路10或20作为电平移位部分31，所以可防止漏电流。因此，可减小功耗，而且，可实现有源矩阵型液晶显示设备50的功耗减小。

特别是在根据应用2的电源电压发生电路40用作电源电压发生电路54的地方，可确保电路操作实现。另外，由于电源电压发生电路54在其内部产生复位脉冲“rst”并且不必从液晶显示面板58的外部接收复位脉冲“rst”，因此，好处就是不必提供专门用于接收复位脉冲“rst”的端子。

应该注意到，在上述的应用实施例中，尽管由电源电压发生电路54所产生的负电源电压被供给垂直驱动器52，但是提供负电源电压的对象并不局限于垂直驱动器52，而可以是任何一种需要负电源电压的***驱动电路。此外，电源电压发生电路54并不局限于产生负电源电压的电路，而可以形成为交替产生正电源电压的另一电路。

此外，在上述应用实施例中，尽管电源电压发生电路30或40应用于其中液晶单元用作像素的光电元件的液晶显示设备，但是电源电压发生电路30或40的应用并不局限于用于液晶显示设备。尤其是，电源电压发生电路30或40可应用于通用显示设备，其中，采用负电源电压的驱动电路形成在其上形成像素阵列部分的板上。该显示设备装置的实施例是EL(电致发光)显示设备，其中EL元件用作像素的光电元件。

[第三实施例]

图15示出根据本发明第三实施例的移位电路的电路结构。参考图15，移位电路10包括电平移位部分11和控制脉冲发生部分12。

当从控制脉冲发生部分12供给的控制脉冲NSW处于有效状态时，电平移位部分11将时钟脉冲CK从VSS-Vin幅值(例如，0到3V)电平移位到VSS-VDD幅值(例如，0到8V)，并且输出该电平移位的时钟脉冲CK作为输出脉冲OUT。应该注意到，时钟脉冲CK的高电压Vin高于晶体管的阈值电平Vth(VDD＞Vin＞Vth)是有必要的。控制脉冲发生部分12仅在时钟脉冲CK的一个周期的一段时间内产生表现出有效状态的脉冲，并且将该脉冲作为控制脉冲NSW供应到电平移位部分11。

图16示出时钟脉冲CK，控制脉冲发生部分12的输入脉冲IN，控制脉冲NSW，控制脉冲NSW的反相控制脉冲PSW，以及输出脉冲OUT的电平关系和时序关系。

下面将分别描述电平移位部分11和控制脉冲发生部分12的特定电路结构。首先，描述电平移位部分11。

[电平移位部分11的形式1]

图17示出了根据形式1的电平移位部分(LS1)11A的结构。参考图17，根据形式1的电平移位部分11A包括互补电路21，第一到第三开关电路22到24，电容元件Cap，以及缓冲器25。电平移位部分11A具有时钟端26，控制端27，以及输出端28。

互补电路21包括串联连接在电源电压VSS和电源电压VDD之间且彼此导电类型相反的第一和第二晶体管，即，NMOS晶体管n11和PMOS晶体管p11。NMOS晶体管n11和PMOS晶体管p11的漏极通过缓冲器25连接到电路输出端28。

第一开关电路22由NMOS晶体管n12形成，其漏极连接到时钟端26，其源极连接到NMOS晶体管n11的栅极，并且其栅极连接到控制端27。时钟端26接收VSS-Vin幅值(例如，0到3V)的时钟脉冲(CK)作为其输入。控制端27接收由控制脉冲发生部分12所产生的控制脉冲NSW作为其输入，使得其在时钟脉冲CK的一个周期的一段时间内表现出有效状态(高电压＝电源电压VDD)。

第二开关电路23由连接到电源电压VDD以及PMOS晶体管p11的栅极并且用于接收控制脉冲NSW作为其输入的PMOS晶体管p12组成。当控制脉冲NSW具有有效状态(高电压)时，第二开关电路23表现为关断状态，其中其中断电源电压VDD和PMOS晶体管p11的栅极之间的电连接，以将PMSO晶体管p11的栅极置于浮空状态。

第三开关电路24由连接在电源电压VDD和NMOS晶体管n11的栅极之间并且用于接收控制脉冲NSW作为其栅极输入的PMOS晶体管p15组成。当控制脉冲NSW表现为有效状态时，第三开关电路24表现为关断状态，其中其中断电源电压VDD和NMOS晶体管n11的栅极之间的电连接。

电容元件Cap连接在时钟端26和NMOS晶体管n11的栅极之间。因此，时钟脉冲CK通过电容元件Cap的耦合而传递到PMOS晶体管p11的栅极。

缓冲器25例如由反相器缓冲器组成。然而，缓冲器25并不是必须要求的，而可作为临时要求设置。

现在，参考图18描述具有上述结构的根据形式1的电平移位部分11A的电路操作。

首先，当控制脉冲NSW具有低电压(电源电压VSS)时，NMOS晶体管n12表现为关断状态，并且PMOS晶体管p12和p13表现为导通状态。因此，不管时钟脉冲CK的逻辑状态是什么，节点A(PMOS晶体管p11的栅极)的电压VA与另一节点B(NMOS晶体管n11的栅极)的电压VB等于电源电压VDD。因此，PMOS晶体管p11关断并且NMOS晶体管n11导通，并且因此，输出脉冲OUT等于电源电压VSS。

当控制脉冲NSW具有高电压(电源电压VDD)时，即，当电平移位部分11A处于驱动状态时，NMOS晶体管n12表现为导通状态并且PMOS晶体管p12和p13表现为关断状态。因此，节点A表现为浮空状态并且通过电容元件Cap耦合到时钟脉冲CK。时钟脉冲CK通过NMOS晶体管n12施加到节点B上。

在此，控制脉冲NSW仅在时钟脉冲CK的一个周期中的一段时间内表现为有效状态(高电压)，并且电平移位部分11A仅在时钟脉冲CK的一个周期的这段时间内被驱动。在该段时间内在节点B上的时钟幅值为VSS/Vin，并且节点A上的时钟幅值为VDD-Vin/VDD。另外，施加到节点A和B的时钟具有相同的相位。

因此，在PMOS晶体管p11和NMOS晶体管n11将要关断的时刻，根据从节点A和B上的电压VA和VB的关系，它们确保被置于关断状态。因此，由PMOS晶体管p11和NMOS晶体管n11形成的互补电路21可电平移位(电平转换)时钟脉冲CK为VSS-VDD幅值的输出脉冲OUT，同时确保关断时MOS晶体管p11和n11所产生的泄漏得到防止。

如上所述，电平移位部分11A(其将VSS-Vin(例如，0到3V)幅值的时钟脉冲CK电平移位为VSS-VDD(例如，0到8V)的输出脉冲OUT)，采用由NMOS晶体管n11和PMOS晶体管p11所形成的互补电路21作为其基本电路。此外，当电平移位部分11A将要被驱动以实现电平移位时，时钟脉冲CK施加到NMOS晶体管n11的栅极，同时通过电容元件Cap的耦合而相对移位时钟脉冲CK到电源电压VDD侧所得到的时钟脉冲施加到PMOS晶体管p11的栅极。因此，在其中NMOS晶体管n11和PMOS晶体管p11将要关断的时刻，它们将确保置于关断状态。因此，没有漏电流流到互补电路21。

由于漏电流未以这种方式流到电平移位部分11A，所以可预料到移位电路10的功耗减小。此外，由于由导电类型相反的晶体管形成的互补电路21用作基本电路，因此没有漏电流流过并且移位电路10在晶体管的饱和区内一直被驱动。因此，可以这样实现电平移位部分11A，即其可有利对抗如现有技术中的电平移位电路中所看到的晶体管特性(阈值电平Vth，漏源电流Ids，等等)中的扩散，在现有技术中采用电流镜像电路作为基本电路。即，电平移位部分11A的电路性能并未受到晶体管特性扩散的显著影响。另外，由于在电源电压VDD和时钟脉冲CK之间没有泄漏出现，因此时钟脉冲上的负载可减小。

然而，使用根据形式1的电平移位部分11A的电路结构，有可能的是，还在当控制脉冲NSW具有低电压并且节点A固定为电源电压VDD的时候，时钟脉冲CK的耦合可能通过电容元件Cap对节点A产生影响。有可能的是，节点A上的电压VA可能会由于耦合的影响而波动，并且电压的波动可能会作为例如须状噪声出现在输出脉冲OUT上。在这点上改进的电路结构是下述的根据形式2的电平移位部分11B。

[电平移位部分11的形式2]

图19示出了根据形式2的电平移位部分(LS2)11B的结构。

参考图19，根据本形式2的电平移位部分11B除根据形式1的电平移位部分11A的元件之外还具有第四开关电路31和第五开关电路32。第四开关电路31由连接在时钟端26和电容器Cap的一端之间并且用于接收控制脉冲NSW作为其栅极输入的NMOS晶体管n13组成。第五开关电路32由连接在电压端33和电容元件Cap的一端之间并且用于接收控制脉冲NSW作为其栅极输入的PMOS晶体管p14组成。电压端33接收固定电压Vin作为其输入。

现在，参考图20描述具有上述结构的根据形式2的电平移位部分11B的电路操作。电平移位部分11B的基本电路操作与根据形式1的电平移位部分11A相同。因此，描述新增加的第四和第五开关电路31和32的操作原理。

在第四开关电路31中，NMOS晶体管n13表现为导通状态，并且当控制脉冲NSW处于有效状态(高电压＝电源电压VDD)时提供时钟脉冲CK给节点C(电容元件Cap的一端)。然而，当控制脉冲NSW处于无效状态(低电压＝电源电压VSS)时，NMOS晶体管n13表现为关断状态并且中断时钟端26和电容元件Cap之间的电连接，使得时钟脉冲CK可不对节点A有影响。

另一方面，在第五开关电路32中，PMOS晶体管p14表现为关断状态，并且当控制脉冲NSW处于有效状态时中断电压端33和节点C之间的电连接。另一方面，当控制脉冲NSW处于无效状态时，第五开关电路32表现为导通状态以电连接电压端33和节点C，以将节点C上的电压VC固定为固定电压Vin。

如上所述，在根据形式2的电平移位部分11B，当控制脉冲NSW处于无效状态时，时钟端26和节点C之间的电连接被中断并且电压VC固定为固定电压Vin。因此，可以防止时钟脉冲CK的耦合通过电容元件Cap对节点A产生影响。因此，由于节点A上的电压VA波动而引起的须状噪声，可被防止出现在输出脉冲OUT上。

在此，检测NMOS晶体管n12和n13的导通电阻。NMOS晶体管n12和n13为当控制脉冲NSW处于有效状态时使得时钟脉冲CK提供到节点B和C的开关。由于时钟脉冲CK的供给时间段对应于时钟脉冲CK的一个周期，因此开关电路22和31必须具有足够的容量以提供时钟脉冲CK的高侧电压Vin和低侧电压VSS。然而，如果开关电路22和31本身分别由NMOS晶体管n12或n13组成，那么NMOS晶体管n12或n13的导通电阻相对于导通状态的电源电压VDD在时钟脉冲CK的高侧电压Vin更高。

现在，检测栅漏或栅源耦合。当控制脉冲NSW的状态从有效状态(电源电压VDD)改变为无效状态(电源电压VSS)时，栅漏耦合或者栅源耦合动作。这样通过耦合而进入的噪声可能引起误动作。

这种电路结构，是关于NMOS晶体管n12和n13的导通电阻和栅漏或栅源耦合的可能情况而做出的改进，是根据形式3的电平移位部分11C。

在图21中示出其中根据形式2的电平移位部分11B用作电平移位部分11的移位电路10的结构作为根据第三实施例的变形1的移位电路11A。

[电平移位部分11的形式3]

图22示出根据形式3的电平移位部分(LS3)11C的结构。

参考图22，根据形式3的电平移位部分11C与根据形式2的电平移位部分11B的不同之处在于：CMOS开关用于开关电路22，23，24，31和32。特别是，开关电路22由彼此并联连接的NMOS晶体管n21和PMOS晶体管p21组成，并且通过控制端27输入的控制脉冲NSW施加到NMOS晶体管n21的栅极，同时通过控制端34输入并且相位与控制脉冲NSW相反的反相控制脉冲PSW施加到PMOS晶体管p21的栅极。

第二开关电路23由彼此并联连接的NMOS晶体管n22和PMOS晶体管p22组成，并且反相控制脉冲PSW施加到NMOS晶体管n22的栅极，同时正相的控制脉冲NSW施加到PMOS晶体管p22的栅极。第三开关电路24由彼此并联连接的NMOS晶体管n23和PMOS晶体管p23组成，并且反相控制脉冲PSW施加到NMOS晶体管n23的栅极，同时正相控制脉冲NSW施加到PMOS晶体管p23的栅极。

第四开关电路31由彼此并联连接的NMOS晶体管n24和PMOS晶体管p24组成，并且正相控制脉冲NSW施加到NMOS晶体管n24的栅极，同时反相控制脉冲PSW施加到PMOS晶体管p24的栅极。开关电路32由彼此并联连接的NMOS晶体管n25和PMOS晶体管p25组成，并且反相控制脉冲PSW施加到NMOS晶体管n25的栅极，同时相反相位的控制脉冲NSW施加到PMOS晶体管p25的栅极。

图23示出根据形式3的电平移位部分11C的电路操作。控制脉冲NSW和相反相位的反相控制脉冲PSW施加到本形式3的电平移位部分11C上。

如上所述，在根据形式3的电平移位部分11C中，CMOS开关用于形成开关电路22和31，在单个NMOS晶体管用于形成开关电路22和31时关于NMOS晶体管的导通电阻的可能情况(即，在晶体管导通状态下导通电阻在时钟脉冲CK的高侧电压Vi比在电源电压VDD高的可能性)，可通过PMOS晶体管p21和p24的动作而消除。

此外，由于开关电路23，24和32分别由CMOS开关组成，在开关电路23，24和32分别由单个NMOS晶体管组成时栅漏耦合或栅源耦合的可能情况(即，电路由于耦合引起的噪声进入而故障的可能性)，可由PMOS晶体管p22，p23和p25动作而消除。

应该注意到，在形式3中，尽管开关电路22，23，24，31和32分别由CMOS开关组成来消除上述可能性，但是对消除的对策不必做出要求，并且可以通过依据电路常数以及驱动条件(各种电压设定值)检测对抗所述可能情况的对策的必要性来选择是否应该采取对策。

在图24中示出其中根据形式3的电平移位部分11C用作电平移位部分11的移位电路10的结构用作根据第三实施例的变形2的移位电路10B。

现在，描述控制脉冲发生部分12，其产生控制脉冲NSW(反相控制脉冲PSW)。

该控制脉冲NSW是上述的在时钟脉冲CK的一个周期的一段时间内表现出有效状态(高电压)的脉冲信号。如下的这两种方法可用作产生控制脉冲NSW的方法。

在这些方法的随后描述中，预先假定根据本实施例的移位电路10例如用于移位寄存器电路的每个移位级(转移级)。第一方法采用移位寄存器电路每级的输入和输出。其作为实施例1描述。第二方法采用移位寄存器的每级输入以及下一级的输出。第二方法作为实施例2，3和4描述。

[控制脉冲发生部分12的实施例1]

图25示出根据实施例1的控制脉冲发生部分12A(APga)的结构。

参考图25，实施例1的控制脉冲发生部分12A包括NOR电路41，反相器电路42，复位电路43，两个输入端44和45，两个输出端46和47，以及复位端48。输入端44接收脉冲宽度等于时钟脉冲CK的输入脉冲IN1作为其输入。输入脉冲IN1对应于移位寄存器本级的输入脉冲。输入端45接收与输入脉冲IN1相移时钟脉冲CK的1/2周期的输入脉冲IN2作为其输入。输入脉冲IN2对应于移位寄存器本级的输出脉冲。

NOR电路41逻辑或输入脉冲IN1和输入脉冲IN2。反相器电路42反相NOR电路41的输出脉冲以产生正相的控制脉冲NSW并且通过输出端46输出控制脉冲NSW。NOR电路41的输出脉冲当其作为正相的控制脉冲PSW时通过输出端47输出。反相控制脉冲PSW在电平移位部分11是根据实施例3的电平移位部分11C的地方是需要的。图26示出输入脉冲IN1和IN2以及控制脉冲NSW和PSW的时序关系。

复位电路43由连接在电源电压VDD和NOR电路41的输出端(反相器42的输入端)之间并且用于接收通过复位端48输入的复位脉冲“rest”作为其栅极输入的PMOS晶体管p30组成。在复位电路43中，当复位脉冲“rest”具有低电压时，PMOS晶体管p30置于导通状态，以执行设定NOR电路41的输出端电压(反相器电路42的输入端电压)为电源电压VDD的复位操作。

图27示出NOR电路41结构的一个实施例。参考图27，在本实施例中NOR电路41由PMOS晶体管p31和p32以及NMOS晶体管n31和n32组成。PMOS晶体管p31和p32在电源电压VDD和输出节点“Nout”之间串联连接并且用于分别接收输入脉冲IN1和IN2作为其栅极输入。NMOS晶体管n31和n32在输出节点“Nout”和电源电压VSS之间并联连接并且用于分别接收输入脉冲IN1和IN2作为其栅极输入。然而，NOR电路41的结构并不局限于上面所描述的。

图28示出反相器电路42结构的一个实施例。参考图28，反相器电路42具有CMOS反相器结构。该结构包括串联连接在电源电压VDD和电源电压VSS之间并且其栅极和漏极彼此公共连接的PMOS晶体管p33和NMOS晶体管n33。然而，反相器电路42的结构并不局限于上面所描述的。

实施例1中的控制脉冲发生部分12A用作根据第三实施例(图15)的移位电路10，根据变形1(图21)的移位电路10A，以及根据变形2(图24)的移位电路10B中的控制脉冲发生部分12。

[控制脉冲发生部分12的实施例2]

图29示出根据实施例2的控制脉冲发生部分(APGb1)12B1的结构。

参考图29，根据实施例2的控制脉冲发生部分12B1包括转换电路51，锁存电路52，复位电路53，两个输入端54和55，两个输出端56和57，以及复位端58。输入端54接收脉冲宽度等于时钟脉冲CK的输入脉冲PRIN作为其输入。输入脉冲PRIN对应于移位寄存器电路本级的输入脉冲。输入端55接收与输入脉冲IN1(PRIN)相移一个时钟脉冲CK周期的输入脉冲NXIN。该输入脉冲NXIN对应于移位寄存器电路中下一级的输出脉冲。

转换电路51包括串联连接在电源电压VDD和电源电压VSS之间的PMOS晶体管p41和NMOS晶体管n41，以及反相器电路511。输入脉冲PRIN在其由反相器电路511反相后施加到PMOS晶体管p41的栅极。输入脉冲NXIN直接施加到NMOS晶体管n41的栅极。转换电路51响应输入脉冲PRIN/NXIN执行控制脉冲NSW在低侧电压VSS和高侧电压VDD之间的转换。

锁存电路52包括反相器电路521以及另一反相器电路522。反相器电路521其输入端连接到输出端56(转换电路51的输出端)并且其输出端连接到另一输出端57。另一反相器电路522在相反的方向并联在反相器521上。锁存电路52锁存转换电路51的输出端电压以维持低侧电压VSS/高侧电压VDD。

转换电路51的输出端电压当其作为正相的控制脉冲NSW时从输出端56输出，并且通过锁存电路52从输出端57作为反相控制脉冲PSW输出。反相控制脉冲PSW在电平移位部分11是根据实施例3的电平移位部分11C的地方是需要的。输入脉冲PRIN和NXIN以及控制脉冲NSW和PSW的时序关系示于图30。

复位电路53由连接在转换电路51的输出端和电源电压VSS之间并且用于接收通过复位端58输入的复位脉冲“rest”作为其栅极输入的NMOS晶体管n42形成。在复位电路53中，当复位脉冲“rest”表现为高电压时，NMOS晶体管n42置于导通状态以执行将转换电路51的输出端电压设定为电源电压VSS的复位操作。

在上述的根据实施例2的控制脉冲发生部分12B1中，由于其具有采用锁存电路52的结构，每当在控制脉冲NSW的低侧电压VSS和高侧电压VDD之间出现转换，在转换电路51的输出和锁存电路52的输出之间的冲突出现在转换电路51的输出端和输出端56之间的信号线上。由此，为了实现平滑转换，转换电路51的输出必须高于锁存电路52的输出。因此，在控制脉冲发生部分12B1的设计中，必须考虑上述的必要性以确定电路常数。

为了实现控制脉冲发生部分12的稳定驱动，优选的是避免转换电路51的输出和锁存电路52的输出之间的冲突。避免转换电路51的输出和锁存电路52的输出之间的这种冲突的电路结构包括在根据实施例3和4的控制脉冲发生部分12B2和12B3中。

[控制脉冲发生部分12的实施例3]

图31示出根据实施例3的控制脉冲发生部分(APGb2)12B2的结构。

参考图31，除根据实施例2的控制脉冲发生部分12B1的元件之外，根据实施例3的控制脉冲发生部分12B1包括***在转换电路51的输出端和锁存电路52的输出端之间的开关电路59。

开关电路59包括具有输入脉冲PRIN和NXIN输入的两个输入端的NOR电路591，用于反相NOR电路591的输出的反相器电路592，以及连接在转换电路51的输出端和锁存电路52的输出端之间的开关元件593。开关元件593具有由NMOS晶体管n43和PMOS晶体管p43所组成的CMOS开关结构，其分别接收NOR电路591的输出和反相器电路592的输出作为其栅极输入。

在根据实施例3的具有上述结构的控制脉冲发生部分12B2中，输入脉冲PRIN和NXIN由NOR电路591进行逻辑或非，并且转换电路51的输出端和锁存电路52的输出端被电气控制，以便基于所述逻辑或非的结果彼此连接或者断开。借助于该控制，当在控制脉冲NSW的低侧电压VSS和高侧电压VDD之间出现转换时，就能够防止转换电路51的输出和锁存电路52的输出之间的其它可能冲突。图32示出输入脉冲PRIN和NXIN，节点A和B上的电压VA和VB，以及控制脉冲NSW和PSW之间的时序关系。

[控制脉冲发生部分12的实施例4]

图33示出根据实施例4的控制脉冲发生部分(APGb3)12B3的结构。

参考图33，根据实施例4的控制脉冲发生部分12B3这样进行构造，其包括在转换电路51的输出端和锁存电路52的输出端之间串联连接的两个开关电路59A和59B，代替根据实施例3的控制脉冲发生部分12B2的开关电路59。

开关电路59A由包括彼此并联连接的NMOS晶体管n43和PMOS晶体管p43的CMOS开关组成。输入脉冲NXIN在其由反相器电路592反相后施加到NMOS晶体管n43的栅极。此外，输入脉冲NXIN直接输入到PMOS晶体管p43的栅极。

开关电路59B由包括彼此并联连接的NMOS晶体管n44和PMOS晶体管p44的CMOS开关组成。输入脉冲PXIN在其由反相器电路511反相后施加到NMOS晶体管n44的栅极。此外，输入脉冲PXIN直接施加到PMOS晶体管p44的栅极。

在根据实施例4的具有上述结构的控制脉冲发生部分12B3中，两个开关电路59A和59B串联连接在转换电路51的输出端和锁存电路52的输出端之间并且由输入脉冲NRIN和输入脉冲PXIN进行导通/关断控制。因此，当在控制脉冲NSW的低侧电压VSS和高侧电压VDD之间出现转换时，就能够防止在转换电路51的输出和锁存电路52的输出之间出现其它可能的冲突。

同样，控制脉冲发生部分12B(根据实施例2，3，和4的控制脉冲发生部分12B1，12B2，和12B3)(其采用利用上述寄存器电路中的本级输入和下一级输出的方法)，可类似于控制脉冲发生部分12A用作移位电路10中的控制脉冲发生部分12，在控制脉冲发生部分12A中，在移位寄存器中采用利用本级输入和本级输出的方法。

下面描述其中控制脉冲发生部分12B用作控制脉冲发生部分12的移位电路。具体而言，在图34中示出其中根据实施例1的电平移位部分11A用作电平移位部分11的移位电路10的结构作为根据第三实施例的变形3的移位电路10C；在图35中示出其中根据实施例2的电平移位部分11B用作电平移位部分11的移位电路10的结构作为根据第三实施例的变形4的移位电路10D；并且在图36中示出其中根据实施例3的电平移位部分11C用作电平移位部分11的移位电路10的结构作为根据第三实施例的变形5的移位电路10E。

根据变形3，4，和5的移位电路10C，10D，和10E所使用的时钟脉冲CK，输入脉冲PRIN和NXIN，控制脉冲NSW和PSW，以及输出脉冲OUT的时序关系示于图37中。

应该注意到，尽管根据变形4和5的移位电路10D和10E与根据实施例3的移位电路10C的不同之处在于：固定电压Vin施加到电平移位部分11B和11C，但是上述应用固定电压Vin的意义正如上面结合根据实施例2的电平移位部分11B所给出的描述，并且移位电路10C，10D，和10E执行相同的基本操作。

此外，尽管根据实施例2，3和4的控制脉冲发生部分12B1、12B2和12B3作为控制脉冲发生部分12B使用，但由于其基本操作相同，因此与根据实施例2、3和4的控制脉冲发生部分12B和电平移位部分11A、11B和11C的结合的三种形式如上所述。然而，实际上，根据实施例2，3，和4的控制脉冲发生部分12B1、12B2和12B3以及根据实施例1、2和3的电平移位部分11A、11B、和11C可彼此组合，并且因此，总共可出现九种组合方式。

由电平移位部分11(11A、11B和11C)和控制脉冲发生部分12(12A、12B1、12B2和12B3)的各种组合方式所形成的移位电路10(10A、10B、10C、10D和10E)可用作具有电平移位功能的通用移位电路并且还可作为移位寄存器电路的每个转移级(移位级)。随后，描述其中根据第一实施例的移位电路10(10A、10B、10C、10D或10E)用于移位寄存器的每个移位级的应用。

[应用3]

图38示出根据本发明应用3的移位寄存器电路的结构。参考图38，根据应用3的移位寄存器电路61A包括作为级联移位级连接的、多个根据第三实施例的移位电路10或者根据第三实施例的变形1或2的移位电路10A或10B。时钟脉冲CK和反相时钟脉冲xCK交替施加到转移级，并且触发移位操作的初始脉冲ST作为输入脉冲IN施加到第一移位级上。此外，每个转移级上的输出脉冲OUT用作下一级的输入脉冲IN，并且这种输出脉冲OUT作为转移脉冲o1，o2，o3，……引出。

此外，在驱动过程中一直表现为高电压(电源电压VDD)的复位脉冲“rest”以及固定电压Vin共同施加到转移级上。然而，在根据第一实施例的移位电路10用于每个转移级的地方，不必施加固定电压Vin。图39示出时钟脉冲CK和xCK，初始脉冲ST，第一和第二级上的控制脉冲NSW，以及转移级上的转移脉冲o1，o2，o3，o4，……的时序关系。

[应用4]

图40示出根据本发明应用4的移位寄存器电路的结构。参考图40，根据本应用4的移位寄存器电路61B包括级联连接的、2N(N为自然数)级(偶数级)根据第三实施例的变形3到5的移位电路10C到10E。时钟脉冲CK和反相时钟脉冲xCK交替施加到转移级上，并且输入脉冲PRIN和初始脉冲ST施加到第一移位级上。此外，在每个转移级上，本级的输出脉冲OUT用作下一级的输入脉冲PRIN，并且这种输出脉冲OUT作为转移脉冲o1，o2，o3，……引出。

此外，在驱动过程中通常表现为低电压(电源电压VSS)的复位脉冲“rest”和固定电压Vin共同施加到转移级上。然而，在其中根据变形3的移位电路10C用于转移级的地方，不必施加固定电压Vin。

根据变形3到5的移位电路10C到10E是其中必须采用下一级的输出脉冲OUT作为本级的输入脉冲NXIN的电路。然而，在最后一级(第2N级)为转移级的地方，由于其没有下一个转移级，对应于下一级的输出脉冲的结束脉冲ED从外部施加到最后一个转移级上，以代替下一级的输出脉冲，。

图41示出时钟脉冲CK和xCK，初始脉冲ST，第一，第二和第2N级的控制脉冲NSW，转移级的输出脉冲(转移脉冲)o1，o2，o3，……，以及o2N，以及结束脉冲ED的时序关系。

[应用5]

图42示出根据本发明应用5的移位寄存器电路的结构。参考图42，根据应用5的移位寄存器电路61C包括2N-1(奇数)个级联连接的根据第三实施例的变形3到5的移位电路10C到10E，并且与根据应用4的移位寄存器电路61B的不同之处在于：转移级的级数为奇数而移位寄存器电路61B的转移级的级数为偶数。

图43示出时钟脉冲CK和xCK，初始脉冲ST，第一，第二以及第2N-1级上的控制脉冲NSW，转移级上的输出脉冲(转移脉冲)o1，o2，o3，…，以及o2N-1，以及结束脉冲ED的时序关系。

[应用6]

图44示出根据本发明应用6的移位寄存器电路的结构。参考图44，根据本应用6的移位寄存器电路61D包括2N个转移级(偶数级)并且采用根据第三实施例的变形3到5的移位电路10C到10E作为第一到第2N-1个转移级，但采用根据第三实施例的移位电路10或者根据移位电路10的变形1或2的移位电路10A或10B作为最后一个转移级(2N级)。

由于根据第三实施例的移位电路10或者根据第三实施例的变形1或2的移位电路10A或10B设置成最后一个转移级，因此其好处是消除了从外部把结束脉冲ED提供到最后一个转移级的必要性。尽管此处所述的实施例包括偶数个转移级，同样在转移级的数目为奇数的地方(图42)，设置根据第三实施例的移位电路10或者根据第三实施例的变形1或2的移位电路10A或10B作为最后一个转移级也是可以的。

[应用7]

图45示出根据本发明应用7的移位寄存器电路的结构。参考图45，根据应用7的移位寄存器电路61E这样进行构造，根据第三实施例的变形3，4，或5的移位电路10C到10E的2N级(偶数级)级联连接，并且电源电压VSS代替结束脉冲ED施加到最后一个转移级上。此外，移位寄存器电路61E还包括TRN电路62。

TRN电路62接收第2N个转移级的输出脉冲OUT作为其输入脉冲IN，并且接收第2N-1个转移级的输入脉冲PRIN作为控制脉冲CNT。当控制脉冲CNT具有高电压VDD时，TRN电路62输出低电压VSS，而当控制脉冲CNT具有低电压VSS时，TRN电路通过输入脉冲IN，即，通过第2N个转移级的输出脉冲OUT。TRN电路62的输出脉冲OUT作为输入脉冲NXIN施加到第2N-1个转移级。

如果电源电压VSS代替结束脉冲ED输入到最后一个转移级，那么一旦由根据第三实施例的变形3到5的移位电路10C到10E所形成的转移级上的控制脉冲NSW变成高电压时，转移级充当电平移位电路直到它们被复位为止。因此，最后一级上的输出o2N具有从时钟脉冲CK电平移位的波形。因此，提供TRN电路62是重要的，以便产生用于正常波形的第2N-1级的控制脉冲NSW。此外，在初始脉冲ST代替结束脉冲ED使用的地方，最后一级可每次初始脉冲ST变成ST＝高(最后一级仅在从o2N-1＝高到ST＝高的时间段内充当电平移位器)时进行复位。在这种情况下，不需要TRN电路62。

图46示出时钟脉冲CK和xCK，初始脉冲ST，第一，第二以及第2N-1级上的控制脉冲NSW，以及转移级上的输出脉冲(转移脉冲)o1，o2，o3，……，以及o2N-1的时序关系。

图47示出TRN电路62的结构的一个实施例。图48示出输入脉冲IN，控制脉冲CNT，以及输出脉冲OUT的时序关系。

参考图47，所示实施例的TRN电路62包括串联连接在输入端621和电源电压VSS之间的PMOS晶体管p51和NMOS晶体管n51。PMOS晶体管p51和NMOS晶体管n51的栅极共同连接并且连接到控制端622，并且PMOS晶体管p51和NMOS晶体管n51的漏极共同连接并且连接到输出端623。TRN电路62还包括与PMOS晶体管p51并联连接的NMOS晶体管n52，以及用于反相并且施加控制脉冲CNT到NMOS晶体管n52的栅极的反相器电路624。

因此，在移位寄存器电路61E中，根据第三实施例变形3到5的移位电路10C到10E在2N级(偶数级)上级联连接。TRN电路62设置在最后一个转移级附近，并且电源电压VSS以这种方式施加到最后一个转移级上。其好处是消除了把结束脉冲ED施加到最后一个转移级上的必要性。

应该注意到，尽管此处所述的实施例包括偶数个转移级，同样在转移级数为奇数的地方，如果采用其中TRN电路62设置在最后一个转移级附近(第2N-1级)并且电源电压VSS施加到最后一个转移级的结构，同样的操作和好处可以预料到。

此外，描述了根据上述应用的移位寄存器电路61A到61E产生其间不具有消隐周期的转移脉冲o1，o2，o3，……。然而，移位寄存器电路(其采用根据第三实施例的变形3到5的移位电路10C到10E作为转移级)，即，根据图40的应用4的移位寄存器电路61B以及根据图45的应用5的移位寄存器电路61E可提供消隐周期。通过在如图49和50的时序图中所示的时钟脉冲CK和xCK的时刻形成消隐周期，消隐周期就被设置在转移脉冲之间。

在此，描述一种Vin电压发生电路，用于产生由根据应用3到7的移位寄存器电路61A到61E所使用的固定电压Vin。

尽管将要施加给根据应用3到7的移位寄存器电路61A到61E的转移级上的固定电压Vin可从外部输入，但由于固定电压Vin是时钟脉冲CK和xCK的高电压，所以固定电压Vin可由具有图51所示的结构的Vin电压发生电路71产生。

参考图51，Vin电压发生电路71包括连接在时钟脉冲CK输入的时钟端711和输出端713之间的PMOS晶体管p61，以及连接在时钟脉冲xCK输入的另一时钟端712和输出端713之间的另一PMOS晶体管p62。时钟脉冲xCK施加到PMOS晶体管p61的栅极，并且时钟脉冲CK施加到PMOS晶体管p62的栅极。

时钟脉冲CK和xCK以及固定电压Vin的输出OUT的时序关系示于图52。此外，其中消隐周期设置在时钟脉冲CK和xCK之间的时序关系示于图53。在消隐周期设置在时钟脉冲CK和xCK之间的地方，固定电压Vin可提供在除消隐周期以外的地方。

在其中多个转移级(移位级)级联连接的移位寄存器电路对于每个转移级使用由电平移位部分11(11A，11B，或11C)以及控制脉冲发生部分12(12A，12B1，12B2，或12B3)的组合形式所形成的移位电路10(10A，10B，10C，10D，或10E)的地方，没有漏电流流到电平移位部分11(11A，11B，或11C)并且功耗减小。因此，可预料到移位寄存器电路的功耗减小。

根据应用3到应用7的移位寄存器电路61A到61E可作为具有电平移位功能的通用移位寄存器电路使用。此外，作为一个实施例，移位寄存器电路61A到61E可作为在与驱动电路集成型的显示设备中形成用于垂直驱动器或者水平驱动器的扫描器的移位寄存器电路所使用。在显示设备中，驱动像素阵列部分的***驱动电路形成在其上设置像素阵列部分的板上，其中每个包括光电元件的像素在行和列上二维排列。

[应用实施例2]

图54示出根据本发明应用实施例的显示设备结构的一个实施例。图54中所示的显示设备形成为有源矩阵型液晶显示设备。液晶单元作为像素的光电元件使用。

参考图54，根据本应用实施例的有源矩阵型液晶显示设备80包括像素阵列部分81，垂直驱动器82，水平驱动器83，等等。包括垂直驱动器82和水平驱动器83的***驱动电路形成在液晶板84上，在该液晶显示板84上设置像素阵列部分81。液晶板84这样进行构造，例如像玻璃底板之类的两个绝缘底板以相对关系设置，同时其间留出固定间隙，并且液晶材料密封在该间隙内。

像素阵列部分81上具有以m行和n列二维设置的像素90。此外，在像素90的有源阵列上，为每行布置扫描线85-1到85-m并且为每列布置信号线86-1到86-n。每个像素90包括TFT(薄膜晶体管)91作为像素晶体管，像素电极连接到TFT 91的漏极的液晶单元92，以及其一个电极连接到TFT 91的漏极上的保持电容器93。

在上述的像素结构中，每个像素90的TFT 91栅极连接到扫描线85(85-1到85-m)，源极连接到信号线86(86-1到86-n)。同时，液晶单元92的相对电极以及保持电容器93的另一电极连接到公共线87上，公共电压VCOM施加到公共线87上。

垂直驱动器82由移位寄存器电路等形成，并且以行为单位选择像素阵列部分81的像素90。水平驱动器83由移位寄存器电路，采样开关等形成，并且以像素为单位顺序地(按照点顺序)或者同时以行为举位顺序地(按照线顺序)将从面板外部输入的视频信号写入到由垂直驱动器82所选择行的像素90中。

在具有上述结构的有源矩阵型液晶显示设备80中，根据上述的应用1到5的移位寄存器电路61A到61E作为形成垂直驱动器82和水平驱动器83中的至少一个的移位寄存器电路使用。

在移位寄存器电路61A到61E以这种方式用作形成垂直驱动器82或水平驱动器83的移位寄存器电路的地方，由于对于每个转移级，移位寄存器电路61A到61E使用包括电平移位部分11(11A，11B，或11C)的移位电路10(其不包括漏电流并且表现出低电流消耗)，所以移位寄存器电路61A到61E的功耗低。结果是，可实现液晶显示设备80的功耗降低。

在上述的应用实施例中，本发明应用到其中液晶单元用作像素的光电元件的液晶显示设备上。本发明的应用并不局限于液晶显示设备，而本发明还可应用到各种显示设备上。例如采用移位寄存器电路形成的垂直驱动器或水平驱动器形成在板上，该板上形成像素阵列部分，如EL显示设备，其中EL(电致发光)元件用作像素的光电元件。此外，其可应用到包括采用移位寄存器电路形成的扫描器的各种装置中。

[第四实施例]

图55示出根据本发明第四实施例的移位寄存器电路的结构。参考图55，根据本实施例的移位寄存器电路10包括彼此成对并且级联连接的第一移位电路11-1和第二移位电路11-2，以及彼此成对并且级联连接的第三移位电路11-3和第四移位电路11-4。两个移位电路对交替级联连接。换句话说，移位电路11-1到11-4作为级联连接的移位寄存器单元(转移级/移位级)连接，并且多个这种四个移位电路11-1到11-4组重复设置并且级联连接。

如下文详细描述，第一移位电路11-1和第二移位电路11-2具有相同的电路结构，并且第三移位电路11-3以及第四移位电路11-4具有另一电路结构。第一时钟脉冲CK1施加到第一和第三移位电路11-1以及11-3，同时第二时钟脉冲CK2施加到第二和第四移位电路11-2以及11-4，第二时钟脉冲CK2的频率等于第一时钟脉冲CK1的频率并且与第一时钟脉冲CK1具有1/4周期的相移。

第一级第一移位电路11-1接收高电平有效的初始脉冲ST作为其控制脉冲IN。当控制脉冲IN处于有效状态(高电压)时，移位电路11-1提取第一时钟脉冲CK1的低电压侧脉冲(有效低)，将该低电压侧脉冲从第一幅值电平移位到第二幅值，并且输出该电平移位的低电压侧脉冲。移位电路11-1的高有效输出脉冲OUT作为控制脉冲IN施加到第二级移位电路11-2上。

当控制脉冲IN处于有效状态时，第二级移位电路11-2提取第二时钟脉冲CK2的低电压侧脉冲，将该低电压侧脉冲从第一幅值电平移位到第二幅值，并且输出该电平移位的低电压侧脉冲。移位电路11-2的高有效输出脉冲OUT作为控制脉冲IN施加到第三级移位电路11-3上。

当控制脉冲IN处于有效状态时，第三级移位电路11-3提取第一时钟脉冲CK1的高电压侧脉冲，将该高电压侧脉冲从第一幅值电平移位到第二幅值，并且输出该电平移位的高电压侧脉冲。移位电路11-3的高有效输出脉冲OUT作为控制脉冲IN施加到第四级移位电路11-4上。

当控制脉冲IN处于有效状态时，第四级移位电路11-4提取第二时钟脉冲CK2的高电压侧脉冲，将该高电压侧脉冲从第一幅值电平移位到第二幅值，并且输出该电平移位的高电压侧脉冲。移位电路11-4的高有效输出脉冲OUT作为控制脉冲IN施加到第五级移位电路11-1上。

此后，同样重复四个移位电路11-1到11-4的组合的电路操作。

在移位电路(转移级)11-1，11-2，……，中，本级的输入脉冲(控制脉冲)IN以及本级的输出脉冲OUT用作三输入与门电路12-1，12-2，……的两个输入。与时钟脉冲CK1以及CK2的脉宽相比脉宽很小的低有效使能脉冲EN作为剩余的一个输入施加到与门电路12-1，12-2，……。然后，与门电路12-1，12-2，……的高有效输出脉冲作为每个转移级的转移脉冲o1，o2，……引出。应该注意到所述使能脉冲EN可仅在其将要在转移脉冲之间提供消隐周期时使用。

图56示出时钟脉冲CK1和CK2、使能脉冲EN、初始脉冲ST、第一和第二级上的输出脉冲SR_out以及转移脉冲o1、o2、o3、……的时序关系。从图56的时序图明显看出，移位电路11-1、11-2，……提取第一幅值(VSS-Vin)的时钟脉冲CK1和CK2并且电平移位该时钟脉冲CK1和CK2到第二幅值(VSS-VDD)的转移脉冲o1、o2、o3、……。

如上所述，在根据第四实施例的移位寄存器电路10中，第一移位电路11-1以及第二移位电路11-2彼此成对并且级联连接，同时第三移位电路11-3以及第四移位电路11-4彼此成对并且级联连接。然后，这样的两个移位电路对交替级联连接，并且把彼此具有1/4周期相移的第一时钟脉冲CK1以及第二时钟脉冲CK2交替地施加到这种移位寄存器单元(转移级)的重复排列。因此，可用于驱动的时钟脉冲CK1和CK2的频率被降低到现有技术的移位寄存器电路中所使用的时钟脉冲CK和xCK的1/2，在现有技术中相同电路结构的移位寄存器单元重复设置。

因此，用于产生时钟脉冲CK1和CK2的时钟发生电路(未示出)的负载减为一半。此外，由于驱动频率可减为一半，因此移位寄存器电路10本身的功耗减小。

现在，描述第一到第四移位电路(移位寄存器单元)11-1到11-4的特定结构。

图57示出移位电路11-1和11-2的结构的一个实施例。参考图57，根据本实施例的每个移位电路11-1和11-2这样进行构造，其包括电平移位部分20和控制脉冲发生部分40。

当从控制脉冲发生部分40施加的控制脉冲NSW处于有效状态时，电平移位部分20将时钟脉冲CK从VSS-Vin幅值(例如，0-3V幅值)电平移位到VSS-VDD幅值(例如，0到8V幅值)，并且输出该电平移位的时钟脉冲CK作为输出脉冲OUT。控制脉冲发生部分40接收本级的输入脉冲作为其一个输入IN1并且接收本级的输出脉冲OUT作为其另一个输入。然后，控制脉冲发生部分40产生彼此相位相反的控制脉冲NSW和PSW，用于基于输入脉冲IN1和IN2控制电平移位部分20的驱动条件。

在此，描述电平移位部分20和控制脉冲发生部分40的特定电路结构。首先，描述电平移位部分20的电路结构。

图58示出电平移位电路(LS1)20的结构的一个实施例。参考图58，根据本实施例的电平移位部分20包括互补电路21，第一到第五开关电路22到26，电容元件Cap，以及缓冲器27。电平移位部分20还具有时钟端28、控制端29和30、电压端31以及输出端32。

互补电路21由串联连接在电源电压VSS和电源电压VDD之间并且导电类型彼此相反的第一和第二晶体管，即NMOS晶体管n11和PMOS晶体管p11组成。NMOS晶体管n11和PMOS晶体管p11的漏极通过缓冲器27连接到电路输出端32。

第一开关电路22由包括彼此并联连接的NMOS晶体管n21和PMOS晶体管p21的CMOS开关组成。CMOS开关一个端子连接到时钟端28，另一端连接到NMOS晶体管n11的栅极。NMOS晶体管n11和PMOS晶体管p11的栅极分别连接到控制端29和30。

时钟端28接收向其提供的VSS-Vin幅值(例如，幅值为0到3V)的时钟脉冲CK1/CK2(在第一移位电路11-1中，接收时钟脉冲CK1，而在第二移位电路11-2中，接收时钟脉冲CK2)。应该注意到，时钟CK1/CK2的高侧电压Vin必须高于晶体管的阈值电平Vth(VDD＞Vin＞Vth)。

由控制脉冲发生部分40产生的彼此相位相反的控制脉冲NSW和PSW分别供应到控制端29和30。控制脉冲NSW为高有效脉冲信号，同时控制脉冲PSW为低有效脉冲信号。固定的电压Vref1(例如，时钟脉冲CK1/CK2的高侧电压Vin)被施加到电压端31。

第二开关电路23由包括彼此并联连接的NMOS晶体管n22和PMOS晶体管p22的CMOS开关组成。CMOS开关一端连接到电源电压VDD并且其另一端连接到PMOS晶体管p11的栅极。NMOS晶体管n22和PMOS晶体管p22的栅极分别连接到控制端29和30。当控制脉冲NSW和PSW处于有效状态时，第二开关23表现为关断状态，以中断电源电压VDD和PMOS晶体管p11的栅极之间的电连接。

第三开关电路24由包括彼此并联连接的NMOS晶体管n23和PMOS晶体管p23的CMOS开关组成。CMOS开关一端连接到电源电压VDD并且其另一端连接到NMOS晶体管n11的栅极。NMOS晶体管n23和PMOS晶体管p23的栅极分别连接到控制端29和30。当控制脉冲NSW和PSW处于有效状态时，第三开关电路24表现出关断状态，以中断电源电压VDD和NMOS晶体管n11的栅极之间的电连接，从而将NMOS晶体管n11的栅极置于浮空状态。

第四开关25由包括彼此并联连接的NMOS晶体管n24和PMOS晶体管p24的CMOS开关组成。CMOS开关一端连接到时钟端28并且其另一端连接到电容元件Cap的一端。NMOS晶体管n24和PMOS晶体管p24的栅极分别连接到控制端29和30。当控制脉冲NSW和PSW处于有效状态时，第四开关电路25表现出导通状态，以便能够把时钟脉冲CK供应到电容元件Cap的一端。然而，当控制脉冲NSW和PSW处于无效状态时，第四开关电路25表现为关断状态并且中断时钟端28和电容元件Cap一端之间的电连接。

第五开关电路26由包括彼此并联连接的NMOS晶体管n25和PMOS晶体管p25的CMOS开关组成。CMOS开关一端连接到电压端31并且另一端连接到电容元件Cap的一端。反相的控制脉冲PSW施加到NMOS晶体管n25的栅极，同时正相的控制脉冲NSW施加到PMOS晶体管p25的栅极。当控制脉冲NSW和PSW处于有效状态时，第五开关电路26表现为关断状态，以中断电压端31和电容元件Cap一端之间的电连接。然而，当控制脉冲NSW和PSW处于无效状态时，第五开关电路26表现为导通状态并且电连接电压端31和电容元件Cap的一端。

电容元件Cap连接在第四和第五开关电路25和26的另一端以及NMOS晶体管n11的栅极之间。因此，当第四开关电路25处于导通状态时，时钟脉冲CK通过开关电路25施加到电容元件Cap的一端并且通过电容元件Cap的耦合而传递到PMOS晶体管p11的栅极。

缓冲器27由例如反相器缓冲电路组成。然而，实际上，缓冲器27并不需要的，但作为临时要求设置。

现在，参考图59描述具有上述结构的电平移位部分20的电路操作。

首先，当控制脉冲NSW和PSW处于无效状态时，第一和第四开关22和25具有关断状态，同时第二，第三，和第五开关23，24，和26具有导通状态。因此，节点A(PMOS晶体管p11的栅极)上的电压VA以及另一节点B(NMOS晶体管n11的栅极)上的电压VB等于电源电压VDD，而不管时钟脉冲CK(CK1/CK2)的逻辑状态。因此，由于PMOS晶体管p11置于关断状态并且NMOS晶体管n11置于导通状态，因此输出脉冲OUT具有电源电压VSS。

当控制脉冲NSW和PSW处于有效状态，即，当电平移位部分20处于驱动状态时，第一和第四开关22和25具有导通状态而第二，第三，和第五开关23，24，和26具有关断状态。因此，节点A置于浮空状态并且通过电容元件Cap耦合到时钟脉冲CK。时钟脉冲CK通过第一开关电路22施加到节点B上。

在控制脉冲NSW和PSW的有效周期内，执行提取时钟脉冲CK(CK1/CK2)的低电压侧脉冲(即，有效低脉冲)的过程以及将时钟脉冲CK从VSS-Vin幅值电平移位到VSS-VDD幅值的另一过程。

此外，在控制脉冲NSW和PSW的有效周期内节点B上的时钟幅值为VSS/Vin，并且节点A上的时钟幅值为VDD-Vin/VDD，并且另外施加到节点A和节点B上的时钟具有相同的相位。因此，在PMOS晶体管p11和NMOS晶体管n11将要关断的时刻，根据从节点A和B上的电压VA和VB的关系，它们被确保置于关断状态。因此，在由PMOS晶体管p11和NMOS晶体管n11形成的互补电路21中，可确保防止当MOS晶体管p11和n11处于关断状态时的泄漏。

如上所述，将VSS-Vin(例如，0到3V)幅值的时钟脉冲CK电平移位到VSS-VDD(例如，0到8V)幅值的输出脉冲OUT的电平移位部分20包括：作为基本电路的、由NMOS晶体管n11和PMOS晶体管p11所组成的互补电路21。然后，当电平移位部分20为电平移位而被驱动时，把时钟脉冲CK施加到NMOS晶体管n11的栅极，同时把由通过电容元件Cap的耦合而相对移位时钟脉冲CK到电源电压VDD侧所得到的时钟脉冲施加到PMOS晶体管p11的栅极。因此，在NMOS晶体管n11和PMOS晶体管p11将要关断的时刻，将确保它们被置于关断状态。因此，没有漏电流流到互补电路21。

由于没有漏电流以这种方式流到电平移位部分20，因此移位寄存器电路10的功耗减小可实现。此外，由于由导电类型相反的晶体管所形成的互补电路21作为基本电路使用，所以互补电路21不遭受漏电流的影响，并且在晶体管的饱和区一直被驱动。因此，电平移位部分20有力对抗晶体管特性(阈值电平Vth，漏源电流Ids，等等)的扩散，该特性扩散在现有技术中采用电流镜像电路作为基本电路的电平移位电路中出现。换句话说，电平移位部分20的电路性能并不受晶体管特性扩散的太大影响。另外，由于没有泄漏出现在电源电压VDD和时钟脉冲CK之间，时钟脉冲CK上的负载减小。

此外，当控制脉冲NSW和PSW处于无效状态时，第四开关电路25表现为关断状态，其中其中断时钟端28和节点C(电容元件Cap的一端)之间的电连接，这样时钟脉冲CK的影响可能不出现在节点A上。此外，第五开关电路26置于导通状态以电连接电压端31和节点C，从而固定节点C上的电压VC到固定电压Vref1(＝Vin)。因此，可防止时钟脉冲CK的耦合通过电容元件Cap对节点A产生影响。因此，可防止输出脉冲OUT上出现由于节点A上的电压VA波动而发生的须状噪声。

另外，由于第一和第四开关22和25采用CMOS开关形成，在第一和第四开关22和25分别由单个NMOS晶体管形成时关于NMOS晶体管的导通阻值的可能情况(即，在导通状态下时钟脉冲CK(CK1/CK2)的高侧电压Vin可能变为高于电源电压VDD的可能性)，可通过PMOS晶体管p21和p24的动作而消除。

此外，由于第二、第三和第五开关23、24和26分别由CMOS开关形成，因此在第二、第三和第五开关23、24和26分别由单个NMOS晶体管形成时关于栅漏耦合或栅源耦合而产生的可能情况(即，因为通过耦合而进入的噪声导致电路故障的可能性)，可通过PMOS晶体管p22、p23和p25的动作而消除。

应该注意到，在本实施例中，尽管上述的可能情况可通过采用CMOS开关而形成第一到第五开关电路22到26来消除，但是对消除的对策不必做出要求，并且可以通过依据电路常数以及驱动条件(各种电压设定值)检测对抗所述可能情况的对策的必要性来选择是否应该采取对策。

现在，描述控制脉冲发生部分40的电路结构。图60示出控制脉冲发生部分40的结构的一个实施例。

参考图60，根据本实施例的控制脉冲发生部分40包括NOR电路41，开关电路42，两个反相器电路43A和43B，以及复位电路44。此外，控制脉冲发生部分40具有两个输入端45和46，两个输出端47和48，以及复位端49。

输入端45接收脉宽等于时钟脉冲CK(CK1/CK2)的输入脉冲IN1作为其输入。输入脉冲IN1对应于移位寄存器电路10中本级的输入脉冲。输入端46接收与输入脉冲IN1相移1/4周期的时钟脉冲CK的输入脉冲IN2作为其输入。输入脉冲IN2对应于移位寄存器电路10中本级的输出脉冲。

或非电路41逻辑或输入脉冲IN1和输入脉冲IN2。开关电路42由包括彼此并联连接的NMOS晶体管n31和PMOS晶体管p31的CMOS开关组成，并且其输入端连接到或非电路41的输出端。在开关电路42中，通过复位端49输入的复位脉冲“rest”直接施加到NMOS晶体管n31的栅极。同时，复位脉冲“rest”在其由反相器电路43A反相后施加到PMOS晶体管p31的栅极。复位脉冲“rest”为低有效脉冲信号。

复位电路44由连接在电源电压VDD和开关电路42的输出端之间并且用于接收复位脉冲“rest”作为其栅极输入的PMOS晶体管p32组成。在复位电路44中，当复位脉冲“rest”表现为低电压时，PMOS晶体管p32置于导通状态以执行复位开关电路42的输出端电压到电源电压VDD的复位操作。

反相器电路43B反相开关电路42的输出脉冲以产生正相的控制脉冲NSW并且通过输出端47输出控制脉冲NSW。此外，开关电路42的输出脉冲当其通过输出端时通过并且作为正相的控制脉冲PSW输出。图61示出输入脉冲IN1和IN2以及控制脉冲NSW和PSW的时序关系。

在具有上述结构的控制脉冲发生部分40中，如果复位脉冲“rest”置于低状态(电源电压VSS)，那么开关电路42的NMOS晶体管n31和PMOS晶体管p31两者都置于关断状态，同时复位电路44的PMOS晶体管p32置于导通状态以固定反相器电路43B的输入端为电源电压VDD。因此，控制脉冲发生部分40输出有效状态的控制脉冲NSW和PSW以将电平移位部分20置于无效状态。当复位脉冲“rest”具有高电平(电源电压VDD)时，开关电路42导通并且复位电路44关断，并且因此，控制脉冲发生部分40输出有效状态的控制脉冲NSW和PSW以将电平移位部分20置于有效状态。

图62示出第三和第四移位电路11-3和11-4的结构的一个实施例。

参考图62，根据本实施例的第三和第四移位电路11-3以及11-4分别如此构造，其包括电平移位部分50，控制脉冲发生部分40，以及反相器电路INV。控制脉冲发生部分40由结构与第一和第二移位电路11-1和11-2的控制脉冲发生部分40相同的控制脉冲发生部分组成。然而，在根据本实施例的第三和第四移位电路11-3和11-4中，电平移位部分50的输出脉冲OUT由反相器INV反相并且然后作为本级的输出脉冲引出。

第三和第四移位电路11-3和11-4与移位电路11-1与11-2的区别在于以下点。特别是，如上所述，当控制脉冲IN处于有效状态时，移位电路11-1和11-2提取并且电平移位时钟脉冲CK1/CK2的有效低电平。相反，第三和第四移位电路11-3和11-4提取并且电平移位时钟脉冲CK1/CK2的有效高电平。

电平移位部分20和50执行不同的过程。由于电平移位部分50执行的基本操作与电平移位部分20相同，因此其在结构上也基本相同。

图63示出电平移位部分50(LS2)的结构的一个实施例。在图63中，由于电平移位部分50包括与电平移位部分20相同的元件，因此相同的元件用与图58相同的附图标记表示。

特别是，参考图63，根据本实施例的电平移位部分50包括互补电路21、第一到第五开关22到26、电容元件Cap以及缓冲器27。此外，电平移位部分50具有时钟端28、控制端29和30、电压端31以及输出端32。另外，电平移位部分50构造成其采用除第一和第二电源电压VSS和VDD以外的第三电源电压VDD2，以便执行与电平移位部分20不同的过程。

当时钟脉冲CK(CK1/CK2)的幅值设定为VSS-Vin时第三电源电压VDD2设定为VDD-Vin。此外，第二开关电路23连接在电源电压VDD2以及PMOS晶体管p11的栅极之间，并且第三开关电路24连接在电源电压VSS和NMOS晶体管n11的栅极之间。此外，固定电压Vref2(例如，电源电压VSS)施加到电压端31。

现在，参考图64描述具有上述结构的电平移位部分50的电路操作。

首先，当控制脉冲NSW和PSW处于无效状态时，第一和第四开关22和25处于关断状态，而第二、第三和第五开关23、24和26处于导通状态。因此，不管时钟脉冲CK(CK1/CK2)的逻辑状态，节点A(PMOS晶体管p11的栅极)上的电压VA等于电源电压VDD2(VDD-Vin)，并且另一节点B(NMOS晶体管n11的栅极)上的电压VB等于电源电压VSS。因此，PMOS晶体管p11表现出导通状态并且NMOS晶体管n11表现出关断状态，并且因此，输出脉冲OUT等于电源电压VDD。

当控制脉冲NSW和PSW处于有效状态时，即，当电平移位部分50处于驱动状态时，第一和第四开关22和25处于导通状态，同时第二，第三，和第五开关23，24，和26处于关断状态。因此，节点A处于浮空状态并且通过电容元件Cap受时钟脉冲CK耦合的影响。时钟脉冲CK通过第一开关电路22施加到节点B上。

在控制脉冲NSW和PSW的有效周期内，执行提取时钟脉冲CK(CK1/CK2)高电压侧脉冲(即提取有效高脉冲)的过程，和将时钟脉冲CK从VSS-Vin幅值电平移位(电平转换)到VSS-VDD幅值的另一过程。

此外，控制脉冲NSW和PSW的有效周期内的节点B上的时钟幅值为VSS/Vin，同时节点A上的时钟幅值为VDD-Vin/VDD，并且另外施加到节点A和B上的时钟具有相同的相位。因此，在PMOS晶体管p11和NMOS晶体管n11将要关断的时刻，根据节点A和B上的电压VA和VB的关系，它们被确保置于关断状态。因此，在由PMOS晶体管p11和NMOS晶体管n11形成的互补电路21中，可确保防止当MOS晶体管p11和n11关断时的泄漏。

如上所述，电平移位部分50(其将VSS-Vin幅值的时钟脉冲CK电平移位到VSS-VDD幅值的输出脉冲OUT)，采用由NMOS晶体管n11和PMOS晶体管p11组成的互补电路21作为基本电路。然后，当电平移位部分50为电平移位而被驱动时，把时钟脉冲CK施加到NMOS晶体管n11的栅极，同时把通过电容元件Cap耦合而相对移位时钟脉冲CK到电源电压VDD侧而得到的时钟脉冲施加到PMOS晶体管p11的栅极。因此，在NMOS晶体管n11和PMOS晶体管p11将要关断的时刻，确保它们置于关断状态。因此，没有漏电流流到互补电路21。

由于以这种方式没有漏电流流到电平移位部分50，那么可预料到移位寄存器电路10的功耗减小。此外，由于由导电类型相反的晶体管形成的互补电路21用作基本电路，因此没有漏电流流过互补电路21并且在晶体管的饱和区，互补电路21一直被驱动。因此，电平移位部分50可有力对抗晶体管特性(阈值电平Vth，漏源电流Ids，等等)的扩散，该特性扩散在现有技术中采用电流镜像电路作为基本电路的电平移位电路中出现。换句话说，电平移位部分50的电路性能不受晶体管特性扩散太大影响。另外，由于在电源电压VDD和时钟脉冲CK之间没有漏电流，因此时钟脉冲CK上的负载可减小。电平移位部分50表现出与电平移位部分20相同的其它动作和优点。

[第五实施例]

图65示出根据本发明第五实施例的移位寄存器电路的结构。根据本实施例的移位寄存器电路60这样进行构造，即第一到第四移位电路61-1到61-4级联连接作为移位寄存器单元(转移级/移位级)并且，多个这种第一到第四移位电路61-1到61-4组重复设置并且级联连接，与根据第四实施例的移位寄存器电路10类似。

如下面的详细描述，第一移位电路61-1和第二移位电路61-2具有相同的电路结构，并且第三移位电力61-3和第四移位电路61-4具有另一相同的电路结构。把第一时钟脉冲CK1施加到第一和第三移位电路61-1和61-3，同时把第二时钟脉冲CK2施加到第二和第四移位电路61-2和61-4，第二时钟脉冲CK2与第一时钟脉冲CK1频率相同，并且与第一时钟脉冲CK1具有1/4周期相移。

低有效初始脉冲ST作为控制脉冲IN施加到第一移位电路61-1。当控制脉冲IN处于有效状态(低电压)时，移位电路61-1提取第一时钟脉冲CK1的低电压侧脉冲(有效低)，将该低电压侧脉冲从第一幅值电平移位到第二幅值，并且输出电平移位的低电压侧脉冲。第一移位电路61-1的低有效输出脉冲OUT作为控制脉冲IN施加到第二级的移位电路61-2。

当控制脉冲IN处于有效状态时，第二级上的移位电路61-2提取第二时钟脉冲CK2的低电压侧脉冲，将该低电压侧脉冲从第一幅值电平移位到第二幅值，并且输出该电平移位的低电压侧脉冲。移位电路61-2的低有效输出脉冲OUT作为控制脉冲IN施加到第三级上的移位电路61-3。

当控制脉冲IN处于有效状态时，第三级上的移位电路61-3提取第一时钟脉冲CK1的高电压侧脉冲(有效高)，将该高电压侧脉冲从第一幅值电平移位到第二幅值，并且输出该电平移位的高电压侧脉冲。移位电路61-3的低有效输出脉冲OUT作为控制脉冲IN施加到第四级上的移位电路61-4。

当控制脉冲IN处于有效状态时，第四级上的移位电路61-4提取第二时钟脉冲CK2的高电压侧脉冲，将该高电压侧脉冲从第一幅值电平移位到第二幅值，并且输出该电平移位的高电压侧脉冲。把第四移位电路61-4的低有效输出脉冲OUT作为控制脉冲IN施加到第五级上的移位电路61-5。

此后，重复第一到第四移位电路61-1到61-4的四级组的电路操作。

在移位电路(转移级)61-1、61-2，……中，本级的输入脉冲IN(控制脉冲)以及本级的输出脉冲OUT用作三输入或非门电路62-1、62-2，……的两个输入。把脉宽小于时钟脉冲CK1和CK2的高有效使能脉冲EN施加到或非门电路62-1、62-2，……的剩下的一个输入。然后，或非门电路62-1、62-2，……的高有效输出脉冲作为每个转移的转移脉冲o1、o2、……引出。

图66示出时钟脉冲CK1和CK2，使能脉冲EN，初始脉冲ST，第一和第二级的输出脉冲SR_out，以及转移脉冲o1、o2、o3、……的时序关系。从图66的时序图明显看出，移位电路61-1、61-2，……提取第一幅值(VSS-Vin)的时钟脉冲CK1和CK2并且电平移位(电平转换)时钟脉冲CK1和CK2到第二幅值(VSS-VDD)的转移脉冲o1、o2、o3、……

如上所述，同样在根据第五实施例的移位寄存器电路60中，移位电路61-1，61-2彼此成对并且级联连接，并且第三移位电路61-3和第四移位电路61-4彼此成对并且级联连接。此外，两组移位电路对级联连接，并且彼此具有1/4周期相移的时钟脉冲CK1和时钟脉冲CK2交替施加到这种移位寄存器单元(转移级)的重复排列上。因此，可实现移位寄存器电路60的驱动，其时钟脉冲CK1和CK2的频率减小到现有技术中移位寄存器所采用的时钟脉冲CK和xCK的一半。在现有技术中，具有相同电路结构的移位寄存器单元可重复设置，因此，产生时钟脉冲CK1和CK2的时钟发生电路的负载可减到一半，并且驱动频率可见到一半。结果是，可预料到移位寄存器电路60本身的功耗减小。

现在，描述第一到第四移位电路(移位寄存器单元)61-2到61-4的特定结构。

图67示出移位电路61-1以及61-2的结构的一个实施例。参考图67，根据本实施例的移位电路61-1以及61-2包括电平移位部分20，控制脉冲发生部分70，以及反相器电路INV。电平移位部分20与结合第四实施例的移位寄存器电路10在上面描述的电平移位部分20相同，并具有同样的特定电路结构(图58)。

在此，描述控制脉冲发生部分70的特定电路结构。图68示出控制脉冲发生部分70的结构的一个实施例。

参考图68，根据本实施例的控制脉冲发生部分70包括NAND电路71，开关电路72，两个反相器电路73A和73B，以及复位电路74。此外，控制脉冲发生部分70具有两个输入端75和76，两个输出端77和78，以及复位端79。

输入端75接收脉宽等于时钟脉冲CK(CK1/CK2)的输入脉冲IN1作为其输入。输入脉冲IN1对应于移位寄存器电路60本级的输入脉冲。输入端76接收另一输入脉冲IN2作为其输入。输入脉冲IN2与输入脉冲IN1具有1/4周期时钟脉冲CK的相移。输入脉冲IN2对应于移位寄存器电路60本级的输出脉冲。

NAND电路71逻辑NAND输入脉冲IN1和输入脉冲IN2。开关电路72由包括彼此并联连接的NMOS晶体管n41和PMOS晶体管p41的CMOS开关组成并且其输入端连接到NAND电路71的输出端。在开关电路72中，通过复位端79输入的复位脉冲“rest”在其由反相器电路73A反相后施加到NMOS晶体管n41的栅极。同时，复位脉冲“rest”直接施加到PMOS晶体管p41的栅极。复位脉冲“rest”为高有效脉冲信号。

复位电路74由连接在开关电路72的输出端和电源电压VSS之间的NMOS晶体管n42组成，并且用于接收复位脉冲“rest”作为其栅极输入。在复位电路74中，当复位脉冲“rest”表现为高电压时，NMOS晶体管n42置于导通状态，以执行设定开关电路72的输出端电压为电源电压VSS的复位操作。

反相器电路73B反相开关电路72的输出脉冲以产生反相的控制脉冲PSW并且通过输出端78输出所产生的控制脉冲PSW。此外，开关电路72的输出脉冲当其通过输出端77时通过并且作为正相的控制脉冲NSW输出。图69示出输入脉冲IN1和IN2以及控制脉冲NSW和PSW之间的时序关系。

在具有上述结构的控制脉冲发生部分70中，如果复位脉冲“rest”置于高电平(电源电压VDD)，那么开关电路72的NMOS晶体管n41和PMOS晶体管p41两者都置于关断状态，同时复位电路74的NMOS晶体管n42置于导通状态以固定反相器电路73B的输入端为电源电压VSS。因此，控制脉冲发生部分70输出无效状态的控制脉冲NSW和PSW以将电平移位部分20置于无效状态。当复位脉冲“rest”具有低电平(电源电压VSS)时，开关电路72导通并且复位电路74关断。因此，有效状态的控制脉冲NSW和PSW从控制脉冲发生部分70输出以将电平移位部分20置于有效状态。

如上所述，尽管第一和第二移位电路61-1和61-2包括根据本实施例的控制脉冲发生部分70和电平移位部分20的组合，但是第三和第四移位电路61-3和61-4包括根据本实施例的控制脉冲发生部分70和电平移位部分50(图63)的组合，如图70所示。

现在，描述与根据第四和第五实施例的移位寄存器电路10和60使用的各种电路块的特定电路结构。

首先，参考图71描述使用在根据第四实施例的移位寄存器电路10中的三输入与门电路12-1，12-2，……。三输入与门电路包括串联连接在节点N11和电源电压VSS之间的NMOS晶体管n51，n52以及n53，以及并联连接在电源电压VDD和节点N11之间的PMOS晶体管p51，p52，以及p53。三输入与门电路这样进行构造，使得当三个输入IN1，IN2，和IN3施加到晶体管n51到n53以及p51到p53的栅极时节点N11上的电压由反相器电路INV反相并且作为逻辑与输出而输出。

对于上述的反相器电路INV以及使用在根据第四和第五实施例的移位寄存器电路10和60的各种位置上的反相器电路，使用CMOS反相器，其包括串联连接在电源电压VDD和电源电压VSS之间的NMOS晶体管和PMOS晶体管并且栅极和漏极彼此公共连接，如图72所示。

现在，参考图73描述在根据第四实施例的移位寄存器电路10的控制脉冲发生部分40中所使用的二输入或非门电路41。二输入或非门电路包括在电源电压VDD和节点N12之间串联连接的PMOS晶体管p55和p56以及在节点N12和电源电压VSS之间并联连接的NMOS晶体管n55和n56。二输入或非门电路这样进行构造，使得当二输入IN1和IN2分别施加到PMOS晶体管p55和p56以及NMOS晶体管n55和n56的栅极时节点N12上的电压作为逻辑或非输出引出。

现在，参考图74描述在根据第五实施例的移位寄存器电路60中所使用的或非电路62-1，62-2，……。所示的三输入或非电路包括在节点N13和电源电压VSS之间并联连接的NMOS晶体管n61，n62，和n63，以及串联连接在电源电压VDD和节点N13之间的PMOS晶体管p61，p62，和p63。三输入或非电路这样进行构造，使得当三个输入IN1，IN2，和IN3施加到晶体管n61到n63以及p61到p63时节点N13上的电压作为逻辑或非输出引出。

最后，参考图75描述根据第五实施例的移位寄存器电路60的控制脉冲发生部分70中所使用的二输入NAND电路71。所示的二输入NAND电路包括在电源电压VDD和节点N14之间并联连接的PMOS晶体管p65和p66以及在节点N14和电源电压VSS之间串联连接的NMOS晶体管n65和n66。二输入NAND电路这样进行构造，使得当两个输入IN1和IN2分别施加到PMOS晶体管p65和p66以及NMOS晶体管n65和n66的栅极时节点N14上的电压作为NAND输出引出。图71到75中所示的逻辑电路仅仅为实施例并且只要其操作类似可由任一其它逻辑电路代替。

根据第四和第五实施例的移位寄存器电路10和60可用作具有电平移位功能的通用移位寄存器电路。移位寄存器电路10和60还可用作形成在与驱动电路集成型的显示设备中的垂直驱动器或水平驱动器的扫描器的移位寄存器电路。在显示设备中，驱动像素阵列部分的***驱动电路形成在板上，其中每个包括光电元件的像素以行和列二维排列，在板上设置像素阵列部分。

[应用实施例3]

图54示出根据本发明应用实施例的显示设备结构的实施例。图54中所示的显示设备形成为有源矩阵型液晶显示设备，并且液晶单元用作像素的光电元件。

参考图54，根据本应用实施例的有源矩阵型液晶显示设备80包括像素阵列部分81，垂直驱动器82，水平驱动器83，等等。包括垂直驱动器82和水平驱动器83的***驱动电路在液晶板84上整体形成，在液晶板84上形成像素阵列部分81。液晶板84包括以相对关系设置的两个绝缘底板(例如玻璃板)，其间留出固定间隙，并且液晶材料密封在间隙中。

像素阵列部分81具有以m行和n列二维设置在其上的像素90。此外，在像素90的矩阵上，为每行布置扫描线85-1到85-m，并且为每列布置信号线86-1到86-n。每个像素90包括TFT(薄膜晶体管)91，像素电极连接到TFT 91的漏极上的液晶单元92，以及其一个电极连接到TFT 91漏极上的保持电容器93。

在上述的像素结构中，每个像素90的TFT 61栅极连接到扫描线85(85-1到85-m)并且源极连接到信号线86(86-1到86-n)。同时，液晶单元92的相对电极和保持电容器93的另一电极连接到施加了公共电压VCOM的公共线87上。

垂直驱动器82由移位寄存器等形成，并且以行为单位选择像素阵列部分81的像素90。水平驱动器83由移位寄存器，采样开关等形成，并且以像素为单位顺序地(按照点顺序)或者同时以行为单位(按照线顺序)把从面板的外部分输入的视频信号写入到由垂直驱动器82所选择行的像素90中。

在具有上述结构的有源矩阵型液晶显示设备80中，根据上述第一或第二实施例的移位寄存器电路10或60用作形成垂直驱动器82以及水平驱动器83中的至少一个的移位寄存器电路。

移位寄存器10或60以这种方式用作形成垂直驱动器82或水平驱动器83的移位寄存器电路。移位寄存器电路10和60采用包括电平移位部分20或50的移位电路11-1，11-2，……/61-1，61-2，……，作为其移位寄存器单元(转移级)，其没有漏电流并且电流消耗低。因此，移位寄存器电路10和60的功耗低。因此，可预料到液晶显示设备80的功耗低。

应该注意到，在上述应用实施例中，尽管本发明应用到其中液晶单元用作像素的光电元件的液晶显示设备，但本发明的应用并不局限于液晶显示设备，本发明还可应用到各种显示设备。各种显示设备的实施例可为EL显示设备，其采用EL(电致发光)元件作为像素的光电元件，或者包括采用移位寄存器电路形成的扫描器的其它装置。在EL显示设备中，采用移位寄存器电路所形成的垂直驱动器或水平驱动器形成在形成像素阵列部分的板上。

尽管本发明的优选实施例已经采用特定术语描述，但是这种描述仅为说明性的目的，并且应该理解，在不脱离所附权利要求的精神或范围的情况下，可形成各种改变和变形。

Claims (62)

1.一种电平转换电路，包括：

串联连接在第一电源电压和第二电源电压之间并且导电类型彼此相反的第一和第二晶体管；

输入时钟信号的时钟端；

连接在所述时钟端和所述第一晶体管的栅极之间并且当电路操作控制信号处于有效状态时具有导通状态的第一开关装置；

连接在所述第二电源电压和所述第二晶体管的栅极之间并且当电路操作控制信号处于有效状态时具有关断状态的第二开关装置；以及

连接在所述时钟端和所述第二晶体管的栅极之间的电容元件。

2.根据权利要求1的电平转换电路，还包括连接在所述第二电源电压和所述第二晶体管的栅极之间的单向电路。

3.根据权利要求1的电平转换电路，其中当该时钟信号置于高电平时，该电路操作控制信号从无效状态变为有效状态。

4.根据权利要求1的电平转换电路，还包括用于周期性将所述第二晶体管的栅极电压设定为所述第二电源电压的复位装置。

5.根据权利要求4的电平转换电路，其中所述复位装置连接在所述第二电源电压和所述第二晶体管的栅极之间，并且当该时钟信号具有高电平时，所述复位装置具有导通状态。

6.一种电源电压发生电路，包括：

用于将第一幅值的时钟脉冲电平转换到第二幅值的时钟脉冲的电平转换装置；

用于将由所述电平转换装置电平转换得到的第二幅值的时钟脉冲转换成彼此相位相反的时钟脉冲的缓冲装置；以及

用于响应从所述缓冲装置输出的相位相反的时钟信号而动作以产生预定电源电压的电路部分；

所述电平转换装置包括：

串联连接在第一电源电压和第二电源电压之间并且导电类型彼此相反的第一和第二晶体管；

输入时钟信号的时钟端；

连接在所述时钟端和所述第一晶体管的栅极之间并且当电路操作控制信号处于有效状态时具有导通状态的第一开关装置；

连接在所述第二电源电压和所述第二晶体管的栅极之间并且当电路操作控制信号处于有效状态时具有关断状态的第二开关装置；以及

连接在所述时钟端和所述第二晶体管的栅极之间的电容元件。

7.根据权利要求6的电源电压发生电路，其中所述电平转换装置还包括连接在所述第二电源电压和所述第二晶体管的栅极之间的单向电路。

8.根据权利要求6的电源电压发生电路，其中当该时钟信号置于高电平时，该电路操作控制信号从无效状态变为有效状态。

9.根据权利要求6的电源电压发生电路，其中所述电平转换装置还包括用于周期性将所述第二晶体管的栅极电压设定为所述第二电源电压的复位装置。

10.根据权利要求9的电源电压发生电路，其中所述复位装置连接在所述第二电源电压和所述第二晶体管的栅极之间，并且当该时钟信号具有高电平时，所述复位装置具有导通状态。

11.根据权利要求10的电源电压发生电路，其中所述缓冲装置包括级联连接的奇数个反相器电路级，并且所述电源电压发生电路还包括复位信号发生装置，用于采用所述缓冲装置在任一级上的一个所述反相器电路的输出产生控制所述复位装置的驱动的复位信号。

12.一种显示设备，包括：

电源电压发生电路，该电源电压发生电路包括：

用于将第一幅值的时钟脉冲电平转换到第二幅值的时钟脉冲的电平转换装置；

用于将由所述电平转换装置电平转换得到的第二幅值的时钟脉冲转换成相位彼此相反的时钟脉冲的缓冲装置；以及

用于响应从所述缓冲装置输出的相位相反的时钟信号而动作以产生预定电源电压的电路部分；

像素阵列部分，其中均包括光电元件的多个像素按照二维排列；以及

其上形成有所述电源电压发生电路和所述像素阵列部分的电路板；

所述电平转换装置包括：

串联连接在第一电源电压和第二电源电压之间并且导电类型彼此相反的第一和第二晶体管；

输入时钟信号的时钟端；

连接在所述时钟端和所述第一晶体管的栅极之间并且当电路操作控制信号处于有效状态时具有导通状态的第一开关装置；

连接在所述第二电源电压和所述第二晶体管的栅极之间并且当电路操作控制信号处于有效状态时具有关断状态的第二开关装置；以及

连接在所述时钟端和所述第二晶体管的栅极之间的电容元件。

13.根据权利要求12的显示设备，其中所述电平转换装置还包括连接在所述第二电源电压和所述第二晶体管的栅极之间的单向电路。

14.根据权利要求12的显示设备，其中当时钟信号置于高电平时电路操作控制信号从无效状态变为有效状态。

15.根据权利要求12的显示设备，其中所述电平转换装置还包括用于周期性将所述第二晶体管的栅极电压设定为所述第二电源电压的复位装置。

16.根据权利要求15的显示设备，其中述复位装置连接在所述第二电源电压和所述第二晶体管的栅极之间并且当时钟信号具有高电平时具有导通状态。

17.根据权利要求16的显示设备，其中所述缓冲装置包括级联连接的奇数个反相器电路级，并且所述显示设备还包括复位信号发生装置，用于采用所述缓冲装置在任一级上的一个所述反相器电路的输出产生控制所述复位装置的驱动的复位信号。

18.一种移位电路，包括：

电平移位装置，用于当控制脉冲处于有效状态时将时钟脉冲从第一幅值电平移位到第二幅值并且输出该电平移位的时钟脉冲；以及

用于产生控制脉冲的控制脉冲发生装置；

所述电平移位装置包括：

串联连接在第一电源电压和第二电源电压之间并且导电类型彼此相反的第一和第二晶体管；

输入时钟信号的时钟端；

连接在所述时钟端和所述第一晶体管的栅极之间并且当控制脉冲处于有效状态时具有导通状态的第一开关装置；

连接在所述第二电源电压和所述第二晶体管的栅极之间并且当控制脉冲处于有效状态时具有关断状态的第二开关装置；以及

连接在所述时钟端和所述第二晶体管的栅极之间的电容元件。

19.根据权利要求18的移位电路，其中所述电平移位装置还包括连接在所述第二电源电压和所述第一晶体管的栅极之间并且当控制脉冲处于有效状态时具有关断状态的第三开关装置。

20.根据权利要求18的移位电路，其中所述电平移位装置还包括连接在所述时钟端和所述电容元件之间用于当控制脉冲处于无效状态时中断所述时钟端和所述电容元件之间的电连接的第四开关装置。

21.根据权利要求20的移位电路，其中所述电平移位装置还包括用于当控制脉冲处于无效状态时将所述第四开关装置和所述电容元件之间的连接点上的电压保持在固定电压的固定装置。

22.根据权利要求18的移位电路，其中该控制脉冲仅在该时钟脉冲的一个周期中的一段时间内具有有效状态。

23.一种移位寄存器电路，包括：

级联连接的多个移位电路级，并且每个移位电路包括：

电平移位装置，用于当控制脉冲处于有效状态时将时钟脉冲从第一幅值电平移位到第二幅值并且输出该电平移位的时钟脉冲；以及

用于产生控制脉冲的控制脉冲发生装置；

所述电平移位装置包括：

串联连接在第一电源电压和第二电源电压之间并且导电类型彼此相反的第一和第二晶体管；

输入时钟信号的时钟端；

连接在所述时钟端和所述第一晶体管的栅极之间并且当控制脉冲处于有效状态时具有导通状态的第一开关装置；

连接在所述第二电源电压和所述第二晶体管的栅极之间并且当控制脉冲处于有效状态时具有关断状态的第二开关装置；以及

连接在所述时钟端和所述第二晶体管的栅极之间的电容元件。

24.根据权利要求23的移位寄存器电路，其中所述电平移位装置还包括连接在所述第二电源电压和所述第一晶体管的栅极之间并且当控制脉冲处于有效状态时具有关断状态的第三开关装置。

25.根据权利要求23的移位寄存器电路，其中所述电平移位装置还包括连接在所述时钟端和所述电容元件之间用于当控制脉冲处于无效状态时中断所述时钟端和所述电容元件之间的电连接的第四开关装置。

26.根据权利要求24的移位寄存器电路，其中所述电平移位装置还包括用于当控制脉冲处于无效状态时将所述第四开关装置和所述电容元件之间的连接点上的电压保持在固定电压的固定装置。

27.根据权利要求23的移位寄存器电路，其中所述控制脉冲发生装置响应所述控制脉冲发生装置所属的移位电路的输入以及所述控制脉冲发生装置所属的移位电路的输出而产生控制脉冲。

28.根据权利要求23的移位寄存器电路，其中所述控制脉冲发生装置响应所述控制脉冲发生装置所属的移位电路的输入以及所述控制脉冲发生装置所属的下一级上的移位电路的输出而产生控制脉冲。

29.根据权利要求23的移位寄存器电路，其中从多级的第一到倒数第二级的移位电路中的每个控制脉冲发生装置响应该控制脉冲发生装置所属的移位电路的输入以及该控制脉冲发生装置所属的下一级上的移位电路的输出而产生控制脉冲，以及

最后一级上的移位电路中的所述控制脉冲发生装置响应所述控制脉冲发生装置所属的移位电路的输入以及所述控制脉冲发生装置所属的移位电路的输出而产生控制脉冲。

30.根据权利要求28的移位寄存器电路，其中电源电压作为下一级上的移位电路的输出而输入到多级中的最后一级上的移位电路的所述控制脉冲发生装置，并且

所述移位寄存器电路还包括供给电路，当倒数第二级上的移位电路的输出具有有效状态时提供电源电压到倒数第二级上的移位电路，而当倒数第二级上的移位电路的输出具有无效状态时提供最后一级上的移位电路的输出给倒数第二级上的移位电路。

31.根据权利要求26的移位寄存器电路，其中每个移位电路响应相位彼此相反并具有等于高电平侧电压的固定电压的时钟脉冲而执行移位操作，并且所述移位寄存器电路还包括固定电压产生装置，用于响应相位彼此相反的时钟脉冲而产生固定电压。

32.一种显示设备，包括：

像素阵列部分，其中每个包括光电元件的多个像素以行和列二维设置；

用于以行为单位选择所述像素阵列部分的像素的垂直驱动装置；以及

用于将视频信号写入由所述垂直驱动装置所选择的行的像素中的水平驱动装置；

所述垂直驱动装置和所述水平驱动装置中的至少一个包括移位寄存器电路；

所述移位寄存器电路包括级联连接的多个移位电路级，并且每个移位电路包括：

电平移位装置，用于当控制脉冲处于有效状态时将时钟脉冲从第一幅值电平移位到第二幅值并且输出该电平移位的时钟脉冲；以及

用于产生控制脉冲的控制脉冲发生装置；

所述电平移位装置包括：

串联连接在第一电源电压和第二电源电压之间并且导电类型彼此相反的第一和第二晶体管；

输入时钟信号的时钟端；

连接在所述时钟端和所述第一晶体管的栅极之间并且当控制脉冲处于有效状态时具有导通状态的第一开关装置；

连接在所述第二电源电压和所述第二晶体管的栅极之间并且当控制脉冲处于有效状态时具有关断状态的第二开关装置；以及

连接在所述时钟端和所述第二晶体管的栅极之间的电容元件。

33.根据权利要求32的显示设备，其中所述电平移位装置还包括连接在所述第二电源电压和所述第一晶体管的栅极之间并且当控制脉冲处于有效状态时具有关断状态的第三开关装置。

34.根据权利要求32的显示设备，其中所述电平移位装置还包括连接在所述时钟端和所述电容元件之间用于当控制脉冲处于无效状态时中断所述时钟端和所述电容元件之间的电连接的第四开关装置。

35.根据权利要求33的显示设备，其中所述电平移位装置还包括用于当控制脉冲处于无效状态时将所述第四开关装置和所述电容元件之间的连接点上的电压保持在固定电压的固定装置。

36.根据权利要求32的显示设备，其中所述控制脉冲发生装置响应所述控制脉冲发生装置所属的移位电路的输入以及所述控制脉冲发生装置所属的移位电路的输出而产生控制脉冲。

37.根据权利要求32的显示设备，其中所述控制脉冲发生装置响应所述控制脉冲发生装置所属的移位电路的输入以及所述控制脉冲发生装置所属的下一级上的移位电路的输出而产生控制脉冲。

38.根据权利要求32的显示设备，从多级的第一到倒数第二级的移位电路中的每个控制脉冲发生装置响应该控制脉冲发生装置所属的移位电路的输入以及该控制脉冲发生装置所属的下一级上的移位电路的输出而产生控制脉冲，以及

最后一级上的移位电路中的所述控制脉冲发生装置响应所述控制脉冲发生装置所属的移位电路的输入以及所述控制脉冲发生装置所属的移位电路的输出而产生控制脉冲。

39.根据权利要求37的显示设备，其中电源电压作为下一级上的移位电路的输出而输入到多级中的最后一级上的移位电路的所述控制脉冲发生装置，并且

所述显示设备还包括供给电路，当倒数第二级上的移位电路的输出具有有效状态时提供电源电压到倒数第二级上的移位电路，而当倒数第二级上的移位电路的输出具有无效状态时提供最后一级上的移位电路的输出给倒数第二级上的移位电路。

40.根据权利要求35的显示设备，其中每个移位电路响应相位彼此相反并具有等于高电平侧电压的固定电压的时钟脉冲而执行移位操作，并且

所述显示设备还包括固定电压发生装置，用于响应相位彼此相反的时钟脉冲而产生固定电压。

41.一种移位寄存器电路，包括：

交替级联连接的多个第一移位电路对和多个第二移位电路对；

每个所述第一移位电路对包括级联连接的第一移位电路和第二移位电路而每个所述第二移位电路对包括级联连接的第三移位电路和第四移位电路；

当第一控制脉冲具有有效状态时，所述第一移位电路可操作以提取第一时钟脉冲的低电平侧脉冲，将该低电平侧脉冲从第一幅值电平移位到第二幅值，并且输出该电平移位的低电平侧脉冲；

当第一控制脉冲具有有效状态时，所述第二移位电路可操作以提取第二时钟脉冲的低电平侧脉冲，将该低电平侧脉冲从第一幅值电平移位到第二幅值，并且输出该电平移位的低电平侧脉冲，其中第二时钟脉冲的频率等于第一时钟脉冲的频率，但是与第一时钟脉冲具有1/4周期的相移；

当第二控制脉冲具有有效状态时，所述第三移位电路可操作以提取第一时钟脉冲的高电平侧脉冲，将该高电平侧脉冲从第一幅值电平移位到第二幅值，并且输出该电平移位的高电平侧脉冲；并且

当第二控制脉冲具有有效状态时，所述第四移位电路可操作以提取第二时钟脉冲的高电平侧脉冲，将该高电平侧脉冲从第一幅值电平移位到第二幅值，并且输出该电平移位的高电平侧脉冲。

42.根据权利要求41的移位寄存器电路，其中每个所述第一和第二移位电路包括：

串联连接在第一电源电压和第二电源电压之间并且导电类型彼此相反的第一和第二晶体管；

输入第一和第二时钟脉冲的第一时钟端；

连接在所述第一时钟端和所述第一晶体管的栅极之间并且当第一控制脉冲处于有效状态时具有导通状态的第一开关装置；

连接在所述第二电源电压和所述第二晶体管的栅极之间并且当第一控制脉冲处于有效状态时具有关断状态的第二开关装置；以及

连接在所述第一时钟端和所述第二晶体管的栅极之间的第一电容元件。

43.根据权利要求42的移位寄存器电路，其中每个所述第一和第二移位电路还包括连接在所述第二电源电压和所述第一晶体管的栅极之间并且当第一控制脉冲处于有效状态时具有关断状态的第三开关装置。

44.根据权利要求42的移位寄存器电路，其中每个所述第一和第二移位电路还包括连接在所述第一时钟端和所述第一电容元件之间用于当第一控制脉冲处于无效状态时中断所述第一时钟端和所述第一电容元件之间的电连接的第四开关装置。

45.根据权利要求44的移位寄存器电路，其中每个所述第一和第二移位电路还包括用于当第一控制脉冲处于无效状态时将所述第四开关装置和所述第一电容元件之间的连接点上的电压保持在固定电压的固定装置。

46.根据权利要求41的移位寄存器电路，其中每个所述第三和第四移位电路包括：

串联连接在第一电源电压和第二电源电压之间并且导电类型彼此相反的第三和第四晶体管；

输入第一和第二时钟脉冲的第二时钟端；

连接在所述第二时钟端和所述第三晶体管的栅极之间并且当第二控制脉冲处于有效状态时具有导通状态的第五开关装置；

连接在第三电源电压和所述第四晶体管的栅极之间并且当第二控制脉冲处于有效状态时具有关断状态的第六开关装置，其中第三电源电压比所述第二电源电压低出第一和第二时钟脉冲的幅值电压；以及

连接在所述第二时钟端和所述第四晶体管的栅极之间的第二电容元件。

47.根据权利要求46的移位寄存器电路，其中每个所述第三和第四移位电路还包括连接在所述第一电源电压和所述第一晶体管的栅极之间并且当第二控制脉冲处于有效状态时具有关断状态的第七开关装置。

48.根据权利要求46的移位寄存器电路，其中每个所述第三和第四移位电路还包括连接在所述第二时钟端和所述第二电容元件之间用于当第二控制脉冲处于无效状态时中断所述第二时钟端与所述第二电容元件之间的电连接的第八开关装置。

49.根据权利要求48的移位寄存器电路，其中每个第三和第四移位电路还包括用于当第二控制脉冲处于无效状态时将所述第八开关装置和所述第二电容元件之间的连接点上的电压保持在固定电压的固定装置。

50.根据权利要求41的移位寄存器电路，其中每个所述第一和第二移位电路响应该移位电路所属级的输入和输出产生第一控制脉冲。

51.根据权利要求41的移位寄存器电路，其中每个所述第三和第四移位电路响应该移位电路所属级的输入和输出产生第二控制脉冲。

52.一种显示设备，包括：

像素阵列部分，其中每个包括光电元件的多个像素以行和列二维设置；

用于以行为单位选择所述像素阵列部分的像素的垂直驱动装置；以及

用于将视频信号写入由所述垂直驱动装置所选择的行的像素中的水平驱动装置；

所述垂直驱动装置和所述水平驱动装置中的至少一个包括移位寄存器电路；

所述移位寄存器电路包括交替级联连接的多个第一移位电路对和多个第二移位电路对；

每个所述第一移位电路对包括级联连接的第一移位电路和第二移位电路，而每个所述第二移位电路对包括级联连接的第三移位电路和第四移位电路；

当第一控制脉冲具有有效状态时，所述第一移位电路可操作以提取第一时钟脉冲的低电平侧脉冲，将该低电平侧脉冲从第一幅值电平移位到第二幅值，并且输出该电平移位的低电平侧脉冲；

当第一控制脉冲具有有效状态时，所述第二移位电路可操作以提取第二时钟脉冲的低电平侧脉冲，将该低电平侧脉从第一幅值电平移位到第二幅值，并且输出该电平移位的低电平侧脉冲，其中第二时钟脉冲的频率等于第一时钟脉冲的频率，但是与第一时钟脉冲具有1/4周期的相移；

当第二控制脉冲具有有效状态时，所述第三移位电路可操作以提取第一时钟脉冲的高电平侧脉冲，将该高电平侧脉冲从第一幅值电平移位到第二幅值，并且输出该电平移位的高电平侧脉冲；并且

当第二控制脉冲具有有效状态时，所述第四移位电路可操作以提取第二时钟脉冲的高电平侧脉冲，将该高电平侧脉冲从第一幅值电平移位到第二幅值，并且输出该电平移位的高电平侧脉冲。

53.根据权利要求52的显示设备，每个所述第一和第二移位电路包括：

串联连接在第一电源电压和第二电源电压之间并且导电类型彼此相反的第一和第二晶体管；

输入第一和第二时钟脉冲的第一时钟端；

连接在所述第一时钟端和所述第一晶体管的栅极之间并且当第一控制脉冲处于有效状态时具有导通状态的第一开关装置；

连接在所述第二电源电压和所述第二晶体管的栅极之间并且当第一控制脉冲处于有效状态时具有关断状态的第二开关装置；以及

连接在所述第一时钟端和所述第二晶体管的栅极之间的第一电容元件。

54.根据权利要求53的显示设备，其中每个所述第一和第二移位电路还包括连接在所述第二电源电压和所述第一晶体管的栅极之间并且当第一控制脉冲处于有效状态时具有关断状态的第三开关装置。

55.根据权利要求53的显示设备，其中每个所述第一和第二移位电路还包括连接在所述第一时钟端和所述第一电容元件之间用于当第一控制脉冲处于无效状态时中断所述第一时钟端和所述第一电容元件之间的电连接的第四开关装置。

56.根据权利要求55的显示设备，其中每个所述第一和第二移位电路还包括：用于当第一控制脉冲处于无效状态时将所述第四开关装置和所述第一电容元件之间的连接点上的电压保持在固定电压的固定装置。

57.根据权利要求52的显示设备，其中每个所述第三和第四移位电路包括：

串联连接在所述第一电源电压和第二电源电压之间并且导电类型彼此相反的第三和第四晶体管；

输入第一和第二时钟脉冲的第二时钟端；

连接在所述第二时钟端和所述第三晶体管的栅极之间并且当第二控制脉冲处于有效状态时具有导通状态的第五开关装置；

连接在第三电源电压和所述第四晶体管的栅极之间并且当第二控制脉冲处于有效状态时具有关断状态的第六开关装置，其中第三电源电压比所述第二电源电压低出第一和第二时钟脉冲的幅值电压；以及

连接在所述第二时钟端和所述第四晶体管的栅极之间的第二电容元件。

58.根据权利要求57的显示设备，其中每个所述第三和第四移位电路还包括：连接在所述第一电源电压和所述第一晶体管的栅极之间并且当第二控制脉冲处于有效状态时具有关断状态的第七开关装置。

59.根据权利要求57的显示设备，其中每个所述第三和第四移位电路还包括：连接在所述第二时钟端和所述第二电容元件之间用于当第二控制脉冲处于无效状态时中断所述第二时钟端与所述第二电容元件之间的电连接的第八开关装置。

60.根据权利要求59的显示设备，其中每个第三和第四移位电路还包括：用于当第二控制脉冲处于无效状态时将所述第八开关装置和所述第二电容元件之间的连接点上的电压保持在固定电压的固定装置。

61.根据权利要求52的显示设备，其中每个所述第一和第二移位电路响应该移位电路所属级的输入和输出产生第一控制脉冲。

62.根据权利要求52的显示设备，其中每个所述第三和第四移位电路响应该移位电路所属级的输入和输出产生第二控制脉冲。

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