JPH036853A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH036853A JPH036853A JP14345989A JP14345989A JPH036853A JP H036853 A JPH036853 A JP H036853A JP 14345989 A JP14345989 A JP 14345989A JP 14345989 A JP14345989 A JP 14345989A JP H036853 A JPH036853 A JP H036853A
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- circuit block
- isolation region
- semiconductor integrated
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 31
- 238000002955 isolation Methods 0.000 claims abstract description 55
- 238000009792 diffusion process Methods 0.000 claims description 29
- 238000000034 method Methods 0.000 abstract description 6
- 239000000758 substrate Substances 0.000 description 18
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
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- 210000000988 bone and bone Anatomy 0.000 description 1
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- 230000003071 parasitic effect Effects 0.000 description 1
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Landscapes
- Bipolar Integrated Circuits (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関し、特にPN接合
による素子分離領域を持ち、大きな振幅の信号を扱う回
路と、小信号を扱う回路とを内蔵するモノリシック半導
体集積回路装置に利用して有効な技術に関するものであ
る。
による素子分離領域を持ち、大きな振幅の信号を扱う回
路と、小信号を扱う回路とを内蔵するモノリシック半導
体集積回路装置に利用して有効な技術に関するものであ
る。
回路間のクロストークとは、抵抗あるいは容量等の寄生
のパスを介して任意の回路の信号が伝播し、本来の処理
すべき信号に他の信号が重畳し、その結果、処理すべき
信号回路におけるゲインや周波数特性等に応じて増幅さ
れてシステムに不都合を発生させる現象である。モノリ
シック半導体集積回路装置における上記のような回路間
のクロストーク対策に関する従来技術の例として、時開
5G−51857号公報がある。
のパスを介して任意の回路の信号が伝播し、本来の処理
すべき信号に他の信号が重畳し、その結果、処理すべき
信号回路におけるゲインや周波数特性等に応じて増幅さ
れてシステムに不都合を発生させる現象である。モノリ
シック半導体集積回路装置における上記のような回路間
のクロストーク対策に関する従来技術の例として、時開
5G−51857号公報がある。
従来のクロストーク防止に関する一般的な設計手法では
、例えば第4図に示すように発振回路VCO等のような
比較的信号振幅の大きな回路と小信号回路とを同一半導
体集積回路装置に構成する場合、VCO回路11と小信
号回路12の接地電位点をそれぞれ独立した接地端子2
及び3に接続するものである。
、例えば第4図に示すように発振回路VCO等のような
比較的信号振幅の大きな回路と小信号回路とを同一半導
体集積回路装置に構成する場合、VCO回路11と小信
号回路12の接地電位点をそれぞれ独立した接地端子2
及び3に接続するものである。
このとき、それぞれの回路ブロックの素子分離領域に与
える接地電位も対応する各回路ブロックの接地電位点に
接続する。すなわち、VCO回路11に対応した素子分
離領域に対するオーミックコンタクトを得る拡散層(S
UB抜き)9は、その回路ブロック11に対応した接地
端子2に接続され、小信号回路12に対応した素子分離
領域に対するオーミックコンタクトを得る拡散層(SU
B抜き)9は、その回路ブロック12に対応した接地端
子3に接続される。
える接地電位も対応する各回路ブロックの接地電位点に
接続する。すなわち、VCO回路11に対応した素子分
離領域に対するオーミックコンタクトを得る拡散層(S
UB抜き)9は、その回路ブロック11に対応した接地
端子2に接続され、小信号回路12に対応した素子分離
領域に対するオーミックコンタクトを得る拡散層(SU
B抜き)9は、その回路ブロック12に対応した接地端
子3に接続される。
しかしながら、このような構成では、同図に点線で示し
たような基板抵抗R1を介してクロストークが発生する
という問題の生じることが本発明者の研究により判明し
た。すなわち、第5図の等価回路図に示すように、VC
O回路11側では、その信号振幅が例えば1〜2V、、
のように比較的大きく、その発振動作に従った電流変化
に対応して電源配線抵抗R2等により約60mVのよう
なノイズが発生する。このノイズは、内部配線によって
素子分離領域のコンタクト用拡散層9に伝えられる。こ
の素子分離領域は、半導体基板と電気的に接続されてお
り、その基板抵抗R1を介して回路ブロック12例の素
子分離領域のコンタクト用拡散層9に接続されている。
たような基板抵抗R1を介してクロストークが発生する
という問題の生じることが本発明者の研究により判明し
た。すなわち、第5図の等価回路図に示すように、VC
O回路11側では、その信号振幅が例えば1〜2V、、
のように比較的大きく、その発振動作に従った電流変化
に対応して電源配線抵抗R2等により約60mVのよう
なノイズが発生する。このノイズは、内部配線によって
素子分離領域のコンタクト用拡散層9に伝えられる。こ
の素子分離領域は、半導体基板と電気的に接続されてお
り、その基板抵抗R1を介して回路ブロック12例の素
子分離領域のコンタクト用拡散層9に接続されている。
したがって、基板抵抗R2を10Ω程度とし、回路ブロ
ック12側の配線抵抗R3(ポンディングパッドからの
接地線の抵抗値)を2Ω程度とすると、小信号側の接地
電位のノイズは約10mV程度になる。したがって、こ
のノイズが増幅回路AMPの入力ラインに対して例えば
80%に減衰して伝播され、増幅回路の利得が20倍な
ら、出力には160mVものノイズが現れてしまうもの
となる。
ック12側の配線抵抗R3(ポンディングパッドからの
接地線の抵抗値)を2Ω程度とすると、小信号側の接地
電位のノイズは約10mV程度になる。したがって、こ
のノイズが増幅回路AMPの入力ラインに対して例えば
80%に減衰して伝播され、増幅回路の利得が20倍な
ら、出力には160mVものノイズが現れてしまうもの
となる。
この発明の目的は、基板抵抗を介したクロストークを防
止した半導体集積回路装置を提供することにある。
止した半導体集積回路装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、回路の接地電位に比較的大きなノイズが発生
する第1の回路ブロックの接地電位点を第1の接地電位
端子に接続するとともに、上記第1の回路ブロックに対
応した素子分離領域を接地電位が比較的安定した第2の
回路ブロックに対応した第2の接地電位端子又は独立し
た第3の接地電位端子に接続するか、あるいはハイイン
ピーダンス状態にする。
する第1の回路ブロックの接地電位点を第1の接地電位
端子に接続するとともに、上記第1の回路ブロックに対
応した素子分離領域を接地電位が比較的安定した第2の
回路ブロックに対応した第2の接地電位端子又は独立し
た第3の接地電位端子に接続するか、あるいはハイイン
ピーダンス状態にする。
上記した手段によれば、第1の回路ブロックの接地線と
それに対応した素子分離領域とが分離されているから、
上記接地線に発生したノイズが、上記素子分離領域と基
板及び第2の回路ブロック等のような他の回路の素子骨
HTJ域を介してリークしてしまうこうとを防止できる
。
それに対応した素子分離領域とが分離されているから、
上記接地線に発生したノイズが、上記素子分離領域と基
板及び第2の回路ブロック等のような他の回路の素子骨
HTJ域を介してリークしてしまうこうとを防止できる
。
第1図には、この発明に係る半導体集積回路装置の基本
的一実施例の概略チンプレイアウトパターンが示されて
いる。
的一実施例の概略チンプレイアウトパターンが示されて
いる。
同図の半導体集積回路装置は、公知のモノリシックバイ
ポーラICの製造技術により、単結晶シリコンのような
1つの半導体基板を用いて形成される。
ポーラICの製造技術により、単結晶シリコンのような
1つの半導体基板を用いて形成される。
特に制限されないが、この実施例の半導体集積回路装置
は、ビディオプリンター用のカラー信号処理回路を構成
するものであり、3fsc(3X3゜58MHz)で発
振する電圧制御型発振回路(以下、単にVCOと略す)
を構成する回路ブロック11と、上記信号rscを用い
てカラー信号の処理する小信号回路12とを含んでいる
。
は、ビディオプリンター用のカラー信号処理回路を構成
するものであり、3fsc(3X3゜58MHz)で発
振する電圧制御型発振回路(以下、単にVCOと略す)
を構成する回路ブロック11と、上記信号rscを用い
てカラー信号の処理する小信号回路12とを含んでいる
。
上記VCO回路11と小信号回路12は、斜線を付した
ようなアイソレーション領域7により分離される。モノ
リシックICの場合、公知のようにコレクタが共通化さ
れるものを除いて各素子毎にアイソレーション領域によ
り分離されるが、同図では上記価々の素子を分離する最
外周のアイソレーション領域7を代表として例示的に示
すものである。
ようなアイソレーション領域7により分離される。モノ
リシックICの場合、公知のようにコレクタが共通化さ
れるものを除いて各素子毎にアイソレーション領域によ
り分離されるが、同図では上記価々の素子を分離する最
外周のアイソレーション領域7を代表として例示的に示
すものである。
上記VCO回路11のアイソレーション7には、同図に
二点鎖線で示すようにオーミックコンタクトを得るため
の比較的高濃度にされた拡散層9が形成される。この拡
散層は、バイポーラ型トランジスタのベース領域やベー
ス領域を利用した拡散抵抗と同じ工程により形成される
BR拡散層(又はSUB抜きとも呼ばれる)が利用され
る。同図では、上記BR拡散層9の存在を明確にするた
めに上記アイソレーション領域7をはみ出すよう描かれ
ているが、実際には上記アイソレーション領域7の内に
形成される。この実施例では、特に制限されないが、上
記100回路11に対応した四角形を形作るアイソレー
ション7のうち、BR拡散層は小信号回路12に対向し
た辺とそれを挾む両辺にコの字状に形成される。
二点鎖線で示すようにオーミックコンタクトを得るため
の比較的高濃度にされた拡散層9が形成される。この拡
散層は、バイポーラ型トランジスタのベース領域やベー
ス領域を利用した拡散抵抗と同じ工程により形成される
BR拡散層(又はSUB抜きとも呼ばれる)が利用され
る。同図では、上記BR拡散層9の存在を明確にするた
めに上記アイソレーション領域7をはみ出すよう描かれ
ているが、実際には上記アイソレーション領域7の内に
形成される。この実施例では、特に制限されないが、上
記100回路11に対応した四角形を形作るアイソレー
ション7のうち、BR拡散層は小信号回路12に対向し
た辺とそれを挾む両辺にコの字状に形成される。
上記VCO回路の接地電位は、独立した外部端子用のポ
ンディングパッド2から延びる配線6により与えられる
。また、vCO回路11の動作電圧Vccは、外部端子
用のポンディングパッド4から延びる配線6により与え
られる。上記電圧Vccは、配線6により必要に応じて
コレクタ埋込層8にも与えられる。
ンディングパッド2から延びる配線6により与えられる
。また、vCO回路11の動作電圧Vccは、外部端子
用のポンディングパッド4から延びる配線6により与え
られる。上記電圧Vccは、配線6により必要に応じて
コレクタ埋込層8にも与えられる。
これに対して、上記小信号回路12のアイソレーション
7にも、同図に二点鎖線で示すようにオーミックコンタ
クトを得るための比較的高濃度にされた拡散層9が形成
される。この拡散層は、上記同様にバイポーラ型トラン
ジスタのベース領域やベース領域を利用した拡散抵抗と
同し工程により形成されるBR拡散層(又はSUB抜き
とも呼ばれる)が利用される。同図では、上記BR拡散
層9が上記同様にアイソレーション領域7をはみ出して
描かれているが、実際には上記アイソレーション頚域内
に形成される。この実施例では、特に制限されないが、
上記小信号回路12に対応した四角形を形作るアイソレ
ーション7のうち、BR拡散層は接地電位を与えるボン
ディング、パッド3に近接した辺に形成される。
7にも、同図に二点鎖線で示すようにオーミックコンタ
クトを得るための比較的高濃度にされた拡散層9が形成
される。この拡散層は、上記同様にバイポーラ型トラン
ジスタのベース領域やベース領域を利用した拡散抵抗と
同し工程により形成されるBR拡散層(又はSUB抜き
とも呼ばれる)が利用される。同図では、上記BR拡散
層9が上記同様にアイソレーション領域7をはみ出して
描かれているが、実際には上記アイソレーション頚域内
に形成される。この実施例では、特に制限されないが、
上記小信号回路12に対応した四角形を形作るアイソレ
ーション7のうち、BR拡散層は接地電位を与えるボン
ディング、パッド3に近接した辺に形成される。
上記小信号回路12の接地電位は、独立した外部端子用
のポンディングパッド3から延びる配線6により与えら
れる。この実施例では、上記配線6により、アイソレー
ション7に形成された上記BR拡散層9にも同時に接地
電位が与えられる。
のポンディングパッド3から延びる配線6により与えら
れる。この実施例では、上記配線6により、アイソレー
ション7に形成された上記BR拡散層9にも同時に接地
電位が与えられる。
更に、上記ポンディングパッド3から上方向に延びる配
線は、上記■CO回路側のコの字状のBR拡散層にオー
バーラツプするように形成され、ここにもパッド3側か
らの接地電位を与える。また、小信号回路12の動作電
圧Vccは、外部端子用のポンディングパッド5から延
びる配線6により与えられる。上記電圧Vccは、配線
6により必要に応じてコレクタ埋込層8にも与えられる
。
線は、上記■CO回路側のコの字状のBR拡散層にオー
バーラツプするように形成され、ここにもパッド3側か
らの接地電位を与える。また、小信号回路12の動作電
圧Vccは、外部端子用のポンディングパッド5から延
びる配線6により与えられる。上記電圧Vccは、配線
6により必要に応じてコレクタ埋込層8にも与えられる
。
この実施例では、上記のように信号振幅が大きくされる
こと等により、回路の接地電位点に比較的大きなノイズ
が発生する回路ブロック(VCO)11に対応したアイ
ソレーション領域には、その回路ブロック11の接地電
位が与えられるのではなく、比較的小さな信号を扱う等
によって接地電位が安定した回路ブロック(小信号回路
)12側に接地電位を与えるパッド3から延びる配線6
により接地電位が与えられるものである。
こと等により、回路の接地電位点に比較的大きなノイズ
が発生する回路ブロック(VCO)11に対応したアイ
ソレーション領域には、その回路ブロック11の接地電
位が与えられるのではなく、比較的小さな信号を扱う等
によって接地電位が安定した回路ブロック(小信号回路
)12側に接地電位を与えるパッド3から延びる配線6
により接地電位が与えられるものである。
なお、上記回路11及び12に対応した拡散層9の表面
には、同図に点線で示したように配線6とBR拡散N9
とを接続させるためのコンタクト穴10がそれぞれ設け
られるものである。
には、同図に点線で示したように配線6とBR拡散N9
とを接続させるためのコンタクト穴10がそれぞれ設け
られるものである。
第2図には、上記第1図に示した半導体集積回路装置を
機能的に表した一実施例の回路ブロック図が示されてい
る。
機能的に表した一実施例の回路ブロック図が示されてい
る。
端子4と5は、回路ブロック11と12にそれぞれ動作
電圧Vccを供給する。端子2と3は、上配回路ブロッ
ク11と12にそれぞれ接地電位を与える。そして、端
子3は、上述のような回路ブロック12に接地電位を与
えることの他、上記回路ブロック11と12のアイソレ
ーション領域に形成されるコンタクト領域(SUB抜き
)9にも接地電位を与えるよう用いられる。それ故、上
記のようにノイズが発生する回路ブロック11の接地電
位は、1つの独立した端子2のみQこ接続される。なお
、上記両回路ブロック11と12に対応した拡散層9間
には、前記説明したような基板抵抗R1が存在するもの
である。
電圧Vccを供給する。端子2と3は、上配回路ブロッ
ク11と12にそれぞれ接地電位を与える。そして、端
子3は、上述のような回路ブロック12に接地電位を与
えることの他、上記回路ブロック11と12のアイソレ
ーション領域に形成されるコンタクト領域(SUB抜き
)9にも接地電位を与えるよう用いられる。それ故、上
記のようにノイズが発生する回路ブロック11の接地電
位は、1つの独立した端子2のみQこ接続される。なお
、上記両回路ブロック11と12に対応した拡散層9間
には、前記説明したような基板抵抗R1が存在するもの
である。
第3図には、上記半導体集積回路装置の一実施例の概略
素子断面図が示されている。
素子断面図が示されている。
同図の各回路素子の構造は、公知のバイポーラICにお
ける素子構造と同一ないし類似の構成にされる。小信号
回路側は、代表として1つのトランジスタの構造断面図
が示されている。すなわち、P型基板上には、N−型エ
ピタキシャルIW(Ep層)が形成される。上記P型基
板とN−Ep層との間には、N゛のコレクタ埋込層が形
成される。
ける素子構造と同一ないし類似の構成にされる。小信号
回路側は、代表として1つのトランジスタの構造断面図
が示されている。すなわち、P型基板上には、N−型エ
ピタキシャルIW(Ep層)が形成される。上記P型基
板とN−Ep層との間には、N゛のコレクタ埋込層が形
成される。
上記N−Ep層は、その表面から上記P型基板の表面に
達するP型のアイソレーション領域7に囲まれるよう構
成される。このようにアイソレーション領域7に囲まれ
た領域が1つの電気的に分離された素子形成領域とされ
、トランジスタを構成すベース領域が形成される。この
ベース領域と同じ拡散工程により、上記アイソレーショ
ン領域7の表面にはそれに対するオーミックコンタクト
用の拡散N9が形成される。上記ベース領域にはエミッ
タとしてのN゛型型数散層形成され、上記NEp層表面
には上記エミッタと同時に形成されるコレクタ用のオー
ミソクコンクト用のN°型型数散層形成される。そして
、表面の酸化膜が選択的に除去されてコンタクト穴が形
成され、そこに配線が形成されることにより、小信号回
路を構成する1つのトランジスタのエミッタE、ベース
B及びコレクタCの電極が形成される。
達するP型のアイソレーション領域7に囲まれるよう構
成される。このようにアイソレーション領域7に囲まれ
た領域が1つの電気的に分離された素子形成領域とされ
、トランジスタを構成すベース領域が形成される。この
ベース領域と同じ拡散工程により、上記アイソレーショ
ン領域7の表面にはそれに対するオーミックコンタクト
用の拡散N9が形成される。上記ベース領域にはエミッ
タとしてのN゛型型数散層形成され、上記NEp層表面
には上記エミッタと同時に形成されるコレクタ用のオー
ミソクコンクト用のN°型型数散層形成される。そして
、表面の酸化膜が選択的に除去されてコンタクト穴が形
成され、そこに配線が形成されることにより、小信号回
路を構成する1つのトランジスタのエミッタE、ベース
B及びコレクタCの電極が形成される。
VCO回路側は、代表として1つの拡散抵抗の構造断面
図が示されている。すなわち、P型基板上には、N−型
エピタキシャルJ!1J(Ep[)が形成される。上記
P型基板とN−EpiJとの間には、N゛のコレクタ埋
込層が形成される。上記N−Ep層は、その表面から上
記P型基板の表面に達するP型のアイソレーション領域
7に囲まれるよう構成される。このようにアイソレーシ
ョン領域7に囲まれた領域力月つの電気的に分離された
素子形成領域とされ、ベース領域と同一拡散工程により
形成される拡散抵抗が形成される。これと同じ拡散工程
により、上記アイソレーション領域7の表面にはそれに
対するオーミックコンタクト用の拡散層9が形成される
。そして、上記拡散層の一端側の酸化膜が除去されてコ
ンタクト穴が形成され、そこに配線Rが形成される。
図が示されている。すなわち、P型基板上には、N−型
エピタキシャルJ!1J(Ep[)が形成される。上記
P型基板とN−EpiJとの間には、N゛のコレクタ埋
込層が形成される。上記N−Ep層は、その表面から上
記P型基板の表面に達するP型のアイソレーション領域
7に囲まれるよう構成される。このようにアイソレーシ
ョン領域7に囲まれた領域力月つの電気的に分離された
素子形成領域とされ、ベース領域と同一拡散工程により
形成される拡散抵抗が形成される。これと同じ拡散工程
により、上記アイソレーション領域7の表面にはそれに
対するオーミックコンタクト用の拡散層9が形成される
。そして、上記拡散層の一端側の酸化膜が除去されてコ
ンタクト穴が形成され、そこに配線Rが形成される。
この実施例では、前記のように■CO回路側のアイソレ
ーション7には、オーミックコンタクト用の拡散層9と
配線を介して小信号回路側の接地線及び同様なアイソレ
ーション7の拡散層9とともに接地端子3に接続される
。
ーション7には、オーミックコンタクト用の拡散層9と
配線を介して小信号回路側の接地線及び同様なアイソレ
ーション7の拡散層9とともに接地端子3に接続される
。
この実施例において、上記■CO回路11は、その信号
振幅が1〜2■のように比較的大きくされることによっ
て、接地電位線に比較的大きなノイズが発生する。しか
しながら、このVCO回路11の接地線は、独立した外
部端子2にのみ接続される。それ故、上記ノイズはVC
○回路の接地線にのみ発生だけである。すなわち、回路
の接地線が従来の半導体集積回路装置のように対応する
アイソレーション領域と接続されていないから、アイソ
レーション領域にはノイズが乗らない。したがって、上
記2つの回路ブロック間において、両アイソレーション
領域間の基板抵抗R1が存在しても、それを介してノイ
ズがリークしてしまうことが防止できるものとなる。
振幅が1〜2■のように比較的大きくされることによっ
て、接地電位線に比較的大きなノイズが発生する。しか
しながら、このVCO回路11の接地線は、独立した外
部端子2にのみ接続される。それ故、上記ノイズはVC
○回路の接地線にのみ発生だけである。すなわち、回路
の接地線が従来の半導体集積回路装置のように対応する
アイソレーション領域と接続されていないから、アイソ
レーション領域にはノイズが乗らない。したがって、上
記2つの回路ブロック間において、両アイソレーション
領域間の基板抵抗R1が存在しても、それを介してノイ
ズがリークしてしまうことが防止できるものとなる。
なお、半導体集積回路装置において、端子に余裕があれ
ば、上記接地線にノイズが発生する回路は、その接地線
とアイソレーション領域とはそれぞれに端子を設けて接
地電位を供給する構成としてもよい。あるいは、上記接
地線にノイズが発生する回路ブロック11に対応したア
イソレーション領域7をハイインピーダンス状態にする
ものであってもよい。すなわち、上記回路ブロック11
に対応したアイソレーション領域には、上記オーミソク
コンタト用領域を設けてないで、みかけ上フローティン
グ状態にするものであってもよい。
ば、上記接地線にノイズが発生する回路は、その接地線
とアイソレーション領域とはそれぞれに端子を設けて接
地電位を供給する構成としてもよい。あるいは、上記接
地線にノイズが発生する回路ブロック11に対応したア
イソレーション領域7をハイインピーダンス状態にする
ものであってもよい。すなわち、上記回路ブロック11
に対応したアイソレーション領域には、上記オーミソク
コンタト用領域を設けてないで、みかけ上フローティン
グ状態にするものであってもよい。
このようにしても、小信号回路12側のアイソレーショ
ン領域と■CO回路のアイソレーション領域とは上記の
ような基板抵抗R1により電気的に接続されるものであ
るため、VCO側のアイソレーション領域にはPN接合
を逆バイアスさせる接地電位が与えられるから問題ない
。
ン領域と■CO回路のアイソレーション領域とは上記の
ような基板抵抗R1により電気的に接続されるものであ
るため、VCO側のアイソレーション領域にはPN接合
を逆バイアスさせる接地電位が与えられるから問題ない
。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 (11回路の接地電位に比較的大きなノイズが発生する
第1の回路ブロックの接地電位点を第1の接地電位端子
に接続するとともに、上記第1の回路ブロックに対応し
た素子分離領域を接地電位が比較的安定した第2の回路
ブロックに対応した第2の接地電位端子又は独立した第
3の接地電位端子に接続するか、あるいはハイインピー
ダンス状態にすることにより、第Iの回路ブロックの接
地線に発生したノイズが、その素子分離領域と基板及び
第2の回路ブロック等のような他の回路の素子分AI
領域を介してリークしてしまうこうとを防止できるとい
う効果が得られる。
る。すなわち、 (11回路の接地電位に比較的大きなノイズが発生する
第1の回路ブロックの接地電位点を第1の接地電位端子
に接続するとともに、上記第1の回路ブロックに対応し
た素子分離領域を接地電位が比較的安定した第2の回路
ブロックに対応した第2の接地電位端子又は独立した第
3の接地電位端子に接続するか、あるいはハイインピー
ダンス状態にすることにより、第Iの回路ブロックの接
地線に発生したノイズが、その素子分離領域と基板及び
第2の回路ブロック等のような他の回路の素子分AI
領域を介してリークしてしまうこうとを防止できるとい
う効果が得られる。
(2)上記(1)により、従来は経験則に従って分離し
てそれぞれ半導体集積回路化していたノイズが発生する
第1の回路と、小信号のような第2の回路とを1つの半
導体集積回路化できる。これにより、半導体集積回路装
置の多機能化や大規模化が可能になるという効果が得ら
れる。
てそれぞれ半導体集積回路化していたノイズが発生する
第1の回路と、小信号のような第2の回路とを1つの半
導体集積回路化できる。これにより、半導体集積回路装
置の多機能化や大規模化が可能になるという効果が得ら
れる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることばいうまでもない。例えば、1つの半導体集
積回路装置に内蔵される回路は、上記のように接地線に
ノイズが発生する1つの回路と、小信号を扱う他の回路
の組み合わせの他、接地線にノイズが発生する回路が複
数個からなるものであってもよい。この場合には、それ
ぞれの回路に対応して接地端子が設けられ、それぞれの
回路ブロックに対応したアイソレーション領域には、上
記のように比較的安定した回路から接地電位を与えるよ
うにするか、それ専用の接地端子を設ける等にすればよ
い。また、回路構成は、前記実施例のようにカラー信号
等のアナログ信号を扱う回路の他、ディジタル信号を扱
う回路、ディジタル信号を扱い回路とアナログ信号とを
扱い回路とが混在するもの等種々の実施形態を採ること
ができる。また、回路構成もそれに応じてバイポーラ回
路、MC)SFET(絶縁ゲート型電界効果トランジス
タ)回路、あるいはこれらを組み合わせたBi−CMO
3回路等種々の実施形態を採ることができる。また、半
導体素子を構成する導電型を逆にし、回路をPNP ト
ランジスタ等から構成するものであってもよい。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることばいうまでもない。例えば、1つの半導体集
積回路装置に内蔵される回路は、上記のように接地線に
ノイズが発生する1つの回路と、小信号を扱う他の回路
の組み合わせの他、接地線にノイズが発生する回路が複
数個からなるものであってもよい。この場合には、それ
ぞれの回路に対応して接地端子が設けられ、それぞれの
回路ブロックに対応したアイソレーション領域には、上
記のように比較的安定した回路から接地電位を与えるよ
うにするか、それ専用の接地端子を設ける等にすればよ
い。また、回路構成は、前記実施例のようにカラー信号
等のアナログ信号を扱う回路の他、ディジタル信号を扱
う回路、ディジタル信号を扱い回路とアナログ信号とを
扱い回路とが混在するもの等種々の実施形態を採ること
ができる。また、回路構成もそれに応じてバイポーラ回
路、MC)SFET(絶縁ゲート型電界効果トランジス
タ)回路、あるいはこれらを組み合わせたBi−CMO
3回路等種々の実施形態を採ることができる。また、半
導体素子を構成する導電型を逆にし、回路をPNP ト
ランジスタ等から構成するものであってもよい。
この発明は、PN分離領域を用いる半導体集積回路装置
に広く利用することができる。
に広く利用することができる。
本願おいて開示される発明のうち代表的なものによって
得られる効果を簡単に説明すれば、下記の通りである。
得られる効果を簡単に説明すれば、下記の通りである。
すなわち、回路の接地電位に比較的大きなノイズが発生
する第1の回路ブロックの接地電位点を第1の接地電位
端子に接続するとともに、上記第1の回路ブロックに対
応した素子分M’pM域を接地電位が比較的安定した第
2の回路ブロックに対応した第2の接地電位端子又は独
立した第3の接地電位端子に接続するか、あるいはハイ
インピーダンス状態にすることにより、第1の回路ブロ
ックの接地線に発生したノイズが、その素子分離領域と
基板及び第2の回路ブロック等のような他の回路の素子
分離領域を介してリークしてしまうこうとを防止できる
。
する第1の回路ブロックの接地電位点を第1の接地電位
端子に接続するとともに、上記第1の回路ブロックに対
応した素子分M’pM域を接地電位が比較的安定した第
2の回路ブロックに対応した第2の接地電位端子又は独
立した第3の接地電位端子に接続するか、あるいはハイ
インピーダンス状態にすることにより、第1の回路ブロ
ックの接地線に発生したノイズが、その素子分離領域と
基板及び第2の回路ブロック等のような他の回路の素子
分離領域を介してリークしてしまうこうとを防止できる
。
第1図は、この発明に係る半導体集積回路装置の基本的
一実施例を示す概略チンプレイアウトパターン図、 第2図は、上記第1図に示した半導体集積回路装置を機
能的に表した一実施例を示す回路ブロック図、 第3図は、上記半導体集積回路装置の一実施例を示す概
略素子断面図、 第4図は、この発明に先立って考えられる半導体集積回
路装置を機能的に表した一例を示す回路ブロック図、 第5図は、その等価回路図である。
一実施例を示す概略チンプレイアウトパターン図、 第2図は、上記第1図に示した半導体集積回路装置を機
能的に表した一実施例を示す回路ブロック図、 第3図は、上記半導体集積回路装置の一実施例を示す概
略素子断面図、 第4図は、この発明に先立って考えられる半導体集積回
路装置を機能的に表した一例を示す回路ブロック図、 第5図は、その等価回路図である。
Claims (1)
- 【特許請求の範囲】 1、回路の接地電位に比較的大きなノイズが発生する第
1の回路ブロックと回路の接地電位が比較的安定した第
2の回路ブロックとを含み、上記第1の回路ブロックの
接地電位点を第1の接地電位端子に接続するとともに、
上記第1の回路ブロックに対応した素子分離領域を第2
の回路ブロックに対応した第2の接地電位端子又は独立
した第3の接地電位端子に接続したことを特徴とする半
導体集積回路装置。 2、回路の接地電位に比較的大きなノイズが発生する第
1の回路ブロックと回路の接地電位が比較的安定した第
2の回路ブロックとを含み、上記第1の回路ブロックの
接地電位点を第1の接地電位端子に接続するとともに、
上記第1の回路ブロックに対応した素子分離領域をハイ
インピーダンス状態にしたことを特徴とする半導体集積
回路装置。 3、上記第1の回路ブロックを囲むようした素子分離領
域のうち、それに接地電位を与えるオーミックコンタク
ト用の比較的高い濃度にされた拡散領域は、第2の回路
ブロック側が存在する側に対応して設けられるものであ
ることを特徴とする特許請求の範囲第1項記載の半導体
集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14345989A JPH036853A (ja) | 1989-06-05 | 1989-06-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14345989A JPH036853A (ja) | 1989-06-05 | 1989-06-05 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH036853A true JPH036853A (ja) | 1991-01-14 |
Family
ID=15339198
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14345989A Pending JPH036853A (ja) | 1989-06-05 | 1989-06-05 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH036853A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100308749B1 (ko) * | 1996-05-30 | 2001-12-15 | 니시무로 타이죠 | 1칩혼재형반도체집적회로장치및그검사방법 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56167361A (en) * | 1980-05-26 | 1981-12-23 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
JPS58143565A (ja) * | 1982-02-19 | 1983-08-26 | Matsushita Electronics Corp | 半導体回路配線体 |
-
1989
- 1989-06-05 JP JP14345989A patent/JPH036853A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56167361A (en) * | 1980-05-26 | 1981-12-23 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
JPS58143565A (ja) * | 1982-02-19 | 1983-08-26 | Matsushita Electronics Corp | 半導体回路配線体 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100308749B1 (ko) * | 1996-05-30 | 2001-12-15 | 니시무로 타이죠 | 1칩혼재형반도체집적회로장치및그검사방법 |
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