CN1431664A

CN1431664A - 半导体存储装置

Info

Publication number: CN1431664A
Application number: CN03101541A
Authority: CN
Inventors: 本多泰彦
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-01-11
Filing date: 2003-01-10
Publication date: 2003-07-23
Also published as: EP1327990A2; KR100624624B1; KR20030061345A; EP1327990A3; US20030133346A1; US6813207B2

Abstract

半导体存储装置备有：分割成每个作为进行页读出的单位的组的多个读出放大器(3)，作为生成并输出使上述每个组中的读出放大器动作或使上述每个组中的读出放大器不动作的读出放大器控制信号(SAENi)的读出放大器控制信号生成电路(4)，上述读出放大器控制信号既使上述多个读出放大器组中的一部分组的读出放大器，在与其它组的读出放大器不同的定时进行动作，又使上述多个读出放大器组中的一部分组的读出放大器，在与其它组的读出放大器不同的定时停止动作，和通过数据线(2)与上述多个读出放大器连接的多个存储单元(1)。

Description

半导体存储装置

技术领域

本发明涉及半导体存储装置中使用的高速页读出，特别是涉及进行分割读出的半导体存储装置。

背景技术

在已有的闪速存储器等的半导体存储装置中，由读出放大器读出并锁存与数个字相当的数据，能够使用只通过输出一侧的控制，高速输出所要地址的数据的页读出。即，在作为最初地址的第1地址中，例如汇集并锁存多个数据。而且，通过输出一侧的切换高速输出锁存的数据。这样，在已有半导体存储装置中，例如由8×16＝128个读出放大器同时读出与数个字相当的数据，例如与8个字(1个字16个I/O(输入/输出))相当的数据。

因为是页读出，所以即便数据数增加，由单元解码消耗的电流也不怎么增加。即，尽管打开多条位线使电流更多地增加，但是因为字线和预解码部分不增加，所以对全体消耗电流没有大的影响。与此相比较，读出放大器消耗的电流与数据数成比例地增加。即，这是因为1条位线与1个读出放大器连接的缘故。因此，当全部读出放大器的负荷对数据线进行一次充电时，消耗电流瞬间地增加，发生电压下降和电源噪声。在图8中，表示了已有半导体存储装置的概略构成。将设置的多个个存储单元30以多个单元为一组分成各个组。多个条数据线31分别与存储单元30连接。对这些数据线31进行分组，与经过分组的多个读出放大器32连接。例如在各组中备有16个这样的读出放大器(S/A)32。这16个的个数与1个字的16个I/O相当。在这个图8所示的构成中，设置了8个组，即16×8＝128个读出放大器32。将读出放大器32设置在与半导体存储装置的存储单元区域不同的周边电路区域中。这里，能够以1个字，2个字等适合的单位设定分割的读出放大器。这里，对每8个字进行设定。

将同一定时的读出放大器起动信号输入各个读出放大器32。这个读出放大器起动信号是从单一的读出放大器起动信号生成电路33输出的。

其次，我们用表示图8中的各构成的输入输出信号定时的图9，说明图8所示的已有半导体存储装置的动作。输入指定接入的存储单元的地址信号，此后，输入到各读出放大器32的读出放大器起动信号一起从L电平上升到H电平，使全部读出放大器32活性化。伴随着这些读出放大器32的活性化，在各读出放大器32中，消耗初始电流。当使读出放大器32活性化时，接入与这些读出放大器32连接的存储单元30。这样，通过使读出放大器活性化，从I/O(图中未画出)输出从存储单元读出的数据。

如图9中的最下一栏所示，在所有的读出放大器活性化后，消耗电流立即瞬间地急剧增大，而且达到稳定状态，读出结束后，回复到初始值。即，最大瞬间消耗电流是经过活性化的各读出放大器中的初始消耗电流之和，因为各读出放大器活性化开始时间相同，所以瞬间消耗电流变得极大。

又，今后的方向是为了更高速地接入，增加读出数据量(字数)。在这种页读出中，因为使数量与成批读出的数据量(字数)相应的读出放大器进行读出动作，所以数据量越多，这个瞬间消耗电流就增加得越大。

发明内容

在以上那样的已有半导体存储装置中，产生下列课题。

当使用半导体存储装置的***一侧的电源供给能力弱时，因为在此瞬间发生电源电压下降，发生由于急剧的电流消耗引起的电源噪声，所以恐怕会导致半导体存储装置的读出能力下降和误动作，和安装在***中的其它装置的误动作。又，在闪速存储器中，如果发生***的电源下降，则可能会使写入，擦除动作停止。特别是，在便携式电子设备等中，因为存在着由于使用电池，使对于组装在便携式电子设备中的半导体存储装置的电源供给能力下降的倾向，所以对这种瞬间消耗电流的增加给予很大的影响。又，伴随着数据读出高速化的技术动向，数据长度例如从16个增加到32个，消耗电流进一步增加。

在已有技术中，在8个字的情形中，流过例如数百mA的瞬间消耗电流，当它的配线电阻为1欧姆时，它的电路周围的电压下降为负的零点几伏，引起特性恶化。

本发明的半导体存储装置备有

以进行页读出为单位分割成组的多个读出放大器，

生成并输出使上述每个组中的读出放大器动作或使上述每个组中的读出放大器停止动作的读出放大器控制信号(SAENi)的读出放大器控制信号生成电路，上述读出放大器控制信号使上述多个读出放大器组中的一部分组的读出放大器在与其它组的读出放大器不同的定时下进行动作，且在与其它组的读出放大器不同的定时下停止动作，和

通过数据线与上述多个读出放大器连接的多个存储单元。

附图说明

图1是第1实施形态的半导体存储装置的概略构成图。

图2是表示第1实施形态的半导体存储装置的页读出动作的定时图。

图3A是表示第1实施形态的半导体存储装置的读出放大器和存储单元的电路图。

图3B是表示第1实施形态中的读出放大器起动信号生成电路的电路构成的一个例子的图。

图3C是表示图3B的读出放大器起动信号生成电路中的延迟电路的电路构成的一个例子的图。

图3D是表示图3B的读出放大器起动信号生成电路中各处的动作波形的图。

图4是表示第2实施形态的半导体存储装置的读出放大器起动信号生成电路和触发信号生成电路的构成的一个例子的方框图。

图5是表示第2实施形态的半导体存储装置的页读出动作的定时图。

图6是表示第2实施形态的触发信号生成电路中的地址解码电路的电路构成的一个例子的图。

图7A是表示第2实施形态的触发信号生成电路中的增量电路的电路构成的一个例子的图。

图7B是表示第2实施形态的触发信号生成电路中的增量电路的电路构成的一个例子的图。

图8是已有半导体存储装置的概略构成图。

图9是表示已有半导体存储装置的页读出动作的定时图。

图10是表示与第3实施形态有关的半导体存储装置的页读出模式时的动作波形的图。

图11是表示与第3实施形态有关的半导体存储装置的成组(burst)读出模式时的动作波形的图。

具体实施方式

(第1实施形态)

我们用图1所示的构成方框图说明本实施形态的半导体存储装置的构成。将设置的多个个存储单元1以多个单元为一组分成各个组。多条数据线2分别与存储单元1连接。对这些数据线2进行分组，与分成组的多个读出放大器3连接。例如在各组中备有16个这样的读出放大器3。这16个的个数与1个字的16个I/O相当。在这个图1所示的构成中，设置了8个组，即16×8＝128个读出放大器3。将读出放大器3设置在与半导体存储装置的存储单元区域不同的周边电路区域中。这里，能够以1个字，2个字等适合的单位设定分割的读出放大器。这里，对每8个字进行设定。

分别将读出放大器起动(读出放大器活性化)信号输入每个读出放大器组中的各个读出放大器3。将同一定时的读出放大器起动信号输入同一组内的各个读出放大器3。又，将不同定时的读出放大器起动信号输入不同组的读出放大器。在图1的例子中，分别将8个读出放大器起动信号SAEN(1)～SAEN(8)输入到读出放大器3的组(1)～(8)。

从各个不同的读出放大器起动信号生成电路4输出这些多种类的读出放大器起动信号。即，多个读出放大器起动信号生成电路4输出读出放大器起动信号SAEN(1)～SAEN(8)，使得分别输出到各个连接的读出放大器3的各信号组具有不同的定时波形。读出放大器起动信号SAEN(1)～SAEN(8)使读出放大器以组为单位开始与每一个字相当地进行读出。

其次，我们用表示图1中各构成输入输出信号定时的图2说明图1所示的半导体存储装置的动作。在输入指定接入的存储单元的地址信号ADDRESS，选择所要的存储单元后，读出放大器起动信号SAEN(1)从L电平上升到H电平，使组(1)的读出放大器3活性化。伴随着这个组(1)的读出放大器3的活性化，在组(1)的读出放大器3中，消耗初始电流。当使组(1)的读出放大器3活性化时，读出与这个组(1)的读出放大器3连接的存储单元(1)的数据。

其次，读出放大器起动信号SAEN(2)从L电平上升到H电平，使组(2)的读出放大器3活性化。伴随着这个组(2)的读出放大器3的活性化，在组(2)的读出放大器3中，消耗电流。当使组(2)的读出放大器3活性化时，读出与这个组(2)的读出放大器3连接的存储单元(2)的数据。这样，顺次地各读出放大器起动信号从L电平上升到H电平，顺次地使各读出放大器活性化。这样，顺次地，在使读出放大器的活性化的途中，从I/O(图中未画出)输出从存储单元读出的数据。

如图2中的最下一栏中所示消耗电流，在输入地址后，大致维持平均值，在结束所有读出放大器的活性化后，回复到初始值。这样，通过每次与读出放大器的1个字相当，设置控制读出动作的读出放大器起动信号，对数据线进行充电，读出数据，使直到锁存这个数据的期间保持恒定，对各个信号设置定时，可以使瞬间消耗电流平滑化。即，瞬间消耗电流是在活性化的各读出放大器中的消耗电流之和，因为各读出放大器活性化开始时间是偏移的，所以形成瞬间消耗电流的平滑化。这样，读出动作，首先在解码期间检测地址，然后，开始充电。此后，顺次地接入存储单元，实施从进行放大动作的读出放大器的输出。此后，实施锁存动作。

读出放大器起动信号SAENi(i为特定由输入的地址信号指定的读出放大器组的号码)的动作定时由内部时钟生成。读出放大器起动信号SAENi，峰值约为数毫微秒，当首次接入时例如具有约5毫微秒的偏移。而且，在直到输出最初接入的存储单元的数据(首次接入数据)前的期间L内使所有的读出放大器起动信号SAENi活性化，将所有的数据锁存起来。这个读出放大器起动信号SAENi的峰值偏移定时由分割的读出放大器的个数加以变更。即，当分割数多时，偏移的定时变小，当分割数少时，偏移的定时变大。

在读出动作中，存在数据线充电，读出，锁存这样3种动作定时，但是通过使这3种定时独立，实现读出放大器控制电路。即，读出放大器负荷对数据线进行充电，判定数据，读出放大器控制电路实施最佳化该数据的时间保持动作。

其次，图3A表示图1所示的读出放大器3和存储单元1的部分电路图。在读出放大器3内，通过数据线2，数据线连接开关6与存储单元1内的存储单元晶体管5连接。又，通过基准数据线8，基准数据线连接开关9与基准存储单元晶体管7连接。通过偏压晶体管B1，第1负荷10与这个数据线连接开关6连接，通过偏压晶体管B2，第2负荷11与基准数据线连接开关9连接。在这些偏压晶体管B1，B2的栅极端子上加上单元漏极电压BIAS作为偏压。又，偏压晶体管B1和偏压晶体管B2之间，连接着电流镜部分12。将同一个读出放大器起动信号SAEN输入这些电流镜部分12，第1负荷10，第2负荷11。进一步，数据判定部分24和数据锁存部分13与电流镜部分12连接。通过I/O部分从这个数据锁存部分13输出半导体存储装置内的数据。这里，数据锁存部分13例如由2个倒相器构成。

第1负荷10是向数据线2供给电流的电路，具有备有P型MOS晶体管50，52和倒相器54的构成。因此，当将高电平的读出放大器起动信号SAEN输入倒相器54时，从电压VDD向数据线2供给电流。另一方面，第2负荷11是向基准数据线8供给电流的电路，具有备有P型MOS晶体管60，62和倒相器64的构成。因此，当将高电平的读出放大器起动信号SAEN输入倒相器64时，从电压VDD向基准数据线8供给电流。

电流镜部分12是用于通过比较节点N1和节点N2的电压，读出存储单元晶体管5的数据的电路。即，在存储单元晶体管5中存储着0数据或1数据，因此，设定0数据的阈值或1数据的阈值。将基准存储单元晶体管7设定在0数据和1数据中间的阈值上。

电流镜部分12具有备有倒相器70，P型MOS晶体管72，74，76，N型MOS晶体管78，80的构成。因此，当将高电平的读出放大器起动信号SAEN输入到倒相器70时，驱动电流镜部分12，将节点N3的电压输入数据判定部分24。由数据判定部分24判定这个节点N3的电压，将判定数据保持在数据锁定部分13中。

图3B是表示与本实施形态有关的读出放大器起动信号生成电路4的电路构成的一个例子的图，图3C是表示用于这个读出放大器起动信号生成电路4的延迟电路90，92，94的电路构成的一个例子的图，图3D是表示在读出放大器起动信号生成电路4中各处的动作波形的图。

如图3B和图3D所示，与本实施形态有关的读出放大器起动信号生成电路4具有备有3个延迟电路90，92，94，NOR电路96，倒相器98的构成。在任意定时将触发脉冲信号TRIGGERi输入延迟电路90。即，如图2所示，在偏移的定时将触发脉冲信号TRIGGERi输入每个读出放大器起动信号生成电路4。

延迟电路90，92，94是使输入的脉冲延迟同时调整该脉冲幅度的电路。因此，从延迟电路90输出从触发脉冲信号TRIGGERi的输入只延迟规定时间的数据线充电脉冲信号PREi。具体地说，当触发脉冲信号TRIGGERi成为低电平时，数据线充电脉冲信号PREi成为高电平，只延迟规定时间成为低电平。这个数据线充电脉冲信号PREi在高电平期间对数据线2进行充电。

将这个数据线充电脉冲信号PREi输入延迟电路92。从延迟电路92输出从数据线充电脉冲信号PREi的输入只延迟规定时间的读出脉冲信号SENi。具体地说，当数据线充电脉冲信号PREi成为低电平时，读出脉冲信号SENi成为高电平，只延迟规定时间成为低电平。这个读出脉冲信号SENi在高电平期间通过数据线2从存储单元读出数据，由数据判定部分24判定这个数据。

将这个读出脉冲信号SENi输入延迟电路94。从延迟电路94，输出从读出脉冲信号SENi的输入只延迟规定时间的数据锁存脉冲信号LATCHi。具体地说，当读出脉冲信号SENi成为低电平时，数据锁存脉冲信号LATCHi成为高电平，只延迟规定时间成为低电平。这个数据锁存脉冲信号LATCHi在高电平期间在数据锁存部分13进行数据锁存动作。

将这些数据线充电脉冲信号PREi，读出脉冲信号SENi，和数据锁存脉冲信号LATCHi输入NOR电路96。因此，通过NOR电路96和倒相器98，只在使这3个信号的高电平期间重合的期间，输出高电平的读出放大器起动信号SAENi。因此，对与存储单元3连接的数据线2进行充电，判定通过这条数据线2读出的存储单元的数据，只有在为了锁存这个数据所需的时间中，能够将读出放大器起动信号SAENi用于起动。

如图3C所示，延迟电路90(延迟电路92，94也具有同样的构成)具有备有NOR电路100，102和偶数个倒相器104的构成。而且，在延迟电路90，输入触发脉冲信号TRIGGERi作为输入信号IN，输出数据线充电脉冲信号PREi作为输出信号OUT。由倒相器104的个数进行脉冲幅度的调整。

这样，在各个独立的读出放大器起动信号SAENi具有在读出放大器内的负荷对数据线进行充电，判定数据，保持对于锁存这个数据的最佳时间，分别独立地取定时，顺次地进行起动的功能的半导体存储装置中，消耗电流变小。这样，能够防止在使读出放大器活性化瞬间暂时流过的最大消耗电流，在读出放大器活性化期间对消耗电流进行平均化，并且减少最大消耗电流。

在已有技术中，在8个字的情形中，读出放大器电路周围的电压下降为负的零点几伏，引起特性恶化，但是在本实施形态的半导体存储装置中，只产生与1个字相当的电压下降，这个电压下降为已有技术的分割数的几分之一，例如8分之一的负的零点零几伏。

在本实施形态中，能够提供当多个读出放大器开始读出动作，对数据线进行充电时，例如在每个单位字中设置读出动作开始定时和读出动作期间，使瞬间消耗电流平滑化，减少当最大消耗电流大时产生的电压下降和电源噪声的半导体存储装置。

在本实施形态中，提供了变更关于分割读出动作的半导体存储装置，关于其它动作不在已有半导体存储装置中加入变更。

本实施形态涉及一揽子读出与数个字相当的数据的页读出，能够提供通过在每个字中设置读出定时，抑制页读出时的峰值消耗电流，可以减少电压下降并减少电源噪声，防止读出能力下降和读出误动作的半导体存储装置。

(第2实施形态)

在本实施形态中，在图1所示的第1实施形态的半导体存储装置中，备有如图4所示那样的触发信号生成电路TGG，而其它构成与第1实施形态相同。又，图5是表示在图4的触发信号生成电路TGG各处生成的动作波形的图。

这里，触发信号生成电路TGG具有输入地址信号ADDRESS的地址解码电路15，输入从这个地址解码电路15输出的时钟起动信号CLKEN的内部时钟信号生成电路17，和输入从地址解码电路15输出的页选择信号PAGEi及从内部时钟信号生成电路17输出的内部时钟信号CLK1的增量电路16。

地址解码电路15，使与输入的地址信号ADDRESS对应的读出放大器起动信号SAENi最初处于活性状态那样地，对地址信号ADDRESS进行解码，生成页选择信号PAGEi(i为特定由输入的地址信号指定的读出放大器组的号码)。这样通过具有地址解码电路15，最大限度地加快首次接入。因为不延迟首次接入，所以对最初起动的读出放大器进行解码。在图5的例子中，表示选择第5页PAGE5的情形，页选择信号PAGE5成为高电平。

又，地址解码电路15输出起动来自内部时钟信号生成电路17的内部时钟信号CLK1的输出的时钟起动信号CLKEN。内部时钟信号生成电路17根据这个时钟起动信号CLKEN将内部时钟信号CLK1输出到增量电路16。

增量电路16，在将最初应该起动的读出放大器起动信号设定在起动状态后，在起动状态顺次地设定余下的读出放大器起动信号。因此，在图5的例子中，增量电路16，在输出最初起动的读出放大器的组5的触发脉冲信号TRIGGER5的脉冲后，顺次地输出组3，4，6，7，8，1，2的触发脉冲信号TRIGGER3，TRIGGER4，TRIGGER6，TRIGGER7，TRIGGER8，TRIGGER1，TRIGGER2的脉冲。

图6是表示与本实施形态有关的地址解码电路15的电路构成的一个例子的图。如这个图6所示，与本实施形态有关的地址解码电路15具有备有8个NAND电路200，8个倒相器202，NOR电路204和倒相器206的构成。

即，在本实施形态中，因为将读出放大器3分成8页(8组)，所以地址信号ADDRESS具有3个位。因此，将由NAND电路200和倒相器202构成的解码器设置为8个组。从这些倒相器202，输出页选择信号PAGE1～PAGE8。即，其中任意一个页选择信号PAGEi成为高电平。将这些页选择信号PAGE1～PAGE8输入NOR电路204。从而，当页选择信号PAGE1～PAGE8中的任意一个成为高电平时，倒相器206的输出也成为高电平，输出高电平的时钟起动信号CLKEN。

图7A和图7B是表示与本实施形态有关的增量电路16的电路构成的一个例子的图。如图7A所示，与本实施形态有关的增量电路16具有备有倒相器210，212，214，二进制计数器216，218，220，222，倒相器224，NAND电路230，倒相器232，倒相器240，NAND电路242，和倒相器244的构成。进一步，如图7B所示，增量电路16具有备有NOR电路250，252，倒相器254，256，电阻258，P型MOS晶体管260，N型MOS晶体管262，264，和倒相器270的构成，这些都设置了8个组。即，图7B的电路是对于一页设置的一组。

如图7A所示，将从内部时钟信号生成电路17输出的内部时钟信号CLK1输入二进制计数器216，并且在倒相器210中被反转，作为内部时钟信号CLK2，输入二进制计数器220。即，内部时钟信号CLK1和内部时钟信号CLK2，如图5所示，成为相互只偏移半个周期的时钟信号。

二进制计数器216，218，220，222是在2个周期中数完1次的电路。因此，作为二进制计数器216的输出的内部时钟信号CUT2具有内部时钟信号CLK1的2倍的时钟周期，作为二进制计数器218的输出的内部时钟信号CUT4具有内部时钟信号CUT2的2倍的时钟周期。同样，作为二进制计数器220的输出的内部时钟信号CUT1具有内部时钟信号CLK2的2倍的时钟周期，作为二进制计数器222的输出的内部时钟信号CUT3具有内部时钟信号CUT1的2倍的时钟周期。

将内部时钟信号CUT2，CUT4输入NAND电路230。使低电平的时钟覆盖范围信号CLK1COVER在倒相器224中被反转后输入这个NAND电路230。因此，从倒相器232输出用于顺序地起动页1，3，5，7的读出放大器3的页选择信号CPAGEi。

同样，将内部时钟信号CUT1，CUT3输入NAND电路242。使低电平的时钟覆盖范围信号CLK2COVER在倒相器240中被反转后输入这个NAND电路242。因此，从倒相器244输出用于顺序地起动页2，4，6，8的读出放大器3的页选择信号CPAGEi。

将页选择信号PAGEi和页选择信号CPAGEi输入设置在对应的页上的NOR电路250。例如，将页选择信号PAGE1和页选择信号CPAGE1输入页1的NOR电路250。

当页选择信号PAGEi或页选择信号CPAGEi成为高电平时，NOR电路250的输出成为低电平，从倒相器270输出触发脉冲信号TRIGGERi的1个脉冲。例如，如图5所示，当页选择信号PAGE5成为高电平时，输出触发脉冲信号TRIGGER5的1个脉冲。而且，此后，顺序地，从触发脉冲信号TRIGGER3，TRIGGER4，TRIGGER6，TRIGGER7，TRIGGER8，TRIGGER1，TRIGGER2输出1个脉冲。在这个图7B的例子中，脉冲生成电路由倒相器254，256，270，电阻258，MOS晶体管260，262，264构成。

在读出动作前，将复位信号RST输入8个全部的NOR电路252，使这个增量电路16复位。

如果根据本实施形态，则能够得到与第1实施形态相同的效果，进一步，因为最初的地址被指定为什么样的地址是不清楚的，所以读出指定最初地址的地址，此后，能够通过顺次地使地址增加1读出来。此外，能够将上述各实施形态分别组合起来加以实施。

(第3实施形态)

在第3实施形态中，我们讨论在上述各实施形态中，当页读出模式时和成组读出模式时的读出放大器起动信号SAENi的偏移时间ΔtSAEN。

图10是表示在上述各实施形态中的页读出模式中的地址信号ADDRESS，触发脉冲信号TRIGGERi，数据锁存脉冲信号LATCHi和数据读出信号DATA的动作波形的图。图11是表示在成组读出模式中的这些信号的动作波形的图。通过从外部的设定选择这些页读出模式和成组读出模式。

如图10所示，当页读出模式时，将读出放大器起动信号SAENi的偏移时间ΔtSAEN设定为在结束第1页的锁存后，到作为实际输出的输出的时间tP除以页数n的值。即，读出放大器起动信号SAENi的偏移时间ΔtSAEN＝tP/n。

这是因为在输出首次接入的数据后，还没有决定下一次接入哪一页，所以当输出首次接入时，需要读入其它页的数据。

与此相对，当成组读出模式时，如图11所示，读出放大器起动信号SAENi的偏移时间ΔtSAEN可以是在结束首次接入的页的锁存后，到作为实际输出的输出的时间tB。即，读出放大器起动信号SAENi的偏移时间ΔtSAEN＝tB。

这是因为在输出首次接入的数据后，确定了下一次接入哪一页，所以当输出首次接入的数据时，最好读入下一页的数据。

这里，时间tP和tB具有不同的值，页读出模式的输出速度和成组读出模式的输出速度不一定相同，通常，这是因为成组读出模式的时间tB较短。

这样做时，得到时间tB/n＜时间tP/n，成组读出模式时的偏移时间ΔtSAEN变短。为了避免这种情况，例如，可以改变内部时钟频率，当成组读出模式时，最好将偏移时间ΔtSAEN设定为时间tB。因此，在成组读出模式时更能够达到抑制噪声和电压下降等的目的。

此外，本发明不限定于上述实施形态，可以进行种种变形。例如，在上述各实施形态中，在对于每个组不同的定时，起动读出放大器起动信号SAENi，在对于每个组不同的定时，使读出放大器起动信号SAENi无效，但是对于一部分的组，既可以同时起动读出放大器起动信号SAENi，又可以同时使读出放大器起动信号SAENi无效。换句话说，对于多个组中的一部分组，既可以在不同的定时，起动读出放大器起动信号SAENi，又可以同时使读出放大器起动信号SAENi无效。

Claims

1.半导体存储装置，它的特征是它备有

以进行页读出为单位分割成组的多个读出放大器，

通过数据线与上述多个读出放大器连接的多个存储单元。

2.权利要求项1记载的半导体存储装置，其特征是

上述读出放大器控制信号生成电路输出上述读出放大器控制信号，使得对于上述多个读出放大器的每个组，既在不同的定时使读出放大器进行动作，又在不同的定时使读出放大器停止动作。

3.权利要求项2记载的半导体存储装置，其特征是

上述读出放大器控制信号生成电路，最初使与输入的地址信号(ADDRESS)对应的组的读出放大器进行动作，接着，使其它组的读出放大器顺次地进行动作。

4.权利要求项2记载的半导体存储装置，其特征是

从根据上述读出放大器控制信号使上述读出放大器进行动作到使读出放大器停止动作的时间被设定为对与存储单元连接的数据线进行充电、判定通过这条数据线读出的存储单元的数据、锁存该数据所需的时间。

5.权利要求项4记载的半导体存储装置，其特征是

上述读出放大器控制信号生成电路对于上述每个组备有输出上述读出放大器控制信号的读出放大器起动信号生成电路。

6.权利要求项5记载的半导体存储装置，其特征是

上述各个读出放大器起动信号生成电路备有：

根据输入的触发信号(TRIGGER)，生成作为用于对数据线进行充电的信号的数据线充电信号(PREi)的第1生成电路，

根据上述数据线充电信号，生成作为用于通过数据线从存储单元读出数据并判定该数据的信号的读出信号(SENi)的第2生成电路，

根据上述读出信号，生成用于锁存判定后的数据的数据锁存信号(LATCHi)的第3生成电路，和

只在使上述数据线充电信号，上述读出信号和上述数据锁存信号的输出时间重合的时间，起动上述读出放大器控制信号的第4生成电路。

7.权利要求项6记载的半导体存储装置，其特征是

上述读出放大器控制信号生成电路进一步备有：

对输入的地址信号(ADDRESS)进行解码，生成并输出用于将与经过解码的地址信号对应的组的读出放大器最初设定在起动状态的第1组选择信号(PAGEi)的地址解码电路，和

根据上述第1组选择信号，将上述触发信号(TRIGGER)输出到与经过解码的地址信号对应的组的上述读出放大器起动信号生成电路，并且，将上述触发信号顺次地输出到其它组的上述读出放大器起动信号生成电路的增量电路。

8.权利要求项7记载的半导体存储装置，其特征是

上述增量电路通过与内部生成的第1时钟信号同步地进行增量动作，顺次地输出上述触发信号。

9.权利要求项8记载的半导体存储装置，其特征是

上述增量电路通过与上述第1时钟信号(CLK1)和与这个第1时钟信号偏移半个周期的第2时钟信号(CLK2)同步地进行增量动作，在上述第1时钟信号的半个周期处，顺次地输出上述触发信号。

10.权利要求项9记载的半导体存储装置，其特征是

与在来自外部的输入中设定的读出模式相应，变更上述第1时钟信号的时钟频率。