CN1176468C

CN1176468C - 内容可寻址存储器、用于该器件的匹配检测电路及数字***

Info

Publication number: CN1176468C
Application number: CNB011371935A
Authority: CN
Inventors: 弗雷德・J・托勒; 弗雷德·J·托勒; A・威斯托特; 里德·A·威斯托特
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2000-11-20
Filing date: 2001-10-24
Publication date: 2004-11-17
Anticipated expiration: 2021-10-24
Also published as: JP4222751B2; KR20020042757A; US6373738B1; JP2002163891A; KR100479538B1; CN1355537A; SG96256A1; TW536703B

Abstract

一种匹配检测电路和匹配检测方法，用于在内容可寻址存储器中进行低能耗搜索。当匹配线从低电压电平上升到更高的匹配检测电压时，输出HIT。匹配检测电压近似等于N型沟道场效应晶体管(FET)的导通阈值电压，并且通常小于电源电压的一半。本发明公开了在主匹配检测时段的结尾，由精确定时的控制信号切断每个MISS入口中的流通电流的电路和方法。

Description

内容可寻址存储器、用于该器件的匹配检测电路及数字***

技术领域

本发明一般涉及内容可寻址存储器(content addressable memory，CAM)器件，尤其涉及用于CAM的匹配-检测匹配线控制器电路的设计和使用。

背景技术

内容可寻址存储器(CAM)是一种适合于对存储在称为入口的数个位置中的基于列表的数据进行快速(例如，单时钟周期)搜索的器件。

如图1所示，CAM单元101与随机存取存储器(RAM)存储单元的不同之处在于，CAM单元将比较逻辑电路附加到每个存储器单元中，提供了内容可寻址功能。与RAM阵列不同，可以将CAM阵列的字存储位置(即，入口)中的所有数据字同时与存储在比较字(comparand)缓冲器中的搜索字(即，比较字)相比较。这种附加功能通常使每个单元中的部件计数增加了完成比较功能所需的晶体管、或其它部件/电路元件的数目那么多，但是，却将“并行处理”特性附加到CAM存储器阵列中。许多CAM阵列通常包括并行连接并且连接在匹配线与地之间的数个通行晶体管(pass-transistor)(例如，图1A中的PT_j，j＝1、2、......、x)，形成分布式匹配线通行门(Match Line Pass-Gate)。

CAM匹配线通行门是由与匹配线相连接的数个并行通行晶体管或数个并行通行晶体管叠(Pass-Transistor-Stack)组成的分布式通行门。CAM单元可以包括一对在CAM单元内一起完成逻辑XNOR(异或非)比较功能的通行晶体管叠。通行晶体管叠可以包括2个或更多个串行连接在匹配线与地之间的晶体管，形成匹配线通行门的一条支路。匹配线通行门的每条支路可以包括NFET(N型场效应晶体管)或PFET(P型场效应晶体管)或这些类型场效应晶体管(FET)的组合。

正如图1所示的，在大多数现有技术的CAM电路中，匹配线起电容器的作用，该电容器具有电容(C_ML)，在每次搜索之前被预充电(例如，通过预充电晶体管T_PC)到逻辑高电压(例如，Vdd)，并且，每条匹配线上的可观察事件将是MISS(失配，逻辑上与也称为HIT(命中)的MATCH(匹配)相反)，它将使匹配线电压从预充电高电压通过匹配线通行门下降(通过放电逐步接近接地电压)到低电压。

在MATCH入口的情况中，MATCH入口的匹配线通行门(即，包括与匹配线并联连接的所有通行晶体管叠)将保持OFF(关闭)状态(即，不导通)。因此，在现有技术的MISS-检测CAM电路(例如，图1中的102)中，MATCH入口的预充电匹配线将保持高。这样，在现有技术中，匹配-感测硬件的设计者就面临着检测到匹配线电压没有变化的问题，这包括来自规定可靠的选通协议和检测激活可靠的MATCH或HIT输出信号所需的裕量等方面的挑战。

在现有技术的匹配线***中，随着可存储在每个入口中的二进制字的尺寸(即，宽度X)增大，每条匹配线的电容量通常也成比例地增加。由于电容器(例如，匹配线)放完电所消耗的能量(E_CAP)等于1/2CV_cap ²，此处，C是电容量，V_cap是施加在电容器两端的电压，利用这种匹配线***对每个MISS每搜索一次所消耗的能量(例如，E_MISS＝E_CAP)可以随着可存储在CAM入口中的字的尺寸(X)增大而几乎成比例地增加。另外，大多数现有技术的CAM电路所消耗的能量与搜索频率成正比，因此，在现有技术的MISS-检测CAM电路(例如，图1a的102)工作期间消耗的功率和生成的热量通常随着搜索频率增大而增加。

尽管在现有技术中作了一些尝试，例如，通过减小匹配线电容C_ML，或通过防止匹配线完全释放掉整个预充电电压(例如，V_cap)，使每次搜索中取决于每个失配事件的能量损失降到最低，但是，这些方法通常仍然不能防止在每个MISS中消耗的能量随着每个入口中字的尺寸(即，宽度X)增大和随着搜索次数增加而成比例增加。

颁发给Yoshiaki的1999年度日本专利第JP11073783号公开了一种不同的方法，即，匹配-事件检测方法，其中，在公开的CAM中每条匹配线被预充电成低电平(例如，等于或接近地电压)，只有当与匹配线相联系的整个入口中的所有位发生MATCH时，才升到高于匹配检测电压(V_MD)。Yoshiaki专利讲述了只由匹配线电压(V_ML)直接驱动的CMOS(互补型金属氧化物半导体)倒相器19(假设包括叠加在NFET晶体管上的PFET晶体管)要用于检测MATCH入口的匹配线上MATCH-事件的发生，并且，当CMOS倒相器19响应于升到或高于匹配检测电压(V_MD)的匹配线电压(V_ML)而发生切换时，从CMOS倒相器19输出HIT信号。因此，Yoshiaki的匹配检测电压(V_MD)不能低于CMOS倒相器19的CMOS倒相器切换电压(V_CMOSIS)，为了可靠地寄存HIT，它可以等于或超过电源电压的一半(V_CC/2)。Yoshiaki的匹配-事件-检测电路和方法在MATCH-事件之后的额外时间间隔内消耗能量(例如，通过流过所有MISS入口的流通电流来消耗能量)。

内部网(Intranet)和因特网(Internet)的迅速发展和越来越快的速度正推动着对更大、更快、更节能CAM电路的需求。现有技术的大CAM存储器阵列在进行搜索操作期间能消耗掉数瓦特(watt)的功率。随着CAM阵列的长度N和入口宽度X不断增大，和搜索变得越来越频繁，对降低在CAM搜索操作期间消耗的功率的需要也日益迫切。

发明内容

在设计CAM的过程中，最好是，当进行搜索时，CAM使用尽可能小的能量，和当将MATCH-字存储在CAM的入口中时，每次搜索生成可靠的可检测MATCH/HIT事件。因此，本发明除提供其它内容外，还提供了用于搜索内容可寻址存储器的改进的匹配-检测电路和匹配-检测方法。本发明的一个实施例在提供优越于现有技术的低能耗和其它优点的同时，还提供了能够支持许多已知CAM存储单元电路布局技术(例如，二进制/三进制/全局掩模CAM单元、SRAM/DRAM(静态随机存取存储器/动态随机存取存储器)CAM单元、NFET/PFET CAM单元)的匹配检测电路和操作方法。

本发明的CAM***通过将CAM存储器中的所有入口同时与外部提供的“比较字”相比较，来实现它的搜索行为。存储在CAM阵列的入口中并与比较字“相匹配”的字导致匹配线上的电压变高，因此，HIT线电压(V_HL)升高到逻辑高电压电平，而所有存储的字即使有一位与比较字的相应位失配(即，不匹配)，也会导致匹配线电压变低(假)(并且HIT线电压(V_HL)停留在低状态)。本发明的匹配检测电压(V_MD)是匹配线上前述“高匹配线电压电平”的低限。本发明实施例的匹配检测电压(V_MD)通常小于电源电压的一半(即，小于Vcc/2)。

每个MISS入口中的流通电流在匹配检测时段结束时，和在MATCH入口被检测到或是能可靠检测之后相对短时后，被确定时的控制信号完全切断。本发明公开了用于生成特别定时的控制信号以切断MISS入口的流通电流的电路。

因此，本发明的第一方面提供了一种内容可寻址存储器(CAM)器件，该内容可寻址存储器(CAM)器件包括：一个入口，该入口包括数个CAM单元，每个CAM单元与数条匹配线通行门支路的一条支路相耦合，和一条匹配线，该匹配线存在匹配线电压，并与匹配线通行门耦合，以便当匹配线通行门的任何一条支路导通时，匹配线被耦合到低电压电平；该内容可寻址存储器(CAM)器件还包括匹配检测电路，该匹配检测电路包括与匹配线耦合、适合于检测MATCH入口的场效应晶体管(FET)，其中MATCH入口的特征在于，在匹配检测时段内，匹配线电压从低电压电压电平升到匹配检测电压。

本发明的第二方面提供了一种用于CAM入口的改进的匹配检测电路，该改进的匹配检测电路包括场效应晶体管(FET)，该场效应晶体管(FET)的栅极与匹配线耦合，并且该FET适用于当匹配线上的电压升高到FET的导通阈值电压时，将浮置(FLOAT)在高电压上的节点向下拉到低电压。

本发明的第三方面提供了一种诸如计算机、或网络路由器之类的数字***，该数字***包括数字处理器，与CAM阵列可操作地连接；和CAM阵列，含有如本发明前述方面那样，包括FET的匹配检测电路。

附图说明

下面结合附图描述本发明的示范性实施例，在附图中，相同的标号表示相同的元件，并且：

图1描绘了含有单个通行晶体管的内容可寻址存储器(CAM)器件的电路图，该单个通行晶体管与数个其它这样的CAM耦合，并通过匹配线与现有技术的MISS-检测电路耦合；

图2A描绘了根据本发明实施例的本发明的匹配线控制器，它与匹配线耦合，并与2-Hi NFET XNOR比较器耦合；

图2B描绘了根据本发明实施例的CAM阵列，它包括数个入口和与数个本发明的匹配线控制器耦合的数条匹配线；

图3A描绘了本发明的匹配线控制器的一个实施例的时序图，它描绘了控制信号与MATCH、MISS和HIT输出的示范性时序关系；

图3B描绘了本发明的匹配线控制器的一个实施例的定时图，它描绘了示范性控制信号、MATCH、MISS和HIT输出定时；

图3Ci描绘了受本发明的匹配线控制器的一个实施例控制的、在对MATCH入口进行CAM搜索期间匹配线电压和电流幅度的图形；

图3Cii描绘了受本发明的匹配线控制器的一个实施例控制的、在对MISS入口进行CAM搜索期间匹配线电压和电流幅度的图形；

图4A描绘了根据本发明实施例的本发明的定时控制信号生成电路的电路图，它包括虚拟(Dummy)匹配线控制器，并与数个本发明的匹配线控制器耦合；

图4B描绘了根据本发明实施例的另一种可替换定时控制信号生成电路的电路图，它包括用于控制数个本发明的匹配线控制器的NAND(与非)门和缓冲-延迟线；

图4C描绘了由根据本发明实施例的、用于控制数个本发明的匹配线控制器的、图4B和图4D所示的定时控制信号生成电路生成的定时控制信号的时序图；

图4D描绘了根据本发明实施例的另一种可替换定时控制信号生成电路的电路图，它包括用于控制数个本发明的匹配线控制器的NAND门和DUMMY MATCH LINE(虚拟匹配线)；

图4E描绘了根据本发明实施例，图4D所示的定时控制信号生成电路与数个本发明的匹配线控制器耦合的电路图；

图5描绘了图2A的本发明的匹配线控制器的另一个可替换实施例的电路图，其中，本发明的PRE-MATCH LINE(前匹配线)电路启动CAM入口的POST-MATCH LINE(后匹配线)部分的CAM搜索；和

图6描绘了包括根据本发明实施例进行操作的CAM阵列的代表性数字***。

具体实施方式

本发明除提供其它内容外，还提供了用于检测内容可寻址存储器阵列中的MATCH入口的、包括改进的匹配检测电路的匹配线控制器。如图2B所示，存储N个数据字(即，含有N个“入口”)的CAM阵列221拥有N条匹配线(例如，ML₀、ML₁、ML₂、......、ML_N-1，其中，N＝Y×L，Y是代表每个匹配线控制器电路控制的入口数的整数，L是代表每个CAM阵列的匹配线控制器电路数的整数)，每个入口使用一条匹配线，每个入口在CAM内含有唯一的n-位(n＝BASE2LogN)地址。在本发明的实施例中，如图2A所示，每个入口和匹配线组合在一起与包括匹配检测电路210的匹配线控制器MLC耦合。

图2A描绘了本发明的匹配线控制器(MIC)的实施例，它包括与匹配线耦合的改进的匹配检测电路210，匹配线与示范性(例如，三进制)CAM单元201耦合。CAM单元201包括两个二进制存储元件(例如，存储器存储单元CELLC和CELLT)，并具有在两个NFET晶体管叠(T0-T2和T4-T6)中实现的XNOR功能。在CAM搜索操作之前，控制信号MATCHDETECTION-ENABLE-NOT(MEN_)处在高电平，从而将MATCH LINE(匹配线)预充电成低电平。控制信号MEN_的这个预搜索(即，初始)高电平状态也将FLOAT预充电成高电平，因此，在CAM搜索之前，HIT是低电平(即，NO-HIT)。在CAM搜索操作期间，这发生在控制信号MEN_是低电平的匹配-检测周期内，与MATCH入口耦合的匹配线控制器的匹配检测电路210将检测匹配情况，只有在那个时候HIT才进入逻辑高(即，真)电压电平。输入到匹配线控制器的控制信号MEN_可以由图2B、4A、4B、4D和4E所示的本发明的定时控制信号生成电路生成。

作为图2B所示更大电路的元件，从更宽的范围上可以更好地理解图2A所示的本发明的匹配-检测匹配线控制器(MLC)的功能。图2B描绘了本发明的匹配线控制器(MLC)连同含有CAM控制器224的CAM阵列221的示范性配置，CAM控制器224可以包含定时控制信号生成电路(即，定时控制器226)，用于生成MEN_控制信号，和向本发明的匹配线控制器MLC施加(asserting)MEN_控制信号。定时控制器226的输出传输到Y个匹配线控制器MLC₀至MLC_Y-1的每一个，其中的每一个都包含匹配检测电路210，用于根据本发明的方法，检测存储在CAM阵列221的Y个入口中MATCH字。匹配线控制器MLC₀至MLC_Y-1分别与匹配线ML₀至ML_Y-1相连接，结构上彼此相同，并且可以一起称为MLC。对于匹配线控制器MLC₀至MLC_Y-1的每一个，当要进行CAM搜索操作时，输入由定时控制器(例如，226)生成的定时控制信号MEN_。垂直的每列CAM单元含有与比较字缓冲器228耦合的一对差分搜索线的输入端(例如，SL0和它的配对SL0_)。水平的每个CAM入口与匹配线(例如，ML₀)耦合，匹配线又与匹配线控制器耦合，如图2A和2B所示。“字线”输入端可以与每个入口的所有存储器单元耦合，BIT LINE(位线)可以与入口的每个单元耦合，支持将数据写入入口的每个存储器单元中。

如图2B所示，数(即，Y)个匹配线控制器MLC₀-MLC_Y-1中每一个的输出端的每一个可以连接到地址输出电路(AOC)。地址输出电路(AOC)连接到每个MLC的输出端，以便可以锁存“HIT”高电平信号，“HIT”高电平信号可以从其中CAM搜索操作检测MATCH入口的匹配线控制器MLC₀至MLC_Y-1的一个或多个中输出。可以利用HIT信号作为输入到置位/复位(set/reset)锁存器的SET(置位)信号将HIT信号锁存在高电平上。当MLC的匹配检测电路210检测到存储在CAM入口中的数据字与存储在比较字缓冲器228中的比较字相同(即，匹配)时，MLC输出逻辑高电平“HIT”信号。然后，AOC输出相匹配的CAM单元入口的地址作为匹配地址MATCH-ADDRESS。

CAM搜索在匹配-检测周期内进行。匹配检测时段从输入到MLC的控制信号MEN_降到低电平时开始。假设在可靠的HIT可以在匹配检测时段内输出之前，要搜索的数据已经存储在CAM阵列221的数个入口的每个内容可寻址存储器(CAM)单元201中，并且比较字已经存储在比较字缓冲器228中，以便在匹配检测时段内施加2X条差分搜索线(例如，SL0、SL0、SL1、SL1、SL2、SL2_、......、SLx、SLx_，其中，x＝X-1)。匹配检测时段在控制信号MEN_从它的低(搜索-启动)电压(即，逻辑低电压)返回到初始(预搜索)高电压时结束。匹配检测时段从开始到结束之间的最佳时间长度(t₂)在本公开文本的其它段落中讨论。

再参照图2A所示的本发明的匹配线控制器的实施例，MEN_线上初始(预搜索)逻辑高电压代表两个堆叠的晶体管PFET T1和NFET T8的栅极上和倒相器I1的输入端上的逻辑高电压，从而使PFET T1初始化成OFF(即，非导通)，使NFET T8初始化成ON(即，导通)，并使上拉(pull-up)晶体管T3初始化成ON，而T10被初始化成OFF(由于T8是ON，致使匹配线的预充电电压为低电平)。倒相器I1可以由堆叠的NFET-PFET对形成，或者，可由本领域普通技术人员熟知的任何其它等效倒相电路形成。另一种可替换形式是，在一个可替换的实施例中可以去掉倒相器I1(例如，通过把T3用作NFET，如果电源电压(V_CC)作为源极-基片电压的函数，高到足以补偿NFET T3的较大的有效切换阈值电压(V_T)，那么，将可靠地运行)。图2A所示的包括PFETT3的电路在用低至1.0伏特(V)的电源电压(V_CC)进行模拟时，都能可靠地运行。

每个CAM入口的导电匹配线都具有固有电容C_ML，并与堆叠的控制晶体管(即，上拉晶体管T1和下拉晶体管T8)中的每一个相连接，并且与匹配线上分布的通行门的数个支路(例如，通行晶体管叠T0-T2和通行晶体管叠T4-T6)相连接。匹配线通行门在匹配检测时段内起逻辑NOR(或非)门作用，致使匹配线通行门(NOR门)导通，从而，即使匹配线通行门只有一条支路导通(ON)，譬如，当存储在CAM入口中的字与比较字失配时，也能使匹配线(有效的NOR门输出端)保持在逻辑低电压电平上(表示MISS，或NON-MATCH)。CAM入口中每个XNOR门(例如，XNOR1)(例如，示范性CAM单元201的T0-T2和T4-T6)的和每个CAM单元的每条支路起匹配线通行门(即，NOR门)的一条支路的作用。

如前所述，在搜索之前(即，在其中MEN_是低电平的匹配检测时段之前)，MATCH LINE通过NFET T8被预充电成(即，被下拉到)低电压电平(例如，接地电压)，而PFET T1处在OFF状态(MISS入口的匹配线也可以在搜索之前，通过匹配线通行门的一条或多条支路下拉到逻辑低电压，这是因为没有必要把搜索线预充电成低电平)。因为MATCH LINE与NFET晶体管T10的栅极耦合，所以在搜索之前，MATCH LINE上的初始低电压电平使T10成为非导通(OFF)。同时，在搜索之前，倒相器I1的输出在PFET T3的栅极施加低电压电平，从而使T3导通(即，ON)。T3是ON(即，导通)和T10是OFF(即，非导通)的初始组合预充电FLOAT节点，将其初始化成逻辑高电压电平，它又使倒相器I2(它有与FLOAT节点相连接的输入端)的输出成为逻辑低电压，这在匹配检测时段之前，通过施加在HIT线上的低电压电平，表明逻辑HIT真条件不存在(即，HIT＝FALSE)。值得注意的是，FLOAT线存在有限电容，致使如果在建立初始高电压预充电条件之后，T3转到OFF(同时，T10仍保持OFF)，那么，FLOAT线上的高预充电电压将继续保持，和与之耦合的倒相器I2的输出将继续保持，通过施加在HIT线上的低电平，表明逻辑HIT真条件不存在。

假设在匹配检测时段的开始和期间，匹配线的入口的存储器单元(例如，CELLT和CELLC)和搜索线(例如，SLC、SLT)被适当地加电，并且是静态的，以启动可靠的搜索，致使通行门(例如，XNOR晶体管叠)的每条支路要么是导通的(ON)，要么是非导通的(OFF)，这只取决于存储在存储器单元中的数据位的逻辑值和搜索线上所代表的比较字位的逻辑值。

如果入口包含一个与搜索数据(即，比较字)相比较的匹配，那么，在与匹配线并联的CAM单元中没有一个通行晶体管叠(例如，XNOR1 NFET叠)将处在ON状态(即，导通)，在匹配检测时段期间流入匹配线的电流将上拉MATCH LINE电压(V_ML)。最后，匹配线电压(V_ML)将超过NFET T10的阈值电压(V_T)，和NFET T10将开始导通。FLOAT将通过NFET T10放电，成为低电平，并且随着倒相器I2使FLOAT的下降电压倒相，MLC的HIT输出将上升为真状态(即，高逻辑电压)。如果CAM入口包含一个与搜索数据(即，比较字)相比较的失配，那么，在与匹配线并联的CAM单元中至少有一个通行晶体管叠(例如，XNOR1 NFET叠)将处在ON状态(例如，T0-T2或T4-T6)，匹配线电压通过至少一个通行晶体管叠保持在低电平上。

在匹配检测时段的开始，控制信号电压MEN_从初始高电压电平下降到搜索启动的低电压电平，并在匹配检测时段期间保持在低电平上。当MEN_线上的电压在搜索开始从高电平下降到低电平时，晶体管T1和T8的栅极被下拉到低电平，从而，使PFET T1变成ON(即，导通)，和使NFET T8变成OFF(即，非导通)，致使MATCH LINE电连接到电源电压上，电流将经过T1流入已经被预充电成低电压电平的MATCH LINE。几乎与电流开始经过T1流入MATCH LINE的同时，FLOAT节点上拉晶体管PFETT3变成OFF(即，非导通)，在图2A的所示的电路中，这是因为倒相器I1已经使现在施加在MEN_线上的低电压搜索启动控制信号倒相，并且，与T3的栅极耦合的短线的小电容不会明显延迟T3(OFF)的切换。但是，即使在使匹配线通行门的所有支路都变成成OFF的入口中存在一个MATCH，FLOAT节点下拉晶体管NFET T10也不立刻变成ON(即，不在匹配检测时段的开始)，因为匹配线的电容C_ML非常大。如果入口是MISS，那么，匹配线通行门的至少一条支路将导通，因此使匹配线保持在逻辑低电压电平上(接近或低于电平渐近线)。因此，在每个匹配检测时段开始的有限时间间隔内，晶体管T3和T10两者都将是OFF(非导通)，FLOAT节点将作为小电容器浮置在初始的预充电逻辑高电压上，并且与之耦合的倒相器I2的HIT输出将继续保持，以表示HIT(即，逻辑低电压)不存在。FLOAT节点在匹配检测时段内的初始逻辑高电压浮置状态有助于NFET晶体管T10利用小于电源电压一半的匹配检测电压检测匹配线上的MATCH事件，消除了现有技术中应用为MATCH事件检测提供的堆叠的NFET-PFET倒相器存在的缺陷。

因为作为只有一个晶体管(即，NFET T10)从OFF过渡到ON的结果，MATCH入口可以由本发明的电路检测到(并作为HIT输出)，所以那个晶体管的固有阈值电压(V_T)是本发明的匹配检测电压(V_MD)的低限。在依赖于CMOS倒相器(包括与PFET串联地叠加的NFET)检测MATCH事件的现有技术电路中，其中匹配检测电压的低限大约是电源电压与地线之间的中间电压，它可以比NFET的导通阈值电压V_T高许多倍。因此，本发明可以检测MATCH入口，并且比现有技术更快地切断MISS入口的匹配线中的流通电流，从而缩短所需的最小匹配检测时段，并且降低在每次CAM搜索操作期间通过每个MISS入口的流通电流消耗的能量。

在本发明的实施例中，MATCH和MISS入口中的匹配线电流(I_ML)的定时、极性和相对幅度分别显示在图3Ci和3Cii中。如图3Ci和3Cii所示，本发明提供了控制信号，该控制信号适用于在匹配检测时段的开头启动匹配检测电路，并且还适用于在匹配检测时段的结尾切断MISS入口中的匹配线流通电流(I_ML)。

在匹配检测时段期间，匹配线电流(I_ML)通过MATCH和MISS入口二者中的弱上拉晶体管T1。在匹配检测时段的开始部分，MATCH和MISS入口的匹配线电流(I_ML)几乎相同。此后，在匹配检测时段期间，因为匹配线被当作电容器充电，所以MATCH入口的匹配线电流(I_ML)作为匹配线电压(V_ML)的函数，随着匹配线电压(V_ML)的升高而减小。此后，MISS入口的匹配线电流(I_ML)将被整平(level-off)，并在匹配检测时段期间继续保持在由电源电压除以I_ML电流通路的总电阻值所确定的幅度渐近线附近。I_ML电流通路的总电阻值包括晶体管T1的导通阻值和匹配线通行门的导通阻值(例如，与匹配线耦合的CAM单元的XNOR门的导通并联电阻支路的导通阻值，其支路包括通行晶体管叠)。

如果一旦MATCH入口的匹配线电压已经肯定拥有足以提升和放电FLOAT的时间(即，V_ML等于或大于NFET T10的V_T)，T1就变成OFF，使HIT上升为真状态(即，逻辑高电压)和被锁存，那么，每条MISS匹配线所消耗的流通电流(I_ML)的总量(即，电荷)最小。因此，通过使匹配检测时段的长度最短，可以使每次搜索期间的能量消耗最小。(于是，可以选择晶体管T10的宽度和长度，使T10的导通阻值最小，使FLOAT高速放电，从而达到较短的匹配检测时段，它又进一步降低了CAM每次搜索操作的功率消耗。也可以把晶体管T10选得比技术基本原则所允许的最小器件更宽一些和更长一些，使由于光电效应、搀杂失配等原因引起的标准偏差的影响最小。)

在电源电压(例如，Vdd)与地线之间形成分压器网络(包括T1和包括与匹配线耦合的数个通行晶体管叠的至少一个)。因此，MISS入口的匹配线上的电压可以只升高到通过分压器下部的阻值(即，耦合在匹配线与地线之间的一个或多个通行晶体管叠(例如XNOR1中的NFET叠)的导通阻值)除以分压器上部的阻值(例如，T1的阻值)所得的比率而调节的最大渐近电平附近。理想的情况是，MISS入口的最大渐近电平低于匹配检测电路210的NFET T10的切换阈值电压(V_T)。但是，这样的条件对本发明所有实施例的有效操作是不必要的，因为MATCH入口本来就比MISS入口使匹配线电压(V_ML)上升得更快(因此，使V_ML更快地到达T10的切换阈值电压)。

图3A描绘了本发明实施例中，MATCH和MISS入口中的示范性时序关系和V_ML的上升时间。如图3A所示，当匹配检测时段开始时，MATCH和MISS入口二者的匹配线电压V_ML一开始都上升。但是，MATCH入口的V_ML上升得更快，并且在MISS入口的V_ML到达它的渐近电平之前，通常能到达V_T。因此，在MISS入口的V_ML到达它的渐近电平之前，可靠的高电平HIT输出可以由MLC来施加，并且由AOC或其它电路锁存在高电平上。这样，如果MISS入口的V_ML渐近电平偶而超过V_T，那么，匹配检测时段可以在MISS入口的V_ML到达V_T之前终止。当然，如果MISS入口的V_ML渐近电平是小于V_T的安全容限，那么，可以延长匹配检测时段，而不会有任何MISS入口生成(假)HIT输出的可能性。(但是，如前所述，使匹配检测时段最短可以节省能量。)

图3B描绘了本发明实施例中，MATCH和MISS入口中HIT输出与V_ML的上升之间的示范性时序关系，其中使匹配检测时段最短，以便实际上，匹配检测时段在高电平HIT输出被可靠施加并锁存在高电平上之后立即就终止。匹配检测时段只需要长到足以使存储在与匹配线耦合的CAM入口中的匹配得到可靠检测，和被报告为逻辑真HIT信号(例如，MLC的HIT输出端上的逻辑高电压)就行了，逻辑真HIT信号可以被锁存在高电平上。当中间的FLOAT节点降到CMOS倒相器I2的CMOS倒相器切换电压(V_CMOSIS)以下时，HIT输出信号首先被施加为高电平。因为一旦MATCH入口的V_ML上升到晶体管T10的V_T(即，在MATCH入口的V_ML上升到V_CC/2之前，和在MATCH入口的V_ML上升到V_T之前)，FLOAT节点电压就开始往低电平下降，所以，在任何入口的V_ML到达V_CC/2之前，高电平HIT输出都可以被可靠施加并锁存在高电平上(并且可以终止匹配检测时段)。产生图3B所示定时信号的、使本发明具体化的电路的电源电压(V_CC)是1.0伏特，这是1.2伏特额定电源电压的“最差情况”。

正如图3B中时间-电压关系信息所示的，本发明的实施例：即使匹配线电压从没有上升到电源电压的一半，也可以检测MATCH入口；可以在匹配线电压上升到场效应晶体管(例如，NFET T10)的导通阈值电压时，检测MATCH入口；当匹配线电压(V_ML)大于场效应晶体管(例如，NFET T10)的导通阈值电压并且小于电源电压的一半时，可以输出HIT信号；可以在匹配线电压(V_ML)处在FET(例如，NFET T10)的导通阈值电压的约100％(例如，0.3伏特)到约166％(例如，0.5伏特)之间时，输出HIT信号；可以在匹配检测时段内，进行CAM搜索，该匹配检测时段小于MATCH入口的匹配线电压从低电压电平上升到电源电压的一半所花费的固有时间间隔的二倍；可以在匹配检测时段内，进行CAM搜索，该匹配检测时段小于MATCH入口的匹配线电压从低电压电平上升到约等于电源电压的90％的高电压电平所花费的固有时间间隔(即，如果控制信号MEN_还没有上升到高电平，则可以通过将MATCH入口在匹配检测时段内的上升V_ML的前斜坡线外推到它与表示0.9伏特的水平线相交的那一点，从而，在V_ML达到0.9伏特之前，终止匹配检测时段，这样就可以实现这种情况)；可以在匹配检测时段内，进行CAM搜索，该匹配检测时段小于MATCH入口的匹配线电压从低电压电平上升到约等于电源电压的90％(根据前面的外推，这是显然的)的高电压电平所花费的固有时间间隔的四倍；可以在匹配检测时段内，进行CAM搜索，该匹配检测时段不大于MATCH入口的匹配线电压从低电压电平上升到约等于FET的导通阈值电压的166％的电压电平所花费的固有时间间隔(例如，让图3B所示的示范性匹配检测时段在MATCH入口的V_ML花时间达到约等于166％V_T的0.5伏特之前)终止；可以在匹配检测时段内，进行CAM搜索，该匹配检测时段不大于MATCH入口的匹配线电压从低电压电平上升到约等于FET的导通阈值电压的120％的电压电平所花费的固有时间间隔(一旦MATCH入口的V_ML达到V_T，FLOAT就开始放电这一事实，和只与少数几个(例如，4个)CAM入口的匹配线存在足够小的电容，使FLOAT迅速下降这种可能性，表明了这种能力)；可以在匹配检测时段终止时，终止MISS入口中的能量消耗，该匹配检测时段不大于将HIT输出锁存在高电平上所花费的固有时间间隔；可以在匹配检测时段内，进行CAM搜索，该匹配检测时段小于MISS入口的匹配线电压从低电压电平上升到FET的导通阈值电压所花费的固有时间间隔(例如，如图3B所示，匹配检测时段在MISS入口的V_ML上升到小于V_T的渐近线之前终止，这将发生在V_ML上升到比V_T高之前)。

如图3B所示，最小匹配检测时段的结尾基本上可以与中间节点FLOAT上的电压下降到低电平相一致。因此，匹配检测时段的持续时间可以通过提高FLOAT节点从高电平过渡到低电平的速度来缩短。

因为MATCH入口的匹配线的非常大的电容通过T1的导通阻值来充电，所以中间节点FLOAT上的电压从高电平过渡到低电平相对较慢。因此，匹配检测时段可以通过降低匹配线的电容值，和/或通过降低T1的导通阻值得到进一步缩短(和搜索次数增加了)。(正如下面所讨论的，匹配线电容值的有效降低，和匹配检测时段的缩短，可以通过提供这样的电路来实现，这种电路检测与PRE-MATCHLINE(预-匹配线)耦合的入口中有限个数的预选CAM单元中的匹配，只有在此之后才搜索与POST-MATCHLINE(后-匹配线)耦合的入口的其余CAM单元。)降低T1的导通阻值往往会减小MISS匹配线上渐近电平与晶体管T10的V_T之间的安全容限。因此，T1的导通阻值要根据CAM电路设计人员是需要安全容限，还是需要CAM搜索操作所需的高速度的平衡考虑来选择。如图3B所示，V_ML的渐近电平可以固定在比晶体管T10的最小V_T低的安全容限上，使得渐近线电压电平等于V_T减去“安全容限”。

在给定MISS入口中，匹配线电压(V_ML)的实际渐近电平随着有多少与比较字相比失配的位而变化。在给定MISS入口中失配的位越多，那条匹配线电压在此搜索时段内的渐近电平就越低。因此，将匹配与失配区分开的“最差情况”可能是MISS入口使匹配线电压(V_ML)上升到最接近NFET T10的阈值电压(V_T)的渐近电平。这种“最差情况”与入口中的单一位失配同时发生。因此，假设分压器下部的阻值受到对匹配线通行门(例如，XNOR门)的逻辑和性能要求的约束，通过选择分压器上部的阻值(例如，上拉PFET T1的导通阻值)，设置用于MISS入口的最大渐近匹配线电压电平。

可以这样选择弱上拉T1的尺寸，使得在单一位失配的最差情况中，MATCH线的渐近值接近或低于NFET T10的阈值电压(V_T)。可以通过MATCH线的金属阻值，利用保持住MATCH线的、单一位失配的单元叠(例如，T0-T2或T4+T6)，进行模仿T1导通的DC模拟，确定T1的尺寸。其目的是通过在匹配检测时段内，保持MATCH线的电平低于匹配检测电压(例如，NFETT10的导通阈值电压(V_T)减去某个安全容限)，防止T10使MISS入口的FLOAT导通和放电。上拉晶体管T1可以设计得比技术基本原则所允许的最小器件更宽一些和更长一些，使由于光电效应、搀杂失配等原因引起的标准偏差的影响最小。

当适当选择晶体管T1的尺寸时，在匹配检测时段内，MISS入口的匹配线电压不能上升到超过NFET T10的阈值电压，并且FLOAT不能放电，因此，在MISS入口的情况中，HIT将停留在低电平状态。但是，即使匹配线电压的最大渐近值超过NFET T10的阈值电压(V_T)，本发明的实施例也仍然能够可靠地将MATCH入口与MISS入口区分开，这是因为MATCH入口的匹配线上升得比MISS入口快，并且，定时控制信号(MEN_)可以使匹配检测时段终止在MISS入口持续足够长时间从匹配线电压上升到匹配检测电压(例如，NFETT10的V_T)之前。因此，如果将电路元件参数和定时信号设计得使MISS入口的匹配线电压在匹配检测时段内不会升高到匹配检测电压(例如，V_T)，那么，该电路将会可靠地工作。MATCH入口的匹配线的上升时间是匹配线电容(C_ML)和匹配线电流(I_ML)的函数，而匹配线电流(I_ML)又是上拉晶体管PFETT1的导通阻值的函数。因此，本发明的电路的性能可以通过降低匹配线电容、和通过优化上拉晶体管PFET T1的导通阻值得到优化。

为了控制匹配线控制器的定时，包括上拉晶体管T1的切断定时，提供了定时控制信号生成电路(例如，226)，以最佳地限制匹配检测时段的持续时间。本发明的定时控制信号生成电路的数个实施例在可以与虚拟匹配线控制器耦合的虚拟匹配线上使用了模仿MATCH入口的虚拟CAM入口电路，虚拟匹配线控制器生成虚拟HIT信号，以定义匹配检测时段的结尾。

定时控制信号生成电路

定时控制信号MEN_输入到Y(此处，Y是正整数)个匹配线控制器MLC₀至MLC_Y-1(因为这些匹配线控制器的工作原理是相同的，所以以后称它们为匹配线控制器MLC)。CAM控制器224可以包含生成搜索启动控制信号Matchline Enable-Not(MEN_)的电路(例如，226)，并将信号MEN_输出到Y个匹配线控制器MLC的每一个。

定时控制信号生成电路(例如，图4A所示的401、图4B所示的411、和图4D和4E所示的226)生成精确定时的控制信号MEN_，控制匹配线控制器(MLC)的操作。定时控制信号MEN_可以分别由图4B和4D所示的电路411或226从***时钟CLOCK(含有长于MEN_的占空周期)中产生出来。另一种可替代形式是，定时控制信号MEN可以由图4A的电路401从脉冲化GO信号(含有短于MEN_的占空周期)中产生出来。生成定时控制信号MEN_的信号生成电路(例如，图4A、4B或4D所示)可以与CAM控制器224分开，和/或可以复制和分布在CAM集成电路上，或者，把集中生成的MEN_信号缓存起来，并且散开(fanned out)，以便将局部生成的、强和/或低坡度的MEN_信号提供给大型CAM阵列电路中，数量非常大(例如，Y乘以L等于N，其中L是大于1的整数)的匹配线控制器中的每组Y个匹配线控制器。

图4B所示的控制信号生成电路411由其输入端上的***时钟信号CLOCK驱动，NAND门NAND1输出定时控制信号Match-LineEnable-Not(MEN_)。图4B所示的电路的操作进一步显示在图4C所示的时序图中。如图4C所示，由图4B所示的电路从时钟信号中产生的控制信号MEN_在时钟信号CLOCK从高电平过渡到低电平之后(时间间隔t₁之后)落入逻辑低电平，但与以后的时钟信号转换无关是的，在MEN落入逻辑低电平之后过了有限时间间隔(t₂)又返回到高电平。时间间隔t₁是经过倒相器I11的传播延迟。时间间隔t2是串联的i(i是大于1的奇整数)个倒相器(例如，倒相器I12-I13-I14)的传播延迟总和。由t2表示的时间间隔实际上是利用由处在低电平的MEN_启动的匹配线控制器进行CAM搜索的匹配检测时段。因此，根据本发明的实施例，多个倒相器(例如，I12-I13-I14)的传播延迟时间和/或这些倒相器的数量应该由电路设计人员来选择，以保证匹配检测时段的最佳持续时间：长到足以可靠地检测MATCH入口和输出可锁存HIT信号，和短到足以降低MISS入口中不必要的流通电流。

倒相器(例如，I11)可以可选地包括在图4B所示的电路411中，以引入传播延迟(t1)和向信号生成电路411的下级提供倒相的CLOCK信号。倒相时钟信号(从倒相器I11输出)被分成两支，一支直接连接到一系列倒相器(例如，I12、I13、I14)的输入端，另一支连接到NAND门NAND1的两个输入端之一。一系列倒相器(例如，I12、I13、I14)的最后一个倒相器(例如，I14)的输出端连接到NAND门NAND1的两个输入端的另一个。信号生成电路411在匹配检测时段内输出低电平(搜索启动)定时控制信号MEN，匹配检测时段的持续时间大约等于CLOCK信号的每个周期内该系列倒相器(例如，I12、I13、I14)的传播延迟时间t₂，从而能够以***时钟频率同步地进行CAM搜索。因此，在每次搜索之前，定时控制信号MEN_处在高电平上，直到倒相器I11(图4B)在时钟信号CLOCK从高电平过渡到低电平之后经过了传播延迟时间t₁为止，接着，MEN_进入低电平(搜索启动)，此后，在匹配检测时段t₂内一直停留在低电平上，匹配检测时段t₂大约等于该系列倒相器(例如，I12、I13、I14)的传播时间。

图4C还描绘了控制信号MEN_与在MISS和MATCH搜索结果的情况下匹配线控制器的HIT线上的输出之间的示范性时序关系。如图4C所示，在MATCH搜索结果的情况下输出的高电平(即，真)HIT信号通常首先在匹配检测时段内被施加，并且，如果被锁存，那么在匹配检测时段终止之后，可以继续被施加。匹配检测时段可以延长，以保证被施加的MLC的HIT(真)输出长到足以被锁存。HIT输出信号可以由本领域普通技术人员熟知的电路锁存在高电平上远远超过匹配检测时段的终尾。

输入到图4B、4C、4D和4E所述的控制信号生成电路的CLOCK信号当然也可以被选通在OFF(例如，高电平)上，以防止在没有要求进行CAM搜索时的空闲时段内消耗搜索功率。并且，应该注意到，尽管图4B、4C、4D和4E所示的电路和电路操作被描绘成受到***时钟信号CLOCK驱动，并与其同步，但是，适当占空周期的任何其它过渡信号也可以用作到这些电路的搜索触发输入，相对于***时钟无论是同步的还是异步的，假定有效可搜索数据存在于CAM阵列中并且比较字通过搜索线被施加。

正如图4D和4E所描绘的，控制信号MEN_还可以由另一种可替换的基于NAND门的控制信号生成电路226从***时钟信号中产生出来，该控制信号生成电路226包括电容性虚拟匹配线(DML)。图4D所示的电路类似于图4B所示的电路411，除了匹配检测时段(即，如图4C所示的延迟时段t2)的持续时间的特征在于被预充电成低电平(由T8D)，然后受到上拉晶体管T1D上拉的容性虚拟匹配线的上升时间所代替之外，其中每个晶体管(即，T1D和T8D)的尺寸做得与真匹配线控制器(MCL)的相应晶体管(即，T1和T8)的尺寸相同或相近。虚拟匹配线与数个虚拟CAM单元201D耦合，其中每一个适合于向虚拟匹配线贡献与真匹配的CAM入口(即，包括真CAM单元201的CAM入口)中的CAM单元向真匹配线所贡献的一样多的电容。换言之，与虚拟匹配线DML耦合的数个虚拟CAM单元201D模仿了包含与通过搜索线向CAM入口施加的比较字相匹配的数据字的真CAM入口。

在DML与X个虚拟CAM单元耦合的本发明实施例中，每个虚拟CAM单元的内部XNOR门以这样的方式连结，使得CAM阵列的最差情况(即，可能性最大)的电容性负载也具有匹配的数据模式。DML因此以与MATCH入口的可能最慢匹配线的速率相等的速率上升，从而保证匹配检测时段长到足以使真匹配线上的MATCH入口得到可靠检测，并被报告为从真MLC输出的HIT。因为真和虚拟匹配线电路可以做在同一半导体芯片上，所以可以假设它们经受相同的制造和环境条件，因此，可以期望虚拟匹配线具有相同的电容，并以与真MATCH入口的匹配线几乎相同的方式运行。

在图4D所示的电路中，当***时钟信号CLOCK下降和经过了时间t₁时，定时控制信号MEN_进入低电平，其中，t₁是通过倒相器I11的传播延迟时间。MEN_的低电压电平状态一直持续到经过了时间间隔t₂为止。当在定时控制信号MEN_进入逻辑低电平之后经过了时间间隔t₂时，MEN_将返回到逻辑高电平。如受图4D所示的电路控制的时间间隔t₂的特征在于，它是电容性虚拟匹配线(DML)从它的预充电低电压电平上升到预定虚拟匹配检测电压所花费的固有时间。受图4D和4E所示的电路226控制的匹配检测时段在本发明的可替换实施例中可以通过包括下列的方法和/或通过在本领域的普通技术人员能力之内的其它方法有目的地修改(即，缩短或延长)：1)通过改变虚拟匹配线的电容；和/或2)通过改变上拉晶体管T1D的参数；和/或3)通过改变虚拟匹配线的预充电(预搜索)电压；和/或4)通过改变将输入切换到与虚拟匹配线耦合的NAND门NAND1的有效匹配检测电压。虚拟匹配线的电容可以通过下列方法来修改：通过修改虚拟匹配线本身的结构，和/或通过修改与虚拟匹配线耦合的任何一个或多个虚拟CAM单元的结构，和/或通过附加或删除一个或多个虚拟CAM单元，和/或通过附加或删除与虚拟匹配线耦合的一个通行晶体管叠(即，匹配线通行门的一条支路)。

如上所述，将虚拟CAM单元附加到虚拟匹配线上(例如，附加虚拟CAM单元X+1)可以把附加时间(延迟)加入匹配检测时段(即，t₂)中，从而，增加了虚拟匹配线的电容(和上升时间)，和/或附加了与由晶体管T1和T8组成的倒相器串联的缓冲器(例如，附加了偶数个倒相器)。同样，通过从虚拟匹配线中删除或修改X个虚拟CAM单元中的一个或多个(和/或通过删除与虚拟匹配线耦合的XNOR门的2X条并联支路的一条或多个)，可以有效地降低(或调整)匹配检测时段(即，t₂)，从而降低虚拟匹配线的电容(和上升时间)。

控制和定义匹配检测时段(即，t₂)的其它方式将在本领域普通技术人员的能力之内，譬如，通过调整图4D所示的电路226中晶体管T1D的尺寸等。如上所述，图4D所示的电路226生成的控制信号MEN的匹配检测时段也可以通过改变虚拟匹配检测电压来修正。通过将真匹配线控制器(MLC)电路的真匹配检测电路210(包括T3、T8和I2的等效物)的功能合并到NAND门NAND1中，可以将虚拟匹配检测电压设置得等于真匹配检测电压(例如，V_MD＝V_T)。另一种可替换的情况是，可以将虚拟匹配检测电压设置得高于真匹配检测电压(V_MD)，和设置得几乎等于电源电压的一半，以简化NAND门电路和为较大的时间(延迟)容限创造条件，保证可靠的匹配检测和高电平HIT信号的锁存。

图4A描绘了可以适用于支持时钟异步CAM搜索的定时控制信号生成电路401。信号生成电路401含有输入脉冲化高电平“GO”信号的输入端。通过将延迟线402(包括一系列奇数个倒相器，例如，I3、I4、I5、I6、I7)与三端输入交叉连线晶体管(cross-wired-transistor)锁存电路403(包括晶体管叠T9-T18-T16、晶体管叠T11-T22-T20、和由叠加在NFET上的PFET组成的CMOS倒相器I8)组合在一起的操作，脉冲化高电平“GO”信号在输出线/节点EN上被锁存在高电平上。(脉冲化高电平GO输入的有效时间长于延迟线(倒相器I3-I7)的总传播延迟，但短于从GO信号上升到STOP信号下降的时间延迟。)然后，三端输入交叉连线晶体管锁存电路403的锁存在高电平上的输出EN由倒相器I9倒相，以生成分配给数个匹配线控制器(MLC)和虚拟匹配线控制器(DMLC)的搜索启动低电平MEN_控制信号。在本发明的实施例中，虚拟匹配线控制器(DMLC)的所有元件和结构基本上与制造在同一半导体芯片上的真匹配线控制器的相应元件和结构相同。虚拟匹配线控制器生成高电平虚拟HIT信号(DHIT)，通过倒相器I12以及交叉连线晶体管锁存电路403内的锁存中断晶体管PFET T9和NFET T22的操作，高电平虚拟HIT信号(DHIT)将把控制信号MEN_拉成高电平(从而，通过使真MLC的匹配检测电路210停止工作，结束匹配检测时段)。

交叉连线晶体管锁存电路403的三个输入端被依次启动：首先，在T16处在ON状态的同时，在晶体管T18的栅极上输入脉冲化高电平GO信号，使T18变成ON状态，从而，在锁存输出节点EN上施加锁存的高电平GO信号；其次，在晶体管T16的栅极上输入倒相的时间延迟GO信号，在GO信号在锁存输出节点EN上已经被锁存在高电平上之后相对短的时间间隔上，使T16变成OFF和使T16-T18叠变成OFF；最后，在交叉连线晶体管锁存电路403内的锁存中断晶体管PFET T9和NFET T22的栅极上输入STOP信号(源自从虚拟匹配线控制器(DMLC)输出的虚拟HIT(DHIT)信号)，从而，使锁存输出节点EN返回到低电平，这又通过倒相器I9使控制信号MEN变成高电平(从而，通过使真MLC的匹配检测电路210停止工作，结束匹配检测时段)。因此，图4A所示的电路401适合于生成在GO信号被脉冲化成高电平之后不久的、可以与***时钟同步的搜索启动低电平控制信号MEN。由图4A所示的电路402生成的MEN_控制信号的匹配检测时段的持续时间大约等于(不小于)节点EN被锁存在高电平上的时刻与随后节点EN返回到低电平上的时刻之间的时间间隔。因为节点EN处在高电平状态的这个时间间隔受到虚拟匹配线控制器内的有效时间延迟(即，施加搜索启动低电平MEN信号和输出虚拟HIT信号之间的延迟)的控制，又因为假设虚拟匹配线的电容(和上升时间)实际上等于真MATCH入口的匹配线的电容(和上升时间)，所以电路401适合于为这样的匹配检测时段提供搜索启动低电平MEN控制信号，这个匹配检测时段不短于使真MATCH入口的匹配线上升到匹配检测电压(例如，在T8和T8D上)所需的时间，并且这个匹配检测时段可以有必要地比那个上升时间长。受图4A所示的电路401控制的匹配检测时段在本发明的可替换实施例中，可以通过一些方法有目的地修改(即，缩短或延长)，这些方法包括与修改受图4C所示的电路226控制的匹配检测时段所用的方法相同的如上所述的方法。另外，受图4A所示的电路401控制的匹配检测时段可能还受到携带信号MEN_的线路的电容的影响，和受到信号DHIT返回到和通过倒相器I9的反馈路径的传播延迟的影响。

图5描述了本发明的另一个实施例，其中，匹配线控制器只控制CAM入口的CAM单元的一个小组，而另一个匹配线控制器控制CAM入口的CAM单元的其余部分。例如，假定64位字宽(X＝64)CAM入口，4个预选位(即，4个CAM单元)的一个组与独立的前匹配线耦合，而其它60位(即，60个CAM单元)与后匹配线耦合。在这个实施例中，将所有入口的4个预选位与比较字的相应4个位相比较，只有那些含有匹配预选位的入口才能与比较字作进一步比较。从统计意义上来讲，利用4个预选位，在平均的CAM搜索中，可能只必须对十六分之一的入口作进一步比较。因此，从统计意义上来讲，在CAM阵列的使用寿命内可能节省了十六分之十五的能量，否则的话，这些能量将会消耗在搜索该阵列的所有CAM入口的其余60个位上。

在操作过程中，MEN_从高电平开始，而MDIS则从低电平开始。因此，PRE-MATCHLINE和POST-MATCHLINE处在低电平；FLOAT被预充电成高电平；而输出HIT处在低电平。在CAM搜索时段的开头，MEN_下降到低电平，而弱的PFET STACK1叠(例如，包括T13+T55+T48)开始把PRE-MATCHLINE上拉到V_DD。

如果入口的4个预选位与比较字的相应位失配，那么，PRE-MATCHLINE上升得不高于比NFET V_T低得多(通过精确确定PFET叠STACK1的尺寸)的最大渐近电平，并且在CAM入口中不再作进一步比较。如果入口的4个预选位与比较字的相应位相匹配，那么，PRE-MATCHLINE迅速上升(因为载有PRE-MATCHLINE的CAM单元只有少数几个，致使PRE-MATCHLINE的电容很小)，节点MATCHN上的电压下降，并且保持器-晶体管T25锁定在ON上。(同时，与虚拟PRE-MATCHLINE耦合的虚拟CAM阵列的预选部分已经产生了相同的结果；虚拟MATCHN信号下降，并被缓存成MEN_，MEN_使T82变成OFF并且终止失配PRE-MATCHLINE上的流通电流，以节省电能。)同时，MATCH入口中已经下降的MATCHN接通(控制POST-MATCHLINE的匹配线控制器MLC的)弱上拉PFET T1，弱上拉PFET T1试图以针对图2A所描绘的电路的匹配线所述的完全相同的方式上拉POST-MATCHLINE。因此，如果整个CAM入口是匹配的，那么，FLOAT将放电成低电平，HIT将上升为高电平。

虽然已经参照本发明的示范性实施例，对本发明进行了具体的图示和描述，但本领域的普通技术人员应该明白，可以在形式上、配置上和细节上对它们作前述的和其它的各种改变，而不偏离本文所公开的本发明的精神和范围。

Claims

1.一种内容可寻址存储器器件，包括：

一个入口，该入口包括：

数个内容可寻址存储器单元，每个内容可寻址存储器单元与含有数条支路的匹配线通行门相耦合；和

一条匹配线，该匹配线存在匹配线电压，并与匹配线通行门耦合，以便当匹配线通行门的任何一条支路导通时，该匹配线被耦合到低电压电平上；和

一个匹配检测电路，该匹配检测电路包括其栅极与匹配线耦合、适合于检测匹配入口的场效应晶体管；

其中，对于所述匹配入口来说，在匹配检测时段内，匹配线电压从低电压电平上升到匹配检测电压；和

其中，对于一个失配入口来说，在匹配检测时段内，匹配线通行门的一条或多条支路导通。

2.根据权利要求1所述的器件，其特征在于，匹配检测电路适用于，即使匹配线电压从未上升到电源电压的一半，也能检测匹配入口。

3.根据权利要求1所述的器件，其特征在于，匹配检测电路适用于，当匹配线电压上升到场效应晶体管的导通阈值电压时，检测匹配入口。

4.根据权利要求1所述的器件，其特征在于，匹配检测电路适用于，当匹配线电压(V_ML)等于或大于场效应晶体管的导通阈值电压，而小于电源电压的一半时，输出命中信号。

5.根据权利要求4所述的器件，其特征在于，场效应晶体管是N型场效应晶体管。

6.根据权利要求1所述的器件，其特征在于，匹配检测电路适用于，当匹配线电压(V_ML)等于场效应晶体管的导通阈值电压时，检测匹配入口，并且其中的场效应晶体管是N型场效应晶体管。

7.根据权利要求3所述的器件，其特征在于，匹配检测电路适用于，当匹配线电压(V_ML)处在场效应晶体管的导通阈值电压的大约100％到大约166％之间时，输出命中信号。

8.根据权利要求1所述的器件，其特征在于，匹配检测电路与生成控制信号的控制信号生成电路耦合，其中，控制信号适用于在匹配检测时段的开头启动匹配检测电路，并且还适用于在匹配检测时段的结尾切断失配入口中的流通电流。

9.根据权利要求8所述的器件，其特征在于，匹配检测时段小于匹配入口的匹配线电压从低电压电平上升到电源电压的一半所花费的固有时间间隔的二倍。

10.根据权利要求8所述的器件，其特征在于，匹配检测时段小于匹配入口的匹配线电压从低电压电平上升到约等于电源电压的90％的高电压电平所花费的固有时间间隔。

11.根据权利要求8所述的器件，其特征在于，匹配检测时段小于匹配入口的匹配线电压从低电压电平上升到约等于电源电压的90％的高电压电平所花费的固有时间间隔的四倍。

12.根据权利要求8所述的器件，其特征在于，匹配检测时段不大于匹配入口的匹配线电压从低电压电平上升到约等于场效应晶体管的导通阈值电压的150％的电平所花费的固有时间间隔。

13.根据权利要求8所述的器件，其特征在于，匹配检测时段不大于匹配入口的匹配线电压从低电压电平上升到约等于场效应晶体管的导通阈值电压的120％的电压电平所花费的固有时间间隔。

14.根据权利要求8所述的器件，其特征在于，匹配检测时段不大于将命中输出锁存在高电平上所花费的固有时间间隔。

15.根据权利要求8所述的器件，其特征在于，匹配检测时段小于失配入口的匹配线电压从低电压电平上升到场效应晶体管的导通阈值电压所花费的固有时间间隔。

16.根据权利要求9所述的器件，其特征在于，匹配检测时段结尾有这样的特征，虚拟匹配线上的电压上升到匹配检测电压。

17.一种用于包括匹配线的内容可寻址存储器入口的匹配检测电路，包括：

场效应晶体管，该场效应晶体管的栅极与匹配线耦合，并且该场效应晶体管适用于当匹配线上的电压升高到场效应晶体管的导通阈值电压时，将浮置在高电压上的节点向下拉到低电压。

18.根据权利要求17所述的电路，其特征在于，该电压还适用于，只有当施加控制信号和匹配线通行门处在非导通这两者都满足时，才进行操作，使得输出线上的电压从第一逻辑电平改变成第二逻辑电平。

19.根据权利要求17所述的电路，其特征在于，还包括第一转换器，该第一转换器具有大于匹配线通行门的导通阻值的导通阻值，并且与匹配线耦合，并适用于当施加了控制信号时，将匹配线连接到电源电压。

20.一种数字***，包括：

数字处理器，与内容可寻址存储器阵列可操作地耦合，

所述内容可寻址存储器阵列含有匹配检测电路，该匹配检测电路包括：