KR0179786B1 - 출력버퍼 - Google Patents

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KR0179786B1
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곽성훈
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문정환
엘지반도체주식회사
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Abstract

본 발명은 메모리장치와 같은 회로에 포함되는 출력버퍼에 관한 것으로, 종래에는 주파수변화에 따른 천이속도의 증가 및 천이전류에 의한 노이즈의 감소만이 고려되었고, 전원전압 및 온도변화에 따른 천이속도 및 전류의 최악조건들은 고려되지 않아, 그 최악조건들에서의 천이속도의 증가 및 천이전류의 감소는 개선되지 않은 단점이 있다.
따라서, 본 발명은 전원전압 및 온도에 따라 서로 다른 레벨의 신호를 출력하는 인버터부들과, 전원전압 및 온도에 따라 선택적으로 동작되도록 문턱전압이 조정된 게이트들을 구비함으로써, 천이전류 및 속도의 최악조건과 최선조건간의 변화량을 줄여, 메모리장치의 성능을 최적화할 수 있도록 한다.

Description

출력버퍼
제1도는 일반적인 출력버퍼의 회로도.
제2도는 미국특허(US005319258A)의 출력버퍼의 회로도.
제3도는 본 발명에 의한 출력버퍼의 회로도.
제4도는 입력데이타신호가 로우레벨에서 하이레벨로 천이될 경우, 제3도의 제1인버터부로부터 출력되는 신호의 파형도.
(a)는 낮은 전원전압에서의 파형도.
(b)는 높은 전원전압에서의 파형도.
제5도는 입력데이타신호가 하이레벨에서 로우레벨로 천이될 경우, 제3도의 제2인버터부로부터 출력되는 신호의 파형도.
(a)는 낮은 전원전압에서의 파형도.
(b)는 높은 전원전압에서의 파형도.
* 도면의 주요부분에 대한 부호의 설명
30,54 : 낸드게이트 32,48 : 인버터부
34,40,44,50,56 : 인터버 38,46 : 노아게이트
36,42 : 피모스트랜지스터 52,58 : 엔모스트랜지스터
본 발명은 출력버퍼에 관한 것으로, 특히 전원전압의 레벨 및 온도에 따라, 출력패드에 흐르는 천이전류(transition current)를 조절함으로써, 천이전류 및 속도의 최악조건(worst case)과 최선조건(best case)간의 변화량(gap)을 줄여, 메모리장치의 성능을 최적화할 수 있도록 한 출력버퍼에 관한 것이다.
일반적인 출력버퍼는 제1도에 도시된 바와 같이, 출력인에이블신호(OE)를 반전시키는 인버터(1)와, 그 인버터(1)의 출력신호 및 입력데이타신호(INPUT)를 노아연산하는 노아게이트(2)와, 그 노아게이트(2)의 출력 신호를 반전시키는 인버터(3)와, 그 인버터(3)의 출력신호를 입력받는 게이트, 전원전압(VCC)를 입력받는 소스, 출력패드(IOPAD)와 연결된 드레인을 갖는 피모스트랜지스터(4)와, 출력인에이블신호(OE) 및 입력데이타신호(INPUT)를 낸드연산하는 내드게이트(5)와, 그 낸드게이트(5)의 출력신호를 반전시키는 인버터(6)와, 그 인버터(6)의 출력신호를 입력받는 게이트, 접지된 소스, 출력패드(IOPAD)와 연결된 드레인을 갖는 엔모스트랜지스터(7)로 구성된다.
여기서, 미설명 부호(CL)는 출력패드(IOPAD)와 연결된 등가캐패시터를 의미한다. 그리고, 메모리셀로부터 출력된 데이타는 인버터(미도시)에 의해 반전되고, 그 반전된 데이타가 상기 입력데이타신호(INPUT)이며, 이에 따라 입력데이타신호(INPUT)는 반전되어 출력패드(IOPAD)에 인가된다.
이와 같이 구성된 일반적인 출력버퍼의 작용을 설명하면 다음과 같다.
출력버퍼가 하이레벨의 출력인에이블신호(OE)를 입력받아 인에이블된 상태에서, 입력데이타신호(INPUT)가 로우레벨에서 하이레벨로 천이될 경우, 노아게이트(2)는 하이레벨의 입력데이타신호(INPUT) 및 인버터(1)로부터 출력된 로우레벨의 신호를 노아연산하여 로우레벨의 신호를 출력하고, 인버터(3)는 입력된 로우레벨의 신호를 반전시켜 하이레벨의 신호를 출력한다.
따라서, 피모스트랜지스터(4)는 턴오프된다.
이때, 낸드게이트(5)는 하이레벨의 입력데이타신호(INPUT) 및 출력인 에이블신호(OE)를 낸드연산하여, 로우레벨의 신호를 출력하고, 인버터(6)는 입력된 로우레벨의 신호를 반전시켜 하이레벨의 신호를 출력하며, 이에 따라, 엔모스트랜지스터(7)는 턴오프된다.
그러므로, 로우레벨의 신호가 출력패드(IOPAD)를 거쳐 외부로 출력된다.
한편, 출력버퍼가 인에이블된 상태에서, 입력데이타신호(INPUT)가 하이레벨에서 로우레벨로 천이될 경우, 입력데이타신호(INPUT)가 로우레벨에서 하이레벨로 천이될 경우의 상기 동작과 반대되는 동작에 따라, 피모스트랜지스터(4)는 턴온되고, 엔모스트랜지스터(7)는 턴오프된다.
그러므로, 하이레벨의 신호가 출력패드(IOPAD)를 거쳐 외부로 출력된다.
그러나, 상기와 같은 일반적인 출력버퍼에 있어서, 천이속도측면에서 최악조건인 낮은 전원전압 및 더운 온도에서 천이속도가 느려지는 단점과, 천이전류측면에서 최악조건인 높은 전원전압 및 찬 온도에서 노이즈가 증가하는 단점이 있다.
제2도를 참조하면, 최근 발표된 미국특허(US005319258A)의 출력버퍼(10)는 항상 엑티브(active)되는 디폴터(default)구동부(12)와, 그 디폴터구동부(12)와 병렬로 연결되고 선택신호(SEL)에 의해 동작되는 선택적구동부(14)와, 선택신호(SEL) 및 입력데이타신호(INPUT)를 앤드연산하고, 그 연산된 결과를 상기 선택적구동부(14)로 출력하는 앤드게이트(16)와, 선택신호(SEL) 및 인버터(17)에 의해 반전된 입력데이타신호(INPUT)를 앤드연산하고, 그 연산된 결과를 상기 선택적 구동부(14)로 출력하는 앤드게이트(18)와, 입력데이타신호(INPUT)를 지연시켜 상기 디폴터구동부(12)로 출력하는 지연부(20)와, 상기 인버터(17)에 의해 반전된 입력데이타신호(INPUT)를 지연시켜 디폴터구동부(12)로 지연부(22)로 구성된다.
상기 디폴터구동부(12)는 서로 직렬연결된 엔모스트랜지스터들(MN1), (MN2)로 구성되고, 상기 디폴터구동부(14)는 서로 직렬연결된 엔모스트랜지스터들(MNS1),(MNS2)로 구성된다. 또한, 상기 지연부들(20),(22)은 서로 직렬연결된 두 개의 인버터를 각각 포함한다.
이와 같이 구성된 종래의 출력버퍼의 동작을 설명하면 다음과 같다.
먼저, 디폴터동작시, 선택신호(SEL)는 로우레벨을 가지고, 앤드게이트들(16),(18)은 로우레벨의 신호를 출력하여 엔모스트랜지스터들(MNS1),(MNS2)은 모두 턴오프된다. 이러한 상태에서, 입력데이타신호(INPUT)가 로우레벨에서 하이레벨로 천이되면, 디폴터구동부(12)의 엔모스트랜지스터(MN1)가 턴온되어, 출력데이타신호(OUTPUT)의 레벨이 하이레벨로 풀업된다. 이때, 하이레벨의 입력데이타신호(INPUT)는 인버터(17)에 의해 반전되고, 지연부(22)에 의해 지연된 로우레벨의 신호가 엔모스트랜지스터(MN2)의 게이트에 인가되어, 엔모스트랜지스터(MN2)는 턴오프된다. 또한, 입력데이타신호(INPUT)가 하이레벨에서 로우레벨로 천이되면, 상기와 반대의 동작에 따라 엔모스트랜지스터(MN1)는 턴오프되고, 엔모스트랜지스터(MN2)는 턴온되어, 출력데이타신호(OUTPUT)의 레벨은 풀다운된다.
다음으로, 높은 천이속도를 위한 동작시, 출력데이타신호(OUTPUT)는 보다 빠른 상승 및 하강시간을 필요로하는데, 이러한 빠른 천이속도는 하이레벨의 선택신호(SEL)로써 얻어지게 된다.
즉, 입력데이타신호(INPUT)가 로우레벨에서 하이레벨로 천이되면, 상기 같은 동작에 따라, 엔모스트랜지스터(MN1)는 턴온되고, 엔모스트랜지스터(MN2)는 턴오프된다. 그리고, 앤드게이트(16)는 하이레벨의 선택신호(SEL) 및 입력데이타신호(INPUT)를 앤드연산하여, 하이레벨의 신호를 출력하고, 선택적구동부(14)의 엔모스트랜지스터(MNS1)는 턴온된다. 따라서, 출력데이타신호(OUTPUT)의 레벨은 디폴터구동부(12)뿐만아니라 선택적구동부(14)에 의해서도 풀업된다.
또한, 입력데이타신호(INPUT)가 하이레벨에서 로우레벨로 천이되면, 엔모스트랜지스터들(MN1),(MNS1)은 턴오프되고, 엔모스트랜지스터들(MN2),(MNS2)은 턴온되어, 출력데이타신호(OUTPUT)의 레벨은 풀다운된다.
이와 같이, 선택신호(SEL)에 따라 부가적인 구동능력이 얻어지므로, 천이속도가 증가될 수 있다.
그러나, 미국특허(US005319258A)의 출력버퍼는 단지 천이전류를 조절하여 노이즈감소와 속도개선을 하였다. 그러나, 실제로 속도와 노이즈의 감소를 고려하여 출력버퍼를 설계하려면, 먼저 천이속도의 최악조건에서 속도를 개선해야 하고, 천이전류의 최악조건에서 천이전류를 감소하여야 한다. 따라서, 종래의 출력버퍼에서는 전원전압과 온도변화와는 무관하게 동작주파수의 변화만이 고려되었기 때문에, 최악조건에서의 천이전류 및 속도는 개선되지 않았다.
따라서, 본 발명의 목적은 동작 전원전압의 레벨 및 온도에 따라, 출력패드에 흐르는 천이전류를 조절함으로써, 천이전류 및 속도의 측면에서 최악조건과 최선조건간의 변화량을 줄일 수 있는 출력버퍼를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명은 출력인에이블신호 및 입력데이타신호를 낸드연산하는 제1낸드게이트와, 그 제1낸드게이트의 출력신호를 입력받아 인가되는 전원전압의 하이/로우레벨에 비례하는 일정 레벨의 신호를 발생시키는 제1인버터수단과, 그 제1인버터수단의 출력신호를 반전시키는 제1인버터와, 그 제1인버터의 출력신호에 따라, 출력패드의 전원레벨을 풀업시키는 제1모스트랜지스터와, 상기 제1인버터수단 출력신호의 레벨에 따라 반응하여, 상기 제1인버터 및 상기 제1인버터수단의 출력신호를 노아연산하는 제1노아게이트와, 반전된 상기 제1노아게이트의 출력신호를 입력받는 게이트, 전원전압을 입력받는 소스, 상기 출력패드와 연결된 드레인을 갖는 피모스트랜지스터와, 상기 입력데이타신호 및 제2인버터를 거쳐 입력된 상기 출력인에이블신호를 노아연산하는 제2노아게이트와, 그 제2노아게이트의 출력신호를 입력받아 인가되는 전원전압의 하이/로우레벨에 비례하는 일정레벨의 신호를 발생시키는 제2인버터수단과, 그 제2인버터수단의 출력신호를 반전시키는 제3인버터와, 그 제3인버터의 출력신호에 따라, 출력패드의 전원레벨을 풀다운시키는 제2모스트랜지스터와, 제2인버터수단의 출력신호에 따라 반응하여, 상기 제3인버터 및 제2인버터수단의 출력신호를 낸드연산하는 제2낸드게이트와, 반전된 상기 제2낸드게이트의 출력신호를 입력받는 게이트, 접지된 소스, 상기 출력패드와 연결된 드레인을 갖는 엔모스트랜지스터로 구성되는 것을 특징으로 한다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
본 발명에 의한 출력버퍼는 제3도에 도시된 바와 같이, 출력인에이블신호(OE) 및 입력데이타신호(INPUT)를 낸드연산하는 낸드게이트(30)와, 그 낸드게이트(30)의 출력신호를 입력받는 제1인버터부(32)와, 그 제1인버터부(32)의 출력신호를 반전시키는 인버터(34)와, 그 인버터(34)의 출력신호를 입력받는 게이트, 전원전압(VCC)을 입력받는 소스, 출력패드(IOPAD)와 연결된 드레인을 갖는 피모스트랜지스터(36)와, 상기 제1인버터부(32)의 출력신호 및 상기 인버터(34)의 출력신호를 노아연산하는 노아게이트(38)와, 그 노아게이트(38)의 출력신호를 반전시키는 인버터(40)와, 그 인버터(40)의 출력신호를 입력받는 게이트, 전원전압(VCC)을 입력받는 소스, 출력패드(IOPAD)와 연결된 드레인을 갖는 피모스트랜지스터(42)와, 출력인에이블신호(OE)를 반전시키는 인버터(44)와, 그 인버터(44)의 출력신호 및 입력데이타신호(INPUT)를 노아연산하는 노아게이트(46)와, 그 노아게이트(46)의 출력신호를 입력받는 제2인버터부(48)와, 그 제2인버터부(48)의 출력신호를 반전시키는 인버터(50)와, 그 인버터(50)의 출력신호를 입력받는 게이트, 상기 피모스트랜지스터(36)의 드레인 및 출력패드(IOPAD)와 공통연결된 드레인, 접지된 소스를 갖는 엔모스트랜지스터(52)와, 상기 제2인버터부(48)의 출력신호 및 상기 인버터(50)의 출력신호를 낸드연산하는 낸드게이트(54)와, 그 낸드게이트(54)의 출력신호를 반전시키는 인버터(56)와, 그 인버터(56)의 출력신호를 입력받는 게이트, 상기 피모스트랜지스터(42)의 드레인 및 출력패드(IOPAD)와 공통연결된 드레인, 접지된 소스를 갖는 엔모스트랜지스터(58)로 구성된다.
상기 제1인버터부(32)는 상기 낸드게이트(30)의 출력신호를 입력받는 게이트, 전원전압(VCC)를 입력받는 소스, 상기 인버터(34) 및 노아게이트(38)의 입력단자와 연결된 드레인을 갖는 피모스트랜지스터(320)와, 그 피모스트랜지스터(320)의 드레인과 일측이 연결되고, 타측이 접지된 저항(R1)으로 구성된다.
상기 제2인버터부(48)는 상기 노아게이트(46)의 출력신호를 입력받는 게이트, 접지된 소스, 상기 인버터(50) 및 낸드게이트(54)의 입력단자와 연결된 드레인을 갖는 엔모스트랜지스터(480)와, 그 엔모스트랜지스터(480)의 드레인과 일측이 연결되고, 타측으로 전원전압(VCC)를 입력받는 저항(R2)으로 구성된다.
여기서, 상기 저항(R1),(R2)은 다결정 실리콘(polycrystal silicon) 저항으로서, 흐르는 전류의 양은 전원전압(VCC)에 비례하고, 온도에 반비례한다.
이와 같이 구성된 본 발명의 작용 및 효과를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제4도에 도시된 바와 같이, 인버터(34)는 낮은 문턴전압(VTH1)을 가지고, 노아게이트(38)는 높은 문턱전압(VTH2)을 가지며, 제5도에 도시된 바와 같이, 낸드게이트(54)는 낮은 문턱전압(VTH3)을 가지고, 인버터(50)는 높은 문턱전압(VTH4)을 갖는다.
먼저, 출력버퍼가 하이레벨의 출력인에이블신호(OE)를 입력받아 인에이블된 상태에서, 입력데이타신호(INPUT)가 로우레벨에서 하이레벨로 천이될 경우에 대하여 설명하면 다음과 같다.
① 천이속도측면에서 최악조건의 경우, 즉 출력버퍼가 낮은 전원전압(VCC), 예를 들어 3V의 전압을 입력받고 더운 온도에 놓여있을 경우.
낸드게이트(30)는 하이레벨의 출력인에이블신호(OE) 및 입력데이타신호(INPUT)를 낸드연산하여 로우레벨의 신호를 출력하고, 피모스트랜지스터(320)는 턴온된다. 이때, 저항(R1)에 흐르는 전류(i1)에 의하여, 하이레벨의 전압(ΔV1=R1 Si1)이 노드(N1)에서 발생되고, 그 발생된 하이레벨의 전압(ΔV1)은 제4도의 (A)에 도시된 바와 같이, 인버터(34)의 문턱전압(VTH1)보다 높고 노아게이트(38)의 문턱전압(VTH2)보다 낮은 레벨을 갖는다.
그러므로, 상기 전압(ΔV1)은 인버터(34)를 반응시켜, 인버터(34)는 로우레벨의 신호를 출력하고, 피모스트랜지스터(38)는 턴온된다. 그러나, 상기 전압(ΔV1)은 노아게이트(38)의 문턱전압(VTH2)보다 낮기 때문에, 노아게이트(38)를 반응시키지 못하고, 그래서 노아게이트(38)는 하이레벨의 신호를 출력한다. 즉, 상기 전압(ΔV1)은 노아게이트(38)에 포함되어 접지된 엔모스트랜지스터만을 턴온시키고, 이에 따라 노아게이트(38)는 하이레벨의 신호를 출력하게 된다.
이어서, 인버터(40)는 입력된 하이레벨의 신호를 반전시켜 로우레벨의 신호를 출력하고, 이에 따라 피모스트랜지스터(42)는 턴온된다.
그러므로, 천이속도측면에서 최악조건의 경우, 출력패드(IOPAD)의 전압이 상기 피모스트랜지스터(38) 및 피모스트랜지스터(42)에 의해 풀업(pull up)됨으로써, 입력데이타신호(INPUT)가 로우레벨에서 하이레벨로 천이된 후, 출력데이타신호가 로우레벨에서 하이레벨로 천이되는 속도가 빨라진다.
② 노이즈측면에서 최악조건의 경우, 즉 출력버퍼가 높은 전원전압(VCC), 예를 들어 5V의 전압을 입력받고 찬 온도에 놓여있을 경우.
상기와 같이, 피모스트랜지스터(320)는 턴온되고, 이때 저항(R1)에 흐르는 전류(i2)에 의하여, 상기 전압(ΔV1)보다 높은 하이레벨의 전압(ΔV2=R1 Si2)이 노드(N1)에서 발생되고, 그 발생된 하이레벨의 전압(ΔV2)은 제4도의 (a)에 도시된 바와 같이, 인버터(34)의 문턱전압(VTH1) 및 노아게이트(38)의 문턱전압(VTH2)보다 높은 레벨을 갖는다.
그러므로, 상기 전압(ΔV2)은 인버터(34) 및 노아게이트(38)를 반응시켜, 인버터(34)는 로우레벨의 신호를 출력하고, 피모스트랜지스터(38)는 턴온된다. 또한, 노아게이트(38)는 로우레벨의 신호를 출력하고, 인버터(40)는 하이레벨의 신호를 출력하며, 이에 따라 피모스트랜지스터(42)는 턴온된다.
그러므로, 노이즈측면에서 최악조건의 경우, 출력패드(IOPAD)의 전압이 오직 상기 피모스트랜지스터(38)에 의해 풀업(pull up)됨으로써, 입력데이타신호(INPUT)의 천이전류가 줄게되어, 노이즈가 감소된다.
한편, 입력데이타신호(INPUT)가 로우레벨에서 하이레벨로 천이될 경우, 노아게이트(46)는 하이레벨의 입력데이타신호(INPUT) 및 인버터(44)로부터 출력된 로우레벨의 신호를 노아연산하여, 로우레벨의 신호를 출력하고, 이에 따라 엔모스트랜지스터(480)는 턴오프된다. 따라서, 엔모스트랜지스터들(52),(58)은 모두 턴오프된다.
다음으로, 출력버퍼가 하이레벨의 출력인에이블신호(OE)를 입력받아 인에이블된 상태에서, 입력데이타신호(INPUT)가 하이레벨에서 로우레벨로 천이될 경우에 대하여 설명하면 다음과 같다.
① 천이속도측면에서 최악조건의 경우.
노아게이트(46)는 로우레벨의 입력데이타신호(INPUT) 및 인버터(44)로부터 출력된 로우레벨의 신호를 노아연산하여, 하이레벨의 신호를 출력하고, 이에 따라 엔모스트랜지스터(480)는 턴온된다.
이때, 저항(R2)에 흐르는 전류(i3)에 의하여 전압(ΔV3=R2×Si3)이 발생되고, 이에 따라, 로우레벨의 전압(VCC-ΔV3)이 노드(N2)에서 발생되며, 그 발생된 로우레벨의 전압(VCC-ΔV3)은 제5도의 (a)에 도시된 바와 같이, 낸드게이트(54)의 문턱전압(VTH3)보다 높고 인버터(50)의 문턱전압(VTH4)보다 낮은 레벨을 갖는다.
그러므로, 상기 로우레벨의 전압(VCC-ΔV3)은 인버터(50)을 반응시켜, 인버터(50)는 하이레벨의 신호를 출력하고, 엔모스트랜지스터(52)는 턴온된다. 그러나, 상기 전압(VCC-ΔV3)은 낸드게이트(54)의 문턱전압(VTH3)보다 높기때문에, 낸드게이트(54)를 반응시키지 못하고, 그래서 노아게이트(54)는 로우레벨의 신호를 출력한다.
따라서, 인버터(56)는 입력된 로우레벨의 신호를 반전시켜, 하이레벨의 신호를 출력하고, 엔모스트랜지스터(58)는 턴온된다.
그러므로, 천이속도측면에서 최악조건의 경우, 출력패드(IOPAD)의 전압이 엔모스트랜지스터(52) 및 엔모스트랜지스터(58)에 의해 풀다운(pull down)됨으로써, 입력데이타신호(INPUT)가 하이레벨에서 로우레벨로 천이된 후, 출력데이타신호가 하이레벨에서 로우레벨로 천이되는 속도가 빨라진다.
② 노이즈측면에서 최악조건의 경우.
상기와 같이, 엔모스트랜지스터(480)는 턴온되고, 이때 저항(R2)에 흐르는 전류(i4)에 의하여 상기 전압(ΔV4)보다 높은 전압(ΔV4=R2×Si4)이 발생되고, 이에 따라, 로우레벨의 전압(VCC-ΔV4)이 노드(N2)에서 발생되며, 그 발생된 로우레벨의 전압(VCC-ΔV4)은 제5도의 (b)에 도시된 바와 같이, 낸드게이트(54)의 문턱전압(VTH3) 및 인버터(50)의 문턱전압(VTH4)보다 낮은 레벨을 갖는다.
그러므로, 상기 로우레벨의 전압(VCC-ΔV4)은 인버터(50)를 반응시켜, 인버터(50)는 하이레벨의 신호를 출력하고, 엔모스트랜지스터(52)는 턴온된다. 또한, 상기 로우레벨의 전압(VCC-ΔV4)은 낸드게이트(54)를 반응시켜, 낸드게이트(54)는 하이레벨의 신호를 출력하고, 인버터(56)는 로우레벨의 신호를 출력하며, 엔모스트랜지스터(58)는 턴오프된다.
따라서, 노이즈측면에서 최악조건의 경우, 출력패드(IOPAD)의 전압이 오직 상기 엔모스트랜지스터(52)에 의해 풀다운(pull up)됨으로써, 입력데이타신호(INPUT)의 천이전류가 줄게되어, 노이즈가 감소된다.
한편, 입력데이타신호(INPUT)가 하이레벨에서 로우레벨로 천이될 경우, 낸드게이트(30)는 로우레벨의 입력데이타신호(INPUT) 및 하이레벨의 출력인에이블신호(OE)를 낸드연산하여, 하이레벨의 신호를 출력하고, 이에 따라 피모스트랜지스터(320)는 턴오프된다. 따라서, 피모스트랜지스터들(38),(42)은 모두 턴오프된다.
상기에서 설명된 바와 같이, 본 발명의 출력버퍼는 전원전압 및 온도의 변화에 따라 출력구동능력을 조절함으로써, 천이속도측며네서의 최악조건시 출력구동능력을 증가시켜, 입력데이타신호가 천이된 후 출력데이타신호가 천이되는 속도를 빠르게 하고, 노이즈측면에서 최악조건시 천이전류를 줄여, 노이즈를 감소시킬 수 있다. 그러므로, 넓은 범위의 전원전압 및 온도가 출력버퍼에 적용될 경우, 최악조건 및 최선조건에서의 출력버퍼의 동작차이가 감소됨으로써, 본 발명의 출력버퍼를 포함하는 메모리장치의 성능이 최적화될 수 있다.
또한, 전원전압의 레벨을 감기하기 위하여 일반적으로 사용되는 전압감지회로가 포함되지 않아, 회로의 크기가 감소될 수 있다.

Claims (5)

  1. 출력인에이블신호 및 입력데이타신호를 낸드연산하는 제1낸드게이트와, 그 제1낸드게이트의 출력신호를 입력받아 인가되는 전원전압의 하이/로우레벨에 비례하는 일정 레벨의 신호를 발생시키는 제1인버터수단과, 그 제1인버터수단의 출력신호를 반전시키는 제1인버터와, 그 제1인버터의 출력신호에 따라, 출력패드의 전원레벨을 풀업시키는 제1모스트랜지스터와, 상기 제1인버터수단 출력신호의 레벨에 따라 반응하여, 상기 제1인버터 및 상기 제1인버터수단의 출력신호를 노아연산하는 제1노아게이트와, 반전된 상기 제1노아게이트의 출력신호를 입력받는 게이트, 전원전압을 입력받는 소스, 상기 출력패드와 연결된 드레인을 갖는 피모스트랜지스터와, 상기 입력데이타신호 및 제2인버터를 거쳐 입력된 상기 출력인에이블신호를 노아연산하는 제2노아게이트와, 그 제2노아게이트의 출력신호를 입력받아 인가되는 전원전압의 하이/로우레벨에 비례하는 일정레벨의 신호를 발생시키는 제2인버터수단과, 그 제2인버터수단의 출력 신호를 반전시키는 제3인버터와, 그 제3인버터의 출력신호에 따라, 출력패드의 전원레벨을 풀다운시키는 제2모스트랜지스터와, 제2인버터수단의 출력신호에 따라 반응하여, 상기 제3인버터 및 제2인버터수단의 출력신호를 낸드연산하는 제2낸드게이트와, 반전된 상기 제2낸드게이트의 출력 신호를 입력받는 게이트, 접지된 소스, 상기 출력패드와 연결된 드레인을 갖는 엔모스트랜지스터로 구성된 것을 특징으로 하는 출력버퍼.
  2. 제1항에 있어서, 상기 제1인버터수단은 상기 제1낸드게이트의 출력신호를 입력받는 게이트, 전원전압을 입력받는 소스를 갖는 피모스트랜지스터와, 그 피모스트랜지스터의 드레인과 일측이 연결되고, 타측이 접지된 다결정실리콘저항으로 구성된 것을 특징으로 하는 출력버퍼.
  3. 제1항에 있어서, 상기 제2인버터수단은 상기 제2노아게이트의 출력신호를 입력받는 게이트, 접지된 소스를 갖는 엔모스트랜지스터와, 그 엔모스트랜지스터의 드레인과 일측이 연결되고, 전원전압을 타측으로 입력받는 다결정실리콘저항으로 구성된 것을 특징으로 하는 출력버퍼.
  4. 제1항에 있어서, 상기 제1인버터와 제1노아게이트는 상기 제1인버터수단에 로우레벨의 전원전압이 인가될 때는 그 제1인버터수단의 출력신호 레벨에 의해 제1인버터가 반응하고, 하이레벨의 전원전압이 인가될 때는 제1인버터와 제1노아게이트가 반응하도록 제1노아게이트의 문턱전압이 제1인버터의 문턱전압보다 높은 것을 특징으로 하는 출력버퍼.
  5. 제1항에 있어서, 상기 제3인버터와 제2낸드게이트는 상기 제2인버터수단에 로우레벨의 전원전압이 인가될 때에는 그 제2인버터수단의 출력신호 레벨에 의해 제3인버터가 반응하고, 하이레벨의 전원전압이 인가될때는 제3인버터와 제2낸드게이트가 반응하도록 제2낸드게이트의 문턱전압이 제3인버터의 문턱전압보다 낮은 것을 특징으로 하는 출력버퍼.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3859766B2 (ja) * 1996-05-24 2006-12-20 株式会社ルネサステクノロジ 半導体記憶装置の入力回路
US6072342A (en) * 1997-08-11 2000-06-06 Intel Corporation Timed one-shot active termination device
EP0919891B1 (de) * 1997-11-26 2004-09-29 Infineon Technologies AG Anordnung und Verfahren zur Anpassung von Ausgangstreibern von integrierten Schaltungen an die gegebenen Verhältnisse
JP3415444B2 (ja) * 1998-06-12 2003-06-09 Ｎｅｃエレクトロニクス株式会社 クロック制御方法および回路
JPH11355120A (ja) * 1998-06-03 1999-12-24 Mitsubishi Electric Corp 半導体集積回路装置
JP3680594B2 (ja) * 1998-11-10 2005-08-10 株式会社日立製作所 半導体集積回路
JP3248103B2 (ja) * 1998-12-04 2002-01-21 日本プレシジョン・サーキッツ株式会社 Ｍｏｓトランジスタ出力回路
US11259059B2 (en) 2004-07-30 2022-02-22 Broadband Itv, Inc. System for addressing on-demand TV program content on TV services platform of a digital TV services provider
US7631336B2 (en) 2004-07-30 2009-12-08 Broadband Itv, Inc. Method for converting, navigating and displaying video content uploaded from the internet to a digital TV video-on-demand platform
US9635429B2 (en) 2004-07-30 2017-04-25 Broadband Itv, Inc. Dynamic adjustment of electronic program guide displays based on viewer preferences for minimizing navigation in VOD program selection
US7590997B2 (en) 2004-07-30 2009-09-15 Broadband Itv, Inc. System and method for managing, converting and displaying video content on a video-on-demand platform, including ads used for drill-down navigation and consumer-generated classified ads
US11570521B2 (en) 2007-06-26 2023-01-31 Broadband Itv, Inc. Dynamic adjustment of electronic program guide displays based on viewer preferences for minimizing navigation in VOD program selection
CN112636744A (zh) * 2020-12-24 2021-04-09 中国人民解放军国防科技大学 一种抗单粒子瞬态的高电平复位电路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01161916A (ja) * 1987-12-18 1989-06-26 Toshiba Corp 半導体集積回路
US5153450A (en) * 1991-07-16 1992-10-06 Samsung Semiconductor, Inc. Programmable output drive circuit

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US5751160A (en) 1998-05-12

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