TW202345299A - 積體電路裝置 - Google Patents

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金熙中
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Abstract

一種積體電路裝置包括：基板，具有主動區域；位元線結構，位於基板上，所述位元線結構包括位於位元線結構的每一側壁上的絕緣間隔件；埋入式接觸件，位於位元線結構之間，所述埋入式接觸件連接至主動區域；絕緣頂蓋圖案，位於位元線結構中的每一者上；障壁導電層，覆蓋絕緣頂蓋圖案的側表面以及絕緣間隔件的上表面及側表面；以及著陸墊，電性連接至埋入式接觸件，所述著陸墊在絕緣頂蓋圖案及障壁導電層上在垂直方向上與位元線結構中的一者交疊。

Description

積體電路裝置
實施例是有關於一種積體電路裝置，且更具體而言是有關於一種包括著陸墊的積體電路裝置。 [相關申請案的交叉參考]
本申請案是基於在2022年2月14日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0019098號且主張優先於所述韓國專利申請案，所述韓國專利申請案的揭露內容全文併入本案供參考。
電子裝置已根據電子行業的快速發展及使用者需求而變得更加緊湊且輕便。因此，需要在電子裝置中使用具有高積體度的積體電路裝置，且積體電路裝置的構件的設計規則不斷減少。因此，用於形成構成積體電路裝置的規則導電圖案及位於規則導電圖案周圍的絕緣圖案的製造製程的難度逐漸增大。
根據實施例的一個態樣，提供一種積體電路裝置，所述積體電路裝置包括：基板，具有主動區域；多個位元線結構，形成於基板上且包括位於所述多個位元線結構的每一側壁上的絕緣間隔件；埋入式接觸件，形成於所述多個位元線結構之間且連接至主動區域；絕緣頂蓋圖案，形成於所述多個位元線結構中的每一者上；障壁導電層，被佈置成覆蓋絕緣頂蓋圖案的側表面以及絕緣間隔件的上表面及側表面；以及著陸墊，電性連接至埋入式接觸件且被佈置成在絕緣頂蓋圖案及障壁導電層上在垂直方向上與所述多個位元線結構之中的一個位元線結構交疊。
根據實施例的另一態樣，提供一種積體電路裝置，所述積體電路裝置包括：基板，包括單元區域及核心/周邊區域；多個位元線結構，形成於單元區域上且包括位於所述多個位元線結構的每一側壁上的絕緣間隔件；埋入式接觸件，形成於所述多個位元線結構之間；絕緣頂蓋圖案，形成於所述多個位元線結構中的每一者上；障壁導電層，被佈置成覆蓋絕緣頂蓋圖案的側表面以及絕緣間隔件的上表面及側表面；著陸墊，電性連接至埋入式接觸件且被佈置成在絕緣頂蓋圖案及障壁導電層上在垂直方向上與所述多個位元線結構之中的一個位元線結構交疊；以及核心結構，形成於核心/周邊區域上且包括位於所述核心結構的側壁上的障壁金屬層，其中絕緣頂蓋圖案的最上部表面的垂直水平與障壁導電層的最上部表面的垂直水平實質上相同，且核心結構的最上部表面的垂直水平與障壁導電層的最上部表面的垂直水平實質上相同。
根據實施例的另一態樣，提供一種積體電路裝置，所述積體電路裝置包括：基板，具有由裝置隔離區域界定的主動區域；一對位元線結構，形成於基板上且包括位於所述一對位元線結構中的每一者的側壁上的絕緣間隔件；埋入式接觸件，形成於所述一對位元線結構之間且連接至主動區域；絕緣頂蓋圖案，形成於所述一對位元線結構中的每一者上；障壁導電層，被佈置成覆蓋絕緣頂蓋圖案的側表面以及絕緣間隔件的上表面及側表面；著陸墊，電性連接至埋入式接觸件且被佈置成在絕緣頂蓋圖案及障壁導電層上在垂直方向上與所述一對位元線結構中的一者交疊；節點分隔圖案，與所述一對位元線結構中的另一者的絕緣頂蓋圖案的一個側表面接觸且與佈置於與絕緣頂蓋圖案的一個側表面相同的側表面上的絕緣間隔件的上表面接觸；以及電容器結構，形成於著陸墊的上表面上且包括電性連接至著陸墊的電容器下部電極。
圖1是根據實施例的積體電路裝置10的示意性配置的平面圖。
參照圖1，積體電路裝置10可包括單元區域CA、環繞單元區域CA的核心/周邊區域PA、以及包括佈置於單元區域CA與核心/周邊區域PA之間的介面區域IA的基板110。舉例而言，參照圖1，在俯視圖中，介面區域IA及核心/周邊區域PA中的每一者可環繞單元區域CA的整個周界，因此介面區域IA可在單元區域CA與核心/周邊區域PA之間將單元區域CA與核心/周邊區域PA完全分隔開。
舉例而言，基板110可包括包含矽（Si）的晶圓。在另一實例中，基板110可包括包含半導體元素（例如，鍺（Ge））或化合物半導體（例如，碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）及磷化銦（InP）中的至少一者）的晶圓。在又一實例中，基板110可具有絕緣體上矽（silicon on insulator，SOI）結構。另外，基板110可包括導電區域，例如經雜質摻雜的阱或經雜質摻雜的結構。
在一些實施例中，單元區域CA可包括積體電路裝置10的記憶體單元區域。單元區域CA可構成揮發性記憶體元件的記憶體單元區域或非揮發性記憶體元件的記憶體單元區域。記憶體單元區域可包括例如以下記憶體單元區域：動態隨機存取記憶體（dynamic random access memory，DRAM）、磁性隨機存取記憶體（magnetic random access memory，MRAM）、靜態隨機存取記憶體（static random access memory，SRAM）、相變隨機存取記憶體（phase change random access memory，PRAM）、電阻隨機存取記憶體（resistance random access memory，RRAM）及鐵電隨機存取記憶體（ferroelectric random access memory，FRAM）。單元區域CA可包括包含電晶體及電容器的單位記憶體單元或者包含切換元件及可變電阻器的單位記憶體單元。
在核心/周邊區域PA中可佈置有對位於單元區域CA中的記憶體單元進行驅動所需的核心電路及周邊電路。在介面區域IA中可佈置有被佈置用於將單元區域CA電性連接至核心/周邊區域PA的多條配線走線以及用於單元區域CA與核心/周邊區域PA之間的絕緣的結構。
圖2是根據實施例的積體電路裝置10的單元區域CA的主要組件的平面佈局。
參照圖2，積體電路裝置10可包括多個主動區域ACT，所述多個主動區域ACT被佈置成在相對於第一水平方向（X方向）及第二水平方向（Y方向）的對角線方向上具有長軸。多條字元線WL可在第一水平方向（X方向）上彼此平行地延伸穿過所述多個主動區域ACT。在所述多條字元線WL上，多條位元線BL可在與第一水平方向（X方向）交叉的第二水平方向（Y方向）上彼此平行地延伸。
所述多條位元線BL可經由直接接觸件DC連接至所述多個主動區域ACT。在一些實施例中，在所述多條位元線BL之中兩條相鄰的位元線BL之間可形成有多個埋入式接觸件BC。所述多個埋入式接觸件BC中的每一者可在兩條相鄰的位元線BL中的任一者的上部部分上延伸。在一些實施例中，所述多個埋入式接觸件BC可在第一水平方向（X方向）及第二水平方向（Y方向）上佈置成線。
在所述多個埋入式接觸件BC上可形成有多個著陸墊LP。所述多個埋入式接觸件BC及所述多個著陸墊LP可將形成於所述多條位元線BL上的電容器的下部電極連接至所述多個主動區域ACT。所述多個著陸墊LP可分別且局部地與所述多個埋入式接觸件BC交疊。在以下給出對所述多個著陸墊LP的詳細說明。
圖3A至圖3D是根據實施例的積體電路裝置10的主要組件的剖視圖。圖3A是沿著圖1及圖2中的線A-A'截取的剖視圖，圖3B是沿著圖1及圖2中的線B-B'截取的剖視圖，圖3C是沿著圖1中的線C-C'截取的剖視圖，且圖3D是圖3A中的部分DD的放大剖視圖。
一同參照圖3A至圖3D，積體電路裝置10可包括形成於基板110上的多個記憶體單元結構，所述基板110包括單元區域CA及核心/周邊區域PA。將在下文中闡述構成根據實施例的積體電路裝置10的主要組件。
積體電路裝置10可包括基板110、多個閘極介電層122、多條字元線120及多個埋入式絕緣層124，所述基板110包括多個主動區域118，所述多個閘極介電層122在基板110中依序形成於與所述多個主動區域118交叉的多個字元線溝渠120T內部。另外，積體電路裝置10可包括裝置隔離層116、覆蓋所述多個埋入式絕緣層124的第一絕緣層圖案112及第二絕緣層圖案114、位於第一絕緣層圖案112及第二絕緣層圖案114上的多個位元線結構140（參照圖7A）、以及覆蓋所述多個位元線結構140的兩個側壁的多個絕緣間隔件150。
另外，積體電路裝置10可包括多個埋入式接觸件170及多個著陸墊194，所述多個埋入式接觸件170對由多個絕緣柵欄（insulating fence）180與所述多個絕緣間隔件150界定的空間的下部部分進行填充且連接至所述多個主動區域118，所述多個著陸墊194對由所述多個絕緣柵欄180與所述多個絕緣間隔件150界定的空間的上部部分進行填充、延伸至位元線結構140的上部部分且藉由節點分隔圖案196而彼此間隔開。此外，積體電路裝置10可包括多個電容器結構，所述多個電容器結構包括多個下部電極210、電容器介電層220及上部電極230，所述多個下部電極210分別連接至所述多個著陸墊194。
在積體電路裝置10中，形成於所述多個位元線結構140中的每一者的上部部分上的絕緣頂蓋圖案148的上側壁可不被絕緣間隔件150覆蓋。換言之，如圖3D中所示，絕緣頂蓋圖案148的最上部表面148T的垂直水平可高於絕緣間隔件150的最上部表面的垂直水平（例如，相對於圖3A中的基板110的底部而言）。在此種情形中，絕緣頂蓋圖案148的最上部表面148T的垂直水平可被稱為第一水平LV1。因此，儘管在第一水平方向（X方向）上位於第一水平LV1處的著陸墊194的一部分（一般被稱為著陸墊194的頸部）的寬度增大，然而兩個相鄰的著陸墊194之間的分隔距離可得到充分地保證。
在積體電路裝置10中，障壁導電層192可被佈置成覆蓋絕緣頂蓋圖案148的側表面以及絕緣間隔件150的上表面及側表面。舉例而言，參照圖3A，障壁導電層192可在位元線結構140中相鄰的位元線結構140之間延伸。舉例而言，參照圖3A及圖3D，障壁導電層192可直接且共形地位於絕緣頂蓋圖案148的側表面的上部部分上且可在絕緣間隔件150的上表面及埋入式接觸件170的上表面上連續地延伸，例如延伸成具有杯形的橫截面形狀。舉例而言，如圖3A及圖3D中進一步所示，絕緣頂蓋圖案148的最上部表面148T的垂直水平及障壁導電層192的最上部表面192T的垂直水平可與第一水平LV1相同。換言之，絕緣頂蓋圖案148的最上部表面148T與障壁導電層192的最上部表面192T可被形成為彼此共面，以對均勻且平整的平面進行界定。如以下所闡述，此特徵可為對絕緣頂蓋圖案148及障壁導電層192實行平坦化製程的結果。
在積體電路裝置10中，著陸墊194可對障壁導電層192的內部進行填充（例如，著陸墊194可對障壁導電層192的杯形狀的橫截面進行填充）且可在絕緣頂蓋圖案148上方延伸。舉例而言，著陸墊194可例如與絕緣頂蓋圖案148的最上部表面148T及障壁導電層192直接接觸，而著陸墊194可不與絕緣間隔件150直接接觸（例如，障壁導電層192可在著陸墊194與絕緣間隔件150之間將著陸墊194與絕緣間隔件150分隔開）。換言之，被佈置成在垂直方向（Z方向）上與著陸墊194交疊的絕緣間隔件150的上表面可被障壁導電層192環繞。
因此，由於絕緣間隔件150的外壁未被暴露出，因此絕緣間隔件150在用於製造積體電路裝置10的後續製程中可不被濕式蝕刻溶液（例如，LAL溶液）損壞。如此一來，可進一步改善絕緣間隔件150的絕緣效能。在此種情形中，濕式蝕刻溶液（例如，LAL溶液）可被稱為包含氟化銨（NH 4F）的氫氟酸（hydrofluoric acid，HF）溶液且可用於對氧化矽層進行蝕刻。
在積體電路裝置10中，節點分隔圖案196可被佈置成與絕緣頂蓋圖案148的一個側表面接觸，例如，因此節點分隔圖案196與障壁導電層192可位於絕緣頂蓋圖案148的相對的側上（圖3A）。舉例而言，如圖3D中所示，節點分隔圖案196可與佈置於與絕緣頂蓋圖案148的所述一個側表面相同的側表面上的絕緣間隔件150的上表面接觸。換言之，節點分隔圖案196的最下部表面的垂直水平可低於絕緣間隔件150的最上部表面的垂直水平（例如，相對於圖3A中的基板110的底部而言）。節點分隔圖案196可自其上側至其下側被佈置成沿著著陸墊194與初步絕緣間隔件150P之間的空間延伸。舉例而言，節點分隔圖案196可為圓形的，具有自著陸墊194朝向絕緣頂蓋圖案148的斜度，所述絕緣頂蓋圖案148是位元線結構140的上部部分。節點分隔圖案196的下部端部的中心可在垂直方向（Z方向）上與障壁導電層192的上部端部的中心對準，例如，節點分隔圖案196的下部端部的中心可與障壁導電層192的覆蓋絕緣間隔件150（圖3D）的最上部表面（例如，與絕緣間隔件150的最上部表面交疊）的部分的上部端部對準。
在積體電路裝置10中可包括核心結構140D，所述核心結構140D形成於核心/周邊區域PA上且包括位於所述核心結構140D的側壁上的障壁金屬層192D。核心結構140D的最上部表面的垂直水平與障壁金屬層192D的最上部表面的垂直水平可實質上彼此相同且可與第一水平LV1相同。
舉例而言，如圖3C中所示，在核心/周邊區域PA中，核心結構140D及導電材料層194D可被絕緣層（例如，第一絕緣層175及第二絕緣層250）覆蓋。換言之，在核心/周邊區域PA中可形成有電性連接至主動區域118及/或核心結構140D的多條導電配線及其他組件。
在積體電路裝置10中，在單元區域CA與核心/周邊區域PA之間的介面表面上，絕緣頂蓋圖案148的最上部表面148T的垂直水平與核心結構140D的最上部表面的垂直水平可實質上彼此相同且可與第一水平LV1相同。另外，單元區域CA中的著陸墊194的最上部表面的垂直水平與核心/周邊區域PA中的包含與著陸墊194相同材料的導電材料層194D的最上部表面的垂直水平可實質上彼此相同。此特徵可為對絕緣頂蓋圖案148及障壁導電層192實行平坦化製程的結果。
由於藉由對位元線結構140的上部部分進行平坦化而使絕緣頂蓋圖案148的最上部表面與障壁導電層192的最上部表面共面，因此積體電路裝置10可確保生產效率及穩定的操作效能。此外，可形成具有帶有經改善台階的規則導電圖案的所述多個著陸墊194。
圖4是根據實施例的積體電路裝置的製造方法S10的流程圖。
參照圖4，積體電路裝置的製造方法S10可包括第一操作S110至第八操作S180的製程序列。
當以不同方式實施某一實施例時，亦可以與將要闡述的序列不同的方式來執行特定的製程序列。舉例而言，兩個連序闡述的製程亦可實質上同時實行或者以與將要闡述的序列相反的序列實行。
積體電路裝置的製造方法S10可包括在基板的上部部分上形成多個位元線結構的第一操作S110、形成覆蓋所述多個位元線結構中的每一者的兩個側壁的初步絕緣間隔件的第二操作S120、對初步絕緣間隔件的上部部分進行蝕刻以暴露出絕緣頂蓋圖案的上部部分的第三操作S130、形成共形地覆蓋所述多個位元線結構及絕緣間隔件的障壁導電層的第四操作S140、形成覆蓋障壁導電層的第一著陸墊層的第五操作S150、對第一著陸墊層及障壁導電層進行研磨以暴露出絕緣頂蓋圖案的上表面的第六操作S160、在絕緣頂蓋圖案的上表面上形成第二著陸墊層的第七操作S170、以及藉由將第一著陸墊層與第二著陸墊層分隔開的節點來形成著陸墊的第八操作S180。
以下參照圖5A至圖13A及圖5B至圖13B詳細闡述第一操作S110至第八操作S180中的每一者的技術特性，圖5A至圖13A及圖5B至圖13B示出根據實施例的積體電路裝置的製造方法中的階段。圖5A至圖13A是沿著圖2中的線A-A'截取的剖視圖，且圖5B至圖13B是沿著圖2中的線B-B'截取的剖視圖。
一同參照圖5A與圖5B，可在基板110中形成裝置隔離溝渠116T且可形成對裝置隔離溝渠116T進行填充的裝置隔離層116。裝置隔離層116可包含包括例如氧化矽層、氮化矽層及氮氧化矽層中的至少一者的材料。裝置隔離層116可包括單一層（包括一種類型的絕緣層）、雙層（包括兩種類型的絕緣層）或多個層（包括至少三種類型的絕緣層的組合）。舉例而言，裝置隔離層116可包括雙層或多個層（包括氧化矽層及氮化矽層）。
可由裝置隔離層116在基板110中界定所述多個主動區域118。主動區域118可具有在平面圖中具有短軸及長軸的相對長的島形狀，如同圖2中所示的主動區域ACT。
可在基板110中形成所述多個字元線溝渠120T。所述多個字元線溝渠120T可在第一水平方向（X方向）上彼此平行地延伸且可具有線形狀，在所述線形狀中所述多個字元線溝渠120T中的每一者與主動區域118交叉且在第二水平方向（Y方向）上以相等的間隔進行佈置。在一些實施例中，可在所述多個字元線溝渠120T的底表面上形成台階。
在一些實施例中，在所述多個字元線溝渠120T中，可使用單獨的蝕刻製程來對裝置隔離層116與基板110進行蝕刻，使得裝置隔離層116的蝕刻深度與基板110的蝕刻深度不同。在其他實施例中，所述多個字元線溝渠120T可與裝置隔離層116及基板110一同被蝕刻，但是由於裝置隔離層116與基板110之間的蝕刻速率的差異，裝置隔離層116的蝕刻深度可與基板110的蝕刻深度不同。
在對其中已形成有所述多個字元線溝渠120T的所得產品進行清潔之後，可在所述多個字元線溝渠120T中依序形成所述多個閘極介電層122、所述多條字元線120及所述多個埋入式絕緣層124。所述多條字元線120可構成圖2中所示的所述多條字元線WL。所述多條字元線120可在第一水平方向（X方向）上彼此平行地延伸且可具有線形狀，在所述線形狀中所述多條字元線120中的每一者與主動區域118交叉且在第二水平方向（Y方向）上以相等的間隔進行佈置。所述多條字元線120中的每一者的上表面可位於較基板110的上表面低的水平處。另外，所述多條字元線120的底表面可具有凹凸形狀，且可在所述多個主動區域118中形成具有鞍鰭結構（saddle fin structure）的鞍鰭電晶體（鞍鰭場效電晶體（fin field effect transistor，FinFET））。
在一些實施例中，所述多條字元線120中的每一者可具有包括下部字元線層120a及上部字元線層120b的堆疊式結構。舉例而言，下部字元線層120a可包含金屬材料、導電金屬氮化物或其組合。在一些實施例中，下部字元線層120a可包含例如Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN或其組合。舉例而言，上部字元線層120b可包含經摻雜複晶矽。
在一些實施例中，在形成所述多條字元線120之前或在形成所述多條字元線120之後，可將雜質離子注入至所述多條字元線120的兩個側上的主動區域118中，以在基板110內部形成源極/汲極區域。
閘極介電層122可包括例如氧化矽層、氮化矽層、氮氧化矽層、氧化物/氮化物/氧化物（oxide/nitride/oxide，ONO）層及介電常數高於氧化矽層的高介電層中的至少一者。在一些實施例中，閘極介電層122可包含例如以下材料中的至少一種材料：氧化鉿（HfO）、矽酸鉿（HfSiO）、氮氧化鉿（HfON）、氮氧化鉿矽（HfSiON）或氧化鑭（LaO）、氧化鑭鋁（LaAlO）、氧化鋯（ZrO）、矽酸鋯（ZrSiO）、氮氧化鋯（ZrON）、氮氧化鋯矽（ZrSiON）、氧化鉭（TaO）、氧化鈦（TiO）、氧化鍶鋇鈦（BaSrTiO）、氧化鋇鈦（BaTiO）、氧化鍶鈦（SrTiO）、氧化釔（YO）、氧化鋁（AlO）及氧化鉛鈧鉭（PbScTaO）。舉例而言，閘極介電層122可包含HfO 2、Al 2O 3、HfAlO 3、Ta 2O 3或TiO 2。
所述多個埋入式絕緣層124的上表面可位於與基板110的上表面實質上相同的垂直水平處。埋入式絕緣層124可包括例如氧化矽層、氮化矽層、氮氧化矽層及其組合中的至少一個材料層。
一同參照圖6A與圖6B，可形成覆蓋裝置隔離層116、所述多個主動區域118及所述多個埋入式絕緣層124的第一絕緣層圖案112及第二絕緣層圖案114。
第一絕緣層圖案112及第二絕緣層圖案114可包括例如氧化矽層、氮化矽層、氮氧化矽層或其組合。在一些實施例中，可藉由對包括第一絕緣層圖案112及第二絕緣層圖案114在內的多個絕緣層進行堆疊來形成第一絕緣層圖案112及第二絕緣層圖案114。在一些實施例中，第一絕緣層圖案112可包括氧化矽層，且第二絕緣層圖案114可包括氮化矽層。在其他實施例中，第一絕緣層圖案112可包括非金屬介電層，且第二絕緣層圖案114可包括金屬介電層。
在第一絕緣層圖案112及第二絕緣層圖案114上形成導電半導體層132P之後，可形成直接接觸孔洞134H，所述直接接觸孔洞134H穿透導電半導體層132P以及第一絕緣層圖案112及第二絕緣層圖案114且暴露出主動區域118中的源極/汲極區域，且可形成對直接接觸孔洞134H進行填充的直接接觸目的導電層（direct contact-purpose conductive layer）134P。直接接觸孔洞134H可自主動區域118延伸至源極/汲極區域的內部。
導電半導體層132P可包含例如經摻雜複晶矽。直接接觸目的導電層134P可包含例如經摻雜複晶矽、鎢（W）、氮化鎢（WN）、鈷（Co）、鎳（Ni）、鋁（Al）、鉬（Mo）、釕（Ru）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、銅（Cu）或其組合。
在其他實施例中，在形成穿過第一絕緣層圖案112及第二絕緣層圖案114且暴露出主動區域118中的源極/汲極區域的直接接觸孔洞134H之後，亦可一同形成對直接接觸孔洞134H以及第一絕緣層圖案112及第二絕緣層圖案114進行填充的導電半導體層132P與直接接觸目的導電層134P。
一同參照圖7A與圖7B，可依序形成分別用於覆蓋導電半導體層132P及直接接觸目的導電層134P且形成位元線結構140的金屬系導電層與絕緣頂蓋層。
在一些實施例中，金屬系導電層可具有包括第一金屬系導電層及第二金屬系導電層的堆疊式結構。舉例而言，金屬系導電層可具有雙層結構的導電層堆疊式結構。在另一實例中，金屬系導電層可具有單一層或者三或更多個層形成的多個堆疊式結構。
在一些實施例中，絕緣頂蓋層可具有包括第一絕緣頂蓋層、第二絕緣頂蓋層及第三絕緣頂蓋層的堆疊式結構。舉例而言，絕緣頂蓋層可具有三層結構的絕緣層堆疊式結構。在另一實例中，絕緣頂蓋層可具有單一層、雙層或者四或更多個層形成的多個堆疊式結構。
可藉由對第一金屬系導電層、第二金屬系導電層及絕緣頂蓋層進行蝕刻來形成包括呈線形狀的第一金屬系圖案145及第二金屬系圖案146的多條位元線147以及多個絕緣頂蓋圖案148。舉例而言，第一金屬系圖案145可包含氮化鈦（TiN）或TSN（Ti-Si-N），且第二金屬系圖案146可包含鎢（W）或矽化鎢（WSi x）。
在一些實施例中，所述多個絕緣頂蓋圖案148可具有包括第一絕緣頂蓋圖案148a、第二絕緣頂蓋圖案148b及第三絕緣頂蓋圖案148c的堆疊式結構。在一些實施例中，第一絕緣頂蓋圖案148a、第二絕緣頂蓋圖案148b及第三絕緣頂蓋圖案148c中的每一者可包括矽系絕緣層，例如第三絕緣頂蓋圖案148c可包括氮化矽層。
一條位元線147與覆蓋所述一條位元線147的一個絕緣頂蓋圖案148可構成一個位元線結構140。包括所述多條位元線147及所述多個絕緣頂蓋圖案148的所述多個位元線結構140中的每一者可彼此平行地延伸且在基板110的主表面上在第二水平方向（Y方向）上延伸。所述多條位元線147可構成圖2中所示的所述多條位元線BL。在一些實施例中，位元線結構140可更包括導電半導體圖案132，所述導電半導體圖案132是佈置於第一絕緣層圖案112及第二絕緣層圖案114與第一金屬系圖案145之間的導電半導體層（參照圖6A中的132P）的一部分。
在用於形成所述多條位元線147的蝕刻製程中，藉由使用蝕刻製程移除直接接觸目的導電層（參照圖6A中的134P）的不在垂直方向上與位元線147交疊的部分，可形成多個直接接觸圖案134。在此種情形中，第一絕緣層圖案112及第二絕緣層圖案114在形成所述多條位元線147及所述多個直接接觸圖案134的蝕刻製程中可用作蝕刻停止層。所述多個直接接觸圖案134可分別構成圖2中所示的所述多個直接接觸件DC。所述多條位元線147可經由所述多個直接接觸圖案134分別電性連接至所述多個主動區域118。
在形成位元線結構140之後，在形成直接接觸圖案134的製程中，可形成埋入式絕緣圖案136以對直接接觸孔洞134H的已自其移除直接接觸目的導電層（參照圖6A中的134P）的一部分的部分進行填充。埋入式絕緣圖案136可包括例如氮化矽層。
所述多個位元線結構140中的每一者的兩個側壁可被初步絕緣間隔件150P覆蓋。所述多個初步絕緣間隔件150P中的每一者可包括第一絕緣間隔件152、第二絕緣間隔件154、第三絕緣間隔件156及第四絕緣間隔件158。在一些實施例中，所述多個初步絕緣間隔件150P中的每一者可不包括第三絕緣間隔件156及第四絕緣間隔件158中的任一者。換言之，所述多個初步絕緣間隔件150P中的每一者可包括第一絕緣間隔件152、第二絕緣間隔件154及第三絕緣間隔件156。作為另外一種選擇，所述多個初步絕緣間隔件150P中的每一者可包括第一絕緣間隔件152、第二絕緣間隔件154及第四絕緣間隔件158。
可在所述多條位元線147之間形成多個埋入式接觸件孔洞170H。所述多個埋入式接觸件孔洞170H的內空間可由主動區域118與初步絕緣間隔件150P界定，所述初步絕緣間隔件150P覆蓋所述多條位元線147之中每兩條相鄰的位元線147的側壁。
可藉由使用所述多個絕緣頂蓋圖案148及初步絕緣間隔件150P作為蝕刻罩幕來移除第一絕緣層圖案112的一些部分及第二絕緣層圖案114的一些部分以及主動區域118的一些部分而形成所述多個埋入式接觸件孔洞170H。在一些實施例中，藉由首先實行移除第一絕緣層圖案112的一些部分及第二絕緣層圖案114的一些部分以及主動區域118的一部分的非等向性蝕刻製程且藉由進一步實行移除主動區域118的另一部分的非等向性蝕刻製程，可形成所述多個埋入式接觸件孔洞170H，使得由主動區域118界定的埋入式接觸件孔洞170H的空間擴大。
一同參照圖8A與圖8B，可在覆蓋所述多個位元線結構140中的每一者的兩個側壁的所述多個初步絕緣間隔件（參照圖7A中的150P）之間的空間中形成所述多個埋入式接觸件170及所述多個絕緣柵欄180，且可藉由對初步絕緣間隔件（參照圖7A中的150P）的上部部分進行蝕刻來形成絕緣間隔件150。
所述多個埋入式接觸件170與所述多個絕緣柵欄180可沿著覆蓋所述多個位元線結構140的所述兩個側壁的所述多個初步絕緣間隔件（參照圖7A中的150P）之中彼此面對的一對初步絕緣間隔件（參照圖7A中的150P）而交替地佈置。舉例而言，所述多個埋入式接觸件170可包含經摻雜複晶矽，且所述多個絕緣柵欄180可包括氮化矽層。
所述多個埋入式接觸件170可在與基板110垂直的垂直方向（Z方向）上自主動區域118延伸。所述多個埋入式接觸件170可構成圖2中所示的所述多個埋入式接觸件BC。所述多個埋入式接觸件170可佈置於由所述多個絕緣柵欄180與所述多個初步絕緣間隔件（參照圖7A中的150P）界定的空間中。另外，所述多個埋入式接觸件170可對所述多個初步絕緣間隔件（參照圖7A中的150P）之間的空間的下側的一部分進行填充。
所述多個埋入式接觸件170的上表面可位於較所述多個絕緣頂蓋圖案148的上表面低的垂直水平處。另外，所述多個絕緣柵欄180的上表面與所述多個絕緣頂蓋圖案148的上表面可位於實質上相同的垂直水平處。
可由所述多個初步絕緣間隔件（參照圖7A中的150P）與所述多個絕緣柵欄180對多個著陸墊孔洞190H進行界定。所述多個埋入式接觸件170可在所述多個著陸墊孔洞190H的底表面處被暴露出。
在形成所述多個埋入式接觸件170及/或所述多個絕緣柵欄180的製程中，可藉由移除初步絕緣間隔件（參照圖7A中的150P）的上側的一部分來形成絕緣間隔件150，且絕緣頂蓋圖案148的上表面及側表面的一些部分可暴露至外部。作為另外一種選擇，可藉由以下方式形成絕緣間隔件150：使用附加的蝕刻製程對初步絕緣間隔件（參照圖7A中的150P）的上部部分進行蝕刻，使得暴露出絕緣頂蓋圖案148的上部部分。
一同參照圖9A與圖9B，可沿著所述多個著陸墊孔洞190H形成共形地覆蓋所述多個位元線結構140的障壁導電層192。舉例而言，障壁導電層192可包含金屬、導電金屬氮化物或其組合。在一些實施例中，障壁導電層192可具有Ti/TiN堆疊式結構或TiN堆疊式結構。
在一些實施例中，在形成障壁導電層192之前，可在所述多個埋入式接觸件170上形成金屬矽化物層。金屬矽化物層可佈置於所述多個埋入式接觸件170與障壁導電層192之間。金屬矽化物層可包含例如矽化鈷（CoSi x）、矽化鎳（NiSi x）或矽化錳（MnSi x）。
障壁導電層192可覆蓋絕緣頂蓋圖案148的上部部分及絕緣間隔件150的上部部分二者。另外，障壁導電層192可覆蓋埋入式接觸件170的上表面及絕緣柵欄180的上部部分二者。
一同參照圖10A與圖10B，可形成對所述多個著陸墊孔洞190H進行填充且覆蓋障壁導電層192的第一著陸墊層194A，例如第一著陸墊層194A可對由障壁導電層192界定且位於障壁導電層192上方的空間（例如，空腔）進行填充。第一著陸墊層194A可包含例如鎢（W）。在一些實施例中，由於第一著陸墊層194A形成於障壁導電層192上且對所述多個著陸墊孔洞190H進行填充，因此第一著陸墊層194A的下表面及上表面可被形成為不規則表面。在一些實施例中，第一著陸墊層194A可構成著陸墊（參照圖13A中的194）的下部區域。
一同參照圖11A與圖11B，可對第一著陸墊層194A及障壁導電層192進行研磨，使得絕緣頂蓋圖案148的上表面被暴露出。舉例而言，可使用磨削機來實行研磨製程及平坦化製程。
舉例而言，研磨製程及平坦化製程可包括化學機械研磨製程。磨削機可使用研磨製程及平坦化製程來移除第一著陸墊層194A的一部分及障壁導電層192的一部分，且可形成平坦表面，所述多個絕緣頂蓋圖案148的最上部表面在所述平坦表面處被暴露出。在完成研磨製程及平坦化製程之後，絕緣頂蓋圖案148的最上部表面、障壁導電層192的最上部表面及第一著陸墊層194A的最上部表面可形成共面表面。
另外，可使用化學機械研磨製程來移除單元區域（參照圖1中的CA）及核心/周邊區域（參照圖1中的PA）中的台階。以此種方式，可移除由單元區域（參照圖1中的CA）的下部部分結構與核心/周邊區域（參照圖1中的PA）的下部部分結構之間的差異引起的台階，且因此可防止由於台階而在後續製程中引起的圖案化缺陷。
一同參照圖12A與圖12B，可在已完成磨削製程的所述多個絕緣頂蓋圖案148的上表面、障壁導電層192的上表面及第一著陸墊層194A的上表面上形成第二著陸墊層194B。第二著陸墊層194B可包含與第一著陸墊層194A相同的材料（例如，鎢（W））。
換言之，由於第一著陸墊層194A與第二著陸墊層194B包含實質上相同的材料，因此第一著陸墊層194A與第二著陸墊層194B之間的邊界線可能是模糊的，例如，在第一著陸墊層194A與第二著陸墊層194B之間可能不存在邊界線。在一些實施例中，由於第二著陸墊層194B形成於已被平坦化的所述多個絕緣頂蓋圖案148的上表面、障壁導電層192的上表面及第一著陸墊層194A的上表面上，因此第二著陸墊層194B的下表面及上表面可被形成為平坦表面。在一些實施例中，第二著陸墊層194B可構成著陸墊（參照圖13A中的194）的上部區域。
可在第二著陸墊層194B上形成多個硬罩幕圖案HMK。在一些實施例中，可使用氟化氬（ArF）微影製程或極紫外（extreme ultraviolet，EUV）微影製程來形成所述多個硬罩幕圖案HMK。
一同參照圖13A與圖13B，藉由使用所述多個硬罩幕圖案HMK（圖12A）作為蝕刻罩幕來實行移除第一著陸墊層194A的一些部分及第二著陸墊層194B的一些部分的蝕刻製程，可形成凹槽190。在形成凹槽190的蝕刻製程中，可移除所述多個絕緣間隔件150的上側的一部分、所述多個絕緣頂蓋圖案148的上側的一部分、障壁導電層192的上側的一部分以及所述多個絕緣柵欄180的上側的一部分。
可藉由使用由凹槽190將一個本體劃分成多個本體的製程（即，藉由使用通常被稱為節點分隔製程的製程）來將第一著陸墊層194A及第二著陸墊層194B形成為所述多個著陸墊194。所述多個著陸墊194可藉由位於所述多個著陸墊194之間的凹槽190而彼此間隔開。
所述多個著陸墊194可分別佈置於所述多個埋入式接觸件170上且可延伸至所述多個位元線結構140上。在一些實施例中，所述多個著陸墊194可延伸至所述多條位元線147上。所述多個著陸墊194可分別佈置於所述多個埋入式接觸件170上，且所述多個埋入式接觸件170可電性連接至與其對應的所述多個著陸墊194。所述多個著陸墊194可經由所述多個埋入式接觸件170電性連接至主動區域118。
所述多個著陸墊194可構成圖2中所示的所述多個著陸墊LP。所述多個著陸墊194中的每一者可形成於障壁導電層192上。在一些實施例中，所述多個著陸墊194可包含鎢（W）。埋入式接觸件170可佈置於兩個相鄰的位元線結構140之間，且著陸墊194可自其之間具有埋入式接觸件170的兩個相鄰的位元線結構140之間的空間延伸至一個位元線結構140上。
參照圖3A及圖3B，在形成對凹槽190進行填充的節點分隔圖案196之後，可在所述多個著陸墊194上依序形成所述多個下部電極210、電容器介電層220及上部電極230，且可形成包括多個電容器結構200的積體電路裝置10。
在一些實施例中，節點分隔圖案196可包括層間絕緣層及蝕刻停止層。舉例來說，層間絕緣層可包括氧化矽層且蝕刻停止層可包括氮化矽層。
所述多個下部電極210可分別電性連接至所述多個著陸墊194。電容器介電層220可共形地覆蓋所述多個下部電極210。上部電極230可覆蓋電容器介電層220。上部電極230可面對下部電極210，電容器介電層220位於所述上部電極230與下部電極210之間。電容器介電層220及上部電極230中的每一者可被形成為一個本體，以在特定區域中一同覆蓋所述多個下部電極210。
在一些實施例中，所述多個下部電極210中的每一者可具有支柱形狀，在所述支柱形狀中所述多個下部電極210的內部被填充以具有圓形水平橫截面。在其他實施例中，所述多個下部電極210中的每一者可具有其下部部分封閉的圓柱形形狀。另外，所述多個下部電極210可相對於第一水平方向（X方向）或第二水平方向（Y方向）而被佈置成蜂巢形狀或者以鋸齒形方式進行佈置。作為另外一種選擇，所述多個下部電極210可佈置成矩陣形式，其中所述多個下部電極210在第一水平方向（X方向）及第二水平方向（Y方向）中的每一者上被佈置成線。所述多個下部電極210可包含例如經雜質摻雜的矽、金屬（例如，鎢及銅）或導電金屬化合物（例如，氮化鈦）。儘管未示出，然而可更包括與所述多個下部電極210的側壁接觸的至少一個支撐圖案。
電容器介電層220可包含例如TaO、TaAlO、TaON、AlO、AlSiO、HfO、HfSiO、ZrO、ZrSiO、TiO、TiAlO、(Ba,Sr)TiO（BST）、SrTiO（STO）、BaTiO（BTO）、Pb(Zr,Ti)O（PZT）、(Pb,La)(Zr,Ti)O、Ba(Zr,Ti)O、Sr(Zr,Ti)O或其組合。上部電極230可包含例如經摻雜矽、Ru、RuO、Pt、PtO、Ir、IrO、SrRuO（SRO）、(Ba,Sr)RuO（BSRO）、CaRuO（CRO）、BaRuO、La(Sr,Co)O、Ti、TiN、W、WN、Ta、TaN、TiAlN、TiSiN、TaAlN、TaSiN或其組合。
可使用上述製造方法來製造積體電路裝置10。藉由對位元線結構140的上部部分進行平坦化，絕緣頂蓋圖案148的最上部表面與障壁導電層192的最上部表面共面，且可形成具有帶有經改善台階的規則導電圖案的所述多個著陸墊194，進而形成具有可靠生產效率及穩定操作效能的積體電路裝置10。
圖14是根據實施例的包括積體電路裝置的系統1000的配置圖。
參照圖14，系統1000可包括控制器1010、輸入/輸出（input/output，I/O）裝置1020、記憶體裝置1030、介面1040及匯流排1050。系統1000可包括例如行動系統或收發資訊的系統。在一些實施例中，行動系統可包括例如可攜式電腦、網路平板電腦（web tablet）、行動電話、數位音樂播放機或記憶卡。
控制器1010可用於對系統1000中的執行程式進行控制且可包括例如微處理器、數位訊號處理器、微控制器或相似的裝置。
I/O裝置1020可用於輸入或輸出系統1000的資料。可使用I/O裝置1020將系統1000連接至外部裝置（例如，個人電腦或網路），且系統1000可與外部裝置交換資料。I/O裝置1020可包括例如觸控螢幕、觸控板、鍵盤或顯示器。
記憶體裝置1030可儲存用於控制器1010的操作的資料，或者可儲存由控制器1010進行處理的資料。記憶體裝置1030可包括上述積體電路裝置10。
介面1040可為系統1000與外部裝置之間的資料傳輸路徑。控制器1010、I/O裝置1020、記憶體裝置1030及介面1040可經由匯流排1050彼此進行通訊。
綜上所述，實施例提供一種積體電路裝置，所述積體電路裝置能夠藉由使用具有經改善台階的規則導電圖案形成多個著陸墊來確保生產效率及穩定的操作效能。
本文中已揭露了實例性實施例，且儘管採用特定用語，然而該些用語僅用於且僅被解釋為一般性及說明性含義，而非出於限制目的。在一些情形中，對於截至提交本申請案時此項技術中具有通常知識者而言將顯而易見的是，除非另外具體指明，否則結合特定實施例闡述的特徵、特性及/或元件可單獨使用或與結合其他實施例闡述的特徵、特性及/或元件組合使用。因此，熟習此項技術者應理解，可在不背離以下申請專利範圍中所述的本發明的精神及範圍的條件下對其作出形式及細節上的各種改變。
10:積體電路裝置 110:基板 112:第一絕緣層圖案 114:第二絕緣層圖案 116:裝置隔離層 116T:裝置隔離溝渠 118、ACT:主動區域 120、WL:字元線 120a:下部字元線層 120b:上部字元線層 120T:字元線溝渠 122:閘極介電層 124:埋入式絕緣層 132:導電半導體圖案 132P:導電半導體層 134:直接接觸圖案 134H:直接接觸孔洞 134P:直接接觸目的導電層 136:埋入式絕緣圖案 140:位元線結構 140D:核心結構 145:第一金屬系圖案 146:第二金屬系圖案 147、BL:位元線 148:絕緣頂蓋圖案 148a:第一絕緣頂蓋圖案 148b:第二絕緣頂蓋圖案 148c:第三絕緣頂蓋圖案 148T、192T:最上部表面 150:絕緣間隔件 150P:初步絕緣間隔件 152:第一絕緣間隔件 154:第二絕緣間隔件 156:第三絕緣間隔件 158:第四絕緣間隔件 170、BC:埋入式接觸件 170H:埋入式接觸件孔洞 175:第一絕緣層 180:絕緣柵欄 190:凹槽 190H:著陸墊孔洞 192:障壁導電層 192D:障壁金屬層 194、LP:著陸墊 194A:第一著陸墊層 194B:第二著陸墊層 194D:導電材料層 196:節點分隔圖案 200:電容器結構 210:下部電極 220:電容器介電層 230:上部電極 250:第二絕緣層 1000:系統 1010:控制器 1020:輸入/輸出（I/O）裝置 1030:記憶體裝置 1040:介面 1050:匯流排 A-A'、B-B'、C-C':線 CA:單元區域 DC:直接接觸件 DD:部分 HMK:硬罩幕圖案 IA:介面區域 LV1:第一水平 PA:核心/周邊區域 S10:製造方法 S110:第一操作 S120:第二操作 S130:第三操作 S140:第四操作 S150:第五操作 S160:第六操作 S170:第七操作 S180:第八操作 X、Y、Z:方向
藉由參照附圖詳細闡述示例性實施例，各特徵對於熟習此項技術者而言將變得顯而易見，在附圖中： 圖1是根據實施例的積體電路裝置的平面圖。 圖2是根據實施例的積體電路裝置的單元區域的主要組件的平面佈局。 圖3A至圖3D是根據實施例的積體電路裝置的主要組件的剖視圖。 圖4是根據實施例的積體電路裝置的製造方法的流程圖。 圖5A至圖13A是根據實施例的沿著圖2中的線A-A'的剖視圖，其示出積體電路裝置的製造方法中的階段。 圖5B至圖13B是根據實施例的沿著圖2中的線B-B'的剖視圖，其示出積體電路裝置的製造方法中的階段。 圖14是根據實施例的包括積體電路裝置的系統的配置圖。
10:積體電路裝置
110:基板
112:第一絕緣層圖案
114:第二絕緣層圖案
116:裝置隔離層
116T:裝置隔離溝渠
118:主動區域
132:導電半導體圖案
134:直接接觸圖案
134H:直接接觸孔洞
136:埋入式絕緣圖案
145:第一金屬系圖案
146:第二金屬系圖案
147:位元線
148:絕緣頂蓋圖案
148a:第一絕緣頂蓋圖案
148b:第二絕緣頂蓋圖案
148c:第三絕緣頂蓋圖案
150:絕緣間隔件
152:第一絕緣間隔件
154:第二絕緣間隔件
156:第三絕緣間隔件
158:第四絕緣間隔件
170:埋入式接觸件
190:凹槽
192:障壁導電層
194:著陸墊
196:節點分隔圖案
200:電容器結構
210:下部電極
220:電容器介電層
230:上部電極
A-A':線
DD:部分
X、Y、Z:方向

Claims (10)

  1. 一種積體電路裝置，包括： 基板，具有主動區域； 位元線結構，在所述基板上，所述位元線結構包括在所述位元線結構的每一側壁上的絕緣間隔件； 埋入式接觸件，在所述位元線結構之間，所述埋入式接觸件連接至所述主動區域； 絕緣頂蓋圖案，在所述位元線結構中的每一者上； 障壁導電層，在所述絕緣頂蓋圖案的側表面、所述絕緣間隔件的上表面及所述絕緣間隔件的側表面上；以及 著陸墊，電性連接至所述埋入式接觸件，所述著陸墊在所述絕緣頂蓋圖案及所述障壁導電層上與所述位元線結構中的一者垂直地交疊。
  2. 如請求項1所述的積體電路裝置，其中所述絕緣頂蓋圖案的最上部表面的垂直水平與所述障壁導電層的最上部表面的垂直水平實質上相同。
  3. 如請求項2所述的積體電路裝置，其中所述絕緣頂蓋圖案的所述最上部表面與所述障壁導電層的所述最上部表面彼此共面且界定平坦表面。
  4. 如請求項1所述的積體電路裝置，其中所述絕緣頂蓋圖案的最上部表面的垂直水平高於所述絕緣間隔件的最上部表面的垂直水平。
  5. 如請求項4所述的積體電路裝置，其中所述著陸墊在由所述障壁導電層界定的空腔中且與所述絕緣頂蓋圖案的所述最上部表面接觸，且所述著陸墊不與所述絕緣間隔件接觸。
  6. 如請求項5所述的積體電路裝置，其中所述絕緣間隔件的所述上表面與所述著陸墊垂直地交疊且被所述障壁導電層環繞。
  7. 如請求項1所述的積體電路裝置，更包括與所述絕緣頂蓋圖案的第一側表面接觸的節點分隔圖案，所述節點分隔圖案在所述絕緣頂蓋圖案的所述第一側表面上與所述絕緣間隔件的所述上表面接觸。
  8. 如請求項7所述的積體電路裝置，其中所述節點分隔圖案與所述著陸墊及所述障壁導電層接觸。
  9. 如請求項7所述的積體電路裝置，其中所述節點分隔圖案的最下部表面的垂直水平低於所述絕緣間隔件的最上部表面的垂直水平。
  10. 如請求項1所述的積體電路裝置，其中所述絕緣間隔件包括： 內部間隔件，與所述位元線結構中的每一者接觸；以及 外部間隔件，在所述內部間隔件與所述障壁導電層之間。
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