CN114284287A - 半导体结构及其制备方法、存储器、存储***、电子设备 - Google Patents

Abstract

本公开提供了一种半导体结构及其制备方法、存储器、存储***、电子设备，涉及半导体芯片技术领域，以降低存储单元之间的相互干扰，提高器件性能。半导体结构包括堆叠层、沟道结构和多个第二介质层。堆叠层包括交替叠置的多个第一介质层和多个栅极层。沟道结构贯穿堆叠层；第一介质层靠近沟道结构的边界，相较于栅极层靠近沟道结构的边界内缩。沿平行于堆叠层所在平面的方向，第二介质层位于第一介质层与沟道结构之间；沿垂直于堆叠层的所在平面的方向，第二介质层位于相邻的两个栅极层之间，第二介质层的介电常数小于第一介质层的介电常数。上述半导体结构应用于存储器中，以实现数据的读取和写入操作。

Description

半导体结构及其制备方法、存储器、存储***、电子设备

技术领域

本公开涉及半导体芯片技术领域，尤其涉及一种半导体结构及其制备方法、存储器、存储***、电子设备。

背景技术

随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2D或者平面NAND闪存的存储密度接近上限。

为克服2D或者平面NAND闪存带来的限制，业界已经研发了具有三维结构的存储器(3D NAND)，通过将存储单元三维地布置在衬底之上来提高存储密度。

然而，为了增加存储密度，存储器的尺寸越来越小，在进行编程操作时，存储单元之间的相互干扰难以忽略，影响器件性能。

发明内容

本公开的实施例提供一种半导体结构及其制备方法、存储器、存储***、电子设备，以降低存储单元之间的相互干扰，提高器件性能。

为达到上述目的，本公开的实施例采用如下技术方案：

一方面，提供一种半导体结构。所述半导体结构包括堆叠层、沟道结构和多个第二介质层。所述堆叠层包括交替叠置的多个第一介质层和多个栅极层。所述沟道结构贯穿所述堆叠层；所述第一介质层靠近所述沟道结构的边界，相较于所述栅极层靠近所述沟道结构的边界内缩。沿平行于所述堆叠层所在平面的方向，所述第二介质层位于所述第一介质层与所述沟道结构之间；沿垂直于所述堆叠层的所在平面的方向，所述第二介质层位于相邻的两个所述栅极层之间；所述第二介质层的介电常数小于所述第一介质层的介电常数。

本公开的上述实施例提供的半导体结构中，第一介质层与第二介质层可以用不同的材料分别制成。也就是说，第一介质层和第二介质层均可以根据各自的设计需求，选择适合的材料，成本较低。示例性地，第一介质层可以选用弹性模量大的材料，以起到支撑堆叠层的作用。其中，第一介质层无需考虑材料的介电常数是否过高；这样的话，第一介质层可选择的材料的种类较多，成本较低。第二介质层可以选用介电常数较低的材料，以起到降低同一存储单元串中的晶体管之间电场耦合的作用，从而提高器件性能。其中，第二介质层无需考虑材料的弹性模量是否过低；这样的话，第二介质层可选择的材料的种类较多，成本较低。

在一些实施例中，所述第二介质层的一侧与所述第一介质层接触，另一侧与所述沟道结构接触。

在一些实施例中，所述第二介质层的介电常数小于或等于3。

在一些实施例中，所述第二介质层的材料包括碳掺杂的氧化硅、碳掺杂氢氧化硅和氟掺杂氧化硅中的任一种。

在一些实施例中，所述第一介质层的弹性模量大于所述第二介质层的弹性模量。

在一些实施例中，所述第一介质层的弹性模量为70GPa～100GPa。

在一些实施例中，所述第二介质层靠近所述第一介质层的边界，与所述第二介质层远离所述第一介质层的边界之间的距离为0.5nm～5nm。

另一方面，提供一种半导体结构的制备方法，包括：形成初始堆叠层，所述初始堆叠层包括交替设置的多个牺牲层和多个第一介质层。形成贯穿所述初始堆叠层的沟道孔。经由所述沟道孔去除所述第一介质层靠近所述沟道孔的边缘部分，使得所述第一介质层靠近所述沟道孔的边界，相较于所述牺牲层靠近所述沟道孔的边界内缩，以形成凹槽。在所述凹槽内形成第二介质层；所述第二介质层的介电常数小于所述第一介质层的介电常数。在所述沟道孔内形成沟道结构；沿平行于所述初始堆叠层所在平面的方向，所述第二介质层位于所述第一介质层与所述沟道结构之间。

在一些实施例中，所述在所述凹槽内形成第二介质层，包括：沉积目标材料，形成第二介质薄膜；所述目标材料的介电常数小于所述第一介质层的材料的介电常数。去除所述第二介质薄膜中覆盖所述初始堆叠层的部分、及覆盖所述沟道孔的内壁的部分，形成所述第二介质层。

在一些实施例中，在形成所述沟道结构之后，所述制备方法还包括：形成贯穿所述初始堆叠层的栅线缝隙。经由所述栅线缝隙去除所述牺牲层，形成牺牲间隙。在所述牺牲间隙内形成栅极层。

在一些实施例中，在形成所述初始堆叠层和形成所述沟道孔之间，所述制备方法还包括：形成覆盖层；所述覆盖层设置于所述初始堆叠层上。

在一些实施例中，在形成所述沟道孔的过程中，所述沟道孔还贯穿所述覆盖层。在去除所述第一介质层靠近所述沟道孔的边缘部分的过程中，还去除部分所述覆盖层。在形成所述第二介质层之后，所述制备方法还包括：对所述覆盖层远离所述初始堆叠层的一侧进行平坦化处理。

又一方面，提供一种存储器。所述存储器包括如上的一些实施例所述的半导体结构，以及***器件，该***器件与所述半导体结构电连接。

又一方面，提供一种存储***，包括：如上所述的存储器，以及控制器，该控制器耦合至所述存储器，以控制所述存储器存储数据。

又一方面，提供一种电子设备，其特征在于，包括如上所述的存储***。

可以理解地，本公开的上述实施例提供的半导体结构的制备方法、存储器、存储***及电子设备，其所能达到的有益效果可参考上文中半导体结构的有益效果，此处不再赘述。

附图说明

为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。

图1为根据一些实施例的存储器的立体结构示意图；

图2为根据一些实施例的存储器的剖视图；

图3为图1所示的存储器中一个存储单元串沿剖面线AA’的剖面图；

图4为存储单元串的等效电路图；

图5～图14为根据一些实施例的半导体结构的制备方法的制备步骤图；

图15为根据一些实施例的半导体结构的结构图；

图16～图19为根据一些实施例的半导体结构的制备方法的流程图；

图20为根据一些实施例的存储***的框图；

图21为根据另一些实施例的存储***的框图。

具体实施方式

下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。

在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。

“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。

“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。

本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。

另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。

如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量***的局限性)所确定。

在本公开的内容中，“在……上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。

本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。

如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。

术语“三维存储器”是指，在衬底或源极层的主表面上阵列布置，且沿垂直于衬底或源极层的方向延伸的存储单元晶体管串(在本文中被称为“存储单元串”，例如NAND存储单元串)，所形成的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底或源极层的主表面(即横向表面)。

图1为本公开一些实施例提供的存储器的立体结构示意图，图2为存储器的剖视图，图3为图1中存储器的一个存储单元串沿剖面线AA＇的截面图，图4为图3中存储单元串的等效电路图。

参见图1和图2，本公开的一些实施例提供了一种存储器10。存储器10可以包括半导体结构200。存储器10还可以包括与半导体结构200耦接的源极层SL，以及与半导体结构200耦接的***器件100。***器件100可以设置在半导体结构200的远离源极层SL的一侧。

源极层SL的材料可以包括半导体材料，半导体材料例如为单晶硅、多晶硅、单晶锗、III-V族化合物半导体材料、II-VI族化合物半导体材料以及其他合适的半导体材料。源极层SL可以部分或全部被掺杂。示例性地，源极层SL可以包括掺杂区，掺杂区由p型掺杂剂掺杂。源极层SL还可以包括非掺杂区。

半导体结构200可以包括阵列设置的存储单元晶体管串400(在本文中被称为“存储单元串”，例如NAND存储单元串)。源极层SL可以与多个存储单元串400的源端耦接。

具体地，参见图3和图4，存储单元串400可以包括多个晶体管T，一个晶体管T(例如图4中的T1～T6)可以被设置为一个存储单元，这些晶体管T连接在一起，形成了存储单元串400。一个晶体管T(例如每个晶体管T)可以由半导体沟道241和围绕该半导体沟道241的一条栅线G形成。其中，该栅线G被配置为控制该晶体管T的导通状态。

需要说明的是，图1～图4中晶体管的数目仅是示意性的，本公开实施例提供的存储器的存储单元串还可以包括其他数量的晶体管，例如4、16、32、64。

进一步地，沿第三方向Z，多条栅线G中位于最下方的栅线(例如多个栅线G中最靠近源极层SL的栅线)被构造为源端选择栅SGS，源端选择栅SGS被配置为控制晶体管T6的导通状态，进而控制存储单元串400中源端通道的导通状态。多个栅线G中位于最上方的栅线(例如多个栅线G中最远离源极层SL的栅线)被构造为漏端选择栅SGD，漏端选择栅SGD被配置为控制晶体管T1的导通状态，进而控制存储单元串400中漏端通道的导通状态。多个栅线G中位于中间的栅线可以被构造为多条字线WL，例如包括字线WL0、字线WL1、字线WL2、字线WL3。通过在字线WL上写入不同的电压，可以完成存储单元串400中各个存储单元(例如晶体管T)的数据写入、读取、和擦除。

需要说明的是，上述存储器10在X-Y平面中延伸，第一方向X和第二方向Y例如是半导体结构200所在平面(例如源极层SL所在平面)中的两个正交方向：第一方向X例如为字线WL的延伸方向，第二方向Y例如为位线BL的延伸方向。第三方向Z垂直于半导体结构200所在平面，即垂直于X-Y平面。

如本公开所使用的，一个部件(例如层、结构或器件)是在半导体器件(例如存储器)的另一部件(例如层、结构或器件)“上”、“上方”还是“下方”，是当衬底或源极层在第三方向Z上位于半导体器件的最低平面中时，在第三方向Z上相对于半导体器件的衬底或源极层确定的。在整个本公开内容中，应用了相同的概念来描述空间关系。

继续参见图1和图2，在一些实施例中，半导体结构200还可以包括阵列互联层290。阵列互联层290可以与存储单元串400耦接。阵列互联层290可以包括存储单元串400的漏端(即位线BL)，漏端可以与至少一个存储单元串400中各个晶体管T的半导体沟道耦接。

阵列互联层290可以包括一个或多个第一层间绝缘层292，还可以包括通过这些第一层间绝缘层292相互绝缘的多个触点，触点例如包括位线触点BL-CNT，与位线BL耦接；漏端选择栅触点SGD-CNT，与漏端选择栅SGD耦接。阵列互联层290还可以包括一个或多个第一互联导体层291。第一互联导体层291可以包括多条连接线，例如位线BL，以及与字线WL耦接的字线连接线WL-CL。第一互联导体层291和触点的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。第一层间绝缘层292的材料为绝缘材料，绝缘材料例如为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，也可以是其他合适的材料。

***器件100可以包括***电路。***电路被配置为控制和感测阵列器件。***电路可以是用于支持阵列器件操作(或者说工作)的任何合适的数字、模拟、和/或混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如行解码器和列解码器)、读出放大器、驱动器(例如字线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如晶体管、二极管、电阻器或电容器)。***电路还可以包括与高级逻辑工艺兼容的任何其他电路，包括逻辑电路(例如处理器和可编程逻辑器件(Programmable Logic Device，简称PLD)或存储电路(例如静态随机存取存储器(Static Random-Access Memory，简称SRAM))。

具体地，在一些实施例中，***器件100可以包括基板110、设置在基板110上的晶体管120以及设置在基板110上的***互联层130。***电路可以包括晶体管120。

其中，基板110的材料可以为单晶硅，也可以为其他合适的材料，例如硅锗、锗或绝缘体上硅薄膜。

***互联层130与晶体管120耦接，以实现在晶体管120与***互联层130之间传输电信号。***互联层130可以包括一个或多个第二层间绝缘层131，还可以包括一个或多个第二互联导体层132。不同第二互联导体层132之间可以通过触点耦接。第二互联导体层132和触点的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。第二层间绝缘层131的材料为绝缘材料，绝缘材料例如为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，也可以是其他合适的材料。

***互联层130可以与阵列互联层290耦接，使得半导体结构200和***器件100可以耦接。具体地，由于***互联层130与阵列互联层290耦接，因此，***器件100中的***电路可以与半导体结构100中的存储单元串耦接，以实现***电路与存储单元串之间电信号的传输。在一些可能的实现方式中，在***互联层130和阵列互联层290之间可以设置有粘结界面500，通过粘结界面500，***互联层130和阵列互联层290可以相互粘接且耦接。

为了增加存储密度，存储器10的尺寸越来越小，存储单元串400中各个晶体管T之间的距离也越来越小。在这种情况下，在对晶体管T进行编程操作时，由于电场耦合作用，同一存储单元串400中，与进行编程操作的晶体管T相邻的其他晶体管T的阈值电压会增大，从而影响器件性能。

基于此，在一些实施例中，如图15所示，上述半导体结构200包括堆叠层210、沟道结构220和多个第二介质层230。

结合图2和图15，堆叠层210可以设置于源极层SL上，即堆叠层210位于源极层SL的厚度方向(即图2中的第三方向Z)的一侧。堆叠层210包括多个第一介质层211和多个栅极层212，第一介质层211和栅极层212沿第三方向Z(参阅图1)交替叠置。

需要说明的是，第一介质层211的材料可以包括绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种。

其中，栅极层212可以包括导体层2121，导体层2121的材料可以包括导电材料，导电材料例如为钨、钴、铜、铝、掺杂硅、硅化物中的至少一种。

在一些实施例中，如图15所示，栅极层212还可以包括金属化合物层2122，金属化合物层2122位于导体层2121、沟道结构40和第一介质层211之间，金属化合物层2122被配置为粘合层，以提高导体层2121与第一介质层211之间的附着力。其中，金属化合物层2122的材料包括氮化钛、氮化钽、碳化钨中的至少一种。

在一些实施例中，如图15所示，栅极层212还可以包括高介电常数层2123，高介电常数层2123位于金属化合物层2122、沟道结构40和第一介质层211之间，以降低沟道结构40中的电荷流向导体层2121的风险。其中，高介电常数层323的介电常数值大于或等于7。示例性地，高介电常数层323的材料包括氧化铝、氧化铪和氧化钽中的至少一种。

在一些实施例中，堆叠层210与源极层SL接触。在另一些实施例中，堆叠层210与源极层SL之间还设置有其他功能层。例如，堆叠层210与源极层SL之间还设置有半导体层281和第三介质层282，半导体层281与堆叠层210接触，第三介质层282与源极层SL接触。其中，上述堆叠层210最靠近源极层SL的层可以为第一介质层211。

需要说明的是，半导体层281的材料包括半导体材料，半导体材料例如为单晶硅、多晶硅、单晶锗、III-V族化合物半导体材料、II-VI族化合物半导体材料以及其他合适的半导体材料。第三介质层282的材料包括绝缘材料，绝缘材料可以包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种。

本公开的实施例对堆叠层210的层数不作限制，例如，堆叠层210的层数可以为8、64、128等。可以理解地是，堆叠层210的层数越多，集成度越高，由其形成的存储单元串400中的晶体管T的个数越多。

如图15所示，沟道结构220贯穿堆叠层210。其中，在堆叠层210可以设置于源极层SL上，且堆叠层210与源极层SL之间还设置有半导体层281和第三介质层282的情况下，沟道结构220还贯穿半导体层281和第三介质层282，使得沟道结构220可以与源极层SL耦接。

在一些实施例中，参阅图15，沟道结构220包括存储功能层221和半导体沟道层222，存储功能层221的一侧与第一介质层211以及栅线层212的侧面接触，另一侧与半导体沟道层222接触；也即存储功能层221位于半导体沟道层222与第一介质层211和栅线层212之间。

需要说明的是，半导体沟道层222的材料包括半导体材料，半导体材料例如为单晶硅、多晶硅、单晶锗、III-V族化合物半导体材料、II-VI族化合物半导体材料以及其他合适的半导体材料。

其中，存储功能层221包括阻挡层2211、电荷捕获层2212和隧穿层2213，阻挡层2211、电荷捕获层2212、隧穿层2213以及半导体沟道层222的材料可分别为氧化硅、氮化硅、氧化硅以及多晶硅，以形成“SONO”结构。

在一些实施例中，如图15所示，沟道结构220还包括沟道填充层223，沟道填充层223设置于半导体沟道层222远离存储功能层221的一侧，以提供机械支撑作用。需要说明的是，沟道填充层223的材料包括绝缘材料，绝缘材料可以包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种。

其中，第一介质层211靠近沟道结构220的边缘，相较于栅极层212靠近沟道结构220的边缘内缩，沿平行于堆叠层210所在平面的方向(即图1中X-Y所确定的平面)，第二介质层230位于第一介质层211与沟道结构220之间，沿垂直于堆叠层210的所在平面的方向(即图1中Z方向)，第二介质层230位于相邻的两个栅极212层之间。第二介质层230的介电常数小于第一介质层211的介电常数。

基于此，第一介质层211与第二介质层230可以用不同的材料分别制成。也就是说，第一介质层211和第二介质层230均可以根据各自的设计需求，选择适合的材料，成本较低。

示例性地，第一介质层211可以选用弹性模量大的材料，以起到支撑堆叠层210的作用。其中，第一介质层211无需考虑材料的介电常数是否过高；这样的话，第一介质层211可选择的材料的种类较多，成本较低。第二介质层230可以选用介电常数较低的材料，以起到降低同一存储单元串400中的晶体管T之间电场耦合的作用，从而提高器件性能。其中，第二介质层230无需考虑材料的弹性模量是否过低；这样的话，第二介质层230可选择的材料的种类较多，成本较低。

例如，第二介质层230的介电常数小于或等于3。具体地，第二介质层230的材料可以包括碳掺杂氢氧化硅和氟掺杂氧化硅中的任一种。此时，第二介质层230的弹性模量小于第一介质层211。

例如，上述第一介质层211的弹性模量大于第二介质层230的弹性模量，以提高堆叠层210的结构稳定性，降低堆叠层210歪倒的风险。其中，第一介质层211的弹性模量可以为70GPa～100GPa。具体地，第一介质层211的材料可以为二氧化硅。此时，第一介质层211的介电常数为3.9。

在一些实施例中，如图15所示，第二介质层230的一侧与第一介质层211接触，另一侧与沟道结构220接触。也就是说，第二介质层230填充第一介质层211与沟道结构22之间的间隙，避免在制备半导体结构200的过程中，特别是置换栅极层212的过程中，导致不同层的栅极层212之间产生短路的问题。

在一些实施例中，如图15所示，第二介质层230远离第一介质层211的边界，与栅极层212靠近沟道结构220的边界齐平，以使得不同的栅极层212靠近沟道结构220的边缘部分之间均设有介电常数较低的第二介质层230，尽可能地降低同一存储单元串400中的晶体管T之间电场耦合的作用，提高器件性能。

其中，第二介质层230靠近第一介质层211的边界，与第二介质层230远离第一介质层211的边界之间的距离为0.5nm～5nm，也即，沿图15中的X方向上，第二介质层230的长度的范围为0.5nm～5nm；这样可以避免第二介质层230的尺寸过大，而导致堆叠层210倾倒的风险较大；以及，避免第二介质层230的尺寸过小，而导致不能将同一存储单元串400中的晶体管T之间电场耦合降低至预设的要求。示例性地，第二介质层230靠近第一介质层211的边界，与第二介质层230远离第一介质层211的边界之间的距离为0.5nm、1nm、2nm、3nm、4nm和5nm中的任一者。

在一些实施例中，参阅图15，半导体结构200还可以包括栅线隔离结构240，栅线隔离结构240贯穿堆叠层210。其中，栅线隔离结构240包括绝缘隔离部241，绝缘隔离部241与第一介质层211以及栅线层212的侧面接触。

在一些实施例中，如图15所示，栅线隔离结构240还可以包括栅线填充层242。绝缘隔离部241与第一介质层211以及栅线层212的侧面接触，且绝缘隔离部241内侧留有空腔，栅线填充层242填充空腔，以提供机械支撑作用。需要说明的是，栅线填充层242的材料可以为导电材料，也可以为绝缘材料，本公开在此不做具体限定。

在一些实施例中，如图15所示，半导体结构200还可以包括虚拟沟道结构250。

其中，虚拟沟道结构250贯穿堆叠层210，且虚拟沟道结构250被配置为给半导体结构200提供机械支撑。需要说明的是，虚设沟道结构250可以包括绝缘材料，绝缘材料例如为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，也可以是其他合适的材料。虚设沟道结构250可以包括一个或多个空气间隙251，空气间隙251可以减小结构应力。

在一些实施例中，参阅图15，半导体结构200还可以包括覆盖层260。覆盖层260可以覆盖堆叠层210，以起到保护半导体结构200的作用。其中，覆盖层260的材料可以包括绝缘材料，绝缘材料可以包括氧化硅、氮化硅、以及高介电常数绝缘材料中的至少一种，本公开不限于此。

需要说明的是，覆盖层260远离堆叠层210的表面需要利用化学机械研磨工艺进行处理，以使覆盖层260远离堆叠层210的表面全面性的平坦化。

本公开的实施例还提供了一种半导体结构200的制备方法，如图16所示，该制备方法包括步骤S100～S500。

S100：如图5所示，形成初始堆叠层210＇。

上述步骤中，初始堆叠层210＇包括交替设置的多个第一介质层211和多个牺牲层212＇。其中，可采用化学气相沉积(chemical vapor deposition，简称CVD)、物理气相沉积(physical vapor deposition，简称PVD)、原子层沉积(atomic layer deposition，简称ALD)中的任一种薄膜沉积工艺在衬底300上形成初始堆叠层210＇。

需要说明的是，第一介质层211的材料可以参考上文，在此不做赘述。牺牲层212＇的材料包括多晶硅、氮化硅和多晶锗中的至少一种，本公开不限于此。此处，第一介质层211的材料与牺牲层212＇的材料不同，以使得第一介质层211与牺牲层212＇针对同一种蚀刻剂具有不同的刻蚀选择比。示例性地，第一介质层211的材料为二氧化硅，牺牲层212＇的材料为氮化硅。

其中，衬底300可用于支撑其上的初始堆叠层210＇，在后续工艺中可以被去除掉，详细参考下文。该衬底300的材料包括单晶硅(Si)、多晶硅、单晶锗(Ge)、III-V族化合物半导体材料、II-VI族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种。

在一些实施例中，如图5所示，衬底300可以是复合衬底。示例性地，衬底300可以包括基底310，及在基底310上依次形成牺牲氧化硅层320和牺牲多晶硅层330。其中，基底310的材料可以包括单晶硅(Si)、多晶硅、单晶锗(Ge)、III-V族化合物半导体材料、IIVI族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种；牺牲氧化硅层320的材料可以包括氧化硅；牺牲多晶硅层330的材料可以包括多晶硅。

S200：如图6所示，形成贯穿初始堆叠层210＇的沟道孔CH。

上述步骤中，可以通过干法/湿法刻蚀工艺形成贯穿初始叠层结构210＇的沟道孔CH。示例性地，采用各向异性刻蚀(离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀等干法刻蚀中的任一种)工艺形成沟道孔CH。其中，沟道孔CH延伸至衬底300内，例如，衬底300为复合衬底，沟道孔CH延伸至牺牲多晶硅层330内。

S300：如图7所示，经由沟道孔CH去除第一介质层211靠近沟道孔CH的边缘部分。

上述步骤中，利用沟道孔CH作为蚀刻剂通道，刻蚀第一介质层211在沟道孔CH处暴露的端部，蚀刻剂用于刻蚀第一介质层211。其中，第一介质层211靠近沟道孔CH的边界，相较于牺牲层212＇靠近沟道孔CH的边界内缩，以形成凹槽。

需要说明的是，上述刻蚀可以为湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂；在气相蚀刻中使用蚀刻气体作为蚀刻剂。

S400：如图8和图9所示，在凹槽内形成第二介质层230。

上述步骤中，第二介质层230的介电常数小于第一介质层211的介电常数。其中，第二介质层230可以利用沟道孔CH作为沉积物通道，采用CVD、PVD、ALD中的任一种薄膜沉积工艺，在凹槽内形成第二介质层230。具体可以参考S410～S420，本公开在此不做赘述。

需要说明的是，第二介质层230的材料可以参考上文，在此不做赘述。

S500：如图9和图10所示，在沟道孔CH内形成沟道结构220。

上述步骤中，可采用CVD、PVD、ALD中的任一种薄膜沉积工艺沿沟道孔CH的内壁依次沉积阻挡层2211、电荷捕获层2212、隧穿层2213以及半导体沟道层222，以形成沟道结构220。其中，阻挡层2211、电荷捕获层2212、隧穿层2213可被称为存储功能层221。

其中，沿平行于初始堆叠层210＇所在平面的方向(即图1中X-Y所确定的平面)，第二介质层230位于第一介质层211与沟道结构220之间。

需要说明的是，阻挡层2211、电荷捕获层2212、隧穿层2213以及半导体沟道层222的材料可以参考上文，在此不做赘述。

在一些实施例中，在沟道孔CH内依次形成存储功能层221和半导体沟道层222之后，还可以在沟道孔CH内形成沟道填充层223。例如，可采用CVD、PVD、ALD中的任一种薄膜沉积工艺，在形成有存储功能层221和半导体沟道层222的沟道孔CH内填充绝缘材料，例如氧化硅，以形成具有存储功能层221、半导体沟道层222和沟道填充层223的沟道结构220。

在一些实施例中，如图17所示，上述S400包括S410～S420。

S410：如图8所示，沉积目标材料，形成第二介质薄膜230＇。

上述步骤中，目标材料的介电常数小于第一介质层211的材料的介电常数。具体地，可以采用CVD、PVD、ALD中的任一种薄膜沉积工艺，沉积目标材料。其中，在沉积目标材料时，在初始堆叠层210＇的上侧及沟道孔CH的内壁上同样形成有目标材料。

需要说明的是，目标材料为第二介质层230的材料，具体可以参考上文，在此不做赘述。

S420：如图8和图9所示，去除第二介质薄膜230＇中覆盖初始堆叠层210＇的部分、及覆盖沟道孔CH的内壁的部分，形成第二介质层230。

上述步骤中，可以采用蚀刻剂刻蚀覆盖有第二介质薄膜230＇的初始堆叠层210＇，蚀刻剂用于刻蚀目标材料。

其中，在刻蚀第二介质薄膜230＇中覆盖初始堆叠层210＇的部分、及覆盖沟道孔CH的内壁的部分的过程中，可以通过控制刻蚀时间的长短，来使得在第二介质薄膜230＇中覆盖初始堆叠层210＇的部分、及覆盖沟道孔CH的内壁的部分被去除后，停止刻蚀，以使得第二介质层230远离第一介质层211的边界，与牺牲层212＇靠近沟道孔CH的边界齐平。

在一些实施例中，如图18所示，在S500之后，上述制备方法还包括S600～S800。

S600：如图11所示，形成贯穿初始堆叠层210＇的栅线缝隙GLS。

上述步骤中，可以通过干法/湿法刻蚀工艺形成贯穿初始堆叠层210＇的栅线缝隙GLS。示例性地，采用各向异性刻蚀(离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀等干法刻蚀中的任一种)工艺形成栅线缝隙GLS。其中，栅线缝隙GLS延伸至衬底300内，例如，衬底300为复合衬底，栅线缝隙GLS延伸至牺牲多晶硅层330内。

需要说明的是，上述S200中形成贯穿初始堆叠层210＇的沟道孔CH以及上述S600中形成贯穿初始堆叠层210＇的栅线缝隙GLS，在不同工序中进行，以避免第二介质薄膜230＇形成在栅线缝隙GLS内；例如通过一次刻蚀工艺形成沟道孔CH，通过另一次刻蚀工艺形成栅线缝隙GLS，本公开的对上述两个步骤进行的先后顺序不做限制。

S700：如图11和图12所示，经由栅线缝隙GLS去除牺牲层212＇，形成牺牲间隙。

上述步骤中，利用栅线缝隙GLS作为蚀刻剂通道，采用各向同性蚀刻去除牺牲层212＇形成牺牲间隙。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂；在气相蚀刻中使用蚀刻气体作为蚀刻剂。

需要说明的是，在第一介质层211的材料为氧化硅，牺牲层212＇的材料为氮化硅的情况下，湿法蚀刻中可以采用磷酸溶液作为蚀刻剂；在气相蚀刻中可以采用C4F8、C4F6和CH2F2中的至少一种作为蚀刻气体。

S800：如图12和图13所示，在牺牲间隙内形成栅极层212。

上述步骤中，可以利用栅线缝隙GLS作为沉积物通道，采用CVD、PVD、ALD中的任一种薄膜沉积工艺，在牺牲间隙内形成栅极层212。

需要说明的是，栅极层212的结构及材料可以参考上文，本公开在此不做赘述。此外，在形成栅极层212之后，如图13和图14所示，可以在栅线缝隙GLS内形成栅线隔离结构240，栅线隔离结构240可以参考上文，本公开在此不做赘述。

基于上述，如图13所示，可以形成堆叠层210，堆叠层210包括交替叠置的第一介质层211和栅极层212。

在一些实施例中，如图20所示，在S100和S200之间，上述制备方法还包括S110。

S110：参阅图5，形成覆盖层260。

上述步骤中，可采用CVD、PVD和ALD中的任一种薄膜沉积工艺在初始堆叠层210＇上形成覆盖层260。即，覆盖层260设置于初始堆叠层210＇上。其中，覆盖层260的材料可以参考上文，本公开在此不做赘述。

在这种情况下，在S200中形成沟道孔CH的过程中，沟道孔CH还贯穿覆盖层260。类似地，在S600中形成栅线缝隙GLS的过程中，栅线缝隙GLS还贯穿覆盖层260。此时，在覆盖层260的材料与第一介质层211的材料相同的情况下，在S300去除第一介质层211靠近沟道孔CH的边缘部分的过程中，还去除部分覆盖层260，例如，去除覆盖层260靠近沟道孔CH的边缘部分，以及去除覆盖层260远离初始堆叠层210＇上的一部分。

在此基础上，在S400之后，如图19所示，上述制备方法还包括S120。

S120：参阅图9，对覆盖层260远离初始堆叠层210＇的一侧进行平坦化处理。

上述步骤中，可采用化学机械研磨工艺对覆盖层260远离初始堆叠层210＇的表面进行处理，以使覆盖层260远离初始堆叠层210＇的表面全面性的平坦化。

在一些实施例中，在S120之后，上述制备方法还包括S900。

S900：去除衬底300。

上述步骤中，可以采用化学机械平面化(Chemical Mechanical Planarization，可以简称为CMP)、干法/湿法刻蚀工艺去除衬底300。

示例性地，衬底300为复合衬底，可采用湿法刻蚀工艺依次去除基底310、牺牲氧化硅层320、牺牲多晶硅层330，以暴露沟道结构220延伸入牺牲多晶硅层330内的部分。

图20为根据一些实施例的存储***的框图。图21为根据另一些实施例的存储***的框图。

请参见图20和图21，本公开的一些实施例还提供了一种存储***1000。该存储***1000包括控制器20，和如上的一些实施例的存储器10，控制器,20耦合至存储器10，以控制存储器10存储数据。

其中，存储***1000可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(Universal Flash Storage，简称UFS)封装或嵌入式多媒体卡(Embedded Multi Media Card，简称eMMC)封装)中。也就是说，存储***1000可以应用于并且封装到不同类型的电子产品中，例如，移动电话(例如手机)、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、游戏控制台、打印机、定位设备、可穿戴设备、智能传感器、移动电源、虚拟现实(Virtual Reality，简称VR)设备、增强现实(Augmented Reality，简称AR)设备或者其中具有储存器的任何其他合适的电子设备。

在一些实施例中，参见图20，存储***1000包括控制器20和一个存储器10，存储***1000可以被集成到存储器卡中。

其中，存储器卡包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、紧凑型闪存(Compact Flash，简称CF)卡、智能媒体(Smart Media，简称SM)卡、存储器棒、多媒体卡(Multimedia Card，简称MMC)、安全数码(Secure Digital Memory Card，简称SD)卡、UFS中的任一种。

在另一些实施例中，参见图21，存储***1000包括控制器20和多个存储器10，存储***1000集成到固态硬盘(Solid State Drives，简称SSD)中。

在存储***1000中，在一些实施例中，控制器20被配置为用于在低占空比环境中操作，例如，SD卡、CF卡、通用串行总线(Universal Serial Bus，简称USB)闪存驱动器或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。

在另一些实施例中，控制器20被配置为用于在高占空比环境SSD或eMMC中操作，SSD或eMMC用于智能电话、平板电脑、笔记本电脑等移动设备的数据储存器以及企业存储阵列。

在一些实施例中，控制器20可以被配置为管理存储在存储器10中的数据，并且与外部设备(例如主机)通信。在一些实施例中，控制器20还可以被配置为控制存储器10的操作，例如读取、擦除和编程操作。在一些实施例中，控制器20还可以被配置为管理关于存储在或要存储在存储器10中的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡中的至少一种。在一些实施例中，控制器20还被配置为处理关于从存储器10读取的或者被写入到存储器10的数据的纠错码。

当然，控制器20还可以执行任何其他合适的功能，例如格式化存储器10；例如控制器20可以通过各种接口协议中的至少一种与外部设备(例如，主机)通信。

需要说明的是，接口协议包括USB协议、MMC协议、***部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议中的至少一种。

本公开的一些实施例还提供了一种电子设备。电子设备可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备(例如智能手表、智能手环、智能眼镜等)、移动电源、游戏机、数字多媒体播放器等中的任一种。

电子设备可以包括上文所述的存储***1000，还可以包括中央处理器CPU(Central Processing Unit，中央处理器)和缓存器(cache)等中的至少一种。

以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种半导体结构，其特征在于，包括：

堆叠层，包括交替叠置的多个第一介质层和多个栅极层；

沟道结构，贯穿所述堆叠层；所述第一介质层靠近所述沟道结构的边界，相较于所述栅极层靠近所述沟道结构的边界内缩；

多个第二介质层，沿平行于所述堆叠层所在平面的方向，所述第二介质层位于所述第一介质层与所述沟道结构之间；沿垂直于所述堆叠层的所在平面的方向，所述第二介质层位于相邻的两个所述栅极层之间，所述第二介质层的介电常数小于所述第一介质层的介电常数。

2.根据权利要求1所述的半导体结构，其特征在于，所述第二介质层的一侧与所述第一介质层接触，另一侧与所述沟道结构接触。

3.根据权利要求1所述的半导体结构，其特征在于，所述第二介质层的介电常数小于或等于3。

4.根据权利要求3所述的半导体结构，其特征在于，所述第二介质层的材料包括碳掺杂的氧化硅、碳掺杂氢氧化硅和氟掺杂氧化硅中的任一种。

5.根据权利要求1所述的半导体结构，其特征在于，所述第一介质层的弹性模量大于所述第二介质层的弹性模量。

6.根据权利要求5所述的半导体结构，其特征在于，所述第一介质层的弹性模量为70GPa～100GPa。

7.根据权利要求1～6中任一项所述的半导体结构，其特征在于，所述第二介质层靠近所述第一介质层的边界，与所述第二介质层远离所述第一介质层的边界之间的距离为0.5nm～5nm。

8.一种半导体结构的制备方法，其特征在于，包括：

形成初始堆叠层；所述初始堆叠层包括交替设置的多个牺牲层和多个第一介质层；

形成贯穿所述初始堆叠层的沟道孔；

经由所述沟道孔去除所述第一介质层靠近所述沟道孔的边缘部分，使得所述第一介质层靠近所述沟道孔的边界，相较于所述牺牲层靠近所述沟道孔的边界内缩，以形成凹槽；

在所述凹槽内形成第二介质层；所述第二介质层的介电常数小于所述第一介质层的介电常数；

在所述沟道孔内形成沟道结构；沿平行于所述初始堆叠层所在平面的方向，所述第二介质层位于所述第一介质层与所述沟道结构之间。

9.根据权利要求8所述的制备方法，其特征在于，所述在所述凹槽内形成第二介质层，包括：

沉积目标材料，形成第二介质薄膜；所述目标材料的介电常数小于所述第一介质层的材料的介电常数；

去除所述第二介质薄膜中覆盖所述初始堆叠层的部分、及覆盖所述沟道孔的内壁的部分，形成所述第二介质层。

10.根据权利要求8所述的制备方法，其特征在于，在形成所述沟道结构之后，还包括：

形成贯穿所述初始堆叠层的栅线缝隙；

经由所述栅线缝隙去除所述牺牲层，形成牺牲间隙；

在所述牺牲间隙内形成栅极层。

11.根据权利要求8～10中任一项所述的制备方法，其特征在于，在形成所述初始堆叠层和形成所述沟道孔之间，还包括：

形成覆盖所述初始堆叠层的覆盖层。

12.根据权利要求11所述的制备方法，其特征在于，在形成所述沟道孔的过程中，所述沟道孔还贯穿所述覆盖层；在去除所述第一介质层靠近所述沟道孔的边缘部分的过程中，还去除部分所述覆盖层；

在形成所述第二介质层之后，所述制备方法还包括：

对所述覆盖层远离所述初始堆叠层的一侧进行平坦化处理。

13.一种存储器，其特征在于，包括：

半导体结构，所述半导体结构为如权利要求1～7中任一项所述的半导体结构；

***器件，与所述半导体结构电连接。

14.一种存储***，其特征在于，包括：

存储器，所述存储器为如权利要求13所述的存储器；

控制器，耦合至所述存储器，以控制所述存储器存储数据。

15.一种电子设备，其特征在于，包括如权利要求14所述的存储***。

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