KR102248205B1 - 수직 채널 및 에어 갭을 갖는 반도체 소자 - Google Patents

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Abstract

기판 상에 형성된 워드 라인들, 상기 워드 라인들 사이에 형성된 에어 갭들, 상기 워드 라인들 및 에어 갭들을 수직으로 관통하여 상기 기판과 연결된 채널 구조체들, 상기 워드 라인들의 상면들, 하면들, 및 상기 채널 구조체들과 인접하는 측면들을 컨포멀하게 덮는 블로킹 패턴들 및 상기 워드 라인들의 측면들 상의 상기 블로킹 패턴들과 상기 채널 구조체들 사이에 형성된 전하 트랩 패턴들을 포함하는 반도체 소자가 설명된다.

Description

수직 채널 및 에어 갭을 갖는 반도체 소자{Semiconductor device having vertical channel and air gap}
본 발명은 수직 채널 및 에어 갭을 갖는 반도체 소자에 관한 것이다.
반도체 소자의 크기는 축소하면서 성능은 개선하기 위하여, 다수의 메모리 셀들을 기판 상에 수직하게 형성하는 여러 가지 방법들이 연구되고 있다. 이와 같이 기판 상에 수직하게 형성되는 셀들을 갖는 반도체 소자는 셀 적층수를 늘리는 방법으로 고밀도화를 실현하고 있다. 그러나, 셀 적층수를 늘리면 적층막의 두께가 두꺼워져 에칭 가공이 어려워지고, 적층막의 두께를 얇게 하면 셀 간 커플링에 의한 오동작이나 워드 라인 간 커패시턴스 증가에 따라 동작 속도가 저하될 수 있다.
본 발명이 해결하고자 하는 과제는 적층막의 두께를 줄이면서 셀 특성 및 신뢰성을 유지할 수 있는 반도체 소자들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 소자들을 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 소자들을 갖는 전자 장치 및 전자 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자는 기판 상에 형성된 워드 라인들, 상기 워드 라인들 사이에 형성된 에어 갭들, 상기 워드 라인들 및 에어 갭들을 수직으로 관통하여 상기 기판과 연결된 채널 구조체들, 상기 워드 라인들의 상면들, 하면들, 및 상기 채널 구조체들과 인접하는 측면들을 컨포멀하게 덮는 블로킹 패턴들 및 상기 워드 라인들의 측면들 상의 상기 블로킹 패턴들과 상기 채널 구조체들 사이에 형성된 전하 트랩 패턴들을 포함할 수 있다.
상기 전하 트랩 패턴들은 상기 기판 표면의 수직 방향으로 이격될 수 있다.
상기 에어 갭들은 상기 전하 트랩 패턴들의 이격된 사이로 확장될 수 있다.
상기 블로킹 패턴들 사이에 위치하는 상기 에어 갭들의 수직 폭은 상기 전하 트랩 패턴들 사이에 위치하는 상기 에어 갭들의 수직 폭보다 작을 수 있다.
상기 전하 트랩 패턴들의 이격된 사이에 형성된 산화막들을 더 포함할 수 있다.
상기 전하 트랩 패턴들과 상기 산화막들은 수직 방향으로 정렬될 수 있다.
상기 산화막들은 상기 블로킹 패턴들 사이에 위치하는 상기 에어 갭들 내부로 연장될 수 있다.
상기 전하 트랩 패턴들의 수직 길이는 각각 상기 워드 라인들의 측면의 수직 길이보다 길 수 있다.
상기 전하 트랩 패턴들의 수직 길이는 상기 블로킹 패턴들의 수직 길이보다 짧을 수 있다.
본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자는 기판 상에 교대로 반복적으로 형성된 워드 라인들 및 에어 갭들, 상기 워드 라인들 및 에어 갭들을 수직으로 관통하여 상기 기판과 연결되는 채널 구조체들, 상기 워드 라인들의 상면들, 하면들 및 상기 채널 구조체와 인접하는 측면들을 컨포멀하게 덮는 블로킹 패턴들, 상기 워드 라인들의 상기 측면들 상의 상기 블로킹 패턴들 상에 형성되는 전하 트랩 패턴들 및 상기 전하 트랩 패턴들과 상기 채널 구조체 사이에 형성되는 터널링 절연 패턴들을 포함하고, 상기 전하 트랩 패턴들은 수직 방향으로 이격되고, 상기 전하 트랩 패턴들의 이격된 사이에는 상기 에어 갭들이 배치될 수 있다.
상기 기판 상에 상기 워드 라인들과 에어 갭들을 수직으로 관통하여 이격 배치되는 분리 패턴들을 더 포함할 수 있다.
상기 분리 패턴들은 상기 에어 갭들의 내부의 상기 블로킹 패턴들, 전하 트랩 패턴들 및 터널링 절연 패턴들 상으로 연장하여 형성될 수 있다.
상기 분리 패턴들과 상기 워드 라인들 사이에 형성된 캡핑 패턴을 더 포함할 수 있다.
상기 블로킹 패턴들 사이에 위치하는 상기 에어 갭들의 수직 폭은 상기 전하 트랩 패턴들 사이에 위치하는 상기 에어 갭들의 수직 폭보다 작을 수 있다.
상기 전하 트랩 패턴들의 수직 길이는 각각 상기 워드 라인들의 측면의 수직 길이보다는 길고, 상기 블로킹 패턴들의 수직 길이보다는 짧을 수 있다.
본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자는 기판 상에 교대로 반복적으로 형성된 워드 라인들 및 에어 갭들, 상기 워드 라인들 및 에어 갭들을 수직으로 관통하여 상기 기판과 접하는 채널 구조체들, 상기 워드 라인들과 상기 에어 갭들 사이 및 상기 채널 구조체들과 마주하는 상기 워드 라인들의 측면 상에 형성된 블로킹 패턴들, 상기 워드 라인들의 상기 측면의 상기 블로킹 패턴들 상에 형성되는 전하 트랩 패턴들 및 상기 전하 트랩 패턴들과 상기 채널 구조체 사이에 형성된 터널링 절연 패턴들을 포함하고, 상기 전하 트랩 패턴들은 수직 방향으로 이격되고, 상기 전하 트랩 패턴들의 이격된 사이에는 산화막들이 형성될 수 있다.
상기 전하 트랩 패턴들과 상기 산화막들은 수직 방향으로 정렬될 수 있다.
상기 전하 트랩 패턴들의 수직 길이는 각각 상기 워드 라인들의 측면의 수직 길이보다 길고, 상기 블로킹 패턴들의 수직 길이보다 짧을 수 있다.
상기 산화막들은 상기 블로킹 패턴들 사이에 위치하는 상기 에어 갭들 내부로 연장될 수 있다.
상기 산화막들은 산화된 실리콘을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다
본 발명의 일 실시 예에 의한 반도체 소자는 워드 라인들 사이에 에어 갭들을 형성함에 따라, 적층막 두께를 낮춰도 워드 라인들 간에 커패시턴스가 증가하는 것을 방지하여 반도체 소자의 동작 속도가 저하되는 것을 개선할 수 있다.
또한, 본 발명의 일 실시 예에 의한 반도체 소자는 전하 트랩 패턴들을 워드 라인들의 표면에만 형성하여 서로 분리되도록 함으로써, 적층막 두께를 낮춤에 따라 셀 간 거리가 가까워져도 셀 간 커플링에 의한 오동작 문제가 발생하는 것을 개선할 수 있다.
기타 다양한 효과들은 상세한 설명 내에서 언급될 것이다.
도 1은 본 발명의 다양한 실시 예들에 의한 반도체 소자들을 나타낸 상면도(top view)이다.
도 2a 내지 도 3c는 본 발명의 실시 예들에 의한 반도체 소자들을 설명하기 위하여 도 1의 I-I' 방향을 따라 절단한 종단면도들(cross-sectional views) 및 확대도들이다.
도 4 내지 도 43c은 본 발명의 다양한 실시 예들에 의한 반도체 소자들을 제조하는 방법을 설명하기 위한 도면들이다.
도 44는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 45 및 도 46은 본 발명의 기술적 사상의 실시 예들에 의한 전자 시스템들을 개념적으로 도시한 블록 다이어그램들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)'이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1 및 도 2a는 본 발명의 일 실시 예에 의한 반도체 소자들을 개념적으로 보이는 상면도(top view) 및 종단면도(cross-sectional view)이다. 도 2b 및 도 2c는 각각 도 2a의 A 부분 확대도 및 B 부분 확대도이다.
도 1 내지 도 2c를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100A)는 기판(110), 유전체 패턴들(120), 채널 구조체들(130), 워드 라인들(140), 에어 갭들(180) 및 분리 패턴들(170)을 포함할 수 있다.
상기 기판(110)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(110)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등을 포함할 수 있다. 상기 기판(110)은 메모리 셀들이 형성되는 메모리 셀 어레이 영역 및 상기 메모리 셀들을 동작시키기 위한 주변 회로들이 형성되는 주변 회로 영역을 포함할 수 있다.
상기 기판(110) 표면 상에는 제1 절연박막(110a)이 형성될 수 있다. 상기 제1 절연박막(110a)은 상기 분리 패턴들(170) 사이에 형성될 수 있다. 상기 제1 절연박막(110a)은 산화된 실리콘(oxidized silicon)을 포함할 수 있다.
상기 분리 패턴들(170)은 상기 기판(110) 상에 수직으로 배치될 수 있다. 상기 분리 패턴들(170)은 평면도에서 서로 이격된 라인 형상일 수 있다. 상기 분리 패턴들(170)은 서로 평행하게 연장하는 장벽(dam) 모양을 가질 수 있다. 상기 분리 패턴들(170)의 하부는 상기 기판(110) 내부로 돌출할 수 있다. 상기 분리 패턴들(170)은 실리콘 산화물과 같은 절연성 물질로 형성될 수 있다.
상기 분리 패턴들(170)의 하부와 접촉하는 상기 기판(110)의 표면 상에는 제2 절연박막(110b)이 컨포멀하게 형성될 수 있다. 상기 제2 절연박막(110b)은 산화된 실리콘을 포함할 수 있다.
상기 워드 라인들(140)은 상기 제1 절연박막(110a) 상에 상기 기판(110)의 표면에 수직 방향으로 이격되어 적층될 수 있다. 상기 워드 라인들(140)은 각각 절연성 배리어 패턴(141), 전도성 배리어 패턴(142) 및 워드 라인 전극(143)을 포함할 수 있다.
상기 워드 라인 전극(143)은 금속과 같은 도전 물질을 포함할 수 있다. 예를 들어, 상기 워드 라인 전극(143)은 텅스텐(W)을 포함할 수 있다.
상기 전도성 배리어 패턴(142)은 도전성 금속 질화물을 포함할 수 있다. 예를 들어, 상기 전도성 배리어 패턴(142)은 질화 티타늄(TiN)을 포함할 수 있다. 상기 전도성 배리어 패턴(142)은 상기 워드 라인 전극(143)을 전체적으로 또는 부분적으로 감쌀 수 있다. 예를 들어, 상기 전도성 배리어 패턴(142)은 상기 채널 구조체들(130) 사이에 위치하는 상기 워드 라인 전극(143)을 전체적으로 감쌀 수 있다. 또한, 상기 전도성 배리어 패턴(142)은 상기 채널 구조체들(130)과 상기 분리 패턴들(170) 사이에 위치하는 워드 라인 전극(143)을 부분적으로 감쌀 수 있다. 즉, 상기 전도성 배리어 패턴(142)은 상기 채널 구조체들(130)과 상기 분리 패턴들(170) 사이에 위치한 워드 라인 전극(143) 중 상기 채널 구조체들(130)과 인접한 부분을 감싸고, 상기 분리 패턴들(170)과 인접한 부분을 감싸지 않을 수 있다. 구체적으로, 상기 전도성 배리어 패턴(142)은 상기 워드 라인 전극(143)에서 상기 분리 패턴들(170)과 인접한 부분의 측면, 상면 일부 및 하면 일부를 감싸지 않을 수 있다. 여기에서, 상기 워드 라인 전극(143)의 측면은 상기 기판(110)의 표면에 수직할 수 있고, 상기 워드 라인 전극(143)의 상면 및 하면은 상기 기판(110)의 표면에 평행할 수 있다.
상기 절연성 배리어 패턴(141)은 상기 전도성 배리어 패턴(142) 상에 상기 워드 라인 전극(143)을 감싸도록 형성될 수 있다. 상기 절연성 배리어 패턴(141)도 상기 워드 라인 전극(143)을 전체적으로 또는 부분적으로 감쌀 수 있다. 예를 들어, 상기 절연성 배리어 패턴(141)은 상기 전도성 배리어 패턴(142)과 마찬가지로, 상기 워드 라인 전극(143)에서 상기 채널 구조체들(130)과 인접한 부분을 감싸고, 상기 분리 패턴들(170)과 인접한 부분을 감싸지 않을 수 있다. 예를 들어, 상기 절연성 배리어 패턴(141)은 상기 워드 라인 전극(143)에서 상기 분리 패턴들(170)과 인접한 부분의 측면, 상면 일부 및 하면 일부를 감싸지 않을 수 있다.
상기 절연성 배리어 패턴(141)의 측면은 상기 전도성 배리어 패턴(142)의 측면과 수직으로 정렬될 수 있다. 여기에서, 상기 절연성 배리어 패턴(141)의 측면과 상기 전도성 배리어 패턴(142)의 측면은 각각 상기 기판(110)의 표면에 수직하고, 상기 분리 패턴들(170)과 가까울 수 있다. 상기 절연성 배리어 패턴(141)은 알루미늄 산화물(Al2O3)과 같은 금속 산화물을 포함할 수 있다.
상기 유전체 패턴들(120)은 블로킹 패턴들(121), 제1 전하 트랩 패턴들(122), 제2 전하 트랩 패턴들(124) 및 터널링 절연 패턴들(124)을 포함할 수 있다.
상기 에어 갭들(180)은 상기 워드 라인들(140) 사이에 형성될 수 있다. 예를 들어, 상기 에어 갭들(180)은 상기 워드 라인들(140)을 감싸는 상기 블로킹 패턴들(121) 사이에 형성될 수 있다. 상기 에어 갭들(180)은 상기 블로킹 패턴들(121), 상기 제1 전하 트랩 패턴들(122), 상기 제2 전하 트랩 패턴들(123) 및 상기 터널링 절연 패턴들(124) 상에 컨포멀하게 형성된 제2 캡핑 패턴(170)에 의해 정의될 수 있다.
상기 에어 갭들(180)은 각각 상기 블로킹 패턴들(121) 사이에 위치하는 부분과 상기 제1 전하 트랩 패턴들(122) 및 제2 전하 트랩 패턴들(123) 사이에 위치하는 부분을 포함할 수 있다. 상기 블로킹 패턴들(121) 사이에 위치하는 에어 갭들(180)의 수직 폭(D1)은 상기 제1 전하 트랩 패턴들(122) 및 제2 전하 트랩 패턴들(123) 사이에 위치하는 에어 갭들(180)의 수직 폭(D2)보다 작을 수 있다. 여기에서, 상기 수직 폭(D1, D2)은 상기 기판(110)의 표면에 수직할 수 있다.
상기 반도체 소자(100A)는 상기 워드 라인들(140) 중 최상부에 위치한 워드 라인(140) 상에 형성된 최상부 절연층(12a)을 더 포함할 수 있다. 상기 최상부 절연층(12a)은 실리콘 산화물을 포함할 수 있다. 상기 최상부 절연층(12a)은 상기 분리 패턴들(170) 사이에 형성될 수 있다.
상기 반도체 소자는 상기 워드 라인들(140) 중 상기 기판(110)의 상면과 가까운 3개의 워드 라인들(140) 사이에 형성된 하부 절연층들(12c)을 더 포함할 수 있다. 상기 하부 절연층들(12c)은 실리콘 산화물을 포함할 수 있다. 상기 하부 절연층들(12c)은 상기 분리 패턴들(170) 사이에 형성될 수 있다.
상기 유전체 패턴들(120)은 블로킹 패턴들(121), 제1 전하 트랩 패턴들(122), 제2 전하 트랩 패턴들(123) 및 터널링 절연 패턴들(124)을 포함할 수 있다.
상기 블로킹 패턴들(121)은 상기 절연성 배리어 패턴(141) 상에 상기 워드 라인들(140)을 감싸도록 형성될 수 있다. 상기 블로킹 패턴들(121)은 전하 차단 패턴일 수 있다. 상기 블로킹 패턴들(121)은 실리콘 산화물을 포함할 수 있다. 상기 블로킹 패턴들(121)은 상기 워드 라인들(140)을 전체적으로 또는 부분적으로 감쌀 수 있다. 예를 들어, 상기 블로킹 패턴들(121)은 상기 채널 구조체들(130) 사이에 위치하는 워드 라인들(140)은 전체적으로 감싸고, 상기 채널 구조체들(130)과 상기 분리 패턴들(170) 사이에 위치하는 워드 라인들(140)은 부분적으로 감쌀 수 있다. 즉, 상기 블로킹 패턴들(121)은 상기 워드 라인들(140)에서 상기 채널 구조체들(130)과 가까운 부분은 감싸고, 상기 분리 패턴들(170)과 가까운 부분은 감싸지 않을 수 있다. 구체적으로, 상기 블로킹 패턴들(121)은 상기 분리 패턴들(170)과 마주하는 상기 워드 라인들(140)의 측면은 노출시키도록 형성될 수 있다. 여기에서, 상기 워드 라인들(140)의 측면은 상기 기판(110)의 표면에 수직할 수 있다.
이때, 상기 절연성 배리어 패턴(141)과 상기 전도성 배리어 패턴(142)이 상기 워드 라인 전극(143)에서 상기 분리 패턴들(170)과 가까운 측면, 상면 일부 및 하면 일부를 감싸지 않으므로, 상기 워드 라인 전극(143)과 상기 블로킹 패턴들(121) 사이에 이격 공간(119, 도 37 참조)이 형성될 수 있다. 상기 반도체 소자(100A)는 상기 이격 공간(119)을 채우도록 형성되는 제2 캡핑 패턴(160)을 더 포함할 수 있다. 상기 제2 캡핑 패턴(160)은 실리콘 산화물을 포함할 수 있다.
상기 블로킹 패턴들(121)은 상기 기판(110)의 표면에 수직한 제1 부분과 상기 기판(110)의 표면에 평행한 제2 부분을 포함할 수 있다. 상기 블로킹 패턴들(121)의 제1 부분은 후술될 채널 구조체들(130)과 마주하는 부분일 수 있고, 상기 블로킹 패턴들(121)의 제2 부분은 상기 워드 라인들(140)과 접하는 부분일 수 있다.
상기 제1 전하 트랩 패턴들(122)은 상기 블로킹 패턴들(121)의 제1 부분 상에 형성될 수 있다. 즉, 상기 제1 전하 트랩 패턴들(122)은 상기 채널 구조체들(130)과 마주하는 블로킹 패턴들(121) 상에 형성될 수 있다. 상기 제1 전하 트랩 패턴들(122)은 실리콘 질화물을 포함할 수 있다. 상기 제1 전하 트랩 패턴들(122)은 도 2c에 도시한 바와 같이, 상기 블로킹 패턴들(121)의 제1 부분의 길이보다 짧은 길이로 형성될 수 있다. 여기에서, 상기 길이의 방향은 상기 기판(110)의 표면에 수직할 수 있다. 상기 제1 전하 트랩 패턴들(122)은 후술될 제조 공정 과정에서 에어 갭들(180) 형성을 위한 제2 희생 패턴(50) 제거 시 스토퍼 역할을 할 수 있다. 또한, 상기 제1 전하 트랩 패턴들(122)은 후술되는 제2 전하 트랩 패턴들(123)과 함께 비휘발성 메모리 소자에서 정보를 저장하는 역할을 할 수 있다.
상기 제2 전하 트랩 패턴들(123)은 비휘발성 메모리 소자에서 정보를 저장하기 위한 구성으로, 상기 제1 전하 트랩 패턴들(122) 상에 형성될 수 있다. 상기 제2 전하 트랩 패턴들(123)은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 채널 구조체들(130)의 채널 활성 패턴(131)으로부터 주입된 전하(charge)를 트랩하여 보유(retention)하거나, 또는 트랩된 전하를 소거할 수 있는 물질을 포함할 수 있다. 예를 들어, 상기 제2 전하 트랩 패턴들(123)은 실리콘 질화물을 포함할 수 있다.
상기 제2 전하 트랩 패턴들(123)은 상기 제1 전하 트랩 패턴들(122)과 실질적으로 동일한 수직 길이를 가질 수 있다. 여기에서, 상기 수직 길이는 상기 기판(110)의 표면에 수직하는 길이일 수 있다. 상기 제1 전하 트랩 패턴들(122)과 상기 제2 전하 트랩 패턴들(123)은 상기 워드 라인들(140)의 측면 상에만 형성될 수 있으며, 상기 에어 갭들(180)에는 형성되지 않을 수 있다. 즉, 제1 전하 트랩 패턴들(122) 사이 및 상기 제2 전하 트랩 패턴들(123) 사이에는 상기 에어 갭들(180)이 배치될 수 있다. 이에 따라, 상기 제1 전하 트랩 패턴들(122) 및 상기 제2 전하 트랩 패턴들(123)은 수직 방향으로 이격되어 형성될 수 있다.
상기 터널링 절연 패턴들(124)은 상기 제2 전하 트랩 패턴들(123)과 접하도록 형성될 수 있다. 예를 들어, 상기 터널링 절연 패턴들(124)은 상기 제2 전하 트랩 패턴들(123) 및 상기 채널 구조체들(130) 사이에 형성될 수 있다. 상기 터널링 절연 패턴들(124)은 상기 기판(110) 상에 수직하게 연속적으로 형성될 수 있다. 상기 터널링 절연 패턴들(124)은 실리콘 산화물을 포함할 수 있다.
상기 채널 구조체들(130)은 상기 기판(110) 상에 수직으로 형성될 수 있다. 상기 채널 구조체들(130)은 상기 워드 라인들(130), 에어 갭들(170), 최상부 절연층(12a), 하부 절연층들(12c) 및 상기 제1 절연 박막(110a)를 관통하도록 형성된 채널 홀들(CH, 도 11 참조) 내에 형성될 수 있다. 상기 채널 구조체들(130)은 채널 활성 패턴들(131), 채널 코어 패턴들(132) 및 채널 패드 패턴들(133)을 포함할 수 있다.
한편, 상기 반도체 소자(100A)는 상기 채널 홀들(CH)의 하부에 형성된 결정 성장막들(117)을 더 포함할 수 있다. 상기 결정 성장막들(117)은 상기 채널 홀들(CH)의 하부에 상기 기판(110)의 표면에 접하도록 형성될 수 있다. 상기 결정 성장막(117)은 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여 형성될 수 있다. 상기 결정 성장막(117)은 상기 하부 절연층들(12c) 상에 형성된 워드 라인(140)의 측면에 도달하는 높이로 형성될 수 있다.
상기 채널 활성 패턴들(131)은 트랜지스터의 채널 영역이 형성될 수 있는 반도체 물질로 형성될 수 있다. 예를 들어, 상기 채널 활성 패턴들(131)은 폴리 실리콘(polysilicon)을 포함할 수 있다. 상기 채널 활성 패턴들(131)은 상기 터널링 절연 패턴들(124) 상에 형성된 제1 채널 활성 패턴들(131a) 및 상기 제1 채널 활성 패턴들(131a) 상에 형성된 제2 채널 활성 패턴들(131b)을 포함할 수 있다.
상기 채널 코어 패턴(132)은 상기 채널 활성 패턴들(132) 상에 상기 채널 홀들(CH) 내부를 채우도록 형성될 수 있다. 예를 들어, 상기 채널 코어 패턴(132)은 실리콘 산화물을 포함할 수 있다.
상기 채널 패드 패턴(133)은 상기 채널 활성 패턴(131) 및 상기 채널 코어 패턴(132) 상에 상기 채널 홀들(CH) 내부를 채우도록 형성될 수 있다. 예를 들어, 상기 채널 패드 패턴(133)은 폴리 실리콘(polysilicon)을 포함할 수 있다.
상기 반도체 소자(100A)는 상기 최상부 절연층(12a)의 상면, 상기 채널 구조체들(130) 상면 및 상기 유전체 패턴들(120)의 상면을 덮는 제1 캡핑 패턴(150)을 더 포함할 수 있다. 예를 들어, 상기 제1 캡핑 패턴(150)은 실리콘 산화물을 포함할 수 있다. 상기 제1 캡핑 패턴(150)은 상기 분리 패턴들(170) 사이에 형성될 수 있다.
상술한 바와 같이, 본 발명의 일 실시 예에 의한 반도체 소자(100A)는 워드 라인들(140) 사이에 유전율이 낮은 에어 갭들(180)을 형성하여 워드 라인들(140) 간의 거리가 가까워져도 커패시턴스가 증가하는 것을 방지하여 동작 속도가 저하되는 문제를 개선할 수 있다.
또한, 본 실시 예에 의한 반도세 소자(100A)는 제1 전하 트랩 패턴들(122) 사이 및 제2 전하 트랩 패턴들(123) 사이에 유전율이 낮은 에어 갭들(180)이 배치되어 전하 트랩 패턴들이 서로 분리되어 있으므로, 워드 라인들(130) 및 에어 갭들(170)의 두께가 얇아져도 셀 간 커플링을 방지하여 읽기 동작 오류와 같은 오동작 문제가 발생하는 것을 방지할 수 있다.
도 1 및 도 3a는 본 발명의 일 실시 예에 의한 반도체 소자들을 개념적으로 보이는 상면도(top view) 및 종단면도(cross-sectional view)이다. 도 3b 및 도 3c는 각각 도 3a의 C 부분 확대도 및 D 부분 확대도이다.
도 1 내지 도 3c를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100B)는 기판(110), 유전체 패턴들(120), 채널 구조체들(130), 워드 라인들(140), 에어 갭들(180) 및 분리 패턴들(170)을 포함할 수 있다.
상기 유전체 패턴들(120)은 블로킹 패턴들(121), 제1 전하 트랩 패턴들(122), 제2 전하 트랩 패턴들(123) 및 터널링 절연 패턴들(124)을 포함할 수 있다.
상기 블로킹 패턴들(121)은 상기 워드 라인들(140)을 감싸도록 형성될 수 있다. 상기 블로킹 패턴들(121)은 전하 차단 패턴일 수 있다. 상기 블로킹 패턴들(121)은 실리콘 산화물을 포함할 수 있다. 상기 블로킹 패턴들(121)은 상기 기판(110)의 표면에 수직한 제1 부분과 상기 기판(110)의 표면에 평행한 제2 부분을 포함할 수 있다. 상기 블로킹 패턴들(121)의 제1 부분은 상기 채널 구조체(130)와 마주하는 부분일 수 있고, 상기 블로킹 패턴들(121)의 제2 부분은 상기 워드 라인들(140)의 상면들 및 하면들과 접하는 부분일 수 있다.
상기 제1 전하 트랩 패턴들(122)은 상기 블로킹 패턴들(121)의 제1 부분 상에 형성될 수 있다. 상기 제1 전하 트랩 패턴들(122)은 실리콘 질화물을 포함할 수 있다. 상기 제1 전하 트랩 패턴들(122)은 도 3c에 도시한 바와 같이, 상기 블로킹 패턴들(121)의 제1 부분의 길이보다 짧은 길이로 형성될 수 있다. 여기에서, 상기 길이의 방향은 상기 기판(110)의 표면에 수직할 수 있다. 상기 제1 전하 트랩 패턴들(122)은 후술될 제조 공정 과정에서 에어 갭들(180)을 형성하기 위해 제2 희생 패턴(50)을 제거할 때 스토퍼 역할을 할 수 있다. 또한, 상기 제1 전하 트랩 패턴들(122)은 후술되는 제2 전하 트랩 패턴들(123)과 함께 비휘발성 메모리 소자에서 정보를 저장하는 역할을 할 수 있다.
상기 제2 전하 트랩 패턴들(123)은 비휘발성 메모리 소자에서 정보를 저장하는 역할을 하는 패턴으로, 상기 제1 전하 트랩 패턴들(122) 상에 형성될 수 있다. 예를 들어, 상기 제2 전하 트랩 패턴들(123)은 상기 실리콘 질화물을 포함할 수 있다. 상기 제2 전하 트랩 패턴들(123)은 상기 제1 전하 트랩 패턴들(122)과 실질적으로 동일한 수직 길이를 가질 수 있다. 즉, 상기 제1 전하 트랩 패턴들(122)과 상기 제2 전하 트랩 패턴들(123)은 상기 워드 라인들(140)의 측면 상에만 형성될 수 있으며, 상기 에어 갭들(180)에는 형성되지 않을 수 있다. 즉, 상기 제1 전하 트랩 패턴들(122) 및 상기 제2 전하 트랩 패턴들(123)은 상기 기판(110)의 표면에 수직하는 방향으로 이격되어 형성될 수 있다.
상기 반도체 소자(100B)는 상기 제1 전하 트랩 패턴들(122)의 상면 및 하면과 상기 블로킹 패턴들(121)에 접하도록 형성된 제1 산화막(122b)을 더 포함할 수 있다. 예를 들어, 상기 제1 산화막(122b)은 상기 워드 라인들(140)의 상면들 및 하면들 상에 형성된 상기 블로킹 패턴들(121) 상에 형성되어 상기 제1 전하 트랩 패턴들(122)의 상면 및 하면에 연결될 수 있다. 여기에서, 상기 제1 전하 트랩 패턴들(122)의 상면 및 하면은 각각 상기 기판(110)의 표면에 평행한 면일 수 있다. 상기 제1 산화막(122b)은 상기 블로킹 패턴들(121) 상에 컨포멀하게 형성될 수 있다. 상기 제1 산화막(122b)은 산화된 실리콘을 포함할 수 있다.
상기 반도체 소자(100B)는 상기 제2 전하 트랩 패턴들(123) 사이에 형성된 제2 산화막(123b)을 더 포함할 수 있다. 상기 제2 산화막(123b)은 상기 제2 전하 트랩 패턴들(123)과 수직 방향으로 정렬될 수 있다. 즉, 상기 제2 전하 트랩 패턴들(123)과 상기 제2 산화막(123b)은 수직 방향으로 교대로 반복적으로 형성될 수 있다. 여기에서, 상기 수직 방향은 상기 기판(110)의 표면에 수직하는 방향일 수 있다. 상기 제2 산화막(123b)은 산화된 실리콘을 포함할 수 있다.
상기 터널링 절연 패턴들(124)은 상기 제2 전하 트랩 패턴들(123)과 접하도록 형성될 수 있다. 상기 터널링 절연 패턴들(124)은 상기 기판(110) 상에 수직하게 연속적으로 형성될 수 있다. 상기 터널링 절연 패턴들(124)은 실리콘 산화물을 포함할 수 있다.
상기 에어 갭들(180)은 상기 워드 라인들(140) 사이에 형성될 수 있다. 예를 들어, 상기 에어 갭들(180)은 상기 워드 라인들(140)을 감싸는 상기 블로킹 패턴들(121) 사이에 형성될 수 있다. 상기 에어 갭들(180)은 상기 제1 산화막(122b), 제2 산화막(123b) 및 제2 캡핑 패턴(160)에 의해 정의될 수 있다. 구체적으로, 상기 채널 구조체들(130) 사이에 위치하는 에어 갭들(180)은 상기 제1 산화막(122b) 및 제2 산화막(123b)에 의해 정의될 수 있고, 상기 채널 구조체들(130)과 상기 분리 패턴들(170) 사이에 위치하는 에어 갭들(180)은 상기 제1 산화막(122b), 제2 산화막(123b) 및 제2 캡핑 패턴(160)에 의해 정의될 수 있다.
도 4 내지 도 43c는 본 발명의 다양한 실시 예에 의한 반도체 소자를 제조하는 방법을 설명하는 도면들이다.
도 4를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100A)를 제조하는 방법은 기판(110) 상에 제1 절연박막(110a)을 형성하고, 상기 제1 절연박막(110a) 상에 복수의 제1 절연층들(11) 및 복수의 제2 절연층들(12)을 형성하는 것을 포함할 수 있다.
상기 기판(110)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(110)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등을 포함할 수 있다.
상기 제1 절연박막(100a)을 형성하는 것은 습식산화(wet oxidation) 공정을 수행하여 상기 기판(110)의 표면을 산화시키는 것을 포함할 수 있다.
상기 제1 절연층들(11)과 상기 제2 절연층들(12)은 교대로 반복적으로 형성될 수 있다. 상기 제1 절연층들(11)을 형성하는 것은 증착 공정을 수행하여 실리콘 질화물 층을 형성하는 것을 포함할 수 있으며, 상기 제2 절연층들(12)을 형성하는 것은 증착 공정을 수행하여 실리콘 산화물 층을 형성하는 것을 포함할 수 있다.
상기 제1 절연층들(11)은 상부 더미 절연층들(11a), 상부 절연층(11b), 중간 절연층들(11c), 하부 더미 절연층들(11d) 및 하부 절연층(11e)을 포함할 수 있다. 도 4에서는 상기 상부 더미 절연층들(11a) 및 상기 하부 더미 절연층들(11d)이 각각 두 개의 층을 포함하는 것으로 도시하였으나, 상기 상부 더미 절연층들(11a) 및 상기 하부 더미 절연층들(11d)의 수는 특별히 이에 한정되는 것은 아니며, 하나 또는 세 개 이상의 층을 포함할 수도 있다.
상기 제2 절연층들(12)은 최상부 절연층(12a), 중간 절연층들(12b) 및 하부 절연층들(12c)을 포함할 수 있다.
도 5를 참조하면, 상기 방법은 상기 제1 절연층들(11) 및 상기 제2 절연층들(12)을 관통하는 분리 트렌치들(SH)을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 분리 트렌치들(SH)은 상기 제1 절연층들(11), 상기 제2 절연층들(12) 및 상기 제1 절연박막(110a)을 관통하고, 상기 기판(110)의 내부로 돌출할 수 있다. 이때, 상기 분리 트렌치들(SH)을 통해 상기 제1 절연층들(11)의 측면들과 제2 절연층들(12)의 측면들 및 상기 기판(110)의 표면 일부가 노출될 수 있다.
도 6을 참조하면, 상기 방법은 상기 분리 트렌치들(SH) 내부로 노출된 상기 제1 절연층들(11)의 측면을 리세스하는 것을 포함할 수 있다. 이에 따라, 상기 분리 트렌치들(SH) 사이에 위치하는 제1 절연층들(11)의 수평 방향 길이는 상기 제2 절연층들(12)의 수평 방향 길이보다 짧아질 수 있다. 또한, 상기 분리 트렌치들(SH) 내부로 노출된 제1 절연층들(11)의 측면을 리세스함에 따라, 상기 제2 절연층들(12)의 테두리 부분이 노출될 수 있다. 즉, 상기 제2 절연층들(12) 중 상기 분리 트렌치들(SH)과 인접한 부분의 상면 일부 및 하면 일부가 노출될 수 있다.
도 7을 참조하면, 상기 방법은 상기 분리 트렌치들(SH) 내부에 노출된 상기 제2 절연층들(12)의 측면, 상면 및 하면을 리세스하는 것을 포함할 수 있다. 이에 따라, 상기 제2 절연층들(12) 중 상기 분리 트렌치들(SH) 내부에 노출된 부분의 두께가 상기 제1 절연층들(11) 사이에 위치하는 부분의 두께보다 얇아질 수 있다.
도 8을 참조하면, 상기 방법은 상기 분리 트렌치들(SH) 내부에 보호층(20)을 형성하는 것을 포함할 수 있다. 상기 보호층(20)은 제2 절연층들(12) 중 최상부 절연층(12a) 상에도 형성될 수 있다. 상기 보호층(20)은 제1 보호층(21), 제2 보호층(22) 및 제3 보호층(23)을 포함할 수 있다.
상기 제1 보호층(21)은 상기 분리 트렌치들(SH)의 내벽 및 상기 최상부 절연층(12a) 상에 컨포멀하게 형성될 수 있다. 예를 들어, 상기 최상부 절연층(12a) 상에 형성된 상기 제1 보호층(21)의 표면은 평탄할 수 있고, 상기 분리 트렌치들(SH)의 내벽에 형성된 제1 보호층(21)의 표면은 단차질 수 있다. 즉, 상기 분리 트렌치들(SH)의 내벽에 형성된 제1 보호층(21) 중 상기 제1 절연층들(11) 상에 형성된 제1 보호층(21)의 표면은 상기 제2 절연층들(12) 상에 형성된 제1 보호층(21)의 표면보다 낮은 레벨에 위치할 수 있다. 여기에서, 상기 분리 트렌치들(SH)의 내벽에 형성된 제1 보호층(21)의 표면은 상기 기판(110)에 수직인 면일 수 있다. 상기 제1 보호층(21)은 실리콘 질화물을 포함할 수 있다. 상기 제1 보호층(21)은 증착 공정을 이용하여 형성될 수 있다.
상기 제2 보호층(22)은 상기 제1 보호층(21) 상에 컨포멀하게 형성될 수 있다. 예를 들어, 상기 최상부 절연층(12a) 상부에 형성되는 상기 제2 보호층(22)의 표면 및 상기 분리 트렌치들(SH)의 내부에 형성되는 상기 제2 보호층(22)의 표면은 평탄할 수 있다. 상기 제2 보호층(22)은 폴리 실리콘(polysilicon)을 포함할 수 있다. 상기 제2 보호층(22)은 증착 공정을 통해 형성될 수 있다.
상기 제3 보호층(23)은 상기 제2 보호층(22) 상에 상기 분리 트렌치들(SH)의 내부를 채우도록 형성될 수 있다. 상기 제3 보호층(23)은 상기 제1 보호층(21) 및 제2 보호층(22) 보다 두꺼운 두께로 형성될 수 있다. 상기 제3 보호층(23)은 실리콘 산화물일 수 있다. 상기 제3 보호층(23)은 증착 공정을 통해 형성될 수 있다.
도 9를 참조하면, 상기 방법은 상기 최상부 절연층(12a) 상에 형성된 제1 보호층(21)을 노출시키는 것을 포함할 수 있다. 상기 제1 보호층(21)을 노출시키는 것은 에치-백 또는 CMP와 같은 평탄화 공정을 수행하는 것을 포함할 수 있다. 이때, 상기 분리 트렌치들(SH) 내부에 형성된 제2 보호층(22) 및 제3 보호층(23)의 표면이 노출될 수 있다. 상기 평탄화 공정을 통해 노출된 제1 보호층(21)의 표면은 상기 제2 보호층(22) 및 제3 보호층(23)의 표면과 실질적으로 동일한 레벨에 위치할 수 있다. 여기에서, 상기 제1 보호층(21)의 표면 및 상기 제2 보호층(22)과 제3 보호층(23)의 표면은 상기 기판(110)에 평행한 면일 수 있다.
도 10을 참조하면, 상기 방법은 상기 제1 보호층(21), 제2 보호층(22) 및 제3 보호층(23) 상에 마스크(30)를 형성하는 것을 포함할 수 있다. 상기 마스크(30)는 제1 마스크(31), 제2 마스크(32) 및 제3 마스크(33)를 포함할 수 있다.
상기 제1 마스크(31)는 상기 제1 보호층(21), 제2 보호층(22) 및 제3 보호층(23) 상에 형성될 수 있다. 상기 제1 마스크(31)는 실리콘 질화물 또는 폴리 실리콘(polysilicon)을 포함할 수 있다. 상기 제2 마스크(32)는 상기 제1 마스크(31) 상에 형성될 수 있다. 상기 제2 마스크(32)은 실리콘 산화물을 포함할 수 있다. 상기 제3 마스크(33)는 상기 제2 마스크(32) 상에 형성될 수 있다. 상기 제3 마스크(33)는 폴리 실리콘(polysilicon)을 포함할 수 있다. 상기 제1 마스크(31), 제2 마스크(32) 및 제3 마스크(33)은 각각 증착 공정을 수행하여 형성될 수 있다.
도 11을 참조하면, 상기 방법은 상기 마스크(30), 상기 제1 절연층들(121), 상기 제2 절연층들(122) 및 상기 제1 절연박막(110a)을 관통하여 상기 기판(110)의 표면 일부를 노출시키는 채널 홀들(CH)을 형성하는 것을 포함할 수 있다. 상기 채널 홀들(CH)의 하부에 노출된 상기 기판(110)의 표면 일부는 리세스될 수 있다.
도 12를 참조하면, 상기 방법은 상기 채널 홀들(CH)의 하부에 노출된 상기 기판(110)의 표면 상에 결정 성장막(117)을 형성하는 것을 포함할 수 있다. 상기 결정 성장막(117)은 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여 형성될 수 있다. 상기 결정 성장막(117)은 그 표면이 상기 제1 절연층들(11)의 상기 하부 더미 절연층들(11d) 중 적어도 하나의 하부 더미 절연층(11d)에 도달하는 레벨을 갖도록 형성될 수 있다.
도 13을 참조하면, 상기 방법은 상기 채널 홀들(CH)의 내부의 상기 결정 성장막(117)상에 제1 희생 패턴(40)을 형성하는 것을 포함할 수 있다. 상기 제1 희생 패턴(40)은 상기 제1 절연층들(11), 제2 절연층들(12) 및 마스크(30)에 대하여 식각 선택비를 가질 수 있다. 예를 들어, 상기 제1 희생 패턴(40)은 SOH(spin on hardmask) 같은 탄소(C)를 함유하는 실리콘 산화물(SiOC)을 포함할 수 있다. 상기 채널 홀들(CH)의 내부에 상기 제1 희생 패턴(40)을 형성하는 것은 증착 공정을 이용하여 상기 채널 홀들(CH)의 내부 및 상기 마스크(30) 상에 희생 물질을 형성하고, 에치-백 공정을 수행하여 상기 마스크(20) 상에 형성된 상기 희생 물질 및 채널 홀들(CH)의 상부에 채워진 희생 물질을 제거하는 것을 포함할 수 있다. 상기 제1 희생 패턴(40)의 표면은 상기 상부 더미 절연층들(11a) 중 적어도 하나의 상부 더미 절연층(11a)에 도달하는 레벨로 형성될 수 있다. 예를 들어, 상기 제1 희생 패턴(40)의 표면은 상부 더미 절연층들(11a) 중 최상부 절연층(12a)과 인접한 상부 더미 절연층(11a)에 도달하는 레벨로 형성될 수 있다.
도 14를 참조하면, 상기 방법은 상기 제1 희생 패턴(40)의 표면, 상기 채널 홀들(CH)의 상부 내벽 및 마스크(30) 상에 버퍼층(115)을 형성하는 것을 포함할 수 있다. 상기 버퍼층(115)은 컨포멀하게 형성될 수 있다. 상기 버퍼층(115)은 폴리 실리콘(polysilicon)을 포함할 수 있다.
도 15를 참조하면, 상기 방법은 드라이 에칭 공정을 수행하여 상기 제1 희생 패턴(40) 상에 형성된 상기 버퍼층(115)을 제거하고 상기 제1 희생 패턴(40)의 상부 표면을 노출시키는 것을 포함할 수 있다. 이 과정에서, 상기 마스크(30) 상에 형성된 버퍼층(115)이 제거되고, 상기 제3 마스크(33)가 두께 방향으로 일부 제거될 수 있다. 이에 따라, 도 15에 도시한 바와 같이, 상기 버퍼층(115)은 상기 채널 홀들(CH)의 상부 내벽에만 남아있고, 상기 마스크(30) 상에는 남아있지 않을 수 있다.
도 16을 참조하면, 상기 방법은 상기 채널 홀들(CH)의 내부에 형성된 제1 희생 패턴(40)을 제거하는 것을 포함할 수 있다. 상기 제1 희생 패턴(40)을 제거하는 것은 드라이 에칭 공정을 이용하여 수행될 수 있다. 예를 들어, 상기 제1 희생 패턴(40)은 플라즈마 에칭 공정을 이용하여 제거될 수 있다. 상기 채널 홀들(CH) 내부에 형성된 상기 제1 희생 패턴(40)을 제거함으로써, 상기 채널 홀들(CH)의 내부로 상기 제1 절연층들(11) 및 상기 제2 절연층들(12)의 측면이 노출될 수 있다.
구체적으로, 상기 채널 홀들(CH)의 내부로 상기 제1 절연층들(11) 중 상부 더미 절연층들(11a)의 측면, 상부 절연층(11b)의 측면, 중간 절연층들(11c)의 측면 및 하나의 하부 더미 절연층(11d)의 측면이 노출되고, 상기 제2 절연층들(12)의 중간 절연층들(12b)의 측면이 노출될 수 있다. 이때, 제2 절연층들(12) 중 최상부 절연층(12a)은 상기 버퍼층(115)으로 인하여 상기 채널 홀들(CH) 내부로 측면이 노출되지 않고, 하부 절연층들(12c)은 상기 결정 성장막(117)으로 인하여 상기 채널 홀들(CH) 내부로 측면이 노출되지 않을 수 있다. 마찬가지로, 상기 제1 절연층들(11) 중 하나의 하부 더미 절연층(11d) 및 하부 절연층(11e)은 상기 결정 성장막(117)으로 인하여 상기 채널 홀들(CH) 내부로 측면이 노출되지 않을 수 있다.
도 17을 참조하면, 상기 방법은 상기 채널 홀들(CH)의 내부로 노출된 제2 절연층들(12) 중, 중간 절연층들(12b)을 제거하는 것을 포함할 수 있다. 상기 제2 절연층들(12)의 중간 절연층들(12b)을 제거함에 따라, 상기 제1 절연층들(11) 사이에는 제1 공간들(ES1)이 형성될 수 있다. 후속 공정에서 상기 제1 공간들(ES1)은 에어 갭들(air gap)이 되는 공간이다.
도 18을 참조하면, 상기 방법은 상기 마스크(30), 상기 채널 홀들(CH)의 내부 및 상기 제1 공간들(ES1) 내에 블로킹 층(121a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 구체적으로, 상기 블로킹 층(121a)은 상기 마스크(30), 상기 채널 홀들(CH)의 내벽, 상기 제1 절연층들(11), 상기 제1 보호층(21) 및 상기 결정 성장막(117) 상에 컨포멀하게 형성될 수 있다. 상기 블로킹 층(121a)은 실리콘 산화물을 포함할 수 있다. 상기 블로킹 층(121a)은 증착 공정을 이용하여 형성될 수 있다.
도 19를 참조하면, 상기 방법은 상기 블로킹 층(121a) 상에 제1 전하 트랩 층(122a)을 형성하는 것을 포함할 수 있다. 상기 제1 전하 트랩 층(122a)은 상기 블로킹 층(121a) 상에 컨포멀하게 형성될 수 있다. 상기 제1 전하 트랩 층(122a)은 실리콘 질화물을 포함할 수 있다. 상기 제1 전하 트랩 층(122a)은 증착 공정을 이용하여 형성될 수 있다.
도 20을 참조하면, 상기 방법은 상기 제1 전하 트랩 층(122a) 상에 희생층(50a)을 형성하는 것을 포함할 수 있다. 상기 희생층(50a)은 상기 제1 공간들(ES1)의 내부를 채우도록 형성될 수 있다. 상기 희생층(50a)은 폴리실리콘(polysilicon)을 포함할 수 있다. 상기 희생층(50a)은 증착 공정을 이용하여 형성될 수 있다.
도 21을 참조하면, 상기 방법은 상기 희생층(50a) 중 상기 제1 공간들(ES1) 내부에 형성된 희생층(50a)을 제외한 나머지 희생층(50a)을 산화층(51)으로 만드는 것을 포함할 수 있다. 예를 들어, 상기 산화층(51)은 상기 희생층(50a)에 습식산화(wet oxidation) 공정을 수행하여 형성할 수 있다.
도 22를 참조하면, 상기 방법은 상기 산화층(51)을 제거하여 상기 제1 공간들(ES1) 내에 제2 희생 패턴들(50)을 형성하는 것을 포함할 수 있다. 상기 제2 희생 패턴들(50)은 폴리실리콘(polysilicon)을 포함할 수 있다. 상기 제2 희생 패턴들(50)의 측면은 상기 채널 홀들(CH)의 내부로 노출될 수 있다. 또한, 상기 산화층(51)을 제거함에 따라, 상기 제1 공간들(ES1)의 내부를 제외한 나머지 부분에 형성된 상기 제1 전하 트랩 층(122a)이 노출될 수 있다. 상기 제2 희생 패턴들(50)의 측면은 상기 제1 절연층들(11) 상에 형성된 상기 제1 전하 트랩 층(122a)과 수직으로 정렬될 수 있다.
도 23을 참조하면, 상기 방법은 상기 제1 전하 트랩 층(122a) 및 상기 제2 희생 패턴(50)의 측면 상에 제2 전하 트랩 층(123a), 터널링 절연 층(124a) 및 제1 채널 활성층(131a_1)을 순차적으로 컨포멀하게 형성하는 것을 포함할 수 있다. 여기에서, 상기 제2 희생 패턴(50)의 측면은 상기 기판(110)에 수직인 면일 수 있다. 상기 제2 전하 트랩 층(123a)은 실리콘 질화물을 포함할 수 있다. 상기 터널링 절연 층(124a)은 실리콘 산화물을 포함할 수 있다. 상기 제1 채널 활성층(131a_1)은 폴리실리콘(polysilicon)을 포함할 수 있다. 상기 제2 전하 트랩 층(123a), 상기 터널링 절연 층(124a) 및 상기 제1 채널 활성층(131a_1)은 각각 증착 공정을 이용하여 형성될 수 있다.
도 24를 참조하면, 상기 방법은 드라이 에칭 공정을 이용하여 상기 채널 홀들(CH)의 하부에 형성된 상기 제1 채널 활성층(131a_1), 상기 터널링 절연 층(124a), 상기 제2 전하 트랩 층(123a), 상기 제1 전하 트랩 층(122a) 및 상기 블로킹 층(121a)을 선택적으로 제거하여 상기 결정 성장막(117)의 상면 일부를 노출시키는 것을 포함할 수 있다. 이때, 상기 결정 성장막(117)의 노출된 부분은 리세스될 수 있다.
도 25를 참조하면, 상기 방법은 상기 제1 채널 활성층(131a_1) 상에 제2 채널 활성층(131b_1)을 형성하는 것을 포함할 수 있다. 상기 제2 채널 활성층(131b_1)은 폴리실리콘(polysilicon)을 포함할 수 있으며, 증착 공정을 이용하여 형성될 수 있다. 상기 제2 채널 활성층(131b_1)은 상기 결정 성장막(117)의 노출된 부분과 접할 수 있다.
도 26을 참조하면, 상기 방법은 상기 제2 채널 활성층(131b_1) 상에 상기 채널 홀들(CH)의 내부를 채우는 채널 코어 패턴(132)을 형성하는 것을 포함할 수 있다. 상기 채널 코어 패턴(132)은 상기 채널 홀들(CH)의 상부에는 형성되지 않을 수 있다. 예를 들어, 상기 채널 코어 패턴(132)의 상면은 상기 최상부 절연층(12a)보다 낮은 레벨에 위치할 수 있다. 상기 채널 코어 패턴(132)은 실리콘 산화물을 포함할 수 있다. 상기 채널 코어 패턴(132)을 형성하는 것은 상기 실리콘 산화물을 포함하는 채널 코어층을 전면적으로 형성하고 에치-백 공정을 수행하여 상기 채널 코어층을 일부 제거하는 것을 포함할 수 있다.
도 27을 참조하면, 상기 방법은 상기 제2 채널 활성층(131b_1) 및 상기 채널 코어 패턴(132) 상에 채널 패드층(133a)을 형성하는 것을 포함할 수 있다. 상기 채널 패드층(133a)은 상기 채널 홀들(CH)의 상부를 채우도록 형성될 수 있다. 상기 채널 패드층(133a)은 폴리실리콘(polysilicon)을 포함할 수 있다.
도 28을 참조하면, 상기 방법은 CMP와 같은 평탄화 공정을 수행하여 상기 채널 코어 패턴(132) 상에 채널 패드 패턴(133)을 형성하는 것을 포함할 수 있다. 상기 평탄화 공정은 상기 최상부 절연층(12a)의 상부 표면 및 상기 보호층(20)의 상부 표면이 노출될 때까지 수행될 수 있다. 또한, 상기 평탄화 공정을 수행함에 따라 상기 제1 채널 활성층(131a_1) 및 제2 채널 활성층(131b_1)은 각각 제1 채널 활성 패턴(131a) 및 제2 채널 활성 패턴(131b)이 될 수 있다. 상기 제1 채널 활성 패턴(131a) 및 상기 제2 채널 활성 패턴(131b)을 하나의 채널 활성 패턴(131)으로 동작할 수 있다.
도 29를 참조하면, 상기 방법은 상기 채널 패드 패턴(133), 상기 최상부 절연층(12a) 및 상기 보호층(20) 상에 제1 캡핑층(150a) 및 제1 스페이서층(60a)을 순차적으로 형성하는 것을 포함할 수 있다. 상기 제1 캡핑층(150a)은 실리콘 산화물을 포함할 수 있다. 상기 제1 캡핑층(150a)은 증착 공정을 이용하여 형성될 수 있다. 상기 제1 스페이서층(60a)은 폴리실리콘(polysilicon)을 포함할 수 있다. 상기 제1 스페이서층(60a)은 증착 공정을 이용하여 형성될 수 있다.
도 30을 참조하면, 상기 방법은 상기 제1 캡핑층(150a) 및 상기 제1 스페이서층(60a)을 선택적으로 제거하여 상기 분리 트렌치들(SH) 내에 형성된 보호층(20)을 노출시키는 제1 캡핑 패턴(150) 및 제1 스페이서 패턴(60)을 형성하는 것을 포함할 수 있다.
도 31을 참조하면, 상기 방법은 상기 제1 스페이서 패턴(60) 및 상기 노출된 보호층(20) 상에 제2 스페이서층(65a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 제2 스페이서층(65a)은 폴리실리콘(polysilicon)을 포함할 수 있다. 상기 제2 스페이서층(65a)은 증착 공정을 이용하여 형성될 수 있다.
도 32를 참조하면, 상기 방법은 드라이 에칭 공정을 수행하여 상기 보호층(20) 중 제3 보호층(23)을 노출시키는 제2 스페이서 패턴(65)을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 제2 스페이서 패턴(65)은 상기 제1 스페이서 패턴(60) 상에 위치하는 제2 스페이서층(65a) 및 상기 보호층(20) 상에 위치하는 제2 스페이서층(65a)을 제거하여 형성될 수 있다. 상기 제2 스페이서 패턴(65)은 상기 제1 스페이서 패턴(60)의 측면과 상기 제1 캡핑 패턴(150)의 측면, 제1 보호층(21)의 상면 및 제2 보호층(21)의 상면을 커버하도록 형성될 수 있다. 여기에서, 상기 제1 스페이서 패턴(60)의 측면과 상기 제1 캡핑 패턴(150)의 측면은 각각 상기 기판(110)과 수직인 면일 수 있고, 상기 제1 보호층(21)의 상면 및 상기 제2 보호층(22)의 상면은 상기 기판(110)의 표면에 평행한 면일 수 있다. 또한, 상기 제2 스페이서 패턴(65)은 상기 제3 보호층(23)의 표면 중 상기 제2 보호층(22)과 접하는 부분을 일부 커버할 수 있다. 또한, 상기 제1 스페이서 패턴(60)이 두께 방향으로 일부 제거될 수 있다.
도 33을 참조하면, 상기 방법은 상기 노출된 제3 보호층(23)을 제거하는 것을 포함할 수 있다. 상기 제3 보호층(23)은 상기 제2 보호층(22)과 상기 제1 스페이서 패턴(60) 및 상기 제2 스페이서 패턴(65)에 대하여 식각 선택비를 가지므로, 제3 보호층(23)만 제거될 수 있다.
도 34를 참조하면, 상기 방법은 제2 보호층(22)을 제거하는 것을 포함할 수 있다. 이때, 상기 제2 보호층(22)과 실질적으로 동일한 물질을 포함하는 상기 제1 스페이서 패턴(60) 및 상기 제2 스페이서 패턴(65)이 함께 제거될 수 있다.
도 35를 참조하면, 상기 방법은 제1 보호층(21) 및 상기 제1 보호층(21)과 접하는 상기 제1 절연층들(11)을 제거하는 것을 포함할 수 있다. 상기 제1 절연층들(11)이 제거됨에 따라, 상기 최상부 절연층(12a)과 상기 제2 희생 패턴(50) 사이, 상기 제2 희생 패턴들(50) 사이, 상기 제2 희생 패턴(50)과 상기 제2 절연층들(12)의 하부 절연층(12c) 사이 및 상기 제2 절연층들(12)의 하부 절연층들(12c) 사이에 제2 공간들(ES2)이 형성될 수 있다. 후속 공정에서 상기 제2 공간들(ES2)에는 워드 라인들이 형성될 수 있다.
도 36을 참조하면, 상기 제2 공간들(ES2)에 절연성 배리어 막(141a), 전도성 배리어 막(142a) 및 도전성 막(143a)을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 제2 공간들(ES2) 내부의 상기 블로킹 패턴들(121) 상에 상기 절연성 배리어 막(141a)을 컨포멀하게 형성하고, 상기 절연성 배리어 막(141a) 상에 상기 전도성 배리어 막(142a)을 컨포멀하게 형성하고, 상기 전도성 배리어 막(142a) 상에 상기 도전성 막(143a)을 형성하는 것을 포함할 수 있다. 상기 도전성 막(143a)은 상기 제2 공간들(ES2)을 채우도록 형성될 수 있다. 상기 절연성 배리어 막(141a)은 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 알루미늄 산화물을 포함할 수 있다. 상기 전도성 배리어 막(142a)은 금속 질화물을 포함할 수 있다. 상기 금속 질화물은 질화 티타늄을 포함할 수 있다. 상기 도전성 막(143a)은 텅스텐과 같은 금속 물질을 포함할 수 있다.
도 37을 참조하면, 상기 방법은 에치-백 공정을 수행하여 상기 제1 캡핑 패턴(150)의 상부 및 상기 분리 트렌치들(SH) 내부로 노출된 상기 절연성 배리어 막(141a), 전도성 배리어 막(142a) 및 도전성 막(143a)을 선택적으로 제거하여 절연성 배리어 패턴들(141), 전도성 배리어 패턴들(142) 및 워드 라인 전극들(143)을 포함하는 워드 라인들(140)을 형성하는 것을 포함할 수 있다. 상기 절연성 배리어 패턴들(141) 및 상기 전도성 배리어 패턴들(142)은 상기 워드 라인 전극들(143)을 전체적으로 또는 부분적으로 감쌀 수 있다. 예를 들어, 상기 분리 트렌치들(SH) 사이에 위치하는 워드 라인들(140)의 절연성 배리어 패턴들(141) 및 전도성 배리어 패턴들(142)은 워드 라인 전극들(143)을 전체적으로 감쌀 수 있다. 한편, 상기 채널 구조체들(130)과 상기 분리 트렌치들(SH) 사이에 위치하는 워드 라인들(140)의 절연성 배리어 패턴들(141) 및 전도성 배리어 패턴들(142)은 워드 라인 전극들(143)을 부분적으로 감쌀 수 있다. 구체적으로, 상기 절연성 배리어 패턴들(141) 및 전도성 배리어 패턴들(142)은 상기 워드 라인 전극들(143)에서 상기 분리 트렌치들(SH)과 인접한 부분의 측면, 상면 일부 및 하면 일부는 감싸지 않을 수 있다. 여기에서, 상기 워드 라인 전극들(143)의 측면은 상기 기판(110)의 표면에 수직할 수 있고, 상기 워드 라인 전극들(143)의 상면 및 하면은 상기 기판(110)의 표면에 평행할 수 있다. 상기 절연성 배리어 패턴들(141)의 측면은 상기 전도성 배리어 패턴들(142)의 측면과 수직으로 정렬될 수 있다. 여기에서, 상기 절연성 배리어 패턴들(141)의 측면과 상기 전도성 배리어 패턴들(142)의 측면은 각각 상기 기판(110)의 표면에 수직하고, 상기 분리 트렌치들(SH)과 가까운 면일 수 있다.
도 38을 참조하면, 상기 방법은 상기 분리 트렌치들(SH)의 내부에 제2 캡핑층(160a)을 형성하는 것을 포함할 수 있다. 상기 제2 캡핑층(160a)은 상기 제1 캡핑 패턴(150) 상에도 형성될 수 있다. 상기 제2 캡핑층(160a)은 상기 제1 캡핑 패턴(150)의 상부 및 상기 분리 트렌치들(SH)의 내부에 컨포멀하게 형성될 수 있다. 상기 제2 캡핑층(160a)은 실리콘 산화물을 포함할 수 있다. 상기 제2 캡핑층(160a)은 증착 공정을 이용하여 형성될 수 있다.
도 39a 및 도 39b를 참조하면, 상기 방법은 상기 제2 캡핑층(160a) 및 상기 블로킹 패턴들(121)을 선택적으로 제거하여 상기 제2 희생 패턴(50)을 감싸는 제1 전하 트랩 패턴들(122) 일부를 상기 분리 트렌치(SH) 내부로 노출시키는 것을 포함할 수 있다. 이때, 상기 제2 캡핑층(160a)을 선택적으로 제거함으로써, 상기 분리 트렌치들(SH)의 내부로 노출되는 상기 워드 라인들(140)의 측면을 커버하는 제2 캡핑 패턴(160)이 형성될 수 있다.
도 40a 및 도 40b를 참조하면, 상기 방법은 상기 분리 트렌치들(SH)의 내부로 노출된 상기 제1 전하 트랩 패턴들(122)을 선택적으로 제거하여 상기 제2 희생 패턴(50)의 일부를 상기 분리 트렌치(SH) 내부로 노출시키는 것을 포함할 수 있다.
도 41a 및 도 41b를 참조하면, 상기 방법은 상기 분리 트렌치들(SH)의 내부로 노출된 상기 제2 희생 패턴들(50)을 모두 제거하여 상기 워드 라인들(140) 사이에 제3 공간들(ES3)을 형성하는 것을 포함할 수 있다. 이때, 상기 제2 희생 패턴들(50)은 상기 제1 전하 트랩 패턴들(122) 및 제2 전하 트랩 패턴들(123)에 대하여 식각 선택비를 가질 수 있다. 이에 따라, 상기 제1 전하 트랩 패턴들(122) 및 상기 제2 전하 트랩 패턴들(123)이 스토퍼 역할을 하게 되어 상기 상기 워드 라인들(140) 사이에 위치한 제2 희생 패턴들(50)을 전부 제거할 수 있다. 또한, 상기 제3 공간들(ES3)의 내부로 제1 전하 트랩 패턴들(122)의 일부 및 제2 전하 트랩 패턴들(123)의 일부가 노출될 수 있다.
도 42a 내지 도 42c를 참조하면, 상기 방법은 상기 제3 공간들(ES3)의 내부에 존재하는 제1 전하 트랩 패턴들(122) 및 제2 전하 트랩 패턴들(123)을 선택적으로 제거하여 상기 제1 전하 트랩 패턴들(122) 및 제2 전하 트랩 패턴들(123)을 상기 워드 라인들(140)의 측면 상에만 형성하는 것을 포함할 수 있다. 즉, 상기 제1 전하 트랩 패턴들(122)과 제2 전하 트랩 패턴들(123) 중 상기 워드 라인들(140)의 측면과 상기 터널링 절연 패턴들(124) 사이에 위치하는 부분만을 남기고 모두 제거하는 것이다. 이때, 상기 제1 전하 트랩 패턴들(122) 및 제2 전하 트랩 패턴들(123)의 수직 길이는 상기 워드 라인들(140)의 수직 길이보다 짧을 수 있다. 여기에서, 상기 수직 길이는 상기 기판(110)의 표면에 수직하는 길이일 수 있다.
도 2A를 참조하면, 상기 방법은 상기 분리 트렌치들(SH)을 채우는 분리 패턴들(170)을 형성하는 것을 포함할 수 있다. 상기 분리 패턴들(170)은 상기 제3 공간들(ES3) 내부로 유입되어 상기 제3 공간들(ES3) 내부의 상기 블로킹 패턴들(121), 제1 전하 트랩 패턴들(122), 제2 전하 트랩 패턴들(123) 및 터널링 절연 패턴들(124) 상에 컨포멀하게 형성될 수 있다.
한편, 도 43a 내지 도 43c를 참조하면, 상기 방법은 상기 제3 공간들(ES3)의 내부에 존재하는 제1 전하 트랩 패턴들(122) 및 제2 전하 트랩 패턴들(123)을 선택적으로 산화시켜 상기 제1 전하 트랩 패턴들(122) 및 제2 전하 트랩 패턴들(123)을 상기 워드 라인들(140)의 측면 상에만 형성하는 것을 포함할 수 있다. 즉, 상기 제1 전하 트랩 패턴들(122)과 제2 전하 트랩 패턴들(123) 중, 상기 워드 라인들(140)의 측면과 상기 터널링 절연 패턴들(124) 사이에 위치하는 부분 외에 나머지 부분은 전부 산화막으로 만드는 것이다. 이때, 상기 제1 전하 트랩 패턴들(122) 및 제2 전하 트랩 패턴들(123)의 수직 길이는 상기 워드 라인들(140)의 수직 길이보다 짧을 수 있다. 여기에서, 상기 수직 길이는 상기 기판(110)의 표면에 수직 방향의 길이일 수 있다.
또한, 상기 제3 공간(ES3) 내부의 블로킹 패턴들(121), 제1 전하 트랩 패턴들(122), 제2 전하 트랩 패턴들(123) 및 터널링 절연 패턴들(124) 상에 각각 제1 산화막(122b) 및 제2 산화막(123b)이 형성될 수 있다. 이에 따라, 본 실시 예에 의한 반도체 소자(100B)는 제2 전하 트랩 패턴들(123) 사이에 제2 산화막들(123b)이 위치하여 상기 제2 전하 트랩 패턴들(123)과 상기 제2 산화막들(123b)이 교대로 반복적으로 형성될 수 있다. 상기 제2 전하 트랩 패턴들(123)과 제2 산화막들(123b)은 수직으로 정렬될 수 있다.
도 3A를 참조하면, 상기 방법은 상기 분리 트렌치들(SH)을 채우는 분리 패턴들(170)을 형성하는 것을 포함할 수 있다. 상기 분리 패턴들(170)은 상기 분리 트렌치들(SH) 내부에 위치하는 상기 제3 공간들(ES3)의 오픈된 부분을 막을 수 있다.
도 44는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 44를 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 상기 프로세서(2220) 또는 상기 반도체 소자들(2230)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 반도체 소자들(100A, 100B) 중 적어도 하나를 포함할 수 있다. 상기 모듈 기판(2210)의 적어도 한 변에는 전도성 입출력 터미널들(2240)이 배치될 수 있다.
도 45는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(2300)을 개념적으로 도시한 블록다이어그램이다. 도 45를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(Display Unit; 2360), 및 외부 장치(External Apparatus; 2370)를 포함할 수 있다. 상기 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 상기 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤 유닛(2350)은 상기 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다. 상기 디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(2330)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(2320), 상기 기능 유닛(2340), 상기 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 상기 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320)은 상기 파워 공급부(2330)로부터 전압을 공급받아 상기 기능 유닛(2340)과 상기 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다. 상기 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320) 또는 상기 기능 유닛(2340)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(100A, 100B) 중 적어도 하나를 포함할 수 있다.
도 46을 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(Microprocessor; 2414), 메모리 시스템(Memory; 2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 상기 전자 시스템(2400)은 상기 마이크로프로세서(2414)와 직접적으로 통신하는 상기 램(2416)을 더 포함할 수 있다. 상기 마이크로프로세서(2414) 및/또는 상기 램(2416)은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 정보를 입력하거나 또는 상기 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416), 및/또는 상기 메모리 시스템(2412)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(100A, 100B) 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100A, 100B : 반도체 소자
110 : 기판
110a : 제1 절연박막
110b : 제2 절연박막
115 : 버퍼층
117 : 결정 성장막
120 : 유전체 패턴
121 : 블로킹 패턴 121a : 블로킹 층
122 : 제1 전하 트랩 패턴
122a : 제1 전하 트랩 층 122b : 제1 산화막
123 : 제2 전하 트랩 패턴
123a : 제2 전하 트랩 층 123b : 제2 산화막
124 : 터널링 절연 패턴 124a : 터널링 절연 층
130 : 채널 구조체
131 : 채널 활성 패턴
131a : 제1 채널 활성 패턴 131a_1 : 제1 채널 활성층
131b : 제2 채널 활성 패턴 131b_1 : 제2 채널 활성층
132 : 채널 코어 패턴
133 : 채널 패드 패턴 133a : 채널 패드층
140 : 워드 라인
141 : 절연성 배리어 패턴 141a : 절연성 배리어 막
142 : 전도성 배리어 패턴 142a : 전도성 배리어 막
143 : 워드 라인 전극 143a : 도전성 막
150 : 제1 캡핑 패턴 150a : 제1 캡핑층
160 : 제2 캡핑 패턴 160a : 제2 캡핑층
170 : 분리 패턴
180 : 에어 갭
11 : 제1 절연층
11a : 상부 더미 절연층 11b : 상부 절연층
11c : 중간 절연층 11d : 하부 더미 절연층
11d : 하부 절연층
12 : 제2 절연층
12a : 최상부 절연층 12b : 중간 절연층
12c : 하부 절연층
20 : 보호층 21 : 제1 보호층
22 : 제2 보호층 23 : 제3 보호층
30 : 마스크 31 : 제1 마스크
32 : 제2 마스크 33 : 제3 마스크
40 : 제1 희생 패턴
50 : 제2 희생 패턴 50a : 희생층
51 : 산화층
60 : 제1 스페이서 패턴 60a : 제1 스페이서 층
65 : 제2 스페이서 패턴 65a : 제2 스페이서 층
SH : 분리 트렌치 CH : 채널 홀
ES1 : 제1 공간 ES2 : 제2 공간
ES3 : 제3 공간

Claims (10)

  1. 기판 상에 형성된 워드 라인들;
    상기 워드 라인들 사이에 형성된 에어 갭들;
    상기 워드 라인들 및 상기 에어 갭들을 수직으로 관통하여 상기 기판과 연결된 채널 구조체;
    상기 워드 라인들의 상면들, 하면들, 및 상기 채널 구조체와 인접하는 측면들을 컨포멀하게 덮는 블로킹 패턴들; 및
    상기 워드 라인들의 측면들 상의 상기 블로킹 패턴들과 상기 채널 구조체 사이에 형성된 전하 트랩 패턴들을 포함하되,
    서로 인접하는 상기 블로킹 패턴들은 상기 기판의 상면과 직교하는 수직 방향으로 서로 이격되고,
    상기 전하 트랩 패턴들은 상기 수직 방향으로 서로 이격되는 반도체 소자.
  2. 제1항에 있어서,
    상기 전하 트랩 패턴들과 상기 채널 구조체 사이 및 상기 에어 갭들과 상기 채널 구조체 사이에 제공되며, 상기 채널 구조체의 측벽과 나란하게 연장되는 터널링 절연 패턴들을 더 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 에어 갭들은 상기 전하 트랩 패턴들의 이격된 사이로 확장되는 반도체 소자.
  4. 제1항에 있어서,
    상기 전하 트랩 패턴들의 이격된 사이에 형성된 산화막들을 더 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 전하 트랩 패턴들과 상기 산화막들은 상기 수직 방향으로 정렬되는 반도체 소자.
  6. 제1항에 있어서,
    상기 전하 트랩 패턴들의 상기 수직 방향으로의 길이는 각각 상기 워드 라인들의 측면의 상기 수직 방향으로의 길이보다 긴 반도체 소자.
  7. 제1항에 있어서,
    상기 전하 트랩 패턴들의 상기 수직 방향으로의 길이는 상기 블로킹 패턴들의 상기 수직 방향으로의 길이보다 짧은 반도체 소자.
  8. 기판 상에 교대로 반복적으로 형성된 워드 라인들 및 에어 갭들;
    상기 워드 라인들 및 상기 에어 갭들을 수직으로 관통하여 상기 기판과 연결되는 채널 구조체들;
    상기 워드 라인들의 상면들, 하면들 및 상기 채널 구조체와 인접하는 측면들을 컨포멀하게 덮는 블로킹 패턴들;
    상기 워드 라인들의 상기 측면들 상의 상기 블로킹 패턴들 상에 형성되는 전하 트랩 패턴들;
    상기 전하 트랩 패턴들과 상기 채널 구조체 사이에 형성되는 터널링 절연 패턴들; 및
    서로 인접하는 상기 워드 라인들 사이에서 상기 워드 라인들과 나란하게 연장되며, 상기 에어 갭들을 정의하는 산화막들을 포함하되,
    상기 터널링 절연 패턴들은 상기 산화막들과 상기 채널 구조체 사이로 상기 채널 구조체의 측벽과 나란하게 연장되고,
    상기 전하 트랩 패턴들은 상기 기판의 상면과 직교하는 수직 방향으로 이격되고, 상기 전하 트랩 패턴들의 이격된 사이에는 상기 에어 갭들이 배치되는 반도체 소자.
  9. 제8항에 있어서,
    상기 기판 상에 상기 워드 라인들과 상기 에어 갭들을 수직으로 관통하여 이격 배치되는 분리 패턴들을 더 포함하는 반도체 소자.
  10. 제8항에 있어서,
    상기 에어 갭들 각각은 상기 블로킹 패턴들 사이에 위치하는 제1 부분 및 상기 전하 트랩 패턴들 사이에 위치하는 제2 부분을 포함하되,
    상기 제1 부분의 상기 수직 방향으로의 폭은 상기 제2 부분의 상기 수직 방향으로의 폭보다 작은 반도체 소자.
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