JP2021044510A - 半導体記憶装置 - Google Patents

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Abstract

【課題】信頼性の向上が可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、第１の方向に積層されたゲート電極層を含む積層体と、積層体の中に設けられ、第１の方向に延びる半導体層と、半導体層とゲート電極層との間に設けられ、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む第１の酸化物を含む第１の領域を有するゲート絶縁層と、を備え、ゲート電極層の第１の方向の第１の長さは、第１の領域の第１の方向の第２の長さより大きい。【選択図】図３

Description

本発明の実施形態は、半導体記憶装置に関する。
強誘電体メモリが不揮発性メモリとして注目されている。特に、ＭＦＳ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の１トランジスタ型のメモリセルは、高集積化に適しているため大容量の不揮発性メモリへの適用が期待される。
強誘電体メモリでは、分極の不安定性に起因するメモリセル特性の劣化が問題となる。強誘電体メモリの分極の安定性を増大させ、強誘電体メモリの信頼性を向上することが望まれる。
米国特許出願公開第２００３／００６８８４８号明細書
本発明が解決しようとする課題は、信頼性の向上が可能な半導体記憶装置を提供することにある。
実施形態の半導体記憶装置は、第１の方向に積層されたゲート電極層を含む積層体と、前記積層体の中に設けられ、前記第１の方向に延びる半導体層と、前記半導体層と前記ゲート電極層との間に設けられ、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む第１の酸化物を含む第１の領域を有するゲート絶縁層と、を備え、前記ゲート電極層の前記第１の方向の第１の長さは、前記第１の領域の前記第１の方向の第２の長さより大きい。
第１の実施形態の半導体記憶装置のメモリセルアレイの回路図。 第１の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第１の実施形態の半導体記憶装置のメモリセルの模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 比較例の半導体記憶装置のメモリセルの模式断面図。 第２の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第２の実施形態の半導体記憶装置のメモリセルの模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
本明細書中の半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、半導体記憶装置を構成する部材の結晶系の同定には、例えば、ナノビーム回折法（Ｎａｎｏ Ｂｅａｍ Ｄｉｆｆｒａｃｔｉｏｎ：ＮＢＤ）を用いることが可能である。
（第１の実施形態）
第１の実施形態の半導体記憶装置は、第１の方向に積層されたゲート電極層を含む積層体と、積層体の中に設けられ、第１の方向に延びる半導体層と、半導体層とゲート電極層との間に設けられ、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む第１の酸化物を含む第１の領域を有するゲート絶縁層と、を備え、ゲート電極層の第１の方向の第１の長さは、第１の領域の第１の方向の第２の長さより大きい。
第１の実施形態の半導体記憶装置は、ＭＦＳ構造のメモリセルを有する３次元ＮＡＮＤフラッシュメモリである。
図１は、第１の実施形態の半導体記憶装置のメモリセルアレイの回路図である。
第１の実施形態の３次元ＮＡＮＤフラッシュメモリのメモリセルアレイ１００は、図１に示すように複数のワード線ＷＬ（ゲート電極層）、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のチャネル層ＣＬ（半導体層）、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、及び、複数のメモリストリングＭＳを備える。
複数のワード線ＷＬがｚ方向（第１の方向）に積層される。複数のチャネル層ＣＬは、ｚ方向に延びる。複数のビット線ＢＬは、ｘ方向に延びる。
図１に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＳＴ、複数のメモリセルトランジスタＭＴ、及び、ドレイン選択トランジスタＳＤＴで構成される。ビット線ＢＬとドレイン選択ゲート線ＳＧＤにより１本のメモリストリングＭＳが選択され、ワード線ＷＬにより１個のメモリセルトランジスタＭＴが選択可能となる。
図２は、第１の実施形態の半導体記憶装置のメモリセルアレイの模式断面図である。図２は、図１のメモリセルアレイ１００の中の、例えば点線で囲まれる一個のメモリストリングＭＳの中の複数のメモリセルの断面を示す。
図２（ａ）は、メモリセルアレイ１００のｙｚ断面図である。図２（ａ）は、図２（ｂ）のＢＢ’断面である。図２（ｂ）は、メモリセルアレイ１００のｘｙ断面図である。図２（ｂ）は、図２（ａ）のＡＡ’断面である。図２（ａ）中、破線で囲まれた領域が、１個のメモリセルである。
図３は、第１の実施形態の半導体記憶装置のメモリセルの模式断面図である。図３は、メモリセルの一部の拡大断面図である。
メモリセルアレイ１００は、図２に示すように、複数のワード線ＷＬ（ゲート電極層）、半導体層１０、複数の層間絶縁層１２（絶縁層）、ゲート絶縁層１４を備える。複数のワード線ＷＬと複数の層間絶縁層１２が積層体３０を構成する。ゲート絶縁層１４は、強誘電体領域１４ａ（第１の領域）、第１の常誘電体領域１４ｂ（第２の領域）、及び、第２の常誘電体領域１４ｃ（第３の領域）を有する。
メモリセルは、図３に示すように、ワード線ＷＬ（ゲート電極層）、半導体層１０、層間絶縁層１２、ゲート絶縁層１４を備える。ゲート絶縁層１４は、強誘電体領域１４ａ（第１の領域）、第１の常誘電体領域１４ｂ（第２の領域）、及び、第２の常誘電体領域１４ｃ（第３の領域）を有する。
ワード線ＷＬ及び層間絶縁層１２は、例えば、図示しない半導体基板上に設けられる。
ワード線ＷＬと層間絶縁層１２は、半導体基板の上に、ｚ方向（第１の方向）に交互に積層される。ワード線ＷＬは、ｚ方向に離間して配置される。複数のワード線ＷＬと複数の層間絶縁層１２が積層体３０を構成する。
ワード線ＷＬは、板状の導電体である。ワード線ＷＬは、例えば、金属、金属窒化物、金属炭化物、又は、半導体である。ワード線ＷＬは、例えば、タングステン（Ｗ）である。ワード線ＷＬは、メモリセルトランジスタＭＴの制御電極として機能する。ワード線ＷＬは、ゲート電極層の一例である。
ワード線ＷＬの第１の方向（ｚ方向）の第１の長さＬ１は、例えば、５ｎｍ以上４０ｎｍ以下である。
層間絶縁層１２は、ワード線ＷＬとワード線ＷＬを分離する。層間絶縁層１２は、例えば、酸化物、酸窒化物、又は、窒化物である。層間絶縁層１２は、例えば、酸化シリコンである。
層間絶縁層１２の第１の方向（ｚ方向）の長さは、例えば、５ｎｍ以上４０ｎｍ以下である。
半導体層１０は、積層体３０の中に設けられる。半導体層１０は、ｚ方向に延びる。半導体層１０は、積層体３０を貫通して設けられる。半導体層１０は、例えば、円柱状である。
半導体層１０は、例えば、多結晶の半導体である。半導体層１０は、例えば、多結晶シリコンである。半導体層１０は、メモリセルトランジスタＭＴのチャネルとして機能する。
ゲート絶縁層１４は、半導体層１０とワード線ＷＬとの間に設けられる。ゲート絶縁層１４は、例えば、隣り合うメモリセルトランジスタＭＴの間で分断される。ゲート絶縁層１４と半導体層１０とは、直接接するゲート絶縁層１４とワード線ＷＬとは、直接接する
ゲート絶縁層１４は、強誘電体領域１４ａ（第１の領域）、第１の常誘電体領域１４ｂ（第２の領域）、及び、第２の常誘電体領域１４ｃ（第３の領域）を有する。強誘電体領域１４ａは、第１の常誘電体領域１４ｂと第２の常誘電体領域１４ｃとの間に設けられる。
強誘電体領域１４ａは、第１の常誘電体領域１４ｂとｚ方向に対向する。強誘電体領域１４ａは、第２の常誘電体領域１４ｃとｚ方向に対向する。
強誘電体領域１４ａは、強誘電体を含む。強誘電体領域１４ａは、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む第１の酸化物を含む。第１の酸化物は、強誘電体である。第１の酸化物は、直方晶を主とする。第１の酸化物は、直方晶系の結晶を含む。
強誘電体領域１４ａは、第１の酸化物を主成分とする。第１の酸化物を主成分とするとは、強誘電体領域１４ａに含まれる物質の中で、第１の酸化物のモル比率が最も高いことを意味する。第１の酸化物のモル比率は、例えば、９０％以上である。
第１の酸化物は、例えば、強誘電体の酸化ハフニウムである。強誘電体領域１４ａは、例えば、酸化ハフニウムを主成分とする。酸化ハフニウムを主成分とするとは、強誘電体領域１４ａに含まれる物質の中で、酸化ハフニウムのモル比率が最も高いことを意味する。酸化ハフニウムのモル比率は、例えば、９０％以上である。
第１の酸化物は、例えば、強誘電体の酸化ジルコニウムである。強誘電体領域１４ａは、例えば、酸化ジルコニウムを主成分とする。酸化ジルコニウムを主成分とするとは、強誘電体領域１４ａに含まれる物質の中で、酸化ジルコニウムのモル比率が最も高いことを意味する。
強誘電体領域１４ａに含まれる酸化ジルコニウムのモル比率は、例えば、４０％以上６０％以下である。第１の酸化物は、例えば、強誘電体の酸化ハフニウムと強誘電体の酸化ジルコニウムとの混晶である。
第１の酸化物は、例えば、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの添加元素を含む。第１の酸化物が酸化ハフニウムの場合、上記添加元素を含むことにより、酸化ハフニウムに強誘電性が発現しやすくなる。
第１の酸化物は、直方晶系（Ｏｒｔｈｏｒｈｏｍｂｉｃ）の結晶を含む。第１の酸化物は、例えば、直方晶系の酸化ハフニウムを主とする酸化ハフニウムである。酸化ハフニウムは、例えば、第三直方晶系（Ｏｒｔｈｏｒｈｏｍｂｉｃ ＩＩＩ、空間群Ｐｂｃ２１ 、空間群番号２９番）を主とする酸化ハフニウムである。なお、直方晶系は斜方晶系とも称される。
第１の酸化物は、例えば、直方晶系の酸化ジルコニウムを主とする酸化ジルコニウムである。酸化ジルコニウムは、例えば、第三直方晶系（Ｏｒｔｈｏｒｈｏｍｂｉｃ ＩＩＩ、空間群Ｐｂｃ２１ 、空間群番号２９番）を主とする酸化ジルコニウムである。
第１の常誘電体領域１４ｂ及び第２の常誘電体領域１４ｃは、常誘電体を含む。第１の常誘電体領域１４ｂの材料と第２の常誘電体領域１４ｃの材料とは同一材料である。同一材料であるとは、化学組成及び結晶構造が同一であることを意味する。同一材料であるとは、化学組成及び結晶構造が製造上不可避的に生じるばらつきの範囲で同一であることを意味する。
第１の常誘電体領域１４ｂ及び第２の常誘電体領域１４ｃは、強誘電体領域１４ａと異なる材料である。材料が異なるとは、化学組成又は結晶構造が異なることを意味する。材料が異なるとは、化学組成又は結晶構造が製造上不可避的に生じるばらつきの範囲を超えて異なることを意味する。
第１の常誘電体領域１４ｂ及び第２の常誘電体領域１４ｃは、第２の酸化物を含む。第２の酸化物は、常誘電体である。
第２の酸化物は、例えば、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む。第２の酸化物は、例えば、直方晶以外を主とする。第２の酸化物は、例えば、直方晶系以外の結晶を含む。第２の酸化物は、例えば、単斜晶を主とする。
第１の常誘電体領域１４ｂ及び第２の常誘電体領域１４ｃは、第２の酸化物を主成分とする。第２の酸化物を主成分とするとは、第１の常誘電体領域１４ｂ及び第２の常誘電体領域１４ｃに含まれる物質の中で、第２の酸化物のモル比率が最も高いことを意味する。第２の酸化物のモル比率は、例えば、９０％以上である。
第２の酸化物は、例えば、常誘電体の酸化ハフニウムである。第１の常誘電体領域１４ｂ及び第２の常誘電体領域１４ｃは、例えば、酸化ハフニウムを主成分とする。酸化ハフニウムを主成分とするとは、第１の常誘電体領域１４ｂ及び第２の常誘電体領域１４ｃに含まれる物質の中で、酸化ハフニウムのモル比率が最も高いことを意味する。酸化ハフニウムのモル比率は、例えば、９０％以上である。
第２の酸化物は、例えば、常誘電体の酸化ジルコニウムである。第１の常誘電体領域１４ｂ及び第２の常誘電体領域１４ｃは、例えば、酸化ジルコニウムを主成分とする。酸化ジルコニウムを主成分とするとは、第１の常誘電体領域１４ｂ及び第２の常誘電体領域１４ｃに含まれる物質の中で、酸化ジルコニウムのモル比率が最も高いことを意味する。
第２の酸化物は、例えば、酸化アルミニウム又は酸化シリコンである。
第２の酸化物は、例えば、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの添加元素を含むか、又は、含まない。
上記添加元素の第１の酸化物の中の第１の濃度は、例えば、上記添加元素の第２の酸化物の中の第２の濃度と異なる。上記添加元素の第１の酸化物の中の第１の濃度は、例えば、上記添加元素の第２の酸化物の中の第２の濃度よりも高い。上記添加元素の強誘電体領域１４ａの中の濃度は、例えば、上記添加元素の第１の常誘電体領域１４ｂ及び第２の常誘電体領域１４ｃの濃度と異なる。上記添加元素の強誘電体領域１４ａの中の濃度は、例えば、上記添加元素の第１の常誘電体領域１４ｂ及び第２の常誘電体領域１４ｃの濃度よりも高い。
第２の酸化物は、直方晶系（Ｏｒｔｈｏｒｈｏｍｂｉｃ）以外の結晶を含む。第２の酸化物は、例えば、直方晶系以外の酸化ハフニウムを主とする酸化ハフニウムである。酸化ハフニウムは、例えば、単斜晶系を主とする酸化ハフニウムである。
第２の酸化物は、例えば、直方晶系以外の酸化ジルコニウムを主とする酸化ジルコニウムである。酸化ジルコニウムは、例えば、単斜晶系を主とする酸化ジルコニウムである。
ワード線ＷＬの第１の方向（ｚ方向）の第１の長さＬ１は、例えば、５ｎｍ以上４０ｎｍ以下である。強誘電体領域１４ａの第１の方向（ｚ方向）の第２の長さＬ２は、例えば、４ｎｍ以上３８ｎｍ以下である。第１の長さＬ１は、第２の長さＬ２より大きい。第１の長さＬ１は、例えば、第２の長さＬ２の１．１倍以上２倍以下である。
強誘電体領域１４ａのワード線ＷＬから半導体層１０に向かう方向（ｙ方向）の第３の長さＬ３は、例えば、３ｎｍ以上２０ｎｍ以下である。
第１の常誘電体領域１４ｂの第１の方向（ｚ方向）の第５の長さＬ５は、例えば、１ｎｍ以上１０ｎｍ以下である。第２の常誘電体領域１４ｃの第１の方向（ｚ方向）の第６の長さＬ６は、例えば、１ｎｍ以上１０ｎｍ以下である。
第１の常誘電体領域１４ｂ及び第２の常誘電体領域１４ｃのワード線ＷＬから半導体層１０に向かう方向（ｙ方向）の長さは、例えば、３ｎｍ以上２０ｎｍ以下である。
第１の実施形態のメモリセルでは、強誘電体領域１４ａに含まれる強誘電体の分極反転状態を、ワード線ＷＬと半導体層１０の間に印加する電圧によって制御する。強誘電体領域１４ａの分極反転状態により、メモリセルトランジスタＭＴの閾値電圧が変化する。メモリセルトランジスタＭＴの閾値電圧が変化することで、メモリセルトランジスタＭＴのオン電流が変化する。例えば、閾値電圧が高くオン電流が低い状態をデータ“０”、閾値電圧が低くオン電流が高い状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。
次に、第１の実施形態の半導体記憶装置の製造方法の一例について説明する。図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４は、第１の実施形態の半導体記憶装置の製造方法を示す模式断面図である。図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４は、それぞれ、図２（ａ）に対応する断面を示す。図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４は、半導体記憶装置のメモリセルアレイ１００の製造方法の一例を示す。
最初に、図示しない半導体基板の上に、酸化シリコン層５０と窒化シリコン層５２とを交互に積層する（図４）。酸化シリコン層５０と窒化シリコン層５２により積層体３０が形成される。酸化シリコン層５０と窒化シリコン層５２は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。酸化シリコン層５０の一部は、最終的に層間絶縁層１２となる。
次に、酸化シリコン層５０と窒化シリコン層５２に開口部５４を形成する（図５）。開口部５４は、例えば、リソグラフィ法とＲｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）により形成する。
次に、開口部５４の内面に露出した窒化シリコン層５２を、ウェットエッチングにより選択的に後退させる（図６）。ウェットエッチングには、例えば、リン酸溶液を用い、窒化シリコン層５２を酸化シリコン層５０に対して選択的にエッチングする。
次に、第１の酸化ハフニウム膜５６を、開口部５４内、及び、窒化シリコン層５２が後退した領域内に形成する（図７）。第１の酸化ハフニウム膜５６は、例えば、Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＡＬＤ法）により形成する。第１の酸化ハフニウム膜５６には、添加元素は添加されない。第１の酸化ハフニウム膜５６の一部は、最終的にゲート絶縁層１４の、第１の常誘電体領域１４ｂ及び第２の常誘電体領域１４ｃとなる。
次に、開口部５４の内面の第１の酸化ハフニウム膜５６を、エッチングにより除去する（図８）。第１の酸化ハフニウム膜５６は、例えば、ＲＩＥ法によりエッチングして除去する。
次に、開口部５４内に添加元素が添加された第２の酸化ハフニウム膜５８を形成する（図９）。第２の酸化ハフニウム膜５８には、例えば、添加元素としてシリコン（Ｓｉ）が添加される。第２の酸化ハフニウム膜５８は、例えば、ＡＬＤ法により形成する。第２の酸化ハフニウム膜５８は、最終的に強誘電体領域１４ａとなる。
次に、開口部５４の内面の第２の酸化ハフニウム膜５８を、エッチングにより除去する（図１０）。第２の酸化ハフニウム膜５８は、例えば、ＲＩＥ法によりエッチングして除去する。
次に、開口部５４内に多結晶シリコン膜６０を形成し、開口部５４を埋め込む（図１１）。多結晶シリコン膜６０は、例えば、ＣＶＤ法により形成する。多結晶シリコン膜６０は、最終的に半導体層１０となる。
次に、図示しないエッチング用の溝を用いて、窒化シリコン層５２をウェットエッチングより選択的に除去する（図１２）。ウェットエッチングには、例えば、リン酸溶液を用い、窒化シリコン層５２を、酸化シリコン層５０、第１の酸化ハフニウム膜５６に対して選択的にエッチングする。
次に、図示しないエッチング用の溝を用いて、露出している第１の酸化ハフニウム膜５６をエッチングして除去する（図１３）。第１の酸化ハフニウム膜５６は、例えば、ウェットエッチングにより除去する。
次に、第２の酸化ハフニウム膜５８の上に、タングステン膜６４を形成する（図１４）。タングステン膜６４は、例えば、ＣＶＤ法により形成される。タングステン膜６４は、最終的にワード線ＷＬとなる。
タングステン膜６４の形成後に、結晶化アニールを行う。結晶化アニールにより、第２の酸化ハフニウム膜５８が強誘電体となる。この領域が、強誘電体領域１４ａとなる。一方、第１の酸化ハフニウム膜５６は常誘電体となる。この領域が、第１の常誘電体領域１４ｂ及び第２の常誘電体領域１４ｃとなる。
以上の製造方法により、第１の実施形態の半導体記憶装置が製造される。
次に、第１の実施形態の半導体記憶装置の作用及び効果について説明する。
ＭＦＳ構造のメモリセルを備える強誘電体メモリでは、分極の不安定性に起因するメモリセル特性の劣化が問題となる。例えば、分極が不安定であることにより、メモリセルトランジスタＭＴの閾値電圧が変動したり、メモリセルトランジスタＭＴのリーク電流が増加したりして、メモリセルのリードディスターブ特性が劣化する。メモリセルのリードディスターブ特性の劣化により、強誘電体メモリの信頼性が低下する。
図１５は、比較例の半導体記憶装置のメモリセルの模式断面図である。図１５は、メモリセルの一部の拡大断面図である。図１５は、第１の実施形態の半導体記憶装置の図３に相当する図である。
比較例の半導体記憶装置のメモリセルは、ワード線ＷＬの第１の方向（ｚ方向）の長さが、ゲート絶縁層１４の第１の方向（ｚ方向）の長さと等しい点で、第１の実施形態の半導体記憶装置と異なる。いいかえれば、ゲート絶縁層１４が第１の常誘電体領域１４ｂ及び第２の常誘電体領域１４ｃを有しない点で、第１の実施形態の半導体記憶装置と異なる。
メモリセルトランジスタＭＴの閾値電圧が変動したり、メモリセルトランジスタＭＴのリーク電流が増加したりする理由の一つは、ゲート絶縁層１４の第１の方向（ｚ方向）の端部（図１５の中の点線で囲まれた領域）に電界が集中するためであると考えられる。ゲート絶縁層１４の端部は、ワード線ＷＬの角部に隣り合うため電界が集中する。ゲート絶縁層１４の端部に電界が集中することで、ゲート絶縁層１４の端部に強いストレスが印加される。このため、分極が不安定になると考えられる。
更に、ゲート絶縁層１４の端部では、ゲート絶縁層１４の材料と層間絶縁層１２の材料との格子ミスマッチによる応力の印加、ゲート絶縁層１４の中の添加元素の偏析等により、ゲート絶縁層１４の中央部と比較して分極が不安定になりやすいと考えられる。
第１の実施形態の半導体記憶装置のメモリセルは、ワード線ＷＬの第１の方向（ｚ方向）の第１の長さＬ１が、強誘電体領域１４ａの第１の方向（ｚ方向）の第２の長さＬ２より長い。第１の実施形態の半導体記憶装置のメモリセルは、ゲート絶縁層１４の第１の方向（ｚ方向）の端部に、第１の常誘電体領域１４ｂ及び第２の常誘電体領域１４ｃを有する。
第１の実施形態の半導体記憶装置のメモリセルは、ゲート絶縁層１４の端部に強誘電体領域１４ａが存在しない。したがって、ゲート絶縁層１４の端部に電界が集中しても、分極が不安定にならず、メモリセル特性の劣化が抑制される。よって、メモリセルのリードディスターブ特性が向上し、強誘電体メモリの信頼性が向上する。
ゲート絶縁層１４の端部の分極を安定させる観点から、ワード線ＷＬの第１の方向（ｚ方向）の第１の長さＬ１は、例えば、強誘電体領域１４ａの第１の方向（ｚ方向）の第２の長さＬ２の１．１倍以上であることが好ましく、１．２倍以上であることがより好ましい。
強誘電体領域１４ａに含まれる第１の酸化物の材料と、第１の常誘電体領域１４ｂ及び第２の常誘電体領域１４ｃに含まれる第２の酸化物の材料とは、結晶構造が同一又は類似した材料であることが好ましい。第１の酸化物の材料と第２の酸化物の材料との結晶構造が同一又は類似することで、強誘電体領域１４ａと、第１の常誘電体領域１４ｂ及び第２の常誘電体領域１４ｃとの間の格子ミスマッチが抑制される。したがって、第２の酸化物は、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含むことが好ましい。
強誘電体領域１４ａの強誘電性を向上させる観点から、強誘電体領域１４ａに含まれる第１の酸化物は、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの添加元素を含むことが好ましい。
第１の常誘電体領域１４ｂ及び第２の常誘電体領域１４ｃに強誘電性を発現させない観点から、第１の酸化物の添加元素の第１の濃度は、第２の酸化物の添加元素の第２の濃度と異なることが好ましい。
添加元素の第１の濃度が所定の範囲にあることで、第１の酸化物に強誘電性が発現しやすい。添加元素の第１の濃度が所定の範囲を外れると第１の酸化物に強誘電性が発現しにくい。
したがって、第２の濃度を所定の範囲から外れた、第１の濃度と異なる濃度にすることで、第１の酸化物に強誘電性を発現させ、第２の酸化物に強誘電性を発現させないようにすることができる。
例えば、第１の酸化物が酸化ハフニウムの場合、強誘電性を発現させる観点から第１の濃度は０．１原子％以上６０％以下であることが好ましい。酸化ハフニウムに強誘電性を発現させるための第１の濃度の適切な範囲は、添加元素の種類によって異なる。例えば、添加元素がシリコン（Ｓｉ）の場合、強誘電性を発現させるための第１の濃度の適切な範囲は、３原子％以上７原子％以下である。例えば、添加元素がバリウム（Ｂａ）の場合、強誘電性を発現させるための第１の濃度の適切な範囲は、０．１原子％以上３原子％以下である。例えば、添加元素がジルコニウム（Ｚｒ）の場合、強誘電性を発現させるための第１の濃度の適切な範囲は、１０原子％以上６０原子％以下である。
例えば、第２の濃度を所定の範囲から低い方に外れた濃度とし、第１の濃度を所定の範囲内の第２の濃度より高い濃度にすることで、第１の酸化物に強誘電性を発現させ、第２の酸化物に強誘電性を発現させないようにすることができる。
以上、第１の実施形態の半導体記憶装置によれば、メモリセルの分極が安定し、信頼性の向上が可能となる。
（第２の実施形態）
第２の実施形態の半導体記憶装置は、ゲート絶縁層は、ゲート電極層と第１の領域との間に設けられ、第２の領域と同一材料の第４の領域を有する点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については記述を省略する。
図１６は、第２の実施形態の半導体記憶装置のメモリセルアレイの模式断面図である。図１６は、第１の実施形態の半導体記憶装置の図２に相当する図である。
図１６（ａ）は、メモリセルアレイ２００のｙｚ断面図である。図１６（ａ）は、図１６（ｂ）のＢＢ’断面である。図１６（ｂ）は、メモリセルアレイ１００のｘｙ断面図である。図１６（ｂ）は、図１６（ａ）のＡＡ’断面である。図１６（ａ）中、破線で囲まれた領域が、１個のメモリセルである。
図１７は、第２の実施形態の半導体記憶装置のメモリセルの模式断面図である。図１７は、メモリセルの一部の拡大断面図である。図１７は、第１の実施形態の半導体記憶装置の図３に相当する図である。
メモリセルアレイ２００は、図１６に示すように、複数のワード線ＷＬ（ゲート電極層）、半導体層１０、複数の層間絶縁層１２（絶縁層）、ゲート絶縁層１４を備える。複数のワード線ＷＬと複数の層間絶縁層１２が積層体３０を構成する。ゲート絶縁層１４は、強誘電体領域１４ａ（第１の領域）、第１の常誘電体領域１４ｂ（第２の領域）、第２の常誘電体領域１４ｃ（第３の領域）、及び、第３の常誘電体領域１４ｄ（第４の領域）を有する。
メモリセルは、図１７に示すように、ワード線ＷＬ（ゲート電極層）、半導体層１０、層間絶縁層１２、ゲート絶縁層１４を備える。ゲート絶縁層１４は、強誘電体領域１４ａ（第１の領域）、第１の常誘電体領域１４ｂ（第２の領域）、第２の常誘電体領域１４ｃ（第３の領域）、及び、第３の常誘電体領域１４ｄ（第４の領域）を有する。
第３の常誘電体領域１４ｄは、ワード線ＷＬと第１の領域との間に設けられる。
第３の常誘電体領域１４ｄ（第４の領域）は、常誘電体を含む。第３の常誘電体領域１４ｄは、強誘電体領域１４ａと異なる材料である。第３の常誘電体領域１４ｄ（第４の領域）と、第１の常誘電体領域１４ｂ及び第２の常誘電体領域１４ｃは、同一材料である。
第３の常誘電体領域１４ｄは、第２の酸化物を含む。第２の酸化物は、常誘電体である。
第２の酸化物は、例えば、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む。第２の酸化物は、例えば、直方晶以外を主とする。第２の酸化物は、例えば、直方晶系以外の結晶を含む。第２の酸化物は、例えば、単斜晶を主とする。
第３の常誘電体領域１４ｄのワード線ＷＬから半導体層１０に向かう方向（ｙ方向）の第７の長さＬ７は、例えば、１ｎｍ以上１０ｎｍ以下である。
例えば、第１の実施形態の半導体記憶装置の製造方法において、図１３に示す第１の酸化ハフニウム膜５６をエッチングして除去する工程を省略することで、第２の実施形態の半導体記憶装置を製造することが可能である。
強誘電体領域１４ａがワード線ＷＬに直接接すると、強誘電体領域１４ａに含まれる第１の酸化物から、酸素がワード線ＷＬに拡散するおそれがある。酸素がワード線ＷＬに拡散し、第１の酸化物の酸素が低減すると、強誘電体領域１４ａの強誘電性が低下する。したがって、メモリセル特性が劣化し、強誘電体メモリの信頼性が低下するおそれがある。
第２の実施形態の半導体記憶装置では、ワード線ＷＬと強誘電体領域１４ａとの間に第３の常誘電体領域１４ｄが設けられる。したがって、強誘電体領域１４ａがワード線ＷＬに直接接しない。よって、酸素のワード線ＷＬへの拡散が抑制され、強誘電体メモリの信頼性が向上する。
以上、第２の実施形態の半導体記憶装置によれば、第１の実施形態と同様、メモリセルの分極が安定し、信頼性の向上が可能となる。また、第３の常誘電体領域１４ｄが設けられることで、更に強誘電体メモリの信頼性が向上する。
第１及び第２の実施形態では、ワード線ＷＬの間に、層間絶縁層１２が設けられる場合を例に説明したが、ワード線ＷＬの間は、例えば、空洞であっても構わない。
第１及び第２の実施形態では、ゲート絶縁層１４と半導体層１０とが直接接する場合を例に説明したが、例えば、ゲート絶縁層１４と半導体層１０との間に、ゲート絶縁層１４と異なる材料の絶縁膜が設けられても構わない。絶縁膜は、例えば、酸化シリコンである。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ 層間絶縁層（絶縁層）
１４ ゲート絶縁層
１４ａ 強誘電体領域（第１の領域）
１４ｂ 第１の常誘電体領域（第２の領域）
１４ｃ 第２の常誘電体領域（第３の領域）
１４ｄ 第３の常誘電体領域（第４の領域）
３０ 積層体
Ｌ１ 第１の長さ
Ｌ２ 第２の長さ
Ｌ３ 第３の長さ
ＷＬ ワード線（ゲート電極層）

Claims (18)

  1. 第１の方向に積層されたゲート電極層を含む積層体と、
    前記積層体の中に設けられ、前記第１の方向に延びる半導体層と、
    前記半導体層と前記ゲート電極層との間に設けられ、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む第１の酸化物を含む第１の領域を有するゲート絶縁層と、
    を備え、
    前記ゲート電極層の前記第１の方向の第１の長さは、前記第１の領域の前記第１の方向の第２の長さより大きい半導体記憶装置。
  2. 前記ゲート絶縁層は、第２の酸化物を含み前記第１の領域と異なる材料の第２の領域と、前記第２の領域と同一材料の第３の領域とを含み、前記第１の領域は前記第２の領域と前記第３の領域との間に設けられ、前記第１の領域は前記第２の領域と前記第１の方向に対向し、前記第１の領域は前記第３の領域と前記第１の方向に対向する請求項１記載の半導体記憶装置。
  3. 前記第２の酸化物は、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む請求項２記載の半導体記憶装置。
  4. 前記ゲート絶縁層は、前記ゲート電極層と前記第１の領域との間に設けられ、前記第２の領域と同一材料の第４の領域を有する請求項２又は請求項３記載の半導体記憶装置。
  5. 前記第１の領域の前記ゲート電極層から前記半導体層に向かう方向の第３の長さは３ｎｍ以上２０ｎｍ以下である請求項１ないし請求項４いずれか一項記載の半導体記憶装置。
  6. 前記積層体は、前記第１の方向に隣り合う２つの前記ゲート電極層の間に設けられた絶縁層を含む請求項１ないし請求項５いずれか一項記載の半導体記憶装置。
  7. 前記第１の酸化物は、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの元素を含む請求項１ないし請求項６いずれか一項記載の記憶装置。
  8. 前記第１の酸化物は、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの元素を含み、前記第２の酸化物は前記少なくとも一つの元素を含むか、又は、含まず、
    前記第１の酸化物の前記少なくとも一つの元素の第１の濃度は、前記第２の酸化物の前記少なくとも一つの元素の第２の濃度と異なる請求項２ないし請求項４いずれか一項記載の記憶装置。
  9. 前記第１の濃度は、前記第２の濃度よりも高い請求項８記載の記憶装置。
  10. 第１の方向に積層されたゲート電極層を含む積層体と、
    前記積層体の中に設けられ、前記第１の方向に延びる半導体層と、
    前記半導体層と前記ゲート電極層との間に設けられ、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む強誘電体の第１の酸化物を含む第１の領域を有するゲート絶縁層と、
    を備え、
    前記ゲート電極層の前記第１の方向の第１の長さは、前記第１の領域の前記第１の方向の第２の長さより大きい半導体記憶装置。
  11. 前記ゲート絶縁層は、常誘電体の第２の酸化物を含み前記第１の領域と異なる材料の第２の領域と、前記第２の領域と同一材料の第３の領域とを含み、前記第１の領域は前記第２の領域と前記第３の領域との間に設けられ、前記第１の領域は前記第２の領域と前記第１の方向に対向し、前記第１の領域は前記第３の領域と前記第１の方向に対向する請求項１０記載の半導体記憶装置。
  12. 前記第２の酸化物は、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む請求項１１記載の半導体記憶装置。
  13. 前記ゲート絶縁層は、前記ゲート電極層と前記第１の領域との間に設けられ、前記第２の領域と同一材料の第４の領域を有する請求項１１又は請求項１２記載の半導体記憶装置。
  14. 前記第１の酸化物は直方晶を主とし、前記第２の酸化物は直方晶以外を主とする請求項１１ないし請求項１３いずれか一項記載の記憶装置。
  15. 第１の方向に積層されたゲート電極層を含む積層体と、
    前記積層体の中に設けられ、前記第１の方向に延びる半導体層と、
    前記半導体層と前記ゲート電極層との間に設けられ、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含み直方晶を主とする第１の酸化物を含む第１の領域を有するゲート絶縁層と、
    を備え、
    前記ゲート電極層の前記第１の方向の第１の長さは、前記第１の領域の前記第１の方向の第２の長さより大きい半導体記憶装置。
  16. 前記ゲート絶縁層は、直方晶以外を主とする第２の酸化物を含み前記第１の領域と異なる材料の第２の領域と、前記第２の領域と同一材料の第３の領域とを含み、前記第１の領域は前記第２の領域と前記第３の領域との間に設けられ、前記第１の領域は前記第２の領域と前記第１の方向に対向し、前記第１の領域は前記第３の領域と前記第１の方向に対向する請求項１５記載の半導体記憶装置。
  17. 前記第２の酸化物は、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む請求項１６記載の半導体記憶装置。
  18. 前記ゲート絶縁層は、前記ゲート電極層と前記第１の領域との間に設けられ、前記第２の領域と同一材料の第４の領域を有する請求項１６又は請求項１７記載の半導体記憶装置。
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