CN112447753A - 半导体存储器件及其制造方法 - Google Patents

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Abstract

本技术包括半导体存储器件及其制造方法。半导体存储器件包括：第一叠层，其包括第一孔；第二叠层，其设置在第一叠层上，并且包括与第一孔连接的第二孔；第一存储膜，其沿着第一孔的内侧壁形成；第二存储膜，其沿着第二孔的内侧壁形成；以及通道膜，其沿着第一存储膜的内侧壁和第二存储膜的内侧壁形成。通道膜是单个的、连续的元件。

Description

半导体存储器件及其制造方法
相关申请的交叉引用
本申请要求于2019年9月3日提交的申请号为10-2019-0109139的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开涉及一种半导体存储器件及其制造方法，并且更具体地，涉及一种三维半导体存储器件及其制造方法。
背景技术
半导体存储器件包括能够储存数据的存储单元。
根据用于储存和维持数据所采用的方法，半导体存储器件可以分类为易失性半导体存储器件或非易失性半导体存储器件。易失性半导体存储器件是在电源中断时储存在其中的数据丢失的存储器件，而非易失性半导体存储器件是即使电源被中断也保持所储存的数据的存储器件。
近来，随着便携式电子设备的使用的增加，对具有更高集成度、更大容量、改进的便携性和改进的性能的非易失性半导体存储器件的需求也增加了。为了实现这些目标，已经提出并且正在开发各种三维半导体存储器件。
发明内容
本公开的实施例提供了一种能够提高操作可靠性的半导体存储器件及其制造方法。
根据本公开的实施例的半导体存储器件可以包括：第一叠层，其包括第一孔；第二叠层，其设置在第一叠层上，并且包括与第一孔连接的第二孔；沿着第一孔的内侧壁形成的第一存储膜；沿着第二孔的内侧壁形成的第二存储膜；以及通道膜，其沿着第一存储膜的内侧壁和第二存储膜的内侧壁形成。通道膜可以具有一体化结构。
根据本公开的实施例的半导体存储器件可以包括：第一叠层；设置在第一叠层上的第二叠层；第一孔，其在垂直方向上穿过第一叠层；第一阻挡膜和第一储存膜，二者沿着第一孔的内侧壁顺序地形成；第二孔，其在垂直方向上穿过第二叠层；第二阻挡膜和第二储存膜，二者沿着第二孔的内侧壁顺序地形成；隧道膜，其沿着第一储存膜的内侧壁和第二储存膜的内侧壁形成；以及形成在隧道膜中的通道膜。
根据本公开的实施例的制造半导体存储器的方法可以包括：形成包括第一孔的第一叠层；在第一孔中形成第一存储膜和通道牺牲图案；在第一叠层上形成包括第二孔的第二叠层；沿着第二孔的内侧壁形成第一初始存储膜；去除通过第二孔暴露的通道牺牲图案；以及在从其中去除了通道牺牲图案的第一孔中和第二孔中形成通道膜。
根据本技术的实施例的半导体存储器件可以提供穿过多个单元叠层的通道膜。因此，可以改善根据本技术的实施例的半导体存储器件的操作可靠性。
附图说明
图1是示意性地示出根据本公开的实施例的半导体存储器件的立体图。
图2A是根据本公开的实施例的半导体存储器件的截面图。
图2B是图2A的A区域的放大图。
图3A至图3G是描述制造根据图2A和图2B的半导体存储器件的方法的截面图。
图4A是根据本公开的实施例的半导体存储器件的截面图。
图4B是图4A的B区域的放大图。
图5A至图5G是示出制造根据图4A和图4B的半导体存储器件的方法的截面图。
图6A是根据本公开的实施例的半导体存储器件的截面图。
图6B是图6A的C区域的放大图。
图7是根据本公开的实施例的半导体存储器件的截面图。
图8是根据本公开的实施例的半导体存储器件的截面图。
图9是根据本公开的实施例的半导体存储器件的截面图。
图10是示出根据本公开的实施例的存储***的配置的框图。
图11是示出根据本公开的实施例的计算***的配置的框图。
具体实施方式
本公开的技术精神可以通过配置具有各个方面的实施例来进行各种改变。在下文中，将描述本公开的一些实施例，以便于本公开所属技术领域的技术人员轻松地实现本公开的技术精神。
图1是示意性地示出根据本公开的实施例的半导体存储器件的立体图。
参考图1，半导体存储器件可以包括衬底SUB、在衬底SUB上的***电路结构PC以及在***电路结构PC上的存储单元阵列。
衬底SUB可以是单晶半导体膜。例如，衬底SUB可以是块体硅衬底、绝缘体上硅衬底、锗衬底、绝缘体上锗衬底或锗硅衬底。单晶半导体膜可以是通过选择性外延生长方法在半导体衬底上形成的外延薄膜。
***电路结构PC可以包括电连接到存储单元阵列的NMOS晶体管、PMOS晶体管、电阻器和电容器。NMOS晶体管、PMOS晶体管、电阻器和电容器可以用作配置行解码器、列解码器、页缓冲器电路和输入/输出电路的元件。
***电路结构PC可以设置在存储单元阵列与衬底SUB之间。例如，存储单元阵列可以竖直地(即，在第三方向D3上)与***电路结构PC重叠。第三方向D3可以是垂直于衬底SUB的上表面的方向。当将存储单元阵列设置在***电路结构PC上时，可以减小由存储单元阵列和***电路结构PC占据的衬底SUB的面积。与示出的实施例不同，***电路结构PC可以不与存储单元阵列重叠。换言之，***电路结构PC和存储单元阵列可以在平面内(即，在第一方向D1或第二方向D2上)间隔开。第一方向D1可以是平行于衬底SUB的上表面的方向。第二方向D2可以是平行于衬底SUB的上表面并且垂直于第一方向D1的方向。
存储单元阵列可以包括源极膜SL、位线BL、叠层CE、通道结构CST和位线接触件BCT。
源极膜SL可以用作源极线，并且可以设置在***电路结构PC上。源极膜SL可以是包含源极掺杂剂的掺杂半导体膜。例如，源极掺杂剂可以是n型掺杂剂。例如，可以通过将掺杂半导体膜沉积在***电路结构PC上来形成源极膜SL。在一个实施例中，可以使用任何合适的沉积方法将诸如硅膜的半导体膜沉积在***电路结构上，然后可以将n型掺杂剂注入所述膜中以形成掺杂半导体膜SL。例如，掺杂半导体膜可以包括掺杂的硅。
叠层CE可以设置在源极膜SL上。叠层CE可以包括导电图案CP和绝缘图案(未示出)。导电图案CP和绝缘图案可以沿着第三方向D3交替地布置。换言之，导电图案CP和绝缘图案可以沿着第三方向D3交替地层叠。例如，导电图案CP可以由栅极导电膜形成。例如，栅极导电膜可以包括掺杂的硅膜、金属硅化物膜、钨、镍以及钴之中的至少一种，并且可以用作与存储单元连接的字线或与选择晶体管连接的选择线。导电图案CP还可以包括围绕栅极导电膜的阻挡膜。例如，阻挡膜可以包括氮化钛和氮化钽中的至少一种。例如，绝缘图案可以包括氧化硅。
设置得最靠近源极膜SL的导电图案CP可以被定义为第一导电图案CP1。与第一导电图案CP1相邻的导电图案CP可以被定义为第二导电图案CP2。
设置得离源极膜SL最远的导电图案CP可以被定义为第三导电图案CP3。第三导电图案CP3可以通过上狭缝USI而在第二方向D2上彼此间隔开。与第三导电图案CP3相邻的导电图案CP可以被定义为第四导电图案CP4。第四导电图案CP4可以通过上狭缝USI而在第二方向D2上彼此间隔开。上狭缝USI可以与除了第三导电图案CP3和第四导电图案CP4之外的导电图案CP垂直地重叠。
例如，第一导电图案CP1和第二导电图案CP2可以用作源极选择线，而第三导电图案CP3和第四导电图案CP4可以用作漏极选择线。然而，本公开不限于此。设置在源极选择线与漏极选择线之间的导电图案可以用作字线。
通道结构CST可以在第三方向D3上延伸并穿过叠层CE。穿过一个第三导电图案CP3的多个通道结构CST可以沿第一方向D1布置。与一个位线BL电连接的多个通道结构CST可以沿第二方向D2布置。通道结构CST可以与源极膜SL直接接触。通道结构CST可以电连接到源极膜SL。
位线BL可以设置在叠层CE上。位线BL可以在第二方向D2上延伸。位线BL可以被布置为在第一方向D1上彼此间隔开。位线BL可以经由位线接触件BCT电连接到通道结构CST。位线BL可以包括导电材料。例如，位线BL可以包括钨、铝或铜。
位线接触件BCT可以设置在位线BL与通道结构CST之间。每个位线接触件BCT可以将一个位线BL电连接到一个通道结构CST。位线接触件BCT可以包括导电材料。例如，位线接触件BCT可以包括钨、铝或铜。
图2A是根据本公开的实施例的半导体存储器件的截面图。图2B是图2A的A区域的放大图。
除如以下所述外，根据本实施例的半导体存储器件可以类似于根据图1的半导体存储器件。
参考图2A和图2B，根据本实施例的半导体存储器件可以包括第一叠层CE1和第二叠层CE2。第一叠层CE1可以设置在源极膜SL上(参考图1)，并且第二叠层CE2可以设置在第一叠层CE1上。第一叠层CE1可以包括交替层叠的导电图案CP和绝缘图案IP。第二叠层CE2可以包括上绝缘图案UIP以及交替层叠的导电图案CP和绝缘图案IP。例如，上绝缘图案UIP可以包括氧化硅。
第一叠层CE1可以包括第一孔HO1。第一孔HO1可以穿过第一叠层CE1。第二叠层CE2可以包括第二孔HO2。第二孔HO2可以穿过第二叠层CE2。第一孔HO1可以穿过第一叠层CE1的导电图案CP和绝缘图案IP，以及第二孔HO2可以穿过第二叠层CE2的导电图案CP、绝缘图案IP和上绝缘图案UIP。第二孔HO2可以与相应的第一孔HO1垂直地重叠。对应的第一孔HO1与第二孔HO2可以彼此连接。
通道结构CST可以各自完全填充对应的彼此连接的第一孔HO1和第二孔HO2。每个通道结构CST可以包括沿着第一孔HO1的内侧壁形成的第一存储膜ML1、沿着第二孔HO2的内侧壁形成的第二存储膜ML2。每个通道结构CST还可以包括沿着第一存储膜ML1的内侧壁和第二存储膜ML2的内侧壁形成的通道膜CL。通道膜CL可以形成为柱形或圆筒形。当通道膜CL形成为柱形时，通道膜CL可以填充在被形成为圆筒形的第一存储膜ML1和第二存储膜ML2中。当通道膜CL形成为圆筒形时，通道结构CST还可以包括通道膜CL中的填充膜FI。在本实施例中，将作为示例来描述如下的结构，其中在通道结构CST中包括第一存储膜ML1和第二存储膜ML2、通道膜CL和填充膜FI。
填充膜FI可以包括：在第一叠层CE1中的下部FI1，在第二叠层CE2中的上部FI2，以及将下部FI1和上部FI2彼此连接的填充连接部FI3。下部FI1可以形成在第一孔HO1中。上部FI2可以形成在第二孔HO2中。填充连接部FI3可以设置在与第一叠层CE1和第二叠层CE2的边界相同的水平处。换言之，填充连接部FI3可以设置在与第一孔HO1和第二孔HO2的边界相同的水平处。
理想地，第一孔HO1的上部与第二孔HO2的上部以及第一孔HO1的下部与第二孔HO2的下部需要具有相同的宽度，但是同一孔的上部和下部可以具有不同的宽度。例如，第一孔HO1和第二孔HO2中的每一个的下部的宽度可以小于上部的宽度。如上所述，当第一孔HO1和第二孔HO2中的每一个的上部和下部的宽度彼此不同时，填充膜FI的上部FI2在第二方向D2上的最小宽度可以被定义为第一宽度W1，填充连接部FI3在第二方向D2上的最大宽度可以被定义为第二宽度W2。第二宽度W2可以小于第一宽度W1。
填充膜FI可以具有一体化结构。换言之，可以在一个沉积工艺中同时形成填充膜FI的下部FI1、上部FI2和填充连接部FI3。因此，填充膜FI的下部FI1、上部FI2和填充连接部FI3可以无边界地彼此一体连接。填充膜FI可以穿过第一叠层CE1和第二叠层CE2。换言之，填充膜FI可以穿过第一孔HO1和第二孔HO2。填充膜FI在第三方向D3上的长度可以与第一叠层CE1和第二叠层CE2在第三方向D3上的长度之和相同。例如，填充膜FI可以包括氧化硅。
可以提供覆盖填充膜FI的外侧壁的通道膜CL。换言之，填充膜FI可以设置在通道膜CL中。通道膜CL可以包括：第一通道侧壁部分CL1，其覆盖填充膜FI的下部FI1的外侧壁；第二通道侧壁部分CL2，其覆盖填充膜FI的上部FI2的外侧壁；以及通道内插部分CL3，其将第一通道侧壁部分CL1和第二通道侧壁部分CL2彼此连接。第一通道侧壁部分CL1可以沿着第一存储膜ML1的内侧壁形成。第二通道侧壁部分CL2可以沿着第二存储膜ML2的内侧壁形成。通道内插部分CL3可以覆盖填充膜FI的填充连接部FI3的外侧壁。
通道内插部分CL3可以包括第一通道连接部分CL3_R1、第二通道连接部分CL3_R2以及第三通道连接部分CL3_R3。第一通道连接部分CL3_R1可以连接到第一通道侧壁部分CL1，第二通道连接部分CL3_R2可以连接到第二通道侧壁部分CL2，以及第三通道连接部分CL3_R3可以将第一通道连接部分CL3_R1和第二通道连接部分CL3_R2彼此连接。第一通道连接部分至第三通道连接部分CL3_R1、CL3_R2和CL3_R3中的每一个可具有环形形状。
在第二方向D2上第一通道连接部分CL3_R1的外侧壁与内侧壁之间的宽度可以被定义为第三宽度W3。在第二方向D2上第二通道连接部分CL3_R2的外侧壁与内侧壁之间的宽度可以被定义为第四宽度W4。在第二方向D2上第三通道连接部分CL3_R3的外侧壁与内侧壁之间的宽度可以被定义为第五宽度W5。
第三宽度W3可以大于第四宽度W4。第四宽度W4可以大于第五宽度W5。第五宽度W5可以与第一通道侧壁部分CL1的宽度基本相同。第一通道侧壁部分CL1的宽度可以与第二通道侧壁部分CL2的宽度相同。为了避免混淆，在第二方向D2上测量本公开中的元件的宽度。第三宽度W3和第四宽度W4均可以大于第一通道侧壁部分CL1(或第二通道侧壁部分CL2)的宽度。
第一通道连接部分CL3_R1的下表面可以与填充膜FI的下部FI1的上表面直接接触。第一通道连接部分CL3_R1的内侧壁可以与填充膜FI的填充连接部FI3的外侧壁直接接触。第一通道连接部分CL3_R1的上表面可以与第一叠层CE1和第二叠层CE2之间的边界位于相同的水平处。换言之，第一通道连接部分CL3_R1的上表面可以与第一孔HO1和第二孔HO2之间的边界位于相同的水平处。
第二通道连接部分CL3_R2的上表面可以与填充膜FI的上部FI2的下表面直接接触。第二通道连接部分CL3_R2的内侧壁可以与填充膜FI的填充连接部FI3的外侧壁直接接触。
通道膜CL可以具有一体化结构。换言之，通道膜CL的第一通道侧壁部分CL1、第二通道侧壁部分CL2和通道内插部分CL3可以无边界地彼此一体连接。通道膜CL可以穿过第一叠层CE1和第二叠层CE2。换言之，通道膜CL可以穿过第一孔HO1和第二孔HO2。通道膜CL在第三方向D3上的长度可以与第一叠层CE1和第二叠层CE2在第三方向D3上的长度之和相同。通道膜CL可以由半导体膜形成。例如，通道膜CL可以由掺杂多晶硅膜或未掺杂多晶硅膜形成。
可以提供覆盖通道膜CL的外侧壁的第一存储膜ML1和第二存储膜ML2。第一存储膜ML1可以设置在第一叠层CE1中。第一存储膜ML1可以穿过第一叠层CE1。第二存储膜ML2可以设置在第二叠层CE2中。第二存储膜ML2可以穿过第二叠层CE2。
第一存储膜ML1可以包括：第一隧道膜TI1，其围绕通道膜CL的第一通道侧壁部分CL1的外侧壁；第一储存膜DS1，其围绕第一隧道膜TI1的外侧壁；以及第一阻挡膜BI1，其围绕第一储存膜DS1的外侧壁。
第二存储膜ML2可以包括：第二隧道膜TI2，其围绕通道膜CL的第二通道侧壁部分CL2的外侧壁；第二储存膜DS2，其围绕第二隧道膜TI2的外侧壁；以及第二阻挡膜BI2，其围绕第二储存膜DS2的外侧壁。
第一隧道膜TI1与第二隧道膜TI2可以彼此间隔开。第一隧道膜TI1和第二隧道膜TI2可以包括能够进行电荷隧穿的氧化物。例如，第一隧道膜TI1和第二隧道膜TI2可以包括氧化硅。
第一储存膜DS1与第二储存膜DS2可以彼此间隔开。第一储存膜DS1和第二储存膜DS2可以包括其中可以俘获电荷的材料。例如，第一储存膜DS1和第二储存膜DS2可以包括氮化物、硅、相变材料和纳米点(nanodot)中的至少一种。
第一阻挡膜BI1与第二阻挡膜BI2可以彼此间隔开。第一阻挡膜BI1和第二阻挡膜BI2可以包括能够阻挡电荷移动的氧化物。例如，第一阻挡膜BI1和第二阻挡膜BI2可以包括氧化硅。
第二隧道膜TI2可以包括隧道侧壁部分TI2_S和隧道图案部分TI2_R。第二隧道膜TI2的最下部分可以被定义为隧道图案部分TI2_R。隧道图案部分TI2_R可以具有环形形状。隧道图案部分TI2_R可以是在第一方向D1和第二方向D2上延伸的水平层。隧道图案部分TI2_R的上表面可以与通道膜CL的通道内插部分CL3的第二通道连接部分CL3_R2的下表面直接接触。隧道图案部分TI2_R的内侧壁可以与通道膜CL的通道内插部分CL3的第三通道连接部分CL3_R3的外侧壁直接接触。在第二方向D2上的隧道图案部分TI2_R的外侧壁与内侧壁之间的宽度可以被定义为第六宽度W6。第六宽度W6可以大于第一隧道膜TI1的宽度。第六宽度W6可以大于第二隧道膜TI2的隧道侧壁部分TI2_S的宽度。
第二储存膜DS2可以包括储存侧壁部分DS2_S和储存图案部分DS2_R。第二储存膜DS2的最下部分可以被定义为储存图案部分DS2_R。储存图案部分DS2_R可以具有环形形状。储存图案部分DS2_R可以是在第一方向D1和第二方向D2上延伸的水平的层。储存图案部分DS2_R的上表面可以与第二隧道膜TI2的隧道图案部分TI2_R的下表面直接接触。储存图案部分DS2_R的内侧壁可以与通道膜CL的通道内插部分CL3的第三通道连接部分CL3_R3的外侧壁直接接触。在第二方向D2上的储存图案部分DS2_R的外侧壁与内侧壁之间的宽度可以被定义为第七宽度W7。第七宽度W7可以大于第一储存膜DS1的宽度。第七宽度W7可以大于第二储存膜DS2的储存侧壁部分DS2_S的宽度。第七宽度W7可以大于第六宽度W6。
第二阻挡膜BI2可以包括阻挡侧壁部分BI2_S和阻挡图案部分BI2_R。第二阻挡膜BI2的最下部分可以被定义为阻挡图案部分BI2_R。阻挡图案部分BI2_R可以具有环形形状。阻挡图案部分BI2_R可以是在第一方向D1和第二方向D2上延伸的水平层。阻挡图案部分BI2_R的上表面可以与第二储存膜DS2的储存图案部分DS2_R的下表面直接接触。阻挡图案部分BI2_R的内侧壁可以与通道膜CL的通道内插部分CL3的第三通道连接部分CL3_R3的外侧壁直接接触。阻挡图案部分BI2_R的下表面可以与通道膜CL的通道内插部分CL3的第一通道连接部分CL3_R1的上表面直接接触。在第二方向D2上的阻挡图案部分BI2_R的外侧壁与内侧壁之间的宽度可以被定义为第八宽度W8。第八宽度W8可以大于第一阻挡膜BI1的宽度。第八宽度W8可以大于第二阻挡膜BI2的阻挡侧壁部分BI2_S的宽度。第八宽度W8可以大于第七宽度W7。
第一存储膜ML1在第三方向D3上的长度可以与第一叠层CE1在第三方向D3上的长度基本相同。第二存储膜ML2在第三方向D3上的长度可以与第二叠层CE2在第三方向D3上的长度基本相同。第一存储膜ML1在第三方向D3上的长度与第二存储膜ML2在第三方向D3上的长度之和可以与通道膜CL在第三方向D3上的长度以及填充膜FI在第三方向D3上的长度基本相同。
图3A至图3G是描述制造根据图2A和图2B的半导体存储器件的方法的截面图。
参考图3A，第一叠层CE1可以形成在衬底上。第一叠层CE1可以包括交替层叠的绝缘膜和栅极牺牲膜。绝缘膜和栅极牺牲膜中的每一个可以通过沉积工艺交替地层叠。例如，绝缘膜可以包括氧化硅。例如，栅极牺牲膜可以包括氮化硅。
可以形成穿过第一叠层CE1的第一孔HO1。形成第一孔HO1可以包括：在第一叠层CE1上形成掩模图案(未示出)，使用所述掩模图案作为刻蚀掩模来使第一叠层CE1图案化，以及去除掩模图案。随着形成第一孔HO1，可以例如通过刻蚀来使绝缘膜和栅极牺牲膜图案化，以形成第一叠层CE1的绝缘图案IP和栅极牺牲图案SP。
可以沿着第一叠层CE1的表面形成第一初始存储膜pML1。第一初始存储膜pML1可以包括第一初始阻挡膜pBI1、第一初始储存膜pDS1和第一初始隧道膜pTI1。形成第一初始存储膜pML1可以包括：沿着第一叠层CE1的表面共形地形成第一初始阻挡膜pBI1，在第一初始阻挡膜pBI1上共形地形成第一初始储存膜pDS1，以及在第一初始储存膜pDS1上共形地形成第一初始隧道膜pTI1。第一初始存储膜pML1可以部分地填充第一孔HO1。换言之，第一初始存储膜pML1可以不完全填充第一孔HO1。
参考图3B，可以在形成有第一初始存储膜pML1的第一孔HO1中形成通道牺牲膜ME。第一孔HO1可以被通道牺牲膜ME完全填充。通道牺牲膜ME可以相对于第一初始存储膜pML1具有刻蚀选择性。通道牺牲膜ME可以包括刻蚀速度比第一初始存储膜pML1的刻蚀速度高的金属材料。例如，通道牺牲膜ME可以由相对于第一初始隧道膜pTI1具有刻蚀选择性的材料形成。例如，通道牺牲膜ME可以由刻蚀速度比第一初始隧道膜pTI1的刻蚀速度高的金属材料形成。
参考图3C，可以执行平坦化工艺以暴露第一叠层CE1的上表面CE1_T。平坦化工艺可以是化学机械抛光(CMP)工艺。通过平坦化工艺，可以去除位于比第一叠层CE1的上表面CE1_T高的水平处的第一初始存储膜pML1的一部分以及通道牺牲膜ME的一部分，并且可以暴露第一叠层CE1的上表面CE1_T。换言之，平坦化工艺去除了在第一叠层CE1上方的第一初始存储膜pML1的所有部分。
通过平坦化工艺，可以去除第一初始存储膜pML1的一部分，并且可以将保留在第一孔HO1中的第一初始存储膜pML1定义为第一存储膜ML1。换言之，可以形成第一存储膜ML1。第一存储膜ML1可以包括第一隧道膜TI1、第一储存膜DS1和第一阻挡膜BI1。
通过平坦化工艺，可以去除通道牺牲膜ME的一部分以形成通道牺牲图案MP。
参考图3D，然后可以在第一叠层CE1上形成第二叠层CE2。形成第二叠层CE2可以包括在第一叠层CE1上交替地层叠绝缘膜和栅极牺牲膜，并且形成上绝缘膜UIP。例如，上绝缘膜UIP可以包括氧化硅。
可以在上绝缘膜上形成硬掩模膜。例如，硬掩模膜HP可以包括氮化硅。
可以形成穿过第二叠层CE2和硬掩模膜的第二孔HO2。形成第二孔HO2可以包括：在硬掩模膜上形成包括有暴露一部分硬掩模膜的开口的掩模图案，使用所述掩模图案作为刻蚀掩模来使硬掩模膜和第二叠层CE2图案化，以及去除掩模图案。在形成第二孔HO2时，可以例如通过刻蚀使硬掩模膜图案化以形成硬掩模图案HP，可以例如通过刻蚀使上绝缘膜图案化以形成上绝缘图案UIP，可以例如通过刻蚀使绝缘膜和栅极牺牲膜图案化以形成绝缘图案IP和栅极牺牲图案SP。第一叠层CE1中的通道牺牲图案MP的上表面MP_T可以被第二孔HO2暴露。
可以沿着第二叠层CE2和硬掩模图案HP的表面形成第二初始存储膜pML2。第二初始存储膜pML2可以包括第二初始阻挡膜pBI2、第二初始储存膜pDS2和第二初始隧道膜pTI2。形成第二初始存储膜pML2可以包括：沿着第二叠层CE2和硬掩模图案HP的表面共形地形成第二初始阻挡膜pBI2，在第二初始阻挡膜pBI2上共形地形成第二初始储存膜pDS2，以及在第二初始储存膜pDS2上共形地形成第二初始隧道膜pTI2。第二初始存储膜pML2可以部分地填充第二孔HO2。换言之，第二初始存储膜pML2可以不完全填充第二孔HO2。第二初始存储膜pML2可以覆盖通道牺牲图案MP的上表面MP_T。
参考图3E，可以例如通过刻蚀来使第二初始存储膜pML2的位于第一叠层CE1的通道牺牲图案MP的上表面MP_T上的一部分图案化。随着第二初始存储膜pML2被图案化，通道牺牲图案MP的上表面MP_T的一部分可以再次被暴露。随着第二初始存储膜pML2被图案化，可以在第二初始阻挡膜pBI2中形成阻挡图案部分BI2_R(参考图2B)，可以在第二初始储存膜pDS2中形成储存图案部分DS2_R(参考图2B)，以及可以在第二初始隧道膜pTI2中形成隧道图案部分TI2_R(参考图2B)。
参考图3F，可以选择性地去除第一叠层CE1的通道牺牲图案MP。可以通过使用能够选择性地去除通道牺牲图案MP的刻蚀剂的湿刻蚀法来执行选择性地去除通道牺牲图案MP。随着通道牺牲图案MP被去除，第一存储膜ML1的内侧壁可以被暴露。随着通道牺牲图案MP被去除，第一孔HO1的中心部分可以再次被暴露。
参考图3G，可以形成覆盖第一存储膜ML1和第二初始存储膜pML2的通道膜CL。通道膜CL可以形成在第一存储膜ML1的内侧壁和第二初始存储膜pML2的内侧壁上。通道膜CL可以包括：在第一叠层CE1中的第一通道侧壁部分CL1(参考图2B)，在第二叠层CE2中的第二通道侧壁部分CL2(参考图2B)，以及通道内插部分CL3(参考图2B)，所述通道内插部分CL3将第一通道侧壁部分CL1和第二通道侧壁部分CL2彼此连接。
通道膜CL可以在一个步骤中被形成为其中没有任何界面的单个的、连续的元件。换言之，通道膜CL可以同时形成在第一孔HO1和第二孔HO2中。被形成为单个的、连续的元件的通道膜CL可以穿过第一叠层CE1和第二叠层CE2。
当形成了通道膜CL时，然后可以形成完全填充第一孔HO1和第二孔HO2的填充膜FI(参考图2A)。填充膜FI可以在单个步骤中被形成为其中没有任何界面的单个的、连续的元件。被形成为单个的、连续的元件的填充膜FI可以穿过第一叠层CE1和第二叠层CE2。
当形成了填充膜FI时，可以执行平坦化工艺以去除硬掩模图案HP。可以将第二初始存储膜pML2的上部、通道膜CL的上部以及填充膜FI的上部与硬掩模图案HP一起去除。随着第二初始存储膜pML2的上部被去除，可以形成第二存储膜ML2。通过平坦化工艺，可以形成包括有第一存储膜ML1、第二存储膜ML2、通道膜CL和填充膜FI的通道结构CST(参考图2A)。
当形成了通道结构CST时，可以选择性地去除栅极牺牲图案SP。随着栅极牺牲图案SP被选择性地去除，可以在绝缘图案IP与上绝缘图案UIP之间形成空的空间。可以形成填充空的空间的导电图案CP(参考图2A)。
在根据本实施例的半导体存储器件中，在第一叠层CE1的第一孔HO1中形成第一存储膜ML1之后，使用相同的工艺在第二叠层CE2的第二孔HO2中形成第二存储膜ML2，从而确保第一存储膜ML1和第二存储膜ML2的宽度和电特性是统一的。另外，在单个步骤中形成覆盖第一存储膜ML1和第二存储膜ML2两者的通道膜CL以确保通道膜CL是单个部件。同样，填充膜FI在单个步骤中被形成为整体部件。换言之，通道结构CST的上部和下部的宽度和电特性可以是统一的。
在根据本实施例的半导体存储器件中，在第一叠层CE1的第一孔HO1和第二叠层CE2的第二孔HO2中同时形成通道膜CL。因此，通道膜CL可以通过一个工艺来形成，并且可以减少时间和成本。
图4A是根据本公开的实施例的半导体存储器件的截面图。图4B是图4A的B区域的放大图。
除了下面描述的以外，根据本实施例的半导体存储器件类似于根据图2A和图2B的半导体存储器件。
参考图4A和图4B，根据本实施例的半导体存储器件的通道结构CST可以包括：第一阻挡膜BI1和第一储存膜DS1，二者沿着第一孔HO1的内侧壁顺序地形成；第二阻挡膜BI2和第二储存膜DS2，二者沿着第二孔HO2的内侧壁顺序地形成；隧道膜TI，其沿着第一储存膜DS1的内侧壁和第二储存膜DS2的内侧壁形成；隧道膜TI中的通道膜CL；以及通道膜CL中的填充膜FI。
通道膜CL可以包括第一通道侧壁部分CL1、第二通道侧壁部分CL2和通道内插部分CL3，并且通道内插部分CL3可以包括第一通道连接部分至第三通道连接部分CL3_R1、CL3_R2和CL3_R3(参考图2B)。填充膜FI可以包括下部FI1、上部FI2和填充连接部FI3。第二阻挡膜BI2可以包括阻挡侧壁部分BI2_S和阻挡图案部分BI2_R。第二储存膜DS2可以包括储存侧壁部分DS2_S和储存图案部分DS2_R。第一阻挡膜BI1和第二阻挡膜BI2可以彼此间隔开。第一储存膜DS1与第二储存膜DS2可以彼此间隔开。
隧道膜TI可以包括：第一隧道侧壁部分TI1，其沿着第一储存膜DS1的内侧壁形成；第二隧道侧壁部分TI2，其沿着第二储存膜DS2的内侧壁形成；以及隧道内插部分TI3，其连接第一隧道侧壁部分TI1和第二隧道侧壁部分TI2。
隧道内插部分TI3可以包括：第一隧道连接部分TI3_R1，其连接到第一隧道侧壁部分TI1；第二隧道连接部分TI3_R2，其连接到第二隧道侧壁部分TI2；以及第三隧道连接部分TI3_R3，其将第一隧道连接部分TI3_R1和第二隧道连接部分TI3_R2彼此连接。
在第二方向D2上的第一隧道连接部分TI3_R1的外侧壁与内侧壁之间的宽度可以被定义为第九宽度W9。在第二方向D2上的第二隧道连接部分TI3_R2的外侧壁与内侧壁之间的宽度可以被定义为第十宽度W10。在第二方向D2上的第三隧道连接部分TI3_R3的外侧壁与内侧壁之间的宽度可以被定义为第十一宽度W11。
第十宽度W10可以小于第九宽度W9。第十一宽度W11可以小于第十宽度W10。第十一宽度W11可以与第一侧壁部分TI1和第二隧道侧壁部分TI2的宽度基本相同。第九宽度W9和第十宽度W10可以大于第一隧道侧壁部分TI1和第二隧道侧壁部分TI2的宽度。
第一隧道连接部分TI3_R1的上表面可以与第二阻挡膜BI2的阻挡图案部分BI2_R的下表面直接接触。第二隧道连接部分TI3_R2的下表面可以与第二储存膜DS2的储存图案部分DS2_R的上表面直接接触。第三隧道连接部分TI3_R3的外侧壁可以与第二储存膜DS2的储存图案部分DS2_R的内侧壁以及第二阻挡膜BI2的阻挡图案部分BI2_R的内侧壁直接接触。
在根据本实施例的半导体存储器件中，隧道膜TI、通道膜CL和填充膜FI可以各自是其中没有任何界面的单个的、连续的元件。隧道膜TI、通道膜CL和填充膜FI中的每一个可以穿过第一叠层CE1和第二叠层CE2。换言之，隧道膜TI、通道膜CL和填充膜FI中的每一个可以沿着第一孔HO1的内侧壁和第二孔HO2的内侧壁形成。
图5A至图5G是示出制造根据图4A和图4B的半导体存储器件的方法的截面图。
除了以下所述之外，根据本实施例的制造半导体存储器件的方法类似于参考图3A至图3G描述的制造半导体存储器件的方法。
参考图5A，第一叠层CE1可以形成在衬底上，并且可以形成穿过第一叠层CE1的第一孔HO1。
第一初始阻挡膜pBI1和第一初始储存膜pDS1可以形成在第一叠层CE1上。形成第一初始阻挡膜pBI1和第一初始储存膜pDS1可以包括：沿着第一叠层CE1的表面共形地形成第一初始阻挡膜pBI1，以及在第一初始阻挡膜pBI1上共形地形成第一初始储存膜pDS1。
参考图5B，通道牺牲膜ME可以形成在其中形成有第一初始阻挡膜pBI1和第一初始储存膜pDS1的第一孔HO1中。第一孔HO1可以被通道牺牲膜ME完全填充。
参考5C，可以执行平坦化工艺以暴露第一叠层CE1的上表面CE1_T。通过平坦化工艺，位于比第一叠层CE1的上表面CE1_T高的水平处的第一初始阻挡膜pBI1的一部分、第一初始储存膜pDS1的一部分以及通道牺牲膜ME的一部分可以被去除，并且可以暴露第一叠层CE1的上表面CE1_T。
通过平坦化工艺，可以去除第一初始阻挡膜pBI1的一部分，并且保留在第一孔HO1中的第一初始阻挡膜pBI1可以被定义为第一阻挡膜BI1。换言之，可以形成第一阻挡膜BI1。通过平坦化工艺，可以去除第一初始储存膜pDS1的一部分，并且保留在第一孔HO1中的第一初始储存膜pDS1可以被定义为第一储存膜DS1。换言之，可以形成第一储存膜DS1。
通过平坦化工艺，可以去除通道牺牲膜ME的一部分以形成通道牺牲图案MP。
参考图5D，可以在第一叠层CE1上形成其中形成有第二孔HO2的第二叠层CE2和硬掩模图案HP。例如，在第一叠层CE1上形成第二叠层CE2之后，可以在第二叠层CE2上形成其中形成有暴露第二叠层CE2的上表面的一部分的开口的硬掩模图案HP。随后，可以刻蚀通过硬掩模图案HP的开口所暴露的第二叠层CE2以形成第二孔HO2。可以执行用于形成第二孔HO2的刻蚀工艺，直到暴露第一叠层CE1中的通道牺牲图案MP为止。
当形成了第二孔HO2时，可以沿着第二叠层CE2和硬掩模图案HP的表面顺序地形成第二初始阻挡膜pBI2和第二初始储存膜pDS2。
参考图5E，可以例如通过刻蚀来使位于通道牺牲图案MP的上表面MP_T上的第二初始阻挡膜pBI2的一部分和第二初始储存膜pDS2的一部分图案化。因此，可以再次暴露通道牺牲图案MP的上表面MP_T。
参考图5F，可以选择性地去除通道牺牲图案MP(例如，通过刻蚀)以再次开放第一孔HO1的一部分。
参考图5G，可以形成覆盖第一储存膜DS1和第二初始储存膜pDS2的隧道膜TI。隧道膜TI可以共形地形成在第一储存膜DS1和第二初始储存膜pDS2上。
隧道膜TI可以通过一个工艺被形成为其中没有任何界面的单个的、连续的元件。被形成为单个的、连续的元件的隧道膜TI可以穿过第一叠层CE1和第二叠层CE2。
通道膜CL可以沿着隧道膜TI的表面形成。通道膜CL可以共形地形成在隧道膜TI上。通道膜CL可以通过一个工艺被形成为其中没有任何界面的单个的、连续的元件。被形成为单个的、连续的元件的通道膜CL可以穿过第一叠层CE1和第二叠层CE2。
当形成了通道膜CL时，可以形成完全填充第一孔HO1和第二孔HO2的填充膜FI(参考图4A)。填充膜FI可以通过一个工艺被形成为其中没有任何界面的单个的、连续的元件。被形成为单个的、连续的元件的填充膜FI可以穿过第一叠层CE1和第二叠层CE2。
当形成填充膜FI时，可以执行平坦化工艺以形成通道结构CST(参考图4A)。每个通道结构CST可以包括第一阻挡膜BI1和第二阻挡膜BI2、第一储存膜DS1和第二储存膜DS2、隧道膜TI、通道膜CL和填充膜FI。
当形成通道结构CST时，可以去除栅极牺牲图案SP，并且可以形成导电图案CP(参考图4A)。
图6A是根据本公开的实施例的半导体存储器件的截面图。图6B是图6A中的C区域的放大图。
除了下面描述的以外，根据本实施例的半导体存储器件可以类似于根据图2A和图2B的半导体存储器件。参考图6A和图6B，根据本实施例的存储器件的第二隧道膜TI2的宽度在第二方向D2上可以是恒定的。换言之，根据本实施例的存储器件的第二隧道膜TI2可以不包括根据图2A和图2B的存储器件的第二隧道膜TI2的隧道图案部分TI2_R。
通道膜CL可以包括：第一通道侧壁部分CL1，其沿着第一存储膜ML1的内侧壁形成；第二通道侧壁部分CL2，其沿着第二存储膜ML2的内侧壁形成；以及通道边界部分CL_B，其将第一通道侧壁部分CL1和第二通道侧壁部分CL2彼此连接。
第二通道侧壁部分CL2的外侧壁可以与第二储存膜DS2的储存图案部分DS2_R的内侧壁、第二阻挡膜BI2的阻挡图案部分BI2_R的内侧壁以及第二隧道膜TI2的内侧壁直接接触。
通道边界部分CL_B可以具有环形形状。通道边界部分CL_B的上表面可以位于与第一叠层CE1和第二叠层CE2的边界相同的水平处。通道边界部分CL_B的上表面可以与第二阻挡膜BI2的阻挡图案部分BI2_R的下表面直接接触。通道边界部分CL_B的外侧壁可以与第一隧道膜TI1的内侧壁直接接触。
填充膜FI可以包括穿过第一叠层CE1的下部FI1以及穿过第二叠层CE2的上部FI2。下部FI1和上部FI2可以彼此直接连接。填充膜FI的下部FI1与上部FI2之间的边界可以位于与通道边界部分CL_B的下表面相同的水平处。
图7是根据本公开的实施例的半导体存储器件的截面图。
除了下面描述的以外，根据本实施例的半导体存储器件类似于参考图2A和图2B描述的半导体存储器件。
参考图7，根据本实施例的半导体存储器件可以包括沿第三方向D3顺序地层叠的第一叠层至第四叠层CE1、CE2、CE3和CE4。第四叠层CE4可以包括上绝缘图案UIP。
通道结构CST可以包括：第一叠层CE1中的第一存储膜ML1，第二叠层CE2中的第二存储膜ML2，第三叠层CE3中的第三存储膜ML3以及第四叠层CE4中的第四存储膜ML4。第一存储膜至第四存储膜ML1、ML2、ML3和ML4可以彼此分离，并且可以分别形成在第一叠层至第四叠层CE1、CE2、CE3和CE4中。
第一存储膜ML1可以包括第一阻挡膜BI1、第一储存膜DS1和第一隧道膜TI1，第二存储膜ML2可以包括第二阻挡膜BI2、第二储存膜DS2和第二隧道膜TI2，第三存储膜ML3可以包括第三阻挡膜BI3、第三储存膜DS3和第三隧道膜TI3，以及第四存储膜ML4可以包括第四阻挡膜BI4、第四储存膜DS4和第四隧道膜TI4。
第一阻挡膜至第四阻挡膜BI1、BI2、BI3和BI4中的每一个可以包括阻挡图案部分，第一储存膜至第四储存膜DS1、DS2、DS3和DS4中的每一个可以包括储存图案部分，并且第一隧道膜至第四隧道膜TI1、TI2、TI3和TI4可以包括隧道图案部分。
通道结构CST可以包括穿过第一至第四叠层CE1、CE2、CE3和CE4的单个的、连续的通道膜CL。通道膜CL可以包括将通道侧壁部分彼此连接的通道内插部分。每个通道内插部分可以包括宽度大于通道侧壁部分的宽度的部分。
通道结构CST可以包括穿过第一叠层至第四叠层CE1、CE2、CE3和CE4的一体化结构的填充膜FI。
将描述根据本实施例的制造半导体存储器件的方法。可以形成第一叠层CE1、第一孔HO1和第一存储膜ML1，可以形成第二叠层CE2、第二孔HO2和第二存储膜ML2，可以形成第三叠层CE3、第三孔HO3和第三存储膜ML3，并且可以形成第四叠层CE4、第四孔HO4、第四存储膜ML4，然后可以形成通道膜CL和填充膜FI。因此，通道膜CL和填充膜FI可以各自形成为穿过第一叠层至第四叠层CE1、CE2、CE3和CE4的单个的、连续的元件。
图8是根据本公开的实施例的半导体存储器件的截面图。
除了下面所描述的以外，根据本实施例的半导体存储器件类似于根据图7的半导体存储器件。
根据本实施例的半导体存储器件的通道结构CST可以包括穿过第一叠层CE1和第二叠层CE2的第一存储膜ML1，以及穿过第三叠层CE3和第四叠层CE4的第二存储膜ML2。
第一存储膜ML1可以包括位于第一叠层CE1与第二叠层CE2之间的边界处的第一存储膜连接部分ML1_R。在第二方向D2上的第一存储膜连接部分ML1_R的外侧壁与内侧壁之间的宽度可以大于第一存储膜ML1的宽度。第二存储膜ML2可以包括位于第三叠层CE3与第四叠层CE4之间的边界处的第二存储膜连接部分ML2_R。在第二方向D2上的第二存储膜连接部分ML2_R的外侧壁与内侧壁之间的宽度可以大于第二存储膜ML2的宽度。
通道膜CL可以包括：与第一存储膜连接部分ML1_R相邻的第一通道连接部分，与第二存储膜连接部分ML2_R相邻的第二通道连接部分，以及通道内插部分，所述通道内插部分位于第一存储膜ML1与第二存储膜ML2之间的边界处。
将描述制造根据本实施例的半导体存储器件的方法。可以形成第一叠层CE1和第一孔HO1，可以形成第二叠层CE2和第二孔HO2，然后可以形成第一存储膜ML1。
可以形成第三叠层CE3和第三孔HO3，可以形成第四叠层CE4和第四孔HO4，然后可以形成第二存储膜ML2。
随后，可以形成穿过第一叠层至第四叠层CE1、CE2、CE3和CE4的通道膜CL和填充膜FI。
图9是根据本公开的实施例的半导体存储器件的截面图。
除下面所描述的以外，根据本实施例的半导体存储器件类似于根据图7的半导体存储器件。
参考图9，根据本实施例的半导体存储器件的通道结构CST可以包括：第一叠层CE1中的第一阻挡膜BI1，第二叠层CE2中的第二阻挡膜BI2，第三叠层CE3中的第三阻挡膜BI3以及第四叠层CE4中的第四阻挡膜BI4。第一阻挡膜至第四阻挡膜BI1、BI2、BI3和BI4中的每一个可以包括阻挡图案部分。
通道结构CST可以具有穿过第一叠层CE1和第二叠层CE2的第一储存膜DS1以及穿过第三叠层CE3和第四叠层CE4的第二储存膜DS2。第一储存膜DS1和第二储存膜DS2中的每一个可以包括储存侧壁以及将储存侧壁彼此连接的储存内插部分。所述储存内插部分可以包括宽度大于所述储存侧壁部分的宽度的部分。
通道结构CST可以包括隧道膜TI，该隧道膜TI被形成为穿过第一叠层至第四叠层CE1、CE2、CE3和CE4的单个的、连续的元件。隧道膜TI可以包括将隧道侧壁部分彼此连接的隧道内插部分。每个隧道内插部分可以包括宽度大于隧道侧壁部分的宽度的部分。
将描述根据本公开的实施例的制造半导体存储器件的方法。可以形成第一叠层CE1、第一孔HO1和第一阻挡膜BI1，可以形成第二叠层CE2、第二孔HO2和第二阻挡膜BI2，然后可以形成第一储存膜DS1。
可以形成第三叠层CE3、第三孔HO3和第三阻挡膜BI3，可以形成第四叠层CE4、第四孔HO4和第四阻挡膜BI4，然后可以形成第二储存膜DS2。
随后，可以形成穿过第一叠层至第四叠层CE1、CE2、CE3和CE4的隧道膜TI、通道膜CL和填充膜FI。
图10是示出根据本公开的实施例的存储***的配置的框图。
参考图10，根据本公开的实施例的存储***1100包括存储器件1120和存储器控制器1110。
存储器件1120可以包括参考图1、图2A和图2B、图4A和图4B、图6A和图6B、图7、图8或图9描述的结构。存储器件1120可以是由多个闪存芯片配置的多芯片封装体。
存储器控制器1110被配置为控制存储器件1120，并且可以包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、错误校正码电路(ECC)电路1114和存储器接口1115。SRAM 1111用作CPU 1112的工作存储器，CPU 1112执行针对存储器控制器1110的数据交换的所有控制操作，并且主机接口1113包括与存储***1100连接的主机的数据交换协议。此外，ECC电路1114检测并校正从存储器件1120读取的数据中包括的错误，以及存储器接口1115执行与存储器件1120的交互。此外，存储器控制器1110还可以包括只读存储器(ROM)，该只读存储器储存用于与主机交互的代码数据。
上述存储***1100可以是组合了存储器件1120和存储器控制器1110的存储卡或固态盘(SSD)。例如，当存储***1100是SSD时，存储器控制器1110可以通过如下各种接口协议中的至少一种与外部(例如，主机)进行通信：通用串行总线(USB)、多媒体卡(MMC)、***组件互连快速(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)以及集成驱动电子设备(IDE)。
图11是示出根据本公开的实施例的计算***的配置的框图。
参考图11，根据本公开的实施例的计算***1200可以包括CPU 1220、随机存取存储器(RAM)1230、用户界面1240、调制解调器1250和存储***1210，它们电连接到***总线1260。另外，当计算***1200是移动设备时，还可以包括用于向计算***1200供应工作电压的电池，并且还可以包括应用芯片组、相机图像处理器(CIS)和移动DRAM等。
如参考图10所述，存储***1210可以由存储器件1212和存储器控制器1211构成。存储器件1212可以包括参考图1、图2A和图2B、图4A和图4B、图6A和图6B、图7、图8或图9描述的结构。
尽管已经参考特定实施例描述了本发明，但是在阅读本公开之后，在不脱离所附权利要求所限定的本发明的范围和精神的情况下，可以根据本发明的技术领域的技术人员容易想到的其他实施例或其变型来实施本发明。

Claims (20)

1.一种半导体存储器件，包括：
第一叠层，其包括第一孔；
第二叠层，其设置在所述第一叠层上并且包括与所述第一孔连接的第二孔；
第一存储膜，其沿所述第一孔的内侧壁形成；
第二存储膜，其沿所述第二孔的内侧壁形成；以及
通道膜，其沿着所述第一存储膜的内侧壁和所述第二存储膜的内侧壁形成，
其中，所述通道膜是单个的、连续的元件。
2.根据权利要求1所述的半导体存储器件，其中，所述通道膜包括：
第一通道侧壁部分，其沿着所述第一存储膜的所述内侧壁形成；
第二通道侧壁部分，其沿着所述第二存储膜的所述内侧壁形成；以及
通道内插部分，其将所述第一通道侧壁部分和所述第二通道侧壁部分彼此连接。
3.根据权利要求2所述的半导体存储器件，其中，所述通道内插部分包括：第一通道连接部分，其连接到所述第二通道侧壁部分；以及
在所述第一通道连接部分的外侧壁与内侧壁之间的宽度大于所述第一通道侧壁部分的宽度和所述第二通道侧壁部分的宽度中的每个。
4.根据权利要求3所述的半导体存储器件，其中，所述通道内插部分还包括：第二通道连接部分，其连接到所述第一通道侧壁部分；以及
在所述第二通道连接部分的外侧壁与内侧壁之间的宽度大于所述第一通道侧壁部分的宽度和所述第二通道侧壁部分的宽度中的每个。
5.根据权利要求4所述的半导体存储器件，其中，所述通道内插部分还包括：第三通道连接部分，其连接所述第一通道连接部分和所述第二通道连接部分；以及
在所述第三通道连接部分的外侧壁与内侧壁之间的宽度与所述第一通道侧壁部分和所述第二通道侧壁部分中的每个的宽度相同。
6.根据权利要求1所述的半导体存储器件，还包括：
填充膜，其形成在所述通道膜中，
其中，所述填充膜是单个的、连续的元件。
7.根据权利要求6所述的半导体存储器件，其中，所述填充膜包括：
下部，其形成在所述第一孔中；
上部，其形成在所述第二孔中；以及
填充连接部，其连接所述下部和所述上部，
其中，所述填充连接部的最大宽度小于所述上部的最小宽度。
8.根据权利要求1所述的半导体存储器件，其中，所述第二存储膜包括：
包围所述通道膜的隧道膜；
包围所述隧道膜的储存膜；以及
包围所述储存膜的阻挡膜。
9.根据权利要求8所述的半导体存储器件，其中，所述隧道膜包括隧道侧壁部分和隧道图案部分，以及
在所述隧道图案部分的外侧壁与内侧壁之间的宽度大于所述隧道侧壁部分的宽度。
10.根据权利要求8所述的半导体存储器件，其中，所述储存膜包括储存侧壁部分和储存图案部分，以及
在所述储存图案部分的外侧壁与内侧壁之间的宽度大于所述储存侧壁部分的宽度。
11.一种半导体存储器件，包括：
第一叠层；
第二叠层，其设置在所述第一叠层上；
第一孔，其在垂直方向上穿过所述第一叠层；
第一阻挡膜和第一储存膜，二者沿着所述第一孔的内侧壁顺序地形成；
第二孔，其在所述垂直方向上穿过所述第二叠层；
第二阻挡膜和第二储存膜，二者沿着所述第二孔的内侧壁顺序地形成；
隧道膜，其沿着所述第一储存膜的内侧壁和所述第二储存膜的内侧壁形成；以及
通道膜，其形成在所述隧道膜中。
12.根据权利要求11所述的半导体存储器件，其中，所述第一阻挡膜与所述第二阻挡膜彼此间隔开。
13.根据权利要求11所述的半导体存储器件，其中，所述第一储存膜与所述第二储存膜彼此间隔开。
14.根据权利要求11所述的半导体存储器件，其中，所述隧道膜包括：
第一隧道侧壁部分，其沿着所述第一储存膜的所述内侧壁形成；
第二隧道侧壁部分，其沿着所述第二储存膜的所述内侧壁形成；以及
隧道内插部分，其将所述第一隧道侧壁部分和所述第二隧道侧壁部分彼此连接。
15.根据权利要求14所述的半导体存储器件，其中，所述隧道内插部分包括：第一隧道连接部分，其连接到所述第二隧道侧壁部分；以及
在所述第一隧道连接部分的外侧表面与内侧表面之间的宽度大于所述第一隧道侧壁部分和所述第二隧道侧壁部分中的每个的宽度。
16.一种制造半导体存储器件的方法，所述方法包括：
形成包括第一孔的第一叠层；
在所述第一孔中形成第一存储膜和通道牺牲图案；
在所述第一叠层上形成包括第二孔的第二叠层；
沿着所述第二孔的内侧壁形成第一初始存储膜；
去除通过所述第二孔暴露的所述通道牺牲图案；以及
在从其中去除了所述通道牺牲图案的所述第一孔中和第二孔中形成通道膜。
17.根据权利要求16所述的方法，其中，形成所述第一存储膜和所述通道牺牲图案的步骤包括：
沿着所述第一叠层的表面形成第二初始存储膜；
在形成有所述第二初始存储膜的所述第一孔中填充通道牺牲膜；以及
通过执行平坦化工艺以暴露所述第一叠层的上表面来形成所述第一存储膜和所述通道牺牲图案。
18.根据权利要求17所述的方法，其中，所述通道牺牲膜相对于所述第二初始存储膜具有刻蚀选择性。
19.根据权利要求18所述的方法，其中，所述通道牺牲膜包括金属材料，所述金属材料的刻蚀速度高于所述第二初始存储膜的刻蚀速度。
20.根据权利要求16所述的方法，其中，所述通道膜同时形成在所述第一孔和所述第二孔中。
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