KR102164797B1 - 오목한 구조를 갖는 반도체 소자 형성 방법 및 관련된 소자 - Google Patents
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Abstract
콘케이브(concave) 캐패시터를 갖는 반도체 소자 형성 방법 및 관련된 소자에 관한 것이다. 기판 상에 제1 몰딩 막이 형성된다. 상기 제1 몰딩 막을 관통하는 제1 홀이 형성된다. 상기 제1 몰딩 막 상에 제2 몰딩 막이 형성된다. 상기 제1 홀은 상기 제1 몰딩 막 내에 보존된다. 상기 제2 몰딩 막을 관통하며 상기 제1 홀에 연통된 제2 홀이 형성된다. 상기 제1 홀 및 상기 제2 홀 내에 제1 전극이 형성된다.
Description
본 발명은 콘케이브(concave) 캐패시터를 갖는 반도체 소자 형성 방법 및 관련된 소자에 관한 것이다.
제한된 평면적 내에서 캐패시터의 정전용량을 증가시키기 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는, 제한된 평면적 내에서 캐패시터의 정전용량을 극대화할 수 있는 반도체 소자의 형성 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 제한된 평면적 내에서 캐패시터의 정전용량을 극대화할 수 있는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자의 형성 방법을 제공한다. 이 방법은 기판 상에 제1 몰딩 막을 형성하는 것을 포함한다. 상기 제1 몰딩 막을 관통하는 제1 홀을 형성한다. 상기 제1 몰딩 막 상에 제2 몰딩 막을 형성한다. 상기 제1 홀은 상기 제1 몰딩 막 내에 보존된다. 상기 제2 몰딩 막을 관통하며 상기 제1 홀에 연통된 제2 홀을 형성한다. 상기 제1 홀 및 상기 제2 홀 내에 제1 전극을 형성한다.
상기 제2 몰딩 막을 형성한 후, 상기 제1 홀 내에 상기 제1 몰딩 막의 측면이 노출될 수 있다.
상기 제1 홀의 측벽 및 상기 제2 홀의 측벽 간의 접촉 각도는 둔각일 수 있다.
상기 제2 홀의 서로 마주보는 좌 측벽 및 우 측벽은 서로 다른 프로 파일을 보일 수 있다.
상기 제1 홀은 서로 마주보는 제1 우 측벽 및 제1 좌 측벽을 포함할 수 있다. 상기 제2 홀은 서로 마주보는 제2 우 측벽 및 제2 좌 측벽을 포함할 수 있다. 상기 제1 우 측벽 및 상기 제2 우 측벽이 만나는 지점에 제1 점, 상기 제1 좌 측벽 및 상기 제2 좌 측벽이 만나는 지점에 제2 점이 정의될 수 있다. 상기 제1 점보다 높은 레벨에 형성된 변곡점이며, 상기 제2 우 측벽 상에 위치하는 제3 점이 정의될 수 있다. 상기 제2 점보다 높은 레벨에 형성된 변곡점이고, 상기 제2 좌 측벽 상에 위치하는 제4 점이 정의될 수 있다. 상기 제1 우 측벽의 중심을 지나는 접선에 평행하고, 상기 제1 점을 지나는 제1 직선이 정의될 수 있다. 상기 제1 좌 측벽의 중심을 지나는 접선에 평행하고, 상기 제2 점을 지나는 제2 직선이 정의될 수 있다. 상기 제1 점 및 상기 제3 점을 지나는 제3 직선이 정의될 수 있다. 상기 제2 점 및 상기 제4 점을 지나는 제4 직선이 정의될 수 있다. 상기 제2 우 측벽의 중심을 지나는 접선에 평행한 제5 직선이 정의될 수 있다. 상기 제2 좌 측벽의 중심을 지나는 접선에 평행한 제6 직선이 정의될 수 있다. 상기 제1 직선 및 상기 제3 직선 사이의 제1 교각, 상기 제2 직선 및 상기 제4 직선 사이의 제2 교각, 상기 제3 직선 및 상기 제5 직선 사이의 제3 교각, 및 상기 제4 직선 및 상기 제6 직선 사이의 제4 교각이 정의될 수 있다. 상기 제1 교각, 상기 제2 교각, 상기 제3 교각, 및 상기 제4 교각의 각각은 둔각일 수 있다.
상기 제1 교각은 상기 제2 교각과 다르고, 상기 제3 교각은 상기 제4 교각과 다를 수 있다.
상기 제4 점은 상기 제3 점보다 높은 레벨에 형성될 수 있다.
상기 제2 몰딩 막은 상기 제1 몰딩 막보다 빠른 식각 속도를 갖는 물질을 포함할 수 있다.
상기 제2 몰딩 막을 형성하는 것은 상기 제1 몰딩 막 상에 하부 몰딩 막을 형성하는 것을 포함할 수 있다. 상기 하부 몰딩 막 상에 상부 몰딩 막을 형성할 수 있다. 상기 하부 몰딩 막은 상기 상부 몰딩 막보다 빠른 식각 속도를 가질 수 있다.
상기 하부 몰딩 막은 상기 제1 몰딩 막보다 빠른 식각 속도를 가질 수 있다.
상기 제2 몰딩 막을 형성하는 것은 상기 하부 몰딩 막 및 상기 상부 몰딩 막 사이에 중간 몰딩 막을 형성하는 것을 포함할 수 있다. 상기 중간 몰딩 막은 상기 상부 몰딩 막보다 빠른 식각 속도를 가질 수 있다.
상기 제2 몰딩 막을 형성하는 것은 상기 하부 몰딩 막 및 상기 상부 몰딩 막 사이에 중간 몰딩 막을 형성하는 것을 포함할 수 있다. 상기 중간 몰딩 막은 상기 하부 몰딩 막보다 빠른 식각 속도를 가질 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 반도체 소자의 형성 방법을 제공한다. 이 방법은 기판 상에 제1 몰딩 막을 형성하는 것을 포함한다. 상기 제1 몰딩 막을 관통하는 제1 홀을 형성한다. 상기 제1 몰딩 막 상에 제2 몰딩 막을 형성한다. 상기 제1 홀은 상기 제1 몰딩 막 내에 보존된다. 상기 제2 몰딩 막은 상기 제1 몰딩 막보다 빠른 식각 속도를 갖는 물질을 포함한다. 상기 제2 몰딩 막을 관통하며 상기 제1 홀에 연통된 제2 홀을 형성한다. 상기 제1 홀 및 상기 제2 홀 내에 제1 전극을 형성한다. 상기 제1 전극 상에 유전 막을 형성한다. 상기 유전 막 상에 상기 제1 홀 및 상기 제2 홀의 내부를 채우고 상기 제2 몰딩 막의 상부를 덮는 제2 전극을 형성한다. 상기 제1 전극의 상단은 상기 제2 몰딩 막의 상단 보다 낮은 레벨에 형성된다. 상기 제1 전극은 상기 제1 몰딩 막 및 상기 제2 몰딩 막에 직접적으로 접촉된다. 상기 유전 막은 상기 제2 몰딩 막 상을 덮는다. 상기 유전 막은 상기 제2 몰딩 막에 직접적으로 접촉된다.
이에 더하여, 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 이 소자는 기판 상의 제1 몰딩 막을 포함한다. 상기 제1 몰딩 막을 관통하는 제1 홀이 형성된다. 상기 제1 몰딩 막 상에 제2 몰딩 막이 형성된다. 상기 제2 몰딩 막을 관통하며 상기 제1 홀에 연통된 제2 홀이 형성된다. 상기 제1 홀 및 상기 제2 홀 내에 제1 전극이 형성된다. 상기 제2 홀의 서로 마주보는 좌 측벽 및 우 측벽은 서로 다른 프로 파일을 갖는다.
상기 제1 홀의 측벽 및 상기 제2 홀의 측벽 간의 접촉 각도는 둔각일 수 있다.
상기 제1 홀은 서로 마주보는 제1 우 측벽 및 제1 좌 측벽을 포함할 수 있다. 상기 제2 홀은 서로 마주보는 제2 우 측벽 및 제2 좌 측벽을 포함할 수 있다. 상기 제1 우 측벽 및 상기 제2 우 측벽이 만나는 지점에 제1 점이 정의될 수 있다. 상기 제1 좌 측벽 및 상기 제2 좌 측벽이 만나는 지점에 제2 점이 정의될 수 있다. 상기 제1 점보다 높은 레벨에 형성된 변곡점이며, 상기 제2 우 측벽 상에 위치하는 제3 점이 정의될 수 있다. 상기 제2 점보다 높은 레벨에 형성된 변곡점이고, 상기 제2 좌 측벽 상에 위치하는 제4 점이 정의될 수 있다. 상기 제1 우 측벽의 중심을 지나는 접선에 평행하고, 상기 제1 점을 지나는 제1 직선이 정의될 수 있다. 상기 제1 좌 측벽의 중심을 지나는 접선에 평행하고, 상기 제2 점을 지나는 제2 직선이 정의될 수 있다. 상기 제1 점 및 상기 제3 점을 지나는 제3 직선이 정의될 수 있다. 상기 제2 점 및 상기 제4 점을 지나는 제4 직선이 정의될 수 있다. 상기 제2 우 측벽의 중심을 지나는 접선에 평행한 제5 직선이 정의될 수 있다. 상기 제2 좌 측벽의 중심을 지나는 접선에 평행한 제6 직선이 정의될 수 있다. 상기 제1 직선 및 상기 제3 직선 사이의 제1 교각이 정의될 수 있다. 상기 제2 직선 및 상기 제4 직선 사이의 제2 교각이 정의될 수 있다. 상기 제3 직선 및 상기 제5 직선 사이의 제3 교각이 정의될 수 있다. 상기 제4 직선 및 상기 제6 직선 사이의 제4 교각이 정의될 수 있다. 상기 제1 교각, 상기 제2 교각, 상기 제3 교각, 및 상기 제4 교각의 각각은 둔각일 수 있다.
상기 제1 교각은 상기 제2 교각과 다르고, 상기 제3 교각은 상기 제4 교각과 다를 수 있다.
상기 제4 점은 상기 제3 점보다 높은 레벨에 형성될 수 있다.
상기 제2 몰딩 막은 상기 제1 몰딩 막보다 빠른 식각 속도를 갖는 물질을 포함할 수 있다.
상기 제2 몰딩 막은 상기 제1 몰딩 막 상의 하부 몰딩 막 및 상기 하부 몰딩 막 상의 상부 몰딩 막을 포함할 수 있다. 상기 하부 몰딩 막은 상기 상부 몰딩 막보다 빠른 식각 속도를 가질 수 있다.
상기 하부 몰딩 막은 상기 제1 몰딩 막보다 빠른 식각 속도를 가질 수 있다.
상기 제2 몰딩 막은 상기 하부 몰딩 막 및 상기 상부 몰딩 막 사이의 중간 몰딩 막을 포함할 수 있다. 상기 중간 몰딩 막은 상기 상부 몰딩 막보다 빠른 식각 속도를 가질 수 있다.
상기 중간 몰딩 막은 상기 하부 몰딩 막보다 빠른 식각 속도를 가질 수 있다.
나아가서, 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 이 소자는 기판 상의 제1 몰딩 막을 포함한다. 상기 제1 몰딩 막을 관통하는 제1 홀이 형성된다. 상기 제1 몰딩 막 상에 상기 제1 몰딩 막보다 빠른 식각 속도를 갖는 제2 몰딩 막이 형성된다. 상기 제2 몰딩 막을 관통하며 상기 제1 홀에 연통된 제2 홀이 형성된다. 상기 제1 홀 및 상기 제2 홀 내에 제1 전극이 형성된다. 상기 제1 전극 상의 유전 막이 형성된다. 상기 유전 막 상에 제2 전극이 형성된다. 상기 제2 홀의 서로 마주보는 좌 측벽 및 우 측벽은 서로 다른 프로 파일을 갖는다. 상기 제1 전극의 상단은 상기 제2 몰딩 막의 상단 보다 낮은 레벨에 형성된다. 상기 제1 전극은 상기 제1 몰딩 막 및 상기 제2 몰딩 막에 직접적으로 접촉된다. 상기 제2 전극은 상기 제2 몰딩 막의 상단을 덮고 상기 제1 홀 및 상기 제2 홀의 내부에 연장된다. 상기 유전 막은 상기 제2 몰딩 막 상을 덮고, 상기 유전 막은 상기 제2 몰딩 막에 직접적으로 접촉된다.
상기 제1 홀의 측벽 및 상기 제2 홀의 측벽 간의 접촉 각도는 둔각일 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 하부 홀을 갖는 하부 몰딩 막 상에 상부 몰딩 막이 형성된다. 상기 상부 몰딩 막을 형성한 후, 상기 하부 몰딩 막 내에 상기 하부 홀이 보존된다. 상기 하부 홀 내에 상기 하부 몰딩 막의 측면이 노출될 수 있다. 상기 상부 몰딩 막을 관통하여 상기 하부 홀에 연통된 상부 홀이 형성된다. 상기 상부 홀 및 상기 하부 홀의 접촉 영역은 완만한 경사를 보인다. 상기 상부 홀 및 상기 하부 홀 내에 하부 전극, 유전 막, 및 상부 전극이 형성된다. 상기 하부 전극 및 상기 유전 막은 상기 상부 홀 및 상기 하부 홀의 측벽을 치밀하게 덮을 수 있다. 상기 상부 홀 및 상기 하부 홀은 캐패시터 홀을 구성할 수 있다. 패터닝 공정의 한계를 극복하고 상기 캐패시터 홀의 종횡 비를 극대화할 수 있는 반도체 소자의 형성 방법이 제공될 수 있다. 제한된 평면적 내에서 캐패시터의 정전용량을 극대화할 수 있는 반도체 소자를 구현할 수 있다.
도 1 내지 도 5, 도 10, 도 11, 및 도 14 내지 도 16 은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 이다.
도 6 내지 도 9는 도 5의 일부분을 상세히 보여주는 확대도들 이며, 도 12 및 도 13은 도 11의 일부분을 상세히 보여주는 확대도들 이다.
도 17 내지 도 20은 도 16의 일부분을 상세히 보여주는 확대도들 이다.
도 21 및 도 23은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 이다.
도 22는 도 21의 일부분을 상세히 보여주는 확대도 이다.
도 24는 도 23의 일부분을 상세히 보여주는 확대도 이다.
도 25, 도 26, 및 도 28은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 이다.
도 27은 도 26의 일부분을 상세히 보여주는 확대도 이다.
도 29는 도 28의 일부분을 상세히 보여주는 확대도 이다.
도 30, 도 31, 및 도 33은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 이다.
도 32는 도 31의 일부분을 상세히 보여주는 확대도 이다.
도 34는 도 33의 일부분을 상세히 보여주는 확대도 이다.
도 35 및 도 37은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 이다.
도 36은 도 35의 일부분을 상세히 보여주는 확대도 이다.
도 38은 도 37의 일부분을 상세히 보여주는 확대도 이다.
도 39 및 도 40은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 이다.
도 41은 본 발명 기술적 사상의 실시 예들에 따른 반도체 모듈을 설명하기 위한 레이아웃이다.
도 42는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 사시도이고, 도 43은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 시스템 블록도이다.
도 44 및 도 45는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 사시도 이다.
도 46은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 시스템 블록도 이다.
도 6 내지 도 9는 도 5의 일부분을 상세히 보여주는 확대도들 이며, 도 12 및 도 13은 도 11의 일부분을 상세히 보여주는 확대도들 이다.
도 17 내지 도 20은 도 16의 일부분을 상세히 보여주는 확대도들 이다.
도 21 및 도 23은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 이다.
도 22는 도 21의 일부분을 상세히 보여주는 확대도 이다.
도 24는 도 23의 일부분을 상세히 보여주는 확대도 이다.
도 25, 도 26, 및 도 28은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 이다.
도 27은 도 26의 일부분을 상세히 보여주는 확대도 이다.
도 29는 도 28의 일부분을 상세히 보여주는 확대도 이다.
도 30, 도 31, 및 도 33은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 이다.
도 32는 도 31의 일부분을 상세히 보여주는 확대도 이다.
도 34는 도 33의 일부분을 상세히 보여주는 확대도 이다.
도 35 및 도 37은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 이다.
도 36은 도 35의 일부분을 상세히 보여주는 확대도 이다.
도 38은 도 37의 일부분을 상세히 보여주는 확대도 이다.
도 39 및 도 40은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 이다.
도 41은 본 발명 기술적 사상의 실시 예들에 따른 반도체 모듈을 설명하기 위한 레이아웃이다.
도 42는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 사시도이고, 도 43은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 시스템 블록도이다.
도 44 및 도 45는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 사시도 이다.
도 46은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 시스템 블록도 이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시 예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
본 명세서에서 '가깝다(near)'라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1 내지 도 5, 도 10, 도 11, 및 도 14 내지 도 16 은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 이다. 도 6 내지 도 9는 도 5의 일부분을 상세히 보여주는 확대도들 이며, 도 12 및 도 13은 도 11의 일부분을 상세히 보여주는 확대도들 이고, 도 17 내지 도 20은 도 16의 일부분을 상세히 보여주는 확대도들 이다.
도 1을 참조하면, 기판(21) 상에 활성 영역(22)을 한정하는 소자 분리 막(23)이 형성될 수 있다. 상기 활성 영역(22)을 가로지르는 게이트 트렌치들(25)이 형성될 수 있다. 상기 게이트 트렌치들(25) 내에 게이트 구조체들(29)이 형성될 수 있다. 상기 게이트 구조체들(29)의 각각은 게이트 유전막(26), 게이트 전극(27), 및 게이트 캐핑 패턴(28)을 포함할 수 있다. 상기 게이트 구조체들(29)에 인접한 상기 활성 영역(22) 내에 제1 및 제2 소스/드레인 영역들(31, 32)이 형성될 수 있다.
상기 게이트 구조체들(29) 및 상기 제1 및 제2 소스/드레인 영역들(31, 32) 상에 층간 절연 막(33)이 형성될 수 있다. 상기 층간 절연 막(33) 내에 비트 플러그(35) 및 비트 라인(36)이 형성될 수 있다. 상기 층간 절연 막(33)을 관통하여 상기 제1 소스/드레인 영역들(31)에 접속된 매립 콘택 플러그들(37)이 형성될 수 있다. 상기 매립 콘택 플러그들(37) 상에 랜딩 패드들(39)이 형성될 수 있다. 상기 층간 절연 막(33) 및 상기 랜딩 패드들(39) 상에 식각 정지 막(41)이 형성될 수 있다. 상기 식각 정지 막(41) 상에 제1 몰딩 막(44)이 형성될 수 있다.
상기 제1 및 제2 소스/드레인 영역들(31, 32), 상기 활성 영역(22), 상기 게이트 유전 막(26), 및 상기 게이트 전극(27)은 트랜지스터를 구성할 수 있다. 상기 트랜지스터는 상기 기판(21) 상에 행 및 열 방향으로 반복하여 여러 개 형성될 수 있다. 상기 트랜지스터는 스위칭 소자의 역할을 수행할 수 있다. 다른 실시 예에서, 상기 스위칭 소자는 플래너 트랜지스터(planar transistor), SRCAT(Sphere-shaped Recess Channel Array Transistor), 3D 트랜지스터, 나노와이어 트랜지스터(nano-wire transistor), 수직 트랜지스터(vertical transistor), 또는 이들의 조합일 수 있다.
상기 기판(21)은 실리콘 웨이퍼와 같은 반도체 기판일 수 있다. 상기 소자 분리 막(23)은 에스티아이(shallow trench isolation; STI)기술을 이용하여 형성될 수 있다. 상기 소자 분리 막(23)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합들을 포함할 수 있다. 상기 게이트 트렌치들(25)의 각각은 상기 활성 영역(22)을 가로지르고 상기 소자 분리 막(23) 내에 연장될 수 있다. 상기 게이트 전극(27)의 상단은 상기 제1 및 제2 소스/드레인 영역들(31, 32)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 게이트 캐핑 패턴(28)은 상기 게이트 전극(27) 상에 형성될 수 있다. 상기 게이트 유전막(26)은 상기 게이트 전극(27) 및 상기 활성 영역(22) 사이에 형성될 수 있다. 상기 제2 소스/드레인 영역(32)은 상기 게이트 구조체들(29) 사이에 형성될 수 있다. 상기 제1 소스/드레인 영역들(31)은 상기 게이트 구조체들(29) 및 상기 소자 분리 막(23) 사이에 형성될 수 있다.
상기 게이트 유전막(26)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고 유전 막(high-K dielectric layer), 또는 이들의 조합들을 포함할 수 있다. 상기 게이트 전극(27)은 금속, 금속 실리사이드, 반도체, 폴리실리콘, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다. 상기 게이트 캐핑 패턴(28)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 유전 막(low-K dielectric layer), 또는 이들의 조합들을 포함할 수 있다.
상기 층간 절연 막(33)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 유전 막(low-K dielectric layer), 또는 이들의 조합들을 포함할 수 있다. 상기 층간 절연 막(33)은 상기 기판(21)의 전면을 덮을 수 있다. 상기 비트 플러그(35)는 상기 제2 소스/드레인 영역(32) 및 상기 비트 라인(36)에 접촉될 수 있다. 상기 비트 플러그(35)는 금속, 금속 실리사이드, 반도체, 또는 이들의 조합들과 같은 도전 막을 포함할 수 있다. 상기 비트 라인(36)은 금속, 금속 실리사이드, 반도체, 또는 이들의 조합들과 같은 도전 막을 포함할 수 있다.
상기 매립 콘택 플러그들(37)은 상기 제1 소스/드레인 영역들(31)에 접촉될 수 있다. 상기 매립 콘택 플러그들(37)은 금속, 금속 실리사이드, 반도체, 또는 이들의 조합들과 같은 도전 막을 포함할 수 있다. 예를 들면, 상기 매립 콘택 플러그들(37)은 W, Ru, Ti, TiN, 또는 이들의 조합을 포함할 수 있다. 상기 랜딩 패드들(39)의 각각은 상기 매립 콘택 플러그들(37) 중 선택된 하나에 접촉될 수 있다. 상기 랜딩 패드(39)는 상기 매립 콘택 플러그(37)보다 큰 폭을 보일 수 있다. 상기 랜딩 패드(39)의 수직 중심은 상기 매립 콘택 플러그(37)의 수직 중심과 어긋나게 형성될 수 있다. 상기 랜딩 패드들(39)은 금속, 금속 실리사이드, 반도체, 또는 이들의 조합들과 같은 도전 막을 포함할 수 있다.
상기 식각 정지 막(41)은 상기 층간 절연 막(33) 및 상기 랜딩 패드들(39)을 덮을 수 있다. 상기 식각 정지 막(41)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합들을 포함할 수 있다. 상기 제1 몰딩 막(44)은 상기 식각 정지 막(41)보다 두꺼울 수 있다. 상기 제1 몰딩 막(44)의 상단은 평탄화될 수 있다. 상기 제1 몰딩 막(44)의 평탄화에는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합이 적용될 수 있다. 상기 제1 몰딩 막(44)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 유전 막(low-K dielectric layer), 또는 이들의 조합들을 포함할 수 있다. 상기 식각 정지 막(41)은 상기 제1 몰딩 막(44)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 식각 정지 막(41)은 실리콘 질화물을 포함할 수 있으며, 상기 제1 몰딩 막(44)은 실리콘 산화물을 포함할 수 있다.
도 2를 참조하면, 상기 제1 몰딩 막(44) 상에 하드마스크 패턴(45) 및 포토레지스트 패턴(46)이 형성될 수 있다. 상기 하드마스크 패턴(45)은 상기 제1 몰딩 막(44)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 하드마스크 패턴(45)은 폴리실리콘을 포함할 수 있다.
도 3을 참조하면, 상기 제1 몰딩 막(44) 및 상기 식각 정지 막(41)을 관통하여 상기 랜딩 패드들(39)을 노출하는 제1 홀들(48)이 형성될 수 있다. 상기 제1 홀들(48)의 각각은 수평 폭보다 수직 높이가 클 수 있다. 상기 제1 홀들(48)의 각각은 높은 종횡 비(high aspect ratio)를 보일 수 있다. 예를 들면, 상기 제1 홀들(48)의 각각은 10:1 내지 30:1의 종횡 비(aspect ratio)를 보일 수 있다. 상기 제1 홀들(48)의 각각은 상부의 폭이 하부보다 넓을 수 있다. 상기 제1 홀들(48)의 형성에는 상기 하드마스크 패턴(45)을 식각 마스크로 이용하는 이방성 식각 공정을 포함할 수 있다. 상기 하드마스크 패턴(45)을 제거하여 상기 제1 몰딩 막(44)의 상부 표면이 노출될 수 있다.
도 4를 참조하면, 상기 제1 홀들(48)을 갖는 상기 제1 몰딩 막(44) 상에 제2 몰딩 막(54)이 형성될 수 있다. 상기 제2 몰딩 막(54)은 하부 몰딩 막(51), 중간 몰딩 막(52), 및 상부 몰딩 막(53)을 포함할 수 있다. 상기 제2 몰딩 막(54)은 상기 제1 홀들(48) 상을 덮을 수 있다. 상기 제1 홀들(48)은 상기 제1 몰딩 막(44) 내에 보존될 수 있다. 상기 제2 몰딩 막(54)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다.
상기 하부 몰딩 막(51)은 상기 제1 몰딩 막(44) 및 상기 중간 몰딩 막(52) 사이에 형성될 수 있다. 상기 하부 몰딩 막(51)은 상기 제1 몰딩 막(44)에 직접적으로 접촉될 수 있다. 상기 하부 몰딩 막(51)은 로우 컨포멀 레이어(Low conformal Layer)일 수 있다. 상기 하부 몰딩 막(51)은 고속 증착 기술을 이용하여 형성될 수 있다. 예를 들면, 상기 하부 몰딩 막(51)은 상기 제1 몰딩 막(44)보다 빠른 증착 속도를 갖는 화학 기상 증착(chemical vapor deposition; CVD) 기술을 이용하여 형성될 수 있다. 상기 하부 몰딩 막(51)은 상기 제1 몰딩 막(44)보다 상대적으로 빠른 식각속도를 보일 수 있다. 상기 하부 몰딩 막(51)은 TEOS(tetra ethyl ortho silicate)를 포함할 수 있다.
상기 하부 몰딩 막(51)은 상기 제1 홀(48)의 수평 폭보다 0.5 배 내지 2배의 두께를 보일 수 있다. 예를 들면, 상기 하부 몰딩 막(51)은 상기 제1 홀(48)의 수평 폭과 유사한 두께를 보일 수 있다. 상기 하부 몰딩 막(51)은 약50nm 두께를 보일 수 있다. 상기 제1 홀들(48)은 상기 하부 몰딩 막(51)으로 덮이고, 상기 제1 홀들(48)은 상기 제1 몰딩 막(44) 내에 보존될 수 있다. 상기 제1 몰딩 막(44) 내에 상기 제1 홀들(48)의 내부 공간이 보존될 수 있다. 상기 제1 홀들(48) 내에 상기 제1 몰딩 막(44)의 측면들이 노출될 수 있다.
다른 실시 예에서, 상기 하부 몰딩 막(51)은 상기 제1 홀들(48)의 상단 영역 내에 부분적으로 침투될 수 있다.
상기 중간 몰딩 막(52)은 상기 하부 몰딩 막(51) 및 상기 상부 몰딩 막(53) 사이에 형성될 수 있다. 상기 중간 몰딩 막(52)은 상기 하부 몰딩 막(51)보다 두꺼울 수 있다. 상기 중간 몰딩 막(52)은 상기 하부 몰딩 막(51)보다 상대적으로 느린 식각속도를 보일 수 있다. 예를 들면, 상기 중간 몰딩 막(52)은 BPSG(boron phosphorous silicate glass)를 포함할 수 있다.
상기 상부 몰딩 막(53)은 상기 중간 몰딩 막(52)을 덮을 수 있다. 상기 상부 몰딩 막(53)은 상기 하부 몰딩 막(51)보다 두꺼울 수 있다. 상기 상부 몰딩 막(53)은 상기 중간 몰딩 막(52) 보다 상대적으로 느린 식각속도를 보일 수 있다. 예를 들면, 상기 상부 몰딩 막(53)은 고밀도 플라즈마 산화물(high density plasma oxide; HDP oxide)을 포함할 수 있다.
몇몇 실시 예에서, 상기 하부 몰딩 막(51), 상기 중간 몰딩 막(52), 및 상기 상부 몰딩 막(53)은 상기 제1 몰딩 막(44)보다 고속 증착 기술을 이용하여 형성될 수 있다. 상기 하부 몰딩 막(51)은 상기 제1 몰딩 막(44)보다 빠른 증착 속도로 형성된 절연막을 포함할 수 있다. 상기 중간 몰딩 막(52)은 상기 상부 몰딩 막(53)보다 빠른 증착 속도로 형성된 절연막을 포함할 수 있다. 상기 하부 몰딩 막(51)은 상기 중간 몰딩 막(52)보다 빠른 증착 속도로 형성된 절연막을 포함할 수 있다. 예를 들면, 상기 제1 몰딩 막(44)은 130 nm/Min - 150 nm/Min의 증착 속도로 형성된 절연막을 포함할 수 있으며, 상기 하부 몰딩 막(51)은 864 nm/Min - 896 nm/Min의 증착 속도로 형성된 절연막을 포함할 수 있고, 상기 상부 몰딩 막(53)은 327 nm/Min - 339 nm/Min의 증착 속도로 형성된 절연막을 포함할 수 있다. 상기 제1 몰딩 막(44)은 약140 nm/Min의 증착 속도로 형성된 절연막을 포함할 수 있으며, 상기 하부 몰딩 막(51)은 약880 nm/Min의 증착 속도로 형성된 절연막을 포함할 수 있고, 상기 상부 몰딩 막(53)은 약333 nm/Min의 증착 속도로 형성된 절연막을 포함할 수 있다.
도 5를 참조하면, 상기 제2 몰딩 막(54)을 관통하여 상기 제1 홀들(48)에 연통된 제2 홀들(58)이 형성될 수 있다. 상기 제2 홀들(58)의 각각은 수평 폭보다 수직 높이가 클 수 있다. 상기 제2 홀들(58)의 각각은 높은 종횡 비(high aspect ratio)를 보일 수 있다. 상기 제2 홀들(58)의 각각은 10:1 내지 30:1의 종횡 비(aspect ratio)를 보일 수 있다. 상기 제2 홀들(58)의 형성에는 사진 공정 및 식각 공정이 적용될 수 있다. 사진 공정의 정렬 오차에 기인하여, 상기 제2 홀(58)의 중심은 상기 제1 홀(48)의 중심과 어긋날 수 있다. 예를 들면, 상기 제2 홀(58)의 중심을 지나고 상기 기판(21)에 수직한 직선은 상기 제1 홀(48)의 중심을 지나고 상기 기판(21)에 수직한 직선과 미세하게 어긋날 수 있다.
제1 우 측벽(48S1), 제2 우 측벽(58S1), 제1 좌 측벽(48S2), 및 제2 좌 측벽(58S2)이 정의될 수 있다. 상기 제1 홀(48)은 서로 마주보는 상기 제1 우 측벽(48S1) 및 상기 제1 좌 측벽(48S2)을 포함할 수 있다. 상기 제2 홀(58)은 서로 마주보는 상기 제2 우 측벽(58S1) 및 상기 제2 좌 측벽(58S2)을 포함할 수 있다.
도 6을 참조하면, 상기 제2 홀들(58)의 형성에는 이방성 식각 공정 및 등방성 식각 공정이 적용될 수 있다. 상기 제2 홀들(58)을 형성하는 동안 상기 제1 홀들(48)은 확장될 수 있다. 상기 하부 몰딩 막(51)은 상기 제1 몰딩 막(44)보다 상대적으로 빠른 식각속도를 갖는 물질을 포함할 수 있다. 상기 중간 몰딩 막(52)은 상기 상부 몰딩 막(53)보다 상대적으로 빠른 식각속도를 가지고 상기 하부 몰딩 막(51)보다 상대적으로 느린 식각속도를 갖는 물질을 포함할 수 있다.
제1 내지 제 8 점들(P1, P2, P3, P4, P5, P6, P7, P8)이 정의될 수 있다. 상기 제1 점(P1)은 상기 제1 우 측벽(48S1) 및 상기 제2 우 측벽(58S1)이 만나는 지점에 정의될 수 있다. 상기 제2 점(P2)은 상기 제1 좌 측벽(48S2) 및 상기 제2 좌 측벽(58S2)이 만나는 지점에 정의될 수 있다. 상기 제1 점(P1) 및 상기 제2 점(P2)은 상기 제1 몰딩 막(44) 및 상기 하부 몰딩 막(51)의 경계면 상에 위치할 수 있다. 상기 제1 점(P1) 및 상기 제2 점(P2)의 각각은 변곡점에 해당될 수 있다.
상기 제3 점(P3)은 상기 제2 우 측벽(58S1) 상에 위치하고, 상기 하부 몰딩 막(51) 상에 위치하며, 상기 제1 점(P1)보다 높은 레벨에 정의될 수 있다. 상기 제4 점(P4)은 상기 제2 좌 측벽(58S2) 상에 위치하고, 상기 하부 몰딩 막(51) 상에 위치하며, 상기 제2 점(P2)보다 높은 레벨에 정의될 수 있다. 상기 제3 점(P3) 및 상기 제4 점(P4)의 각각은 변곡점에 해당될 수 있다.
상기 제5 점(P5)은 상기 제2 우 측벽(58S1) 상에 위치하고, 상기 하부 몰딩 막(51) 및 상기 중간 몰딩 막(52)의 경계면 상에 위치하며, 상기 제3 점(P3)보다 높은 레벨에 정의될 수 있다. 상기 제6 점(P6)은 상기 제2 좌 측벽(58S2) 상에 위치하고, 상기 하부 몰딩 막(51) 및 상기 중간 몰딩 막(52)의 경계면 상에 위치하며, 상기 제4 점(P4)보다 높은 레벨에 정의될 수 있다. 상기 제5 점(P5) 및 상기 제6 점(P6)의 각각은 변곡점에 해당될 수 있다.
상기 제7 점(P7)은 상기 제2 우 측벽(58S1) 상에 위치하고, 상기 중간 몰딩 막(52) 및 상기 상부 몰딩 막(53)의 경계면 상에 위치하며, 상기 제5 점(P5)보다 높은 레벨에 정의될 수 있다. 상기 제8 점(P8)은 상기 제2 좌 측벽(58S2) 상에 위치하고, 상기 중간 몰딩 막(52) 및 상기 상부 몰딩 막(53)의 경계면 상에 위치하며, 상기 제6 점(P6)보다 높은 레벨에 정의될 수 있다. 상기 제7 점(P7) 및 상기 제8 점(P8)의 각각은 변곡점에 해당될 수 있다.
제1 내지 제6 직선들(L1, L2, L3, L4, L5, L6)이 정의될 수 있다. 상기 제1 직선(L1)은, 상기 제1 우 측벽(48S1)의 중심을 지나는 접선에 평행하고, 상기 제1 점(P1)을 지나는 직선으로 정의될 수 있다. 상기 제2 직선(L2)은, 상기 제1 좌 측벽(48S2)의 중심을 지나는 접선에 평행하고, 상기 제2 점(P2)을 지나는 직선으로 정의될 수 있다. 상기 제3 직선(L3)은 상기 제1 점(P1) 및 상기 제3 점(P3)을 지나는 직선으로 정의될 수 있다. 상기 제4 직선(L4)은 상기 제2 점(P2) 및 상기 제4 점(P4)을 지나는 직선으로 정의될 수 있다. 상기 제5 직선(L5)은, 상기 제2 우 측벽(58S1)의 중심을 지나는 접선에 평행하고, 상기 제7 점(P7)을 지나는 직선으로 정의될 수 있다. 상기 제6 직선(L6)은 상기 제2 좌 측벽(58S2)의 중심을 지나는 접선에 평행하고, 상기 제8 점(P8)을 지나는 직선으로 정의될 수 있다.
상기 제1 직선(L1) 및 상기 제3 직선(L3)은 제1 교각(θ1)을 보일 수 있다. 상기 제2 직선(L2) 및 상기 제4 직선(L4)은 제2 교각(θ2)을 보일 수 있다. 상기 제3 직선(L3) 및 상기 제5 직선(L5)은 제3 교각(θ3)을 보일 수 있다. 상기 제4 직선(L4) 및 상기 제6 직선(L6)은 제4 교각(θ4)을 보일 수 있다.
상기 제2 우 측벽(58S1)은 상기 제1 우 측벽(48S1)과 접촉될 수 있다. 상기 제2 우 측벽(58S1) 및 상기 제1 우 측벽(48S1) 사이의 접촉영역은 완만한 경사를 보일 수 있다. 상기 제2 우 측벽(58S1) 및 상기 제1 우 측벽(48S1) 사이의 접촉 각도는 둔각일 수 있다. 상기 제1 교각(θ1) 및 상기 제3 교각(θ3)의 각각은 둔각일 수 있다. 상기 제2 좌 측벽(58S2)은 상기 제1 좌 측벽(48S2)과 접촉될 수 있다. 상기 제2 좌 측벽(58S2) 및 상기 제1 좌 측벽(48S2) 사이의 접촉영역은 완만한 경사를 보일 수 있다. 상기 제2 좌 측벽(58S2) 및 상기 제1 좌 측벽(48S2) 사이의 접촉 각도는 둔각일 수 있다. 상기 제2 교각(θ2) 및 상기 제4 교각(θ4)의 각각은 둔각일 수 있다. 상기 제1 교각(θ1), 상기 제2 교각(θ2), 상기 제3 교각(θ3), 및 상기 제4 교각(θ4)의 각각은 150 ° 내지 179 °를 보일 수 있다.
상기 제2 우 측벽(58S1) 및 상기 제2 좌 측벽(58S2)은 서로 다른 프로파일을 보일 수 있다. 상기 제2 우 측벽(58S1) 및 상기 제2 좌 측벽(58S2)은 서로 다른 경사를 보일 수 있다. 상기 제3 점(P3) 및 상기 제4 점(P4)은 서로 다른 수직 레벨에 형성될 수 있다. 상기 제4 점(P4)은 상기 제3 점(P3)보다 높은 레벨에 형성될 수 있다. 상기 제1 교각(θ1)은 상기 제2 교각(θ2)과 다를 수 있다. 상기 제3 교각(θ3)은 상기 제4 교각(θ4)과 다를 수 있다.
도 7을 참조하면, 상기 식각 정지 막(41)의 측면은 상기 제1 몰딩 막(44)의 측면과 수직 정렬될 수 있다.
도 8을 참조하면, 상기 제1 몰딩 막(44)의 하부에 언더컷(undercut) 영역(UC1)이 형성될 수 있다. 상기 식각 정지 막(41)의 측면은 상기 제1 몰딩 막(44)의 측면과 어긋날 수 있다.
도 9를 참조하면, 상기 식각 정지 막(41)은 상기 제1 홀(48)의 내부에 돌출된 프로파일을 보일 수 있다. 상기 제1 홀(48)의 하단 영역에 상기 식각 정지 막(41)의 상부표면 및 측면들이 노출될 수 있다.
도 10을 참조하면, 상기 제1 홀들(48) 및 상기 제2 홀들(58)의 내벽들을 덮고 상기 제2 몰딩 막(54) 상을 덮는 하부 전극(81)이 형성될 수 있다. 상기 하부 전극(81)은 상기 랜딩 패드들(39)에 접촉될 수 있다. 상기 하부 전극(81)은 상기 제1 홀들(48) 및 상기 제2 홀들(58)의 내벽들을 균일하고 치밀하게 덮을 수 있다. 상기 하부 전극(81)은 상기 식각 정지 막(41), 상기 제1 몰딩 막(44), 및 상기 제2 몰딩 막(54)에 직접적으로 접촉될 수 있다. 상기 하부 전극(81)은 Ru 막, RuO 막, Pt 막, PtO 막, Ir 막, IrO 막, SRO(SrRuO) 막, BSRO((Ba,Sr)RuO) 막, CRO(CaRuO) 막, BaRuO 막, La(Sr,Co)O 막, Ti 막, TiN 막, W 막, WN 막, Ta 막, TaN 막, TiAlN 막, TiSiN 막, TaAlN 막, TaSiN 막, 또는 이들의 조합들과 같은 금속 막을 포함할 수 있다. 예를 들면, 상기 하부 전극(81)은 TiN 막을 포함할 수 있다.
도 11을 참조하면, 에치-백(etch-back)공정을 이용하여 상기 하부 전극(81)을 부분적으로 제거하여 상기 제2 몰딩 막(54)의 상단들이 노출될 수 있다. 상기 하부 전극(81)의 부분적으로 제거에는 이방성 식각 공정이 적용될 수 있다. 상기 하부 전극(81)은 상기 제1 홀들(48) 및 상기 제2 홀들(58)의 내부에 보존될 수 있다. 상기 제2 홀들(58)의 상단 영역에 상기 제2 몰딩 막(54)의 측면이 부분적으로 노출될 수 있다. 상기 하부 전극(81)의 상단은 상기 제2 몰딩 막(54)의 상단보다 낮은 레벨에 보존될 수 있다.
도 12를 참조하면, 상기 제1 홀들(48) 및 상기 제2 홀들(58)의 높은 종횡 비에 기인하여, 상기 에치-백(etch-back) 공정이 수행되는 동안 상기 하부 전극(81)은 상기 랜딩 패드들(39) 상에 보존될 수 있다. 상기 하부 전극(81)은 상기 랜딩 패드들(39)을 완전히 덮을 수 있다.
도 13을 참조하면, 다른 실시 예에서 하부 전극(81A)은 상기 제1 홀들(48)의 측벽 상에 보존될 수 있다. 상기 제1 홀들(48)의 하단에 상기 랜딩 패드들(39)이 부분적으로 노출될 수 있다.
도 14를 참조하면, 상기 하부 전극(81) 상에 캐패시터 유전막(83)이 형성될 수 있다. 상기 캐패시터 유전막(83)은 상기 하부 전극(81) 및 상기 제2 몰딩 막(54) 상을 덮을 수 있다. 상기 캐패시터 유전막(83)은 상기 하부 전극(81) 및 상기 제2 몰딩 막(54)에 직접적으로 접촉될 수 있다. 상기 캐패시터 유전막(83)은 상기 제2 몰딩 막(54)의 상부표면 및 측면들에 직접적으로 접촉될 수 있다. 상기 캐패시터 유전막(83)은 TaO 막, TaAlO 막, TaON 막, AlO 막, HfO 막, ZrO 막, ZrSiO 막, TiO 막, TiAlO 막, BST((Ba,Sr)TiO) 막, STO(SrTiO) 막, BTO(BaTiO) 막, PZT(Pb(Zr,Ti)O) 막, (Pb,La)(Zr,Ti)O 막, Ba(Zr,Ti)O 막, Sr(Zr,Ti)O막, 또는 이들의 조합들을 포함할 수 있다. 예를 들면, 상기 캐패시터 유전막(83)은 ZrO 막일 수 있다.
상기 캐패시터 유전막(83) 상에 상부 전극(85)이 형성될 수 있다. 상기 상부 전극(85)은 상기 캐패시터 유전막(83)에 직접적으로 접촉될 수 있다. 상기 상부 전극(85)은 상기 제1 홀들(48) 및 상기 제2 홀들(58)을 채우고 상기 제2 몰딩 막(54)의 상부를 덮을 수 있다. 상기 캐패시터 유전막(83)은 상기 하부 전극(81) 및 상기 상부 전극(85) 사이에 개재될 수 있다. 상기 상부 전극(85)은 Ru 막, RuO 막, Pt 막, PtO 막, Ir 막, IrO 막, SRO(SrRuO) 막, BSRO((Ba,Sr)RuO) 막, CRO(CaRuO) 막, BaRuO 막, La(Sr,Co)O 막, Ti 막, TiN 막, W 막, WN 막, Ta 막, TaN 막, TiAlN 막, TiSiN 막, TaAlN 막, TaSiN 막, 또는 이들의 조합들과 같은 금속 막을 포함할 수 있다. 예를 들면, 상기 상부 전극(85)은 TiN 막을 포함할 수 있다.
도 15를 참조하면, 상기 상부 전극(85) 상에 도전 막(87)이 형성될 수 있다. 상기 도전 막(87)상에 상부 절연 막(91)이 형성될 수 있다. 상기 상부 절연 막(91) 및 상기 도전 막(87)을 관통하는 콘택 홀(93)이 형성될 수 있다. 상기 콘택 홀(93)의 바닥에 상기 상부 전극(85)이 노출될 수 있다.
상기 도전 막(87)은 금속, 금속질화물, 금속실리사이드, 반도체, 또는 이들의 조합을 포함할 수 있다. 상기 도전 막(87)은 상기 상부 전극(85)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 도전 막(87)은 SiGe를 포함할 수 있다. 상기 상부 절연 막(91)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다.
다른 실시 예에서, 상기 콘택 홀(93)의 바닥은 상기 도전 막(87) 내에 위치할 수 있다. 상기 콘택 홀(93)의 바닥에 상기 도전 막(87)이 노출될 수 있다.
도 16을 참조하면, 상기 콘택 홀(93)을 채우고 상기 상부 절연 막(91) 상을 가로 지르는 배선(95)이 형성될 수 있다. 상기 배선(95)은 금속, 금속질화물, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 상기 배선(95)은 상기 상부 전극(85)에 접속될 수 있다.
도 17을 참조하면, 상기 제1 홀(48) 및 상기 제2 홀(58)의 접촉 영역은 완만한 경사를 보일 수 있다. 상기 하부 전극(81) 및 상기 캐패시터 유전막(83)은 상기 제1 홀들(48) 및 상기 제2 홀들(58)의 내벽들을 균일하고 치밀하게 덮을 수 있다.
도 18을 참조하면, 상기 하부 전극(81)은 상기 제1 몰딩 막(44)의 하부 표면에 접촉될 수 있다.
도 19를 참조하면, 상기 하부 전극(81)은 상기 식각 정지 막(41)의 측면 및 상부 표면에 접촉될 수 있다.
도 20을 참조하면, 상기 하부 전극(81A)은 상기 식각 정지 막(41)의 측면 및 상기 제1 몰딩 막(44)의 측면에 접촉될 수 있다. 상기 캐패시터 유전막(83)은 상기 랜딩 패드(39)의 상부 표면에 직접적으로 접촉될 수 있다.
도 21 및 도 23은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 이다. 도 22는 도 21의 일부분을 상세히 보여주는 확대도 이며, 도 24는 도 23의 일부분을 상세히 보여주는 확대도 이다.
도 21을 참조하면, 제2 몰딩 막(54A)은 하부 몰딩 막(51A), 중간 몰딩 막(52), 및 상부 몰딩 막(53)을 포함할 수 있다. 상기 하부 몰딩 막(51A)은 제1 몰딩 막(44)보다 상대적으로 빠른 식각속도를 갖는 물질을 포함할 수 있다. 상기 중간 몰딩 막(52)은 상기 하부 몰딩 막(51A) 및 상기 상부 몰딩 막(53)보다 상대적으로 빠른 식각속도를 갖는 물질을 포함할 수 있다. 상기 제2 몰딩 막(54A)을 관통하여 제1 홀들(48)에 연통된 제2 홀들(58)이 형성될 수 있다.
도 22를 참조하면, 제1 교각(θ1), 제2 교각(θ2), 제3 교각(θ3), 및 제4 교각(θ4)의 각각은 둔각일 수 있다.
도 23을 참조하면, 상기 제1 홀들(48) 및 상기 제2 홀들(58) 내에 하부 전극(81)이 형성될 수 있다. 상기 하부 전극(81) 상에 캐패시터 유전막(83)이 형성될 수 있다. 상기 캐패시터 유전막(83) 상에 상부 전극(85)이 형성될 수 있다. 상기 상부 전극(85) 상에 도전 막(87)이 형성될 수 있다. 상기 도전 막(87)상에 상부 절연 막(91)이 형성될 수 있다. 상기 상부 절연 막(91) 상을 가로 지르고 상기 상부 전극(85)에 접속된 배선(95)이 형성될 수 있다.
도 24를 참조하면, 상기 제1 홀(48) 및 상기 제2 홀(58)의 접촉 영역은 완만한 경사를 보일 수 있다. 상기 하부 전극(81) 및 상기 캐패시터 유전막(83)은 상기 제1 홀들(48) 및 상기 제2 홀들(58)의 내벽들을 균일하고 치밀하게 덮을 수 있다.
도 25, 도 26, 및 도 28은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 이다. 도 27은 도 26의 일부분을 상세히 보여주는 확대도 이며, 도 29는 도 28의 일부분을 상세히 보여주는 확대도 이다.
도 25를 참조하면, 제1 홀들(48)을 갖는 제1 몰딩 막(44) 상에 제2 몰딩 막(54B)이 형성될 수 있다. 상기 제2 몰딩 막(54B)은 하부 몰딩 막(51) 및 상부 몰딩 막(53)을 포함할 수 있다. 상기 제2 몰딩 막(54B)은 상기 제1 홀들(48) 상을 덮을 수 있다. 상기 제1 홀들(48)은 상기 제1 몰딩 막(44) 내에 보존될 수 있다. 상기 제2 몰딩 막(54B)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다.
상기 하부 몰딩 막(51)은 상기 제1 몰딩 막(44) 및 상기 상부 몰딩 막(53) 사이에 형성될 수 있다. 상기 하부 몰딩 막(51)은 상기 제1 몰딩 막(44)에 직접적으로 접촉될 수 있다. 상기 하부 몰딩 막(51)은 로우 컨포멀 레이어(Low conformal Layer)일 수 있다. 상기 하부 몰딩 막(51)은 고속 증착 기술을 이용하여 형성될 수 있다. 예를 들면, 상기 하부 몰딩 막(51)은 상기 제1 몰딩 막(44)보다 빠른 증착 속도를 갖는 화학 기상 증착(chemical vapor deposition; CVD) 기술을 이용하여 형성될 수 있다. 상기 하부 몰딩 막(51)은 상기 제1 몰딩 막(44)보다 상대적으로 빠른 식각속도를 보일 수 있다. 상기 하부 몰딩 막(51)은 TEOS(tetra ethyl ortho silicate)를 포함할 수 있다.
상기 하부 몰딩 막(51)은 상기 제1 홀(48)의 수평 폭보다 0.5 배 내지 2배의 두께를 보일 수 있다. 예를 들면, 상기 하부 몰딩 막(51)은 상기 제1 홀(48)의 수평 폭과 유사한 두께를 보일 수 있다. 상기 하부 몰딩 막(51)은 약50nm 두께를 보일 수 있다. 상기 제1 홀들(48)은 상기 하부 몰딩 막(51)으로 덮이고, 상기 제1 홀들(48)은 상기 제1 몰딩 막(44) 내에 보존될 수 있다.
다른 실시 예에서, 상기 하부 몰딩 막(51)은 상기 제1 홀들(48)의 상단 영역 내에 부분적으로 침투될 수 있다.
상기 상부 몰딩 막(53)은 상기 하부 몰딩 막(51)을 덮을 수 있다. 상기 상부 몰딩 막(53)은 상기 하부 몰딩 막(51)보다 두꺼울 수 있다. 상기 상부 몰딩 막(53)은 상기 하부 몰딩 막(51)보다 상대적으로 느린 식각속도를 보일 수 있다. 예를 들면, 상기 상부 몰딩 막(53)은 고밀도 플라즈마 산화물(high density plasma oxide; HDP oxide)을 포함할 수 있다.
도 26을 참조하면, 상기 제2 몰딩 막(54B)을 관통하여 상기 제1 홀들(48)에 연통된 제2 홀들(58)이 형성될 수 있다. 상기 제2 홀들(58)의 형성에는 사진 공정 및 식각 공정이 적용될 수 있다. 사진 공정의 정렬 오차에 기인하여, 상기 제2 홀(58)의 중심은 상기 제1 홀(48)의 중심과 어긋날 수 있다. 예를 들면, 상기 제2 홀(58)의 중심을 지나고 상기 기판(21)에 수직한 직선은 상기 제1 홀(48)의 중심을 지나고 상기 기판(21)에 수직한 직선과 미세하게 어긋날 수 있다.
제1 우 측벽(48S1), 제2 우 측벽(58S1), 제1 좌 측벽(48S2), 및 제2 좌 측벽(58S2)이 정의될 수 있다. 상기 제1 홀(48)은 상기 제1 우 측벽(48S1) 및 상기 제1 좌 측벽(48S2)을 포함할 수 있다. 상기 제2 홀(58)은 상기 제2 우 측벽(58S1) 및 상기 제2 좌 측벽(58S2)을 포함할 수 있다.
도 27을 참조하면, 상기 제2 홀들(58)의 형성에는 이방성 식각 공정 및 등방성 식각 공정이 적용될 수 있다. 상기 제2 홀들(58)을 형성하는 동안 상기 제1 홀들(48)은 확장될 수 있다. 상기 하부 몰딩 막(51)은 상기 제1 몰딩 막(44)보다 상대적으로 빠른 식각속도를 갖는 물질을 포함할 수 있다. 상기 상부 몰딩 막(53)은 상기 하부 몰딩 막(51)보다 상대적으로 느린 식각속도를 갖는 물질을 포함할 수 있다.
제1 내지 제 6 점들(P1, P2, P3, P4, P5, P6)이 정의될 수 있다. 상기 제1 점(P1)은 상기 제1 우 측벽(48S1) 및 상기 제2 우 측벽(58S1)이 만나는 지점에 정의될 수 있다. 상기 제2 점(P2)은 상기 제1 좌 측벽(48S2) 및 상기 제2 좌 측벽(58S2)이 만나는 지점에 정의될 수 있다. 상기 제1 점(P1) 및 상기 제2 점(P2)은 상기 제1 몰딩 막(44) 및 상기 하부 몰딩 막(51)의 경계면 상에 위치할 수 있다. 상기 제1 점(P1) 및 상기 제2 점(P2)의 각각은 변곡점에 해당될 수 있다.
상기 제3 점(P3)은 상기 제2 우 측벽(58S1) 상에 위치하고, 상기 하부 몰딩 막(51) 상에 위치하며, 상기 제1 점(P1)보다 높은 레벨에 정의될 수 있다. 상기 제4 점(P4)은 상기 제2 좌 측벽(58S2) 상에 위치하고, 상기 하부 몰딩 막(51) 상에 위치하며, 상기 제2 점(P2)보다 높은 레벨에 정의될 수 있다. 상기 제3 점(P3) 및 상기 제4 점(P4)의 각각은 변곡점에 해당될 수 있다.
상기 제5 점(P5)은 상기 제2 우 측벽(58S1) 상에 위치하고, 상기 하부 몰딩 막(51) 및 상기 상부 몰딩 막(53)의 경계면 상에 위치하며, 상기 제3 점(P3)보다 높은 레벨에 정의될 수 있다. 상기 제6 점(P6)은 상기 제2 좌 측벽(58S2) 상에 위치하고, 상기 하부 몰딩 막(51) 및 상기 상부 몰딩 막(53)의 경계면 상에 위치하며, 상기 제4 점(P4)보다 높은 레벨에 정의될 수 있다. 상기 제5 점(P5) 및 상기 제6 점(P6)의 각각은 변곡점에 해당될 수 있다.
제1 내지 제6 직선들(L1, L2, L3, L4, L5, L6)이 정의될 수 있다. 상기 제1 직선(L1)은, 상기 제1 우 측벽(48S1)의 중심을 지나는 접선에 평행하고, 상기 제1 점(P1)을 지나는 직선으로 정의될 수 있다. 상기 제2 직선(L2)은, 상기 제1 좌 측벽(48S2)의 중심을 지나는 접선에 평행하고, 상기 제2 점(P2)을 지나는 직선으로 정의될 수 있다. 상기 제3 직선(L3)은 상기 제1 점(P1) 및 상기 제3 점(P3)을 지나는 직선으로 정의될 수 있다. 상기 제4 직선(L4)은 상기 제2 점(P2) 및 상기 제4 점(P4)을 지나는 직선으로 정의될 수 있다. 상기 제5 직선(L5)은, 상기 제2 우 측벽(58S1)의 중심을 지나는 접선에 평행하고, 상기 제5 점(P5)을 지나는 직선으로 정의될 수 있다. 상기 제6 직선(L6)은 상기 제2 좌 측벽(58S2)의 중심을 지나는 접선에 평행하고, 상기 제6 점(P6)을 지나는 직선으로 정의될 수 있다.
상기 제1 직선(L1) 및 상기 제3 직선(L3)은 제1 교각(θ1)을 보일 수 있다. 상기 제2 직선(L2) 및 상기 제4 직선(L4)은 제2 교각(θ2)을 보일 수 있다. 상기 제3 직선(L3) 및 상기 제5 직선(L5)은 제3 교각(θ3)을 보일 수 있다. 상기 제4 직선(L4) 및 상기 제6 직선(L6)은 제4 교각(θ4)을 보일 수 있다.
상기 제2 우 측벽(58S1)은 상기 제1 우 측벽(48S1)과 접촉될 수 있다. 상기 제2 우 측벽(58S1) 및 상기 제1 우 측벽(48S1) 사이의 접촉영역은 완만한 경사를 보일 수 있다. 상기 제1 교각(θ1) 및 상기 제3 교각(θ3)의 각각은 둔각일 수 있다. 상기 제2 좌 측벽(58S2)은 상기 제1 좌 측벽(48S2)과 접촉될 수 있다. 상기 제2 좌 측벽(58S2) 및 상기 제1 좌 측벽(48S2) 사이의 접촉영역은 완만한 경사를 보일 수 있다. 상기 제2 교각(θ2) 및 상기 제4 교각(θ4)의 각각은 둔각일 수 있다. 상기 제1 교각(θ1), 상기 제2 교각(θ2), 상기 제3 교각(θ3), 및 상기 제4 교각(θ4)의 각각은 150° 내지 179°를 보일 수 있다.
상기 제2 우 측벽(58S1) 및 상기 제2 좌 측벽(58S2)은 서로 다른 프로파일을 보일 수 있다. 상기 제2 우 측벽(58S1) 및 상기 제2 좌 측벽(58S2)은 서로 다른 경사를 보일 수 있다. 상기 제3 점(P3) 및 상기 제4 점(P4)은 서로 다른 수직 레벨에 형성될 수 있다. 상기 제4 점(P4)은 상기 제3 점(P3)보다 높은 레벨에 형성될 수 있다. 상기 제1 교각(θ1)은 상기 제2 교각(θ2)과 다를 수 있다. 상기 제3 교각(θ3)은 상기 제4 교각(θ4)과 다를 수 있다.
도 28을 참조하면, 상기 제1 홀들(48) 및 상기 제2 홀들(58) 내에 하부 전극(81)이 형성될 수 있다. 상기 하부 전극(81) 상에 캐패시터 유전막(83)이 형성될 수 있다. 상기 캐패시터 유전막(83) 상에 상부 전극(85)이 형성될 수 있다. 상기 상부 전극(85) 상에 도전 막(87)이 형성될 수 있다. 상기 도전 막(87)상에 상부 절연 막(91)이 형성될 수 있다. 상기 상부 절연 막(91) 상을 가로 지르고 상기 상부 전극(85)에 접속된 배선(95)이 형성될 수 있다.
도 29를 참조하면, 상기 제1 홀(48) 및 상기 제2 홀(58)의 접촉 영역은 완만한 경사를 보일 수 있다. 상기 하부 전극(81) 및 상기 캐패시터 유전막(83)은 상기 제1 홀들(48) 및 상기 제2 홀들(58)의 내벽들을 균일하고 치밀하게 덮을 수 있다.
도 30, 도 31, 및 도 33은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 이다. 도 32는 도 31의 일부분을 상세히 보여주는 확대도 이며, 도 34는 도 33의 일부분을 상세히 보여주는 확대도 이다.
도 30을 참조하면, 제1 홀들(48)을 갖는 제1 몰딩 막(44) 상에 제2 몰딩 막(54C)이 형성될 수 있다. 상기 제2 몰딩 막(54C)은 상기 제1 홀들(48) 상을 덮을 수 있다. 상기 제1 홀들(48)은 상기 제1 몰딩 막(44) 내에 보존될 수 있다. 상기 제2 몰딩 막(54C)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다.
상기 제2 몰딩 막(54C)은 상기 제1 몰딩 막(44)에 직접적으로 접촉될 수 있다. 상기 제2 몰딩 막(54C)은 로우 컨포멀 레이어(Low conformal Layer)일 수 있다. 상기 제2 몰딩 막(54C)은 고속 증착 기술을 이용하여 형성될 수 있다. 예를 들면, 상기 제2 몰딩 막(54C)은 상기 제1 몰딩 막(44)보다 빠른 증착 속도를 갖는 화학 기상 증착(chemical vapor deposition; CVD) 기술을 이용하여 형성될 수 있다. 상기 제2 몰딩 막(54C)은 상기 제1 몰딩 막(44)보다 상대적으로 빠른 식각속도를 보일 수 있다. 상기 제2 몰딩 막(54C)은 TEOS(tetra ethyl ortho silicate)를 포함할 수 있다.
다른 실시 예에서, 상기 제2 몰딩 막(54C)은 상기 제1 홀들(48)의 상단 영역 내에 부분적으로 침투될 수 있다.
도 31을 참조하면, 상기 제2 몰딩 막(54C)을 관통하여 상기 제1 홀들(48)에 연통된 제2 홀들(58)이 형성될 수 있다. 상기 제2 홀들(58)의 형성에는 사진 공정 및 식각 공정이 적용될 수 있다. 사진 공정의 정렬 오차에 기인하여, 상기 제2 홀(58)의 중심은 상기 제1 홀(48)의 중심과 어긋날 수 있다. 예를 들면, 상기 제2 홀(58)의 중심을 지나고 상기 기판(21)에 수직한 직선은 상기 제1 홀(48)의 중심을 지나고 상기 기판(21)에 수직한 직선과 미세하게 어긋날 수 있다.
제1 우 측벽(48S1), 제2 우 측벽(58S1), 제1 좌 측벽(48S2), 및 제2 좌 측벽(58S2)이 정의될 수 있다. 상기 제1 홀(48)은 상기 제1 우 측벽(48S1) 및 상기 제1 좌 측벽(48S2)을 포함할 수 있다. 상기 제2 홀(58)은 상기 제2 우 측벽(58S1) 및 상기 제2 좌 측벽(58S2)을 포함할 수 있다.
도 32를 참조하면, 상기 제2 홀들(58)의 형성에는 이방성 식각 공정 및 등방성 식각 공정이 적용될 수 있다. 상기 제2 홀들(58)을 형성하는 동안 상기 제1 홀들(48)은 확장될 수 있다. 상기 제2 몰딩 막(54C)은 상기 제1 몰딩 막(44)보다 상대적으로 빠른 식각속도를 갖는 물질을 포함할 수 있다.
제1 내지 제 4 점들(P1, P2, P3, P4)이 정의될 수 있다. 상기 제1 점(P1)은 상기 제1 우 측벽(48S1) 및 상기 제2 우 측벽(58S1)이 만나는 지점에 정의될 수 있다. 상기 제2 점(P2)은 상기 제1 좌 측벽(48S2) 및 상기 제2 좌 측벽(58S2)이 만나는 지점에 정의될 수 있다. 상기 제1 점(P1) 및 상기 제2 점(P2)은 상기 제1 몰딩 막(44) 및 상기 제2 몰딩 막(54C)의 경계면 상에 위치할 수 있다. 상기 제1 점(P1) 및 상기 제2 점(P2)의 각각은 변곡점에 해당될 수 있다.
상기 제3 점(P3)은 상기 제2 우 측벽(58S1) 상에 위치하고, 상기 제2 몰딩 막(54C) 상에 위치하며, 상기 제1 점(P1)보다 높은 레벨에 정의될 수 있다. 상기 제4 점(P4)은 상기 제2 좌 측벽(58S2) 상에 위치하고, 상기 제2 몰딩 막(54C) 상에 위치하며, 상기 제2 점(P2)보다 높은 레벨에 정의될 수 있다. 상기 제3 점(P3) 및 상기 제4 점(P4)의 각각은 변곡점에 해당될 수 있다.
제1 내지 제6 직선들(L1, L2, L3, L4, L5, L6)이 정의될 수 있다. 상기 제1 직선(L1)은, 상기 제1 우 측벽(48S1)의 중심을 지나는 접선에 평행하고, 상기 제1 점(P1)을 지나는 직선으로 정의될 수 있다. 상기 제2 직선(L2)은, 상기 제1 좌 측벽(48S2)의 중심을 지나는 접선에 평행하고, 상기 제2 점(P2)을 지나는 직선으로 정의될 수 있다. 상기 제3 직선(L3)은 상기 제1 점(P1) 및 상기 제3 점(P3)을 지나는 직선으로 정의될 수 있다. 상기 제4 직선(L4)은 상기 제2 점(P2) 및 상기 제4 점(P4)을 지나는 직선으로 정의될 수 있다. 상기 제5 직선(L5)은, 상기 제2 우 측벽(58S1)의 중심을 지나는 접선으로 정의될 수 있다. 상기 제6 직선(L6)은 상기 제2 좌 측벽(58S2)의 중심을 지나는 접선으로 정의될 수 있다.
상기 제1 직선(L1) 및 상기 제3 직선(L3)은 제1 교각(θ1)을 보일 수 있다. 상기 제2 직선(L2) 및 상기 제4 직선(L4)은 제2 교각(θ2)을 보일 수 있다. 상기 제3 직선(L3) 및 상기 제5 직선(L5)은 제3 교각(θ3)을 보일 수 있다. 상기 제4 직선(L4) 및 상기 제6 직선(L6)은 제4 교각(θ4)을 보일 수 있다.
상기 제2 우 측벽(58S1)은 상기 제1 우 측벽(48S1)과 접촉될 수 있다. 상기 제2 우 측벽(58S1) 및 상기 제1 우 측벽(48S1) 사이의 접촉영역은 완만한 경사를 보일 수 있다. 상기 제1 교각(θ1) 및 상기 제3 교각(θ3)의 각각은 둔각일 수 있다. 상기 제2 좌 측벽(58S2)은 상기 제1 좌 측벽(48S2)과 접촉될 수 있다. 상기 제2 좌 측벽(58S2) 및 상기 제1 좌 측벽(48S2) 사이의 접촉영역은 완만한 경사를 보일 수 있다. 상기 제2 교각(θ2) 및 상기 제4 교각(θ4)의 각각은 둔각일 수 있다. 상기 제1 교각(θ1), 상기 제2 교각(θ2), 상기 제3 교각(θ3), 및 상기 제4 교각(θ4)의 각각은 150°내지 179°를 보일 수 있다.
상기 제2 우 측벽(58S1) 및 상기 제2 좌 측벽(58S2)은 서로 다른 프로파일을 보일 수 있다. 상기 제2 우 측벽(58S1) 및 상기 제2 좌 측벽(58S2)은 서로 다른 경사를 보일 수 있다. 상기 제3 점(P3) 및 상기 제4 점(P4)은 서로 다른 수직 레벨에 형성될 수 있다. 상기 제4 점(P4)은 상기 제3 점(P3)보다 높은 레벨에 형성될 수 있다. 상기 제1 교각(θ1)은 상기 제2 교각(θ2)과 다를 수 있다. 상기 제3 교각(θ3)은 상기 제4 교각(θ4)과 다를 수 있다.
도 33을 참조하면, 상기 제1 홀들(48) 및 상기 제2 홀들(58) 내에 하부 전극(81)이 형성될 수 있다. 상기 하부 전극(81) 상에 캐패시터 유전막(83)이 형성될 수 있다. 상기 캐패시터 유전막(83) 상에 상부 전극(85)이 형성될 수 있다. 상기 상부 전극(85) 상에 도전 막(87)이 형성될 수 있다. 상기 도전 막(87)상에 상부 절연 막(91)이 형성될 수 있다. 상기 상부 절연 막(91) 상을 가로 지르고 상기 상부 전극(85)에 접속된 배선(95)이 형성될 수 있다.
도 34를 참조하면, 상기 제1 홀(48) 및 상기 제2 홀(58)의 접촉 영역은 완만한 경사를 보일 수 있다. 상기 하부 전극(81) 및 상기 캐패시터 유전막(83)은 상기 제1 홀들(48) 및 상기 제2 홀들(58)의 내벽들을 균일하고 치밀하게 덮을 수 있다.
도 35 및 도 37은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 이다. 도 36은 도 35의 일부분을 상세히 보여주는 확대도 이며, 도 38은 도 37의 일부분을 상세히 보여주는 확대도 이다.
도 35를 참조하면, 제2 몰딩 막(54C)을 관통하여 제1 홀들(48)에 연통된 제2 홀들(58)이 형성될 수 있다. 상기 제2 홀들(58)의 형성에는 사진 공정 및 식각 공정이 적용될 수 있다. 상기 제2 홀(58)의 중심은 상기 제1 홀(48)의 중심에 수직 정렬될 수 있다.
제1 우 측벽(48S1), 제2 우 측벽(58S1), 제1 좌 측벽(48S2), 및 제2 좌 측벽(58S2)이 정의될 수 있다. 상기 제1 홀(48)은 상기 제1 우 측벽(48S1) 및 상기 제1 좌 측벽(48S2)을 포함할 수 있다. 상기 제2 홀(58)은 상기 제2 우 측벽(58S1) 및 상기 제2 좌 측벽(58S2)을 포함할 수 있다.
도 36을 참조하면, 상기 제2 홀들(58)의 형성에는 이방성 식각 공정 및 등방성 식각 공정이 적용될 수 있다. 상기 제2 홀들(58)을 형성하는 동안 상기 제1 홀들(48)은 확장될 수 있다. 상기 제2 몰딩 막(54C)은 상기 제1 몰딩 막(44)보다 상대적으로 빠른 식각속도를 갖는 물질을 포함할 수 있다.
상기 제2 우 측벽(58S1) 및 상기 제2 좌 측벽(58S2)은 동일한 프로 파일을 보일 수 있다. 상기 제2 우 측벽(58S1) 및 상기 제2 좌 측벽(58S2)은 동일한 경사를 보일 수 있다. 상기 제3 점(P3) 및 상기 제4 점(P4)은 실질적으로 동일한 수직 레벨에 형성될 수 있다.
도 37을 참조하면, 상기 제1 홀들(48) 및 상기 제2 홀들(58) 내에 하부 전극(81)이 형성될 수 있다. 상기 하부 전극(81) 상에 캐패시터 유전막(83)이 형성될 수 있다. 상기 캐패시터 유전막(83) 상에 상부 전극(85)이 형성될 수 있다. 상기 상부 전극(85) 상에 도전 막(87)이 형성될 수 있다. 상기 도전 막(87)상에 상부 절연 막(91)이 형성될 수 있다. 상기 상부 절연 막(91) 상을 가로 지르고 상기 상부 전극(85)에 접속된 배선(95)이 형성될 수 있다.
도 38을 참조하면, 상기 제1 홀(48) 및 상기 제2 홀(58)의 접촉 영역은 완만한 경사를 보일 수 있다. 상기 하부 전극(81) 및 상기 캐패시터 유전막(83)은 상기 제1 홀들(48) 및 상기 제2 홀들(58)의 내벽들을 균일하고 치밀하게 덮을 수 있다.
도 39 및 도 40은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 이다.
도 39를 참조하면, 제2 몰딩 막(54) 상에 제3 몰딩 막(64)이 형성될 수 있다. 상기 제3 몰딩 막(64)을 관통하여 제2 홀들(58)에 연통된 제3 홀들(68)이 형성될 수 있다. 상기 제3 몰딩 막(64) 및 상기 제3 홀들(68)은 상기 제2 몰딩 막(54) 및 상기 제2 홀들(58)과 유사한 방법으로 형성될 수 있다. 상기 제3 몰딩 막(64) 및 상기 제3 홀들(68)은 상기 제2 몰딩 막(54) 및 상기 제2 홀들(58)과 유사한 구성을 보일 수 있다.
다른 실시 예에서, 상기 제3 몰딩 막(64) 및 상기 제2 몰딩 막(54) 사이에 다수의 다른 몰딩 막들이 형성될 수 있다. 상기 제3 홀들(68) 및 상기 제2 홀들(58) 사이에 다수의 다른 홀들이 형성될 수 있다.
도 40을 참조하면, 상기 제1 홀들(48), 상기 제2 홀들(58) 및 상기 제3 홀들(68) 내에 하부 전극(81)이 형성될 수 있다. 상기 하부 전극(81) 상에 캐패시터 유전막(83)이 형성될 수 있다. 상기 캐패시터 유전막(83) 상에 상부 전극(85)이 형성될 수 있다. 상기 상부 전극(85) 상에 도전 막(87)이 형성될 수 있다. 상기 도전 막(87)상에 상부 절연 막(91)이 형성될 수 있다. 상기 상부 절연 막(91) 상을 가로 지르고 상기 상부 전극(85)에 접속된 배선(95)이 형성될 수 있다.
도 41은 본 발명 기술적 사상의 실시 예들에 따른 반도체 모듈을 설명하기 위한 레이아웃이다.
도 41을 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 모듈은 모듈 기판(201), 복수의 반도체 패키지들(207), 및 제어 칩 패키지(203)를 포함할 수 있다. 상기 모듈 기판(201)에 입출력 단자들(205)이 형성될 수 있다. 상기 반도체 패키지들(207)은 도 1 내지 도 40을 참조하여 설명한 것과 유사한 구성을 포함하는 것일 수 있다. 상기 반도체 패키지들(207) 및 상기 제어 칩 패키지(203)는 상기 모듈 기판(201)에 장착될 수 있다. 상기 반도체 패키지들(207) 및 상기 제어 칩 패키지(203)는 상기 입출력 단자들(205)에 전기적으로 직/병렬 접속될 수 있다.
상기 제어 칩 패키지(203)는 생략될 수 있다. 상기 반도체 패키지들(207)은 디램(dynamic random access memory; DRAM)을 포함할 수 있다. 본 발명의 실시 예들에 따른 반도체 모듈은 메모리 모듈일 수 있다.
도 42는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 사시도이고, 도 43은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 시스템 블록도이다. 상기 전자 장치는 솔리드 스테이트 드라이브(Solid State Drive; SSD; 1100)와 같은 데이터 저장 장치일 수 있다.
도 42 및 도 43을 참조하면, 상기 솔리드 스테이트 드라이브(SSD; 1100)는 인터페이스(1113), 제어기(controller; 1115), 비-휘발성 메모리(non-volatile memory; 1118), 및 버퍼 메모리(buffer memory; 1119)를 포함할 수 있다. 상기 솔리드 스테이트 드라이브(1100)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 드라이브(1100)는 하드 디스크 드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열, 소음도 적으며, 소형화, 경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 드라이브(1100)는 랩톱, 노트북PC, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 사용될 수 있다.
상기 제어기(1115)는 상기 인터페이스(1113)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(1115)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서(microprocessor)일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 드라이브(1100)의 데이터 저장용량은 상기 비-휘발성 메모리(1118)에 대응할 수 있다. 상기 버퍼 메모리(1119)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(1113)는 호스트(Host; 1002)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(1113)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)를 경유하여 상기 인터페이스(1113)에 접속될 수 있다. 상기 비-휘발성 메모리(1118)는 상기 인터페이스(1113)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 드라이브(1100)에 전원공급이 차단된다 할지라도, 상기 비-휘발성 메모리(1118)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(1119)는 휘발성 메모리(volatile memory)를 포함할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM)일 수 있다. 상기 버퍼 메모리(1119)는 상기 비-휘발성 메모리(1118)에 비하여 상대적으로 빠른 동작속도를 보일 수 있다.
상기 인터페이스(1113)의 데이터 처리속도는 상기 비 휘발성 메모리(1118)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(1119)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(1113)를 통하여 수신된 데이터는, 상기 제어기(1115)를 경유하여 상기 버퍼 메모리(1119)에 임시 저장된 후, 상기 비-휘발성 메모리(1118)의 데이터 기록(write) 속도에 맞추어 상기 비-휘발성 메모리(1118)에 영구 저장될 수 있다. 또한, 상기 비-휘발성 메모리(1118)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(1119)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(1119)는 상기 솔리드 스테이트 드라이브(1100)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
상기 버퍼 메모리(1119)는 도 1 내지 도 40을 참조하여 설명한 것과 유사한 구성을 포함할 수 있다.
도 44 및 도 45는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 사시도 이고, 도 46은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 시스템 블록도 이다.
도 44 및 도 45를 참조하면, 도 1 내지 도 40을 참조하여 설명된 반도체 소자는 eMMC(embedded multi-media chip; 1200), 스마트 폰(1900), 넷북, 노트북, 또는 태블릿 PC와 같은 전자시스템들에 유용하게 적용될 수 있다. 예를 들면, 도 1 내지 도 40을 참조하여 설명한 것과 유사한 반도체 소자는 상기 스마트 폰(1900) 내의 메인보드에 탑재될 수 있다.
도 46을 참조하면, 도 1 내지 도 40을 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 40을 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야만 한다.
21: 기판 22: 활성 영역
23: 소자 분리 막 25: 게이트 트렌치
26: 게이트 유전막 27: 게이트 전극
28: 게이트 캐핑 패턴 29: 게이트 구조체
31, 32: 소스/드레인 영역 33: 층간 절연 막
35: 비트 플러그 36: 비트 라인
37: 매립 콘택 플러그 39: 랜딩 패드
41: 식각 정지 막 44: 제1 몰딩 막
45: 하드마스크 패턴 46: 포토레지스트 패턴
48: 제1 홀 51, 51A: 하부 몰딩 막
52: 중간 몰딩 막 53: 상부 몰딩 막
54, 54A, 54B, 54C: 제2 몰딩 막
58: 제2 홀
64: 제3 몰딩 막 68: 제3 홀
81, 81A: 하부 전극 83: 캐패시터 유전막
85: 상부 전극 87: 도전 막
91: 상부 절연 막 93: 콘택 홀
95: 배선
201: 모듈 기판 203: 제어 칩 패키지
205: 입출력 단자 207: 반도체 패키지
1002: 호스트(Host) 1100: 솔리드 스테이트 드라이브(SSD)
1113: 인터페이스 1115: 제어기(controller)
1118: 비-휘발성 메모리(non-volatile memory)
1119: 버퍼 메모리(buffer memory)
1200: eMMC(embedded multi-media chip)
1900: 스마트 폰
2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛
23: 소자 분리 막 25: 게이트 트렌치
26: 게이트 유전막 27: 게이트 전극
28: 게이트 캐핑 패턴 29: 게이트 구조체
31, 32: 소스/드레인 영역 33: 층간 절연 막
35: 비트 플러그 36: 비트 라인
37: 매립 콘택 플러그 39: 랜딩 패드
41: 식각 정지 막 44: 제1 몰딩 막
45: 하드마스크 패턴 46: 포토레지스트 패턴
48: 제1 홀 51, 51A: 하부 몰딩 막
52: 중간 몰딩 막 53: 상부 몰딩 막
54, 54A, 54B, 54C: 제2 몰딩 막
58: 제2 홀
64: 제3 몰딩 막 68: 제3 홀
81, 81A: 하부 전극 83: 캐패시터 유전막
85: 상부 전극 87: 도전 막
91: 상부 절연 막 93: 콘택 홀
95: 배선
201: 모듈 기판 203: 제어 칩 패키지
205: 입출력 단자 207: 반도체 패키지
1002: 호스트(Host) 1100: 솔리드 스테이트 드라이브(SSD)
1113: 인터페이스 1115: 제어기(controller)
1118: 비-휘발성 메모리(non-volatile memory)
1119: 버퍼 메모리(buffer memory)
1200: eMMC(embedded multi-media chip)
1900: 스마트 폰
2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛
Claims (20)
- 기판 상에 제1 몰딩 막을 형성하는 단계;
상기 제1 몰딩 막을 관통하는 제1 홀을 형성하는 단계;
상기 제1 홀은 상기 제1 몰딩 막 내에 보존되도록 상기 제1 몰딩 막 상에 복수의 층을 갖는 제2 몰딩 막을 형성하는 단계;
상기 제2 몰딩 막을 관통하며 상기 제1 홀에 연통된 제2 홀을 형성하는 단계; 및
상기 제1 홀 및 상기 제2 홀 내에 제1 전극을 형성하는 단계;를 포함하고,
상기 제2 몰딩 막을 형성하는 단계는, 상기 제1 몰딩 막 상에 하부 몰딩 막을 형성하는 단계와, 상기 하부 몰딩 막 상에 상부 몰딩 막을 형성하는 단계를 포함하고,
상기 제1 몰딩 막은 제1 식각 속도를 가지며, 상기 하부 몰딩 막 및 상기 상부 몰딩 막은 각각 제2 및 제3 식각 속도를 가지며, 상기 제2 식각 속도는 상기 제1 및 제3 식각 속도보다 빠르며,
상기 하부 몰딩 막에 위치한 상기 제2 홀은 상기 제1 몰딩 막의 상면보다 높은 레벨에서 상기 하부 몰딩 막과 상기 상부 몰딩 막의 계면에서의 상기 제2 홀의 폭보다 큰 폭의 영역을 갖는 반도체 소자 형성 방법.
- 제1 항에 있어서,
상기 제2 몰딩 막을 형성하는 단계 후,
상기 제1 홀 내에 상기 제1 몰딩 막의 측면이 노출된 반도체 소자 형성 방법. - 제1 항에 있어서,
상기 제1 홀의 측벽 및 상기 제2 홀의 측벽 간의 접촉 각도는 둔각인 반도체 소자 형성 방법. - 제1 항에 있어서,
상기 제2 홀의 서로 마주보는 좌 측벽 및 우 측벽은 서로 다른 프로 파일을 갖는 반도체 소자 형성 방법. - 제1 항에 있어서,
상기 제1 홀은 서로 마주보는 제1 우 측벽 및 제1 좌 측벽을 포함하고,
상기 제2 홀은 서로 마주보는 제2 우 측벽 및 제2 좌 측벽을 포함하되,
상기 제1 우 측벽 및 상기 제2 우 측벽이 만나는 지점에 제1 점,
상기 제1 좌 측벽 및 상기 제2 좌 측벽이 만나는 지점에 제2 점,
상기 제1 점보다 높은 레벨에 형성된 변곡점이며, 상기 제2 우 측벽 상에 위치하는 제3 점,
상기 제2 점보다 높은 레벨에 형성된 변곡점이고, 상기 제2 좌 측벽 상에 위치하는 제4 점,
상기 제1 우 측벽의 중심을 지나는 접선에 평행하고, 상기 제1 점을 지나는 제1 직선,
상기 제1 좌 측벽의 중심을 지나는 접선에 평행하고, 상기 제2 점을 지나는 제2 직선,
상기 제1 점 및 상기 제3 점을 지나는 제3 직선,
상기 제2 점 및 상기 제4 점을 지나는 제4 직선,
상기 제2 우 측벽의 중심을 지나는 접선에 평행한 제5 직선,
상기 제2 좌 측벽의 중심을 지나는 접선에 평행한 제6 직선,
상기 제1 직선 및 상기 제3 직선 사이의 제1 교각,
상기 제2 직선 및 상기 제4 직선 사이의 제2 교각,
상기 제3 직선 및 상기 제5 직선 사이의 제3 교각,
및 상기 제4 직선 및 상기 제6 직선 사이의 제4 교각을 정의할 때,
상기 제1 교각, 상기 제2 교각, 상기 제3 교각, 및 상기 제4 교각의 각각은 둔각인 반도체 소자 형성 방법. - 제5 항에 있어서,
상기 제1 교각은 상기 제2 교각과 다르고, 상기 제3 교각은 상기 제4 교각과 다른 반도체 소자 형성 방법. - 제5 항에 있어서,
상기 제4 점은 상기 제3 점보다 높은 레벨에 형성된 반도체 소자 형성 방법. - 삭제
- 삭제
- 삭제
- 제1 항에 있어서,
상기 제2 몰딩 막을 형성하는 단계는,
상기 하부 몰딩 막 및 상기 상부 몰딩 막 사이에 중간 몰딩 막을 형성하는 단계를 더 포함하되,
상기 중간 몰딩 막은 상기 상부 몰딩 막보다 빠른 식각 속도를 갖는 반도체 소자 형성 방법. - 제1 항에 있어서,
상기 제2 몰딩 막을 형성하는 단계는,
상기 하부 몰딩 막 및 상기 상부 몰딩 막 사이에 중간 몰딩 막을 형성하는 단계를 더 포함하되,
상기 중간 몰딩 막은 상기 하부 몰딩 막보다 빠른 식각 속도를 갖는 반도체 소자 형성 방법. - 기판 상에 제1 몰딩 막을 형성하는 단계;
상기 제1 몰딩 막을 관통하는 제1 홀을 형성하는 단계;
상기 제1 몰딩 막 상에 제2 몰딩 막을 형성하는 단계 - 상기 제1 홀은 상기 제1 몰딩 막 내에 보존되고, 상기 제2 몰딩 막은 상기 제1 몰딩 막보다 빠른 식각 속도를 갖는 물질을 가짐 - ;
상기 제2 몰딩 막을 관통하며 상기 제1 홀에 연통된 제2 홀을 형성하는 단계;
상기 제1 홀 및 상기 제2 홀 내에 제1 전극을 형성하는 단계;
상기 제1 전극 상에 유전 막을 형성하는 단계; 및
상기 유전 막 상에 상기 제1 홀 및 상기 제2 홀의 내부를 채우고 상기 제2 몰딩 막의 상부를 덮는 제2 전극을 형성하는 단계;를 포함하되,
상기 제1 전극의 상단은 상기 제2 몰딩 막의 상단 보다 낮은 레벨에 형성되고,
상기 제1 전극은 상기 제1 몰딩 막 및 상기 제2 몰딩 막에 직접적으로 접촉되며,
상기 유전 막은 상기 제2 몰딩 막 상을 덮고, 상기 유전 막은 상기 제2 몰딩 막에 직접적으로 접촉된 반도체 소자 형성 방법. - 기판 상의 제1 몰딩 막;
상기 제1 몰딩 막을 관통하는 제1 홀;
상기 제1 몰딩 막 상의 제2 몰딩 막;
상기 제2 몰딩 막을 관통하며 상기 제1 홀에 연통된 제2 홀; 및
상기 제1 홀 및 상기 제2 홀 내에 형성된 제1 전극을 포함하되,
상기 제2 몰딩 막은, 상기 제1 몰딩 막 상에 배치된 하부 몰딩 막과, 상기 하부 몰딩 막 상에 배치된 상부 몰딩 막을 포함하고,
상기 제2 홀은 돔부의 일부 영역을 통해 상기 제1 홀과 연통되며, 상기 하부 몰딩 막은 상기 제1 몰딩 막 및 상기 상부 몰딩 막의 물질들과 다른 물질을 포함하고,
상기 하부 몰딩 막에 위치한 상기 제2 홀은 상기 제1 몰딩 막의 상면보다 높은 레벨에서 상기 하부 몰딩 막과 상기 상부 몰딩 막의 계면에서의 상기 제2 홀의 폭보다 큰 폭의 영역을 가지며,
상기 제2 홀의 서로 마주보는 좌 측벽 및 우 측벽은 서로 다른 프로 파일을 갖는 반도체 소자. - 제14 항에 있어서,
상기 제1 홀의 측벽 및 상기 제2 홀의 측벽 간의 접촉 각도는 둔각인 반도체 소자. - 제14 항에 있어서,
상기 제1 홀은 서로 마주보는 제1 우 측벽 및 제1 좌 측벽을 포함하고,
상기 제2 홀은 서로 마주보는 제2 우 측벽 및 제2 좌 측벽을 포함하되,
상기 제1 우 측벽 및 상기 제2 우 측벽이 만나는 지점에 제1 점,
상기 제1 좌 측벽 및 상기 제2 좌 측벽이 만나는 지점에 제2 점,
상기 제1 점보다 높은 레벨에 형성된 변곡점이며, 상기 제2 우 측벽 상에 위치하는 제3 점,
상기 제2 점보다 높은 레벨에 형성된 변곡점이고, 상기 제2 좌 측벽 상에 위치하는 제4 점,
상기 제1 우 측벽의 중심을 지나는 접선에 평행하고, 상기 제1 점을 지나는 제1 직선,
상기 제1 좌 측벽의 중심을 지나는 접선에 평행하고, 상기 제2 점을 지나는 제2 직선,
상기 제1 점 및 상기 제3 점을 지나는 제3 직선,
상기 제2 점 및 상기 제4 점을 지나는 제4 직선,
상기 제2 우 측벽의 중심을 지나는 접선에 평행한 제5 직선,
상기 제2 좌 측벽의 중심을 지나는 접선에 평행한 제6 직선,
상기 제1 직선 및 상기 제3 직선 사이의 제1 교각,
상기 제2 직선 및 상기 제4 직선 사이의 제2 교각,
상기 제3 직선 및 상기 제5 직선 사이의 제3 교각,
및 상기 제4 직선 및 상기 제6 직선 사이의 제4 교각을 정의할 때,
상기 제1 교각, 상기 제2 교각, 상기 제3 교각, 및 상기 제4 교각의 각각은 둔각인 반도체 소자. - 제16 항에 있어서,
상기 제1 교각은 상기 제2 교각과 다르고, 상기 제3 교각은 상기 제4 교각과 다른 반도체 소자. - 제16 항에 있어서,
상기 제4 점은 상기 제3 점보다 높은 레벨에 형성된 반도체 소자. - 삭제
- 기판 상의 제1 몰딩 막;
상기 제1 몰딩 막을 관통하는 제1 홀;
상기 제1 몰딩 막 상에 상기 제1 몰딩 막보다 빠른 식각 속도를 갖는 제2 몰딩 막;
상기 제2 몰딩 막을 관통하며 상기 제1 홀에 연통된 제2 홀;
상기 제1 홀 및 상기 제2 홀 내에 형성된 제1 전극;
상기 제1 전극 상의 유전 막; 및
상기 유전 막 상의 제2 전극을 포함하되,
상기 제2 홀의 서로 마주보는 좌 측벽 및 우 측벽은 서로 다른 프로 파일을 갖고,
상기 제1 전극의 상단은 상기 제2 몰딩 막의 상단 보다 낮은 레벨에 형성되고,
상기 제1 전극은 상기 제1 몰딩 막 및 상기 제2 몰딩 막에 직접적으로 접촉되며,
상기 제2 전극은 상기 제2 몰딩 막의 상단을 덮고 상기 제1 홀 및 상기 제2 홀의 내부에 연장되고,
상기 유전 막은 상기 제2 몰딩 막 상을 덮고, 상기 유전 막은 상기 제2 몰딩 막에 직접적으로 접촉된 반도체 소자.
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