CN118175846A - 三维存储器及其制备方法、存储***、电子设备 - Google Patents

Abstract

本申请提供了一种三维存储器及其制备方法、存储***、电子设备，涉及半导体芯片技术领域，用于降低三维存储器的制备工艺难度。一种三维存储器，包括：叠层结构，包括交替层叠的多个栅极层和多个栅极介质层；贯穿所述叠层结构的沟道结构，所述沟道结构包括第一存储功能层；设置在所述叠层结构上的第二存储功能层，所述第二存储功能层与所述第一存储功能层呈一体结构；设置在所述沟道结构和所述第二存储功能层上的保护层和选择栅极层。上述三维存储器的制备方法用于实现数据的读取和写入操作。

Description

三维存储器及其制备方法、存储***、电子设备

技术领域

本申请涉及半导体技术领域，尤其涉及一种三维存储器及其制备方法、存储***、电子设备。

背景技术

目前，3D NAND存储器以其小体积、大容量为出发点，将储存单元采用三维模式层层堆叠的高度集成为设计理念，生产出高单位面积存储密度，高效存储单元性能的存储器，逐渐成为新兴存储器设计和生产的主流工艺。

然而，随着三维存储器的堆叠结构的层数不断增加，制备工艺难度也不断增加。如何降低三维存储器的制备工艺难度，成为领域内亟待解决的问题。

发明内容

本申请的实施例提供一种三维存储器及其制备方法、存储***、电子设备，用于降低三维存储器的制备工艺难度。

为达到上述目的，本申请的实施例采用如下技术方案：

一方面，提供一种三维存储器，所述三维存储器包括：叠层结构，包括交替层叠的多个栅极层和多个栅极介质层；贯穿所述叠层结构的沟道结构，所述沟道结构包括第一存储功能层；设置在所述叠层结构上的第二存储功能层，所述第二存储功能层与所述第一存储功能层呈一体结构；设置在所述沟道结构和所述第二存储功能层上的保护层和选择栅极层。

本申请的一些实施例提供的一种三维存储器，设置三维存储器包括叠层结构、沟道结构、保护层及选择栅极层，还包括位于叠层结构上的第二存储功能层，且第二存储功能层与第一存储功能层呈一体结构，从而使得三维存储器在制备过程中无需去除第二存储功能层，降低了三维存储器的制备工艺难度。

在一些实施例中，所述第二存储功能层包括：沿远离所述叠层结构的方向依次层叠的第二电荷阻挡层、第二电荷捕获层和第二隧穿层。所述三维存储器还包括：至少贯穿所述选择栅极层、所述保护层、所述第二隧穿层及第二电荷捕获层的隔绝块；以及，贯穿所述隔绝块和所述叠层结构的栅线隔离结构。

在一些实施例中，所述隔绝块隔开所述栅线隔离结构和所述第二隧穿层、所述第二电荷捕获层。

在一些实施例中，在所述隔绝块贯穿所述第二隧穿层及所述第二电荷捕获层的情况下，所述隔绝块还至少贯穿所述第二电荷阻挡层。

在一些实施例中，所述隔绝块隔开所述栅线隔离结构和所述第二隧穿层、所述第二电荷捕获层、所述第二电荷阻挡层。

在一些实施例中，所述叠层结构中最靠近所述第二存储功能层的栅极介质层为第一栅极介质层；在所述隔绝块贯穿所述选择栅极层、所述保护层、所述第二存储功能层的情况下，所述隔绝块还延伸至所述第一栅极介质层的内部。

在一些实施例中，所述隔绝块至少位于所述栅线隔离结构的沿第一方向的相对两侧；所述第一方向平行于所述栅极层所在平面。

另一方面，提供一种三维存储器的制备方法。所述制备方法包括：提供三维阵列结构；所述三维阵列结构包括衬底、设置在所述衬底一侧的初始叠层结构、贯穿所述初始叠层结构的沟道孔；在所述沟道孔内及所述初始叠层结构远离所述衬底一侧形成存储功能膜层；所述存储功能膜层中位于所述初始叠层结构远离所述衬底一侧的部分为第二存储功能层；在所述沟道孔内形成沟道层；在所述第二存储功能层远离所述衬底的一侧形成保护层、选择栅极层。

本申请的一些实施例提供的三维存储器的制备方法中，首先提供三维阵列结构，在三维阵列结构的沟道孔内及初始叠层结构远离衬底的一侧形成存储功能膜层，存储功能膜层中位于初始叠层结构远离衬底一侧的部分为第二存储功能层，然后在沟道孔内形成沟道层，在第二存储功能层远离衬底的一侧形成保护层及选择栅极层，从而在三维存储器的制备过程中保留第二存储功能层，进而可以减小三维存储器的制备工艺难度，避免因去除第二存储功能层而增加的制备工艺难度。

在一些实施例中，所述第二存储功能层包括：沿远离所述叠层结构的方向依次层叠的第二电荷阻挡层、第二电荷捕获层和第二隧穿层。所述制备方法还包括：形成贯穿所述选择栅极层和所述保护层、并至少贯穿所述第二隧穿层、所述第二电荷捕获层的第一狭缝；在所述第一狭缝内形成隔绝块；形成贯穿所述隔绝块及所述初始叠层结构的栅线狭缝；所述栅线狭缝位于所述隔绝块在所述衬底上的正投影范围之内。

在一些实施例中，形成所述第一狭缝，包括：刻蚀所述选择栅极层、所述保护层，并刻蚀所述第二存储功能层中的第二隧穿层和第二电荷捕获层，形成所述第一狭缝。

在一些实施例中，形成所述第一狭缝，包括：刻蚀所述选择栅极层、所述保护层、所述第二隧穿层、所述第二电荷捕获层及所述第二电荷阻挡层，形成所述第一狭缝。

在一些实施例中，所述初始叠层结构包括交替层叠的多个栅极介质层和多个栅极牺牲层，所述多个栅极介质层中最靠近所述第二存储功能层的栅极介质层为第一栅极介质层；形成所述第一狭缝，包括：刻蚀所述选择栅极层、所述保护层、所述第二存储功能层及所述第一栅极介质层的一部分，形成所述第一狭缝。

在一些实施例中，所述制备方法还包括：通过所述栅线狭缝去除所述栅极牺牲层，形成牺牲间隙；在所述牺牲间隙填充导电材料，形成栅极层。

在一些实施例中，所述制备方法还包括：在所述栅线狭缝内形成栅线隔离结构。

又一方面，提供一种存储***。所述存储***包括：控制器，及如上述任一实施例中所述的三维存储器；其中，所述控制器耦合至所述三维存储器，且用于控制所述三维存储器存储数据。

又一方面，提供一种电子设备。所述电子设备包括：如上述实施例中所述的存储***。

可以理解地，本申请的上述实施例提供的三维存储器、存储***及电子设备，其所能达到的有益效果可参考上文中三维存储器的制备方法的有益效果，此处不再赘述。

附图说明

为了更清楚地说明本申请中的技术方案，下面将对本申请一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本申请实施例所涉及的产品的实际尺寸、方法的实际流程等的限制。

图1为一种相关技术中的三维存储器的制备过程中的示意图；

图2为根据本申请一些实施例中的一种三维存储器的制备方法的流程图；

图3a～图3g为根据本申请一些实施例中的一种三维存储器的制备方法的步骤图；

图4为根据本申请一些实施例中的另一种三维存储器的制备方法的流程图；

图5为一种相关技术中的三维存储器的制备方法的示意图；

图6a～图6c为根据本申请一些实施例中的另一种三维存储器的制备方法的步骤图；

图7a～图7c为根据本申请一些实施例中的又一种三维存储器的制备方法的步骤图；

图8为根据本申请一些实施例中的又一种三维存储器的制备方法的流程图；

图9a～图9c为根据本申请一些实施例中的又一种三维存储器的制备方法的步骤图；

图10a为根据本申请一些实施例中的一种三维存储器的结构图；

图10b为根据本申请一些实施例中的另一种三维存储器的结构图；

图10c为根据本申请一些实施例中的又一种三维存储器的结构图；

图11a为根据本申请一些实施例中的一种存储***的结构图；

图11b为根据本申请一些实施例中的另一种存储***的结构图；

图12为根据本申请一些实施例中的一种电子设备的结构图。

具体实施方式

下面将结合附图，对本申请一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本申请的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所申请的实施例并不必然限制于本文内容。

本文中“被配置为”的使用意味着开放和包容性的语言，其不排除被配置为执行额外任务或步骤的设备。

在本申请的内容中，“在……上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。

本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层的厚度和区域的面积。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。

如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。

相关技术中，如图1所示，在三维存储器的制造过程中，需要将存储功能层中位于初始叠层结构上的部分去除。然而，去除该部分存储功能层的步骤比较繁琐，且去除后不同区域内的工艺差异大，去除工艺复杂，使得三维存储器的制备工艺难度增大。

本申请的实施例提供了一种三维存储器的制备方法，该制备方法例如用于制备以下一些实施例所提供的三维存储器100。其中，图2、图4、图8为本公开一些实施例提供的三维存储器的制备方法的流程图；图3a～图3g、图6a～图6c、7a～图7c及图9a～图9c分别为根据一些实施例的三维存储器的制备方法中各步骤对应的截面结构图。应当理解的是，图2、图4、图8所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的、或者可以是按照不同于图2、图4、图8所示的顺序执行的。

具体地，本申请的一些实施例提供了一种三维存储器的制备方法，如图2所示，该制备方法包括S100～S400。

S100，提供三维阵列结构。三维阵列结构包括衬底、设置在衬底一侧的初始叠层结构、贯穿初始叠层结构的沟道孔。

示例性的，如图3a所示，衬底11可以为单层衬底，也可以为复合衬底。

在衬底11为复合衬底的情况下，该衬底11可以包括依次层叠的基底、第一停止层和第二停止层。相比于基底，第二停止层更靠近初始叠层结构12。

示例性的，基底的材料可以为单晶硅(Si)、单晶锗(Ge)、锗硅(GeSi)或碳化硅(SiC)等；也可以为绝缘体上硅(SOI)或绝缘体上锗(GOI)等；还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。第一停止层的材料可以为氧化硅，第二停止层的材料可以为多晶硅。

例如，在衬底11为复合衬底的情况下，沟道孔13延伸至衬底11的第二停止层的内部。

示例性的，可以采用干法刻蚀工艺或湿法刻蚀工艺形成上述多个沟道孔13。如图3a所示，沟道孔13贯穿初始叠层结构12，且可以延伸至衬底11的内部。

S200，在沟道孔内及初始叠层结构远离衬底一侧形成存储功能膜层；存储功能膜层中位于初始叠层结构远离衬底一侧的部分为第二存储功能层。

示例性的，可以采用化学气相沉积(Chemical Vapor Deposition，简称CVD)、物理气相沉积(Physical Vapor Deposition，简称PVD)、原子层沉积(Atomic LayerDeposition，简称ALD)或其任何组合的薄膜沉积工艺，在沟道孔13内及初始叠层结构12远离衬底11一侧沉积存储功能膜层的材料，形成存储功能膜层14。

示例性的，如图3b所示，存储功能膜层14中位于沟道孔13内的部分为第一存储功能层141。

例如，第一存储功能层141和第二存储功能层142为一体结构，第一存储功能层141与第二存储功能层142之间是连续的、无间断的。

可以理解的是，由于沟道孔13延伸至衬底11的内部，第一存储功能层141的一部分也位于衬底11的内部。

S300，在沟道孔内形成沟道层。

示例性的，可以采用CVD、PVD或ALD工艺在沟道孔13内的第一存储功能141上沉积沟道层材料，然后对其进行平坦化处理，形成沟道层15。

如图3c所示，第一存储功能层141位于沟道层15与沟道孔13的内壁之间。

示例性的，沟道层15的材料可以为多晶硅或非晶硅。

其中，第一存储功能层141和沟道层15组成沟道结构2。

当然，在一些示例中，沟道结构2还包括位于沟道孔13内的支撑柱。

例如，在沟道结构2包括支撑柱、沟道层15、第一存储功能层141的情况下，支撑柱填充在沟道层15所围成的空隙内，支撑柱的材料可以为电介质。

可以理解的是，由于沟道孔13延伸至衬底11的内部，沟道层15也延伸至衬底11的内部，相应的，沟道结构2延伸至衬底11的内部。

S400，在第二存储功能层远离衬底的一侧形成保护层、选择栅极层。

示例性的，如图3d所示，可以采用CVD、PVD或ALD工艺在第二存储功能层142远离衬底11的一侧沉积保护层材料，形成保护层16。

例如，保护层16的材料可以为氧化硅等。

示例性的，可以采用CVD、PVD或ALD工艺在保护层16远离衬底11的一侧沉积选择栅极层材料，形成选择栅极层17。

例如，选择栅极层17的材料可以为多晶硅等。

例如，保护层16覆盖上述第二存储功能层142远离衬底11一侧的表面，以及沟道层15远离衬底11一侧的表面。选择栅极层17覆盖保护层16远离衬底11一侧的表面。

上述保护层16用于隔绝选择栅极层17与第二存储功能层142。

本申请的一些实施例提供的三维存储器100的制备方法中，首先提供三维阵列结构1，在三维阵列结构1的沟道孔内13及初始叠层结构12远离衬底11的一侧形成存储功能膜层14，存储功能膜层14中位于初始叠层结构12远离衬底11一侧的部分为第二存储功能层142，然后在沟道孔内13形成沟道层15，在第二存储功能层142远离衬底11的一侧形成保护层16及选择栅极层17，从而在三维存储器100的制备过程中保留第二存储功能层142，进而可以减小三维存储器100的制备工艺难度。

在一些实施例中，如图3d所示，第二存储功能层142包括：沿远离初始叠层结构12的方向层叠设置的第二电荷阻挡层142a、第二电荷捕获层142b和第二隧穿层142c。

示例性的，第二电荷阻挡层142a的材料可以为氧化硅，第二电荷捕获层142b的材料可以为氮化硅，第二隧穿层142c的材料可以为氧化硅。

示例性的，可以采用CVD、PVD、ALD或其任何组合的薄膜沉积工艺，沿远离初始叠层结构12的方向顺次沉积形成第二电荷阻挡层142a、第二电荷捕获层142b和第二隧穿层142c。

在一些示例中，第一存储功能层141包括：沿远离沟道孔13的方向层叠设置的第一电荷阻挡层141a、第一电荷捕获层141b和第一隧穿层141c。第一电荷阻挡层141a和第二电荷阻挡层142a的材料相同，第一电荷阻挡层141a和第二电荷阻挡层142a可以在同一次制备工艺中形成。第一电荷捕获层141b和第二电荷捕获层142b的材料相同，第一电荷捕获层141b和第二电荷捕获层142b可以在同一次制备工艺中形成。第一隧穿层141c和第二隧穿层142c的材料相同，第一隧穿层141c和第二隧穿层142c可以在同一次制备工艺中形成。

在一些实施例中，上述在第二存储功能层142远离衬底11的一侧形成选择栅极层17后，如图4所示，上述制备方法还包括S500～S700。

S500，形成贯穿选择栅极层和保护层、并至少贯穿第二隧穿层、电荷捕获层的第一狭缝。

示例性的，如图3e所示，可以采用干法刻蚀工艺或湿法刻蚀工艺形成上述多个第一狭缝3。第一狭缝3可以沿方向Z向衬底11的方向延伸。

例如，第一狭缝3可以贯穿第二存储功能层142。又如，第一狭缝3可以贯穿第二存储功能层142的第二隧穿层142c、电荷捕获层142b。

S600，在第一狭缝内形成隔绝块。

示例性的，如图3f所示，可以采用CVD、PVD或ALD工艺在第一狭缝3沉积隔绝块材料，形成隔绝块31。

例如，隔绝块31的材料可以为氧化硅。

示例性的，如图3f所示，隔绝块31可以填满第一狭缝3。隔绝块31远离衬底11一侧的表面，与上述选择栅极层17远离衬底11一侧的表面平齐。

S700，形成贯穿隔绝块及初始叠层结构的栅线狭缝；栅线狭缝位于隔绝块在衬底上的正投影范围之内。

示例性的，如图3g所示，可以采用干法刻蚀工艺或湿法刻蚀工艺形成上述多个栅线狭缝4。栅线狭缝4可以沿方向Z向衬底11的方向延伸。

示例性的，如图3g所示，栅线狭缝4可以延伸至衬底11的内部。

示例性的，如图3g所示，栅线狭缝4中，与上述隔绝块31同等高度(此处的同等高度指的是图中Z方向)部分的内壁，位于隔绝块31的内部。

上述初始叠层结构12包括交替层叠的多个栅极介质层121和多个栅极牺牲层122。栅极介质层121和栅极牺牲层122可以具有不同的刻蚀选择比。栅极介质层121的材料可以为氧化硅，栅极牺牲层122的材料可以为氮化硅。

本申请的发明人研究发现，如图5所示，三维存储器的制备方法中，形成隔绝块，也可以使得隔绝块31’贯穿选择栅极层17’和保护层16’。然而这种制备方法，在后续工艺中利用栅线狭缝刻蚀去除栅极牺牲层时，第二存储功能142’中的第二电荷捕获层142b’也会被同步刻蚀掉，从而使得第二存储功能层142’的第二电荷阻挡层142a’与初始叠层结构之间容易发生剥离(Peeling)，以及第二隧穿层142c’与保护层16’之间容易发生剥离。此外，在栅极牺牲层被替换为栅极层时，第二电荷捕获层142b’也容易被替换为导电材料而导致第二存储功能层142’与沟道层15’之间发生漏电现象。

因此，本申请发明人对上述制备方法做出改进，如图3f～图3g，形成贯穿第二存储功能层142至少一部分的第一狭缝3，使得在第一狭缝3内形成的隔绝块31隔开第二存储功能层142的至少一部分，然后形成贯穿隔绝块31及初始叠层结构12的栅线狭缝4，使得栅线狭缝4位于隔绝块31在衬底11上的正投影范围之内，从而在后续步骤利用栅线狭缝4刻蚀去除栅极牺牲层122时，可以利用隔绝块31对第二存储功能层142进行隔绝保护，避免刻蚀掉部分第二存储功能142，从而避免第二存储功能层142的第二电荷阻挡层142a与初始叠层结构12之间发生剥离(Peeling)，以及第二隧穿层142c与保护层16之间发生剥离，以及避免第二存储功能层142的第二电荷捕获层142b被替换为导电材料而与沟道层15之间发生漏电。

可以理解的是，上述形成第一狭缝3的制备方法有多种，可以根据实际需要进行选择，本申请对此不作限制。

在一些示例中，上述S500中形成第一狭缝3，包括S510a。

S510a，刻蚀选择栅极层、保护层，并刻蚀第二存储功能层中的第二隧穿层和第二电荷捕获层，形成第一狭缝。

示例性的，如图6a所示，可以采用干法刻蚀或湿法刻蚀形成第一狭缝3。

可以理解的是，如图6b及图6c所示，在S510a中形成第一狭缝3之后，可以在第一狭缝3内形成隔绝块31，形成贯穿隔绝块31及初始叠层结构12的栅线狭缝4；栅线狭缝4位于隔绝块31在衬底11上的正投影范围之内。由于第一狭缝3贯穿第二隧穿层142c及第二电荷捕获层142b，隔绝块31靠近衬底11的一侧的表面，与第二电荷阻挡层142a远离衬底一侧的表面平齐，从而可以使得隔绝块31将栅线狭缝4与第二电荷捕获层142b分隔开，可以利用隔绝块31对第二存储功能层142进行隔绝保护。

采用上述制备方法，可以使得形成的第一狭缝3的深度较小，刻蚀第二存储功能层142的深度也较小，例如，在采用湿法刻蚀的情况下，可以减少刻蚀液的用量，从而可以降低制备三维存储器的材料成本。此外，上述制备方法，可以保证在第一狭缝3内形成的隔绝块31将第二存储功能层142的第二电荷捕获层142b和栅线狭缝4隔开，从而在后续步骤利用栅线狭缝4刻蚀去除栅极牺牲层时，可以利用隔绝块31对第二存储功能层142进行隔绝保护，避免刻蚀掉第二电荷捕获层142b，从而避免第二存储功能层142中的第二隧穿层142c与保护层16之间发生剥离，或第二存储功能层142中的第二电荷阻挡层142a与初始叠层结构之间发生剥离。此外，在将栅极牺牲层替换为栅极层时，上述制备方法，可以避免第二存储功能层142的第二电荷捕获层142b被替换为导电材料而与沟道层15之间发生漏电，从而可以利用隔绝块31对第二存储功能层142进行隔绝保护，进而提高三维存储器的良品率。同时，上述制备方法中已经利用隔绝块31对第二存储功能层142进行隔绝保护，由此无需去除第二存储功能层142，从而可以降低三维存储器的制备工艺难度。

在另一些示例中，上述S500中形成第一狭缝3，包括S510b。

S510b，刻蚀选择栅极层、保护层、第二隧穿层、第二电荷捕获层及第二电荷阻挡层，形成第一狭缝。

示例性的，如图3e所示，可以采用干法刻蚀或湿法刻蚀形成第一狭缝3。

示例性的，如图3e所示，上述第一狭缝3贯穿整个第二存储功能层142。

可以理解的是，由于第二存储功能层142的厚度较小，采用上述制备方法使得第一狭缝3贯穿整个第二存储功能层142，从而可以降低第一狭缝3的制备工艺难度，进而可以降低三维存储器的制备工艺难度。此外，上述制备方法，可以保证在第一狭缝3内形成的隔绝块31将第二存储功能层142的第二电荷捕获层142b和栅线狭缝4隔开，从而在后续步骤利用栅线狭缝4刻蚀去除栅极牺牲层时，可以利用隔绝块31对第二存储功能层142进行隔绝保护，避免刻蚀掉第二电荷捕获层142b，从而避免第二存储功能层142中的第二隧穿层142c与保护层16之间发生剥离，或第二存储功能层142中的第二电荷阻挡层142a与初始叠层结构之间发生剥离(Peeling)。此外，在将栅极牺牲层替换为栅极层时，上述制备方法，可以避免第二存储功能层142的第二电荷捕获层142b被替换为导电材料而与沟道层15之间发生漏电，从而可以利用隔绝块31对第二存储功能层142进行隔绝保护，进而提高三维存储器的良品率。同时，上述制备方法中已经利用隔绝块31对第二存储功能层142进行隔绝保护，由此无需去除第二存储功能层142，从而可以降低三维存储器的制备工艺难度。

在又一些示例中，上述初始叠层结构12中，多个栅极介质层121中最靠近第二存储功能层142的栅极介质层为第一栅极介质层121a。上述S500中形成第一狭缝3，包括S510c。

S510c，刻蚀选择栅极层、保护层、第二存储功能层及第一栅极介质层的一部分，形成第一狭缝。

示例性的，如图7a所示，可以采用干法刻蚀或湿法刻蚀形成第一狭缝3。

可以理解的是，如图7b及图7c所示，在S510a中形成第一狭缝3之后，可以在第一狭缝3内形成隔绝块31，形成贯穿隔绝块31及初始叠层结构12的栅线狭缝4；栅线狭缝4位于隔绝块31在衬底11上的正投影范围之内。由于第一狭缝3贯穿第二存储功能层142并延伸至第一栅极介质层121a的内部，则隔绝块31靠近衬底11的一侧的表面，位于第一栅极介质层121a的内部，从而可以使得隔绝块31将栅线狭缝4与第二电荷捕获层142b分隔开，可以利用隔绝块31对第二存储功能层142进行隔绝保护。

采用上述制备方法，由于第一栅极介质层121a的厚度，大于第二存储功能层142的厚度，因而可以不必严格控制第一狭缝3的深度，进而可以降低形成第一狭缝3的工艺难度，降低三维存储器的制备难度。此外，上述制备方法，可以确保在第一狭缝3内形成的隔绝块31将第二存储功能层142和栅线狭缝4隔开，从而在后续步骤利用栅线狭缝4刻蚀去除栅极牺牲层时，可以利用隔绝块31对第二存储功能层142进行隔绝保护，避免刻蚀掉第二电荷捕获层142b，从而避免第二存储功能层142中的第二隧穿层142c与保护层16之间发生剥离，或第二存储功能层142中的第二电荷阻挡层142a与初始叠层结构之间发生剥离(Peeling)。此外，在将栅极牺牲层替换为栅极层时，上述制备方法，可以避免第二存储功能层142的第二电荷捕获层142b被替换为导电材料而与沟道层15之间发生漏电，从而可以利用隔绝块31对第二存储功能层142进行隔绝保护，进而提高三维存储器的良品率。同时，上述制备方法中已经利用隔绝块31对第二存储功能层142进行隔绝保护，由此无需去除第二存储功能层142，从而可以降低三维存储器的制备工艺难度。

可选地，刻蚀形成第一狭缝3的深度，不局限于上述几个实施例中所示的位置，也可以是第二电荷捕获层142b以下且在第一栅极介质层121a以上的任意位置。

在一些实施例中，如图8所示，上述制备方法还包括S800～S900。

S800，通过栅线狭缝去除栅极牺牲层，形成牺牲间隙。

例如，如图9a所示，可以采用湿法刻蚀工艺，利用栅线狭缝4作为刻蚀剂的通道，使得栅极牺牲层122与刻蚀剂接触，同时控制刻蚀的时间，去除掉栅极牺牲层122，在相邻的栅极介质层121之间形成牺牲间隙123。

S900，在牺牲间隙填充导电材料，形成栅极层。

示例性的，上述导电材料可以为钨、钴、铜、铝、掺杂硅、硅化物中的一种或多种的组合。

示例性的，如图9b所示，在初始叠层结构中的栅极牺牲层122被替换为栅极层125后，由多个栅极层125和多个栅极介质层121交替层叠的结构为叠层结构012。

在一些实施例中，上述制备方法还包括S910。

S910，在栅线狭缝内形成栅线隔离结构。

例如，栅线隔离结构41可以包括：第一隔离层、第二隔离层和导电层。栅线隔离结构41的形成可以包括：利用PVD、CVD或ALD工艺在栅线狭缝4内依次沉积形成第一隔离层、第二隔离层和导电层。

如图9c所示，由于栅线狭缝4延伸至衬底11内部，因此，栅线隔离结构41也延伸至衬底11的内部。

示例性的，栅线隔离结构41能够将三维存储器分隔为多个存储块区。栅线隔离结构41可以有效调整存储块区的翘曲变形，并给存储块区提供良好的支撑。可选地，上述栅线隔离结构41又可以称为阵列共源极。

在一些实施例中，上述三维存储器的制备方法还包括:去除衬底11，暴露出沟道结构2延伸至衬底11内的部分；去除该部分沟道结构中的第一存储功能层141，暴露出沟道结构中的沟道层；形成源极层5，源极层5与沟道结构中的沟道层接触。

在一些示例中，去除衬底11，包括：采用平坦化工艺，去除衬底11，使得沟道结构2延伸至衬底11内的部分暴露出来。

示例性的，上述平坦化工艺可以包括化学机械抛光(Chemical MechanicalPlanarization，简称CMP)工艺或表面研磨(Grinding)工艺。

示例性的，本申请还可以采用其他工艺去除衬底11。其中，去除衬底11所采用的工艺可以根据衬底11的结构而定，此处不再赘述。

可以理解的是，在去除衬底11之前，可以将三维阵列结构1进行翻转倒置，然后再去除衬底11。在去除衬底11后，栅线隔离结构41延伸入衬底11内部的部分暴露出来。

示例性的，可以采用CMP或Grinding工艺去除暴露出来的沟道结构中的第一存储功能层141。

示例性的，也可以采用CMP或Grinding工艺，对暴露出来的栅极隔离结构进行处理，例如，去除暴露出来的栅极隔离结构的第一隔离层和第二隔离层，使得该部分栅线隔离结构的导电层出来。

该源极层5覆盖上述沟道结构2中沟道层15暴露的端部，并包围该沟道层15暴露的部分，与沟道层15暴露的部分接触，形成电连接。这样能够使得源极层5与沟道层15具有较大的接触面积，有利于增加接触连接的可靠性。

可选地，栅线隔离结构41暴露出来的导电层可以与源极层5接触，形成电连接。

此外，上述制备方法中，在形成沟道结构2及栅线隔离结构41之后，还包括：形成贯穿选择栅极层17和保护层16的辅助沟道结构，辅助沟道结构与沟道结构2电连接；提供***电路结构；将***电路结构和三维阵列结构1的辅助沟道结构进行电连接。

示例性的，***电路结构可以包括承载基底及设置在承载基底上的***器件。***电路结构可与栅极层125、辅助沟道结构电连接。

其中，***电路结构被配置为控制三维阵列结构1。该***器件可包括诸如页缓冲器、解码器(例如行解码器和列解码器)、读出放大器、驱动器(例如字线驱动器)、或电路的任何有源(或无源)部件(例如、晶体管、二极管、电阻器、电容器等)。

例如，***电路结构可以包括多个晶体管，全部或一部分晶体管形成在承载基底中(例如在承载基底的顶表面下方)和/或直接形成在承载基底上。同样，也可以在承载基底中形成浅沟槽隔离和掺杂区(例如，晶体管的源极区和漏极区)。

需要说明的是，***电路结构还可以包括与高级逻辑工艺兼容的任何其它电路。示例性的，***电路结构包括逻辑电路(例如处理器和可编程逻辑器件(PLD))、和/或存储电路(例如，静态随机存取存储器(SRAM))。

本申请的一些实施例还提供了一种三维存储器100，该三维存储器100可以采用上述制备方法形成。如图10a所示，该三维存储器100包括：叠层结构012、沟道结构2、第二存储功能层142、保护层16以及选择栅极层17。

示例性的，上述叠层结构012包括交替层叠的多个栅极层125和多个栅极介质层121。

示例性的，上述沟道结构2贯穿叠层结构012，沟道结构2包括第一存储功能层141。

示例性的，上述第二存储功能层142设置在叠层结构012上，第二存储功能层142与第一存储功能层141呈一体结构。

示例性的，上述保护层16设置在沟道结构2和第二存储功能层142上，上述选择栅极层17设置在保护层16远离叠层结构012一侧的表面。

例如，叠层结构012中最靠近第二存储功能层的为栅极介质层121。

例如，第一存储功能层141与第二存储功能层142之间是相互连接的、无间隔的。

示例性的，沟道结构2还包括沟道层15。关于沟道结构2的结构特征可以参考本申请上述一些实施例中的描述，此处不再赘述。

本申请的一些实施例提供的三维存储器100，设置三维存储器100包括叠层结构012、沟道结构2、保护层16及选择栅极层17，还包括位于叠层结构012上的第二存储功能层142，且第二存储功能层142与第一存储功能层141呈一体结构，从而使得三维存储器100在制备过程中无需去除第二存储功能层，降低了三维存储器的制备工艺难度。

示例性的，第二存储功能层142包括：沿远离叠层结构012的方向依次层叠的第二电荷阻挡层142a、第二电荷捕获层142b和第二隧穿层142c。

在一些实施例中，如图10a所示，三维存储器100还包括：至少贯穿选择栅极层17、保护层16、第二隧穿层142c及第二电荷捕获层142b的隔绝块31；以及，贯穿隔绝块31和叠层结构012的栅线隔离结构41。

例如，上述隔绝块31隔开栅线隔离结构41和第二存储功能层142的第二隧穿层142c及第二电荷捕获层142b。

又如，上述隔绝块31隔开栅线隔离结构41和第二存储功能层142。

采用上述设置方式，可以利用隔绝块31将栅线隔离结构41与第二存储功能层142分隔开，这样，在三维存储的制备过程中，可以避免刻蚀掉部分第二存储功能层142，从而可以避免第二存储功能层142与保护层16或叠层结构之间发生剥离，可以降低第二电荷捕获层142b与沟道层15之间出现漏电的风险，且无需去除第二存储功能层142，从而可以降低三维存储器的制备工艺难度。

在一些示例中，如图10b所示，隔绝块31贯穿第二存储功能层142中的第二隧穿层142c和第二电荷捕获层142b。

例如，选择栅极层17的厚度、保护层16的厚度、第二隧穿层142c的厚度及第二电荷捕获层142b的厚度之和，与，隔绝块31的厚度，相同。隔绝块31靠近叠层结构012的一侧表面，与第二电荷捕获层142b靠近叠层结构012一侧的表面平齐。

示例性的，隔绝块31隔开栅线隔离结构41和第二隧穿层142c、第二电荷捕获层142b。

例如，隔绝块31和栅线隔离结构41将第二电荷捕获层142b分隔为两个部分。

采用上述设置方式，隔绝块31将栅线隔离结构41与第二电荷捕获层142b分隔开，这样，在三维存储的制备过程中，可以避免刻蚀掉部分第二存储功能层142，从而可以避免第二存储功能层142与保护层16或叠层结构之间发生剥离，可以降低第二电荷捕获层142b与沟道层15之间发生漏电的风险，且无需去除第二存储功能层142，从而可以降低三维存储器的制备工艺难度。

在另一些示例中，如图10a所示，隔绝块31贯穿第二存储功能层142中的第二隧穿层142c、第二电荷捕获层142b和第二电荷阻挡层142a。

例如，隔绝块31靠近叠层结构012的一侧表面，与第二电荷阻挡层142a靠近叠层结构012一侧的表面平齐。

示例性的，隔绝块31隔开栅线隔离结构41和第二隧穿层142c、第二电荷捕获层142b、第二电荷阻挡层142a。

采用上述设置方式，隔绝块31将栅线隔离结构41与第二电荷捕获层142b分隔开，这样，在三维存储的制备过程中，可以避免刻蚀掉部分第二存储功能层142，从而可以避免第二存储功能层142与保护层16或叠层结构之间发生剥离，可以降低第二电荷捕获层142b与沟道层15之间的漏电风险，且无需去除第二存储功能层142，从而可以降低三维存储器的制备工艺难度。

示例性的，叠层结构012中最靠近第二存储功能层142的栅极介质层121为第一栅极介质层121a。

在又一些示例中，如图10c所示，隔绝块31贯穿选择栅极层17、保护层16、第二存储功能层142并延伸至第一栅极介质层121a的内部。

采用上述设置方式，可以进一步地保证隔绝块31将栅线隔离结构41与第二电荷捕获层142b分隔开，降低第二电荷捕获层142b与沟道层15之间的漏电的风险，且无需去除第二存储功能层142，从而可以降低三维存储器的制备工艺难度。

在一些实施例中，如图10a所示，隔绝块31至少位于栅线隔离结构41的沿第一方向X的相对两侧；第一方向X平行于栅极层125所在平面。

示例性的，隔绝块31可以包括第一子部311和第二子部312。第一子部311和第二子部312分别位于栅线隔离结构41沿第一方向X的相对两侧。也就是说，沿第一方向X，栅线隔离结构41位于第一子部311和第二子部312之间。

可以理解的是，上述多个实施例中的三维存储器100还包括：设置在叠层结构012远离保护层16一侧的源极层5；以及，设置在叠层结构012远离源极层5一侧、并与沟道结构2电连接的***电路结构。

源极层5与沟道结构2中的沟道层15电连接，源极层5还与栅线隔离结构41电连接。

此处，***电路结构的结构可以与上述一些实施例中提及的***电路结构的结构相同，此处不再赘述。

在一些实施例中，上述三维存储器100中，叠层结构012中多个栅极介质层121和多个栅极层125可以沿第一方向X延展。沿方向Z，选择栅极层17被构造为源端选择栅SGS，多个栅极层125中位于最上方的栅极层125被构造为漏端选择栅SGD，多个栅极层125中位于中间层的栅极层125被构造为多条字线WL。

在一些示例中，沟道结构2及辅助沟道结构将各字线WL串接起来，形成存储单元串。

在一些示例中，三维存储器100还包括漏端选择栅触点SGD CNT、源端选择栅触点SGS CNT、源端触点SL CNT、字线触点WL CNT以及位线触点BL CNT。其中，漏端选择栅触点SGD CNT与漏端选择栅SGD电连接；源端选择栅触点SGS CNT与源端选择栅SGS电连接；源端触点SL CNT与源极电连接；每个字线触点WL CNT与一条字线WL电连接，由此字线触点WLCNT可以分别于每个存储单元串中分别寻址；每个位线触点BL CNT与一个存储单元串的顶端电连接，由此位线触点BL CNT可以分别独立寻址每个存储单元串。

在一些示例中，三维存储器100还包括位线BL，位线BL通过位线触点BL CNT与存储单元串电连接。

本申请的一些实施例还提供了一种存储***1000。如图11a和图11b所示，该存储***1000包括：控制器300，以及如上述一些实施例中任一项所述的三维存储器100。其中，该控制器300可以耦合至三维存储器100，且用于控制三维存储器100存储数据。

示例性的，存储***1000可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(Universal Flash Storage，简称UFS)封装或嵌入式多媒体卡(Embedded Multi Media Card，简称eMMC)封装)中。也就是说，存储***1000可以应用于并且封装到不同类型的电子产品中，例如，移动电话、计算机(包括但不限于台式计算机、膝上型计算机、平板计算机、车辆计算机等)、电视机、机顶盒、游戏控制台、打印机、定位设备、车载设备、可穿戴电子设备、智能传感器、虚拟现实(Virtual Reality，简称VR)设备、增强现实(Augmented Reality，简称AR)设备或者其中具有储存器的任何其他合适的电子设备。

可选的，如图11a所示，存储***1000可以包括：控制器300和一个三维存储器100。该三维存储器100可以集成到存储器卡中。

其中，存储器卡包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、紧凑型闪存(Compact Flash，简称CF)卡、智能媒体(Smart Media，简称SM)卡、存储器棒、多媒体卡(Multimedia Card，简称MMC)、安全数码(Secure Digital Memory Card，简称SD)卡、UFS中的任一种。

可选的，如图11b所示，存储***1000可以包括：控制器300和多个三维存储器100。该存储***1000可以集成到固态硬盘(Solid State Drives，简称SSD)中。

在存储***1000中，例如，控制器300可以被配置为，用于在低占空比环境中操作，例如，SD卡、CF卡、通用串行总线(Universal Serial Bus，简称USB)闪存驱动器、或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。

又如，控制器300被配置为，用于在高占空比环境SSD或eMMC中操作，SSD或eMMC用于智能电话、平板计算机、膝上型计算机等移动设备的数据储存器以及企业存储阵列。

在一些实施例中，控制器300可以被配置为，管理存储在三维存储器100中的数据，并且与外部设备(例如主机)通信。在一些实施例中，控制器300还可以被配置为，控制三维存储器100的操作，例如，读取、擦除和编程操作。在一些实施例中，控制器300还可以被配置为，管理关于存储在或要存储在三维存储器100中的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡中的至少一种。在一些实施例中，控制器300还被配置为，处理关于从三维存储器100读取的或者被写入到三维存储器100的数据的纠错码。

当然，控制器300还可以执行任何其他合适的功能，例如，格式化三维存储器100。例如，控制器300可以通过各种接口协议中的至少一种与外部设备(例如，主机)通信。

需要说明的是，接口协议包括USB协议、MMC协议、***部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议中的至少一种。

本申请的一些实施例提供的存储***1000所包括的三维存储器100，与上述一些实施例中提供的三维存储器100具有相同的结构及有益效果，此处不再赘述。

本申请的一些实施例还提供了一种电子设备2000，如图12所示，该电子设备可以包括如上述的被配置为实现数据存储的存储***，还可以包括中央处理器CPU(CentralProcessing Unit，中央处理器)和缓存器(cache)等中的至少一种。

示例性的，该电子设备可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备(例如智能手表、智能手环、智能眼镜等)、移动电源、游戏机、数字多媒体播放器等中的任一种。

本申请的一些实施例提供的电子设备，与上述一些实施例中提供的存储***1000具有相同的结构及有益效果，此处不再赘述。

如本申请所使用的，一个部件(例如，层、结构或器件)是在三维存储器(例如，三维存储器)的另一部件(例如，层、结构或器件)“上”、“上方”还是“下方”，是当衬底在第三方向Z上位于三维存储器的最低平面中时，在第三方向Z上相对于三维存储器的衬底确定的。在整个本申请内容中，应用了相同的概念来描述空间关系。

以上所述仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种三维存储器，其特征在于，所述三维存储器包括：

叠层结构，包括交替层叠的多个栅极层和多个栅极介质层；

贯穿所述叠层结构的沟道结构，所述沟道结构包括第一存储功能层；

设置在所述叠层结构上的第二存储功能层，所述第二存储功能层与所述第一存储功能层呈一体结构；

设置在所述沟道结构和所述第二存储功能层上的保护层和选择栅极层。

2.根据权利要求1所述的三维存储器，其特征在于，所述第二存储功能层包括：沿远离所述叠层结构的方向依次层叠的第二电荷阻挡层、第二电荷捕获层和第二隧穿层；

所述三维存储器还包括：

至少贯穿所述选择栅极层、所述保护层、所述第二隧穿层及第二电荷捕获层的隔绝块；

以及，贯穿所述隔绝块和所述叠层结构的栅线隔离结构。

3.根据权利要求2所述的三维存储器，其特征在于，所述隔绝块隔开所述栅线隔离结构和所述第二隧穿层、所述第二电荷捕获层。

4.根据权利要求2所述的三维存储器，其特征在于，在所述隔绝块贯穿所述第二隧穿层及所述第二电荷捕获层的情况下，所述隔绝块还至少贯穿所述第二电荷阻挡层。

5.根据权利要求4所述的三维存储器，其特征在于，所述隔绝块隔开所述栅线隔离结构和所述第二隧穿层、所述第二电荷捕获层、所述第二电荷阻挡层。

6.根据权利要求4所述的三维存储器，其特征在于，所述叠层结构中最靠近所述第二存储功能层的栅极介质层为第一栅极介质层；

在所述隔绝块贯穿所述选择栅极层、所述保护层、所述第二存储功能层的情况下，所述隔绝块还延伸至所述第一栅极介质层的内部。

7.根据权利要求2所述的三维存储器，其特征在于，所述隔绝块至少位于所述栅线隔离结构的沿第一方向的相对两侧；所述第一方向平行于所述栅极层所在平面。

8.一种三维存储器的制备方法，其特征在于，所述制备方法包括：

提供三维阵列结构；所述三维阵列结构包括衬底、设置在所述衬底一侧的初始叠层结构、贯穿所述初始叠层结构的沟道孔；

在所述沟道孔内及所述初始叠层结构远离所述衬底一侧形成存储功能膜层；所述存储功能膜层中位于所述初始叠层结构远离所述衬底一侧的部分为第二存储功能层；

在所述沟道孔内形成沟道层；

在所述第二存储功能层远离所述衬底的一侧形成保护层、选择栅极层。

9.根据权利要求8所述的制备方法，其特征在于，所述第二存储功能层包括：沿远离所述叠层结构的方向依次层叠的第二电荷阻挡层、第二电荷捕获层和第二隧穿层；

所述制备方法还包括：

形成贯穿所述选择栅极层和所述保护层、并至少贯穿所述第二隧穿层、所述第二电荷捕获层的第一狭缝；

在所述第一狭缝内形成隔绝块；

形成贯穿所述隔绝块及所述初始叠层结构的栅线狭缝；所述栅线狭缝位于所述隔绝块在所述衬底上的正投影范围之内。

10.根据权利要求9所述的制备方法，其特征在于，形成所述第一狭缝，包括：

刻蚀所述选择栅极层、所述保护层，并刻蚀所述第二存储功能层中的第二隧穿层和第二电荷捕获层，形成所述第一狭缝。

11.根据权利要求9所述的制备方法，其特征在于，形成所述第一狭缝，包括：

刻蚀所述选择栅极层、所述保护层、所述第二隧穿层、所述第二电荷捕获层及所述第二电荷阻挡层，形成所述第一狭缝。

12.根据权利要求9所述的制备方法，其特征在于，所述初始叠层结构包括交替层叠的多个栅极介质层和多个栅极牺牲层，所述多个栅极介质层中最靠近所述第二存储功能层的栅极介质层为第一栅极介质层；

形成所述第一狭缝，包括：

刻蚀所述选择栅极层、所述保护层、所述第二存储功能层及所述第一栅极介质层的一部分，形成所述第一狭缝。

13.根据权利要求9所述的制备方法，其特征在于，所述制备方法还包括：

通过所述栅线狭缝去除所述栅极牺牲层，形成牺牲间隙；

在所述牺牲间隙填充导电材料，形成栅极层。

14.根据权利要求13所述的制备方法，其特征在于，所述制备方法还包括：

在所述栅线狭缝内形成栅线隔离结构。

15.一种存储***，其特征在于，所述存储***包括：控制器，及如权利要求1～7中任一项所述的三维存储器；其中，所述控制器耦合至所述三维存储器，且用于控制所述三维存储器存储数据。

16.一种电子设备，其特征在于，所述电子设备包括如权利要求15所述的存储***。