CN113228279B - 用于形成半导体结构的方法 - Google Patents

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Abstract

公开了一种用于制造半导体结构的方法。根据一些方面，在衬底上形成第一层，并且执行蚀刻操作以形成垂直延伸穿过所述第一层的开口。在衬底上执行热处理以去除在形成开口时残留在开口中的残留物。在热处理中至少提供氧气，以在800℃和1300℃之间的处理温度下与所述残留物发生反应。

Description

用于形成半导体结构的方法
背景技术
本公开涉及用于形成三维(3D)半导体结构的方法，并且更具体地，涉及用于形成3D存储器件的方法。
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面半导体器件(例如存储单元)按比例缩小至较小尺寸。然而，随着存储器件的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。3D半导体器件架构可以解决某些平面半导体器件(例如闪存存储器件)中的密度限制。
可以通过堆叠半导体晶片或管芯并且将它们垂直互连来形成3D半导体器件，使得所得到的结构充当单个器件，从而以比常规平面工艺更低的功率和更小的占用面积实现性能改进。在用于堆叠半导体衬底的各种技术中，诸如混合键合之类的键合由于其形成高密度互连的能力而被认为是有前途的技术之一。
发明内容
本文公开了用于形成3D半导体结构的方法。
在一方面，公开了一种用于形成半导体结构的方法。在衬底上形成第一层，并且形成垂直延伸穿过第一层的开口。对开口执行热处理以去除在形成开口时残留在开口中的残留物。在热处理中至少提供氧气以与开口中的残留物发生反应以形成硅和氧的气态化合物。
在另一方面，公开了一种用于形成半导体结构的方法。在衬底上形成第一层，并且执行蚀刻操作以形成垂直延伸穿过第一层的开口。对开口执行热处理以去除在形成开口时残留在开口中的残留物。在热处理中至少提供氧气，以在800℃与1300℃之间的处理温度下与残留物发生反应。
在另一方面，公开了一种用于形成三维(3D)存储器件的方法。在衬底上形成堆叠结构，并且该堆叠结构包括多个交错的第一堆叠层和第二堆叠层。形成垂直延伸穿过堆叠结构的开口。执行热处理以将在形成开口时残留在开口中的残留物转化为气态化合物。残留物包括硅原子或硅和氧的化合物中的至少一种。在开口中形成沟道结构。
在另一方面，公开了一种半导体制造装置。该半导体制造装置包括反应室和位于反应室中以保持衬底的衬底保持器。反应室中的工艺温度在800℃与1300℃之间，并且反应室被配置为在衬底上执行热处理以将衬底上的残留物转化为气态化合物。
附图说明
并入本文中并构成说明书的一部分的附图示出了本公开的各方面，并且与说明书一起进一步用于解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1示出了根据本公开的一些方面的扫描电子显微镜图像，其示出了在制造工艺的制作阶段处的示例性3D半导体器件的横截面。
图2示出了根据本公开的一些方面的示例性3D存储器件的横截面。
图3A-图3F示出了根据本公开的一些方面的在制造工艺的不同阶段处的示例性3D存储器件的横截面。
图4示出了根据本公开的一些方面的用于形成3D存储器件的示例性方法的流程图。
图5示出了根据本公开的一些方面的用于执行用于形成3D存储器件的示例性方法的升华变量示意图。
图6示出了根据本公开的一些方面的扫描电子显微镜图像，其示出了在制造工艺的制作阶段处的示例性3D半导体器件的横截面。
图7示出了根据本公开的一些方面的用于形成3D存储器件的示例性方法的流程图。
图8示出了根据本公开的一些方面的用于形成3D存储器件的示例性方法的流程图。
图9示出了根据本公开的一些方面的示例性半导体制造装置。
将参考附图描述本公开。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅是出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。而且，本公开还可以用于多种其他应用中。如在本公开中描述的功能和结构特征可以以未在附图中具体描绘的方式彼此组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。
通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”或“所述”的术语可以同样被理解为传达单数用法或传达复数用法。另外，同样至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定明确描述的附加因素。
应该容易理解，本公开中“上”、“上方”和“之上”的含义应该以最广义的方式解释，使得“上”不仅意味着直接在某物“上”，而且还包括在某物“上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，还可以包括在某物“上方”或“之上”并且其间没有中间特征或层(即，直接在某物上)的含义。
此外，为了便于描述，在本文中可以使用诸如“下面”、“下方”、“下部”、“上方”、“上部”等空间相对术语，以描述一个元件或特征相对于另一个元件或特征的如图中所示的关系。除了在图中描述的取向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。设备可以以其他方式定向(旋转90度或以其他取向)，并且本文中使用的空间相对描述语可以类似地被相应地解释。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构的范围的范围。此外，层可以是均质或非均质连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间、或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、上方和/或下方具有一个或多个层。层可以包括多层。例如，互连层可以包括一个或多个导体和接触层(在其中形成互连线和/或过孔触点)和一个或多个电介质层。
如本文所用，术语“衬底”是指其上添加了后续材料层的材料。衬底本身可以被图案化。添加到衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料、或蓝宝石晶片。
如本文所用，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有垂直取向的存储单元晶体管串(本文中称为“存储串”，例如NAND存储串)，以使得存储串在相对于衬底的垂直方向上延伸。如本文所用，术语“垂直/垂直地”是指在标称上垂直于衬底的横向表面。
在一些3D存储器件(例如3D NAND存储器件)中，通常在形成沟道结构之前形成沟道孔。在形成沟道孔之后，通常使用一种或几种工艺来清洁沟道孔，包括沟道孔的侧壁和底部。这种清洁的结果对后续工艺有很大的影响。例如，当一些残留物没有通过清洁工艺被完全去除时，这些残留物将影响沟道结构的半导体插塞的形成。
图1示出了扫描电子显微镜图像100，其示出了在制作阶段处的3D存储器件中的示例性沟道孔102的横截面。如图1所示，沟道孔102垂直延伸穿过电介质堆叠层106。电介质堆叠层106可以包括多个对，每个对包括形成在衬底108上方的第一电介质层和第二电介质层。开口被蚀刻穿过电介质堆叠层106并且延伸进入衬底108的部分以形成沟道孔102，可以在沟道孔102中形成NAND存储串。沟道孔102通常通过诸如深反应离子蚀刻(DRIE)的干法蚀刻工艺形成。在清洁工艺之前或甚至之后，一些蚀刻后残留物(未示出)可能保留在沟道孔102中，所述残留物例如是由于干法蚀刻工艺而带来的晶片碎片和聚合物。通常，蚀刻后残留物可以包括硅和氧的几种化合物，例如Si、SiO2或SiO。残留物将影响半导体插塞104的形成。
根据本公开的各种实施方式提供了一种用于在蚀刻工艺之后去除沟道孔102中的蚀刻后残留物的有效方法，并因此改善了后续形成的沟道结构的轮廓。此外，去除蚀刻后残留物的常规工艺使用具有长期烘烤的低压退火(LPA)工艺，并且该工艺花费数小时以使蚀刻后残留物与氢发生反应。由于常规LPA清洁工艺花费较长工艺时间，这生成大量热量，因此累积的热量可能导致金属内部应力并损坏半导体结构。根据本公开的实施方式提供了一种快速且经济的方式来去除蚀刻后残留物。
图2示出了根据本公开的一些方面的示例性3D存储器件200的横截面。3D存储器件200可以包括衬底202，衬底202可以包括硅(例如单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其他合适的材料。在一些实施方式中，衬底202是减薄的衬底(例如，半导体层)，其通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合而被减薄。注意，在图2中包括x轴和y轴以进一步示出3D存储器件200中的部件的空间关系。3D存储器件200的衬底202包括在x方向(即，横向方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文中所使用，当衬底(例如，衬底402)在y方向(即，垂直方向)上位于3D存储器件(例如，3D存储器件200)的最低平面中时，在y方向上3D存储器件的一个部件(例如，层或器件)是在另一部件(例如，层或器件)“上”、“上方”还是“下方”是相对于3D存储器件的衬底而确定的。在整个本公开中，应用了用于描述空间关系的相同概念。
3D存储器件200可以是单片3D存储器件的一部分。术语“单片”是指3D存储器件的部件(例如，***器件和存储阵列器件)形成在单个衬底上。对于单片3D存储器件，由于***器件处理和存储阵列器件处理的错综复杂，制造遇到了额外的限制。例如，存储阵列器件(例如，NAND存储串)的制造受到与已经形成或将要形成在同一衬底上的***器件相关联的热预算的约束。
替代地，3D存储器件200可以是非单片3D存储器件的一部分，其中部件(例如，***器件和存储阵列器件)可以单独形成在不同的衬底上，然后例如在面对面的方式键合。在一些实施方式中，存储阵列器件衬底(例如，衬底202)仍然为键合的非单片3D存储器件的衬底，并且***器件(例如，包括用于促进3D存储器件200的操作的任何合适的数字、模拟和/或混合信号***电路，例如页缓冲器、解码器和锁存器；未示出)翻转并面向下朝向存储阵列器件(例如，NAND存储串)以进行混合键合。可以理解的是，在一些实施方式中，存储阵列器件衬底(例如，衬底202)被翻转并且面向下朝向***器件(未示出)以进行混合键合，从而在键合的非单片3D存储器件中，存储阵列器件位于***器件上方。存储阵列器件衬底(例如，衬底202)可以是减薄的衬底(它不是键合的非单片3D存储器件的衬底)，并且非单片3D存储器件的后段工艺(BEOL)互连可以形成在减薄的存储阵列器件衬底的背面上。
在一些实施方式中，3D存储器件200为NAND闪存存储器件，其中以NAND存储串210的阵列的形式提供存储单元，每个NAND存储串210在衬底202上方垂直延伸。存储阵列器件可以包括NAND存储串210，其延伸穿过多个对，每个对包括导电层206和电介质层208(在本文中称为“导电/电介质层对”)。堆叠的导电/电介质层对在本文中也称为“存储器堆叠层”204。在一些实施方式中，在衬底202和存储器堆叠层204之间形成焊盘氧化物层(未示出)。存储器堆叠层204中的导电/电介质层对的数量确定了3D存储器件200中的存储单元的数量。存储器堆叠层204可以包括交错的导电层206和电介质层208。存储器堆叠层204中的导电层206和电介质层208可以在垂直方向上交替。导电层206可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质层208可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
如图2所示，NAND存储串210可以包括垂直延伸穿过存储器堆叠层204的沟道结构214。沟道结构214可以包括填充有半导体材料(例如，作为半导体沟道216)和电介质材料(例如，作为存储器膜218)的沟道孔。在一些实施方式中，半导体沟道216包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施方式中，存储器膜218是包括隧穿层、存储层(也称为“电荷捕获层”)和阻挡层的复合层。沟道结构214的剩余空间可以部分地或全部地被填充层220填充，该填充层220包括诸如氧化硅的电介质材料。沟道结构214可以具有圆柱形状(例如，柱形)。根据一些实施方式，填充层220、半导体沟道216、隧穿层、存储层和阻挡层以此顺序从柱的中心朝向柱的外表面沿径向布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜218可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。
在一些实施方式中，存储器堆叠层204中的导电层206(均是字线或字线的一部分)充当NAND存储串210中的存储单元的栅极导体。导电层206可以作为耦合多个存储单元的字线而横向延伸。在一些实施方式中，NAND存储串210中的存储单元晶体管包括半导体沟道216、存储器膜218、由钨制成的栅极导体(即，导电层206的邻接于沟道结构214的部分)、包括钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)的粘合层(未示出)、由高k电介质材料制成的栅极电介质层(未示出)、以及包括多晶硅的沟道结构214。
在一些实施方式中，NAND存储串210还包括NAND存储串210的在沟道结构214下方的下部部分(例如，在下端)中的半导体插塞212。当衬底202位于3D存储器件200的最低平面中时，部件(例如，NAND存储串210)的“上端”是在y方向上更远离衬底202的一端，并且部件(例如，NAND存储串210)的“下端”是在y方向上更靠近衬底202的一端。半导体插塞212可以包括在任何合适的方向上从衬底202外延生长的半导体材料，例如硅。应当理解，在一些实施方式中，半导体插塞212包括单晶硅，其是与衬底202相同的材料。换句话说，半导体插塞212可以包括与衬底202的材料相同的外延生长的半导体层。在一些实施方式中，半导体插塞212的一部分在衬底202的顶表面上方并且与半导体沟道216接触。半导体插塞212可以用作由NAND存储串210的源极选择栅极控制的沟道。要理解，在一些实施方式中，3D存储器件200不包括半导体插塞212。
在一些实施方式中，NAND存储串210还包括在NAND存储串210的上部部分(例如，在上端)中的沟道插塞222。沟道插塞222可以与半导体沟道216的上端接触。沟道插塞222可以包括半导体材料(例如，多晶硅)。通过在3D存储器件200的制造期间覆盖沟道结构214的上端，沟道插塞222可以用作蚀刻停止层，以防止蚀刻填充在沟道结构214中的电介质，例如氧化硅和氮化硅。在一些实施方式中，沟道插塞222还用作NAND存储串210的漏极。应当理解，在一些实施方式中，3D存储器件200不包括沟道插塞222。
图3A至-图3F示出了根据本公开的一些方面的在制造工艺的不同阶段处的示例性3D存储器件300的横截面。图4示出了根据本公开的一些方面的用于形成3D存储器件的示例性方法400的流程图。为了更好地解释本公开的目的，将一起描述图3A-图3F中的3D存储器件300的横截面和图4中的方法400的流程图。应当理解，方法400中示出的操作不是穷举的，并且也可以在任何所示的操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图3A-图3F和图4所示的顺序不同的顺序执行。
如图3A和图4的操作402所示，在衬底302上形成堆叠结构304。堆叠结构304包括多个交错的第一堆叠层308和第二堆叠层306。衬底302可以是硅衬底，并且第一堆叠层308和第二堆叠层306可以交替地沉积在衬底302上以形成堆叠结构304。在一些实施方式中，堆叠结构304是电介质堆叠层，每个第一堆叠层308是第一电介质层，并且每个第二堆叠层306是与第一电介质不同的第二电介质层(又称牺牲层)。在一些实施方式中，每个第一堆叠层308可以包括氧化硅层，并且每个第二堆叠层306可以包括氮化硅层。堆叠结构304可以通过包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的一种或多种薄膜沉积工艺形成。在一些实施方式中，通过在衬底302上沉积诸如氧化硅的电介质材料，在衬底302与堆叠结构304之间形成焊盘氧化物层(未示出)。
如图3B和图4的操作404所示，在堆叠结构304中形成开口324。开口324垂直延伸穿过交错的第一堆叠层308和第二堆叠层306。开口324被蚀刻穿过交错的第一堆叠层308和第二堆叠层306，并形成用于3D存储器件300的沟道结构的沟道孔。在一些实施方式中，穿过堆叠结构304形成多个开口，使得每个开口成为用于在随后的工艺中生长单个NAND存储串的位置。在一些实施方式中，用于形成开口324的制造工艺可以包括湿法蚀刻和/或干法蚀刻，例如DRIE。在一些实施方式中，开口324可以进一步延伸到衬底302的顶部部分中。
穿过堆叠结构304的蚀刻工艺可以不停止在衬底302的顶表面处，并且可以继续蚀刻衬底302的一部分。在一些实施方式中，在蚀刻穿过堆叠结构304之后，使用单独的蚀刻工艺来蚀刻衬底302的一部分。在蚀刻之后，残留物326可以保留在开口324中，例如，保留在开口324的侧壁和/或底表面上。在一些实施方式中，残留物326可以包括在开口324的下部部分(例如，在侧壁上和其中衬底302暴露于空气的底表面上)中形成的原生氧化物。在一些实施方式中，残留物326还可以包括由于形成开口324的干法蚀刻工艺而带来的蚀刻后残留物，例如晶片碎片和聚合物，其保留在开口324中，例如，在开口324的侧壁和/或底表面上。
如图3C和图4的操作406所示，执行蚀刻后处理以去除形成在开口324的下部部分中的残留物326。可以通过湿法蚀刻和/或干法蚀刻来执行操作406。在一些实施方式中，通过开口324施加蚀刻剂以去除开口324中的残留物326。如图3C所示，在操作406之后，去除开口324中的一部分残留物326，并且另一部分残留物326仍然保留在开口324的侧壁和/或底表面上。在蚀刻后处理之后的残留物326可以包括氧原子、硅原子、或硅和氧的化合物，例如SiO或SiO2。
如图3D和图4的操作408所示，执行热处理以去除开口324中的残留物326。在操作408中提供氧气328以与残留物326发生反应。残留物326包括氧原子、硅原子、或硅和氧的化合物，并且氧气328和残留物326可以发生反应并形成硅和氧的化合物，例如一氧化硅。在一些实施方式中，通过控制工艺温度和氧浓度，可以将硅和氧的化合物转化为硅和氧的气态化合物，例如气态一氧化硅。气态化合物易于从开口324的底部去除。如图3D所示，在开口324中提供氧气328以与开口324的侧壁或底部上的残留物326发生反应以形成气态化合物330。从开口324去除气态化合物330。
图5示出了根据本公开的一些方面的用于执行用于形成3D存储器件的方法400的升华变量示意图500。如图5所示，影响气态化合物330的升华的工艺条件可以包括工艺温度和氧分压。当在升华区域502中控制工艺温度和氧分压时，残留物326可以与氧气328发生反应以形成并转化为硅和氧的气态化合物，例如气态一氧化硅。当在区域504中控制工艺温度和氧分压时，残留物326可以与氧气328发生反应以形成二氧化硅。当在区域506中控制工艺温度和氧分压时，残留物326可以与氧气328发生反应以形成固态一氧化硅。
在热处理期间，在一些实施方式中，可以将热处理的工艺温度控制在900℃以上。在一些实施方式中，可以将热处理的工艺温度控制在800℃与1300℃之间。在一些实施方式中，可以将热处理的工艺温度控制在850℃与1,250℃之间。在一些实施方式中，可以将工艺温度控制在900℃与1,200℃之间。
反应室中的氧分压受氧流量和工艺温度的影响。当氧流量和工艺温度改变时，氧分压也相应地改变。在一些实施方式中，将热处理中的氧分压控制在0.0001托和10托之间。在一些实施方式中，将热处理中的氧分压控制在0.0001托和5托之间。在一些实施方式中，将热处理中的氧分压控制在0.0001托和1托之间。在一些实施方式中，热处理的工艺时间可以小于10分钟。在一些实施方式中，热处理的工艺时间可以小于5分钟。在一些实施方式中，热处理的工艺时间可以小于3分钟。
图3E示出了热处理的结果。如图3E所示，在热处理之后，从开口324的下部部分(包括侧壁和底表面)去除了残留物326。用于去除残留物326的热处理具有工艺时间短的特性，从而将减少在操作中累积的热量，并且将不影响金属内部应力，并且还可以降低制造成本。因此，在本公开中不需要LPA工艺，并且LPA清洁工艺可以替换为操作408的热处理以实现改善的开口轮廓。此外，在热处理中将残留物326转化为气态化合物330，并且气态化合物330易于在反应室中去除，因此所公开的方法的清洁效果优于常规方法。
可选地，在操作408之后，可以在开口324中执行蚀刻工艺以选择性地去除第一堆叠层308和第二堆叠层306的一部分。在一些实施方式中，第一堆叠层308和第二堆叠层306是氧化硅层和氮化硅层，并且可以提供对氮化硅和氧化硅具有高选择性的蚀刻剂以进一步清洁开口324。通过开口324施加具有范围为1至50的选择性(氮化硅对氧化硅)的蚀刻剂。在一些实施方式中，选择性可以在1至50之间(例如1、2、3、4、5、6、7、8、9、10、15、20、25、30、35、40、45、50，下限由这些值中的任何值限定的任何范围，或由这些值中的任两个值限定的范围)。通过蚀刻氮化硅层的邻接于开口的侧壁的部分来形成浅凹陷。
在一些实施方式中，可以执行外延操作，例如选择性外延生长操作，以在开口324的底部上形成半导体层。由于热处理从开口324的下部部分去除了残留物326，因此，形成在开口324的底部上的半导体层可以具有更好的生长。
如图3F和图4的操作410所示，在热处理之后，在开口324中形成NAND存储串310。NAND存储串310垂直延伸穿过衬底302上方的堆叠结构304。NAND存储串310可以包括沟道结构314，该沟道结构314垂直延伸穿过堆叠结构304。沟道结构314可以包括半导体沟道316、存储器膜318和覆盖层320。沟道结构314可以具有圆柱形状(例如，柱形)。在一些实施方式中，NAND存储串310还包括NAND存储串310的在沟道结构314下方的下部部分中(例如，在下端)的半导体插塞312。半导体插塞312可以包括诸如硅的半导体材料，其在任何合适的方向上从衬底302外延生长。因为热处理从开口324的下部部分去除了残留物326，所以半导体插塞312的生长可以具有更好的轮廓。
应当理解，在图3A-3F和图4中，包括第一堆叠层308和第二堆叠层306的堆叠结构304被用作示例来解释本公开，并且根据不同的工艺过程，第一堆叠层308和第二堆叠层306可以具有不同的结构或操作。在一些实施方式中，堆叠结构304是电介质堆叠层，每个第一堆叠层308是第一电介质层，并且每个第二堆叠层306是与第一电介质层(也称为牺牲层)不同的第二电介质层。可以在随后的工艺中去除牺牲层并用导电层(例如，W)替换牺牲层，以形成栅极层(3D NAND存储器件的字线)。在一些实施方式中，每个第一堆叠层308是电介质层，并且每个第二堆叠层306是导电层(例如，多晶硅)。导电层可以是3D NAND存储器件的栅极层，并且不需要栅极替换工艺。
图6示出了根据本公开的一些方面的扫描电子显微镜图像600，其示出了在制造工艺的制作阶段处的示例性3D半导体器件的横截面。在图6中，沟道孔602垂直延伸穿过电介质堆叠层606。电介质堆叠层606可以包括多个对，每个对包括形成在衬底608上方的第一电介质层和第二电介质层。在热处理之后，去除残留物，并且沟道孔602的下部部分具有更好的清洁效果，因此半导体插塞604的形成将具有更好的轮廓。
图7示出了根据本公开的一些方面的用于形成3D存储器件的示例性方法700的流程图。在操作702中，在衬底上形成电介质层。电介质层可以是包括多个交错的第一堆叠层和第二堆叠层(例如，多个交错的氧化硅和氮化硅)的电介质堆叠层。衬底可以是硅衬底，并且第一堆叠层和第二堆叠层可以替代地沉积在硅衬底上。可以通过一种或多种薄膜沉积工艺来形成电介质堆叠层，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
在操作704中，执行蚀刻操作以形成垂直延伸穿过电介质层的开口。该开口被蚀刻穿过电介质层并且形成用于3D存储器件的沟道结构的沟道孔。在一些实施方式中，用于形成开口的制造工艺可以包括湿法蚀刻和/或干法蚀刻，例如DRIE。在一些实施方式中，开口可以进一步延伸到衬底的顶部部分中。在形成开口的蚀刻工艺之后，残留物可能保留在开口中，例如，保留在开口的侧壁和/或底表面上。在一些实施方式中，残留物可以包括形成于开口的下部部分中(例如，在侧壁和其中衬底暴露于空气的底表面上)的原生氧化物。在一些实施方式中，残留物还可以包括由于形成开口的干法蚀刻工艺而带来的蚀刻后残留物，例如晶片碎片和聚合物，其保留在开口中，例如在开口的侧壁和/或底表面上。
在操作706中，在衬底上执行热处理以去除开口中的残留物。在操作706中提供氧气以与残留物发生反应。残留物可以包括氧原子、硅原子或硅和氧的化合物，并且氧气和残留物可以发生反应并形成硅和氧的化合物，例如一氧化硅。在一些实施方式中，通过控制工艺温度和氧浓度，可以将硅和氧的化合物转化为硅和氧的气态化合物，例如气态一氧化硅。气态化合物易于从开口的底部去除。
在热处理期间，在一些实施方式中，可以将热处理的工艺温度控制在900℃以上。在一些实施方式中，可以将热处理的工艺温度控制在800℃和1300℃之间。在一些实施方式中，可以将热处理的工艺温度控制在850℃和1250℃之间。在一些实施方式中，可以将工艺温度控制在900℃和1200℃之间。
在一些实施方式中，将热处理中的氧分压控制在0.0001托和10托之间。在一些实施方式中，将热处理中的氧分压控制在0.0001托和5托之间。在一些实施方式中，将热处理中的氧分压控制在0.0001托和1托之间。在一些实施方式中，热处理的工艺时间可以小于10分钟。在一些实施方式中，热处理的工艺时间可以小于5分钟。在一些实施方式中，热处理的工艺时间可以小于3分钟。
图8示出了根据本公开的一些方面的用于形成3D存储器件的示例性方法800的流程图。在操作802中，在衬底上形成堆叠结构。堆叠结构包括多个交错的第一堆叠层和第二堆叠层。衬底可以是硅衬底，并且第一堆叠层和第二堆叠层可以替代地沉积在硅衬底上。可以通过一种或多种薄膜沉积工艺来形成电介质堆叠层，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
在操作804中，形成垂直延伸穿过电介质堆叠层的开口。该开口被蚀刻穿过电介质堆叠层并形成用于3D存储器件的沟道结构的沟道孔。在一些实施方式中，用于形成开口的制造工艺可以包括湿法蚀刻和/或干法蚀刻。在一些实施方式中，开口可以进一步延伸到衬底的顶部部分中。在形成开口的蚀刻工艺之后，残留物可能保留在开口中，例如保留在开口的侧壁和/或底表面上。在一些实施方式中，残留物可以包括形成于开口的下部部分中(例如，在侧壁和其中衬底暴露于空气的底表面上)的原生氧化物。在一些实施方式中，残留物还可以包括由于形成开口的干法蚀刻工艺而带来的蚀刻后残留物，例如晶片碎片和聚合物，其保留在开口中，例如在开口的侧壁和/或底表面上。
在操作806中，执行热处理以将开口中的残留物转化为气态化合物。在操作806中提供氧气以与残留物发生反应。残留物可以包括氧原子、硅原子、或硅和氧的化合物，并且氧气和残留物可以发生反应并形成硅和氧的化合物，例如一氧化硅。在一些实施方式中，通过控制工艺温度和氧浓度，可以将硅和氧的化合物转化为硅和氧的气态化合物，例如气态一氧化硅。气态化合物易于从开口的底部去除。
在热处理期间，在一些实施方式中，可以将热处理的工艺温度控制在900℃以上。在一些实施方式中，可以将热处理的工艺温度控制在800℃和1300℃之间。在一些实施方式中，可以将热处理的工艺温度控制在850℃和1250℃之间。在一些实施方式中，可以将工艺温度控制在900℃和1200℃之间。
在一些实施方式中，将热处理中的氧分压控制在0.0001托和10托之间。在一些实施方式中，将热处理中的氧分压控制在0.0001托和5托之间。在一些实施方式中，将热处理中的氧分压控制在0.0001托和1托之间。在一些实施方式中，热处理的工艺时间可以小于10分钟。在一些实施方式中，热处理的工艺时间可以小于5分钟。在一些实施方式中，热处理的工艺时间可以小于3分钟。
在操作808中，在开口中形成沟道结构。沟道结构垂直延伸穿过电介质堆叠层。沟道结构可以包括在沟道结构的下部部分中的半导体插塞。半导体插塞可以包括诸如硅的半导体材料，其在任何合适的方向上从衬底外延生长。因为热处理从开口的下部部分去除了残留物，所以半导体插塞的生长可以具有更好的轮廓。
用于去除残留物的热处理具有高工艺温度和短工艺时间的特性，使得金属内部应力将不受影响，并且制造成本也将降低。此外，在热处理中，残留物转化为气态化合物，并且气态化合物易于在反应室中去除，因此，所公开的方法的清洁效果优于常规方法。
图9示出了根据本公开的一些方面的示例性半导体制造装置900。半导体制造装置900包括反应室902、位于反应室902中的用于保持衬底904的衬底保持器906、反应室902中的由于控制工艺温度的加热器908、通过气体管线910连接到反应室902的气体源，并且气体源至少包括氧气。在一些实施方式中，反应室902和气体源被配置为在衬底904上执行热处理以将衬底904上的残留物转化为气态化合物。
衬底上的残留物可以包括硅原子、氧原子、以及硅和氧的化合物。通过由半导体制造装置900执行热处理，可以将衬底上的残留物转化为硅和氧的气态化合物，例如一氧化硅。
在一些实施方式中，加热器908可以控制热处理的工艺温度。在一些实施方式中，可以将热处理的工艺温度控制在900℃以上。在一些实施方式中，可以将热处理的工艺温度控制在800℃和1300℃之间。在一些实施方式中，可以将热处理的工艺温度控制在850℃和1250℃之间。在一些实施方式中，可以将工艺温度控制在900℃和1200℃之间。
在一些实施方式中，半导体制造装置900可以包括抽空单元912，以维持反应室902中的工艺压力。在一些实施方式中，抽空单元912可以是包括压力控制阀的真空泵。氧气被供应到反应室902以与残留物发生反应。在一些实施方式中，将热处理中的氧分压控制在0.0001托和10托之间。在一些实施方式中，将热处理中的氧分压控制在0.0001托和5托之间。在一些实施方式中，将热处理中的氧分压控制在0.0001托和1托之间。在一些实施方式中，热处理的工艺时间可以小于10分钟。在一些实施方式中，热处理的工艺时间可以小于5分钟。在一些实施方式中，热处理的工艺时间可以小于3分钟。
在一些实施方式中，半导体制造装置900还可以包括控制器914。控制器914可以控制加热器908的加热器温度以将反应室902中的工艺温度保持在800℃和1300℃之间。控制器914还可以控制气体源以在热处理期间向反应室902提供氧气。在一些实施方式中，控制器914与加热器908和气体源协作可以构成反应室902的室环境，该反应室的室环境能够将衬底904上的残留物升华为气态化合物。
当在如图5所示的升华区域502中控制工艺温度和氧分压时，残留物可以与氧气发生反应以形成并转化为硅和氧的气态化合物，例如气态一氧化硅。气态化合物易于在反应室中从衬底去除，使得半导体制造装置900的清洁效果优于常规装置。
根据本公开的一个方面，公开了一种用于形成半导体结构的方法。在衬底上形成第一层。形成开口，该开口垂直延伸穿过第一层。对开口执行热处理以去除在形成开口时残留在开口中的残留物。至少提供氧气以与开口中的残留物发生反应以形成硅和氧的气态化合物。
在一些实施方式中，在开口中形成沟道结构。在一些实施方式中，执行选择性外延生长操作以在开口的底部上形成第二层。在一些实施方式中，在800℃至1300℃之间的处理温度下执行热处理。在一些实施方式中，在小于10分钟的处理时间内执行热处理。在一些实施方式中，提供的氧气具有在0.0001托和10托之间的分压。
在一些实施方式中，残留物包括硅原子或硅和氧的化合物中的至少一种。在一些实施方式中，至少提供氧气以与硅原子或硅和氧的化合物中的至少一种发生反应以形成硅和氧的气态化合物。在一些实施方式中，硅和氧的气态化合物是一氧化硅。
在一些实施方式中，执行蚀刻后处理以去除开口的底表面上的氧化物层。在一些实施方式中，半导体层包括具有多个交错的第一堆叠层和第二堆叠层的堆叠结构。
根据本公开的另一方面，公开了一种用于形成半导体结构的方法。在衬底上形成第一层。执行蚀刻操作以形成垂直延伸穿过第一层的开口。对开口执行热处理以去除在形成开口时残留在开口中的残留物。在800℃和1300℃之间的处理温度下，至少提供氧气以与残留物发生反应。
在一些实施方式中，在小于10分钟的处理时间内执行热处理。在一些实施方式中，提供的氧气具有在0.0001托和10托之间的分压。在一些实施方式中，残留物包括硅原子或硅与氧的化合物中的至少一种。
在一些实施方式中，执行热处理以使氧气与硅原子或硅和氧的化合物中的至少一种发生反应以形成硅和氧的气态化合物。在一些实施方式中，硅和氧的气态化合物是一氧化硅。在一些实施方式中，执行选择性外延生长操作以在开口的底部上形成第二层。
根据本公开的又一方面，公开了一种用于形成三维(3D)存储器件的方法。在衬底上形成堆叠结构。堆叠结构包括多个交错的第一堆叠层和第二堆叠层。形成垂直延伸穿过电介质堆叠层的开口。执行热处理以将在形成开口时残留在开口中的残留物转化为气态化合物。残留物包括硅原子或硅和氧的化合物中的至少一种。在开口中形成沟道结构。
在一些实施方式中，在开口中提供至少氧气以与硅原子或硅和氧的化合物中的至少一种发生反应以形成硅和氧的气态化合物。在一些实施方式中，硅和氧的气态化合物是一氧化硅。
在一些实施方式中，在800℃和1300℃之间的处理温度下执行热处理。在一些实施方式中，在小于10分钟的处理时间内执行热处理。在一些实施方式中，至少提供氧气以执行热处理，该氧气具有在0.0001托和10托之间的分压。
在一些实施方式中，执行蚀刻后处理以去除开口的底表面上的氧化物层。在一些实施方式中，通过去除牺牲层的邻接开口的侧壁的一部分来执行浅凹陷。在一些实施方式中，执行选择性外延生长操作以在开口的底部上形成第二层。
根据本公开的另一方面，公开了一种半导体制造装置。该半导体制造装置包括反应室、位于反应室中的用于保持衬底的衬底保持器、以及在反应室中的用于控制工艺温度的加热器。气体源至少包括氧气。反应室中的工艺温度在800℃和1300℃之间。反应室被配置为在衬底上执行热处理以将衬底上的残留物转化为气态化合物。气态化合物是硅和氧的气态化合物。
在一些实施方式中，半导体制造装置还包括控制器，该控制器用于在热处理期间将加热器的加热器温度控制在800℃和1300℃之间，并且控制气体源以至少向所述室提供氧气，以构成所述室的室环境，所述室环境能够将衬底上的残留物转化为气态化合物。
在一些实施方式中，衬底上的残留物包括硅原子或硅和氧的化合物中的至少一种。在一些实施方式中，气态化合物是一氧化硅。
在一些实施方式中，反应室被配置为在小于10分钟的处理时间内对衬底执行热处理。在一些实施方式中，氧气的分压在0.0001托和10托之间。
特定实施方式的前述描述可以容易地被修改和/或改编以用于各种应用。因此，基于本文提出的教导和指导，这样的改编和修改旨在处于所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应由任何上述示例性实施方式来限制，而应仅根据所附权利要求及其等同物来限定。

Claims (23)

1.一种用于形成半导体结构的方法，包括：
在衬底上形成第一层；
形成垂直延伸穿过所述第一层的开口；
执行蚀刻后处理以去除所述开口的底表面上的氧化物层；以及
对所述开口执行热处理以去除在形成所述开口时残留在所述开口中的包括硅原子以及一氧化硅和二氧化硅的残留物，包括：
提供至少氧气，以与所述开口中的所述残留物发生反应以形成硅和氧的气态化合物以去除所述包括硅原子以及一氧化硅和二氧化硅的残留物，并且
其中，在少于10分钟的工艺时间内执行所述热处理。
2.根据权利要求1所述的方法，在对所述开口执行所述热处理以去除在形成所述开口时残留在所述开口中的所述残留物之后，还包括：
在所述开口中形成沟道结构。
3.根据权利要求1所述的方法，在对所述开口执行所述热处理以去除在形成所述开口时残留在所述开口中的所述残留物之后，还包括：
执行选择性外延生长操作以在所述开口的底部上形成第二层。
4.根据权利要求1所述的方法，其中，对所述开口执行所述热处理以去除在形成所述开口时残留在所述开口中的所述残留物包括：
在800℃和1300℃之间的处理温度下执行所述热处理。
5.根据权利要求1-4中任一项所述的方法，其中，对所述开口执行所述热处理以去除在形成所述开口时残留在所述开口中的所述残留物包括：
提供具有在0.0001托和10托之间的分压的所述氧气。
6.根据权利要求1所述的方法，其中，至少提供所述氧气以与所述开口中的所述残留物发生反应以形成硅和氧的所述气态化合物包括：
至少提供所述氧气以与所述硅原子以及一氧化硅和二氧化硅中的至少一种发生反应，以形成硅和氧的所述气态化合物。
7.根据权利要求6所述的方法，其中，硅和氧的所述气态化合物是一氧化硅。
8.根据权利要求1所述的方法，所述第一层包括堆叠结构，所述堆叠结构包括多个交错的第一堆叠层和第二堆叠层。
9.一种用于形成半导体结构的方法，包括：
在衬底上形成第一层；
执行蚀刻操作以形成垂直延伸穿过所述第一层的开口；
执行蚀刻后处理以去除所述开口的底表面上的氧化物层；以及
对所述开口执行热处理以去除在形成所述开口时残留在所述开口中的包括硅原子以及一氧化硅和二氧化硅的残留物，包括：
在800℃和1300℃之间的处理温度下，至少提供氧气以与所述残留物发生反应以去除所述包括硅原子以及一氧化硅和二氧化硅的残留物，并且
其中，在少于10分钟的工艺时间内执行所述热处理。
10.根据权利要求9所述的方法，其中，至少提供所述氧气以与所述残留物发生反应包括：
提供具有在0.0001托和10托之间的分压的所述氧气。
11.根据权利要求9所述的方法，其中，对所述开口执行所述热处理以去除所述开口中的所述残留物包括：
执行所述热处理，以使所述氧气与所述硅原子以及一氧化硅和二氧化硅中的至少一种发生反应，以形成硅和氧的气态化合物。
12.根据权利要求11所述的方法，其中，硅和氧的所述气态化合物是一氧化硅。
13.根据权利要求9所述的方法，在对所述开口执行所述热处理以去除所述开口中的所述残留物之后，还包括：
执行选择性外延生长操作以在所述开口的底部上形成第二层。
14.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上形成堆叠结构，所述堆叠结构包括多个交错的第一堆叠层和第二堆叠层；
形成垂直延伸穿过所述堆叠结构的开口；
执行蚀刻后处理以去除所述开口的底表面上的氧化物层；
执行热处理以将在形成所述开口时残留在所述开口中的包括硅原子以及一氧化硅和二氧化硅的残留物转化为气态化合物，从而去除所述包括硅原子以及一氧化硅和二氧化硅的残留物，并且其中，在少于10分钟的工艺时间内执行所述热处理；以及
在所述开口中形成沟道结构。
15.根据权利要求14所述的方法，其中，执行所述热处理以将在形成所述开口时残留在所述开口中的所述残留物转化为所述气态化合物包括：
在所述开口中至少提供氧气以与所述硅原子以及一氧化硅和二氧化硅中的至少一种发生反应，以形成硅和氧的气态化合物。
16.根据权利要求15所述的方法，其中，硅和氧的所述气态化合物是一氧化硅。
17.根据权利要求14所述的方法，其中，执行所述热处理以将在形成所述开口时残留在所述开口中的所述残留物转化为所述气态化合物包括：
在800℃和1300℃之间的处理温度下执行所述热处理。
18.根据权利要求14和17中任一项所述的方法，其中，执行所述热处理以将在形成所述开口时残留在所述开口中的所述残留物转化为所述气态化合物包括：
至少提供氧气以执行所述热处理，所述氧气具有在0.0001托和10托之间的分压。
19.根据权利要求14所述的方法，在执行所述热处理以将在形成所述开口时残留在所述开口中的所述残留物转化为所述气态化合物之后，还包括：
执行选择性外延生长操作以在所述开口的底部上形成第二层。
20.一种半导体制造装置，包括：
反应室；
位于所述反应室中的用于保持衬底的衬底保持器；以及
所述反应室中的用于控制工艺温度的加热器；
其中，所述加热器被配置为将所述工艺温度调整在800℃和1300℃之间，并且所述反应室被配置为在所述衬底上执行热处理，以将所述衬底上的包括硅原子以及一氧化硅和二氧化硅的残留物转化为气态化合物，从而去除所述包括硅原子以及一氧化硅和二氧化硅的残留物，其中，所述气态化合物为硅和氧的气态化合物；
其中，所述反应室被配置为在少于10分钟的工艺时间内执行所述热处理；
其中，所述衬底在被送入反应室以执行所述热处理之前，还经受了蚀刻后处理以去除一部分所述残留物。
21.根据权利要求20所述的半导体制造装置，还包括：
控制器，其用于在所述热处理期间将所述加热器的加热器温度控制在800℃和1300℃之间，并且控制所述反应室以构成所述反应室的室环境，所述室环境能够将所述衬底上的所述残留物转化为所述气态化合物。
22.根据权利要求20-21中任一项所述的半导体制造装置，其中，所述气态化合物是一氧化硅。
23.根据权利要求20所述的半导体制造装置，其中，执行所述热处理包括提供氧气，所述氧气具有在0.0001托和10托之间的分压。
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