CN114207786A - 用于改变晶圆弯曲的方法和结构 - Google Patents
用于改变晶圆弯曲的方法和结构 Download PDFInfo
- Publication number
- CN114207786A CN114207786A CN202180004160.1A CN202180004160A CN114207786A CN 114207786 A CN114207786 A CN 114207786A CN 202180004160 A CN202180004160 A CN 202180004160A CN 114207786 A CN114207786 A CN 114207786A
- Authority
- CN
- China
- Prior art keywords
- substrate
- gas
- annealing process
- annealing
- dielectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 360
- 230000008569 process Effects 0.000 claims abstract description 322
- 239000000758 substrate Substances 0.000 claims abstract description 306
- 238000000137 annealing Methods 0.000 claims abstract description 181
- 238000005452 bending Methods 0.000 claims abstract description 65
- 239000007789 gas Substances 0.000 claims description 76
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 57
- 238000000151 deposition Methods 0.000 claims description 46
- 230000004044 response Effects 0.000 claims description 30
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 21
- 125000004435 hydrogen atom Chemical group [H]* 0.000 claims description 19
- 239000000203 mixture Substances 0.000 claims description 13
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 7
- 230000007423 decrease Effects 0.000 claims description 5
- 238000004140 cleaning Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 230000001939 inductive effect Effects 0.000 claims 6
- 230000001681 protective effect Effects 0.000 claims 2
- 239000010410 layer Substances 0.000 description 117
- 238000009279 wet oxidation reaction Methods 0.000 description 17
- 238000004519 manufacturing process Methods 0.000 description 14
- 230000008021 deposition Effects 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 238000005259 measurement Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 150000003254 radicals Chemical class 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 125000004429 atom Chemical group 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000005137 deposition process Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 102100022749 Aminopeptidase N Human genes 0.000 description 2
- 101710099461 Aminopeptidase N Proteins 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000008439 repair process Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- HIVGXUNKSAJJDN-UHFFFAOYSA-N [Si].[P] Chemical compound [Si].[P] HIVGXUNKSAJJDN-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- -1 silicon oxide nitride Chemical class 0.000 description 1
- 238000004611 spectroscopical analysis Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
- H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
- H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Formation Of Insulating Films (AREA)
- Non-Volatile Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
根据本公开的一方面，提供了一种控制衬底的弯曲的方法。在该方法中，提供在其上形成电介质层的衬底。衬底具有相对于参考平面的弯曲。通过对衬底执行退火工艺来调整衬底的弯曲。退火工艺包括第一工艺条件和第二工艺条件的其中之一。第一工艺条件在衬底上引起拉伸应力以使衬底相对于参考平面向上弯曲。第二工艺条件在衬底上引起压缩应力以使衬底相对于参考平面向下弯曲。
Description
背景技术
闪存器件最近已快速发展。闪存器件能够在不施加电压的情况下长时间保持所存储的数据。为了增加位密度并降低闪存器件的位成本，已开发三维(3D)NAND(与非)闪存器件。3D-NAND存储器件可以包括在衬底晶圆上方的交替的字线层和绝缘层的堆叠体。随着堆叠体的层增加以实现更高的存储密度，层的结构可能由于随后的热处理而改变。堆叠体的层中的结构的改变不仅可以改变层的质量，而且可以改变衬底晶圆的弯曲度。
发明内容
本公开描述了总体上涉及用于改变衬底弯曲的结构和方法的实施例。
根据本公开的一方面，提供了一种控制衬底的弯曲的方法。在该方法中，可以在参考平面上的衬底上方形成电介质层，其中，在其上形成电介质层的衬底可以具有相对于参考平面的弯曲。可以通过对衬底执行退火工艺来调整衬底的弯曲。退火工艺可以根据第一工艺条件在衬底上引起拉伸应力，以使衬底相对于参考平面向上弯曲。退火工艺还可以根据第二工艺条件在衬底上引起压缩应力，以使衬底相对于参考平面向下弯曲。
为了在衬底上方形成电介质层，可以在衬底上方沉积高密度等离子体(highdensity plasma，HDP)氧化硅和原硅酸四乙酯(tetraethyl orthosilicate，TEOS)的其中之一。因此，在衬底上沉积HDP氧化硅和TEOS的其中之一之后，衬底可以相对于参考平面向下弯曲，并且弯曲值可以为负。
在一些实施例中，退火工艺的第一工艺条件可以包括流速在15标准升/分钟(slm)和25slm之间的N2气体、在3小时和5小时之间的范围内的处理时间、在500℃和700℃之间的范围内的处理温度、以及在从0.1Torr至760Torr的范围内的压力。因此，响应于沉积TEOS和应用退火工艺的第一工艺条件，衬底的弯曲值可以增加10μm至70μm。响应于沉积HDP氧化硅和应用退火工艺的第一工艺条件，衬底的弯曲值可以增加110μm和150μm。
在一些实施例中，退火工艺的第一工艺条件可以减小电介质层中的氢原子浓度。
在该方法中，退火工艺的第二工艺条件可以包括流速在15slm和25slm之间的N2气体、在3小时和5小时之间的范围内的处理时间、大于700℃的处理温度、以及在从0.1Torr至760Torr的范围内的压力。因此，响应于沉积HDP氧化硅和应用退火工艺的第二工艺条件，衬底的弯曲值可以增加50μm至100μm，并且响应于沉积TEOS和应用退火工艺的第二工艺条件，衬底的弯曲值可以减少80μm至120μm。
在一些实施例中，退火工艺的第二工艺条件可以包括由比例为1:1至3:1的H2气体与O2气体的混合体产生的H2O蒸汽(H2气体具有在5slm和10slm之间的流速，O2气体具有在5slm和10slm之间的流速)、在1小时和3小时之间的范围内的处理时间、以及在600℃和700℃之间的处理温度。因此，响应于沉积TEOS和应用退火工艺的第二工艺条件，衬底的弯曲值可以减小30μm至70μm。响应于沉积HDP氧化硅和应用退火工艺的第二工艺条件，衬底的弯曲值可以增加55μm至95μm。
根据本公开的另一方面，提供了一种控制衬底的弯曲的方法。在该方法中，可以在参考平面上的衬底上方形成第一电介质层，使得在其上形成第一电介质层的衬底可以具有相对于参考平面的弯曲。可以对衬底执行退火工艺以调整衬底的弯曲。可以在第一电介质层上方形成第二电介质层。可以对第一电介质层和第二电介质层进行图案化，以在第一电介质层和第二电介质层中形成开口。退火工艺可以根据第一工艺条件在衬底上引起拉伸应力，以使衬底相对于参考平面向上弯曲。退火工艺还可以根据第二工艺条件在衬底上引起压缩应力，以使衬底相对于参考平面向下弯曲。
在一些实施例中，第一电介质层可以包括HDP氧化硅，并且第二电介质层可以包括TEOS。
在一些实施例中，退火工艺的第一工艺条件可以包括流速在15slm和25slm之间的N2气体、在3小时和5小时之间的范围内的处理时间、在500℃和700℃之间的范围内的处理温度、以及在从0.1Torr至760Torr的范围内的压力。因此，响应于在衬底上沉积TEOS和应用退火工艺的第一工艺条件，衬底的弯曲值可以增加10μm至70μm。响应于在衬底上沉积HDP氧化硅和应用退火工艺的第一工艺条件，衬底的弯曲值可以增加110μm和150μm。
在一些实施例中，退火工艺的第一工艺条件可以减小第一电介质层和第二电介质层中的氢原子浓度。
在该方法中，退火工艺的第二工艺条件可以包括流速在15slm和25slm之间的N2气体、在3小时和5小时之间的范围内的处理时间、大于700℃的处理温度、以及在从0.1Torr至760Torr的范围内的压力。因此，响应于在衬底上沉积HDP氧化硅和应用退火工艺的第二工艺条件，衬底的弯曲值可以增加50μm至100μm。响应于在衬底上沉积TEOS和应用退火工艺的第二工艺条件，衬底的弯曲值可以减少80μm至120μm。
因此，本发明的又一方面提供了一种控制衬底的弯曲的方法。在该方法中，可以在参考平面上的衬底上方形成交替的氧化物层和牺牲层的堆叠体，其中，在其上形成堆叠体的衬底可以具有相对于参考平面的弯曲。可以通过蚀刻工艺在堆叠体中形成多个接触开口，其中，多个接触开口可以延伸穿过氧化物层和牺牲层。可以对衬底执行退火工艺以去除蚀刻工艺的蚀刻残留物。可以对衬底执行湿法清洁工艺以去除蚀刻工艺的蚀刻残留物。退火工艺可以根据第一工艺条件在衬底上引起拉伸应力，以使衬底相对于参考平面向上弯曲，并且根据第二工艺条件在衬底上引起压缩应力，以使衬底相对于参考平面向下弯曲。
在一些实施例中，退火工艺的第二工艺条件可以包括由比例为1:1至3:1的H2气体与O2气体的混合体产生的H2O蒸汽(H2气体具有在5slm和10slm之间的流速，O2气体具有在5slm和10slm之间的流速)、在1小时和3小时之间的范围内的处理时间、以及在600℃和700℃之间的处理温度。因此，在对衬底应用退火工艺之前，衬底的弯曲值可以在第一方向上处于150μm至200μm之间的范围内，并且在第二方向上处于80μm至120μm之间的范围内。在对衬底应用退火工艺之后，衬底的弯曲值可以在第一方向上增加10μm至50μm，并且在第二方向上减少1μm至10μm。
在一些实施例中，退火工艺的第一工艺条件可以包括流速在15slm和25slm之间的N2气体、在3小时和5小时之间的范围内的处理时间、在500℃和700℃之间的范围内的处理温度、在从0.1Torr至760Torr的范围内的压力。
附图说明
当结合附图阅读时，可以根据以下的详细描述来理解本公开的各方面。注意，根据工业中的标准实践，各种特征没有按比例绘制。实际上，为了论述的清楚，各种特征的尺寸可以放大或缩小。
图1是根据本公开的示例性实施例的3D-NAND存储器结构的截面图。
图2是根据本公开的示例性实施例的使衬底向上或向下弯曲的应力对衬底的影响的示意图。
图3是根据本公开的示例性实施例的控制衬底弯曲的示意图。
图4示出了根据本公开的示例性实施例的用于控制衬底弯曲的工艺流程。
图5是根据本公开的示例性实施例的退火工艺对电介质层的氢原子浓度的影响的示意图。
图6是根据本公开的示例性实施例的示出在不同退火工艺条件下的电介质层的氢原子浓度的测量图。
图7是根据本公开的示例性实施例的示出不同退火工艺条件对衬底的影响以用于控制衬底的弯曲的第一弯曲测量图。
图8是根据本公开的示例性实施例的示出不同退火工艺条件对衬底的影响以用于控制衬底的弯曲的第二弯曲测量图。
图9是根据本公开的示例性实施例的示出不同退火工艺条件对衬底的影响以用于控制衬底的弯曲的第三弯曲测量图。
图10A是根据本公开的示例性实施例的在接受退火工艺的衬底上的3D-NAND存储器结构的截面图。
图10B是根据本公开的示例性实施例的示出不同退火工艺条件对3D-NAND存储器结构的影响的弯曲测量表格。
图11是根据本公开的示例性实施例的用于控制衬底的弯曲的第一过程的流程图。
图12是根据本公开的示例性实施例的用于控制衬底的弯曲的第二过程的流程图。
图13是根据本公开的示例性实施例的用于控制衬底的弯曲的第三过程的流程图。
具体实施方式
以下公开内容提供了用于实现所提供的主题的不同特征的许多不同实施例或示例。下面描述部件和布置的具体示例以简化本公开。当然，这些仅仅是示例，而不旨在是限制性的。例如，在以下描述中，第一特征形成在第二特征上方或第二特征上可以包括其中第一特征和第二特征可以直接接触的实施例，并且还可以包括其中附加特征可以形成在第一特征和第二特征之间使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可能在各种示例中重复附图标记和/或字母。这种重复是为了简明和清楚的目的，并且这种重复本身不表示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等之类的空间相对术语来描述如图所示的一个元件或特征与另一个(多个)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或处于其他取向)并且同样可以相应地解释本文使用的空间相对描述词。
为了形成3D-NAND存储器件，可以在衬底上方形成交替的氧化物层与牺牲层(例如，SiN层)的堆叠体。可以在堆叠体中形成包括多个台阶的阶梯。随后可以例如通过湿法蚀刻去除牺牲层，并且用导电材料替换牺牲层以形成布置在氧化物层之间的字线层。随着3D-NAND存储器件发展到较高的存储密度，堆叠体中的层(例如，氧化物层和SiN层)的数量增加。后续制造步骤中的热工艺可能引起堆叠体的结构和堆叠体的层的性质两者的变化，这可能导致衬底的翘曲(或弯曲)。衬底的弯曲可能影响制造工艺，例如膜沉积工艺、晶圆键合工艺或光刻工艺。
在相关的示例中，引入N2气体退火以便调整衬底的弯曲。N2气体退火通常可以在650℃和850℃之间的温度下进行。然而，测量结果显示，在650℃和850℃下的N2气体退火可以引起拉伸应力，这可以导致衬底相对于衬底所处的参考平面向上弯曲。参考平面可以是计量工具或工艺工具(例如，膜沉积工具或光扫描器)中的衬底固定器。应当理解，在实施例中，参考平面可以是虚拟平面。
在本公开中，根据3D-NAND存储器件的制造位置，可以应用与相关示例中的热处理工艺不同的各种退火工艺(或热处理工艺)。因此，在其上形成3D-NAND存储器件的衬底可以维持相同的弯曲度、更负的弯曲度(或进一步向下弯曲)、或更正的弯曲度(或进一步向上弯曲)，以满足制造工艺的要求。
图1是处于制造流程中的3D-NAND存储器件的中间结构100(或结构100)的截面图。如图1所示，结构100可以包括在衬底102上的交替的氧化物层112和牺牲层(例如，氮化物层)114的堆叠体。牺牲层114可以在后续步骤中由金属层替换以形成3D-NAND存储器件的字线层。衬底102可以是半导体衬底，例如Si衬底。衬底102还可以包括其他半导体，例如锗(Ge)、碳化硅(SiC)、硅锗(SiGe)或金刚石。或者，衬底102可以包括化合物半导体和/或合金半导体。作为示例，在一些实施例中，衬底102还可以包括磷化硅(SiP)、碳化硅磷(SiPC)、绝缘体上硅(silicon-on-insulator，SOI)结构、SOI上SiGe结构、SOI上Ge结构、III-VI族材料或上述材料中的任何材料的组合。此外，衬底102可以可选地包括外延层(epi层)，可以使衬底102应变以增强性能，和/或衬底102具有其他适当的增强特征。
仍参考图1，可以在堆叠体中形成多个台阶，其中台阶中的每一个台阶可以包括一对氧化物层和氮化物层(例如，SiN层)。堆叠体可以位于电介质层104中。电介质层104可以由任何适当的电介质材料制成，例如高密度等离子体(HDP)氧化硅(或HDP氧化物)、原硅酸四乙酯(TEOS)、氧化硅烷、硼磷硅玻璃(boro-phospho-silicate glass，BPSG)、磷硅酸玻璃(phospho-silicate glass，PSG)、未掺杂硅酸盐(undoped silicate，USG)、氮化硅、氮氧化硅(SiOxNy)等或其组合。可以在堆叠体上方形成氧化物层106，并且可以在氧化物层106上方形成硬掩模堆叠体。硬掩模堆叠体可以包括在氧化物层106上方的SiN层108和在SiN层108上方的氧化物层110。此外，可以在堆叠体中形成多个沟道结构116。沟道结构116可以延伸穿过氧化物层112和氮化物层114，并且进一步延伸到衬底102中。
然后，可以将结构100传送到随后的制造步骤，例如蚀刻工艺、光刻工艺、沉积工艺、退火工艺等。后续制造步骤中的一个或多个步骤可以是高温工艺，该工艺可以将热处理118引入到结构100，这可以导致堆叠体中的结构变化和堆叠体的层中的性质变化。结构变化和性质变化可以引起衬底102的翘曲(或弯曲)。衬底102的弯曲可能影响制造工艺，例如膜沉积工艺或光刻工艺。
图2是根据本公开的示例性实施例的应力对衬底的影响的示意图。如图2所示，半导体结构200可以位于在参考平面206上方。参考平面206可以是计量工具或工艺工具(例如，沉积工具、蚀刻工具、计量工具或光扫描器)的衬底固定器。半导体结构200可以包括在参考平面206上方的衬底202和形成在衬底202上方的膜204。当半导体结构200被施加拉伸应力时，半导体结构200趋向于相对于参考平面206向上弯曲，并且该弯曲可以具有为正的值W1。当半导体结构200被施加压缩应力时，半导体结构200趋向于相对于参考平面206向下弯曲，并且该弯曲可以具有为负的值W2。
图3是根据本公开的示例性实施例的控制衬底的弯曲的示意图。如图3所示，当在衬底上方形成一个或多个膜时，衬底可以具有向下弯曲并具有负值的弯曲302。通常，可以对衬底应用N2气体退火。N2气体退火可以在衬底上引起拉伸应力。因此，衬底可以具有向上弯曲并具有正值的弯曲304。在本公开中，可以对衬底应用各种退火工艺，使得衬底可以具有保持与弯曲302相同的弯曲度(或相同的弯曲值)的弯曲306、具有更负的弯曲度(或进一步向下弯曲)的弯曲308、或具有更正的弯曲度(或进一步向上弯曲)的弯曲310，以满足工艺要求。
图4示出了根据本公开的示例性实施例的用于控制衬底的弯曲的工艺流程400A和400B(或流程400A和400B)。流程400A在相关示例中可以为基线工艺流程，其中可以应用背面膜沉积来调整衬底的弯曲度。如流程400A所示，可以执行层间电介质(interlayerdielectric，ILD)HDP沉积402以在衬底的正面上方沉积HDP氧化物。在一些实施例中，HDP氧化物会在衬底上引起压缩应力，使得衬底向上弯曲，这会影响后续的工艺，例如TEOS沉积。因此，可以执行预TEOS背面氧化物沉积404以在衬底的背面上方沉积TEOS，以补偿由HDP氧化物引起的压缩应力。然后，流程400A进行到ILD TEOS沉积406，该沉积可以在衬底正面处的HDP氧化物上方形成TEOS。随后可以应用图案化工艺(例如，光/蚀刻/湿法工艺)408以在HDP氧化物和TEOS氧化物中形成期望的图案。可以执行背面氧化物去除工艺410以去除形成在衬底的背面上的TEOS。
流程400B示出了本公开的实施例，该实施例通过使用低温退火工艺来调整衬底的弯曲。如流程400B所示，可以执行层间电介质(ILD)HDP沉积412以在衬底的正面上方沉积HDP氧化物。可以执行低温退火工艺414以补偿由HDP氧化物所引起的压缩应力。然后，流程400B进行到ILD TEOS沉积416，该沉积可以在衬底正面处的HDP氧化物上方形成TEOS。随后可以将图案化工艺(例如，光/蚀刻/湿法工艺)418应用于HDP氧化物和TEOS氧化物上。与流程400A相比，流程400B可以具有更高的吞吐量、更少的制造步骤和更低的成本。
在本公开中，低温退火工艺414可以是低温N2退火工艺。当然，也可以在低温退火工艺414中应用其他气体，例如H2、Ar、He、O2等或其组合。低温退火工艺414可以包括N2气体，具有在15标准升/分钟(slm)与25slm之间的流速、在3小时与5小时之间的范围内的处理时间、在500℃与700℃之间的范围内的处理温度、以及在从0.1Torr至760Torr的范围内的压力。在低温退火工艺414的示例性实施例中，N2气体可以具有20slm的流速、4小时的处理时间、550℃的处理温度、以及760Torr的压力(例如，大气压)。在低温退火工艺414的另一示例性实施例中，处理温度可以在550℃至650℃的范围内。
在流程400A和400B中，HDP氧化物通常会较厚，例如在5μm至10μm的范围内。在衬底上沉积HDP氧化物之后，HDP氧化物会在衬底上引起压缩应力。因此，衬底可以相对于参考平面(例如，HDP沉积工具的衬底固定)向下弯曲，并且该弯曲可以具有负的弯曲度(或负的弯曲值)。因此，在如流程400A所示的相关示例中，可以引入附加的背面沉积工艺(例如，404)以形成背面氧化物(例如，TEOS)。背面氧化物可以补偿由HDP氧化物引起的压缩应力，并且可以降低衬底的弯曲度。在本公开中，低温退火工艺(例如，流程400B中的414)可以在衬底上引起拉伸应力，这继而可以引起衬底向上弯曲。因此，可以补偿由HDP氧化物引起的向下弯曲，并且可以实现更平坦的衬底轮廓。
低温退火工艺可以有助于自由氢原子从电介质层(例如，HDP氧化物)中逸出，这会在电介质层中产生空隙。可以通过低温退火工艺进一步修复(或修补)空隙，并且随着低温退火工艺的进行，可以减少空隙的数量。空隙的减少继而可以在电介质层中引起拉伸应力。值得注意的是，如果退火工艺在高温(例如，高于700℃的温度)下进行，则电介质层中的原子可以借助退火工艺而排列得更整齐，这会在电介质层中引起压缩应力。
应注意，流程400A和400B可以是形成3D NAND存储器件的中间步骤。在流程400A和400B之前，可以在衬底上方形成交替的绝缘层和字线层的堆叠体(未示出)。该堆叠体可以包括其中可以形成多个沟道结构的阵列区域、以及包括多个台阶的阶梯区域。因此，HDP氧化物和TEOS可以形成在堆叠体上方。
图5是低温退火工艺(例如，414)对电介质层的氢原子浓度的影响的示意图。如图5所示，在沉积时的状态下的电介质层(例如，TEOS的HDP氧化物)可以具有包括位于其他原子(例如，N、Si和O)中的氢原子的结构502。此外，可以对电介质层应用低温退火工艺。因此，电介质层可以具有结构504，其中自由氢原子开始彼此键合以形成自由H2分子。随着低温退火工艺继续，电介质层可以具有结构506，其中自由H2分子可以从电介质层逸出，并且可以在结构508中形成空隙(例如，512)。此外，电介质层可以具有结构510，其中可以通过低温退火工艺修复(或修补)空隙，并且可以相应地减少空隙的数量。在结构510中，电介质层的原子可以整齐排列。电介质层中整齐排列的原子可以在电介质层所处的衬底上引起拉伸应力。
图6是根据本公开的示例性实施例的示出在不同退火工艺条件下电介质层的氢原子浓度的测量图。在图6的示例中，可以通过傅立叶变换红外光谱(Fourier-transforminfrared spectroscopy，FTIR)测量电介质层中的O-H键信息来获得测量图，所述O-H键信息可以指示电介质层的氢原子浓度。较大的O-H键峰高可以指示较高的氢原子浓度。
如图6所示，可以测试五个退火条件：(a)无退火(无Ann)；(b)350℃退火持续4小时(350℃Ann 4h)；(c)350℃退火持续6小时(350℃Ann 6h)；(d)550℃退火持续4小时(550℃Ann 4h)；以及(e)550℃退火持续6小时(550℃Ann 6h)。条件(d)和(e)可以应用于图4所示的低温退火工艺414中。另外，分别在五个退火条件下测试HDP氧化物和TEOS，其中HDP氧化物和TEOS可以沉积在各自的衬底上。如上所述，在相关的示例中，N2退火通常在650℃和850℃之间的高温下进行。在本公开中，N2退火在550℃和650℃之间的较低温度(例如，550℃)下进行。与条件(a)下的O-H键峰高相比，条件(b)和(c)下的O-H键峰高仍然保持与条件(a)下的O-H键峰高相似的高度。然而，对于HDP氧化物和TEOS，在条件(d)和(e)下的O-H键峰高都下降。因此，在较低温度(例如，在550℃)下进行的N2退火可以降低HDP氧化物或TEOS中的氢原子浓度。另外，比较条件(d)和条件(e)，条件(e)下的O-H键峰高比条件(d)下的O-H键峰高降低得更多，这可以指示更长的退火时间使氢原子浓度降低得更多。因此，基于图6中的测量图，可以证明低温退火工艺(例如，414)降低氢原子浓度。
图7示出了退火温度和衬底的增量弯曲值之间的关系。增量弯曲值等于退火之后测量的衬底的后弯曲值减去退火之前测量的衬底的前弯曲值。因此，增量弯曲值可以指示退火之后衬底的弯曲值的增加或减小。增加的弯曲值(或正的增量弯曲值)指示衬底被施加有拉伸应力，该拉伸应力使得衬底相对于参考平面更加向上弯曲。因此，当前弯曲值为正(例如，10μm)时，后弯曲值趋向于更正的值(例如，30μm)。当前弯曲值为负(例如，-15μm)时，后弯曲值趋向于为较小的负值(例如，-5μm)或者甚至为正值(例如，5μm)(如果弯曲方向例如从向下变为向上)。减小的弯曲值(或负的增量弯曲值)指示衬底被施加有压缩应力，该压缩应力使得衬底相对于参考平面更加向下弯曲。因此，当前弯曲值为正(例如，10μm)时，后弯曲值趋向于为较小的正值(例如，5μm)或甚至为负值(例如，-5μm)(例如，如果弯曲方向例如从向上变化到向下)。当前弯曲值为负(例如，-15μm)时，后弯曲值趋向于为更负的值(例如，-30μm)。
如图7所示，测试了五个退火条件：(a)350℃N2退火持续4小时(350℃N2 Ann 4h)；(b)450℃N2退火持续4小时(450℃N2 Ann 4h)；(c)550℃N2退火持续4小时(550℃N2 Ann4h)；(d)650℃N2退火持续4小时(650℃N2 Ann 4h)；以及(e)750℃N2退火持续4小时(750℃N2 Ann 4h)。条件(c)和(d)可以应用于图4所示的低温退火工艺414中。另外，在五个退火条件下测试HDP氧化物和TEOS，其中HDP氧化物和TEOS可以沉积在各自的衬底上。如图7所示，随着退火温度从350℃增加到650℃，衬底的弯曲值也增加，这可以由增加的增量弯曲值来指示。条件(c)和(d)下的衬底的增加的弯曲值可以指示在条件(c)和(d)下退火的衬底上可以引起更多的拉伸应力。因此，与在条件(a)和(b)下退火的衬底相比，在条件(c)和(d)下退火的衬底可以更多地向上弯曲。
仍然参考图7，当退火温度达到610℃左右时，衬底的增量弯曲值达到峰值，然后随着退火温度进行到更高值而开始下降。特别是，当退火温度达到750℃时，在其上形成TEOS的衬底的弯曲值可以减小约100μm。衬底的减小的弯曲值可以指示更多的压缩应力施加在衬底上，并且衬底相应地相对于参考平面向下弯曲。
图7中所示的退火温度和增量弯曲值之间的关系可以通过图5中的讨论来解释。如上文在图5中所提及的，低温(例如，从550℃至650℃)下的N2退火工艺可以有助于自由氢原子从电介质层(例如，HDP氧化物和TEOS)逸出，这会在电介质层中产生空隙。通过低温N2退火工艺(或低温退火工艺)可以进一步修复(或修补)空隙，并且随着低温N2退火的继续，可以减少空隙的数量。空隙的减少继而可以在电介质膜中引起拉伸应力，该拉伸应力可以进一步施加在衬底上。因此，衬底可以向上弯曲，并且衬底的弯曲值可以增加。
然而，如果N2退火工艺在高温(例如，大于700℃的温度)下进行，则由N2退火工艺可以使电介质层中的原子排列得更整齐，这可以在电介质层中引起压缩应力，该压缩应力可以进一步施加到衬底上。因此，衬底可以向下弯曲，并且可以减小衬底的弯曲值。
图8示出了湿法氧化工艺，该工艺可以在衬底上引起压缩应力使得衬底可以相对于参考平面向下弯曲，并且衬底的弯曲值因此趋向于为负。如图8所示，可以测试五个退火工艺条件：(a)无退火的基线(无ANN的BSL)；(b)大气N2退火(AP N2)；(c)湿法氧化工艺(APWET OX)；(d)低压H2退火(LP H2)；以及(e)低压N2退火(LP N2)。在图8的示例性实施例中，条件(b)可以在650℃下，以20slm的N2流速，进行2小时。条件(d)可以在650℃下，以20slm的H2流速，并且在0.35Torr的压力下，进行2小时。条件(e)可以在650℃下，以20slm的N2流速，并且在0.35Torr的压力下，进行2小时。另外，可以在五个退火条件下测试HDP氧化物和TEOS，其中HDP氧化物和TEOS可以沉积在各自的衬底上。
湿法氧化工艺的条件(c)可以在650℃下，在大气压力(例如，760Torr)下，并且通过引入比例为1:1至3:1的H2气体和O2气体的混合体，进行2小时。H2气体可以具有在5slm和10slm之间的流速，O2气体具有在5slm和10slm之间的流速。在图8的实施例中，H2气体和O2气体例如可以具有7slm的相同流速。H2气体和O2气体的混合体可以随后在用于对衬底进行退火的退火室中形成H2O蒸汽(或水蒸汽)。通过湿法氧化工艺所产生的水蒸汽可以进一步在电介质层中引起压缩应力，该压缩应力可以进一步施加在衬底上。因此，压缩应力可以使得衬底相对于参考平面向下弯曲，并且衬底的弯曲值趋向于为负。
如图8所示，在其上形成TEOS的衬底可以在条件(a)、(b)、(d)和(e)下具有相似的弯曲度(或相似的弯曲值)。然而，在条件(c)下，弯曲值趋向于为更负，这指示在条件(c)下进行的湿法氧化工艺可以在衬底上引起压缩应力。压缩应力可以进一步使得衬底向下弯曲，并且衬底的弯曲值因此趋向于为更负。类似地，在其上形成HDP氧化物的衬底可以在条件(b)、(d)和(e)下具有相似的弯曲度(或弯曲值)，所述条件可以在衬底上引起拉伸应力以使得衬底向上弯曲。因此，条件(b)、(d)和(e)下的衬底的弯曲值趋向于为正。条件(c)下的湿法氧化可以在衬底上引起压缩应力。因此，衬底可以向下弯曲，并且与条件(b)、(d)和(e)下的弯曲值相比，条件(c)下的弯曲值可以趋向于为更负。例如，如图8所示，与在条件(b)、(d)和(e)下约为-25μm的衬底的弯曲值相比，在条件(c)下，在其上形成TEOS的衬底的弯曲值大约为-75μm。与条件(b)、(d)和(e)下约为0μm的衬底的弯曲值相比，在其上形成HDP氧化物的衬底的弯曲值约为-60μm。
图9比较了湿法氧化与影响衬底的弯曲度的其他退火条件。如图9所示，测试了五个退火工艺条件：(a)无退火的基线(无ANN的BSL)；(b)大气N2退火(AP N2)；(c)湿法氧化工艺(WET OX)；(d)大气干法氧化(DRY OX)；以及(e)自由基氧化(Radi OX)。在图9的示例性实施例中，条件(b)可以在700℃下，以20slm的N2流速，进行1小时。条件(c)可以在700℃下，以7slm的O2气体流速和7slm的H2气体流速，并且在大气压下，进行1小时。条件(d)可以在700℃下，以5slm的O2气体流速和5slm的N2气体流速，进行1小时。条件(e)可以在0.35Torr的低压下，在700℃下，以1slm的H2气体流速和5slm的O2气体流速，进行1小时。条件(e)可以产生包括自由基(例如，OH自由基和O自由基)的等离子体。
如图9所示，衬底可以在条件(b)、(d)和(e)下具有相似的弯曲度(或相似的弯曲值)。与图8中的结果类似，在条件(c)下，衬底趋向于向下弯曲，并且弯曲值趋向于为更负，这可以指示在条件(c)下的湿法氧化工艺在衬底上引起压缩应力。因此，衬底向下弯曲，并且衬底的弯曲值趋向于为更负。例如，如图9所示，与在条件(b)、(d)和(e)下约为-60μm至-80μm的衬底的弯曲值相比，在条件(c)下，在其上形成TEOS的衬底的弯曲值约为-120μm。与在条件(b)、(d)和(e)下约为-30μm的衬底的弯曲值相比，在其上形成HDP氧化物的衬底的弯曲值约为-100μm。
图10A和10B示出了湿法氧化工艺对处于制造流程中的3D-NAND存储器件的中间结构1000(或结构1000)的影响。如图10A所示，结构1000可以具有与图1中的结构100类似的构造。例如，结构1000可以包括形成在衬底1002上方的交替的氧化物层1010和牺牲层(例如，氮化物层)1012的堆叠体。该堆叠体可以位于电介质层1004中。此外，可以基于蚀刻工艺形成一个或多个沟道结构开口1016。蚀刻工艺可以将硬掩模堆叠体的图案转移到堆叠体中以形成一个或多个沟道结构开口1016。例如，硬掩模堆叠体可以包括氧化物层1006和SiN层1008。因此，一个或多个沟道结构开口1016可以延伸穿过氧化物层1010和氮化物层1014，并且进一步延伸到衬底1002中。
为了去除由蚀刻工艺产生的蚀刻残留物，在相关的示例中，可以执行高温N2退火工艺。例如，高温N2退火工艺可以在高于650℃的温度下进行。测量数据表明，高温N2退火工艺可以使堆叠体中的氧化物层和氮化物层的结构致密，这可以增加衬底的弯曲值。因此，在高温N2退火工艺之后，衬底可以进一步向上弯曲。衬底的增加的弯曲度可能影响后续的制造步骤。
在本公开中，可以应用湿法氧化工艺来去除蚀刻残留物。测量数据表明，通过湿法氧化处理的衬底的弯曲值可以比通过高温N2退火工艺处理的衬底的弯曲值增加得少得多，这会有利于后续制造步骤。图10B示出了弯曲值的测量数据。如图10B所示，当应用湿法氧化工艺时，衬底的弯曲值在X方向上增加25.49μm，并且在Y方向上减少1.6μm。而当应用高温N2退火工艺时，衬底的弯曲值在X方向上增加346μm，并且在Y方向上增加265.25μm。高温N2退火工艺与湿法氧化工艺之间的差异可以在于，高温N2退火工艺可以在衬底上引起拉伸应力，而湿法氧化工艺可以在衬底上引起压缩应力。因此，高温N2退火工艺可以使衬底向上弯曲以增加弯曲值，而湿法氧化工艺可以使衬底向下弯曲以减小弯曲值。
应注意，在湿法氧化工艺之后可以应用附加的制造工艺以帮助去除蚀刻残留物。例如，在湿法氧化工艺之后可以应用湿法清洁工艺以帮助去除蚀刻残留物。
图11是用于控制衬底的弯曲的过程1100的流程图。过程1100开始于步骤S1101，然后进行到S1110。在S1110，可以在参考平面上的衬底上方形成电介质层，其中，在其上形成电介质层的衬底可以具有相对于参考平面的弯曲。
然后，过程1100进行到S1120。在S1120，可以通过对衬底执行退火工艺来调整衬底的弯曲。在实施例中，退火工艺可以根据第一工艺条件在衬底上引起拉伸应力，以使衬底相对于参考平面向上弯曲。在另一实施例中，退火工艺可以根据第二工艺条件在衬底上引起压缩应力，以使衬底相对于参考平面向下弯曲。
为了在衬底上方形成电介质层，可以在衬底上方沉积HDP氧化硅和TEOS的其中之一。因此，在衬底上沉积HDP氧化硅和TEOS的其中之一之后，衬底可以相对于参考平面向下弯曲，并且弯曲值可以为负。
在一些实施例中，退火工艺的第一工艺条件可以包括流速在15slm和25slm之间的N2气体、在3小时和5小时之间的范围内的处理时间、在500℃和700℃之间的范围内的处理温度、以及在从0.1Torr至760Torr的范围内的压力。因此，如图7所示，响应于沉积TEOS和应用退火工艺的第一工艺条件，衬底的弯曲值可以增加10μm至70μm。响应于沉积HDP氧化硅和应用退火工艺的第一工艺条件，衬底的弯曲值可以增加110μm和150μm。
在一些实施例中，如图6所示，退火工艺的第一工艺条件可以减小电介质层中的氢原子浓度。
在工艺1120中，退火工艺的第二工艺条件可以包括流速在15slm和25slm之间的N2气体、在3小时和5小时之间的范围内的处理时间、大于700℃的处理温度、以及在从0.1Torr至760Torr的范围内的压力。因此，如图7所示，响应于沉积HDP氧化硅和应用退火工艺的第二工艺条件，衬底的弯曲值可以增加50μm至100μm，并且响应于沉积TEOS和应用退火工艺的第二工艺条件，衬底的弯曲值可以减少80μm至120μm。
在一些实施例中，退火工艺的第二工艺条件可以包括由比例为1:1至3:1的H2气体与O2气体的混合体产生的H2O蒸汽(H2气体具有在5slm和10slm之间的流速，O2气体具有在5slm和10slm之间的流速)、在1小时和3小时之间的范围内的处理时间、以及在600℃和700℃之间的处理温度。因此，如图8所示，响应于沉积TEOS和应用退火工艺的第二工艺条件，衬底的弯曲值可以减小30μm至70μm。响应于沉积HDP氧化硅和应用退火工艺的第二工艺条件，衬底的弯曲值可以增加55μm至95μm。
图12是用于控制衬底的弯曲的过程1200的流程图。过程1200开始于步骤S1201，然后进行到S1210。在S1210，可以在参考平面上的衬底上方形成第一电介质层，使得其上形成第一电介质层的衬底可以具有相对于参考平面的弯曲。
过程1200可以进行到S1220，其中可以对衬底执行退火工艺以调整衬底的弯曲。
在S1230，可以在第一电介质层上方形成第二电介质层。
在S1240，可以对第一电介质层和第二电介质层进行图案化以在第一电介质层和第二电介质层中形成图案。过程1200中的退火工艺可以根据第一工艺条件在衬底上引起拉伸应力，以使衬底相对于参考平面向上弯曲。退火工艺还可以根据第二工艺条件在衬底上引起压缩应力，以使衬底相对于参考平面向下弯曲。
在一些实施例中，可以如参考图4所示的那样执行过程1200。
在一些实施例中，第一电介质层可以包括HDP氧化硅，并且第二电介质层可以包括TEOS。
在一些实施例中，退火工艺的第一工艺条件可以包括流速在15slm和25slm之间的N2气体、在3小时和5小时之间的范围内的处理时间、在500℃和700℃之间的范围内的处理温度、以及在从0.1Torr至760Torr的范围内的压力。因此，如图7所示，响应于在衬底上沉积TEOS和应用退火工艺的第一工艺条件，衬底的弯曲值可以增加10μm至70μm。响应于在衬底上沉积HDP氧化硅和应用退火工艺的第一工艺条件，衬底的弯曲值可以增加110μm和150μm。
在一些实施例中，如图6所示，退火工艺的第一工艺条件可以减小第一电介质层和第二电介质层中的氢原子浓度。
在过程1200中，退火工艺的第二工艺条件可以包括流速在15slm和25slm之间的N2气体、在3小时和5小时之间的范围内的处理时间、大于700℃的处理温度、以及在从0.1Torr至760Torr的范围内的压力。因此，如图7所示，响应于在衬底上沉积HDP氧化硅和应用退火工艺的第二工艺条件，衬底的弯曲值可以增加50μm至100μm。响应于在衬底上沉积TEOS和应用退火工艺的第二工艺条件，衬底的弯曲值可以减少80μm至120μm。
图13是用于控制衬底的弯曲的过程1300的流程图。过程1300开始于步骤S1301，然后进行到S1310。在S1310，可以在参考平面上的衬底上方形成交替的氧化物层和牺牲层的堆叠体，其中，在其上形成堆叠体的衬底可以具有相对于参考平面的弯曲。
在S1320，可以通过蚀刻工艺在堆叠体中形成多个接触开口，其中多个接触开口可以延伸穿过氧化物层和牺牲层。
在S1330，可以对衬底执行退火工艺以去除蚀刻工艺的蚀刻残留物。
在S1340，可以对衬底执行湿法清洁工艺以去除蚀刻工艺的蚀刻残留物。过程1300中的退火工艺可以根据第一工艺条件在衬底上引起拉伸应力，以使衬底相对于参考平面向上弯曲，并且根据第二工艺条件在衬底上引起压缩应力，以使衬底相对于参考平面向下弯曲。
在一些实施例中，可以如参考图10A和10B所示的那样执行过程1300。
在一些实施例中，退火工艺的第二工艺条件可以包括由比例为1:1至3:1的H2气体与O2气体的混合体产生的H2O蒸汽(H2气体具有在5slm和10slm之间的流速，O2气体具有在5slm和10slm之间的流速)、在1小时和3小时之间的范围内的处理时间、以及在600℃和700℃之间的处理温度。因此，如图10B所示，在对衬底应用退火工艺之前，衬底的弯曲值可以在第一方向上处于150μm至200μm之间的范围内，并且在第二方向上处于80μm至120μm之间的范围内。在对衬底应用退火工艺之后，衬底的弯曲值可以在第一方向上增加10μm至50μm，并且在第二方向上减少1μm至10μm。
在一些实施例中，退火工艺的第一工艺条件可以包括流速在15slm和25slm之间的N2气体、在3小时和5小时之间的范围内的处理时间、在500℃和700℃之间的范围内的处理温度、在从0.1Torr至760Torr的范围内的压力。
相对于相关示例中的用于控制衬底的弯曲度的方法，本文所述的各种实施例提供了若干优点。在相关示例中，可以在衬底的背面上形成电介质层以补偿由形成在衬底的正面上的电介质层引起的应力。然后，可以去除形成在衬底的背面上的电介质层。在相关示例中的用于控制衬底的弯曲度的方式是昂贵的。在本公开中，根据3D-NAND存储器件的制造位置，可以应用与相关热处理工艺不同的各种退火工艺(或热处理工艺)。因此，在其上形成3D-NAND存储器件的衬底可以维持相同的弯曲度、更负的弯曲度或更正的弯曲度，以满足工艺要求。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于执行相同目的和/或实现本文介绍的实施例的相同优点的其他过程和结构的基础。本领域技术人员还应当认识到，这种等同构造并不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在此进行各种改变、替换和变更。
Claims (24)
1.一种控制衬底的弯曲的方法，包括：
提供在其上形成电介质层的衬底，所述衬底具有相对于参考平面的弯曲；以及
通过对所述衬底执行退火工艺来调整所述衬底的所述弯曲，其中：
所述退火工艺包括第一工艺条件和第二工艺条件的其中之一，所述第一工艺条件在所述衬底上引起拉伸应力以使所述衬底相对于所述参考平面向上弯曲，并且所述第二工艺条件在所述衬底上引起压缩应力以使所述衬底相对于所述参考平面向下弯曲。
2.根据权利要求1所述的方法，其中，提供所述衬底包括：
在所述衬底上方沉积包括高密度等离子体(HDP)氧化硅和原硅酸四乙酯(TEOS)的其中之一的所述电介质层，在所述衬底上沉积所述HDP氧化硅和所述TEOS的所述其中之一之后，所述衬底相对于所述参考平面向下弯曲，并且所述弯曲的值为负。
3.根据权利要求1所述的方法，其中，所述退火工艺的所述第一工艺条件包括：
在550℃和650℃之间的范围内的处理温度，以及
保护性退火气体，所述保护性退火气体包括N2气体、H2气体、He气体、O2气体或Ar气体中的至少一种。
4.根据权利要求3所述的方法，其中，所述退火工艺的所述第一工艺条件包括：
流速在15标准升/分钟(slm)和25slm之间的N2气体，
在3小时和5小时之间的范围内的处理时间，
在500℃和700℃之间的范围内的处理温度，以及
在从0.1Torr至760Torr的范围内的压力。
5.根据权利要求2所述的方法，其中：
响应于沉积所述TEOS和应用所述退火工艺的所述第一工艺条件，所述衬底的所述弯曲的值增加10μm至70μm，并且
响应于沉积所述HDP氧化硅和应用所述退火工艺的所述第一工艺条件，所述衬底的所述弯曲的值增加110μm和150μm。
6.根据权利要求3所述的方法，其中，所述退火工艺的所述第一工艺条件减小所述电介质层中的氢原子浓度。
7.根据权利要求2所述的方法，其中，所述退火工艺的所述第二工艺条件包括：
等于或大于700℃的处理温度，以及
保护性退火气体，所述保护性退火气体包括N2气体、H2气体、He气体、O2气体或Ar气体中的至少一种。
8.根据权利要求2所述的方法，其中，所述退火工艺的所述第二工艺条件包括：
流速在15标准升/分钟(slm)和25slm之间的N2气体，
在3小时和5小时之间的范围内的处理时间，
大于700℃的处理温度，以及
在从0.1Torr至760Torr的范围内的压力。
9.根据权利要求7所述的方法，其中：
响应于沉积所述HDP氧化硅和应用所述退火工艺的所述第二工艺条件，所述衬底的所述弯曲的值增加50μm至100μm，并且
响应于沉积所述TEOS和应用所述退火工艺的所述第二工艺条件，所述衬底的所述弯曲的值减少80μm至120μm。
10.根据权利要求2所述的方法，其中，所述退火工艺的所述第二工艺条件包括：
H2O蒸汽退火气氛。
11.根据权利要求10所述的方法，其中，所述退火工艺的所述第二工艺条件包括：
由比例为1:1至3:1的H2气体与O2气体的混合体产生的H2O蒸汽，所述H2气体具有在5标准升/分钟(slm)和10slm之间的流速，所述O2气体具有在5slm和10slm之间的流速，
在1小时和3小时之间的范围内的处理时间，以及
在600℃和700℃之间的处理温度。
12.根据权利要求11所述的方法，其中：
响应于沉积所述TEOS和应用所述退火工艺的所述第二工艺条件，所述衬底的所述弯曲的值减小30μm至70μm，并且
响应于沉积所述HDP氧化硅和应用所述退火工艺的所述第二工艺条件，所述衬底的所述弯曲的值增加55μm至95μm。
13.根据权利要求2所述的方法，其中，提供所述衬底还包括：
在所述衬底上方形成交替的绝缘层和字线层的堆叠体，所述堆叠体包括阵列区域和阶梯区域；以及
在所述交替的绝缘层和字线层的堆叠体上方沉积所述HDP氧化硅和所述TEOS的所述其中之一。
14.一种控制衬底的弯曲的方法，包括：
在所述衬底上方形成第一电介质层，在其上形成所述第一电介质层的所述衬底具有相对于参考平面的弯曲；
对所述衬底应用退火工艺以调整所述衬底的所述弯曲；
在所述第一电介质层上方形成第二电介质层；以及
对所述第一电介质层和所述第二电介质层进行图案化以在所述第一电介质层和所述第二电介质层中形成开口，其中：
所述退火工艺包括第一工艺条件和第二工艺条件的其中之一，所述第一工艺条件在所述衬底上引起拉伸应力以使所述衬底相对于所述参考平面向上弯曲，并且所述第二工艺条件在衬底上引起压缩应力以使所述衬底相对于所述参考平面向下弯曲。
15.根据权利要求14所述的方法，其中，所述第一电介质层包括高密度等离子体(HDP)氧化硅，并且所述第二电介质层包括原硅酸四乙酯(TEOS)。
16.根据权利要求15所述的方法，其中，所述退火工艺的所述第一工艺条件包括：
流速在15标准升/分钟(slm)和25slm之间的N2气体，
在3小时和5小时之间的范围内的处理时间，
在500℃和700℃之间的范围内的处理温度，以及
在从0.1Torr至760Torr的范围内的压力。
17.根据权利要求16所述的方法，其中：
响应于在所述衬底上沉积所述TEOS和应用所述退火工艺的所述第一工艺条件，所述衬底的所述弯曲的值增加10μm至70μm，并且
响应于在所述衬底上沉积所述HDP氧化硅和应用所述退火工艺的所述第一工艺条件，所述衬底的所述弯曲的值增加110μm和150μm。
18.根据权利要求16所述的方法，其中，所述退火工艺的所述第一工艺条件减小所述第一电介质层和所述第二电介质层中的氢原子浓度。
19.根据权利要求15所述的方法，其中，所述退火工艺的所述第二工艺条件包括：
流速在15标准升/分钟(slm)和25slm之间的N2气体，
在3小时和5小时之间的范围内的处理时间，
大于700℃的处理温度，以及
在从0.1Torr至760Torr的范围内的压力。
20.根据权利要求19所述的方法，其中：
响应于在所述衬底上沉积所述HDP氧化硅和应用所述退火工艺的所述第二工艺条件，所述衬底的所述弯曲的值增加50μm至100μm，并且
响应于在所述衬底上沉积所述TEOS和应用所述退火工艺的所述第二工艺条件，所述衬底的所述弯曲的值减少80μm至120μm。
21.一种控制衬底的弯曲的方法，包括：
在所述衬底上方形成交替的氧化物层和牺牲层的堆叠体，在其上形成所述堆叠体的所述衬底具有相对于参考平面的弯曲；
通过蚀刻工艺在所述堆叠体中形成多个接触开口，所述多个接触开口延伸穿过所述氧化物层和所述牺牲层；
对所述衬底应用退火工艺，以去除所述刻蚀工艺的蚀刻残留物；以及
对所述衬底执行湿法清洗工艺，以去除所述刻蚀工艺的所述刻蚀残留物，其中：
所述退火工艺包括第一工艺条件和第二工艺条件的其中之一，所述第一工艺条件在所述衬底上引起拉伸应力以使所述衬底相对于所述参考平面向上弯曲，并且所述第二工艺条件在所述衬底上引起压伸应力以使所述衬底相对于所述参考平面向下弯曲。
22.根据权利要求21所述的方法，其中，所述退火工艺的所述第二工艺条件包括：
由比例为1:1至3:1的H2气体与O2气体的混合体产生的H2O蒸汽，所述H2气体具有在5标准升/分钟(slm)和10slm之间的流速，所述O2气体具有在5slm和10slm之间的流速，
在1小时和3小时之间的范围内的处理时间，以及
在600℃和700℃之间的处理温度。
23.根据权利要求22所述的方法，其中：
在对所述衬底应用所述退火工艺之前，所述衬底的所述弯曲的值在第一方向上处于150μm至200μm之间的范围内，并且在第二方向上处于80μm至120μm之间的范围内，并且
在对所述衬底应用所述退火工艺之后，所述衬底的所述弯曲的值在所述第一方向上增加10μm至50μm，并且在所述第二方向上减少1μm至10μm。
24.根据权利要求23所述的方法，其中，所述退火工艺的所述第一工艺条件包括：
流速在15标准升/分钟(slm)和25slm之间的N2气体，
在3小时和5小时之间的范围内的处理时间，
在500℃和700℃之间的范围内的处理温度，以及
在从0.1Torr至760Torr的范围内的压力。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2021/127767 WO2023070624A1 (en) | 2021-10-30 | 2021-10-30 | Methods and structures for changing wafer bow |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114207786A true CN114207786A (zh) | 2022-03-18 |
Family
ID=80659086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202180004160.1A Pending CN114207786A (zh) | 2021-10-30 | 2021-10-30 | 用于改变晶圆弯曲的方法和结构 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11955344B2 (zh) |
| CN (1) | CN114207786A (zh) |
| WO (1) | WO2023070624A1 (zh) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140225231A1 (en) * | 2013-02-12 | 2014-08-14 | International Business Machines Corporation | Modulating bow of thin wafers |
| US9786496B2 (en) * | 2015-08-17 | 2017-10-10 | Lam Research Corporation | Method of densifying films in semiconductor device |
| CN107680970B (zh) * | 2017-08-10 | 2019-01-29 | 长江存储科技有限责任公司 | 一种三维存储器件的制造方法及其器件结构 |
| CN110620040B (zh) * | 2019-09-12 | 2022-04-22 | 长江存储科技有限责任公司 | 一种用于提高生产中工艺稳定性的方法 |
| CN112216609B (zh) * | 2020-09-22 | 2022-07-26 | 长江存储科技有限责任公司 | 一种减小晶圆翘曲的方法及晶圆键合方法 |
| CN113228279B (zh) * | 2021-03-31 | 2024-04-09 | 长江存储科技有限责任公司 | 用于形成半导体结构的方法 |
-
2021
- 2021-10-30 CN CN202180004160.1A patent/CN114207786A/zh active Pending
- 2021-10-30 WO PCT/CN2021/127767 patent/WO2023070624A1/en unknown
-
2022
- 2022-01-03 US US17/646,817 patent/US11955344B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20230134311A1 (en) | 2023-05-04 |
| US11955344B2 (en) | 2024-04-09 |
| WO2023070624A1 (en) | 2023-05-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10954129B2 (en) | Diamond-like carbon as mandrel | |
| CN109643639B (zh) | 用于间隔件和硬掩模应用的硼烷介导的从硅烷和烷基硅烷物质脱氢的工艺 | |
| JP5656010B2 (ja) | ハードマスク膜を形成する方法およびハードマスク膜を成膜する装置 | |
| TW407319B (en) | Method of fabricating semiconductor device | |
| US8178443B2 (en) | Hardmask materials | |
| KR102380197B1 (ko) | ＳｉＣＯＮ의 저온 분자층 증착 | |
| JP5951443B2 (ja) | 半導体装置の製造方法、基板処理方法、基板処理装置およびプログラム | |
| US20110135557A1 (en) | Hardmask materials | |
| US7999356B2 (en) | Composition for film formation, insulating film, semiconductor device, and process for producing the semiconductor device | |
| JP2015082525A (ja) | 半導体装置の製造方法、基板処理装置およびプログラム | |
| TWI675416B (zh) | 半導體裝置之製造方法、熱處理裝置及記錄媒體 | |
| KR20130113345A (ko) | 리소그래픽 마스크 응용예들을 위한 붕소-농후 필름들의 가공 | |
| TW201705218A (zh) | 用於形成高品質薄膜的循環連續製程 | |
| KR20160083049A (ko) | 산화물-실리콘 스택을 위한 접착 개선들 | |
| JP2018195744A (ja) | 半導体装置の製造方法、基板処理装置およびプログラム | |
| TWI830751B (zh) | 低溫高品質的介電膜及其形成方法 | |
| JP2008300678A (ja) | 半導体素子の製造方法、及び半導体素子 | |
| US20230072570A1 (en) | Film formation method | |
| US20220005930A1 (en) | Apparatus with multidielectric spacers on conductive regions of stack structures, and related methods | |
| KR20040038606A (ko) | 집적유전층 형성을 위한 방법 | |
| CN114207786A (zh) | 用于改变晶圆弯曲的方法和结构 | |
| KR20240044540A (ko) | 기판 처리 장치, 반도체 장치의 제조 방법, 프로그램, 플라스마 유닛 및 기판 처리 방법 | |
| TWI801963B (zh) | 基板處理裝置、半導體裝置的製造方法及電漿生成裝置 | |
| US11600486B2 (en) | Systems and methods for depositing low-κdielectric films | |
| TWI831940B (zh) | 溝槽中薄膜沉積的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |