JP2022521842A - ３ｄ－ｎａｎｄモールド - Google Patents

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Abstract

メモリデバイスの製造方法が提供される。本方法は、第１の層の厚さを減少させ、第２の層の厚さを増加させる。半導体デバイスは、デバイスの第１の部分に交互の窒化物層及び第２の層を含む膜スタックであって、膜スタックの交互の窒化物層及び第２の層は、窒化物：酸化物の厚さ比（Ｎｆ：Ｏｆ）を有する、膜スタックと、デバイスの第２の部分に交互のワード線及び第２の層を含むメモリスタックであって、メモリスタックの交互のワード線及び第２の層は、ワード線：酸化物の厚さ比（Ｗｍ：Ｏｍ）を有する、メモリスタックとを有し、０．１（Ｗｍ：Ｏｍ）＜Ｎｆ：Ｏｆ＜０．９５（Ｗｍ：Ｏｍ）であることが記載されている。【選択図】図１８

Description

［０００１］本開示の実施形態は、電子デバイス、並びに電子デバイスを製造するための方法及び装置の分野に関するものである。より具体的には、本開示の実施形態は、３Ｄ－ＮＡＮＤモールドスタックを形成するための方法を提供する。
［０００２］半導体技術は急速に進歩しており、処理の高速化や単位体積当たりのストレージを提供するために、技術の進歩に伴いデバイスの寸法が縮小している。ＮＡＮＤデバイスでは、ＯＮセルとＯＦＦセルを区別するのに十分な電流を得るために、ストリング電流を充分に大きくする必要がある。ストリング電流は、シリコンチャネルの粒径を大きくすることで向上するキャリア移動度に依存する。
［０００３］交互の酸化膜及び窒化膜の層を備えた既存の３Ｄ－ＮＡＮＤメモリスタックでは、ワード線を構築するために置換金属ゲート（ＲＭＧ）プロセスが必要である。窒化ケイ素層には大量の水素が残留しており、機械的に不安定である。この水素は、パターンの変形及び／又はプロセス制御性、又はメモリホールのエッチングプロセスに悪影響を及ぼす。
［０００４］したがって、より低いレベルの残留水素を有する３Ｄ－ＮＡＮＤデバイスが当技術分野で必要とされている。更に、３Ｄ－ＮＡＮＤデバイスを形成するための方法及び装置が、当技術分野で必要とされている。
［０００５］本開示の一又は複数の実施形態は、メモリデバイスを形成する方法を対象とする。一実施形態では、電子デバイスを形成する方法は、交互の第２の層及び第１の層を含む膜スタックから一又は複数の第１の層を除去することであって、第１の層は、ポリシリコン層を含む一又は複数の膜で第２の側において境界された開口部を残すように、第１の層の第１の側から除去され、開口部は第１の厚さを有する、交互の第２の層及び第１の層を含む膜スタックから一又は複数の第１の層を除去することと、開口部の厚さを第１の厚さから第２の厚さに増加させ、第１の酸化物層の厚さを第１の酸化物層の厚さよりも小さい第２の酸化物層の厚さに減少させるために、開口部を通して隣接する第２の層をトリミングすることと、開口部内にワード線置換材料を堆積させることとを含む。
［０００６］本開示の追加の実施形態は、半導体メモリデバイスを対象とする。一実施形態では、半導体メモリデバイスは、デバイスの第１の部分に交互の窒化物層及び酸化物層を含む膜スタックであって、膜スタックの交互の窒化物層及び酸化物層は、窒化物：酸化物の厚さ比（Ｎｆ：Ｏｆ）を有する、膜スタックと、デバイスの第２の部分に交互のワード線及び酸化物層を含むメモリスタックであって、メモリスタックの交互のワード線及び酸化物層は、ワード線：酸化物の厚さ比（Ｗｍ：Ｏｍ）を有する、メモリスタックとを備え、０．１（Ｗｍ：Ｏｍ）＜Ｎｆ：Ｏｆ＜０．９５（Ｗｍ：Ｏｍ）である。
［０００７］本開示の更なる実施形態は、処理ツールを対象とする。一実施形態では、処理ツールは、ウエハを移動させるように構成されたロボットを含む中央移送ステーションと、複数のプロセスステーションであって、各プロセスステーションは、中央移送ステーションに接続され、隣接するプロセスステーションの処理領域から分離された処理領域を提供し、複数のプロセスステーションは、酸化物層薄膜化チャンバ及びワード線堆積チャンバを含む、プロセスステーションと、中央移送ステーション及び複数のプロセスステーションに接続されたコントローラであって、プロセスステーション間でウエハを移動させるためにロボットを作動させ、各プロセスステーションで行われるプロセスを制御するように構成されたコントローラとを備える。
［０００８］上述した本開示の特徴を詳細に理解できるように、一部が添付の図面に例示されている実施形態を参照しながら、上記に要約した本開示をより具体的に説明する。ただし、添付の図面は本開示の典型的な実施形態を単に示すものであり、したがって、実施形態の範囲を限定するものと見なすべきではなく、本開示は他の等しく有効な実施形態も許容しうることに留意されたい。本明細書に記載の実施形態は、例として示すものであり、同様の参照が類似の要素を示す添付の図面の図に限定されるものではない。
本明細書に記載の実施形態に係るメモリデバイスを形成する方法の一実施形態を示すフロープロセス図である。 一又は複数の実施形態に係るメモリスタックを有するデバイスを示す断面図である。 一又は複数の実施形態に係るメモリスタックの階段パターンを形成した後の基板を示す断面図である。 一又は複数の実施形態に係るメモリホール形成後の基板を示す断面図である。 一又は複数の実施形態に係る図４Ａの基板の断面図領域１０３を示す図である。 一又は複数の実施形態に係る窒化物層の選択的酸化後の基板を示す断面図である。 一又は複数の実施形態に係る領域１０１を示す拡大図である。 一又は複数の実施形態に係る基板を示す断面図である。 一又は複数の実施形態に係る領域１０１を示す拡大図である。 一又は複数の実施形態に係るビット線パッドの形成後の基板を示す断面図である。 一又は複数の実施形態に係る層間誘電体の堆積後の基板を示す断面図である。 一又は複数の実施形態に係るスリットパターニング後の基板を示す断面図である。 一又は複数の実施形態に係る犠牲層を除去した後の基板を示す断面図である。 一又は複数の実施形態に係る基板を示す断面図である。 一又は複数の実施形態に係る基板を示す断面図である。 一又は複数の実施形態に係る窒化物のエッチング後の基板を示す断面図である。 図１３Ａの領域２０１を示す拡大図である。 一又は複数の実施形態に係る基板を示す断面図である。 図１４Ａの領域２０１を示す拡大図である。 一又は複数の実施形態に係る基板を示す断面図である。 図１５Ａの領域２０１を示す拡大図である。 一又は複数の実施形態に係る基板を示す断面図である。 一又は複数の実施形態に係る基板を示す断面図である。 一又は複数の実施形態に係る基板を示す断面図である。 一又は複数の実施形態に係るクラスタツールを示す図である。
［００３４］本開示の幾つかの例示的な実施形態を説明する前に、本開示は、以下の説明に記載の構造又はプロセスステップの詳細に限定されないことを理解されたい。本開示は、他の実施形態が可能であり、また、様々な方法で実施、あるいは実行される。
［００３５］交互の酸化膜及び窒化膜の層を備えた既存の３Ｄ－ＮＡＮＤメモリスタックでは、ワード線を構築するために置換金属ゲート（ＲＭＧ）プロセスが必要である。窒化ケイ素層には大量の水素が残留しており、機械的に不安定である。この水素は、パターンの変形及び／又はプロセス制御性、又はメモリホールのエッチングプロセスに悪影響を及ぼす。したがって、本開示の実施形態は、窒化物層の厚さを減少させ、酸化物層の厚さを増加させる方法を提供する。このため、一又は複数の実施形態の酸化物／窒化物モールドでは、ＳｉＮ厚さが減少し、酸化物厚さが増加した所望の厚さの酸化物／窒化物モールドを実現することが可能となる。一又は複数の実施形態では、交互層は、窒化物及び酸化物の交互層に限定されず、第１の材料及び第２の材料の交互層を含み得る。
［００３６］金属堆積及び他のプロセスは、ポリシリコンと金属との間の表面を制御するために、隔離された環境（例えば、クラスタプロセスツール）で実施され得る。したがって、本開示の幾つかの実施形態は、方法を実施するために関連するプロセスモジュールを備えた統合ツールシステムを提供する。
［００３７］図１は、メモリデバイスを形成するための例示的な方法１０を示すフロー図である。当業者は、方法１０が、図示したプロセスのいずれか又は全てを含み得ることを認識するであろう。更に、個々のプロセスの順序は、幾つかの部分について変更可能である。方法１０は、本開示から逸脱することなく、列挙されたプロセスのいずれかで開始することができる。図１を参照すると、工程１５において、メモリスタックが形成される。工程２０において、メモリスタックにワード線階段が形成される。工程２５において、メモリホールチャネルがワード線階段にパターニングされる。工程３０において、オプションとして、第１の層、例えば窒化物層が、メモリホールチャネルを通して選択的に酸化され得る。工程３５において、トランジスタ層が堆積される。工程４０において、ビット線パッドが形成される。工程４５において、層間誘電体が堆積される。工程５０において、メモリ階段がスリットパターニングされる。工程５５において、犠牲層が除去される。工程６０において、半導体材料が堆積される。工程６５において、第１の層、例えば窒化物層が除去される。工程７０において、第２の層、例えば酸化物層がトリミングされる。工程７５において、ワード線置換材料が堆積される。工程８０において、スリットが充填され、工程８５において、ワード線コンタクトが形成される。
［００３８］図２～図１８は、図１の方法１０について図示したプロセスフローに従うメモリデバイス１００の一部を示す図である。
［００３９］図２は、本開示の一又は複数の実施形態に係る電子デバイス１００の初期又は開始メモリスタックを示す図である。幾つかの実施形態では、図２に示す電子デバイス１００は、図示したように、ベア基板１０５に層状に形成される。図２の電子デバイスは、基板１０５と、半導体層１１０と、犠牲層１２０と、メモリスタック１３０と、酸化物層１４０とで構成されている。
［００４０］基板１０５は、当業者に周知の任意の適切な材料であり得る。本明細書及び添付の特許請求の範囲で使用する場合、用語「基板」は、プロセスが作用する表面又は表面の一部を指す。また、当業者であれば、文脈上そうでないことが明示されない限り、基板への言及は基板の一部のみを指し得ることを理解するだろう。更に、基板への堆積という表現は、ベア基板と、その上に一又は複数の膜又は特徴が堆積又は形成された基板の両方を意味する。
［００４１］本明細書で使用する「基板」とは、製造プロセス中に膜処理が行われる任意の基板又は基板に形成された材料表面を指す。例えば、処理が実施され得る基板表面は、用途に応じて、シリコン、酸化ケイ素、歪みシリコン、シリコンオンインシュレータ（ＳＯＩ）、炭素がドープされた酸化ケイ素、アモルファスシリコン、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、ガラス、サファイア等の材料、及び金属、金属窒化物、金属合金、その他の導電性材料等、他の任意の材料を含む。基板は、半導体ウエハを含むが、これに限定されない。基板は、基板表面を研磨、エッチング、還元、酸化、ヒドロキシル化、アニール、及び／又はベークする前処理プロセスに暴露され得る。また、本開示では、基板自体の表面に直接行う膜処理に加えて、以下に詳細に開示するように、基板に形成された下層に対しても、開示のいずれかの膜処理ステップを実行することができ、用語「基板表面」は、文脈上、上記下層を含むことが意図されている。したがって、例えば、膜／層又は部分的な膜／層が基板表面上に堆積された場合、新たに堆積された膜／層の露出面が基板表面となる。
［００４２］基板１０５には、半導体層１１０が設けられている。半導体層１１０は、共通ソース線とも呼ばれ得る。半導体層１１０は、当業者に周知の任意の適切な技法によって形成することができ、ポリシリコン（ｐｏｌｙ－Ｓｉ）を含むが、これに限定されない任意の適切な材料からできていてよい。幾つかの実施形態では、半導体層１１０は、導電性材料又は半導体材料でできた共通ソース線である。
［００４３］犠牲層１２０は、半導体層１１０に形成され、任意の適切な材料でできていてよい。幾つかの実施形態における犠牲層１２０は、除去され、後のプロセスで置き換えられる。幾つかの実施形態では、犠牲層１２０は除去されず、メモリデバイス１００内に残る。この場合、用語「犠牲層」は、永久的な層を含む拡張された意味を持ち、導電層と呼ばれ得る。図示した実施形態では、以下で更に説明するように、犠牲層１２０が工程５５において除去される。一又は複数の実施形態では、犠牲層１２０は、隣接する半導体層１１０及び酸化物層１３２に対して選択的に除去され得る材料を含む。
［００４４］犠牲層１２０には、メモリスタック１３０が形成されている。図示の実施形態におけるメモリスタック１３０は、複数の交互の第２の層１３２及び第１の層１３４を含む。一又は複数の実施形態では、第１の層１３４は窒化物層を含み、第２の層１３２は酸化物層を含む。幾つかの実施形態では、メモリスタック１３０は、交互の酸化物及びｐｏｌｙ－Ｓｉ（ＯＰ）、又は酸化物及び金属、又は酸化物及び犠牲層等の非置換ゲートを含む。第１の層１３４は、第２の層１３２に実質的に影響を与えることなく第１の層１３４を除去できるように、第２の層１３２に対してエッチング選択性のある材料を含む。一又は複数の実施形態では、第１の層１３４は、窒化ケイ素を含む。一又は複数の実施形態では、第２の層１３２は、酸化ケイ素を含む。
［００４５］個々の交互の層は、任意の適切な厚さに形成され得る。幾つかの実施形態では、各第２の層１３２の厚さは、ほぼ等しい。一又は複数の実施形態では、各第２の層１３２は、第１の第２の層の厚さを有する。幾つかの実施形態では、各第１の層１３４の厚さは、ほぼ等しい。この点で使用するほぼ等しい厚さは、互いに±５％以内である。幾つかの実施形態では、シリコン層（図示せず）が、第２の層１３２と第１の層１３４との間に形成される。シリコン層の厚さは、第２の層１３２又は第１の層１３４の層の厚さと比較して、比較的薄くてよい。一又は複数の実施形態では、第１の層１３４は、約１ｎｍ、約３ｎｍ、約５ｎｍ、約７ｎｍ、約１０ｎｍ、約１２ｎｍ、約１５ｎｍ、約１７ｎｍ、約２０ｎｍ、約２２ｎｍ、約２５ｎｍ、約２７ｎｍ、及び約３０ｎｍを含む、約０．５ｎｍから約３０ｎｍの範囲の厚さを有する。一又は複数の実施形態では、窒化物層１３４は、約０．５から約４０ｎｍの範囲の厚さを有する。
［００４６］図３を参照すると、方法１０の工程２０において、階段形態１３１が作製される。階段形態１３１は、第２の層１３２の上面１３５を露出させる。上面１３５は、以下に説明するように、ワード線コンタクトを形成するための空間を得るために使用され得る。階段形態１３１の外側の空間を占めるように、適切な充填材料１３７が堆積され得る。適切な充填材料１３７は、当業者には理解されるように、隣接するワード線間の電気的短絡を防止する任意の材料であり得る。階段形態１３１は、下のワード線よりも小さい幅（図では左から右に向かって図示）を有する各ワード線を備える。「上」及び「下」のような相対的な用語の使用により、本開示の範囲が空間における物理的な方向性に限定されるものとみなすべきではない。
［００４７］図４Ａ及び図４Ｂを参照すると、工程２５において、メモリホールチャネル１５０がメモリスタック１３０を通るように開口される。幾つかの実施形態では、メモリホールチャネル１５０を開口することは、酸化物層１４０、メモリスタック１３０、犠牲層１２０、及び半導体層１１０を通してエッチングすることを含む。領域１０３の拡大図である図４Ｂを参照すると、メモリホールチャネル１５０は、第２の層１３２の表面１３８及び第１の層１３４の表面１３９を露出させるメモリスタック１３０を通って延在する側壁を有する。
［００４８］犠牲層１２０は、メモリホールチャネル１５０の側壁として露出する表面１２２を有している。メモリホールチャネル１５０は、半導体層１１０の中へある距離だけ延在するので、メモリホールチャネル１５０の側壁面１１２及び底部１１４は、半導体層１１０内に形成される。メモリホールチャネル１５０の底部１１４は、半導体層１１０の厚さ内の任意の点に形成され得る。幾つかの実施形態では、メモリホールチャネル１５０は、半導体層１１０の厚さの約１０％から約９０％の範囲で、又は、約２０％から約８０％の範囲で、又は、約３０％から約７０％の範囲で、又は、約４０％から約６０％の範囲で、半導体層１１０の中に厚さが延在する。幾つかの実施形態では、メモリホールチャネル１５０は、半導体層１１０の厚さの１０％以上、２０％以上、３０％以上、４０％以上、５０％以上、６０％以上、７０％以上、又は８０％以上、半導体層１１０の中にある距離だけ延在する。
［００４９］図５Ａは、第１の層１３４、例えば窒化物層が、メモリホールチャネル１５０を通して選択的に酸化される工程３０を示す図である。一又は複数の実施形態では、第１の層１３４、例えば窒化物層の選択的な酸化はオプションである。図５Ｂは、図５Ａの領域１０１の拡大図である。一又は複数の実施形態では、第１の層１３４、例えば窒化物層は、常圧の水素（Ｈ２）ガス及び酸素（Ｏ２）ガスの雰囲気中で、約７００℃から約９００℃の範囲の温度で、インシトゥ蒸気生成（ＩＳＳＧ）酸化又はラジカルプラズマ酸化（ＲＰＯ）によって選択的に酸化される。ＩＳＳＧ酸化物１５５が、第１の層１３４、例えば窒化物層において、メモリホールチャネル１５０に隣接して形成される。理論に拘束されるつもりはないが、ＩＳＳＧ酸化物１５５は、高温のリンによる窒化物のプルバック中に、ブロッキング酸化物１７６をエッチングから保護すると考えられる。一又は複数の実施形態では、ＩＳＳＧ酸化物層１５５又はＲＰＯ酸化物層１５５は、約２ｎｍの厚さを有する。
［００５０］図６Ａ及び図６Ｂは、トランジスタ層１６５が第２の層１３２及びＩＳＳＧ酸化物層１５５又はＲＰＯ酸化物層１５５に隣接してメモリホールチャネル１５０に共形堆積される工程３５を示す図である。トランジスタ層１６５は、当業者に周知の任意の適切な技法によって形成され得る。幾つかの実施形態では、トランジスタ層１６５は、共形堆積プロセスによって形成される。幾つかの実施形態では、トランジスタ層１６５は、原子層堆積又は化学気相堆積のうちの一又は複数によって形成される。
［００５１］一又は複数の実施形態では、トランジスタ層１６５の堆積は実質的に共形である。本明細書で使用する「実質的に共形」である層は、厚さが全体的に（例えば、側壁の上部、中央、及び底部、並びにメモリホールチャネル１５０の底部で）ほぼ同じである層を指す。実質的に共形である層は、約５％、２％、１％、又は０．５％以下の厚さの変化がある。
［００５２］領域１０１の拡大図である図６Ｂを参照すると、一又は複数の実施形態では、トランジスタ層１６５は、ブロッキング酸化物層１７６（又は第１の酸化物層１７６）と、第１の酸化物層１７６上の窒化物トラップ層１７４と、窒化物トラップ層１７４上の第２の酸化物層１７２（又はトンネル酸化物層１７２）と、第２の酸化物層１７２上のメモリホールチャネル１５０内のポリシリコン層１７０とを含む。一又は複数の実施形態では、ブロッキング酸化物層１７６、電荷トラップ窒化物（ＳｉＮ）層１７４、及びトンネル酸化物層１７２は、メモリホールチャネル１５０の側壁又は半導体層１１０に堆積される。
［００５３］一又は複数の実施形態では、ポリシリコン（ｐｏｌｙ－Ｓｉ）層１７０が、トランジスタ層１６５に隣接するメモリホールチャネル１５０に形成される。ｐｏｌｙ－Ｓｉ層１７０は、トランジスタ層１６５に直接形成され得る。ｐｏｌｙ－Ｓｉ層１７０は、原子層堆積及び化学気相堆積を含むがこれらに限定されない、当業者に周知の任意の適切な技法によって堆積され得る。幾つかの実施形態では、ｐｏｌｙ－Ｓｉ層１７０は、ポリシリコン層がメモリホールチャネル１５０の側壁及び露出面１３８、１３９、１２２、１１２及び底部１１４（図４Ｂ参照）に形成されるように、共形層として堆積される。
［００５４］ポリシリコン層１７０は、例えば、メモリホールチャネル１５０の寸法に応じて、任意の適切な厚さを有し得る。幾つかの実施形態では、ポリシリコン層１７０は、約０．５ｎｍから約５０ｎｍの範囲、又は約０．７５ｎｍから約３５ｎｍの範囲、又は約１ｎｍから約２０ｎｍの範囲の厚さを有する。幾つかの実施形態では、ポリシリコン層１７０は、連続膜である。一又は複数の実施形態では、ポリシリコン層１７０は、トンネル酸化物層１７２に共形堆積でマカロニ型に形成され、ポリシリコン層１７０は、約１ｎｍから約２０ｎｍの範囲の厚さを有する。そして、メモリホールチャネル１５０には、誘電体材料１６０が充填される。
［００５５］図７は、ビット線パッド１８０がポリシリコン（ｐｏｌｙ－Ｓｉ）層１６０に形成される方法１０の工程４０を示す図である。ビット線パッド１８０は、ポリシリコンを含むがこれに限定されない、当業者に周知の任意の適切な材料であり得る。
［００５６］図８は、酸化物層１４０及びビット線パッド１８０の上面に層間誘電体１８５を堆積させる方法１０の工程４５を示す図である。層間誘電体（ＩＬＤ）１８５は、当業者に周知の任意の適切な技法によって堆積され得る。層間誘電体１８５は、当業者に周知の任意の適切な材料を含み得る。一又は複数の実施形態では、層間誘電体１８５は、例えば、二酸化ケイ素、酸化ケイ素、炭素がドープされた酸化物（「ＣＤＯ」）、例えば、炭素がドープされた二酸化ケイ素、多孔質二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、又はそれらの任意の組み合わせ等の材料を含むが、これらに限定されない低誘電率誘電体である。層間誘電体１８５を説明するのに用語「酸化ケイ素」を使用することがあるが、当業者は、本開示が特定の化学量論に限定されないことを認識するであろう。例えば、用語「酸化ケイ素」及び「二酸化ケイ素」はいずれも、任意の適切な化学量論比でケイ素原子及び酸素原子を有する材料を説明するために使用され得る。同じことが、本開示で挙げられている他の材料、例えば、窒化ケイ素、酸窒化ケイ素、酸化アルミニウム、酸化ジルコニウム等にも当てはまる。
［００５７］図９は、メモリスタック１３０をスリットパターニングして、層間誘電体１８５の上面から基板１０５まで延在するスリットパターン開口部１９０を形成する方法１０の工程５０を示す図である。
［００５８］図１０は、犠牲層１２０及びポリシリコン層１６０の一部１６５を除去する方法１０の工程５５を示す図である。犠牲層１２０は、選択的エッチングを含むがこれに限定されない、当業者に周知の任意の適切な技法によって除去され得る。
［００５９］図１１は、半導体材料（例えば、窒化物及びポリシリコンフィル）１９５をスリットパターン開口部１９０内に堆積させる方法１０の工程６０を示す図である。半導体材料は、当業者に周知の任意の適切な材料であり得る。
［００６０］図１２は、半導体材料１９５をスリットパターン開口部１９０の側壁から除去するところを示す図である。理論に拘束されるつもりはないが、スリットパターン開口部１９０は、半導体材料１９５を側壁から除去するために、スリットパターン開口部１９０に開口部があり得るように、共通ソース線１１０（半導体層１１０）の高さよりも大きくなければならない。一又は複数の実施形態では、半導体材料１９５は、等方性エッチングプロセス（例えば、ＴＭＡＨ等を用いた湿式エッチング）によってスリットパターン開口部１９０の側壁から除去される。
［００６１］図１３Ａ及び図１３Ｂは、第１の層１３４の一又は複数、例えば窒化物層を除去して、開口部２１０及びスリットパターン開口部１９０を形成する方法１０の工程６５を示す図である。一又は複数の実施形態では、開口部２１０は、約５ｎｍ、約７ｎｍ、約１０ｎｍ、約１２ｎｍ、約１５ｎｍ、約１７ｎｍ、約２０ｎｍ、約２２ｎｍ、約２５ｎｍ、約２７ｎｍ、約３０ｎｍ、約３２ｎｍ、約３５ｎｍ、約３７ｎｍ、約４０ｎｍ、約４２ｎｍ、約４５ｎｍ、約４７ｎｍ、及び約５０ｎｍを含む、約１ｎｍから約５０ｎｍの範囲の第１の厚さｔ１を有する。図１３Ｂは、図１３Ａの基板の一部２０１の拡大図である。一又は複数の実施形態では、第１の層１３４、例えば窒化物層の一又は複数を除去する際に、第１の層１３４、例えば窒化物層の第１の面をスリットパターン開口部１９０に露出させ、第１の層１３４、例えば窒化物層の第１の面をスリットパターン開口部１９０を通してエッチング液に露出させる。
［００６２］図１４Ａ及び図１４Ｂは、第２の層１３２、例えば酸化物層を開口部２１０を通してトリミングして、開口部２１０の厚さを第１の厚さｔ１から第２の厚さｔ２まで増加させる方法１０の工程７０を示す図である。一又は複数の実施形態では、第２の厚さｔ２は、第１の厚さｔ１よりも約５０％から約７５％以上大きい。一又は複数の実施形態では、第２の厚さｔ２は、第１の厚さｔ１よりも約５０％、又は約５５％、又は約６０％、又は約６５％、又は約７０％、又は約７５％大きい。一又は複数の実施形態では、第２の層１３２、例えば酸化物層がトリミングされると、第２の層１３２の厚さは、第２の層の第２の厚さまで減少し、第２の層の第２の厚さは、第２の層の第１の厚さよりも小さくなる。一又は複数の実施形態では、メモリスタック１３０の第２の層１３２、例えば酸化物層は、約５ｎｍ、約７ｎｍ、約１０ｎｍ、約１２ｎｍ、約１５ｎｍ、約１７ｎｍ、約２０ｎｍ、約２２ｎｍ、約２５ｎｍ、約２７ｎｍ、及び約３０ｎｍを含む、約５ｎｍから約３０ｎｍの範囲の平均厚さ、第２の層１３２の第２の厚さを有する。一又は複数の実施形態では、メモリスタック１３０の酸化物層１３２は、約５ｎｍ、約７ｎｍ、約１０ｎｍ、約１２ｎｍ、約１５ｎｍ、約１７ｎｍ、約２０ｎｍ、約２２ｎｍ、約２５ｎｍ、約２７ｎｍ、及び約３０ｎｍを含む、約５ｎｍから約３０ｎｍの範囲の平均厚さ、第２の酸化物層の厚さを有する。
［００６３］一又は複数の実施形態では、第２の層１３２、例えば酸化物層を、スリットパターン開口部１９０を通して、フッ素系気相乾式洗浄プロセス又は希釈フッ化水素（ＨＦ）溶液に暴露することによってトリミングする。一又は複数の実施形態では、第２の層１３２をトリミングすることは、第２の層１３２を、スリットパターン開口部１９０を介して、フッ素系気相乾式洗浄化学物質又は希釈フッ化水素（ＨＦ）化学物質に暴露することを含む。理論に拘束されるつもりはないが、乾式化学エッチングはいかなる液体も含まないため、酸化物除去中の表面張力による酸化物の崩壊が回避できると考えられる。第２の層１３２、例えば酸化物層をトリミングすると、第２の層１３２、例えば酸化物層の厚さが減少し、開口部２１０の厚さが増加／拡大する。一又は複数の実施形態では、開口部２１０の厚さは、第１の厚さｔ１から第２の厚さｔ２まで増加し、第２の層１３２、例えば酸化物層の厚さは、第２の層１３２の第１の厚さよりも小さい第２の厚さまで減少する。
［００６４］図１５Ａ及び図１５Ｂは、酸化アルミニウム層２１５及びワード線置換材料２２５を開口部２１０内に堆積させる方法１０の工程７５を示す図である。図１５Ｂは、図１５Ａのデバイスの一部２０１の拡大図である。一又は複数の実施形態では、ワード線置換材料２２５は、窒化物ライナ２２０（例えば、窒化チタン、窒化タンタル等）と、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、タンタル（Ｔａ）、チタン（Ｔｉ）、又はロジウム（Ｒｈ）のうちの一又は複数を含むバルク金属とを含む。一又は複数の実施形態では、バルク金属は、タングステン（Ｗ）を含む。他の実施形態では、バルク金属層は、ルテニウム（Ｒｕ）を含む。
［００６５］図１６は、スリットパターン開口部１９０を充填材料２３０で充填する方法１０の工程８０を示す図である。充填材料２３０は、当業者に周知の任意の適切な材料であり得る。一又は複数の実施形態では、充填材料２３０は、誘電体材料又は導体材料の一又は複数を含む。本明細書で使用する用語「誘電体材料」は、電界中で分極可能な電気絶縁体である材料の層を指す。一又は複数の実施形態では、誘電体材料は、酸化物、炭素をドープした酸化物、酸化ケイ素（ＳｉＯ）、多孔質二酸化ケイ素（ＳｉＯ２）、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、酸化ケイ素／窒化ケイ素、炭化物、酸炭化物、窒化物、酸窒化物、酸炭窒化物、ポリマー、リンケイ酸塩ガラス、フルオロケイ酸塩（ＳｉＯＦ）ガラス、又は有機ケイ酸塩ガラス（ＳｉＯＣＨ）のうちの一又は複数を含む。
［００６６］図１７は、ワード線コンタクト２３５を形成する方法１０の工程８５を示す図である。ワード線コンタクト２３５は、ワード線２２５の１つで終端するのに十分な距離をメモリスタック１３０を通って延在する。一又は複数の実施形態では、ワード線コンタクト２３５は、当業者に周知の任意の適切な材料を含み得る。一又は複数の実施形態では、ワード線コンタクト２３５は、金属、金属ケイ素化合物、ポリシリコン、アモルファスシリコン、又はＥＰＩシリコンのうちの一又は複数を含む。一又は複数の実施形態では、ワード線コンタクトは、接触抵抗を低減するために、Ｎ型ドーパント又はＰ型ドーパントのいずれかによってドープされる。一又は複数の実施形態では、ワード線コンタクト２３５の金属は、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、金（Ａｕ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、又は白金（Ｐｔ）のうちの一又は複数から選択される。
［００６７］図１８は、一又は複数の実施形態に係る半導体メモリデバイスを示す図である。メモリデバイス１００は、デバイス１００の第１の部分３００に、交互の第１の層１３４、例えば窒化物層、及び第２の層１３２、例えば酸化物層を含む膜スタック１２０を備え、膜スタック１２０の交互の第１の層１３４、例えば窒化物層、及び第２の層１３２、例えば酸化物層は、窒化物：酸化物の厚さ比（Ｎｆ：Ｏｆ）を有する。メモリスタック１３０は、デバイス１００の第２の部分４００に、交互のワード線２２５及び第２の層１３２、例えば酸化物層を含み、メモリスタック１３０の交互のワード線２２５及び第２の層１３２、例えば酸化物層は、ワード線：酸化物の厚さ比（Ｗｍ：Ｏｍ）を有し、０．１（Ｗｍ：Ｏｍ）＜Ｎｆ：Ｏｆ＜０．９５（Ｗｍ：Ｏｍ）である。一又は複数の実施形態では、０．２（Ｗｍ：Ｏｍ）＜Ｎｆ：Ｏｆ＜０．９（Ｗｍ：Ｏｍ）である。他の実施形態では、０．５（Ｗｍ：Ｏｍ）＜Ｎｆ：Ｏｆ＜０．７５（Ｗｍ：Ｏｍ）である。一又は複数の実施形態では、膜スタック１２０の第１の層１３４、例えば窒化物層は、約１ｎｍ、約３ｎｍ、約５ｎｍ、約７ｎｍ、約１０ｎｍ、約１２ｎｍ、約１５ｎｍ、約１７ｎｍ、約２０ｎｍ、約２２ｎｍ、約２５ｎｍ、約２７ｎｍ、及び約３０ｎｍを含む、約０．５ｎｍから約３０ｎｍの範囲の厚さを有する。一又は複数の実施形態では、Ｗｍ：Ｏｍは、約２．５：２から約３．５：２の範囲である。
［００６８］一又は複数の実施形態では、膜スタック１２０の第１の層１３４、例えば窒化物層は、約１ｎｍから約５０ｎｍの範囲、及び１ｎｍから約３０ｎｍの範囲を含む、約０．５から約５０ｎｍの範囲の厚さを有する。一又は複数の実施形態では、メモリスタック１３０の第２の層１３２、例えば酸化物層は、約１０ｎｍから約２０ｎｍの範囲の平均厚さを有する。
［００６９］一又は複数の実施形態では、電子デバイスを形成する方法は、交互の第２の層及び第１の層を含む膜スタックから一又は複数の第１の層を除去することであって、第１の層は、ポリシリコン層を含む一又は複数の膜で第２の側において境界された開口部を残すように、第１の層の第１の側から除去され、開口部は第１の厚さを有する、交互の第２の層及び第１の層を含む膜スタックから一又は複数の第１の層を除去することと、開口部の厚さを第１の厚さから第２の厚さに増加させ、第２の層の第１の厚さを、第２の層の第１の厚さよりも小さい第２の酸化物層の厚さに減少させるために、開口部を通して隣接する第２の層をトリミングすることと、開口部内にワード線置換材料を堆積させることとを含む。
［００７０］本開示の追加の実施形態は、図１９に示すように、記載のメモリデバイスの形成及び方法のための処理ツール９００を対象とするものである。
［００７１］クラスタツール９００は、複数の側面を備えた少なくとも１つの中央移送ステーション９２１，９３１を含む。ロボット９２５，９３５は、中央移送ステーション９２１，９３１に位置づけされ、ロボットブレード及びウエハを複数の側面のそれぞれに移動させるように構成される。
［００７２］クラスタツール９００は、中央移送ステーションに接続された、プロセスステーションとも呼ばれる、複数の処理チャンバ９０２、９０４、９０６、９０８、９１０、９１２、９１４、９１６、及び９１８を備える。様々な処理チャンバは、隣接するプロセスステーションから分離された別々の処理領域を提供する。処理チャンバは、前洗浄チャンバ、バッファチャンバ、移送空間、ウエハオリエンタ／ガス抜きチャンバ、低温冷却チャンバ、堆積チャンバ、アニールチャンバ、エッチングチャンバ、選択酸化チャンバ、酸化物層薄膜化チャンバ、又はワード線堆積チャンバを含むが、これらに限定されない任意の適切なチャンバであり得る。プロセスチャンバと構成要素の特定の配置は、クラスタツールに応じて変更可能であり、本開示の範囲を限定するものとみなすべきではない。
［００７３］幾つかの実施形態では、クラスタツール９００は、酸化物層薄膜化チャンバを含む。幾つかの実施形態の酸化物層薄膜化チャンバは、一又は複数のフッ素系乾式洗浄チャンバを含む。幾つかの実施形態では、クラスタツール９００は、中央移送ステーションに接続された前洗浄チャンバを含む。
［００７４］図１９に示す実施形態では、ファクトリインターフェース９５０がクラスタツール９００の前面に接続されている。ファクトリインターフェース９５０は、ファクトリインターフェース９５０の前面９５１に、ロードチャンバ９５４及びアンロードチャンバ９５６を含む。ロードチャンバ９５４を左に、アンロードチャンバ９５６を右に示したが、当業者は、これが単に１つの可能な構成の代表であることを理解するであろう。
［００７５］ロードチャンバ９５４及びアンロードチャンバ９５６のサイズ及び形状は、例えば、クラスタツール９００で処理される基板に応じて変更可能である。図示の実施形態では、ロードチャンバ９５４及びアンロードチャンバ９５６は、カセット内に位置づけされた複数のウエハを有するウエハカセットを保持するようにサイズ設定されている。
［００７６］ロボット９５２は、ファクトリインターフェース９５０内にあり、ロードチャンバ９５４とアンロードチャンバ９５６との間で移動可能である。ロボット９５２は、ロードチャンバ９５４のカセットからファクトリインターフェース９５０を通してロードロックチャンバ９６０にウエハを移送することができる。また、ロボット９５２は、ロードロックチャンバ９６２からファクトリインターフェース９５０を通してアンロードチャンバ９５６のカセットにウエハを移送することができる。当業者には理解されるように、ファクトリインターフェース９５０は、複数のロボット９５２を有し得る。例えば、ファクトリインターフェース９５０は、ロードチャンバ９５４とロードロックチャンバ９６０との間でウエハを移送する第１のロボットと、ロードロック９６２とアンロードチャンバ９５６との間でウエハを移送する第２のロボットとを有し得る。
［００７７］図示したクラスタツール９００は、第１のセクション９２０と第２のセクション９３０とを有する。第１のセクション９２０は、ロードロックチャンバ９６０，９６２を通してファクトリインターフェース９５０に接続されている。第１のセクション９２０は、内部に位置づけされた少なくとも１つのロボット９２５を有する第１の移送チャンバ９２１を含む。ロボット９２５は、ロボット式ウエハ輸送機構とも呼ばれる。第１の移送チャンバ９２１は、ロードロックチャンバ９６０、９６２、プロセスチャンバ９０２、９０４、９１６、９１８、及びバッファチャンバ９２２、９２４に対して中央に位置する。幾つかの実施形態のロボット９２５は、一度に複数のウエハを独立して移動させることができるマルチアームロボットである。幾つかの実施形態では、第１の移送チャンバ９２１は、複数のロボット式ウエハ移送機構を含む。第１の移送チャンバ９２１のロボット９２５は、第１の移送チャンバ９２１の周囲のチャンバ間でウエハを移動させるように構成されている。個々のウエハは、第１のロボット式機構の遠位端に位置するウエハ輸送ブレード上で運ばれる。
［００７８］第１のセクション９２０でウエハを処理した後、ウエハは、パススルーチャンバを通して第２のセクション９３０に回され得る。例えば、チャンバ９２２，９２４は、一方向性又は双方向性のパススルーチャンバであり得る。パススルーチャンバ９２２，９２４は、例えば、第２のセクション９３０での処理の前にウエハを低温冷却する、又は第１のセクション９２０に戻る前にウエハを冷却する又は後処理することを可能にするために使用され得る。
［００７９］システムコントローラ９９０は、第１のロボット９２５、第２のロボット９３５、第１の複数の処理チャンバ９０２、９０４、９１６、９１８、及び第２の複数の処理チャンバ９０６、９０８、９１０、９１２、９１４と通信している。システムコントローラ９９０は、処理チャンバ及びロボットを制御することができる任意の適切な構成要素であり得る。例えば、システムコントローラ９９０は、中央処理装置、メモリ、適切な回路及びストレージを含むコンピュータであり得る。
［００８０］プロセスは、一般に、プロセッサによって実行されると、プロセスチャンバに本開示のプロセスを実行させるソフトウェアルーチンとしてシステムコントローラ９９０のメモリに記憶され得る。ソフトウェアルーチンは、プロセッサによって制御されるハードウェアから遠隔に配置された第２のプロセッサ（図示せず）によっても記憶及び／又は実行され得る。また、本開示の方法の一部又は全部をハードウェアで実行することも可能である。このように、プロセスは、ソフトウェアで実装され、コンピュータシステムを使用して実行され得る、又は例えば、特定用途向け集積回路や他の種類のハードウェア実装態様としてハードウェアで実装され得る、あるいはソフトウェアとハードウェアの組み合わせとして実装され得る。ソフトウェアルーチンは、プロセッサによって実行されると、汎用コンピュータを、プロセスが実行されるようにチャンバ工程を制御する特定目的のコンピュータ（コントローラ）に変換する。
［００８１］幾つかの実施形態では、システムコントローラ９９０は、選択酸化チャンバを制御して、常圧の水素（Ｈ２）ガス及び酸素（Ｏ２）ガスの雰囲気中で、約４００℃から約９００℃の範囲の温度で、ウエハ上の第１の層、例えば窒化物層を選択的に酸化させる構成を有する。幾つかの実施形態では、コントローラ９９０は、フッ化水素（ＨＦ）溶液系エッチングのうち、フッ素系乾式エッチングを用いて、酸化物層の一部をウエハから除去するように、酸化物層薄膜化チャンバを作動させる構成を有する。
［００８２］一又は複数の実施形態では、処理ツールは、ウエハを移動させるように構成されたロボットを含む中央移送ステーションと、複数のプロセスステーションであって、各プロセスステーションは、中央移送ステーションに接続され、隣接するプロセスステーションの処理領域から分離された処理領域を提供し、複数のプロセスステーションは、酸化物層薄膜化チャンバ及びワード線堆積チャンバを含む、プロセスステーションと、中央移送ステーション及び複数のプロセスステーションに接続されたコントローラであって、プロセスステーション間でウエハを移動させるためにロボットを作動させ、各プロセスステーションで行われるプロセスを制御するように構成されたコントローラとを備える。
［００８３］本明細書に記載の材料及び方法を説明する文脈での（特に以下の請求項の文脈で）「ａ」及び「ａｎ」及び「ｔｈｅ」という用語及び同様の指示対象の使用は、本書に別段の記載がない限り、又は文脈によって明確に矛盾しない限り、単数形及び複数形の両方を網羅すると解釈されるべきである。本明細書の値の範囲の列挙は、本明細書に別段の記載がない限り、範囲内にある各個別の値を個別に参照する簡略化された方法として役立つことを単に意図し、各個別の値は、本明細書に個別に記載されているかのように本明細書に組み込まれる。本明細書に記載のすべての方法は、本明細書に別段の記載がない限り、又は文脈によって明らかに矛盾しない限り、任意の適切な順序で実行され得る。本明細書で提供する任意の及び全ての例、又は例示的な文言（例えば、「等」）の使用は、単に材料及び方法をよりよく明らかにすることを意図しており、別段の請求がない限り、範囲に制限を課すものではない。本明細書のいかなる文言も、開示された材料及び方法の実施に不可欠であるとして、特許請求の範囲にないいかなる要素も示すと解釈されるべきではない。
［００８４］本明細書全体における「一実施形態」、「特定の実施形態」、「一又は複数の実施形態」又は「実施形態」への言及は、実施形態に関連して説明した特定の特徴、構造、材料、又は特性が本開示の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体の様々な場所での「一又は複数の実施形態では」、「特定の実施形態では」、「一実施形態では」又は「実施形態では」等の句の出現は、必ずしも本開示の同じ実施形態を指すとは限らない。更に、一又は複数の実施形態において特定の特徴、構造、材料、又は特性を任意の適切な方法で組み合わせることができる。
［００８５］本明細書の開示を、特定の実施形態を参照しながら説明してきたが、これらの実施形態は、本開示の原理及び適用の単なる例示であることを理解されたい。当業者には、本開示の主旨及び範囲から逸脱することなく、本開示の方法及び装置に様々な修正及び変更を加えることができることが明らかであろう。したがって、本開示は、添付の特許請求の範囲及びその等価物の範囲内にある修正及び変更を含むことが意図されている。

Claims (15)

  1. 電子デバイスを形成する方法であって、
    交互の第２の層及び第１の層を含む膜スタックから一又は複数の第１の層を除去することであって、前記第１の層は、ポリシリコン層を含む一又は複数の膜で第２の側において境界された開口部を残すように、前記第１の層の第１の側から除去され、前記開口部は第１の厚さを有する、交互の第２の層及び第１の層を含む膜スタックから一又は複数の第１の層を除去することと、
    前記開口部の厚さを前記第１の厚さから第２の厚さに増加させ、前記第２の層の第１の厚さを、前記第２の層の前記第１の厚さよりも小さい前記第２の層の第２の厚さに減少させるために、前記開口部を通して前記第２の層をトリミングすることと、
    前記開口部内にワード線置換材料を堆積させることと
    を含む方法。
  2. 前記第１の層が窒化物層を含み、前記第２の層が酸化物層を含む、請求項１に記載の方法。
  3. 前記第２の層が酸化ケイ素を含み、前記第１の層が窒化ケイ素を含み、前記ワード線置換材料がタングステンを含む、請求項２に記載の方法。
  4. 前記第２の厚さが前記第１の厚さよりも約５０％以上大きい、請求項１に記載の方法。
  5. 前記第１の厚さが約１ｎｍから約５０ｎｍの範囲である、請求項１に記載の方法。
  6. 前記一又は複数の第１の層を除去することは、
    前記膜スタックを通るスリットパターン開口部を形成することであって、前記第１の層の前記第１の側を前記スリットパターン開口部に露出させる、前記膜スタックを通るスリットパターン開口部を形成することと、
    前記スリットパターン開口部を通して前記第１の層の前記第１の側をエッチング液に暴露することと
    を更に含む、請求項１に記載の方法。
  7. 前記第２の層をトリミングすることは、前記第２の層を、前記スリットパターン開口部を通して、フッ素系気相乾式洗浄化学物質又は希釈ＨＦ化学物質に暴露することを含む、請求項６に記載の方法。
  8. 前記ワード線置換材料が、前記タングステンと前記第２の層との間に窒化チタンライナを更に含む、請求項３に記載の方法。
  9. 前記膜スタックを通るメモリホールチャネルを形成することと、
    第１の酸化物チャネル層を堆積させることと、
    前記第１の酸化物チャネル層上に窒化物チャネル層を堆積させることと、
    前記窒化物チャネル層上に第２の酸化物チャネル層を堆積させることと、
    前記メモリホールチャネル内において前記第２の酸化物チャネル層上に前記ポリシリコン層を形成することと
    を更に含む、請求項１に記載の方法。
  10. 前記開口部の前記第２の側にインシトゥ蒸気生成（ＩＳＳＧ）酸化物層又はラジカルプラズマ酸化（ＲＰＯ）酸化物層を形成するために、前記開口部をインシトゥ蒸気プロセスに暴露することを更に含む、請求項１に記載の方法。
  11. 前記第２の層をトリミングすることと同時に、前記開口部の前記第２の側から前記開口部の前記第２の側の前記酸化層が除去される、請求項１０に記載の方法。
  12. 前記ＩＳＳＧ酸化物層又はＲＰＯ酸化物層が約２ｎｍの厚さを有する、請求項１０に記載の方法。
  13. 半導体メモリデバイスであって、
    前記半導体メモリデバイスの第１の部分に交互の窒化物層及び酸化物層を含む膜スタックであって、前記膜スタックの前記交互の窒化物層及び酸化物層は、窒化物：酸化物の厚さ比（Ｎｆ：Ｏｆ）を有する、膜スタックと
    前記半導体メモリデバイスの第２の部分に交互のワード線及び酸化物層を含むメモリスタックであって、前記メモリスタックの前記交互のワード線及び酸化物層は、ワード線：酸化物の厚さ比（Ｗｍ：Ｏｍ）を有する、メモリスタックと
    を備え、
    ０．１（Ｗｍ：Ｏｍ）＜Ｎｆ：Ｏｆ＜０．９５（Ｗｍ：Ｏｍ）である、半導体メモリデバイス。
  14. 前記膜スタックの前記窒化物層は、約１ｎｍから約５０ｎｍの範囲の厚さを有し、前記メモリスタックの前記酸化物層は、約１０ｎｍから約２０ｎｍの範囲の平均厚さを有し、Ｗｍ：Ｏｍは、約２．５：２から約３．５：２の範囲である、請求項１３に記載の半導体メモリデバイス。
  15. 処理ツールであって、
    ウエハを移動させるように構成されたロボットを含む中央移送ステーションと、
    複数のプロセスステーションであって、各プロセスステーションは、前記中央移送ステーションに接続され、隣接するプロセスステーションの処理領域から分離された処理領域を提供し、前記複数のプロセスステーションは、酸化物層薄膜化チャンバ及びワード線堆積チャンバを含む、プロセスステーションと、
    前記中央移送ステーション及び前記複数のプロセスステーションに接続されたコントローラであって、プロセスステーション間で前記ウエハを移動させるために前記ロボットを作動させ、前記各プロセスステーションで行われるプロセスを制御するように構成されたコントローラと
    を備える処理ツール。
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