CN112687685A - 具有层叠的半导体结构 - Google Patents

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张家豪
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黄麟淯
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Abstract

本公开提供一种半导体结构。上述结构包含：半导体基板、在半导体基板的顶表面的第一部分之上的栅极堆叠物、在栅极堆叠物的顶表面的至少一部分之上的层叠介电层。层叠介电层至少包含第一子层及第二子层。第一子层由具有低于用于形成第二子层的材料的介电常数的材料形成，且用于形成第二子层的材料具有高于用于形成第一子层的材料的蚀刻选择比。

Description

具有层叠的半导体结构
技术领域
本发明实施例涉及半导体结构，特别涉及具有层叠的半导体结构及在具有沟槽表面的沟槽区域内形成层叠介电层的方法。
背景技术
半导体产业经历了快速的成长。在半导体材料及半导体装置设计中的技术进步使得装置小型化。这些进步增加半导体装置的加工及制造的复杂性。
在诸如小尺寸晶体管的小尺寸半导体装置的制造期间可能发生的一个问题是，接触物对栅极(contact-to-gate)短路的形成。接触物对栅极短路是当接触元件未对准(misaligned)栅极电极且与栅极电极接触时发生的短路。解决接触物对栅极短路的一种常规方法是使用自对准接触(self-aligned contact，SAC)。使用SAC通常涉及绝缘盖(insulator cap)，以将SAC与栅极导体电性隔离。在此方法下，可形成寄生电容在介于栅极导体及SAC之间。另外，用于减少寄生电容的常规栅极绝缘盖可对氧化物及氮化物层具有较差的蚀刻选择比(etch selectivity)，上述氧化物及氮化物层是半导体制造中广泛使用的介电材料。换句话说，使用这些常规的栅极盖可能会带来制造挑战。因此，需要改善半导体装置SAC的制造工艺及结构。
发明内容
一实施例是关于一种半导体结构，其包含：半导体基板、沉积于半导体基板的上表面的第一部分之上的栅极堆叠物、及层叠介电层。层叠介电层沉积于栅极堆叠物的上表面的至少一部分之上，且至少包含第一子层及第二子层。第一子层由具有低于用于形成第二子层的材料的蚀刻选择比的材料形成。用于形成第二子层的材料具有高于用于形成第一子层的材料的介电常数。
另一实施例是关于一种半导体结构，其包含：半导体基板、沉积于半导体基板的上表面的第一部分之上的栅极堆叠物、层间介电层、以及层叠介电层。层间介电层沉积在半导体基板的顶表面的第二部分之上。层间介电层具有不平行于半导体基板的顶表面的至少一个表面。层叠介电层沉积在栅极堆叠物的顶表面的至少一部分上，且至少包含第一子层及第二子层。第一子层由具有低于用于形成第二子层的材料的蚀刻选择比的材料形成。用于形成第二子层的材料具有高于用于形成第一子层的材料的介电常数。层叠介电层在栅极平行方向及栅极垂直方向上延伸。
又另一实施例是关于一种在具有沟槽表面的沟槽区域内形成层叠介电层的方法，包含一或多组步骤，其中步骤包含沉积由与沟槽表面共形的第一材料形成的第一子层；以及沉积由与沟槽表面共形的第二材料形成的第二子层。第一材料、或第二材料是低k材料，且其具有低于第一材料、或第二材料中的另一者的介电常数。再者，低k材料具有低于第一材料、或第二材料中的另一者的蚀刻选择比。
附图说明
根据以下的详细说明并配合所附附图做完整公开公开。应注意的是，附图并未必按照比例绘制。事实上，可能任意的放大或缩小元件的尺寸，以做清楚的说明。
图1A是与各种说明性实施例一致的半导体结构的剖面图。
图1B是与各种说明性实施例一致的层叠介电层的剖面图。
图2A～2C、图3、图4A～4C及图5是与各种说明性实施例一致的层叠介电层的区域的剖面图。
图6A及图6B图是与各种说明性实施例一致的层叠介电层的区域的剖面图。
图7A及图7B图是绘示与各种说明性实施例一致的介电层的退火对此些层的介电常数及蚀刻选择比的影响。
图8A～8C及图9～13是与各种说明性实施例一致的层叠介电层的剖面图。
图14是与各种说明性实施例一致的层叠介电层、导电区域、及电场线的剖面图。
图15是与各种说明性实施例一致的层叠介电层的剖面图。
图16A是与各种说明性实施例一致的具有覆盖层的层叠介电层的剖面图。
图16B是与各种说明性实施例一致的层叠介电层的剖面图。
图16C是与各种说明性实施例一致的层叠介电层的剖面图。
图17是与各种说明性实施例一致的邻近于层叠介电层的蚀刻沟槽的说明性工艺的图。
图18是与各种说明性实施例一致的形成具有多个自对准接触(self-alignedcontact，SAC)层的半导体结构的说明性工艺的图。
图19A及图19B是与各种说明性实施例一致的形成SAC介电层的各个说明性工艺的流程图。
图20是与各种说明性实施例一致的用于制造电路的说明性流程图。
附图标记说明如下：
100,122,1801:基板
102:接触物
104:源极/漏极区域
106:介电层
108:栅极导电区域
112,1810,1840,1880:SAC介电层
M:整并子层
112A,614,615,906,907A,907B,1010,1024,1410,1420,1430,1431,T1:区域
114,1811:层间介电层
115:衬层材料
116:顶导电层
117:栅极堆叠物
118,120,1813:间隙物
124:绝缘层
1412A～1412C:电场线
1601:盖层
1700,1800,1901,1902:工艺
1702:硬遮罩
1710:暴露部分
1720,1831A,1831B,1861,801:沟槽
1812,1871:蚀刻停止层
1814:接触蚀刻停止层
1815:金属层
1816:金属导电栅极层
201～203,221,231,232,401,402,421,422:群组
201A～203A,201B～203B,221A,221B,231A1,231A2,231B1,231B2,401A～401C,402A～402C,421A～421C,422A～422C,501A,502A,501B,502B,601,602,611,612,A,A1,A2,B,B1,B2,C,D:子层
2010:装置设计***
2012:装置设计
2014:装置制造***
2016:装置
2020:电路设计***
2022:电路设计
2024:电路制造***
2026:电路
603,613:线
800,1715:结构
802,803,804,807A,807B,905:表面
810,815,830,901,1021,1022,1023:角隅
H1A,H1B,H2A,H2B:厚度
S1,S2,S3,S4,S5,S6,S7,S8,S9,1911,1913,1915,1927,1928:步骤
具体实施方式
以下的公开内容提供许多不同的实施例或范例以实施所提标的的不同部件。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本公开书叙述了将一第一部件形成于一第二部件之上(over)或上(on)，即表示其可能包含上述第一部件与上述第二部件是直接接触的实施例，亦可能包含了将附加部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与第二部件可能未直接接触的实施例。另外，以下公开书不同范例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
此外，其与空间相关用词，诸如“之下(beneath)”、“下方(below)”、“较低的(lower)”、“之上(over)”、“上方(above)”、“较高的(upper)”及类似的用词，是为了便于描述附图中一个元件或部件与另一个(些)元件或部件之间的关系。除了在附图中绘示的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。设备可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关叙述也可依此相同解释。
如本文所用，除非另有指明，否则当比较横向及垂直延伸通过特征长度、特征宽度及特征高度的半导体结构之内的介于两个区域之间的距离时，用词“邻近于(inproximity)”、“接近(close to)”、“邻近(proximate)”及类似的用词，暗示这些区域最多为特征长度、特征宽度或特征高度间隔的百分之十。用词“特征长度(characteristiclength)”是半导体结构的最大纵向尺寸，用词“特征宽度(characteristic width)”是半导体结构的最大宽度尺寸，且用词“特征高度(characteristic height)”是半导体结构的最大高度尺寸。当比较半导体结构之内的区域时，用词“邻近于(in proximity)”、“接近(close to)”、“邻近(proximate)”及类似的用词亦可代表相邻区域(例如：彼此接触的区域、或彼此间隔开的区域)。如本文所用，除非另有指明，否则用语“远离(remote)”暗示区域彼此不相邻。
如本文所用，除非另有指明，可包含可变(variable)厚度的对于层的用词“厚度(thickness)”暗示在整个层中测量的层的最小厚度。
如本文所用，除非另有指明，否则当比较第一数值大于第二数值的两个数值时，用词“更大(greater)”、“更高(higher)”、“大的(larger)”、“以上(above)”及类似的用词，暗示第一数值比第二数值大了至少百分之五。类似地，除非另有指明，否则当比较第一数值小于第二数值的两个数值时，用词“更少(less)”、“更低(lower)”、“更小(smaller)”及类似的用词，暗示第一数值比第二数值小了至少百分之五。如本文所用，除非另有指明，否则当比较两个数值时，用词“可比较(comparable)”、“类似(similar)”及类似的用词，暗示一个数值在另一数值的95％到105％的范围内。
再者，如本文所用，除非另有指明，用词“集合(set)”是指一个或多个(亦即，至少一个)，而片语“任何解决方案(any solution)”是指任何现在已知或在以后开发的解决方案。此外，如本文所用，除非另有指明，否则当比较数值的第一集合与数值的第二集合时，用词“实质上地相同(substantially the same)”暗示在数值的第一集合中的数值与在数值的第二集合中的数值最多相差10％。另外，当比较形成区域的材料时，用词“实质上地相同(substantially the same)”暗示除了用于形成区域的制造技术的变化所引起的无意变化之外，区域之内的材料是相同的。此外，如本文所用，除非另有指明，否则当比较第一数值与第二数值时，用词“实质上地(substantially)”暗示第一数值与第二数值最多相差10％。
再者，如本文所用，除非另有指明，否则当比较两个表面时，用词“平行(parallel)”暗示平均而言，两个表面彼此平行，其中“平均(on average)”暗示在表面上的任意点垂直于第一表面定向的第一法线、及在表面上的任意点垂直于第二表面定向的第二法线可为共线的(collinear)，上述共线与理想共线(perfect collinearity)的差值最多为10度。如本文所用，除非另有指明，否则当比较两个表面时，用词“不平行(nonparallel)”暗示表面非如上所定义地为平行。
各种实施例通常关于半导体装置，且更具体地关于利用栅极的半导体装置。举例而言，半导体装置可包含具有在平行平面中的平面电极的平面装置，上述平面电极通过将p型与n型掺质交替扩散至基板中而制成。在另一个范例中，半导体装置可包含FinFET(FinField Effect Transistor)装置，且可包含形成在晶片中的多个鳍片及覆盖鳍片的一部分的栅极。通过栅极覆盖的鳍片的部分可用作装置的通道区域。鳍片的一部分亦可从栅极下方延伸出来，并可用作装置的源极区域及漏极区域。
在各种实施例中，半导体装置可包含具有栅极、源极及漏极区域、层间介电(interlayer dielectric)层、自对准接触物(self-aligned contacts，SAC)、及各种绝缘层的结构。举例而言，图1A描绘与各种实施例一致的半导体基板100的剖面图。基板100可包含邻近栅极堆叠物117的源极/漏极区域104。栅极堆叠物117可包含上覆(overlying)半导体基板122的介电层106。介电层106可包含，举例而言，氧化硅(silicon oxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、高k(high-k)介电材料、或此些材料的任何合适的组合。介电层106可包含材料的单层、或在一些实施例中，可包含材料的多层。举例而言，栅极介电层106可包含界面层(interfacial layer)(氧化硅、氮化硅、氮氧化硅等)及高k材料。
栅极堆叠物117可包含栅极导电区域108，上述栅极导电区域108可包含经掺杂的多晶硅(doped polysilicon)、金属、导电金属化合物(conducting metallic compound)、或材料的任何合适的组合。栅极导电区域108可上覆介电层106。在一些实施例中，栅极导电区域108可由化学气相沉积(chemical vapor deposition，CVD)、电镀(plating)、溅镀(sputtering)、物理气相沉积(physical vapor deposition)等形成。栅极导电区域108可以元素周期表中的III-A族或V族的元素掺杂，诸如：硼(boron)、磷(phosphorus)、及砷(arsenic)。可于栅极导电区域108的沉积期间引入掺质。在一些实施例中，栅极导电区域108可包含多层，以符合诸如：阈值电压(threshold voltage)及栅极电导(conductance)的装置特性的需求。在各种实施例中，栅极导电区域108可包含利用诸如CVD、电浆辅助(plasma-assisted)CVD、电镀、及/或溅射的沉积工艺，并随后进行平坦化，而在介电层106之上(atop)形成的多晶硅层、及金属电极层。当采用导电元件的组合时，可以在介于导电材料之间形成可选的(optional)扩散阻障材料，诸如：氮化钽(tantalum nitride)、氮化钛(titanium nitride)、氮化钨(tungsten nitride)。栅极堆叠物117可包含在栅极导电区域108之上的顶导电栅极层116。举例而言，顶导电栅极层116可从诸如钽(tungsten)的金属材料形成。
栅极堆叠物117可被间隙物120及118(例如：氧化硅、氮化硅、氮氧化硅、低k(low-k)或高k介电材料、或此些材料的任何合适的组合)围绕。在各种实施例中，间隙物118可包含第一型介电质，且间隙物120可包含第二型介电质。举例而言，间隙物118可包含氮化硅，且间隙物120可包含氮氧化硅。间隙物120及118可相邻于形成于基板122上的层间介电(inter-layer dielectric，ILD)层114(例如：氧化硅、或氮化硅)。在各种实施例中，间隙物118可包含接触蚀刻停止层(contact etch stopping layer)，且可从，举例而言，氮化硅来形成。
在各种实施例中，ILD层114可包含沉积于半导体基板的表面的一部分之上的氧化物层。在特定实施例中，ILD层114可通过，例如：CVD、原子层沉积(atomic layerdeposition，ALD)、电浆增强化学气相沉积(plasma-enhanced chemical vapordeposition，PECVD)、或其他形成技术来沉积。虽然可使用更小的厚度或更大的厚度，但是ILD层114的厚度可从10纳米(nanometers，nm)至500nm之间。在某些实施例中，ILD层114以足以覆盖栅极堆叠物117的厚度沉积。使用化学机械研磨(chemical-mechanicalplanarization，CMP)，ILD层114可实质上地为经平坦化的(planarized)。在一些实施例中，在ILD层114的沉积之前，诸如氮化物的衬层(未示出)可形成于基板122的表面的一部分之上。
半导体基板122可包含但不限于任何半导体材料，诸如：含硅(Si-containing)材料、含锗(Germanium-containing)材料、GaAs、InAs及其他半导体。含硅材料包含，但不限于硅(Si)、块材(bulk)Si、单晶(single crystal)Si、多晶(polycrystalline)Si、SiGe、非晶(amorphous)Si、绝缘体上覆硅(silicon-on-insulator，SOI)基板、绝缘体上覆SiGe(SiGe-on-insulator，SGOI)、经退火的多晶Si(annealed poly Si)、及多晶Si线(poly Si line)结构。
在各种实施例中，半导体基板122可指为，举例而言，层状(layered)结构的顶表面。半导体基板122可包含Si/SiGe、绝缘体上覆硅(SOI)、或绝缘体上覆SiGe(SGOI)。在一些实施例中，当半导体基板122为SOI或SGOI基板时，在经埋入的(buried)绝缘层124上的含硅层的厚度可具有大约为30nm或更大的厚度。在各种实施例中，可从半导体基板122蚀刻多个鳍片(未示出)。
在各种实施例中，基板100可包含源极/漏极接触物102。源极/漏极接触物102可包含导电材料(例如：诸如钨、钛、钴(cobalt)、钌(ruthenium)的金属、或含金属材料)。在各种实施例中，源极/漏极接触物102在ILD层114的上表面处平坦化。在一些实施例中，源极/漏极接触物102可被诸如氮化钛的衬层材料115保护。在一些实施例中，硅化物(silicide)(未示出)可形成于源极/漏极区域104上。在各种实施例中，接触物102可邻近于沉积于栅极堆叠物117之上的SAC介电层112，且可远离栅极堆叠物117。
在各种实施例中，栅极堆叠物117可沉积于半导体基板122的顶表面的第一部分之上。举例而言，栅极堆叠物117沉积于如图1A所示的半导体基板122的顶表面的中间部分之上。在各种实施例中，ILD层114可沉积于半导体基板122的第二部分之上。在各种实施例中，SAC介电层112可形成沉积于栅极堆叠物117的顶表面的至少一部分之上的层叠(laminated)介电层。举例而言，SAC介电层112可沉积于顶导电栅极层116的一部分之上。在一说明性实施例中，SAC介电层112可相邻于栅极堆叠物117的顶表面。
在各种实施例中，可包含介电子层(sublayers)。用于介电子层的说明性材料可包含SiO、LaO、AlO、AlN、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、TiO、TaO、ZrAlO、YO、TaCN、ZrSi、HfSi、SiOCN、SiON、SiOC、及SiCN。介电子层可使用低压化学气相沉积(low-pressurechemical vapor deposition，LPCVD)、CVD、ALD、PECVD、或其他合适的形成技术来形成。介电子层的厚度可为0.1nm至约10nm，且可选择来控制在SAC介电层112中可能产生的压缩应力(compressive stress)及拉伸应力(tensile stress)。SAC介电层112可包含彼此相邻的交替子层。在各种实施例中，SAC介电层112可包含各种材料的子层。举例而言，在一说明性实施例中，至少一子层可包含低k材料，且至少一子层可包含高蚀刻选择比(etchselectivity)材料。
用语“低k(low-k)”材料指为展现相对小的介电常数(dielectric constant)的材料。举例而言，低k材料可包含氧化硅、氧化铝(aluminum oxide)、氮化硅、氮氧化硅、SiOCN、氟掺杂(fluorine-doped)氧化硅、碳掺杂(carbon-doped)氧化硅、多孔(porous)氧化硅、多孔碳掺杂氧化硅、诸如阳极氧化铝(anodized aluminum oxide)的多孔氧化铝、及/或其类似物。在各种实施例中，低k材料可包含介电常数低于10的材料。为了简洁起见，在本公开中，具有高于20的介电常数的介电材料可以被称为“高k(high-k)”材料，且具有介于10及20之间的介电常数的材料可以被称为“中k(medium-k)”材料。取决于讨论的上下文，且当明确指定时，具有介于3.9及20之间的介电常数的材料可以称为“中k”材料，且具有介于1及3.9之间的介电常数的材料可以称为“低k”材料。
用语“蚀刻选择比(etch selectivity)”是相对于特定蚀刻剂(etchant)的介于两种或多种材料之间的蚀刻速率(etch rate)的比较。上述比较可按照一或多个比值(ratio)来表达。举例而言，通常可相对于用于特定蚀刻配方(recipe)/技术的其他材料来定义用于材料的用语“蚀刻选择比”。作为说明性范例，对于包含使用氢氟酸的湿式化学蚀刻的蚀刻配方而言，相对于氧化硅，氧化锆(zirconium oxide)可表现出高的蚀刻选择比。对于第一材料相对于第二材料的蚀刻选择比的一种方便的度量是对于特定蚀刻配方的第一材料的蚀刻速率、与第二材料的蚀刻速率的比值。举例而言，对于使用氢氟酸的湿式化学蚀刻，氧化锆的蚀刻速率、与氧化硅的蚀刻速率的比值的可在介于0.01到0.001之间的范围，这表明的是，对于使用氢氟酸的湿式蚀刻，相对于氧化硅，氧化锆的蚀刻选择比高。在各种实施例中，许多因素可影响蚀刻速率-蚀刻配方(例如：用于湿法化学蚀刻的氢氟酸浓度)、介电层的退火、及/或介电层的沉积方法。在一些实施例中，蚀刻速率可受到在介电层中存在的缺陷及介电层的掺杂的影响。
SAC介电层112的说明性实施例示于图1B中。SAC介电层112含有包含多个子层的区域112A。理解的是，区域112A仅为说明性的，且可选择包含平行子层的SAC介电层112的任何其他部分来说明SAC介电层112的复合结构。当制造SAC介电层112，SAC介电层112的介电常数及蚀刻选择比的两者可为能影响基板100的设计及制造的参数。在各种实施例中，SAC介电层112的介电常数可影响使用SAC介电层112制造的装置的栅极至源极/漏极的寄生电容(parasitic capacitance)。在各种实施例中，当相较于从高k材料形成层112时，从低k材料形成SAC介电层112可导致栅极至源极/漏极的寄生电容减少。为了提供具有所需有效的介电常数及蚀刻选择比的SAC介电层112，SAC介电层112可制造为从子层形成的层叠介电层，上述层叠介电层具有至少一些从低k材料形成的子层以及至少一些从高蚀刻选择比的材料形成的子层。
图2A显示可包含子层201A～203A及201B～203B的群组201～203的区域112A。子层201A及201B的群组201可相邻于子层202A及202B的群组202，反过来，可相邻于子层203A及203B的群组203。在各个群组201～203之中，标记为“A”的子层可被称为第一子层，且标记为“B”的子层可被称为第二子层。举例而言，子层201A、202A、或203A可被称为第一子层，且子层201B、202B、或203B可被称为第二子层。在各种实施例中，子层可以不同配置来分组，特别是对于未形成周期性(periodic)结构的子层而言。在某些实施例中，子层可定义为具有实质上相同的形态(morphology)的实质上相同的材料的区域。每个群组可包含两个或更多个子层。举例而言，群组201包含由不同材料形成的两个子层201A及201B。
在一说明性实施例中，在群组中的第一子层(例如：绘示于图2A中的子层201A)可由低k材料(例如：氧化铝、氧化硅、氮化硅SiCN、SiOC、SiOCN、及/或此些材料或类似材料的合金)形成。第一子层可具有约0.1nm至约10nm的厚度，且可使用各种合适的形成技术来沉积，诸如，举例而言，ALD或CVD。
在一说明性实施例中，在群组中的第二子层(例如：子层201B)可由具有相对于相邻的ILD层114的蚀刻速率更低的蚀刻速率的材料形成，致使第二子层的蚀刻选择比高。举例而言，用于蚀刻ILD层114的蚀刻配方可包含湿式蚀刻或干式蚀刻。在某些情况下，可以使用BOE(Buffered Oxide Etch)技术蚀刻ILD层114。在各种实施例中，第二子层的厚度可具有约0.1nm至约10nm的厚度。
在各种实施例中，第二子层(例如：子层201B)可由可具有高于第一子层(例如：子层201A)的介电常数的材料形成。在一些实施例中，第二子层可由具有高于第一子层的材料的蚀刻选择比的材料形成。在一些实施例中，第二子层可由中k材料、或高k材料形成。在一些实施例中，第二子层材料可包含氧化锆、氧化铪(hafnium oxide)、LA2O3、HfSiO4、Y2O3、LaAlO3、TaO2、Ta2O5、及/或其类似物。在一些实施例中，第一子层的厚度可类似于第二子层的厚度。
在各种实施例中，可能无法找到同时具有低介电常数及高蚀刻选择比的两者的介电材料。为了满足对于第一子层的低介电常数的要求，第一子层可由具有相对较低的蚀刻选择比的材料形成。举例而言，第一子层可由具有相对于相邻的ILD层114的材料的蚀刻速率相似的蚀刻速率或更高的蚀刻速率的材料形成。在一些实施例中，第一子层可具有低于邻近的ILD层114的蚀刻速率，但具有高于第二子层的蚀刻速率。在各种实施例中，选择用于第一子层的材料以减少区域112A的有效介电常数，同时维持对于区域112A的可接受的(acceptable)蚀刻选择比。在一范例实施例中，介于第一子层的蚀刻速率与第二子层的蚀刻速率之间的蚀刻比值可在介于1到0.1之间的范围，且在某些情况下可大于10。
在各种实施例中，在子层群组中的子层可具有不同的厚度。举例而言，图2B显示的是，群组221具有具第一厚度的子层221A、及具第二厚度的子层221B，且第二厚度可小于子层221A的第一厚度。绘示于图2B的子层仅为说明性的，且可以选择其他的子层厚度。在一范例实施例中，子层221A可薄于子层221B。在一些实施例中，子层221A的厚度与子层221B的厚度的比值可在介于0.1及10之间的范围。子层的厚度的比值可基于区域112A所需的有效介电常数与蚀刻选择比来选择，且可为可被用于选择性地控制区域112A的性质的关键参数之一。
在一说明性实施例中，子层221A可由低k材料形成。子层221B可由具有高于子层221A的材料的蚀刻选择比的材料形成。在一些实施例中，子层221B可由中k材料、或高k材料形成，上述材料具有相对于相邻的ILD层114的蚀刻速率更低的蚀刻速率。在各种实施例中，低k子层221A可相邻于顶导电栅极层116，接续是中k、或高k子层221B。可替代地，子层221B可相邻于顶导电栅极层116，且接续是子层221A。
在各种实施例中，子层群组可具有多于两个的子层。举例而言，图2C显示包含群组231及232的说明性实施例，其中每个群组具有不同厚度的四个子层。在一范例实施例中，子层231A1及231A2可由第一介电材料形成，同时子层231B1及231B2可由第二介电材料形成。举例而言，子层231A1及231A2可由低k材料形成，同时子层231B1及231B2可由具有高于子层231A1或子层231A2的材料的蚀刻选择比的材料形成。在一说明性实施例中，子层231B1及231B2可由中k材料、或高k材料形成。在群组231及232中的子层可具有不同的厚度。在一说明性实施例中，子层231A1及231A2可厚于子层231B1及231B2。
在各种实施例中，一些子层可包含各种介电材料的合金。举例而言，子层可包含氧化锆与氧化铝的合金、或氧化锆及氧化硅的合金。合金的范例仅为说明性的，且亦可使用各种其他介电合金。可选择合金的组分以产生具有经改良的蚀刻选择比的低k材料。在各种实施例中，包含各种材料的合金的子层可具有不均匀(non-uniform)或渐变的(graded)组成。在各种实施例中，由合金材料形成的子层可与各种其他子层结合，以形成SAC介电层112
在各种实施例中，遍及(throughout)于SAC介电层112的区域112A，可逐渐改变子层厚度。举例而言，图3显示具有对应厚度H1A、H1B、H2A、及H2B的几个子层A及B的说明性实施例。在图3绘示的说明性实施例中，子层A及B的厚度朝向区域112A的中间(middle)增加。子层A及B的逐渐改变的厚度可利于在控制SAC介电层112的介电常数的同时，亦控制在SAC介电层112之中的应力。
示于图2A～2C及图3中的子层的各种实施例仅为形成SAC介电层112的区域112A的子层的一些构形(configuration)的说明。在此程度上，可改变及/或修改在SAC介电层112中的子层数量、子层的厚度，子层的材料、以及子层的顺序。
在各种实施例中，可使用多于两种不同材料来形成子层。在一些实施例中，SAC介电层112可包含多个交替的子层群组，其中说明性的子层群组包含第一子层、接续第一子层的第二子层、以及接续第二子层的第三子层。举例而言，图4A显示各别相应于子层401A～401C及402A～402C的群组401及402，在此子层401A可由第一材料形成，诸如，举例而言，低k材料；子层401B可由第二材料形成，诸如，举例而言，中k材料；且子层401C可由第三材料形成，诸如，举例而言，高k材料。在一些实施例中，低k材料可包含氧化硅、氮化硅、SiCN、SiOC、SiOCN、及/或此些材料或类似材料的合金；中k材料可包含氧化铝、Y2O3、HfSiO4、或其类似物；且高k材料可包含HfO2、La2O3、Ta2O3、ZrO2、或其类似物。
额外地或可替代地，第三材料可具有高于第一材料、或第二材料的蚀刻选择比(亦即，最高的蚀刻选择比)。在一说明性实施例中，第二材料(子层401B的材料)可具有高于第一材料(子层401A的材料)的蚀刻选择比。在一范例实施例中，第二材料可具有低于第三材料(子层401C的材料)的蚀刻选择比。在各种实施例中，绘示于图4A的子层401A～401C可由第一材料、第二材料、或第三材料中的任一种来形成，其中子层401A的材料不同于子层401B的材料，且子层401C的材料不同于子层401A及401B的材料。在各种实施例中，具有低蚀刻选择比的材料(例如：子层401A的材料)可包含氧化硅、SiCN、SiOC、SiOCN、及/或此些材料或类似材料的合金。具有较高蚀刻选择比的材料(例如：子层401C的材料)可包含HfO2、ZrO2、或其类似物，且具有中等的(intermediate)蚀刻选择比的材料可包含氮化硅、HfSiO4、或其类似物。上述用于子层401A～401C的材料的选择仅是说明性的。在一范例实施例中，子层401A可由具有最高的蚀刻选择比的材料形成。材料的具体选择及子层的布置可取决于装置制造及装置设计要求。在各种情况下，可将由具低蚀刻选择比的材料形成的层像是三明治般地夹设(sandwiched)在介于由具较高蚀刻选择比的材料形成的层之间，以防止让由具较低蚀刻选择比的材料形成的层暴露于蚀刻剂。
图4B显示包含各种厚度的子层421A至422C的说明性实施例。可使子层组织成群组。举例而言，如图4B所示，子层421A～421C可属于群组421，子层422A～422C可属于群组422。举例而言，子层421B及子层421C可具有小于子层421A的厚度。在一说明性实施例中，子层421C可由具有高于用于子层421A及子层421B的材料的蚀刻选择比的材料形成。在一说明性实施例中，子层421A可由具有低于形成子层421B及421C的材料的介电常数的材料形成。在一些实施例中，子层421A至422C的厚度可在介于0.1nm至10nm之间的范围内。绘示于图4B中的子层仅为说明性的，且可选择其他的子层厚度。在一范例实施例中，子层421A可薄于子层421B。在一些实施例中，子层421A的厚度与子层421B或421C的厚度的比值可在介于0.1至10之间的范围内。子层421A至422C的材料及厚度的选择可取决于区域112A所需的有效介电常数及蚀刻选择比。
图4C显示形成区域112A的子层可包含各种厚度且可以各种方式布置。参照图4C，相似的构件由相同的相应标签A～D标识。在图4C中，未经标记的子层对应于具有相同填充图案的类似的经标记的子层。在各种实施例中，遍及示于图4C的区域112A中，子层A可以具有各种厚度。且可沉积于子层B之上，以形成BA界面(interface)。可替代地，如图4C所示，子层A可沉积于子层C之上，从而形成CA界面。各种其他组合是可能的。举例而言，子层B可沉积于子层C之上，以形成CB界面。在各种实施例中，子层A～D可由第一材料、第二材料、第三材料、或第四材料中的任何一种来形成，其中第一材料不同于第二材料；第三材料不同于第一材料、或第二材料；且第四材料不同于任何其他材料。在一说明性实施例中，子层A由不同于子层B的材料形成；子层C由不同于子层A及B的材料形成；且子层D可由与任何其他子层的材料不同的材料形成。
在一说明性实施例中，示于图4C，子层A可由低k材料形成；子层B可由中k材料形成；子层C可由高k材料形成；且子层D可由与子层A的低k材料不同的低k材料形成。举例而言，子层D可由氧化硅形成，且子层A可由氧化铝形成。在一说明性实施例中，子层B可由氮化硅形成，且子层C可由氧化锆、氧化铪、或其类似物形成。在一说明性实施例中，子层A可由具有低于形成子层B或子层C的材料的蚀刻选择比的材料形成。在一说明性实施例中，子层B可由具有低于形成子层C或子层D的材料的蚀刻选择比的材料形成。在一说明性实施例中，子层A可由氧化硅形成；子层B可由氧化铝形成；子层C可由氧化锆形成；且子层D可由氮化硅形成。
示于图4C的子层的各种实施例仅为形成SAC介电层112的区域112A的各种子层的说明性实施例。在此程度上，可修改在SAC介电层112中的子层数量、子层厚度、子层的材料、以及子层顺序。子层A～D的材料及厚度的选择允许制造具有所需的有效介电常数及蚀刻选择比之性质的区域112A。子层A～D的材料及厚度的具体选择可根据装置制造及装置设计要求来决定。
图5显示SAC介电层112的区域112A的说明性实施例，其中子层501A及502A由第一材料形成，且子层501B及502B由第二材料形成。在一范例实施例中，子层502B可沉积于子层501A之上。在一说明性实施例中，子层502B可使用各种合适的形成技术(诸如ALD、CVD、或MOCVD(Metal-organic chemical vapor deposition))来沉积。在一范例实施例中，子层502B可以由氧化铝形成并使用ALD来沉积。子层501B可使用与用于子层502B的沉积的技术不同的沉积技术来沉积。举例而言，子层501B可在与用于沉积子层502B的温度不同的温度下使用ALD来沉积。可替代地，子层502B可使用CVD来沉积，同时子层501B可使用ALD来沉积。结果，子层501B可由与子层502B相同的材料(例如，氧化铝)来形成，但是具有不同的形态。用语“形态(morphology)”是指材料结构(亦即，差排(dislocations)的存在、点缺陷(pointdefects)、杂质、裂缝、形状、纳米结构的尺寸、材料组成变化、及类似度量(metrics))。在一范例实施例中，子层501B可包含低于子层502B的差排密度、及/或点缺陷密度。在一些实施例中，由于存在相邻的层，子层501B可承受拉伸应力、或压缩应力。在子层中出现的应力及差排可影响子层的蚀刻速率。在各种实施例中，可以选择层沉积以降低SAC介电层112的蚀刻速率。
图6A及图6B显示蚀刻之后的SAC介电层112的说明性部分的TEM影像。示于图6A中，SAC介电层112的部分具有交替的子层601及602，其中子层601由具有高于子层602的材料的蚀刻选择比的材料形成。子层601及602的厚度、形成此些子层的材料、以及此些子层的布置可影响SAC介电层112的整体蚀刻选择比。举例而言，图6A及图6B显示，当横向(laterally)蚀刻子层601及602时，子层的厚度可影响SAC介电层112的蚀刻选择比。当子层的厚度足够小(例如：0.1至3纳米)时，由具有较高蚀刻选择比的材料形成的子层可保护由具有较低蚀刻选择比的材料形成的子层。举例而言，未显著地蚀刻具有相对较低的蚀刻选择比的子层602。可以从倾斜角θ＝θ1(亦通过线603表示)指出蚀刻的程度，上述倾斜角是由蚀刻图6A中的SAC介电层112的部分所获得。图6B显示具有较大厚度的子层611及612(子层的厚度可大于3nm)。子层611由具有高于子层612的材料的蚀刻选择比的材料形成。可从倾斜角θ＝θ2(亦通过线603表示)是小于倾斜角θ＝θ1(亦通过线603表示)指出，相较于示于图6A的SAC介电层112的类似部分，示于图6B的SAC介电层112的部分被蚀刻的更多。显著蚀刻具有相对低的蚀刻选择比的子层612。通过选择具有较小厚度(例如，小于3nm)的子层611及612，蚀刻化学试剂可能不能够横向渗透子层，并导致显著蚀刻。举例而言，相对于在图6B中具有子层612的区域615，在图6A中，通过区域614所示，未显著蚀刻子层602。如图所示，以能达到几十度的介于角度θ1及θ2之间的差值，大幅度地(considerably)蚀刻具有大于图6A的对应子层602的厚度的图6B的子层612。
介电层(例如：SAC介电层112)的退火可影响层的介电常数及蚀刻选择比的两者。退火工艺可包含，举例而言，在300～800℃之间的温度下加热介电层一段选定的时间间隔。举例而言，加热可进行0.1至0.8秒、在介于0.8及2秒之间、或者在某些情况下进行超过2秒。在退火工艺期间中，可增加高蚀刻选择比材料的介电常数。与一些高蚀刻选择比材料(例如：氧化锆)相比，可增加高达20％。举例而言，图7A表示归因于由高蚀刻选择比材料形成的介电层的退火的介电常数的性质变化(qualitative changes)、以及介电层叠结构的介电常数的性质变化。在示于图7A的说明性实施例中，高蚀刻选择比材料包含氧化锆。图7A显示，举例而言，由高蚀刻选择比材料形成的介电层的退火可增加介电层的介电常数，同时层叠结构的退火可稍微减少层叠结构的有效介电常数。层叠结构可包含由于退火而可能无法完全结晶的薄层(例如：具有在0.1至3纳米之间的范围内的层)，从而导致因为退火产生的介电常数的变化相对较小(例如：小于10％)。包含层叠结构的有效介电常数的各种层的介电常数可通过诸如：用汞探针的合适的方法来测量。
图7B显示退火对蚀刻选择比的性质影响。一般而言，通过减少在介电材料中存在的缺陷数量，退火可改善蚀刻选择比。如图7B所示，退火可增加对块状材料及由介电子层形成的层叠结构的蚀刻选择比。蚀刻选择比的增加量取决于许多因素，诸如初始(initially)沉积层的差排密度、退火的持续时间、以及退火温度。举例而言，在退火之后，对于各种介电层的蚀刻选择比可增加一个数量级，上述介电层包含由层叠结构的块状高蚀刻选择比材料形成的层。
在各种实施例中，当沉积在通过蚀刻基板100的各层所形成的沟槽中时，SAC介电层112可包含不规则形状。SAC介电层112的形状影响SAC介电层112的有效介电常数及蚀刻选择比。举例而言，取决于形成层112的子层的位置及布置，SAC介电层112可具有非等向性(anisotropic)有效介电常数。子层的位置及布置可取决于SAC介电层112的形状。此外，子层的布置可影响SAC介电层112的整体蚀刻选择比。举例而言，相较于与没有位于外侧处的这种子层的类似层，使具有高蚀刻选择比的子层定位(positioning)在SAC介电层112的外侧处可改善SAC介电层112的蚀刻选择比。
图8A显示在沉积SAC介电层112之前的说明性结构800。结构800的各个态样描述可决定SAC介电层112的可能构形的SAC沟槽801的实施例。结构800可包含介电层106、栅极导电区域108、间隙物120、间隙物118、ILD层114、以及顶导电栅极层116。可蚀刻层114及间隙物118及120，以提供用于沉积SAC介电层112的SAC沟槽801。如图8A所示的SAC沟槽801可包含角隅(coner)815及810。在各种实施例中，相邻于SAC沟槽801的表面可包含ILD层114、间隙物118、间隙物120、以及层116的表面。在各种实施例中，ILC层114的表面803可不平行于层116的表面805、或者不平形于半导体基板122的顶表面。在一些实施例中，间隙物120及间隙物118各自的表面802及804可平行于层116的表面805。间隙物120及间隙物118的一些表面可不平形于层116的表面805。在各种实施例中，如图8A所示，SAC沟槽801的形状可称为T字形状(T shape)。
图8B显示另一说明性结构，其中SAC沟槽801包含角隅830。在各种实施例中，如图8B所示的SAC沟槽801的形状称为正方形(square)形状。图8C显示另一说明性实施例，其包含具有由表面807A及807B形成的倾斜侧面(slanted sides)的SAC沟槽801的可能结构。SAC沟槽801可包含角隅840。表面807A可包含ILD层114的表面803、以及表面802及804。示于图8C的SAC沟槽801的形状称为梯形(trapezoidal)形状。
图9至图12显示SAC介电层112沉积至T字形状的SAC沟槽801中，并在栅极平行方向及栅极垂直方向上延伸的各种实施例。图9至图12所示的各种实施例描述可用于制造基板100的SAC介电层112的各种构形。下述实施例说明的是，其中可制造SAC介电层112以满足装置设计及装置制造要求的各种方式，诸如，对于SAC介电层112的低有效介电常数及高蚀刻选择比的要求。在一些实施例中，举例而言，在图9中所示，SAC介电层112可相邻于ILD层114的表面的至少一部分，上述表面可不平行于半导体基板的顶表面。举例而言，SAC介电层112可相邻于图9中所示的表面803，上述表面可不平行于半导体基板的顶表面。在各种实施例中，SAC介电层112的形状及位置可决定介电子层A及B的方位(orientation)及位置，其可影响SAC介电层112的非等向性有效介电常数。
图9显示利用多层低介电/高蚀刻选择比结构的SAC介电层112的说明性实施例。SAC介电层112可包含多个介电子层，诸如子层A及B、以及整并(merge)子层M。子层A及B，举例而言，是使用ALD进行沉积，且在沉积工艺期间，在SAC介电层112的中间形成整并子层M作为最后的(last)子层。在各种实施例中，经沉积的介电子层与SAC沟槽801的形状是共形的(conformal)。举例而言，经沉积的子层可部分地平行于ILD层114的表面803(举例而言，区域906)，且部分地平行于表面805(举例而言，区域907A及907B)。在各种实施例中，经沉积的子层可包含可不平行于栅极堆叠物的顶表面的至少一部分的区域(举例而言，区域906)。在各种实施例中，如图9所示，SAC介电层112可具有沿着栅极平行方向及/或栅极垂直方向可变的介电常数数值。
如图9所示的经沉积的子层可包含角隅(例如：角隅901)、以及称为T区域的包含子层的方向的突然变化的区域T1。子层方向的变化会导致SAC介电层112的有效介电常数的非等向性性质，从而允许控制并减少受到SAC介电层112影响的电容(例如：寄生栅极至源极/漏极的寄生电容)。在一些实施例中，子层A可由低k材料形成，且子层B可由具有高于形成子层A的材料的蚀刻选择比的材料形成。在一些实施例中，子层B可由低k材料形成，且子层A可由具有高于形成子层B的材料的蚀刻选择比的材料形成。SAC介电层112可具有顶部平坦表面905，顶部平面表面905可，举例而言，使用化学机械研磨(chemical-mechanicalplanarization，CMP)来平坦化。表面905可实质上平行于表面805。
图9显示SAC介电层112的各种实施例，其可以导致减小的寄生栅极至源极/漏极电容，同时保持SAC介电层112的整体高蚀刻选择比。举例而言，图9显示包含整并子层M、及四个子层群组的SAC介电层112，每个群组包含一个子层A及一个子层B。作为范例，图10显示具有整并子层M的六组子层群组。在各种实施例中，根据SAC沟槽801的尺寸与形状，SAC介电层112可包含一或多个子层群组，每个群组包含至少两个由不同介电材料形成的子层。在一些实施例中，子层A、或子层B亦可对应于整并子层。举例而言，图11显示子层A及B，其中子层B对应于整并子层。通过范例而非限制的手段，SAC介电层112可包含一个子层群组、两个子层群组、三个子层群组、四个子层群组、五个子层群组、六个子层群组、或更多个子层群组。在一些实施例中，SAC介电层112可包含整并子层，上述整并子层可不为形成子层群组的子层的一部分，且在一些实施例中，整并子层可为形成子层群组的子层的一部分(例如：在图11中的子层B)。
在一些实施例中，示于图10的子层群组可包含由低k材料形成的子层A，接续是由具有高于形成子层A的材料的蚀刻选择比的材料形成的子层B。子层A可为沉积于SAC沟槽801中的第一子层沉积，随后(followed by)是子层B的沉积。在一替代性实施例中，子层B可先在SAC沟槽801中沉积，然后是子层A。在一些实施例中，子层B可相邻于顶导电栅极层116，且在一些实施例中，子层A可相邻于顶导电栅极层116。在一些实施例中，子层B可相邻于ILD层114，且在一些实施例中，子层A可相邻于ILD层114。在一些实施例中，整并子层(例如，图10中的整并子层M)可由与用于子层A的材料相同的材料形成，且在一些实施例中，整并子层可由与用于子层B的材料相同的材料形成。在各种实施例中，整并子层可由与用于形成子层A及B的材料不同的材料形成。
在各种实施例中，如图10所示，子层A及B的厚度可从一个子层群组至另一子层群组变化。举例而言，沉积在SAC沟槽801中的子层A及B的第一群组可比第二子层群组更厚。在一些实施例中，子层A的厚度可大于同一组中的子层B的厚度。举例而言，图10显示具有子层A1、B1、A2、及B2的区域1010，其各自的厚度为H1～H4。在一范例实施例中，厚度H1可大于厚度H2、厚度H3、或厚度H4。在一范例实施例中，厚度H1可大于厚度H2。在一范例实施例中，厚度H2可大于厚度H4。各种说明性实施例包含子层，在此，可改变并可选择子层的厚度，以最小化SAC介电层112的整体介电常数，同时最大化SAC介电层112的蚀刻选择比。
图10显示各种子层可包含角隅。举例而言，子层B可包含角隅1021、1022、及1023。角隅可为子层改变方向的区域。在子层的上下文中，用语“方向(direction)”是指相对于子层表面的法线向量的方位。如图10所示，子层B可从与ILD层114的表面803平行的方向(垂直于表面803的法线向量)改变为与表面803垂直的方向(平行于表面803的法线向量)。在各种实施例中，法线向量的方位可介于对应于垂直于表面803的方向的数值、以及对应于平行于表面803的方向的数值之间采用各种数值。除了具有角隅的子层之外，图10显示的是，子层可具有T区域(例如：区域1024)，区域1024类似于图9所示的T区域T1。在一些实施例中，子层B可包含T区域，且在一些实施例中，子层A可包含T区域。
图12及图13显示具有厚整并层M的SAC介电层112的范例实施例。
图12显示SAC介电层112可具有三个子层A及B的群组、以及整并子层。
图13显示SAC介电层112可仅具有一个子层A及B的群组、以及整并子层。在一些实施例中，整并子层可由低k材料形成(例如：氧化硅、氧化铝、碳掺杂的(carbon doped)氧化硅、氮化物掺杂的(nitride doped)氧化硅、多孔氧化硅、多孔氧化铝、及/或其类似物)。在一些实施例中，整并子层可由高蚀刻选择比材料(例如：HfO2、ZrO2、及/或其类似物)形成，以抵抗湿蚀刻。
如上所解释，可制造SAC介电层112作为由子层形成的层叠介电层，其中至少一些子层由低k材料形成，且至少一些子层由高蚀刻选择比材料形成，以便为SAC介电层112提供所需的有效介电常数及蚀刻选择比。基于子层的并联及串联电容(parallel and seriescapacitance)，可估计作为层叠介电层的SAC介电层112的电容。举例而言，包含平行于导电表面的子层之SAC介电层112可使用串联电容公式计算，串联电容公式为：
1/Cts＝∑i 1/Cis，
在此，Cts为当SAC介电层112包含平行于导电表面的子层时，SAC介电层112的总串联电容；以及Cis为可表示为Cis＝ki∈oA/hi的各别子层的电容，其中ki为第i个(ith)子层的介电常数；∈0为空间介电常数(permittivity of space)；A为子层的侧面面积(lateralarea)，hi为第i个子层的厚度。对于SAC介电层112的串联介电常数kts可从ht/kts＝∑i hi/ki获得，在此，ht为SAC介电层112的总厚度，且ht＝∑ihi。
对于包含垂直于导电平面的层的SAC介电层112，可使用并联电容公式计算，并联电容公式为：
Ctp＝∑iCip，
在此，Ctp为SAC介电层112的总并联电容；Cip为Cip＝ki∈ohiW/L的各别子层的电容，其中W为层的宽度，且L为层的长度。对于SAC介电层112的并联介电常数可从ktp＝∑ki(hi/ht)获得。串联电容由具有较小电容的子层控制，同时并联电容则由具有较大电容的子层控制。
取决于导电表面的位置，SAC介电层112可具有串联电容的区域、及并联电容的区域。图14显示，举例而言，SAC介电层112、子层A及B、整并子层M、以及导电区域1410及1420。在各种实施例中，区域1420可为金属栅极，区域1410可为源极/漏极接触物102。在介于区域1410及1420之间施加电位差会导致电场线1412A～1412C。电场线1412A～1412C垂直于导电区域1410及1420的表面(例如：当导电表面具有低电阻时)，并在邻近导电表面处，子层A及B与导电表面平行，从而导致在SAC介电层112的区域1430及1431具有串联电容。在整并子层M中，电场线可遵循如图14所示的近似圆形的路径。SAC介电层112的整体电容可近似于整并子层M的电容、及来自位于邻近导电区域1410及1420的子层的串联电容，且整并子层M的电容是SAC介电层的整体电容中的主导者(dominating term)。如果整并子层M由低k材料形成，则可最小化SAC介电层112的整体电容。
在一说明性实施例中，如图14所绘示，SAC介电层112可包含由各种介电材料形成的几个子层群组。子层A可由低k材料形成，且子层B可由具有高于形成子层A的材料的蚀刻选择比的材料形成。在各种实施例中，子层群组可与图8A所示的SAC沟槽801的表面为共形的。SAC介电层112可包含在几个子层群组的沉积之后沉积的整并子层M，其中整并子层M由低k材料形成，且占据SAC介电层112的大部分(significant portion)。举例而言，整并子层M可占据SAC介电层112的体积的百分之五到百分之九十九之间。相较于具有由高k材料形成的整并子层M的SAC介电层112的电容、或者相较于具有占据SAC介电层112的较小部分(smaller portion)的整并子层M的SAC介电层112，占据SAC介电层112的大部分的由低k材料形成的整并子层M的存在可减少SAC介电层112的整体电容。相较于没有这种子层的说明性SAC介电层112的电容相比，被具有由高蚀刻选择比的材料形成的至少一些子层(例如：子层B)的子层A及B围绕的整并子层M的存在，可使得SAC介电层112的整体高蚀刻选择比，而无需对于SAC介电层112的电容进行很大的权衡(significant trade-off)。
图15显示包含由各种材料形成的子层的SAC介电层112的范例实施例。举例而言，如图15所示，SAC介电层112可包含子层A～D，且每个子层由不同的材料形成。作为范例实施例，子层A可由氧化锆形成；子层B可由氧化铝形成；子层C可由氧化铪形成；以及子层D可由氧化硅形成。用于各种层的材料的范例实施例仅为说明性的，且可使用各种其他材料。此外，子层A～D可具有与各种实施例一致的不同的形状及厚度。
图16A显示包含盖层1601的说明性实施例。盖层可包含蚀刻保护层，且可包含一或多个子层。举例而言，盖层1601可包含由诸如氧化锆及氧化铪的高蚀刻选择比材料形成的子层A及子层C的两者。形成盖层1601的材料的范例实施例仅为说明性的，且可使用其他介电材料。在各种实施例中，当相较于形成SAC介电层112的一些子层的低k材料的蚀刻选择比，形成盖层1601的子层的材料可具有更高的蚀刻选择比。在各种实施例中，盖层1601可保护SAC介电层112在装置制造期间不被蚀刻。
在各种实施例中，SAC沟槽801(例如：示于图8B或图8C所示的沟槽)可具有正方形形状、或梯形形状。举例而言，图16B显示沉积在形成梯形形状的SAC沟槽801中的SAC介电层112的范例。SAC介电层112可包含子层A及B、及整并子层M。图16C显示具有对应的子层A及B、及整并子层M的SAC介电层112对应的TEM影像。从SAC沟槽801的制造的角度来看，梯形形状、或正方形形状的SAC沟槽801可为有益的。举例而言，正方形或梯形沟槽的制造可包含更少的工艺步骤、更简单的蚀刻配方、或其类似物。应注意的是，SAC沟槽801的正方形形状、或梯形形状仅为说明性的，且可使用SAC沟槽801的其他形状。
在各种实施例中，在蚀刻ILD层114的期间，SAC介电层112可用于保护栅极堆叠物117的层，以形成沟槽。举例而言，可使用示于图17的说明性工艺1700来形成沟槽1720。在工艺1700的步骤1S1中，可在对ILD114具选择性之下，通过以干式蚀刻、或湿式蚀刻来回蚀(etching back)间隙物118、间隙物120、及金属栅极(metal gate，MG)来形成SAC沟槽801(亦如图8A～8C所示)。在一些实施例中，可通过回蚀间隙物118、间隙物120、及金属栅极(MG)来形成SAC沟槽801，然后在金属栅极上选择性地沉积蚀刻停止层。在步骤2S2中，可通过ALD在SAC沟槽801中沉积包含多个子层的层叠SAC介电层112(亦如图9～13所示)。在步骤3S3中，可使ILD层114沉积在SAC介电层112之上，然后沉积可以由各种材料形成的硬遮罩1702，上述材料诸如氮化硅、碳化硅(silicon carbide)、碳化硅硼(silicon boroncarbide)、氮化硅硼(silicon boron nitride)及/或其类似物。在步骤4S4中，可使用，举例而言，电浆蚀刻(例如：使用CF4气体)来蚀刻硬遮罩1702的一部分，从而导致ILD层114的暴露部分1710产生。在步骤5S5中，可使用氧化物蚀刻来蚀刻ILD层114的暴露部分1710，从而导致暴露部分1710的移除及SAC介电层112的部分移除，因此，导致具有沟槽1720的SAC结构1715。取决于SAC介电层112的蚀刻选择比，可移除SAC介电层112的小部分、或大部分。在一些情况下，可移除SAC介电层112的百分之五、可移除SAC介电层112的百分之十、或者当SAC介电层112具有较低的蚀刻选择比时，可移除SAC介电层112的百分之五十。在一些实施例中，在某些情况下，可使用对间隔物118及120的材料具有高选择性的干式蚀刻、或湿式蚀刻，来移除暴露部分1710，以便移除暴露部分1710并保留间隔物118及120。
图18显示用于制造具有多个SAC介电层及接触结构的半导体结构的说明性工艺1800。半导体结构的SAC介电层中的一些或全部可包含层叠结构，且由多个介电子层形成。在工艺1800的步骤1S1中，半导体结构可包含基板1801、多个金属导电栅极层1816、间隙物1813、接触蚀刻停止层1814、蚀刻停止层1812、SAC介电层1810、ILD层1811、以及金属层1815。图18的层及结构可对应于图1A的层及结构。举例而言，基板1801可对应于基板122；金属导电栅极层1816可对应于栅极导电区域108；间隙物1813可对应于间隙物120；以及接触蚀刻停止层1814可对应于间隙物118。蚀刻停止层1812可为未示于图1A中的额外层；SAC介电层1810可对应于SAC介电层112；以及ILD层1811可对应于层114。在工艺1800的步骤2S2中，移除金属层的一部分，以形成金属层1815(例如：使用CMP)；且步骤3S3中，移除ILD层1811的一部分(例如：使用蚀刻工艺)，形成沟槽1831A及1831B。在步骤4S4中，使用，举例而言，ALD，在沟槽1831A及1831B中、以及在SAC介电层1810之上沉积SAC介电层1840。在步骤5S5中，可移除SAC介电层1840的一部分(例如：使用CMP)，且在步骤6S6中，可蚀刻金属接触物的一部分(例如：使用电浆蚀刻)，从而形成沟槽1861。在步骤7S7中，可在沟槽1861中沉积蚀刻停止层1871(例如：使用光刻(photolithography)及ALD)，而在步骤8S8中，可在SAC介电层1840、SAC介电层1810、以及蚀刻停止层1871之上沉积SAC介电层1880。蚀刻停止层1871可由，举例而言，氮化硅形成。在各种实施例中，SAC介电层1840可具有与SAC介电层112相同的层叠介电结构，且在其他情况下，SAC介电层1840可为单(single)介电层(例如：氧化硅、氧化铝、氧化锆、及其类似物)。
在步骤9S9中，可移除SAC介电层1880的一部分(例如，使用CMP)，从而得到包含SAC介电层1810、SAC介电层1840、以及SAC介电层1880的结构。在工艺1800的各种实施例中，SAC介电层1810、SAC介电层1840、以及SAC介电层1880的沉积中的至少一个包含多个介电子层的沉积。在各种实施例中，SAC介电层1880可具有与SAC介电层112相同的层叠介电结构，且在其他情况下，SAC介电层1880可为单介电层(例如：氧化硅、氧化铝、氧化锆、及其类似物)。
图19A及图19B显示用于形成层叠SAC介电层112的说明性工艺1901及1902。在工艺1901的步骤1911中，可经由(via)回蚀单个或多个材料，在ILD层114内形成SAC沟槽801。在工艺1901的步骤1913中，可沉积由第一材料形成的第一子层。在工艺1901的步骤1915中，可由第二材料沉积第二子层。在各种实施例中，第一材料可包含低k材料，诸如氧化硅、氧化铝、碳掺杂氧化硅、及/或其类似物。第二材料可具有高蚀刻选择比，且可包含氧化锆、氧化铪、氧化钛、及/或其类似物。第一低k材料可具有低于第二材料的介电常数，且第二材料可具有高于第一材料的蚀刻选择比。在工艺1901的替代说明性实施例中，步骤1913可包含沉积由第二材料形成的第一子层，而步骤1915可包含沉积由第一材料形成的第二子层。
图19B显示工艺1902，其是图19A的工艺1901的变形例。工艺1902的步骤1911可与工艺1901的步骤1911相同，且可包含经由蚀刻形成SAC沟槽801。工艺1902的步骤1913可与工艺1901的步骤1913相同，且工艺1902的步骤1915可与工艺1901的步骤1915相同。工艺1902的步骤1927可测试是否已经沉积所需数量的子层。在一范例实施例中，处理器可执行测试，且上述处理器可执行用于对经沉积的子层进行计数，且验证是否已经达到所需数量的经沉积的子层的程序指令(programing instructions)。如果需要沉积更多的子层(步骤1927，是)，则可重复工艺1902的步骤1913。如果不需要沉积更多子层(步骤1927，否)，则可执行步骤1928。在工艺1902的步骤1928中，可沉积整并子层。在一些实施例中，用于整并子层的材料可包含低k材料，诸如氧化硅、氧化铝、碳掺杂氧化硅、及/或其类似物。在一些实施例中，整并子层的材料可具有低于在工艺1902期间中沉积的第一子层、或第二子层的介电常数。在一些实施例中，整并子层可由高蚀刻选择比材料形成，以抵抗湿式蚀刻。在一些实施例中，整并子层的厚度可大于第一子层、或第二子层的厚度。
所公开的实施例提供一种设计及/或制造电路的方法，上述电路包含一或多个如本文上述的经设计且经制造的装置(例如：包含制造成包含本文上述的半导体结构的一个或多个装置)。举例而言，图20显示用于制造电路2026的说明性流程图。最初，使用者可使用装置设计***2010，以对于包含如本文上述的半导体基板100的半导体装置产生装置设计2012。装置设计2012可包含程序码(program code)，根据由装置设计2012所定义的部件，装置制造***2014可使用上述程序码来产生包含半导体基板100的一组物理性的装置2016。类似地，可提供装置设计2012至电路设计***2020(例如：用于用在电路中的可用的构件)，使用者可使用其来产生电路设计2022(例如：通过连接一或多个输入及输出至包含在电路中的各种装置)。电路设计2022可包含程序码，上述程序码包含如本文上述来设计的装置。在任何情况下，可提供电路设计2022、及/或一或多个物理性的装置2016至电路制造***2024，根据电路设计2022，电路制造***2024可产生物理性的电路2026。物理性的电路2026可包含一或多个装置2016，上述装置2016包含如本文上述设计的半导体基板100。
在一些情况下，所公开的实施例可包含用于设计的装置设计***2010、及/或用于制造包含如本文上述的半导体基板100的半导体装置2016的装置制造***2014。在这种情况下，装置设计***2010、装置制造***2014可包含计算装置，编程(programmed)计算装置，来实现设计、及/或制造包含如本文上述的半导体基板100的半导体装置2016的方法。类似地，实施例提供一种用于设计的电路设计***2020、及/或用于制造电路2026的电路制造***2024，上述电路2026包含至少一装置2016，上述装置2016包含如本文上述来设计、及/或制造的半导体基板100。在这种情况下，电路设计***2020、电路制造***2024可包含计算装置，特别编程上述计算装置，来实现所描述的设计、及/或制造电路2026的方法，上述电路2026包含至少一半导体装置1016，半导体装置1016包含如本文上述的半导体基板100。
一些说明性实施例可包含固定在至少一计算机可读取介质(computer-readablemedium)中的计算机程序(computer program)，当执行上述计算机程序时，使计算机***能够实现设计、及/或制造包含本文上述的半导体基板100的半导体装置的方法。举例而言，计算机程序可使装置设计***2010能够产生如本文上述的装置设计2012。就此而言，计算机可读取介质包含程序码，当计算机***执行上述程序码时，程序码实现本文描述的一些或全部工艺。应当理解的是，用语“计算机可读取介质(computer-readable medium)”包含现在已知或以后开发的任何类型的有形表达介质中的一或多种，计算装置可从其中感知(perceived)、复制(reproduced)、或以其他方式传达经储存的程序码副本(copy)。
在某些情况下，所公开的实施例可包含一种提供程序码的副本的方法，当由计算机***执行时，上述方法实现本文上述的一些或全部工艺。在这种情况下，计算机***可处理程序码的副本，以产生并发送数据信号组(set of data signals)，以在第二个不同的位置进行接收，上述数据信号组具有以此种手段来设定、及/或改变的一或多个其的特性(characteristics)，以在数据信号组中对程序码的副本进行编码(encode)。类似地，实施例提供一种获取实现本文描述的工艺中的一些或全部工艺的程序码的副本的方法，上述方法包含计算机***，且计算机***接收本文描述的数据信号组，且转换数据信号组固定在至少一个计算机可读取介质中的计算机程序的副本。在任何一种情况下，可使用任何类型的通讯连接(communications link)来传输/接收数据信号组。
在一些情况下，所公开的实施例可包含一种产生用于设计的装置设计***2010、及/或用于制造包含如本文上述的半导体基板100的半导体装置的装置制造***2014的方法。在这种情况下，可获得计算机***(例如：创建(created)、维护(maintained)、使其可用(made available)等；且可获得用于执行本文上述工艺的一或多个构件(例如：创建、购买、使用、修改等)；并配置(deployed)至计算机***。就此而言，配置可包含下述内容的一或多项：(1)安装程序码于计算装置；(2)添加一或多个计算及/或输入/输出(I/O，Input/Output)装置至计算机***；(3)合并、及/或修改计算机***，以使其能够执行本文上述的工艺；及/或其类似内容。
本文上述的例示性方法及技术可用于集成电路芯片的制造中。所制造的集成电路芯片可由制造者以原始晶片(raw wafer)形式(亦即，作为具有多个未封装的芯片的单个晶片)作为裸片(bare die)、或以经封装形式来经销(distributed)。在后者的情况下，芯片安装在单芯片封装中(例如：具有固定在母板(motherboard)或其他更高级别的载体上的引线的塑胶载体)、或在多芯片封装中(例如：具有表面互连或包埋互连、或者具有表面互连及包埋互连的两者的陶瓷载体)。然后，使上述芯片与其他芯片、离散电路(discrete circuit)元件、及/或其他信号处理装置整体化(integrated)在一起，作为(a)诸如母板的中间产品的一部分、或者作为(b)最终产品的一部分。作为非限制性范例，最终产品可为包含集成电路芯片的任何产品，范围从玩具与其他低阶应用(low-end applications)到具有众多构件，诸如显示器、键盘、或其他输入装置、及/或中央处理器的先进计算机产品。
除非另有说明、或者除本文上述之外的额外叙述，“沉积(depositing)”可包含任何现在已知或以后开发的适用于待沉积材料的技术，其包含但不限于：CVD、LPCVD、PECVD、半大气(semi-atmosphere)CVD(SACVD)、高密度电浆(high density plasma)CVD(HDPCVD)、快速加热(rapid thermal)CVD(RTCVD)、超高真空(ultra-high vacuum)CVD(UHVCVD)、有限反应处理(limited reaction processing)CVD(LRPCVD)、金属有机(metalorganic)CVD(MOCVD)、溅镀沉积、离子束(ion beam)沉积、电子束(electron beam)沉积、激光增强(laser assisted)沉积、热氧化(thermal oxidation)、热氮化(thermal nitridation)、旋转涂布法、物理气相沉积(physical vapor deposition，PVD)、原子级沉积(atomic leveldeposition，ALD)、化学氧化(chemical oxidation)、分子束外延(molecular beamepitaxy，MBE)、电镀或蒸镀(evaporation)。
除非另有说明、或者除本文上述之外的额外叙述，“蚀刻(etching)”可包含任何现在已知或以后开发的适用于移除材料的技术，其包含但不限于，干式蚀刻工艺(例如：电浆蚀刻、无电浆气体蚀刻、溅射蚀刻(sputter etching)、离子铣磨(ion milling)、反应离子蚀刻(reactive ion etching，RIE)；或者湿式蚀刻工艺(例如：施用酸、碱、或溶剂来溶解结构的一部分、或使用研磨剂配方来研磨掉结构的一部分)。
在各种实施例中，半导体基板100可包含一或多个SAC介电层，诸如，举例而言，示于图18的SAC介电层1810、1840、及1880；或者示于图12的SAC介电层112。在各种实施例中，其可需要的是，制造具有低有效介电常数且高蚀刻选择比的SAC介电层。举例而言，SAC介电层的低有效介电常数可减少使用这种SAC介电层制造的晶体管的栅极至源极/漏极的寄生电容，同时SAC介电层的高蚀刻选择比可在装置制造期间保留SAC介电层。为了实现这样的SAC介电层，SAC介电层可包含由不同的介电材料形成的子层。形成SAC介电层的一些子层可由诸如氧化硅、氧化铝、碳掺杂的氧化硅、及/或其类似物的低k材料形成，且形成SAC介电层的一些子层可由诸如氧化锆、氧化铪、氧化钛、及/或其类似物的具有高蚀刻选择比的材料形成。在各种实施例中，由使得低k材料子层与高蚀刻选择比子层交替而形成的SAC介电层可导致SAC介电层的低有效介电常数及高蚀刻选择比。子层可使用ALD来沉积，且可以为3或更多纳米的数量级的厚度。在一些实施例中，子层可小于3纳米的厚度。在各种实施例中，SAC介电层(例如：示于图13中的SAC介电层112)可包含称为整并子层(在图13中的整并子层M)的中间区域。整并子层可由低k材料或高蚀刻选择比材料形成，且可厚于其他子层。在一些实施例中，整并子层可包含形成SAC介电层实质部分的区域。
与公开的实施例一致，提供一种结构，上述结构包含半导体基板、沉积于半导体基板的上表面的第一部分之上的栅极堆叠物、及层叠介电层。层叠介电层沉积于栅极堆叠物的上表面的至少一部分之上，且至少包含第一子层及第二子层。第一子层由具有低于用于形成第二子层的材料的蚀刻选择比的材料形成。用于形成第二子层的材料具有高于用于形成第一子层的材料的介电常数。
在一实施例中，上述结构进一步包含于半导体基板的上表面的第二部分之上的层间介电层。在一实施例中，其中层叠介电层包含多个交替的第一子层及第二子层，第一子层相邻于第二子层。在一实施例中，其中层叠介电层相邻于栅极堆叠物的顶表面的至少一部分。在一实施例中，其中第一子层及第二子层的厚度实质上介于0.1nm及10nm之间。在一实施例中，第一子层的厚度与第二子层的厚度的比值实质上介于0.1及10之间。在一实施例中，其中层叠介电层进一步包含第三子层，第三子层包含具有低于用于形成第二子层的材料的介电常数的第三介电材料。在一实施例中，其中层叠介电层包含多个子层组(groupsof sublayers)，其中至少一个子层组包含第一子层、接续(followed by)第一子层的第二子层、及接续第二子层的第三子层。在一实施例中，其中层叠介电层进一步包含第三子层，第三子层包含具有高于用于形成第一子层的材料的蚀刻选择比的第三材料。
与公开的实施例一致，提供一种结构，上述结构包含半导体基板、沉积于半导体基板的上表面的第一部分之上的栅极堆叠物、层间介电层、以及层叠介电层。层间介电层沉积在半导体基板的顶表面的第二部分之上。层间介电层具有不平行于半导体基板的顶表面的至少一个表面。层叠介电层沉积在栅极堆叠物的顶表面的至少一部分上，且至少包含第一子层及第二子层。第一子层由具有低于用于形成第二子层的材料的蚀刻选择比的材料形成。用于形成第二子层的材料具有高于用于形成第一子层的材料的介电常数。层叠介电层在栅极平行方向及栅极垂直方向上延伸。
在一实施例中，上述结构包含第一层叠介电层及第二层叠介电层、以及第一栅极堆叠物及第二栅极堆叠物。其中第一层叠介电层位于第一栅极堆叠物之上，且第二层叠介电层位于第二栅极堆叠物之上。在一实施例中，上述结构进一步包含沉积在形成在介于第一栅极堆叠物与第二栅极堆叠物之间的沟槽中的自对准接触层。在一实施例中，自对准接触层是层叠介电层。在一实施例中，上述结构进一步包含位于介于第一栅极堆叠物与第二栅极堆叠物之间的金属接触层。在一实施例中，蚀刻停止层位于金属接触层之上。在一实施例中，自对准接触层位于蚀刻停止层之上。在一实施例中，自对准接触层是层叠介电层。在一实施例中，层叠介电层的一部分相邻于层间介电层的表面的至少一部分，上述层间介电层的表面的至少一部分不平行于半导体基板的顶表面。在一实施例中，层叠介电层的第一子层包含第一区域及第二区域，层叠介电层的第二子层包含第一区域及第二区域。其中，第一子层的第一区域、及第二子层的第一区域平行于层间介电层的表面的至少一部分，上述层间介电层的表面的至少一部分不平行于半导体基板的顶表面。在一实施例中，层叠介电层包含多个交替的第一子层及第二子层，第一子层相邻于与第二子层。在一实施例中，层叠介电层的第一子层包含第一区域及第二区域，层叠介电层的第二子层包含第一区域及第二区域，其中第一子层的第一区域、及第二子层的第一区域不平行于栅极堆叠物的顶表面的至少一部分。在一实施例中，第一子层的第二区域及第二子层的第二区域平行于栅极堆叠物的顶表面的至少一部分。在一实施例中，层叠介电层具有包含沿着栅极平行方向的可变的介电常数的至少一个区域。在一实施例中，层叠介电层具有包含沿着栅极垂直方向的可变的介电常数的至少一个区域。在一实施例中，上述结构进一步包含邻近于层叠介电层的金属接触区，上述金属接触区远离上述栅极堆叠物。
与另一个公开的实施例一致，公开一种在具有沟槽表面的沟槽区域内形成层叠介电层的方法。上述方法包含一或多组步骤，其中步骤包含沉积由与沟槽表面共形的第一材料形成的第一子层；以及沉积由与沟槽表面共形的第二材料形成的第二子层。第一材料、或第二材料是低k材料，且其具有低于第一材料、或第二材料中的另一者的介电常数。再者，低k材料具有低于第一材料、或第二材料中的另一者的蚀刻选择比。
在一实施例中，上述方法进一步包含形成整并子层的步骤，其中整并子层由具有低于上述低k材料的介电常数的材料形成，且其中整并子层的厚度大于层叠介电层的任何其他子层的厚度。在一实施例中，形成第二子层的材料具有形成第一子层的材料的蚀刻选择比的至少两倍的蚀刻选择比。
附图及说明描绘并描述了各种实施例及其部件与构件。所属技术领域中普通技术人员将理解，在本说明书中使用的任何特定术语仅仅是为了方便，且因此各种实施例不应受到此些术语来认定及/或暗示特定工艺的限制。因此，期望的是，本文描述的实施例在所有态样都被认为是说明性的而非限制性的，并且为了确定各种实施例的范围而参考所附权利要求。
前述内文概述了各种实施例的部件，使所属技术领域中普通技术人员可以从各个态样更佳地了解本公开。所属技术领域中普通技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在本文中介绍的各种实施例等相同的优点。所属技术领域中普通技术人员也应理解这些等效的构型并未背离本公开的发明精神与范围，且在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims (1)

1.一种半导体结构，其特征在于，包括：
一半导体基板；
一栅极堆叠物，于该半导体基板的一上表面的一第一部分之上；及
一层叠介电层，于该栅极堆叠物的一上表面的至少一部分之上，该层叠介电层至少包含一第一子层及一第二子层，其中该第一子层由具有低于用于形成该第二子层的材料的介电常数的材料形成，且其中用于形成该第二子层的材料具有高于用于形成该第一子层的材料的蚀刻选择比。
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